JP2001223575A - レベル変換回路 - Google Patents
レベル変換回路Info
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Abstract
(57)【要約】
【課題】 低消費電力で安定駆動し全体を小面積に形成
可能なレベル変換回路を提供する。 【解決手段】 入力信号の低振幅レベルに応じＮＭＯＳ
トランジスタＭ４がＯＮ−ＯＦＦされ、コンデンサＣ１
からラッチ回路３に駆動信号が入力され、ラッチ回路３
から低耐圧ＣＭＯＳインバータ５を介して出力される制
御信号によって、ＰＭＯＳトランジスタＭ３がＯＦＦ−
ＯＮされ高振幅の出力信号が得られ、駆動信号がリーク
なしにラッチされ、低耐圧ＣＭＯＳインバータ５により
ＰＭＯＳトランジスタＭ３は確実にＯＮ−ＯＦＦされ、
高精度のレベル変換動作が可能となり、ＰＭＯＳトラン
ジスタＭ３とＮＭＯＳトランジスタＭ４部分での耐圧構
造が不要で、ＰＭＯＳトランジスタＭ９、Ｍ７、Ｍ５
を、ＰＭＯＳトランジスタＭ３とＮ+ 不純物領域１５ｃ
とＮウエルを共通に形成し全体の小面積形成が可能にな
る。
可能なレベル変換回路を提供する。 【解決手段】 入力信号の低振幅レベルに応じＮＭＯＳ
トランジスタＭ４がＯＮ−ＯＦＦされ、コンデンサＣ１
からラッチ回路３に駆動信号が入力され、ラッチ回路３
から低耐圧ＣＭＯＳインバータ５を介して出力される制
御信号によって、ＰＭＯＳトランジスタＭ３がＯＦＦ−
ＯＮされ高振幅の出力信号が得られ、駆動信号がリーク
なしにラッチされ、低耐圧ＣＭＯＳインバータ５により
ＰＭＯＳトランジスタＭ３は確実にＯＮ−ＯＦＦされ、
高精度のレベル変換動作が可能となり、ＰＭＯＳトラン
ジスタＭ３とＮＭＯＳトランジスタＭ４部分での耐圧構
造が不要で、ＰＭＯＳトランジスタＭ９、Ｍ７、Ｍ５
を、ＰＭＯＳトランジスタＭ３とＮ+ 不純物領域１５ｃ
とＮウエルを共通に形成し全体の小面積形成が可能にな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧振幅の入力
信号の信号レベルを変換し、高電圧振幅の出力信号とし
て出力するレベル変換回路に関する。
信号の信号レベルを変換し、高電圧振幅の出力信号とし
て出力するレベル変換回路に関する。
【０００２】
【従来の技術】例えば、プラズマディスプレイ（ＰＤ
Ｐ；Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）の駆
動用ＩＣでは、１００Ｖ程度の高電圧振幅の駆動信号が
必要で、この種の駆動用ＩＣには、５Ｖ程度の低振幅の
入力信号を１００Ｖ程度の高電圧振幅の出力信号にレベ
ル変換するレベル変換回路が設けられている。
Ｐ；Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）の駆
動用ＩＣでは、１００Ｖ程度の高電圧振幅の駆動信号が
必要で、この種の駆動用ＩＣには、５Ｖ程度の低振幅の
入力信号を１００Ｖ程度の高電圧振幅の出力信号にレベ
ル変換するレベル変換回路が設けられている。
【０００３】従来のこの種の第１のレベル変換回路に
は、図６に示すように、入力信号ＩＮの入力端子ｔｉを
備えた低耐圧特性のＣＭＯＳインバータ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｉｎｖｅｒｔｅｒ）１Ａが設けら
れ、このＣＭＯＳインバータ１Ａは、ＰＭＯＳトランジ
スタＭ１１とＮＭＯＳトランジスタＭ２１とで構成され
ている。この場合、ＰＭＯＳトランジスタＭ１１のソー
スが低電圧電源端子ｔ３に接続され、ＮＭＯＳトランジ
スタＭ２１のソースがアース端子ｔｇに接続され、ＰＭ
ＯＳトランジスタＭ１１のドレインとＮＭＯＳトランジ
スタＭ２１のドレインとが互いに接続された状態で、低
電源端子ｔ３とアース端子ｔｇ間に、ＰＭＯＳトランジ
スタＭ１１とＮＭＯＳトランジスタＭ２１が直列に接続
され、ＰＭＯＳトランジスタＭ１１のゲートとＮＭＯＳ
トランジスタＭ２１のゲートとの接続点に入力端子ｔｉ
が設けられている。
は、図６に示すように、入力信号ＩＮの入力端子ｔｉを
備えた低耐圧特性のＣＭＯＳインバータ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｉｎｖｅｒｔｅｒ）１Ａが設けら
れ、このＣＭＯＳインバータ１Ａは、ＰＭＯＳトランジ
スタＭ１１とＮＭＯＳトランジスタＭ２１とで構成され
ている。この場合、ＰＭＯＳトランジスタＭ１１のソー
スが低電圧電源端子ｔ３に接続され、ＮＭＯＳトランジ
スタＭ２１のソースがアース端子ｔｇに接続され、ＰＭ
ＯＳトランジスタＭ１１のドレインとＮＭＯＳトランジ
スタＭ２１のドレインとが互いに接続された状態で、低
電源端子ｔ３とアース端子ｔｇ間に、ＰＭＯＳトランジ
スタＭ１１とＮＭＯＳトランジスタＭ２１が直列に接続
され、ＰＭＯＳトランジスタＭ１１のゲートとＮＭＯＳ
トランジスタＭ２１のゲートとの接続点に入力端子ｔｉ
が設けられている。
【０００４】一方、高電圧電源端子ｔ１とアース端子ｔ
ｇ間に、高耐圧特性のＣＭＯＳインバータ２Ａが接続さ
れ、このＣＭＯＳインバータ２Ａは、高耐圧特性のＰＭ
ＯＣトランジスタＭ３１と、高耐圧特性のＮＭＯＳトラ
ンジスタＭ４１からなっている。そして、ＰＭＯＳトラ
ンジスタＭ３１のソースが高電圧電源端子ｔ１に接続さ
れ、ＮＭＯＳトランジスＭ４１のソースがアース端子ｔ
ｇに接続され、ＰＭＯＳトランジスタＭ３１のドレイン
と、ＮＭＯＳトランジスタＭ４１のドレインとが互いに
接続された状態で、高電圧電源端子ｔ１とアース端子ｔ
ｇ間に、ＰＭＯＳトランジスタＭ３１とＮＭＯＳトラン
ジスタＭ４１とが互いに直列に接続され、相互の接続点
に出力端子ｔｏが設けられている。
ｇ間に、高耐圧特性のＣＭＯＳインバータ２Ａが接続さ
れ、このＣＭＯＳインバータ２Ａは、高耐圧特性のＰＭ
ＯＣトランジスタＭ３１と、高耐圧特性のＮＭＯＳトラ
ンジスタＭ４１からなっている。そして、ＰＭＯＳトラ
ンジスタＭ３１のソースが高電圧電源端子ｔ１に接続さ
れ、ＮＭＯＳトランジスＭ４１のソースがアース端子ｔ
ｇに接続され、ＰＭＯＳトランジスタＭ３１のドレイン
と、ＮＭＯＳトランジスタＭ４１のドレインとが互いに
接続された状態で、高電圧電源端子ｔ１とアース端子ｔ
ｇ間に、ＰＭＯＳトランジスタＭ３１とＮＭＯＳトラン
ジスタＭ４１とが互いに直列に接続され、相互の接続点
に出力端子ｔｏが設けられている。
【０００５】また、高電圧電源端子ｔ１とアース端子ｔ
ｇ間に、抵抗Ｒ１、抵抗Ｒ２及び高耐圧性のＮＭＯＳト
ランジスタＭ３の直列接続回路が接続され、抵抗Ｒ１と
抵抗Ｒ２の接続点がＰＭＯＳトランジスタＭ３１のゲー
トに接続され、ＣＭＯＳインバータ１Ａの出力端子が、
ＮＭＯＳトランジスタＭ３のゲートに接続され、入力端
子ｔ１がＮＭＯＳトランジスタＭ４１のゲートに接続さ
れている。
ｇ間に、抵抗Ｒ１、抵抗Ｒ２及び高耐圧性のＮＭＯＳト
ランジスタＭ３の直列接続回路が接続され、抵抗Ｒ１と
抵抗Ｒ２の接続点がＰＭＯＳトランジスタＭ３１のゲー
トに接続され、ＣＭＯＳインバータ１Ａの出力端子が、
ＮＭＯＳトランジスタＭ３のゲートに接続され、入力端
子ｔ１がＮＭＯＳトランジスタＭ４１のゲートに接続さ
れている。
【０００６】このレベル変換回路では、入力信号ＩＮが
Ｌレベルであると、ＰＭＯＳトランジスタＭ１１は、ゲ
ート電圧が基板に対して負電圧になり、ドレイン電流が
流れてＯＮとなり、ＮＭＯＳトランジスタＭ２１では、
ゲート電圧が基板とほぼ同電位になるためにＯＦＦとな
り、低耐圧ＣＭＯＳインバータ１Ａの出力信号はＨレベ
ルとなる。このために、ＮＭＯＳトランジスタＭ３がＯ
Ｎとなり、ＮＭＯＳトランジスタＭ４１は、ゲートにＬ
レベルの入力信号ＩＮが入力されるのでＯＦＦとなる。
そして、ＮＭＯＳトランジスタＭ３がＯＮとなるため
に、ＰＭＯＳトランジスタＭ３１のゲートはＬレベルと
なり、ＰＭＯＳトランジスタＭ３１はＯＮとなり、出力
端子ｔｏの出力信号ＯＵＴはＨレベルとなる。
Ｌレベルであると、ＰＭＯＳトランジスタＭ１１は、ゲ
ート電圧が基板に対して負電圧になり、ドレイン電流が
流れてＯＮとなり、ＮＭＯＳトランジスタＭ２１では、
ゲート電圧が基板とほぼ同電位になるためにＯＦＦとな
り、低耐圧ＣＭＯＳインバータ１Ａの出力信号はＨレベ
ルとなる。このために、ＮＭＯＳトランジスタＭ３がＯ
Ｎとなり、ＮＭＯＳトランジスタＭ４１は、ゲートにＬ
レベルの入力信号ＩＮが入力されるのでＯＦＦとなる。
そして、ＮＭＯＳトランジスタＭ３がＯＮとなるため
に、ＰＭＯＳトランジスタＭ３１のゲートはＬレベルと
なり、ＰＭＯＳトランジスタＭ３１はＯＮとなり、出力
端子ｔｏの出力信号ＯＵＴはＨレベルとなる。
【０００７】一方、入力信号ＩＮがＬレベルからＨレベ
ルになると、ＰＭＯＳトランジスタＭ１１はＯＦＦとな
り、ＮＭＯＳトランジスタＭ２１がＯＮとなって、低耐
圧ＣＭＯＳインバータ１Ａの出力端子はＬレベルとな
り、ＮＭＯＳトランジスタＭ３はＯＦＦとなり、ＮＭＯ
ＳトランジスタＭ４１はＯＮとなる。そして、ＮＭＯＳ
トランジスタＭ３がＯＦＦとなるために、ＰＭＯＳトラ
ンジスタＭ３１のゲートはＨレベルとなって、ＰＭＯＳ
トランジスタＭ３１はＯＦＦとなり、出力端子ｔｏの出
力信号ＯＵＴはＬレベルとなる。
ルになると、ＰＭＯＳトランジスタＭ１１はＯＦＦとな
り、ＮＭＯＳトランジスタＭ２１がＯＮとなって、低耐
圧ＣＭＯＳインバータ１Ａの出力端子はＬレベルとな
り、ＮＭＯＳトランジスタＭ３はＯＦＦとなり、ＮＭＯ
ＳトランジスタＭ４１はＯＮとなる。そして、ＮＭＯＳ
トランジスタＭ３がＯＦＦとなるために、ＰＭＯＳトラ
ンジスタＭ３１のゲートはＨレベルとなって、ＰＭＯＳ
トランジスタＭ３１はＯＦＦとなり、出力端子ｔｏの出
力信号ＯＵＴはＬレベルとなる。
【０００８】このようにして、図６に示すレベル変換回
路によると、例えば、アース端子ｔｇと低電圧電源端子
ｔ３間の５Ｖの電圧振幅の入力信号ＩＮが、アース端子
ｔｇと高電圧電源端子ｔ１間の１００Ｖの電圧振幅の逆
極性の出力信号ＯＵＴに信号レベルが変換される。
路によると、例えば、アース端子ｔｇと低電圧電源端子
ｔ３間の５Ｖの電圧振幅の入力信号ＩＮが、アース端子
ｔｇと高電圧電源端子ｔ１間の１００Ｖの電圧振幅の逆
極性の出力信号ＯＵＴに信号レベルが変換される。
【０００９】従来のこの種の第２のレベル変換回路は、
図７に示すような構成を有し、第１のレベル変換回路と
同様に、ＰＭＯＳトランジスタＭ１２とＮＭＯＳトラン
ジスタＭ２２からなる低耐圧特性のＣＭＯＳインバータ
１Ｂと、ＰＭＯＳトランジスタＭ３２とＮＭＯＳトラン
ジスタＭ４２からなる高耐圧特性のＣＭＯＳインバータ
２Ｂとが設けられている。この第２のレベル変換回路で
は、ＣＭＯＳインバータ１Ｂの出力端子がＮＭＯＳトラ
ンジスタＭ４２のゲートに接続され、高電圧電源端子ｔ
１と、ＣＭＯＳインバータ１ＢとＮＭＯＳトランジスタ
Ｍ４２の接続点（ノードＮ）間に、クランプ回路６とコ
ンデンサＣ２の直列接続回路が接続されている。
図７に示すような構成を有し、第１のレベル変換回路と
同様に、ＰＭＯＳトランジスタＭ１２とＮＭＯＳトラン
ジスタＭ２２からなる低耐圧特性のＣＭＯＳインバータ
１Ｂと、ＰＭＯＳトランジスタＭ３２とＮＭＯＳトラン
ジスタＭ４２からなる高耐圧特性のＣＭＯＳインバータ
２Ｂとが設けられている。この第２のレベル変換回路で
は、ＣＭＯＳインバータ１Ｂの出力端子がＮＭＯＳトラ
ンジスタＭ４２のゲートに接続され、高電圧電源端子ｔ
１と、ＣＭＯＳインバータ１ＢとＮＭＯＳトランジスタ
Ｍ４２の接続点（ノードＮ）間に、クランプ回路６とコ
ンデンサＣ２の直列接続回路が接続されている。
【００１０】このクランプ回路６は、ゲートとドレイン
が接続されたＰＭＯＳトランジスタＭ５と、ゲートとド
レインが接続されたＰＭＯＳトランジスタＭ６とからな
り、ＰＭＯＳトランジスタＭ５のソースが高電圧電源端
子ｔ１に接続され、ＰＭＯＳトランジスタＭ５のドレイ
ンとＰＭＯＳトランジスタＭ６のソースとが互いに接続
されている。そして、ＰＭＯＳトランジスタＭ６のドレ
インがノードＮ’でコンデンサＣ２とＰＭＯＳトランジ
スタＭ３２のゲートとに接続されている。
が接続されたＰＭＯＳトランジスタＭ５と、ゲートとド
レインが接続されたＰＭＯＳトランジスタＭ６とからな
り、ＰＭＯＳトランジスタＭ５のソースが高電圧電源端
子ｔ１に接続され、ＰＭＯＳトランジスタＭ５のドレイ
ンとＰＭＯＳトランジスタＭ６のソースとが互いに接続
されている。そして、ＰＭＯＳトランジスタＭ６のドレ
インがノードＮ’でコンデンサＣ２とＰＭＯＳトランジ
スタＭ３２のゲートとに接続されている。
【００１１】この第２のレベル変換回路では、入力信号
ＩＮがＬレベルであると、ＣＭＯＳインバータ１Ｂの出
力端子（ノードＮ）の信号がＨレベルとなり、ＮＭＯＳ
トランジスタＭ４２がＯＮとなり、コンデンサＣ２を介
して、ノードＮ’の信号がＨレベルとなり、高レベル方
向に変化する駆動信号がクランプ回路６に入力されると
共に、ＰＭＯＳトランジスタＭ３２のゲートに入力され
る。このために、ＰＭＯＳトランジスタＭ３２はＯＦＦ
となり、出力端子ｔｏの出力信号ＯＵＴはＬレベルにな
る。この場合には、ＰＭＯＳトランジスタＭ５、Ｍ６は
ＯＦＦとなり、クランプ回路６はＯＦＦ状態にある。
ＩＮがＬレベルであると、ＣＭＯＳインバータ１Ｂの出
力端子（ノードＮ）の信号がＨレベルとなり、ＮＭＯＳ
トランジスタＭ４２がＯＮとなり、コンデンサＣ２を介
して、ノードＮ’の信号がＨレベルとなり、高レベル方
向に変化する駆動信号がクランプ回路６に入力されると
共に、ＰＭＯＳトランジスタＭ３２のゲートに入力され
る。このために、ＰＭＯＳトランジスタＭ３２はＯＦＦ
となり、出力端子ｔｏの出力信号ＯＵＴはＬレベルにな
る。この場合には、ＰＭＯＳトランジスタＭ５、Ｍ６は
ＯＦＦとなり、クランプ回路６はＯＦＦ状態にある。
【００１２】入力信号ＩＮがＬレベルからＨレベルに変
化すると、ノードＮの信号がＬレベルになり、ＮＭＯＳ
トランジスタＭ４２がＯＦＦとなり、コンデンサＣ２を
介してノードＮ’の信号がＬレベルとなり、ＰＭＯＳト
ランジスタＭ３２のゲートの駆動信号がＬレベルとな
り、ＰＭＯＳトランジスタＭ３２はＯＮとなるので、出
力端子ｔｏの出力信号ＯＵＴがＨレベルとなる。この場
合、ノードＮ’の信号のレベルが、所定値を越えて低下
すると、ＰＭＯＳトランジスタＭ５、Ｍ６がＯＮとな
り、高電圧電源端子ｔ１から、クランプ回路６を通って
電流が流入し、ノードＮ’の信号のレベルはほぼ一定値
に保持され、安定したレベル変換動作が行われる。
化すると、ノードＮの信号がＬレベルになり、ＮＭＯＳ
トランジスタＭ４２がＯＦＦとなり、コンデンサＣ２を
介してノードＮ’の信号がＬレベルとなり、ＰＭＯＳト
ランジスタＭ３２のゲートの駆動信号がＬレベルとな
り、ＰＭＯＳトランジスタＭ３２はＯＮとなるので、出
力端子ｔｏの出力信号ＯＵＴがＨレベルとなる。この場
合、ノードＮ’の信号のレベルが、所定値を越えて低下
すると、ＰＭＯＳトランジスタＭ５、Ｍ６がＯＮとな
り、高電圧電源端子ｔ１から、クランプ回路６を通って
電流が流入し、ノードＮ’の信号のレベルはほぼ一定値
に保持され、安定したレベル変換動作が行われる。
【００１３】このようにして、図７に示すレベル変換回
路によると、例えば、アース端子ｔｇと低電圧電源端子
ｔ３間の５Ｖの電圧振幅の入力信号ＩＮが、アース端子
ｔｇと高電圧電源端子ｔ１間の１００Ｖの電圧振幅の逆
極性の出力信号ＯＵＴに信号レベルが変換される。
路によると、例えば、アース端子ｔｇと低電圧電源端子
ｔ３間の５Ｖの電圧振幅の入力信号ＩＮが、アース端子
ｔｇと高電圧電源端子ｔ１間の１００Ｖの電圧振幅の逆
極性の出力信号ＯＵＴに信号レベルが変換される。
【００１４】従来のこの種の第３のレベル変換回路は、
図８に示すような構成を有し、第１のレベル変換回路と
同様に、ＰＭＯＳトランジスタＭ１３とＮＭＯＳトラン
ジスタＭ２３からなる低耐圧特性のＣＭＯＳインバータ
１Ｃと、ＰＭＯＳトランジスタＭ３３とＮＭＯＳトラン
ジスタＭ４３からなる高低圧特性のＣＭＯＳインバータ
２Ｃとが設けられ、入力端子ｔｉがＮＭＯＳトランジス
タＭ４３のゲートに接続されている。この第３のレベル
変換回路では、高電圧電源端子ｔ１とアース端子ｔｇ間
に、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタ
Ｍ８とが直列に接続され、ＰＭＯＳトランジスタＭ７の
ソースが高電圧電源端子ｔ１に接続され、ＰＭＯＳトラ
ンジスタＭ７のドレインが、ＮＭＯＳトランジスタＭ８
のドレインに接続され、ＮＭＯＳトランジスタＭ８のソ
ースがアース端子ｔｇに接続されている。そして、ＮＭ
ＯＳトランジスタＭ８のゲートが、ＣＭＯＳインバータ
１Ｃの出力端子に接続され、ＮＭＯＳトランジスタＭ８
のドレインが、ＰＭＯＳトランジスタＭ３３のゲートに
接続され、ＰＭＯＳトランジスタＭ７のゲートが出力端
子ｔｏに接続されている。
図８に示すような構成を有し、第１のレベル変換回路と
同様に、ＰＭＯＳトランジスタＭ１３とＮＭＯＳトラン
ジスタＭ２３からなる低耐圧特性のＣＭＯＳインバータ
１Ｃと、ＰＭＯＳトランジスタＭ３３とＮＭＯＳトラン
ジスタＭ４３からなる高低圧特性のＣＭＯＳインバータ
２Ｃとが設けられ、入力端子ｔｉがＮＭＯＳトランジス
タＭ４３のゲートに接続されている。この第３のレベル
変換回路では、高電圧電源端子ｔ１とアース端子ｔｇ間
に、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタ
Ｍ８とが直列に接続され、ＰＭＯＳトランジスタＭ７の
ソースが高電圧電源端子ｔ１に接続され、ＰＭＯＳトラ
ンジスタＭ７のドレインが、ＮＭＯＳトランジスタＭ８
のドレインに接続され、ＮＭＯＳトランジスタＭ８のソ
ースがアース端子ｔｇに接続されている。そして、ＮＭ
ＯＳトランジスタＭ８のゲートが、ＣＭＯＳインバータ
１Ｃの出力端子に接続され、ＮＭＯＳトランジスタＭ８
のドレインが、ＰＭＯＳトランジスタＭ３３のゲートに
接続され、ＰＭＯＳトランジスタＭ７のゲートが出力端
子ｔｏに接続されている。
【００１５】この第３のレベル変換回路では、入力信号
ＩＮがＬレベルであると、ＮＭＯＳトランジスタＭ４３
がＯＦＦとなると共に、ＣＭＯＳインバータ１Ｃの出力
信号がＨレベルとなり、ＮＭＯＳトランジスタＭ８がＯ
Ｎとなり、ＰＭＯＳトランジスタＭ３３のゲートの信号
がＬレベルとなり、ＰＭＯＳトランジスタＭ３３がＯＮ
となり、出力端子ｔｏの出力信号ＯＵＴはＨレベルとな
る。
ＩＮがＬレベルであると、ＮＭＯＳトランジスタＭ４３
がＯＦＦとなると共に、ＣＭＯＳインバータ１Ｃの出力
信号がＨレベルとなり、ＮＭＯＳトランジスタＭ８がＯ
Ｎとなり、ＰＭＯＳトランジスタＭ３３のゲートの信号
がＬレベルとなり、ＰＭＯＳトランジスタＭ３３がＯＮ
となり、出力端子ｔｏの出力信号ＯＵＴはＨレベルとな
る。
【００１６】入力信号ＩＮがＬレベルからＨレベルに変
化すると、ＮＭＯＳトランジスタＭ４３がＯＮになると
共に、ＣＭＯＳインバータ１Ｃの出力信号がＬレベルと
なって、ＮＭＯＳトランジスタＭ８がＯＦＦとなる。こ
のために、ＰＭＯＳトランジスタＭ３３のゲートの信号
がＨレベルとなり、ＰＭＯＳトランジスタＭ３３がＯＦ
Ｆとなり、出力端子ｔｏの出力信号ＯＵＴはＬレベルと
なる。
化すると、ＮＭＯＳトランジスタＭ４３がＯＮになると
共に、ＣＭＯＳインバータ１Ｃの出力信号がＬレベルと
なって、ＮＭＯＳトランジスタＭ８がＯＦＦとなる。こ
のために、ＰＭＯＳトランジスタＭ３３のゲートの信号
がＨレベルとなり、ＰＭＯＳトランジスタＭ３３がＯＦ
Ｆとなり、出力端子ｔｏの出力信号ＯＵＴはＬレベルと
なる。
【００１７】このようにして、図８に示すレベル変換回
路によると、例えば、アース端子ｔｇと低電圧電源端子
ｔ３間の５Ｖの電圧振幅の入力信号ＩＮが、アース端子
ｔｇと高電圧電源端子ｔ１間の１００Ｖの電圧振幅の逆
極性の出力信号ＯＵＴに信号レベルが変換される。
路によると、例えば、アース端子ｔｇと低電圧電源端子
ｔ３間の５Ｖの電圧振幅の入力信号ＩＮが、アース端子
ｔｇと高電圧電源端子ｔ１間の１００Ｖの電圧振幅の逆
極性の出力信号ＯＵＴに信号レベルが変換される。
【００１８】
【発明が解決しようとする課題】図６に示す第１のレベ
ル変換回路では、高電圧電源端子ｔ１から、抵抗Ｒ１、
Ｒ２を通してアース端子ｔｇに直流電流が流れるので、
抵抗Ｒ１、Ｒ２での電力消費が大きくなり、電力消費を
少なくするために、抵抗値を大きくして電流を少なくす
ると、動作速度が低下して、低消費電力と高速動作を両
立することができない。また、図７に示した第２のレベ
ル変換回路では、消費電力を低減することはできるが、
ノードＮの信号の振幅に対してノードＮ’の信号の振幅
が、コンデンサＣ２とノードＮ’の寄生容量で分圧され
て小さくなり、高速動作を行わせるためには、ＰＭＯＳ
トランジスタＭ３２のゲート幅を大きくし、コンデンサ
Ｃ２を大容量にする必要があり、レベル変換回路の形成
面積が大型化すると共に、ノードＮ’の電位が高電圧電
源の電圧ＨＶＤＤに近付き動作停止時間に制限が生じて
しまう。さらに、図８に示した第３のレベル変換回路で
は、１０数Ｖ程度までのレベル変換は可能であるが、Ｐ
ＭＯＳトランジスタＭ３３、ＰＭＯＳトランジスタＭ７
のゲートとソース間の電圧が、高電圧電源の電圧ＨＶＤ
Ｄにほぼ等しくなるので、高耐圧性の構造とする必要が
あり、レベル変換回路の形成面積が大型化すると共に、
変換レベルを拡大使用とすると駆動能力が低下し変換レ
ベルが制限される。
ル変換回路では、高電圧電源端子ｔ１から、抵抗Ｒ１、
Ｒ２を通してアース端子ｔｇに直流電流が流れるので、
抵抗Ｒ１、Ｒ２での電力消費が大きくなり、電力消費を
少なくするために、抵抗値を大きくして電流を少なくす
ると、動作速度が低下して、低消費電力と高速動作を両
立することができない。また、図７に示した第２のレベ
ル変換回路では、消費電力を低減することはできるが、
ノードＮの信号の振幅に対してノードＮ’の信号の振幅
が、コンデンサＣ２とノードＮ’の寄生容量で分圧され
て小さくなり、高速動作を行わせるためには、ＰＭＯＳ
トランジスタＭ３２のゲート幅を大きくし、コンデンサ
Ｃ２を大容量にする必要があり、レベル変換回路の形成
面積が大型化すると共に、ノードＮ’の電位が高電圧電
源の電圧ＨＶＤＤに近付き動作停止時間に制限が生じて
しまう。さらに、図８に示した第３のレベル変換回路で
は、１０数Ｖ程度までのレベル変換は可能であるが、Ｐ
ＭＯＳトランジスタＭ３３、ＰＭＯＳトランジスタＭ７
のゲートとソース間の電圧が、高電圧電源の電圧ＨＶＤ
Ｄにほぼ等しくなるので、高耐圧性の構造とする必要が
あり、レベル変換回路の形成面積が大型化すると共に、
変換レベルを拡大使用とすると駆動能力が低下し変換レ
ベルが制限される。
【００１９】本発明は前述したようなこの種のレベル変
換回路の現状に鑑みてなされたものであり、その目的
は、低消費電力での安定駆動が可能で、全体を小面積に
形成可能なレベル変換回路を提供することにある。
換回路の現状に鑑みてなされたものであり、その目的
は、低消費電力での安定駆動が可能で、全体を小面積に
形成可能なレベル変換回路を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明は、低電圧振幅の入力信号が入
力され、該入力信号に応じて予め設定される論理値の第
１の制御信号を出力する第１の制御信号出力手段と、前
記第１の制御信号がコンデンサを介して入力され、前記
第１の制御信号に対応する駆動信号がラッチされるラッ
チ回路と、該ラッチ回路から出力される前記駆動信号に
よって、前記低電圧振幅の入力信号に対応して、予め設
定される論理値の第２の制御信号を出力する第２の制御
信号出力回路と、前記第１の制御信号及び前記第２の制
御信号が入力され、前記低電圧振幅の入力信号に対応す
る高電圧振幅の出力信号を出力する出力インバータ回路
とを有することを特徴とするものである。
に、請求項１記載の発明は、低電圧振幅の入力信号が入
力され、該入力信号に応じて予め設定される論理値の第
１の制御信号を出力する第１の制御信号出力手段と、前
記第１の制御信号がコンデンサを介して入力され、前記
第１の制御信号に対応する駆動信号がラッチされるラッ
チ回路と、該ラッチ回路から出力される前記駆動信号に
よって、前記低電圧振幅の入力信号に対応して、予め設
定される論理値の第２の制御信号を出力する第２の制御
信号出力回路と、前記第１の制御信号及び前記第２の制
御信号が入力され、前記低電圧振幅の入力信号に対応す
る高電圧振幅の出力信号を出力する出力インバータ回路
とを有することを特徴とするものである。
【００２１】このような手段によると、低電圧振幅の入
力信号の入力により、第１の制御信号出力手段から、入
力信号に応じて予め設定される論理値の第１の制御信号
が出力され、第１の制御信号がコンデンサを介して、ラ
ッチ回路に入力されて、第１の制御信号に対応する駆動
信号がラッチされ、ラッチ回路から出力される駆動信号
によって、第２の制御信号出力回路から、低電圧振幅の
入力信号に対応して、予め設定される論理値の第２の制
御信号が出力される。そして、第１の制御信号及び第２
の制御信号が、出力インバータ回路に入力され、出力イ
ンバータ回路から、低電圧振幅の入力信号に対応する高
電圧振幅の出力信号が出力される。このために、コンデ
ンサを介しての交流パスにより低消費電力による安定駆
動が行われ、第１の制御信号出力手段からの第１の制御
信号と、ラッチ回路によりラッチされる駆動信号で適確
に作動する第２の制御信号出力回路からの第２の制御信
号とにより、出力インバータ回路から、高精度にレベル
変換された高電圧振幅の出力信号が外部に供給に供給さ
れる。
力信号の入力により、第１の制御信号出力手段から、入
力信号に応じて予め設定される論理値の第１の制御信号
が出力され、第１の制御信号がコンデンサを介して、ラ
ッチ回路に入力されて、第１の制御信号に対応する駆動
信号がラッチされ、ラッチ回路から出力される駆動信号
によって、第２の制御信号出力回路から、低電圧振幅の
入力信号に対応して、予め設定される論理値の第２の制
御信号が出力される。そして、第１の制御信号及び第２
の制御信号が、出力インバータ回路に入力され、出力イ
ンバータ回路から、低電圧振幅の入力信号に対応する高
電圧振幅の出力信号が出力される。このために、コンデ
ンサを介しての交流パスにより低消費電力による安定駆
動が行われ、第１の制御信号出力手段からの第１の制御
信号と、ラッチ回路によりラッチされる駆動信号で適確
に作動する第２の制御信号出力回路からの第２の制御信
号とにより、出力インバータ回路から、高精度にレベル
変換された高電圧振幅の出力信号が外部に供給に供給さ
れる。
【００２２】同様に前記目的を達成するため、請求項２
記載の発明は、請求項１記載の発明において、前記第１
の制御信号出力手段が、第１の低耐圧ＣＭＯＳインバー
タであり、前記ラッチ回路が、低耐圧ＰＭＯＳトランジ
スタと低耐圧ＮＭＯＳトランジスタからなり、前記第２
の制御信号出力回路が、第２の低耐圧ＣＭＯＳインバー
タであり、前記出力インバータ回路が、高耐圧ＣＭＯＳ
インバータであることを特徴とするもののである。
記載の発明は、請求項１記載の発明において、前記第１
の制御信号出力手段が、第１の低耐圧ＣＭＯＳインバー
タであり、前記ラッチ回路が、低耐圧ＰＭＯＳトランジ
スタと低耐圧ＮＭＯＳトランジスタからなり、前記第２
の制御信号出力回路が、第２の低耐圧ＣＭＯＳインバー
タであり、前記出力インバータ回路が、高耐圧ＣＭＯＳ
インバータであることを特徴とするもののである。
【００２３】このような手段によると、第１の低耐圧Ｃ
ＭＯＳインバータを第１の制御信号出力手段とし、ラッ
チ回路を低耐圧ＰＭＯＳトランジスタと低耐圧ＮＭＯＳ
トランジスタとで形成し、第２の低耐圧ＣＭＯＳインバ
ータを第２の制御信号出力回路とし、高耐圧ＣＭＯＳイ
ンバータを出力インバータ回路として、請求項１記載の
発明での作用が実行される。
ＭＯＳインバータを第１の制御信号出力手段とし、ラッ
チ回路を低耐圧ＰＭＯＳトランジスタと低耐圧ＮＭＯＳ
トランジスタとで形成し、第２の低耐圧ＣＭＯＳインバ
ータを第２の制御信号出力回路とし、高耐圧ＣＭＯＳイ
ンバータを出力インバータ回路として、請求項１記載の
発明での作用が実行される。
【００２４】同様に前記目的を達成するために、請求項
３記載の発明は、請求項１記載の発明において、前記高
耐圧ＣＭＯＳインバータに対して、前記ラッチ回路を構
成する低耐圧ＣＭＯＳトランジスタと、前記第２の低耐
圧ＣＭＯＳインバータを構成する低耐圧ＣＭＯＳトラン
ジスタとが、埋め込み層を共通にして素子分離領域を設
けることなく一体に形成されていることを特徴とするも
のである。
３記載の発明は、請求項１記載の発明において、前記高
耐圧ＣＭＯＳインバータに対して、前記ラッチ回路を構
成する低耐圧ＣＭＯＳトランジスタと、前記第２の低耐
圧ＣＭＯＳインバータを構成する低耐圧ＣＭＯＳトラン
ジスタとが、埋め込み層を共通にして素子分離領域を設
けることなく一体に形成されていることを特徴とするも
のである。
【００２５】このような手段によると、請求項２記載の
発明での作用に加えて、高耐圧ＣＭＯＳインバータに対
して、ラッチ回路を構成する低耐圧ＣＭＯＳトランジス
タと、第２の低耐圧ＣＭＯＳインバータを構成する低耐
圧ＣＭＯＳトランジスタとが、埋め込み層を共通にして
素子分離領域を設けることなく一体に形成され、回路全
体の形成面積が大幅に縮小される。
発明での作用に加えて、高耐圧ＣＭＯＳインバータに対
して、ラッチ回路を構成する低耐圧ＣＭＯＳトランジス
タと、第２の低耐圧ＣＭＯＳインバータを構成する低耐
圧ＣＭＯＳトランジスタとが、埋め込み層を共通にして
素子分離領域を設けることなく一体に形成され、回路全
体の形成面積が大幅に縮小される。
【００２６】
【発明の実施の形態】以下に本発明の一実施の形態を、
図１ないし図５を参照して説明する。図１は本実施の形
態の構成を示す回路図、図２は本実施の形態の高耐圧Ｎ
ＭＯＳトランジスタの構成を示す説明図、図３は本実施
の形態の高耐圧ＰＭＯＳトランジスタの構成を示す説明
図、図４は本実施の形態の低耐圧ＣＭＯＳインバータの
構成を示す説明図、図５は本実施の形態の動作を示すタ
イミングチャートである。
図１ないし図５を参照して説明する。図１は本実施の形
態の構成を示す回路図、図２は本実施の形態の高耐圧Ｎ
ＭＯＳトランジスタの構成を示す説明図、図３は本実施
の形態の高耐圧ＰＭＯＳトランジスタの構成を示す説明
図、図４は本実施の形態の低耐圧ＣＭＯＳインバータの
構成を示す説明図、図５は本実施の形態の動作を示すタ
イミングチャートである。
【００２７】本実施の形態では、図１に示すように、入
力信号ＩＮの入力端子ｔｉを備えた低耐圧特性のＣＭＯ
Ｓインバータ１が設けられ、このＣＭＯＳインバータ１
は、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタ
Ｍ２から構成されている。このＣＭＯＳインバータ１で
は、ＰＭＯＳトランジスタＭ１のソースが低電圧電源端
子ｔ３に接続され、ＮＭＯＳトランジスタＭ２のソース
がアース端子ｔｇに接続され、ＰＭＯＳトランジスタＭ
１のドレインとＮＭＯＳトランジスタＭ２のドレインが
互いに接続された状態で、低電圧電源端子ｔ３とアース
端子ｔｇ間に、ＰＭＯＳトランジスタＭ１とＮＭＯＳト
ランジスタＭ２とが互いに直列に接続され、ＰＭＯＳト
ランジスタＭ１のゲートとＮＭＯＳトランジスタＭ２の
ゲートとの接続点に入力端子ｔｉが設けられている。
力信号ＩＮの入力端子ｔｉを備えた低耐圧特性のＣＭＯ
Ｓインバータ１が設けられ、このＣＭＯＳインバータ１
は、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタ
Ｍ２から構成されている。このＣＭＯＳインバータ１で
は、ＰＭＯＳトランジスタＭ１のソースが低電圧電源端
子ｔ３に接続され、ＮＭＯＳトランジスタＭ２のソース
がアース端子ｔｇに接続され、ＰＭＯＳトランジスタＭ
１のドレインとＮＭＯＳトランジスタＭ２のドレインが
互いに接続された状態で、低電圧電源端子ｔ３とアース
端子ｔｇ間に、ＰＭＯＳトランジスタＭ１とＮＭＯＳト
ランジスタＭ２とが互いに直列に接続され、ＰＭＯＳト
ランジスタＭ１のゲートとＮＭＯＳトランジスタＭ２の
ゲートとの接続点に入力端子ｔｉが設けられている。
【００２８】一方、高電圧電源端子ｔ１とアース端子ｔ
ｇ間に、高耐圧特性のＣＭＯＳインバータ２が接続さ
れ、このＣＭＯＳインバータ２は、高耐圧特性のＰＭＯ
ＳトランジスタＭ３と、高耐圧特性のＮＭＯＳトランジ
スタＭ４から構成されている。このＣＭＯＳインバータ
２では、ＰＭＯＳトランジスタＭ３のソースが高電圧電
源端子ｔ１に接続され、ＮＭＯＳトランジスＭ４のソー
スがアース端子ｔｇに接続され、ＰＭＯＳトランジスタ
Ｍ３のドレインと、ＮＭＯＳトランジスタＭ４のドレイ
ンとが互いに接続された状態で、高電圧電源端子ｔ１と
アース端子ｔｇ間に、ＰＭＯＳトランジスタＭ３とＮＭ
ＯＳトランジスタＭ４とが互いに直列に接続され、その
接続点に出力端子ｔｏが設けられている。
ｇ間に、高耐圧特性のＣＭＯＳインバータ２が接続さ
れ、このＣＭＯＳインバータ２は、高耐圧特性のＰＭＯ
ＳトランジスタＭ３と、高耐圧特性のＮＭＯＳトランジ
スタＭ４から構成されている。このＣＭＯＳインバータ
２では、ＰＭＯＳトランジスタＭ３のソースが高電圧電
源端子ｔ１に接続され、ＮＭＯＳトランジスＭ４のソー
スがアース端子ｔｇに接続され、ＰＭＯＳトランジスタ
Ｍ３のドレインと、ＮＭＯＳトランジスタＭ４のドレイ
ンとが互いに接続された状態で、高電圧電源端子ｔ１と
アース端子ｔｇ間に、ＰＭＯＳトランジスタＭ３とＮＭ
ＯＳトランジスタＭ４とが互いに直列に接続され、その
接続点に出力端子ｔｏが設けられている。
【００２９】また、ＰＭＯＳトランジスタＭ５、ＮＭＯ
ＳトランジスタＭ６、ＰＭＯＳトランジスタＭ７及びＮ
ＭＯＳトランジスタＭ８からなるラッチ回路３が設けら
れ、このラッチ回路３では、ＰＭＯＳトランジスタＭ５
のソースが、高電圧電源端子ｔ１に接続され、ＰＭＯＳ
トランジスタＭ５のドレインが、ＮＭＯＳトランジスタ
Ｍ６のドレインに接続され、ＮＭＯＳトランジスタＭ６
のソースが低電圧ロジック端子ｔ２に接続されている。
同様にして、ラッチ回路３では、ＰＭＯＳトランジスタ
Ｍ７のソースが、高電圧電源端子ｔ１に接続され、ＰＭ
ＯＳトランジスタＭ７のドレインが、ＮＭＯＳトランジ
スタＭ８のドレインに接続され、ＮＭＯＳトランジスタ
Ｍ８のソースが低電圧ロジック端子ｔ２に接続されてい
る。そして、ＮＭＯＳトランジスタＭ６のドレインと、
ＮＭＯＳトランジスタＭ８のゲートが互いに接続され、
ＰＭＯＳトランジスタＭ５のゲートとＮＭＯＳトランジ
スタＭ６のゲートが互いに接続され、この接続点とＮＭ
ＯＳトランジスタＭ８のドレインとが互いに接続されて
いる。
ＳトランジスタＭ６、ＰＭＯＳトランジスタＭ７及びＮ
ＭＯＳトランジスタＭ８からなるラッチ回路３が設けら
れ、このラッチ回路３では、ＰＭＯＳトランジスタＭ５
のソースが、高電圧電源端子ｔ１に接続され、ＰＭＯＳ
トランジスタＭ５のドレインが、ＮＭＯＳトランジスタ
Ｍ６のドレインに接続され、ＮＭＯＳトランジスタＭ６
のソースが低電圧ロジック端子ｔ２に接続されている。
同様にして、ラッチ回路３では、ＰＭＯＳトランジスタ
Ｍ７のソースが、高電圧電源端子ｔ１に接続され、ＰＭ
ＯＳトランジスタＭ７のドレインが、ＮＭＯＳトランジ
スタＭ８のドレインに接続され、ＮＭＯＳトランジスタ
Ｍ８のソースが低電圧ロジック端子ｔ２に接続されてい
る。そして、ＮＭＯＳトランジスタＭ６のドレインと、
ＮＭＯＳトランジスタＭ８のゲートが互いに接続され、
ＰＭＯＳトランジスタＭ５のゲートとＮＭＯＳトランジ
スタＭ６のゲートが互いに接続され、この接続点とＮＭ
ＯＳトランジスタＭ８のドレインとが互いに接続されて
いる。
【００３０】さらに、本実施の形態では、ＰＭＯＳトラ
ンジスタＭ９とＮＭＯＳトランジスタＭ１０からなる低
耐圧ＣＭＯＳインバータ５が設けられ、このＣＭＯＳイ
ンバータでは、ＰＭＯＳトランジスタＭ９のソースが、
高電圧電源端子ｔ１に接続され、ＰＭＯＳトランジスタ
Ｍ９のドレインが、ＮＭＯＳトランジスタＭ１０のドレ
インに接続され、ＮＭＯＳトランジスタＭ１０のソース
が低電圧ロジック端子ｔ２に接続されている。そして、
ＰＭＯＳトランジスタＭ９のゲートと、ＮＭＯＳトラン
ジスタＭ１０のゲートが互いに接続され、この接続点
に、ラッチ回路３の出力端子となるＮＭＯＳトランジス
タＭ８のドレインが接続され、低耐圧ＣＭＯＳインバー
タ５の出力端子となるＮＭＯＳトランジスタＭ１０のド
レインが、高耐圧ＣＭＯＳインバータ２のＰＭＯＳトラ
ンジスタＭ３のゲートに接続されている。
ンジスタＭ９とＮＭＯＳトランジスタＭ１０からなる低
耐圧ＣＭＯＳインバータ５が設けられ、このＣＭＯＳイ
ンバータでは、ＰＭＯＳトランジスタＭ９のソースが、
高電圧電源端子ｔ１に接続され、ＰＭＯＳトランジスタ
Ｍ９のドレインが、ＮＭＯＳトランジスタＭ１０のドレ
インに接続され、ＮＭＯＳトランジスタＭ１０のソース
が低電圧ロジック端子ｔ２に接続されている。そして、
ＰＭＯＳトランジスタＭ９のゲートと、ＮＭＯＳトラン
ジスタＭ１０のゲートが互いに接続され、この接続点
に、ラッチ回路３の出力端子となるＮＭＯＳトランジス
タＭ８のドレインが接続され、低耐圧ＣＭＯＳインバー
タ５の出力端子となるＮＭＯＳトランジスタＭ１０のド
レインが、高耐圧ＣＭＯＳインバータ２のＰＭＯＳトラ
ンジスタＭ３のゲートに接続されている。
【００３１】ところで、本実施の形態では、高耐圧ＮＭ
ＯＳトランジスタＭ４は、図２に示すような構成となっ
ていて、Ｐ型半導体基板１０の表面側に、Ｐ+ 不純物領
域１５とＮエピタキシャル膜１７ａとがそれぞれ形成さ
れ、Ｐ+不純物領域１５の表面側にＰウエル１３が、Ｎ
エピタキシャル膜１７ａの表面側にＮウエル１２がそれ
ぞれ形成されている。さらに、Ｐウエル１３の表面側
に、バックゲート領域となるＰ+ 不純物領域１４ａと、
ソース領域となるＮ+ 不純物領域１５ａとが形成され、
Ｎウエル１２の表面側にドレイン領域となるＮ+ 不純物
領域１５ｂが形成されている。
ＯＳトランジスタＭ４は、図２に示すような構成となっ
ていて、Ｐ型半導体基板１０の表面側に、Ｐ+ 不純物領
域１５とＮエピタキシャル膜１７ａとがそれぞれ形成さ
れ、Ｐ+不純物領域１５の表面側にＰウエル１３が、Ｎ
エピタキシャル膜１７ａの表面側にＮウエル１２がそれ
ぞれ形成されている。さらに、Ｐウエル１３の表面側
に、バックゲート領域となるＰ+ 不純物領域１４ａと、
ソース領域となるＮ+ 不純物領域１５ａとが形成され、
Ｎウエル１２の表面側にドレイン領域となるＮ+ 不純物
領域１５ｂが形成されている。
【００３２】そして、Ｐウエル１３の表面側のＰ+ 不純
物領域１４ａの外側、Ｎウエル１２の表面側のＰウエル
１３との境界近傍領域、及びＮウエル１２の表面側のＮ
+ 不純物領域１５ｂの外側に、二酸化珪素などの耐圧絶
縁層１１が形成され、Ｐウエル１３の表面側のＮウエル
１２との境界領域に、ゲート絶縁膜１８が形成され、ゲ
ート絶縁膜１８上と、Ｎウエル１２上の耐圧絶縁層１１
の端部とにわたって、ゲート電極Ｇが形成されている。
物領域１４ａの外側、Ｎウエル１２の表面側のＰウエル
１３との境界近傍領域、及びＮウエル１２の表面側のＮ
+ 不純物領域１５ｂの外側に、二酸化珪素などの耐圧絶
縁層１１が形成され、Ｐウエル１３の表面側のＮウエル
１２との境界領域に、ゲート絶縁膜１８が形成され、ゲ
ート絶縁膜１８上と、Ｎウエル１２上の耐圧絶縁層１１
の端部とにわたって、ゲート電極Ｇが形成されている。
【００３３】一方、高耐圧ＰＭＯＳトランジスタＭ３
は、図３に示すような構成となっていて、Ｐ型半導体基
板１０の表面側に、Ｎ+ 不純物領域１６が形成され、Ｎ
+ 不純物領域１６の表面側にＮウエル１２と、Ｐウエル
１３がそれぞれ形成されている。また、Ｎウエル１２の
表面側に、バックゲート領域となるＮ+ 不純物領域１５
ｃと、ソース領域となるＰ+ 不純物領域１４ｂとが形成
され、Ｐウエル１３の表面側にドレイン領域となるＰ+
不純物領域１４ｃが形成されている。
は、図３に示すような構成となっていて、Ｐ型半導体基
板１０の表面側に、Ｎ+ 不純物領域１６が形成され、Ｎ
+ 不純物領域１６の表面側にＮウエル１２と、Ｐウエル
１３がそれぞれ形成されている。また、Ｎウエル１２の
表面側に、バックゲート領域となるＮ+ 不純物領域１５
ｃと、ソース領域となるＰ+ 不純物領域１４ｂとが形成
され、Ｐウエル１３の表面側にドレイン領域となるＰ+
不純物領域１４ｃが形成されている。
【００３４】さらに、Ｎウエル１２の表面側のＮ+ 不純
物領域１５ｃの外側、Ｐウエル１３の表面側のＮウエル
１２との境界近傍領域、及びＰウエル１３の表面側のＰ
+ 不純物領域１４ｃの外側に、二酸化珪素などの耐圧絶
縁層１１が形成されている。そして、Ｎウエル１２の表
面側のＰウエル１３との境界領域に、ゲート絶縁膜１８
が形成され、ゲート絶縁膜１８上と、Ｐウエル１３上の
耐圧絶縁層１１の端部とにわたって、ゲート電極Ｇが形
成されている。
物領域１５ｃの外側、Ｐウエル１３の表面側のＮウエル
１２との境界近傍領域、及びＰウエル１３の表面側のＰ
+ 不純物領域１４ｃの外側に、二酸化珪素などの耐圧絶
縁層１１が形成されている。そして、Ｎウエル１２の表
面側のＰウエル１３との境界領域に、ゲート絶縁膜１８
が形成され、ゲート絶縁膜１８上と、Ｐウエル１３上の
耐圧絶縁層１１の端部とにわたって、ゲート電極Ｇが形
成されている。
【００３５】また、低耐圧ＣＭＯＳ１、低耐圧ＣＭＯＳ
５及びラッチ回路３の対応する構成要素部分は、図４に
示すような構成となっていて、Ｐ型半導体基板１０の表
面に、Ｎ+ 不純物領域１６が形成され、Ｎ+ 不純物領域
１６の表面側に、Ｎエピタキシャル膜１７ｂ及びＰウエ
ル１３と、Ｎウエル１２及びＮエピタキシャル膜１７ｂ
とがそれぞれ形成されている。さらに、Ｐウエル１３の
表面側に、バックゲート領域となるＰ+ 不純物領域１４
ｄ、ソース領域となるＮ+ 不純物領域１５、及びドレイ
ン領域となるＮ+ 不純物領域１５とが形成され、Ｎウエ
ル１２の表面側に、バックゲート領域となるＮ + 不純物
領域１５、ソース領域となるＰ+ 不純物領域１４ｅ、及
びドレイン領域となるＰ+ 不純物領域１４ｆが形成され
ている。そして、Ｐウエル１３とＮウエル１２との境界
位置、Ｐウエル１３の表面側のＰ+ 不純物領域１４ｄの
外側、及びＮウエル１２の表面側のＰ+ 不純物領域１４
ｆの外側に耐圧絶縁層１１が形成されている。
５及びラッチ回路３の対応する構成要素部分は、図４に
示すような構成となっていて、Ｐ型半導体基板１０の表
面に、Ｎ+ 不純物領域１６が形成され、Ｎ+ 不純物領域
１６の表面側に、Ｎエピタキシャル膜１７ｂ及びＰウエ
ル１３と、Ｎウエル１２及びＮエピタキシャル膜１７ｂ
とがそれぞれ形成されている。さらに、Ｐウエル１３の
表面側に、バックゲート領域となるＰ+ 不純物領域１４
ｄ、ソース領域となるＮ+ 不純物領域１５、及びドレイ
ン領域となるＮ+ 不純物領域１５とが形成され、Ｎウエ
ル１２の表面側に、バックゲート領域となるＮ + 不純物
領域１５、ソース領域となるＰ+ 不純物領域１４ｅ、及
びドレイン領域となるＰ+ 不純物領域１４ｆが形成され
ている。そして、Ｐウエル１３とＮウエル１２との境界
位置、Ｐウエル１３の表面側のＰ+ 不純物領域１４ｄの
外側、及びＮウエル１２の表面側のＰ+ 不純物領域１４
ｆの外側に耐圧絶縁層１１が形成されている。
【００３６】また、Ｐウエル１３の表面側において、ソ
ース領域となるＮ+ 不純物領域１５と、ドレイン領域と
なるＮ+ 不純物領域１５間に、ゲート絶縁膜１８が形成
され、ゲート絶縁膜１８上にゲートＧが形成されてお
り、Ｎウエル１２の表面側において、ソース領域となる
Ｐ+ 不純物領域１４ｅと、ドレイン領域となるＰ+ 不純
物領域１４ｆ間に、ゲート絶縁膜１８が形成され、ゲー
ト絶縁膜１８上にゲートＧが形成されている。
ース領域となるＮ+ 不純物領域１５と、ドレイン領域と
なるＮ+ 不純物領域１５間に、ゲート絶縁膜１８が形成
され、ゲート絶縁膜１８上にゲートＧが形成されてお
り、Ｎウエル１２の表面側において、ソース領域となる
Ｐ+ 不純物領域１４ｅと、ドレイン領域となるＰ+ 不純
物領域１４ｆ間に、ゲート絶縁膜１８が形成され、ゲー
ト絶縁膜１８上にゲートＧが形成されている。
【００３７】特に本実施の形態では、図４に示すように
して形成される低耐圧ＣＭＯＳインバータ５とラッチ回
路３において、ＰＭＯＳトランジスタＭ９、Ｍ７、Ｍ５
に対して、Ｎ+ 不純物領域１５とＮウエル１２とを、高
耐圧ＣＭＯＳ２のＰＭＯＳトランジスタＭ３のＮ+ 不純
物領域１５ｃとＮウエルとに共通化して形成することに
より、素子分離領域が不要となり全体が小面積化されて
いる。
して形成される低耐圧ＣＭＯＳインバータ５とラッチ回
路３において、ＰＭＯＳトランジスタＭ９、Ｍ７、Ｍ５
に対して、Ｎ+ 不純物領域１５とＮウエル１２とを、高
耐圧ＣＭＯＳ２のＰＭＯＳトランジスタＭ３のＮ+ 不純
物領域１５ｃとＮウエルとに共通化して形成することに
より、素子分離領域が不要となり全体が小面積化されて
いる。
【００３８】このような構成の本実施の形態の動作を説
明する。本実施の形態では、初期の不定状態から入力信
号ＩＮが、図５（ａ）に示すように、Ｌレベル（ＶＳ
Ｓ）に設定されると、低耐圧ＣＭＯＳインバータ１にお
いて、ＰＭＯＳトランジスタＭ１がＯＮ、ＮＭＯＳトラ
ンジスタＭ２がＯＦＦとなり、低耐圧ＣＭＯＳインバー
タ１の出力信号はＨレベル（ＶＤＤ）となり、高耐圧Ｃ
ＭＯＳインバータ２のＮＭＯＳトランジスタＭ４がＯＮ
となる。同時にコンデンサＣ１を介して、ラッチ回路３
に入力される駆動信号はＨレベルとなり、ラッチ回路３
のＰＭＯＳトランジスタＭ７がＯＦＦ、ＮＭＯＳトラン
ジスタＭ８がＯＮとなる。
明する。本実施の形態では、初期の不定状態から入力信
号ＩＮが、図５（ａ）に示すように、Ｌレベル（ＶＳ
Ｓ）に設定されると、低耐圧ＣＭＯＳインバータ１にお
いて、ＰＭＯＳトランジスタＭ１がＯＮ、ＮＭＯＳトラ
ンジスタＭ２がＯＦＦとなり、低耐圧ＣＭＯＳインバー
タ１の出力信号はＨレベル（ＶＤＤ）となり、高耐圧Ｃ
ＭＯＳインバータ２のＮＭＯＳトランジスタＭ４がＯＮ
となる。同時にコンデンサＣ１を介して、ラッチ回路３
に入力される駆動信号はＨレベルとなり、ラッチ回路３
のＰＭＯＳトランジスタＭ７がＯＦＦ、ＮＭＯＳトラン
ジスタＭ８がＯＮとなる。
【００３９】このために、ＮＭＯＳトランジスタＭ８の
ドレインの信号が、図５（ｂ）に示すように、Ｌレベル
（ＨＶＳＳ）となり、低耐圧ＣＭＯＳインバータ５の入
力信号がＬレベルとなり、低耐圧ＣＭＯＳインバータ５
のＰＭＯＳトランジスタＭ９がＯＮ、ＮＭＯＳトランジ
スタＭ１０がＯＦＦとなり、ＰＭＯＳトランジスタＭ９
のドレイン（Ｂノード）の信号が、同図（ｃ）に示すよ
うに、Ｈレベル（ＨＶＤＤ）となる。このために、高耐
圧ＣＭＯＳインバータ２のＰＭＯＳトランジスタＭ３が
ＯＦＦとなり、出力端子ｔｏの出力信号ＯＵＴは、同図
（ｄ）に示すようにＬレベル（ＶＳＳ）となる。
ドレインの信号が、図５（ｂ）に示すように、Ｌレベル
（ＨＶＳＳ）となり、低耐圧ＣＭＯＳインバータ５の入
力信号がＬレベルとなり、低耐圧ＣＭＯＳインバータ５
のＰＭＯＳトランジスタＭ９がＯＮ、ＮＭＯＳトランジ
スタＭ１０がＯＦＦとなり、ＰＭＯＳトランジスタＭ９
のドレイン（Ｂノード）の信号が、同図（ｃ）に示すよ
うに、Ｈレベル（ＨＶＤＤ）となる。このために、高耐
圧ＣＭＯＳインバータ２のＰＭＯＳトランジスタＭ３が
ＯＦＦとなり、出力端子ｔｏの出力信号ＯＵＴは、同図
（ｄ）に示すようにＬレベル（ＶＳＳ）となる。
【００４０】この場合、ラッチ回路３では、ＰＭＯＳト
ランジスタＭ７ＯＦＦ、ＮＭＯＳトランジスタＭ８Ｏ
Ｎ、ＰＭＯＳトランジスタＭ５ＯＮ、ＮＭＯＳトランジ
スタＭ６ＯＦＦの状態が維持され、駆動信号のＨレベル
状態がラッチされ、低耐圧ＣＭＯＳインバータ５による
高耐圧ＣＭＯＳインバータ２の動作制御が安定確実に行
われる。
ランジスタＭ７ＯＦＦ、ＮＭＯＳトランジスタＭ８Ｏ
Ｎ、ＰＭＯＳトランジスタＭ５ＯＮ、ＮＭＯＳトランジ
スタＭ６ＯＦＦの状態が維持され、駆動信号のＨレベル
状態がラッチされ、低耐圧ＣＭＯＳインバータ５による
高耐圧ＣＭＯＳインバータ２の動作制御が安定確実に行
われる。
【００４１】また、入力信号ＩＮが、図５（ａ）に示す
ように、ＬレベルからＨレベル（ＶＤＤ）に変化する
と、低耐圧ＣＭＯＳインバータ１において、ＰＭＯＳト
ランジスタＭ１がＯＦＦ、ＮＭＯＳトランジスタＭ２が
ＯＮとなり、低耐圧ＣＭＯＳインバータ１の出力信号は
Ｌレベルとなり、高耐圧ＣＭＯＳインバータ２のＮＭＯ
ＳトランジスタＭ４がＯＦＦとなる。同時にコンデンサ
Ｃ１を介して、ラッチ回路３に入力される駆動信号はＬ
レベルとなり、ラッチ回路３のＰＭＯＳトランジスタＭ
７がＯＮ、ＮＭＯＳトランジスタＭ８がＯＦＦとなる。
ように、ＬレベルからＨレベル（ＶＤＤ）に変化する
と、低耐圧ＣＭＯＳインバータ１において、ＰＭＯＳト
ランジスタＭ１がＯＦＦ、ＮＭＯＳトランジスタＭ２が
ＯＮとなり、低耐圧ＣＭＯＳインバータ１の出力信号は
Ｌレベルとなり、高耐圧ＣＭＯＳインバータ２のＮＭＯ
ＳトランジスタＭ４がＯＦＦとなる。同時にコンデンサ
Ｃ１を介して、ラッチ回路３に入力される駆動信号はＬ
レベルとなり、ラッチ回路３のＰＭＯＳトランジスタＭ
７がＯＮ、ＮＭＯＳトランジスタＭ８がＯＦＦとなる。
【００４２】このために、ＰＭＯＳトランジスタＭ７の
ドレインの信号が、図５（ｂ）に示すようにＨレベル
（ＨＶＤＤ）となり、低耐圧ＣＭＯＳインバータ５の入
力信号がＨレベルとなり、低耐圧ＣＭＯＳインバータ５
のＰＭＯＳトランジスタＭ９がＯＦＦ、ＮＭＯＳトラン
ジスタＭ１０がＯＮとなり、ＮＭＯＳトランジスタＭ１
０のドレイン（Ｂノード）の信号が、同図（ｃ）に示す
ように、Ｌレベル（ＨＶＳＳ）となる。このために、高
耐圧ＣＭＯＳインバータ２のＰＭＯＳトランジスタＭ３
がＯＮとなり、出力端子ｔｏの出力信号ＯＵＴは、同図
（ｄ）に示すようにＨレベル（ＨＶＤＤ）となる。
ドレインの信号が、図５（ｂ）に示すようにＨレベル
（ＨＶＤＤ）となり、低耐圧ＣＭＯＳインバータ５の入
力信号がＨレベルとなり、低耐圧ＣＭＯＳインバータ５
のＰＭＯＳトランジスタＭ９がＯＦＦ、ＮＭＯＳトラン
ジスタＭ１０がＯＮとなり、ＮＭＯＳトランジスタＭ１
０のドレイン（Ｂノード）の信号が、同図（ｃ）に示す
ように、Ｌレベル（ＨＶＳＳ）となる。このために、高
耐圧ＣＭＯＳインバータ２のＰＭＯＳトランジスタＭ３
がＯＮとなり、出力端子ｔｏの出力信号ＯＵＴは、同図
（ｄ）に示すようにＨレベル（ＨＶＤＤ）となる。
【００４３】この場合、ラッチ回路３では、ＰＭＯＳト
ランジスタＭ７ＯＮ、ＮＭＯＳトランジスタＭ８ＯＦ
Ｆ、ＰＭＯＳトランジスタＭ５ＯＦＦ、ＮＭＯＳトラン
ジスタＭ６ＯＮの状態が維持され、駆動信号のＬレベル
状態がラッチされ、低耐圧ＣＭＯＳインバータ５による
高耐圧ＣＭＯＳインバータ２の動作制御が安定確実に行
われる。
ランジスタＭ７ＯＮ、ＮＭＯＳトランジスタＭ８ＯＦ
Ｆ、ＰＭＯＳトランジスタＭ５ＯＦＦ、ＮＭＯＳトラン
ジスタＭ６ＯＮの状態が維持され、駆動信号のＬレベル
状態がラッチされ、低耐圧ＣＭＯＳインバータ５による
高耐圧ＣＭＯＳインバータ２の動作制御が安定確実に行
われる。
【００４４】以上に説明したように、本実施の形態によ
ると、入力端子ｔｉから、低電源電圧ＶＤＤとアース端
子ｔｇのアース電圧ＶＳＳの間でのロジック信号が、入
力信号ＩＮとして入力されると、入力信号ＩＮがＬレベ
ルの場合には、高耐圧ＣＭＯＳインバータ２のＮＭＯＳ
トランジスタＭ４がＯＮとなり、コンデンサＣ１を介し
てラッチ回路３にＨレベルの駆動信号が入力され、この
駆動信号に基づき低耐圧ＣＭＯＳインバータ２から出力
される制御信号によって、高耐圧ＣＭＯＳインバータ２
のＰＭＯＳトランジスタＭ３がＯＦＦとなり、出力端子
ｔｏの出力信号ＯＵＴはアース電圧ＶＳＳとなる。ま
た、入力信号ＩＮがＨレベルの場合には、高耐圧ＣＭＯ
Ｓインバータ２のＮＭＯＳトランジスタＭ４がＯＦＦと
なり、コンデンサＣ１を介してラッチ回路３にＬレベル
の駆動信号が入力され、この駆動信号に基づき低耐圧Ｃ
ＭＯＳインバータ２から出力される制御信号によって、
高耐圧ＣＭＯＳインバータ２のＰＭＯＳトランジスタＭ
３がＯＮとなり、出力端子ｔｏの出力信号ＯＵＴは、高
電源電圧ＨＶＤＤの振幅の高レベル信号となり、低電源
電圧ＶＳＳの振幅の入力信号が高レベル変換されて出力
される。
ると、入力端子ｔｉから、低電源電圧ＶＤＤとアース端
子ｔｇのアース電圧ＶＳＳの間でのロジック信号が、入
力信号ＩＮとして入力されると、入力信号ＩＮがＬレベ
ルの場合には、高耐圧ＣＭＯＳインバータ２のＮＭＯＳ
トランジスタＭ４がＯＮとなり、コンデンサＣ１を介し
てラッチ回路３にＨレベルの駆動信号が入力され、この
駆動信号に基づき低耐圧ＣＭＯＳインバータ２から出力
される制御信号によって、高耐圧ＣＭＯＳインバータ２
のＰＭＯＳトランジスタＭ３がＯＦＦとなり、出力端子
ｔｏの出力信号ＯＵＴはアース電圧ＶＳＳとなる。ま
た、入力信号ＩＮがＨレベルの場合には、高耐圧ＣＭＯ
Ｓインバータ２のＮＭＯＳトランジスタＭ４がＯＦＦと
なり、コンデンサＣ１を介してラッチ回路３にＬレベル
の駆動信号が入力され、この駆動信号に基づき低耐圧Ｃ
ＭＯＳインバータ２から出力される制御信号によって、
高耐圧ＣＭＯＳインバータ２のＰＭＯＳトランジスタＭ
３がＯＮとなり、出力端子ｔｏの出力信号ＯＵＴは、高
電源電圧ＨＶＤＤの振幅の高レベル信号となり、低電源
電圧ＶＳＳの振幅の入力信号が高レベル変換されて出力
される。
【００４５】この場合、コンデンサＣ１による交流伝達
により、ラッチ回路３を介して低耐圧ＣＭＯＳインバー
タ５から制御信号が高耐圧ＣＭＯＳインバータ２に供給
され、直流パスが存在しないので、低消費電力での動作
が可能となり、ラッチ回路３によってリーク電流の発生
なしに、駆動信号が安定にラッチされ、低耐圧ＣＭＯＳ
インバータ２によって、確実に高耐圧ＣＭＯＳインバー
タ２が駆動され、高精度で適確なレベル変換が可能にな
る。また、高耐圧ＣＭＯＳインバータ２のＰＭＯＳトラ
ンジスタＭ３とＮＭＯＳトランジスタＭ４では、ゲート
とソース間に、低電圧ロジック端子ｔ２と高電圧電源端
子ｔ１間の低電圧振幅の信号が印加されるので、この部
分での耐圧構造が不要となり、サイズを増大させること
なく高耐圧ＣＭＯＳインバータ２を小面積で形成するこ
とが可能になる。さらに、低耐圧ＣＭＯＳインバータ５
とラッチ回路３では、ＰＭＯＳトランジスタＭ９、Ｍ
７、Ｍ５に対して、Ｎ+ 不純物領域１５とＮウエル１２
とを、高耐圧ＣＭＯＳ２のＰＭＯＳトランジスタＭ３の
Ｎ+ 不純物領域１５ｃとＮウエルとに共通化して形成す
ることにより素子分離領域が不要となり、回路全体の形
成面積の小面積化が可能になる。
により、ラッチ回路３を介して低耐圧ＣＭＯＳインバー
タ５から制御信号が高耐圧ＣＭＯＳインバータ２に供給
され、直流パスが存在しないので、低消費電力での動作
が可能となり、ラッチ回路３によってリーク電流の発生
なしに、駆動信号が安定にラッチされ、低耐圧ＣＭＯＳ
インバータ２によって、確実に高耐圧ＣＭＯＳインバー
タ２が駆動され、高精度で適確なレベル変換が可能にな
る。また、高耐圧ＣＭＯＳインバータ２のＰＭＯＳトラ
ンジスタＭ３とＮＭＯＳトランジスタＭ４では、ゲート
とソース間に、低電圧ロジック端子ｔ２と高電圧電源端
子ｔ１間の低電圧振幅の信号が印加されるので、この部
分での耐圧構造が不要となり、サイズを増大させること
なく高耐圧ＣＭＯＳインバータ２を小面積で形成するこ
とが可能になる。さらに、低耐圧ＣＭＯＳインバータ５
とラッチ回路３では、ＰＭＯＳトランジスタＭ９、Ｍ
７、Ｍ５に対して、Ｎ+ 不純物領域１５とＮウエル１２
とを、高耐圧ＣＭＯＳ２のＰＭＯＳトランジスタＭ３の
Ｎ+ 不純物領域１５ｃとＮウエルとに共通化して形成す
ることにより素子分離領域が不要となり、回路全体の形
成面積の小面積化が可能になる。
【００４６】なお、以上に説明した実施の形態では、第
１の制御信号出力手段が低耐圧ＣＭＯＳインバータ１で
ある場合を説明したが、本発明は、この実施の形態に限
定されるものではなく、高耐圧ＣＭＯＳインバータ２の
ＮＭＯＳトランジスタＭ４のゲートと、コンデンサＣ１
とに、低電源電圧ＶＤＤとアース電圧ＶＳＳ間でのロジ
ック信号を入力する他の回路素子を使用することも可能
である。
１の制御信号出力手段が低耐圧ＣＭＯＳインバータ１で
ある場合を説明したが、本発明は、この実施の形態に限
定されるものではなく、高耐圧ＣＭＯＳインバータ２の
ＮＭＯＳトランジスタＭ４のゲートと、コンデンサＣ１
とに、低電源電圧ＶＤＤとアース電圧ＶＳＳ間でのロジ
ック信号を入力する他の回路素子を使用することも可能
である。
【００４７】
【発明の効果】請求項１記載の発明によると、低電圧振
幅の入力信号の入力により、第１の制御信号出力手段か
ら、入力信号に応じて予め設定される論理値の第１の制
御信号が出力され、第１の制御信号がコンデンサを介し
て、ラッチ回路に入力されて、第１の制御信号に対応す
る駆動信号がラッチされ、ラッチ回路から出力される駆
動信号によって、第２の制御信号出力回路から、低電圧
振幅の入力信号に対応して、予め設定される論理値の第
２の制御信号が安定に出力される。そして、第１の制御
信号及び第２の制御信号が、出力インバータ回路に入力
され、出力インバータ回路から、低電圧振幅の入力信号
に対応する高電圧振幅の出力信号が出力される。このた
めに、コンデンサを介しての交流パスにより低消費電力
による安定駆動が可能となり、第１の制御信号出力手段
からの第１の制御信号と、ラッチ回路によりラッチされ
る駆動信号により、適確に作動する第２の制御信号出力
回路から安定に出力される第２の制御信号とによって、
出力インバータ回路から、高精度にレベル変換された高
電圧振幅の出力信号を外部に供給することが可能にな
る。
幅の入力信号の入力により、第１の制御信号出力手段か
ら、入力信号に応じて予め設定される論理値の第１の制
御信号が出力され、第１の制御信号がコンデンサを介し
て、ラッチ回路に入力されて、第１の制御信号に対応す
る駆動信号がラッチされ、ラッチ回路から出力される駆
動信号によって、第２の制御信号出力回路から、低電圧
振幅の入力信号に対応して、予め設定される論理値の第
２の制御信号が安定に出力される。そして、第１の制御
信号及び第２の制御信号が、出力インバータ回路に入力
され、出力インバータ回路から、低電圧振幅の入力信号
に対応する高電圧振幅の出力信号が出力される。このた
めに、コンデンサを介しての交流パスにより低消費電力
による安定駆動が可能となり、第１の制御信号出力手段
からの第１の制御信号と、ラッチ回路によりラッチされ
る駆動信号により、適確に作動する第２の制御信号出力
回路から安定に出力される第２の制御信号とによって、
出力インバータ回路から、高精度にレベル変換された高
電圧振幅の出力信号を外部に供給することが可能にな
る。
【００４８】請求項２記載の発明によると、第１の低耐
圧ＣＭＯＳインバータを第１の制御信号出力手段とし、
低耐圧ＰＭＯＳトランジスタと低耐圧ＮＭＯＳトランジ
スタからなるラッチ回路を使用し、第２の低耐圧ＣＭＯ
Ｓインバータを第２の制御信号出力回路とし、高耐圧Ｃ
ＭＯＳインバータを出力インバータ回路として、請求項
１記載の発明での効果を実現することが可能になる。
圧ＣＭＯＳインバータを第１の制御信号出力手段とし、
低耐圧ＰＭＯＳトランジスタと低耐圧ＮＭＯＳトランジ
スタからなるラッチ回路を使用し、第２の低耐圧ＣＭＯ
Ｓインバータを第２の制御信号出力回路とし、高耐圧Ｃ
ＭＯＳインバータを出力インバータ回路として、請求項
１記載の発明での効果を実現することが可能になる。
【００４９】請求項３記載の発明によると、請求項２記
載の発明で得られる効果に加えて、高耐圧ＣＭＯＳイン
バータに対して、ラッチ回路を構成する低耐圧ＣＭＯＳ
トランジスタと、第２の低耐圧ＣＭＯＳインバータを構
成する低耐圧ＣＭＯＳトランジスタとが、埋め込み層を
共通にして素子分離領域を設けることなく一体に形成さ
れているので、回路全体の面積を大幅に縮小して形成す
ることが可能になる。
載の発明で得られる効果に加えて、高耐圧ＣＭＯＳイン
バータに対して、ラッチ回路を構成する低耐圧ＣＭＯＳ
トランジスタと、第２の低耐圧ＣＭＯＳインバータを構
成する低耐圧ＣＭＯＳトランジスタとが、埋め込み層を
共通にして素子分離領域を設けることなく一体に形成さ
れているので、回路全体の面積を大幅に縮小して形成す
ることが可能になる。
【図１】本発明の一実施の形態の構成を示す回路図であ
る。
る。
【図２】同実施の形態の高耐圧ＮＭＯＳトランジスタの
構成を示す説明図である。
構成を示す説明図である。
【図３】同実施の形態の高耐圧ＰＭＯＳトランジスタの
構成を示す説明図である。
構成を示す説明図である。
【図４】同実施の形態の低耐圧ＣＭＯＳインバータの構
成を示す説明図である。
成を示す説明図である。
【図５】同実施の形態の動作を示すタイミングチャート
である。
である。
【図６】従来の第１のレベル変換回路の構成を示す回路
図である。
図である。
【図７】従来の第２のレベル変換回路の構成を示す回路
図である。
図である。
【図８】従来の第３のレベル変換回路の構成を示す回路
図である。
図である。
１、５・・低耐圧ＣＭＯＳインバータ、２・・高耐圧Ｃ
ＭＯＳインバータ、３・・ラッチ回路、Ｍ１・・ＰＭＯ
Ｓトランジスタ、Ｍ２・・ＮＭＯＳトランジスタ、Ｍ３
・・ＰＭＯＳトランジスタ、Ｍ４・・ＮＭＯＳトランジ
スタ、Ｍ５・・ＰＭＯＳトランジスタ、Ｍ６・・ＮＭＯ
Ｓトランジスタ、Ｍ７・・ＰＭＯＳトランジスタ、Ｍ８
・・ＮＭＯＳトランジスタ、Ｍ９・・ＰＭＯＳトランジ
スタ、Ｍ１０・・ＮＭＯＳトランジスタ。
ＭＯＳインバータ、３・・ラッチ回路、Ｍ１・・ＰＭＯ
Ｓトランジスタ、Ｍ２・・ＮＭＯＳトランジスタ、Ｍ３
・・ＰＭＯＳトランジスタ、Ｍ４・・ＮＭＯＳトランジ
スタ、Ｍ５・・ＰＭＯＳトランジスタ、Ｍ６・・ＮＭＯ
Ｓトランジスタ、Ｍ７・・ＰＭＯＳトランジスタ、Ｍ８
・・ＮＭＯＳトランジスタ、Ｍ９・・ＰＭＯＳトランジ
スタ、Ｍ１０・・ＮＭＯＳトランジスタ。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/687 Ｆターム(参考） 5F048 AA01 AA05 AB04 AB07 AC01 AC03 AC10 BA12 BA20 BD01 BE03 BE09 BG12 5J039 CC04 CC18 KK04 KK34 MM03 MM04 5J055 AX02 AX12 AX47 BX18 CX29 DX22 EX07 EY10 EY21 EZ07 EZ68 FX27 GX01 GX07 5J056 AA00 AA32 BB17 BB57 CC14 CC21 DD29 DD51 EE08 GG07 KK02
Claims (3)
- 【請求項１】 低電圧振幅の入力信号が入力され、該入
力信号に応じて予め設定される論理値の第１の制御信号
を出力する第１の制御信号出力手段と、 前記第１の制御信号がコンデンサを介して入力され、前
記第１の制御信号に対応する駆動信号がラッチされるラ
ッチ回路と、 該ラッチ回路から出力される前記駆動信号によって、前
記低電圧振幅の入力信号に対応して、予め設定される論
理値の第２の制御信号を出力する第２の制御信号出力回
路と、 前記第１の制御信号及び前記第２の制御信号が入力さ
れ、前記低電圧振幅の入力信号に対応する高電圧振幅の
出力信号を出力する出力インバータ回路とを有すること
を特徴とするレベル変換回路。 - 【請求項２】 前記第１の制御信号出力手段が、第１の
低耐圧ＣＭＯＳインバータであり、前記ラッチ回路が、
低耐圧ＰＭＯＳトランジスタと低耐圧ＮＭＯＳトランジ
スタからなり、前記第２の制御信号出力回路が、第２の
低耐圧ＣＭＯＳインバータであり、前記出力インバータ
回路が、高耐圧ＣＭＯＳインバータであることを特徴と
する請求項１記載のレベル変換回路。 - 【請求項３】 前記高耐圧ＣＭＯＳインバータに対し
て、前記ラッチ回路を構成する低耐圧ＣＭＯＳトランジ
スタと、前記第２の低耐圧ＣＭＯＳインバータを構成す
る低耐圧ＣＭＯＳトランジスタとが、埋め込み層を共通
にして素子分離領域を設けることなく一体に形成されて
いることを特徴とする請求項２記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000035137A JP2001223575A (ja) | 2000-02-14 | 2000-02-14 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000035137A JP2001223575A (ja) | 2000-02-14 | 2000-02-14 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223575A true JP2001223575A (ja) | 2001-08-17 |
Family
ID=18559379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000035137A Pending JP2001223575A (ja) | 2000-02-14 | 2000-02-14 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001223575A (ja) |
Cited By (13)
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2000
- 2000-02-14 JP JP2000035137A patent/JP2001223575A/ja active Pending
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