JP2003233985A - 電圧生成回路 - Google Patents
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Abstract
タを用いる必要を無くす。 【解決手段】出力ノードNOが、一方ではPMOSトラ
ンジスタTP1及びNMOSトランジスタTN1を介し
てグランド電位に接続され、他方ではPMOSトランジ
スタTP2及びNMOSトランジスタTN2を介して、
選択的にグランド電位又はVDDにされるノードN6に
接続されている。出力ノードNOはまた、その電位をス
テップアップ又はステップダウンするためのキャパシタ
C1を介して駆動用インバータ11の入力端に接続され
ている。出力ノードNOを−1Vにするとき、制御回路
10はPMOSトランジスタTP1及びTP2をオフに
させる。出力ノードを2つのPMOSトランジスタに直
列接続してもよい。
Description
電圧又は負電圧を選択的に1つのノードに生成する電圧
生成回路に関する。
モリ回路を示す。
線PLとの間に直列接続されたNMOSトランジスタ2
及び強誘電体キャパシタCF1と、ビット線/BLとプ
レート線PLとの間に直列接続されたNMOSトランジ
スタ3及び強誘電体キャパシタCF2とにより構成され
ている。NMOSトランジスタ2及び3のゲートは、ワ
ード線WLに接続されている。強誘電体キャパシタCF
1及びCF2はいずれも、対向する電極間に強誘電体膜
が挟持された構成である。
む場合、次のような動作が行われる。
位VDD及び0Vにされ、ワード線WLが立ち上げられ
てNMOSトランジスタ2及び3がオンになる。プレー
ト線PLには正のパルスが供給される。プレート線PL
が0Vの時、強誘電体キャパシタCF1に図示矢印方向
の分極が生じ、次にプレート線PLが電源電位VDDに
なると、強誘電体キャパシタCF2に図示矢印方向で強
誘電体キャパシタCF1と逆方向の分極が生ずる。次に
プレート線PL及びワード線が0Vに戻る。この状態
で、強誘電体キャパシタCF1及びCF2には残留分極
が存在する。
合、次のような動作が行われる。
チャージされている。ワード線WLが高レベルに遷移し
てNMOSトランジスタ2及び3がオンになると共に、
プレート線PLが電源電位VDDに立ち上がる。これに
より、強誘電体キャパシタCF1及びCF2からビット
線BL及び/BLへ電荷が移動してビット線BL及び/
BLの電位がそれぞれΔVH及びΔVLだけ上昇する。
プレート線PLの立ち上がりにより強誘電体キャパシタ
CF1の分極が反転するのに対し、強誘電体キャパシタ
CF2では分極反転が生じないので、強誘電体キャパシ
タCF1の方がCF2よりも電荷移動量が大きく、ΔV
H>ΔVLとなる。センスアンプ4が活性化され、電位
差ΔVH−ΔVLが増幅されてビット線BL及び/BL
がそれぞれ電源電位VDD及び0Vになる。プレート線
PLが0Vに立ち下げられて、強誘電体キャパシタCF
1の分極が反転し元に戻るというリストア動作が行われ
る。センスアンプ4が不活性になると共に、不図示のプ
リチャージ回路によりビット線BL及び/BLが0Vに
なる。ワード線WLが‘L’に遷移してNMOSトラン
ジスタ2及び3がオフになる。
電位VDDが例えば1.5Vと低くなると、ビット線B
L及び/BLへの電荷移動量が少なくなってビット線B
Lと/BLとの間の電位差ΔVH−ΔVLが減少するの
で、誤読出しが生ずる可能性が増加する。
位VDD及び0Vの替わりにそれぞれ電源電位VDDよ
り高い高電位及び負電位を印加すれば、強誘電体キャパ
シタCF1及びCF2に印加される電圧が増加して読み
出しの際のビット線BLと/BLとの電位差がより大き
くなり、誤読み出が生ずる可能性が低減する。
すように、従来では負電圧生成回路5と高電圧生成回路
6とが別々であったので、高電圧及び負電圧を1つの出
力ノードNO(PL)に取り出す場合、負電圧生成回路
5及び高電圧生成回路6の出力端をそれぞれNMOSト
ランジスタ7及びPMOSトランジスタ8を介して出力
ノードNOに接続する必要があり、回路が複雑である。
のゲートに供給される制御信号SCを低レベルにしてト
ランジスタ7及び8をそれぞれオフ及びオンにすること
により出力ノードNOが高電圧VHになり、制御信号S
Cを高レベルにしてトランジスタ7及び8をそれぞれオ
ン及びオフにすることにより出力ノードNOが負電圧V
Lになる。
電圧VDDが印加されるトランジスタと負電圧VLが印
加されるトランジスタとが存在するので、ソースとバッ
クゲート間に電流が流れないようにするためNMOSト
ランジスタ7をトリプルウェル構造にしてバックバイア
スを逆バイアスにしなければならない。このため、半導
体チップの製造プロセスが複雑になり、コスト高とな
る。
み、構成が簡単でトリプルウェル構造のトランジスタを
用いる必要がない電圧生成回路を提供することにある。
の一態様では、第1電源電位と該第1電源電位より高い
第2電源電位とに基づいて該第2電源電位より高い高電
位と該第1電源電位より低い低電位(例えば負電位)と
を選択的に出力ノードに生成する電圧生成回路におい
て、電流路の第1端が該出力ノードに接続され、バック
ゲートがこの電流路の第2端に接続された第1PMOS
トランジスタと、電流路の第1端が該第1PMOSトラ
ンジスタの第2端に接続され、この電流路の第2端が該
第1電源電位に接続された第1NMOSトランジスタ
と、第1電極が該出力ノードに接続された第1キャパシ
タと、電流路の第1端が該出力ノードに接続され、バッ
クゲートがこの電流路の第2端に接続され、ゲートに該
第1電源電位が接続された第2PMOSトランジスタ
と、電流路の第1端が該第2PMOSトランジスタの電
流路の第2端に接続された第2NMOSトランジスタ
と、制御回路とを有する。
トランジスタがオフ、該出力ノード及び該第1キャパシ
タの第2電極がそれぞれ該第2電源電位及び該第1電源
電位である第1状態で、該第1キャパシタの第2電極を
該第2電源電位まで立ち上げることにより該出力ノード
を該高電位にさせ、該第1及び第2NMOSトランジス
タがオフ、該第1及び第2PMOSトランジスタの各々
のゲート・ソース間が閾値電圧、該出力ノード及び該第
1キャパシタの第2電極がそれぞれ該第1電源電位及び
該第2電源電位である第2状態で、該第1キャパシタの
第2電極を該第1電源電位まで立ち下げることにより該
出力ノードを該低電位にさせる。
位である場合、該第1及び第2PMOSトランジスタの
各々のゲート・ソース間が閾値電圧に等しいので、ツイ
ンウェル構造の該第1及び第2NMOSトランジスタを
用いてこれらをオフにすることができ、電圧生成回路が
形成された半導体チップの製造コストを低減することが
できる。また、構成が比較的簡単である。
流路の第1端が該出力ノードに接続され、バックゲート
がこの電流路の第2端に接続された第1PMOSトラン
ジスタと、ゲートが該第1PMOSトランジスタのゲー
トに接続され、電流路の第1端が該第2PMOSトラン
ジスタの電流路の第2端に接続され、バックゲートが該
第2電源電位に接続された第2PMOSトランジスタ
と、第1電極が該出力ノードに接続された第1キャパシ
タと、制御回路とを有する。
トランジスタがオフ、該出力ノード及び該第1キャパシ
タの第2電極がそれぞれ該第2電源電位及び該第1電源
電位である第1状態で、該キャパシタの第2電極を該第
2電源電位まで立ち上げることにより該出力ノードを該
高電位にさせ、該第1及び第2PMOSトランジスタが
オフ、該出力ノード及び該キャパシタの第2電極がそれ
ぞれ該第1電源電位及び該第2電源電位である第2状態
で、該キャパシタの第2電極を該第1電源電位まで立ち
下げることにより該出力ノードを該低電位にさせる。
位であるとき、該第1及び第2PMOSトランジスタが
オフであるので、該第1及び第2PMOSトランジスタ
をツインウェル構造にすることができ、電圧生成回路が
形成された半導体チップの製造コストを低減することが
できる。
説明から明らかになる。
施形態を説明する。
施形態の電圧生成回路を示す。
圧VH又は負電圧VLを選択的に1つの出力ノードNO
から取り出すためのものであり、出力ノードNOは例え
ば図15のプレート線PLとして用いられる。図1の回
路は、図15の回路が形成される半導体チップ上に形成
される。以下、VDD=1.5V、VL=−1.0V、
VH=2.5V、PMOSトランジスタ及びNMOSト
ランジスタの閾値電圧Vthp及びVthnがそれぞれ
−0.5V及び0.5Vである場合について説明する。
位をステップアップ又はステップダウンするために、ノ
ードNOとN1との間にキャパシタC1が接続されてい
る。ノードN1には、制御回路10からの制御信号S1
が駆動用インバータ11を介して供給される。
ン又はオフにするために、出力ノードNOがPMOSト
ランジスタTP1、ノードN2及びNMOSトランジス
タTN1を介してグランド電位に接続さている。NMO
SトランジスタTN1のゲートには、制御回路10から
の制御信号S2が供給される。PMOSトランジスタT
P1は、出力ノードNOが負電圧VLで制御信号S2が
0VのときにPMOSトランジスタTP1のゲート・ソ
ース間を閾値電圧Vthpに等しくすることにより、ツ
インウェル構造のNMOSトランジスタTN1を使用可
能にするためのものである。
ジスタTP1をオンにするために、PMOSトランジス
タTP1のゲートがノードN3を介して、ステップダウ
ン用キャパシタC2の一方の電極に接続されている。キ
ャパシタC2の他方の電極には、制御回路10から制御
信号S3が供給される。出力ノードNOが負電圧VLの
ときにノードN2をほぼ0Vまで上げるために、ノード
N3と制御回路10との間にPMOSトランジスタTP
3が接続され、そのゲートがグランド電位に接続されて
いる。
VDD供給側をオフにするために、出力ノードNOがP
MOSトランジスタTP2、ノードN4及びNMOSト
ランジスタTN2を介してノードN6に接続されてい
る。PMOSトランジスタTP2は、出力ノードNOが
負電圧VLでTN5のゲートが0Vであるときに、PM
OSトランジスタTP2のゲート・ソース間を閾値電圧
Vthpに等しくすることにより、ツインウェル構造の
NMOSトランジスタTN2を使用可能にするためのも
のである。このため、PMOSトランジスタTP2のゲ
ートはグランド電位に接続されている。ノードN6の電
位立ち上げに同期してNMOSトランジスタTN2を自
動的にオンにし又はNMOSトランジスタTN2を強制
的にオフにするため、NMOSトランジスタTN2のゲ
ートは、ノードN5及びNMOSトランジスタTN3を
介し制御回路10の制御信号S5に接続され、NMOS
トランジスタTN3のゲートには制御回路10からの制
御信号S7が供給される。ノードN6には、制御回路1
0からの制御信号S6がインバータ12を介して供給さ
れる。
いに異なるNウェル内に形成され、PMOSトランジス
タTP1〜TP3のバックゲートはそれぞれノードN
2、N4及び電源電位VDDに接続されている。NMO
SトランジスタTN1〜TN3のバックゲートは、P形
基板であり、グランド電位に接続されている。
の信号及びノードの電圧波形図である。
Oを高電圧VHにする前に電源電位VDDにする予備段
階Aと、次に出力ノードNOを高電圧VHにする段階B
と、次に出力ノードNOを負電圧VLにする前に0Vに
する予備段階Cと、次に出力ノードNOを負電圧VLに
する段階Dと、次に出力ノードNOを最初の0Vに戻す
段階Eとに分けられる。図1中の括弧内は、段階Aの初
期電位を示す。図3〜7中の括弧内はそれぞれ、段階A
〜Eの最後のノード電位を示す。
0V、制御信号S2が0VでNMOSトランジスタTN
1がオフであり、制御信号S3、S4、ノードN3及び
NOが0VでPMOSトランジスタTP1がオフであ
り、PMOSトランジスタTP2がオフであり、制御信
号S5及びS7がそれぞれ0V及び1.5VでNMOS
トランジスタTN3がオン、ノードN5が0Vであり、
制御信号S6が1.5V、ノードN6が0VでNMOS
トランジスタTN2がオフであるとする。
てNMOSトランジスタTN3がオンになり、ノードN
5がVDD−Vthn=1Vまで上昇する。次いで制御
信号S7が0Vに遷移してしてNMOSトランジスタT
N3が完全にオフになる。
ードN6が1.5Vまで立ち上がる。ノードN5がフロ
ーティング状態であるので、NMOSトランジスタTN
2の寄生容量によりノードN6の電位上昇に追従してノ
ードN5の電位が1+VDD−α1まで上昇する。ここ
にα1の値は、0<α1<VDDでこの寄生容量とこれ
に接続された他の素子の寄生容量の比に依存し、例えば
α1=0.5Vであり、ノードN5の電位が2Vにな
る。これにより、NMOSトランジスタTN2がオンに
なってノードN4が1.5Vまで上昇する。PMOSト
ランジスタTP2がオンになり、出力ノードNOが1.
5Vまで上昇する。PMOSトランジスタTP1がオン
になり、ノードN2が1.5Vまで上昇するが、制御信
号S2が0VであるのでNMOSトランジスタTN1が
オフであり、出力ノードNOは1.5Vを維持する。
0V及び1.5Vに遷移してNMOSトランジスタTN
3がオンになり、ノードN5が0Vまで低下する。
びトランジスタのオン/オフは図3に示す如くなる。
1.5Vに遷移する。一方、NMOSトランジスタTN
1及びTN2がオフであるので出力ノードNOはフロー
ティング状態である。したがって、出力ノードNOの電
位はノードN1の電位上昇に追従して1.5+VDD−
α2まで上昇する。ここにα2の値は、0<α2<VD
DでキャパシタC1の容量とこれに接続された素子の寄
生容量の比に依存し、例えばα2=0.5Vであり、出
力ノードNOの電位が2.5Vになる。PMOSトラン
ジスタTP1及びTP2がオンであるので、ノードN2
及びN4も2.5Vまで上昇する。このとき、NMOS
トランジスタTN1及びTN2はオフを維持する。
びトランジスタのオン/オフは図4に示す如くなる。
ランジスタTN1がオンになり、ノードN2が0Vにな
る。PMOSトランジスタTP3がオフであるので、ノ
ードN3の電位は、PMOSトランジスタTP1のゲー
トの寄生容量により、PMOSトランジスタTP1のバ
ックゲート電位に等しいノードN2の電位低下に追従し
て−α3まで低下する。ここにα3の値は、0<α3<
VDDでこの寄生容量と主にキャパシタC2の容量の比
に依存し、例えばα3=1Vであり、ノードN3の電位
が−1Vになる。これによりPMOSトランジスタTP
1がオンになり、出力ノードNOが0Vまで低下する。
PMOSトランジスタTP2がオンであるので、ノード
N4が0.5Vまで低下し、PMOSトランジスタTP
2がオフになる。また、制御信号S6が1.5Vに遷移
して、ノードN6が0Vとなる。NMOSトランジスタ
TN2はオフを維持している。
びトランジスタのオン/オフは図5に示す如くなる。
ジスタTN1がオフになる。制御信号S4が1.5Vに
遷移してPMOSトランジスタTP3がオンになり、ノ
ードN3が|Vthp|=0.5Vまで上昇してPMO
SトランジスタTP3がオフになる。これにより、PM
OSトランジスタTP1がオフになる。また、制御信号
S4と共に制御信号S3が1.5Vに遷移する。この
際、PMOSトランジスタTP3がオンであるのでノー
ドN3はブートされない。
てノードN1が0Vに遷移する。このとき、出力ノード
NOがフローティング状態であるので、その電位が−1
Vまで低下する。この際、PMOSトランジスタTP1
及びTP2はオフを維持している。
と短絡すれば、すなわちPMOSトランジスタTP1及
びTP2が存在しなければ、NMOSトランジスタTN
1及びTN2がオンになると共に、NMOSトランジス
タTN1のバックゲートとソース間が順方向バイアスと
なって該バックゲートから出力ノードNOへ電流が流
れ、NMOSトランジスタTN2もNMOSトランジス
タTN1と同様に動作し、出力ノードNOが0Vにな
る。
ランジスタTN1及びTN2がオフであり、かつ、これ
らのバックゲートが逆バイアスであるので、ツインウェ
ル構造のNMOSトランジスタTN1及びTN2を使用
可能であり、電圧生成回路が形成された半導体チップの
製造コストを低減することができる。
この際、PMOSトランジスタTP3はオフを維持して
いる。
びトランジスタのオン/オフは図6に示す如くなる。
ランジスタTN1がオンになる。また、制御信号S3が
0Vに遷移して、フローティング状態のノードN3の電
位が−1Vまで低下する。これにより、PMOSトラン
ジスタTP1がオンになって出力ノードNOの電位が0
Vまで上昇する。PMOSトランジスタTP2及びNM
OSトランジスタTN2は、オフを維持している。
NMOSトランジスタTN1がオフになる。
びトランジスタのオン/オフは図7に示す如くなる。
な簡単な構成で出力ノードNOから0V、電源電位VD
D、負電圧VL及び高電圧VHを選択的に取り出すこと
ができる。この出力ノードNOを図15のプレート線P
Lとして用いることにより、電源電位VDDが例えば
1.5Vと低くても、読み出し時のビット線BLと/B
Lとの電位差をより大きくして誤読み出しを防止するこ
とが可能となる。
施形態の電圧生成回路を示す。
電源電位VDDより高い高電圧VH又は負電圧VLを選
択的に1つの出力ノードNOから取り出すためのもので
あり、出力ノードNOは例えば図15のプレート線PL
として用いられる。図8の回路は、図15の回路が形成
される半導体チップ上に形成される。
位をステップアップ又はステップダウンするために、ノ
ードNOとN1との間にキャパシタC1が接続されてい
る。ノードN1には、制御回路10Aから制御信号S1
1が駆動用のインバータ11を介して供給される。
はフローティング状態にするために、出力ノードNOが
PMOSトランジスタTP1、ノードN2、PMOSト
ランジスタTP2及びノードN3を介してインバータ1
2の出力端に接続されている。インバータ12の入力端
には、制御回路10Aから制御信号S12が供給され
る。PMOSトランジスタTP1及びTP2のゲートは
共にノードN4に接続されている。ノードN4は、一方
ではNMOSトランジスタTN1を介して制御回路10
Aの制御信号出力端S15に接続され、他方ではキャパ
シタC2及びノードN5を介してインバータ13の出力
端に接続されている。インバータ13の入力端及びNM
OSトランジスタTN1のゲートにはそれぞれ制御回路
10Aから制御信号S13及びS14が供給される。
互いに異なるNウェル内に形成され、PMOSトランジ
スタTP1はそのバックゲートがその電流路のPMOS
トランジスタTP2側の電極に接続され、PMOSトラ
ンジスタTP2のバックゲートは電源電位VDDに接続
されている。NMOSトランジスタTN1のバックゲー
トは、P形基板であり、グランド電位に接続されてい
る。
の信号及びノードの電圧波形図である。
段階A〜Eに分けられる。図8中の括弧内は、段階Aの
初期電位を示す。図9〜14中の括弧内はそれぞれ、段
階A〜Eの最後のノード電位を示す。
12が1.5V、制御信号S14及びS15がそれぞれ
1.5V及び0Vで、NMOSトランジスタTN1がオ
ン、ノードN4が0V、PMOSトランジスタTP1及
びTP2がオフになっている。制御信号S11及びS1
3が1.5VでノードN1及びN5が0Vである。
ノードN3が1.5Vになり、PMOSトランジスタT
P2がオン、ノードN2が1.5Vまで上昇する。PM
OSトランジスタTP1がオンになり、出力ノードNO
が1.5Vまで上昇する。
してノードN4が1.5−Vthn=1Vまで上昇し、
NMOSトランジスタTN1がオフになる。これによ
り、PMOSトランジスタTP1及びTP2がオフにな
る。
NMOSトランジスタTN1が完全にオフになる。
びトランジスタのオン/オフは図10に示す如くなる。
1.5Vになり、出力ノードNOの電位が1.5+VD
D−α5まで上昇する。ここにα5の値は、0<α5<
VDDでキャパシタC1の容量とこれに接続された素子
の寄生容量の比に依存し、例えばα5=0.5Vであ
り、出力ノードNOの電位が2.5Vになる。制御信号
S13が0Vに遷移してノードN5が1.5Vになり、
フローティング状態のノードN4が1+VDD−α4ま
で上昇する。ここにα4の値は、0<α4<VDDでキ
ャパシタC2の容量とこれに接続された素子の寄生容量
の比に依存し、例えばα4=0.2Vであり、ノードN
4の電位が2.3Vになる。
スタTP1及びTP2が完全にオフになる。各ノードの
電位及びトランジスタのオン/オフは図11に示す如く
なる。
及び0Vに遷移してNMOSトランジスタTN1がオン
になり、ノードN4が0Vに低下してPMOSトランジ
スタTP1及びTP2がオンになる。制御信号S12が
1.5Vに遷移してノードN3が0Vになり、これによ
りノードN2及びNOがいずれも|Vthp|=0.5
Vまで低下してPMOSトランジスタTP1及びTP2
がオフになる。
NMOSトランジスタTN1がオフになり、ノードN4
がフローティング状態になる。
してノードN5が0Vまで低下し、ノードN4がこれに
追従して−0.5Vまで低下する。これによりPMOS
トランジスタTP1及びTP2がオンになり、ノードN
2及びNOが0Vまで低下してPMOSトランジスタT
P1及びTP2がオフになる。
びトランジスタのオン/オフは図12に示す如くなる。
てNMOSトランジスタTN1がオンになり、ノードN
4が1.5−Vthn=1Vまで上昇してNMOSトラ
ンジスタTN1がオフになる。制御信号S11が1.5
Vに遷移してノードN1が0Vまで立ち下がり、フロー
ティング状態の出力ノードNOがこれに追従して−VD
D+α5=−1Vまで低下する。この時、PMOSトラ
ンジスタTP1及びTP2はオフである。
MOSトランジスタを用いる必要が無く、電圧生成回路
が形成された半導体チップの製造コストを低減すること
ができる。
NMOSトランジスタTN1がオンになり、ノードN4
が0Vまで低下する。また、制御信号S13が0Vに遷
移してノードN5が1.5Vになる。
てNMOSトランジスタTN1がオフになる。
びトランジスタのオン/オフは図13に示す如くなる。
制御信号S13が1.5Vに遷移してノードN5が0V
まで低下し、ノードN4がこれに追従して−VDD+α
4=−1Vまで低下する。これによりPMOSトランジ
スタTP1オンになり、次いでPMOSトランジスタT
P2がオンになって、出力ノードNOが0Vまで上昇す
る。
びトランジスタのオン/オフは図14に示す如くなる。
形態と同様の効果を奏する。
である。
ードの電圧波形図である。
及び各トランジスタのオン/オフ状態を図1と同じ回路
中に示す動作説明図である。
及び各トランジスタのオン/オフ状態を図1と同じ回路
中に示す動作説明図である。
及び各トランジスタのオン/オフ状態を図1と同じ回路
中に示す動作説明図である。
及び各トランジスタのオン/オフ状態を図1と同じ回路
中に示す動作説明図である。
及び各トランジスタのオン/オフ状態を図1と同じ回路
中に示す動作説明図である。
である。
ードの電圧波形図である。
位及び各トランジスタのオン/オフ状態を図8と同じ回
路中に示す動作説明図である。
位及び各トランジスタのオン/オフ状態を図8と同じ回
路中に示す動作説明図である。
位及び各トランジスタのオン/オフ状態を図8と同じ回
路中に示す動作説明図である。
位及び各トランジスタのオン/オフ状態を図8と同じ回
路中に示す動作説明図である。
位及び各トランジスタのオン/オフ状態を図8と同じ回
路中に示す動作説明図である。
図である。
Claims (10)
- 【請求項1】 第1電源電位と該第1電源電位より高い
第2電源電位とに基づいて該第2電源電位より高い高電
位と該第1電源電位より低い低電位とを選択的に出力ノ
ードに生成する電圧生成回路において、 電流路の第1端が該出力ノードに接続され、バックゲー
トがこの電流路の第2端に接続された第1PMOSトラ
ンジスタと、 電流路の第1端が該第1PMOSトランジスタの第2端
に接続され、この電流路の第2端が該第1電源電位に接
続された第1NMOSトランジスタと、 第1電極が該出力ノードに接続された第1キャパシタ
と、 電流路の第1端が該出力ノードに接続され、バックゲー
トがこの電流路の第2端に接続され、ゲートに該第1電
源電位が接続された第2PMOSトランジスタと、 電流路の第1端が該第2PMOSトランジスタの電流路
の第2端に接続された第2NMOSトランジスタと、 該第1及び第2NMOSトランジスタがオフ、該出力ノ
ード及び該第1キャパシタの第2電極がそれぞれ該第2
電源電位及び該第1電源電位である第1状態で、該第1
キャパシタの第2電極を該第2電源電位まで立ち上げる
ことにより該出力ノードを該高電位にさせ、該第1及び
第2NMOSトランジスタがオフ、該第1及び第2PM
OSトランジスタの各々のゲート・ソース間が閾値電
圧、該出力ノード及び該第1キャパシタの第2電極がそ
れぞれ該第1電源電位及び該第2電源電位である第2状
態で、該第1キャパシタの第2電極を該第1電源電位ま
で立ち下げることにより該出力ノードを該低電位にさせ
る制御回路と、 を有することを特徴とする電圧生成回路。 - 【請求項2】 上記制御回路は、上記第1状態におい
て、上記第1PMOSトランジスタ、上記第1及び第2
NMOSトランジスタのゲート電位を共に上記第1電源
電位にすることを特徴とする請求項1記載の電圧生成回
路。 - 【請求項3】 上記制御回路は、上記第2状態におい
て、上記第1及び第2NMOSトランジスタのゲート電
位を共に上記第1電源電位にすることを特徴とする請求
項1又は2記載の電圧生成回路。 - 【請求項4】 電流路の第1端が上記第1PMOSトラ
ンジスタのゲートに接続され、バックゲート及びゲート
がそれぞれ上記第2及び第1電源電位に接続された第3
PMOSトランジスタと、 第1電極が該第1PMOSトランジスタのゲートに接続
された第2キャパシタと、 をさらに有し、上記制御回路は、上記第1状態におい
て、該第3PMOSトランジスタの電流路の第2端及び
該第2キャパシタの第2電極を共に該第1電源電位にす
ることを特徴とする請求項2記載の電圧生成回路。 - 【請求項5】 上記制御回路は、上記第2状態におい
て、上記第2キャパシタの第2電極を上記第1電源電位
から上記第2電源電位へ立ち上げ、上記第3PMOSト
ランジスタの電流路の第2端を該第1電源電位から該第
2電源電位へ立ち上げ次いで該第1電源電位に戻すこと
を特徴とする請求項4記載の電圧生成回路。 - 【請求項6】 上記制御回路はさらに、 上記第1及び第2NMOSトランジスタがオフ、上記出
力ノード及び上記第1キャパシタの第2電極が共に上記
第1電源電位である第3状態で、該第2NMOSトラン
ジスタの電流路の第2端を該第1電源電位から上記第2
電源電位まで立ち上げることにより該第2NMOSトラ
ンジスタ及び上記第2PMOSトランジスタをオンにさ
せて上記出力ノードを該第2電源電位にさせ、 該第1及び第2NMOSトランジスタがオフ、上記第1
PMOSトランジスタがオンである第4状態で、該第1
NMOSトランジスタをオンにさせることにより該出力
ノードを該第1電源電位にさせることを特徴とする請求
項請求項1乃至5のいずれか1つに記載の電圧生成回
路。 - 【請求項7】 第1電源電位と該第1電源電位より高い
第2電源電位とに基づいて該第2電源電位より高い高電
位と該第1電源電位より低い低電位とを選択的に出力ノ
ードに生成する電圧生成回路において、 電流路の第1端が該出力ノードに接続され、バックゲー
トがこの電流路の第2端に接続された第1PMOSトラ
ンジスタと、 ゲートが該第1PMOSトランジスタのゲートに接続さ
れ、電流路の第1端が該第2PMOSトランジスタの電
流路の第2端に接続され、バックゲートが該第2電源電
位に接続された第2PMOSトランジスタと、 第1電極が該出力ノードに接続された第1キャパシタ
と、 該第1及び第2PMOSトランジスタがオフ、該出力ノ
ード及び該第1キャパシタの第2電極がそれぞれ該第2
電源電位及び該第1電源電位である第1状態で、該キャ
パシタの第2電極を該第2電源電位まで立ち上げること
により該出力ノードを該高電位にさせ、該第1及び第2
PMOSトランジスタがオフ、該出力ノード及び該キャ
パシタの第2電極がそれぞれ該第1電源電位及び該第2
電源電位である第2状態で、該キャパシタの第2電極を
該第1電源電位まで立ち下げることにより該出力ノード
を該低電位にさせる制御回路と、 を有することを特徴とする電圧生成回路。 - 【請求項8】 上記制御回路は、上記第1状態におい
て、上記第1及び第2PMOSトランジスタのゲート電
位を上記高電位に該第1及び第2PMOSトランジスタ
の閾値電圧を加えた値より低くし、該第2PMOSトラ
ンジスタの電流路の第2端を上記第2電源電位にするこ
とを特徴とする請求項7記載の電圧生成回路。 - 【請求項9】 上記制御回路は、上記第2状態におい
て、上記第1及び第2PMOSトランジスタのゲート電
位及び該第2PMOSトランジスタの電流路の第2端を
上記第1電源電位にすることを特徴とする請求項7又は
8記載の電圧生成回路。 - 【請求項10】 電流路の第1端が上記第1及び第2P
MOSトランジスタのゲートに接続されたNMOSトラ
ンジスタと、 第1電極が該第1及び第2PMOSトランジスタのゲー
トに接続された第2キャパシタと、 をさらに有することを特徴とする請求項8又は9記載の
電圧生成回路。
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