JP2003233985A - 電圧生成回路 - Google Patents
電圧生成回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/618—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series and in parallel with the load as final control devices
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Abstract
(57)【要約】
【課題】構成が簡単でトリプルウェル構造のトランジス
タを用いる必要を無くす。 【解決手段】出力ノードＮＯが、一方ではＰＭＯＳトラ
ンジスタＴＰ１及びＮＭＯＳトランジスタＴＮ１を介し
てグランド電位に接続され、他方ではＰＭＯＳトランジ
スタＴＰ２及びＮＭＯＳトランジスタＴＮ２を介して、
選択的にグランド電位又はＶＤＤにされるノードＮ６に
接続されている。出力ノードＮＯはまた、その電位をス
テップアップ又はステップダウンするためのキャパシタ
Ｃ１を介して駆動用インバータ１１の入力端に接続され
ている。出力ノードＮＯを−１Ｖにするとき、制御回路
１０はＰＭＯＳトランジスタＴＰ１及びＴＰ２をオフに
させる。出力ノードを２つのＰＭＯＳトランジスタに直
列接続してもよい。
タを用いる必要を無くす。 【解決手段】出力ノードＮＯが、一方ではＰＭＯＳトラ
ンジスタＴＰ１及びＮＭＯＳトランジスタＴＮ１を介し
てグランド電位に接続され、他方ではＰＭＯＳトランジ
スタＴＰ２及びＮＭＯＳトランジスタＴＮ２を介して、
選択的にグランド電位又はＶＤＤにされるノードＮ６に
接続されている。出力ノードＮＯはまた、その電位をス
テップアップ又はステップダウンするためのキャパシタ
Ｃ１を介して駆動用インバータ１１の入力端に接続され
ている。出力ノードＮＯを−１Ｖにするとき、制御回路
１０はＰＭＯＳトランジスタＴＰ１及びＴＰ２をオフに
させる。出力ノードを２つのＰＭＯＳトランジスタに直
列接続してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧より高い
電圧又は負電圧を選択的に１つのノードに生成する電圧
生成回路に関する。
電圧又は負電圧を選択的に１つのノードに生成する電圧
生成回路に関する。
【０００２】
【従来の技術】図１５は、従来の２Ｔ２Ｃ型強誘電体メ
モリ回路を示す。
モリ回路を示す。
【０００３】メモリセル１は、ビット線ＢＬとプレート
線ＰＬとの間に直列接続されたＮＭＯＳトランジスタ２
及び強誘電体キャパシタＣＦ１と、ビット線／ＢＬとプ
レート線ＰＬとの間に直列接続されたＮＭＯＳトランジ
スタ３及び強誘電体キャパシタＣＦ２とにより構成され
ている。ＮＭＯＳトランジスタ２及び３のゲートは、ワ
ード線ＷＬに接続されている。強誘電体キャパシタＣＦ
１及びＣＦ２はいずれも、対向する電極間に強誘電体膜
が挟持された構成である。
線ＰＬとの間に直列接続されたＮＭＯＳトランジスタ２
及び強誘電体キャパシタＣＦ１と、ビット線／ＢＬとプ
レート線ＰＬとの間に直列接続されたＮＭＯＳトランジ
スタ３及び強誘電体キャパシタＣＦ２とにより構成され
ている。ＮＭＯＳトランジスタ２及び３のゲートは、ワ
ード線ＷＬに接続されている。強誘電体キャパシタＣＦ
１及びＣＦ２はいずれも、対向する電極間に強誘電体膜
が挟持された構成である。
【０００４】このメモリセル１にビット‘１’を書き込
む場合、次のような動作が行われる。
む場合、次のような動作が行われる。
【０００５】ビット線ＢＬ及び／ＢＬがそれぞれ電源電
位ＶＤＤ及び０Ｖにされ、ワード線ＷＬが立ち上げられ
てＮＭＯＳトランジスタ２及び３がオンになる。プレー
ト線ＰＬには正のパルスが供給される。プレート線ＰＬ
が０Ｖの時、強誘電体キャパシタＣＦ１に図示矢印方向
の分極が生じ、次にプレート線ＰＬが電源電位ＶＤＤに
なると、強誘電体キャパシタＣＦ２に図示矢印方向で強
誘電体キャパシタＣＦ１と逆方向の分極が生ずる。次に
プレート線ＰＬ及びワード線が０Ｖに戻る。この状態
で、強誘電体キャパシタＣＦ１及びＣＦ２には残留分極
が存在する。
位ＶＤＤ及び０Ｖにされ、ワード線ＷＬが立ち上げられ
てＮＭＯＳトランジスタ２及び３がオンになる。プレー
ト線ＰＬには正のパルスが供給される。プレート線ＰＬ
が０Ｖの時、強誘電体キャパシタＣＦ１に図示矢印方向
の分極が生じ、次にプレート線ＰＬが電源電位ＶＤＤに
なると、強誘電体キャパシタＣＦ２に図示矢印方向で強
誘電体キャパシタＣＦ１と逆方向の分極が生ずる。次に
プレート線ＰＬ及びワード線が０Ｖに戻る。この状態
で、強誘電体キャパシタＣＦ１及びＣＦ２には残留分極
が存在する。
【０００６】メモリセル１からこのデータを読み出す場
合、次のような動作が行われる。
合、次のような動作が行われる。
【０００７】ビット線ＢＬ及び／ＢＬは予め０Ｖにプリ
チャージされている。ワード線ＷＬが高レベルに遷移し
てＮＭＯＳトランジスタ２及び３がオンになると共に、
プレート線ＰＬが電源電位ＶＤＤに立ち上がる。これに
より、強誘電体キャパシタＣＦ１及びＣＦ２からビット
線ＢＬ及び／ＢＬへ電荷が移動してビット線ＢＬ及び／
ＢＬの電位がそれぞれΔＶＨ及びΔＶＬだけ上昇する。
プレート線ＰＬの立ち上がりにより強誘電体キャパシタ
ＣＦ１の分極が反転するのに対し、強誘電体キャパシタ
ＣＦ２では分極反転が生じないので、強誘電体キャパシ
タＣＦ１の方がＣＦ２よりも電荷移動量が大きく、ΔＶ
Ｈ＞ΔＶＬとなる。センスアンプ４が活性化され、電位
差ΔＶＨ−ΔＶＬが増幅されてビット線ＢＬ及び／ＢＬ
がそれぞれ電源電位ＶＤＤ及び０Ｖになる。プレート線
ＰＬが０Ｖに立ち下げられて、強誘電体キャパシタＣＦ
１の分極が反転し元に戻るというリストア動作が行われ
る。センスアンプ４が不活性になると共に、不図示のプ
リチャージ回路によりビット線ＢＬ及び／ＢＬが０Ｖに
なる。ワード線ＷＬが‘Ｌ’に遷移してＮＭＯＳトラン
ジスタ２及び３がオフになる。
チャージされている。ワード線ＷＬが高レベルに遷移し
てＮＭＯＳトランジスタ２及び３がオンになると共に、
プレート線ＰＬが電源電位ＶＤＤに立ち上がる。これに
より、強誘電体キャパシタＣＦ１及びＣＦ２からビット
線ＢＬ及び／ＢＬへ電荷が移動してビット線ＢＬ及び／
ＢＬの電位がそれぞれΔＶＨ及びΔＶＬだけ上昇する。
プレート線ＰＬの立ち上がりにより強誘電体キャパシタ
ＣＦ１の分極が反転するのに対し、強誘電体キャパシタ
ＣＦ２では分極反転が生じないので、強誘電体キャパシ
タＣＦ１の方がＣＦ２よりも電荷移動量が大きく、ΔＶ
Ｈ＞ΔＶＬとなる。センスアンプ４が活性化され、電位
差ΔＶＨ−ΔＶＬが増幅されてビット線ＢＬ及び／ＢＬ
がそれぞれ電源電位ＶＤＤ及び０Ｖになる。プレート線
ＰＬが０Ｖに立ち下げられて、強誘電体キャパシタＣＦ
１の分極が反転し元に戻るというリストア動作が行われ
る。センスアンプ４が不活性になると共に、不図示のプ
リチャージ回路によりビット線ＢＬ及び／ＢＬが０Ｖに
なる。ワード線ＷＬが‘Ｌ’に遷移してＮＭＯＳトラン
ジスタ２及び３がオフになる。
【０００８】しかしながら、消費電力低減のために電源
電位ＶＤＤが例えば１．５Ｖと低くなると、ビット線Ｂ
Ｌ及び／ＢＬへの電荷移動量が少なくなってビット線Ｂ
Ｌと／ＢＬとの間の電位差ΔＶＨ−ΔＶＬが減少するの
で、誤読出しが生ずる可能性が増加する。
電位ＶＤＤが例えば１．５Ｖと低くなると、ビット線Ｂ
Ｌ及び／ＢＬへの電荷移動量が少なくなってビット線Ｂ
Ｌと／ＢＬとの間の電位差ΔＶＨ−ΔＶＬが減少するの
で、誤読出しが生ずる可能性が増加する。
【０００９】そこで、プレート線ＰＬに印加する電源電
位ＶＤＤ及び０Ｖの替わりにそれぞれ電源電位ＶＤＤよ
り高い高電位及び負電位を印加すれば、強誘電体キャパ
シタＣＦ１及びＣＦ２に印加される電圧が増加して読み
出しの際のビット線ＢＬと／ＢＬとの電位差がより大き
くなり、誤読み出が生ずる可能性が低減する。
位ＶＤＤ及び０Ｖの替わりにそれぞれ電源電位ＶＤＤよ
り高い高電位及び負電位を印加すれば、強誘電体キャパ
シタＣＦ１及びＣＦ２に印加される電圧が増加して読み
出しの際のビット線ＢＬと／ＢＬとの電位差がより大き
くなり、誤読み出が生ずる可能性が低減する。
【００１０】
【発明が解決しようとする課題】ところが、図１６に示
すように、従来では負電圧生成回路５と高電圧生成回路
６とが別々であったので、高電圧及び負電圧を１つの出
力ノードＮＯ（ＰＬ）に取り出す場合、負電圧生成回路
５及び高電圧生成回路６の出力端をそれぞれＮＭＯＳト
ランジスタ７及びＰＭＯＳトランジスタ８を介して出力
ノードＮＯに接続する必要があり、回路が複雑である。
すように、従来では負電圧生成回路５と高電圧生成回路
６とが別々であったので、高電圧及び負電圧を１つの出
力ノードＮＯ（ＰＬ）に取り出す場合、負電圧生成回路
５及び高電圧生成回路６の出力端をそれぞれＮＭＯＳト
ランジスタ７及びＰＭＯＳトランジスタ８を介して出力
ノードＮＯに接続する必要があり、回路が複雑である。
【００１１】この構成によれば、トランジスタ７及び８
のゲートに供給される制御信号ＳＣを低レベルにしてト
ランジスタ７及び８をそれぞれオフ及びオンにすること
により出力ノードＮＯが高電圧ＶＨになり、制御信号Ｓ
Ｃを高レベルにしてトランジスタ７及び８をそれぞれオ
ン及びオフにすることにより出力ノードＮＯが負電圧Ｖ
Ｌになる。
のゲートに供給される制御信号ＳＣを低レベルにしてト
ランジスタ７及び８をそれぞれオフ及びオンにすること
により出力ノードＮＯが高電圧ＶＨになり、制御信号Ｓ
Ｃを高レベルにしてトランジスタ７及び８をそれぞれオ
ン及びオフにすることにより出力ノードＮＯが負電圧Ｖ
Ｌになる。
【００１２】しかし、１つのチップ上に通常の電圧電源
電圧ＶＤＤが印加されるトランジスタと負電圧ＶＬが印
加されるトランジスタとが存在するので、ソースとバッ
クゲート間に電流が流れないようにするためＮＭＯＳト
ランジスタ７をトリプルウェル構造にしてバックバイア
スを逆バイアスにしなければならない。このため、半導
体チップの製造プロセスが複雑になり、コスト高とな
る。
電圧ＶＤＤが印加されるトランジスタと負電圧ＶＬが印
加されるトランジスタとが存在するので、ソースとバッ
クゲート間に電流が流れないようにするためＮＭＯＳト
ランジスタ７をトリプルウェル構造にしてバックバイア
スを逆バイアスにしなければならない。このため、半導
体チップの製造プロセスが複雑になり、コスト高とな
る。
【００１３】本発明の目的は、このような問題点に鑑
み、構成が簡単でトリプルウェル構造のトランジスタを
用いる必要がない電圧生成回路を提供することにある。
み、構成が簡単でトリプルウェル構造のトランジスタを
用いる必要がない電圧生成回路を提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】本発明
の一態様では、第１電源電位と該第１電源電位より高い
第２電源電位とに基づいて該第２電源電位より高い高電
位と該第１電源電位より低い低電位（例えば負電位）と
を選択的に出力ノードに生成する電圧生成回路におい
て、電流路の第１端が該出力ノードに接続され、バック
ゲートがこの電流路の第２端に接続された第１ＰＭＯＳ
トランジスタと、電流路の第１端が該第１ＰＭＯＳトラ
ンジスタの第２端に接続され、この電流路の第２端が該
第１電源電位に接続された第１ＮＭＯＳトランジスタ
と、第１電極が該出力ノードに接続された第１キャパシ
タと、電流路の第１端が該出力ノードに接続され、バッ
クゲートがこの電流路の第２端に接続され、ゲートに該
第１電源電位が接続された第２ＰＭＯＳトランジスタ
と、電流路の第１端が該第２ＰＭＯＳトランジスタの電
流路の第２端に接続された第２ＮＭＯＳトランジスタ
と、制御回路とを有する。
の一態様では、第１電源電位と該第１電源電位より高い
第２電源電位とに基づいて該第２電源電位より高い高電
位と該第１電源電位より低い低電位（例えば負電位）と
を選択的に出力ノードに生成する電圧生成回路におい
て、電流路の第１端が該出力ノードに接続され、バック
ゲートがこの電流路の第２端に接続された第１ＰＭＯＳ
トランジスタと、電流路の第１端が該第１ＰＭＯＳトラ
ンジスタの第２端に接続され、この電流路の第２端が該
第１電源電位に接続された第１ＮＭＯＳトランジスタ
と、第１電極が該出力ノードに接続された第１キャパシ
タと、電流路の第１端が該出力ノードに接続され、バッ
クゲートがこの電流路の第２端に接続され、ゲートに該
第１電源電位が接続された第２ＰＭＯＳトランジスタ
と、電流路の第１端が該第２ＰＭＯＳトランジスタの電
流路の第２端に接続された第２ＮＭＯＳトランジスタ
と、制御回路とを有する。
【００１５】この制御回路は、該第１及び第２ＮＭＯＳ
トランジスタがオフ、該出力ノード及び該第１キャパシ
タの第２電極がそれぞれ該第２電源電位及び該第１電源
電位である第１状態で、該第１キャパシタの第２電極を
該第２電源電位まで立ち上げることにより該出力ノード
を該高電位にさせ、該第１及び第２ＮＭＯＳトランジス
タがオフ、該第１及び第２ＰＭＯＳトランジスタの各々
のゲート・ソース間が閾値電圧、該出力ノード及び該第
１キャパシタの第２電極がそれぞれ該第１電源電位及び
該第２電源電位である第２状態で、該第１キャパシタの
第２電極を該第１電源電位まで立ち下げることにより該
出力ノードを該低電位にさせる。
トランジスタがオフ、該出力ノード及び該第１キャパシ
タの第２電極がそれぞれ該第２電源電位及び該第１電源
電位である第１状態で、該第１キャパシタの第２電極を
該第２電源電位まで立ち上げることにより該出力ノード
を該高電位にさせ、該第１及び第２ＮＭＯＳトランジス
タがオフ、該第１及び第２ＰＭＯＳトランジスタの各々
のゲート・ソース間が閾値電圧、該出力ノード及び該第
１キャパシタの第２電極がそれぞれ該第１電源電位及び
該第２電源電位である第２状態で、該第１キャパシタの
第２電極を該第１電源電位まで立ち下げることにより該
出力ノードを該低電位にさせる。
【００１６】この構成によれば、該出力ノードが該低電
位である場合、該第１及び第２ＰＭＯＳトランジスタの
各々のゲート・ソース間が閾値電圧に等しいので、ツイ
ンウェル構造の該第１及び第２ＮＭＯＳトランジスタを
用いてこれらをオフにすることができ、電圧生成回路が
形成された半導体チップの製造コストを低減することが
できる。また、構成が比較的簡単である。
位である場合、該第１及び第２ＰＭＯＳトランジスタの
各々のゲート・ソース間が閾値電圧に等しいので、ツイ
ンウェル構造の該第１及び第２ＮＭＯＳトランジスタを
用いてこれらをオフにすることができ、電圧生成回路が
形成された半導体チップの製造コストを低減することが
できる。また、構成が比較的簡単である。
【００１７】本発明の電圧生成回路の他の態様では、電
流路の第１端が該出力ノードに接続され、バックゲート
がこの電流路の第２端に接続された第１ＰＭＯＳトラン
ジスタと、ゲートが該第１ＰＭＯＳトランジスタのゲー
トに接続され、電流路の第１端が該第２ＰＭＯＳトラン
ジスタの電流路の第２端に接続され、バックゲートが該
第２電源電位に接続された第２ＰＭＯＳトランジスタ
と、第１電極が該出力ノードに接続された第１キャパシ
タと、制御回路とを有する。
流路の第１端が該出力ノードに接続され、バックゲート
がこの電流路の第２端に接続された第１ＰＭＯＳトラン
ジスタと、ゲートが該第１ＰＭＯＳトランジスタのゲー
トに接続され、電流路の第１端が該第２ＰＭＯＳトラン
ジスタの電流路の第２端に接続され、バックゲートが該
第２電源電位に接続された第２ＰＭＯＳトランジスタ
と、第１電極が該出力ノードに接続された第１キャパシ
タと、制御回路とを有する。
【００１８】この制御回路は、該第１及び第２ＰＭＯＳ
トランジスタがオフ、該出力ノード及び該第１キャパシ
タの第２電極がそれぞれ該第２電源電位及び該第１電源
電位である第１状態で、該キャパシタの第２電極を該第
２電源電位まで立ち上げることにより該出力ノードを該
高電位にさせ、該第１及び第２ＰＭＯＳトランジスタが
オフ、該出力ノード及び該キャパシタの第２電極がそれ
ぞれ該第１電源電位及び該第２電源電位である第２状態
で、該キャパシタの第２電極を該第１電源電位まで立ち
下げることにより該出力ノードを該低電位にさせる。
トランジスタがオフ、該出力ノード及び該第１キャパシ
タの第２電極がそれぞれ該第２電源電位及び該第１電源
電位である第１状態で、該キャパシタの第２電極を該第
２電源電位まで立ち上げることにより該出力ノードを該
高電位にさせ、該第１及び第２ＰＭＯＳトランジスタが
オフ、該出力ノード及び該キャパシタの第２電極がそれ
ぞれ該第１電源電位及び該第２電源電位である第２状態
で、該キャパシタの第２電極を該第１電源電位まで立ち
下げることにより該出力ノードを該低電位にさせる。
【００１９】この構成によれば、該出力ノードが該低電
位であるとき、該第１及び第２ＰＭＯＳトランジスタが
オフであるので、該第１及び第２ＰＭＯＳトランジスタ
をツインウェル構造にすることができ、電圧生成回路が
形成された半導体チップの製造コストを低減することが
できる。
位であるとき、該第１及び第２ＰＭＯＳトランジスタが
オフであるので、該第１及び第２ＰＭＯＳトランジスタ
をツインウェル構造にすることができ、電圧生成回路が
形成された半導体チップの製造コストを低減することが
できる。
【００２０】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００２２】［第１実施形態］図１は、本発明の第１実
施形態の電圧生成回路を示す。
施形態の電圧生成回路を示す。
【００２３】この回路は、電源電位ＶＤＤより高い高電
圧ＶＨ又は負電圧ＶＬを選択的に１つの出力ノードＮＯ
から取り出すためのものであり、出力ノードＮＯは例え
ば図１５のプレート線ＰＬとして用いられる。図１の回
路は、図１５の回路が形成される半導体チップ上に形成
される。以下、ＶＤＤ＝１．５Ｖ、ＶＬ＝−１．０Ｖ、
ＶＨ＝２．５Ｖ、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタの閾値電圧Ｖｔｈｐ及びＶｔｈｎがそれぞれ
−０．５Ｖ及び０．５Ｖである場合について説明する。
圧ＶＨ又は負電圧ＶＬを選択的に１つの出力ノードＮＯ
から取り出すためのものであり、出力ノードＮＯは例え
ば図１５のプレート線ＰＬとして用いられる。図１の回
路は、図１５の回路が形成される半導体チップ上に形成
される。以下、ＶＤＤ＝１．５Ｖ、ＶＬ＝−１．０Ｖ、
ＶＨ＝２．５Ｖ、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタの閾値電圧Ｖｔｈｐ及びＶｔｈｎがそれぞれ
−０．５Ｖ及び０．５Ｖである場合について説明する。
【００２４】フローティング状態の出力ノードＮＯの電
位をステップアップ又はステップダウンするために、ノ
ードＮＯとＮ１との間にキャパシタＣ１が接続されてい
る。ノードＮ１には、制御回路１０からの制御信号Ｓ１
が駆動用インバータ１１を介して供給される。
位をステップアップ又はステップダウンするために、ノ
ードＮＯとＮ１との間にキャパシタＣ１が接続されてい
る。ノードＮ１には、制御回路１０からの制御信号Ｓ１
が駆動用インバータ１１を介して供給される。
【００２５】出力ノードＮＯとグランド電位との間をオ
ン又はオフにするために、出力ノードＮＯがＰＭＯＳト
ランジスタＴＰ１、ノードＮ２及びＮＭＯＳトランジス
タＴＮ１を介してグランド電位に接続さている。ＮＭＯ
ＳトランジスタＴＮ１のゲートには、制御回路１０から
の制御信号Ｓ２が供給される。ＰＭＯＳトランジスタＴ
Ｐ１は、出力ノードＮＯが負電圧ＶＬで制御信号Ｓ２が
０ＶのときにＰＭＯＳトランジスタＴＰ１のゲート・ソ
ース間を閾値電圧Ｖｔｈｐに等しくすることにより、ツ
インウェル構造のＮＭＯＳトランジスタＴＮ１を使用可
能にするためのものである。
ン又はオフにするために、出力ノードＮＯがＰＭＯＳト
ランジスタＴＰ１、ノードＮ２及びＮＭＯＳトランジス
タＴＮ１を介してグランド電位に接続さている。ＮＭＯ
ＳトランジスタＴＮ１のゲートには、制御回路１０から
の制御信号Ｓ２が供給される。ＰＭＯＳトランジスタＴ
Ｐ１は、出力ノードＮＯが負電圧ＶＬで制御信号Ｓ２が
０ＶのときにＰＭＯＳトランジスタＴＰ１のゲート・ソ
ース間を閾値電圧Ｖｔｈｐに等しくすることにより、ツ
インウェル構造のＮＭＯＳトランジスタＴＮ１を使用可
能にするためのものである。
【００２６】ノードＮＯが０ＶのときにＰＭＯＳトラン
ジスタＴＰ１をオンにするために、ＰＭＯＳトランジス
タＴＰ１のゲートがノードＮ３を介して、ステップダウ
ン用キャパシタＣ２の一方の電極に接続されている。キ
ャパシタＣ２の他方の電極には、制御回路１０から制御
信号Ｓ３が供給される。出力ノードＮＯが負電圧ＶＬの
ときにノードＮ２をほぼ０Ｖまで上げるために、ノード
Ｎ３と制御回路１０との間にＰＭＯＳトランジスタＴＰ
３が接続され、そのゲートがグランド電位に接続されて
いる。
ジスタＴＰ１をオンにするために、ＰＭＯＳトランジス
タＴＰ１のゲートがノードＮ３を介して、ステップダウ
ン用キャパシタＣ２の一方の電極に接続されている。キ
ャパシタＣ２の他方の電極には、制御回路１０から制御
信号Ｓ３が供給される。出力ノードＮＯが負電圧ＶＬの
ときにノードＮ２をほぼ０Ｖまで上げるために、ノード
Ｎ３と制御回路１０との間にＰＭＯＳトランジスタＴＰ
３が接続され、そのゲートがグランド電位に接続されて
いる。
【００２７】出力ノードＮＯを電源電位ＶＤＤにし又は
ＶＤＤ供給側をオフにするために、出力ノードＮＯがＰ
ＭＯＳトランジスタＴＰ２、ノードＮ４及びＮＭＯＳト
ランジスタＴＮ２を介してノードＮ６に接続されてい
る。ＰＭＯＳトランジスタＴＰ２は、出力ノードＮＯが
負電圧ＶＬでＴＮ５のゲートが０Ｖであるときに、ＰＭ
ＯＳトランジスタＴＰ２のゲート・ソース間を閾値電圧
Ｖｔｈｐに等しくすることにより、ツインウェル構造の
ＮＭＯＳトランジスタＴＮ２を使用可能にするためのも
のである。このため、ＰＭＯＳトランジスタＴＰ２のゲ
ートはグランド電位に接続されている。ノードＮ６の電
位立ち上げに同期してＮＭＯＳトランジスタＴＮ２を自
動的にオンにし又はＮＭＯＳトランジスタＴＮ２を強制
的にオフにするため、ＮＭＯＳトランジスタＴＮ２のゲ
ートは、ノードＮ５及びＮＭＯＳトランジスタＴＮ３を
介し制御回路１０の制御信号Ｓ５に接続され、ＮＭＯＳ
トランジスタＴＮ３のゲートには制御回路１０からの制
御信号Ｓ７が供給される。ノードＮ６には、制御回路１
０からの制御信号Ｓ６がインバータ１２を介して供給さ
れる。
ＶＤＤ供給側をオフにするために、出力ノードＮＯがＰ
ＭＯＳトランジスタＴＰ２、ノードＮ４及びＮＭＯＳト
ランジスタＴＮ２を介してノードＮ６に接続されてい
る。ＰＭＯＳトランジスタＴＰ２は、出力ノードＮＯが
負電圧ＶＬでＴＮ５のゲートが０Ｖであるときに、ＰＭ
ＯＳトランジスタＴＰ２のゲート・ソース間を閾値電圧
Ｖｔｈｐに等しくすることにより、ツインウェル構造の
ＮＭＯＳトランジスタＴＮ２を使用可能にするためのも
のである。このため、ＰＭＯＳトランジスタＴＰ２のゲ
ートはグランド電位に接続されている。ノードＮ６の電
位立ち上げに同期してＮＭＯＳトランジスタＴＮ２を自
動的にオンにし又はＮＭＯＳトランジスタＴＮ２を強制
的にオフにするため、ＮＭＯＳトランジスタＴＮ２のゲ
ートは、ノードＮ５及びＮＭＯＳトランジスタＴＮ３を
介し制御回路１０の制御信号Ｓ５に接続され、ＮＭＯＳ
トランジスタＴＮ３のゲートには制御回路１０からの制
御信号Ｓ７が供給される。ノードＮ６には、制御回路１
０からの制御信号Ｓ６がインバータ１２を介して供給さ
れる。
【００２８】ＰＭＯＳトランジスタＴＰ１〜ＴＰ３は互
いに異なるＮウェル内に形成され、ＰＭＯＳトランジス
タＴＰ１〜ＴＰ３のバックゲートはそれぞれノードＮ
２、Ｎ４及び電源電位ＶＤＤに接続されている。ＮＭＯ
ＳトランジスタＴＮ１〜ＴＮ３のバックゲートは、Ｐ形
基板であり、グランド電位に接続されている。
いに異なるＮウェル内に形成され、ＰＭＯＳトランジス
タＴＰ１〜ＴＰ３のバックゲートはそれぞれノードＮ
２、Ｎ４及び電源電位ＶＤＤに接続されている。ＮＭＯ
ＳトランジスタＴＮ１〜ＴＮ３のバックゲートは、Ｐ形
基板であり、グランド電位に接続されている。
【００２９】図２は、図１の回路の動作を示す、図１中
の信号及びノードの電圧波形図である。
の信号及びノードの電圧波形図である。
【００３０】この動作は、グランド電位の出力ノードＮ
Ｏを高電圧ＶＨにする前に電源電位ＶＤＤにする予備段
階Ａと、次に出力ノードＮＯを高電圧ＶＨにする段階Ｂ
と、次に出力ノードＮＯを負電圧ＶＬにする前に０Ｖに
する予備段階Ｃと、次に出力ノードＮＯを負電圧ＶＬに
する段階Ｄと、次に出力ノードＮＯを最初の０Ｖに戻す
段階Ｅとに分けられる。図１中の括弧内は、段階Ａの初
期電位を示す。図３〜７中の括弧内はそれぞれ、段階Ａ
〜Ｅの最後のノード電位を示す。
Ｏを高電圧ＶＨにする前に電源電位ＶＤＤにする予備段
階Ａと、次に出力ノードＮＯを高電圧ＶＨにする段階Ｂ
と、次に出力ノードＮＯを負電圧ＶＬにする前に０Ｖに
する予備段階Ｃと、次に出力ノードＮＯを負電圧ＶＬに
する段階Ｄと、次に出力ノードＮＯを最初の０Ｖに戻す
段階Ｅとに分けられる。図１中の括弧内は、段階Ａの初
期電位を示す。図３〜７中の括弧内はそれぞれ、段階Ａ
〜Ｅの最後のノード電位を示す。
【００３１】段階Ａ（ＮＯ：０Ｖ→１．５Ｖ）
（ｔ０）最初、制御信号Ｓ１が１．５ＶでノードＮ１が
０Ｖ、制御信号Ｓ２が０ＶでＮＭＯＳトランジスタＴＮ
１がオフであり、制御信号Ｓ３、Ｓ４、ノードＮ３及び
ＮＯが０ＶでＰＭＯＳトランジスタＴＰ１がオフであ
り、ＰＭＯＳトランジスタＴＰ２がオフであり、制御信
号Ｓ５及びＳ７がそれぞれ０Ｖ及び１．５ＶでＮＭＯＳ
トランジスタＴＮ３がオン、ノードＮ５が０Ｖであり、
制御信号Ｓ６が１．５Ｖ、ノードＮ６が０ＶでＮＭＯＳ
トランジスタＴＮ２がオフであるとする。
０Ｖ、制御信号Ｓ２が０ＶでＮＭＯＳトランジスタＴＮ
１がオフであり、制御信号Ｓ３、Ｓ４、ノードＮ３及び
ＮＯが０ＶでＰＭＯＳトランジスタＴＰ１がオフであ
り、ＰＭＯＳトランジスタＴＰ２がオフであり、制御信
号Ｓ５及びＳ７がそれぞれ０Ｖ及び１．５ＶでＮＭＯＳ
トランジスタＴＮ３がオン、ノードＮ５が０Ｖであり、
制御信号Ｓ６が１．５Ｖ、ノードＮ６が０ＶでＮＭＯＳ
トランジスタＴＮ２がオフであるとする。
【００３２】（ｔ１）制御信号Ｓ５が１．５Ｖに遷移し
てＮＭＯＳトランジスタＴＮ３がオンになり、ノードＮ
５がＶＤＤ−Ｖｔｈｎ＝１Ｖまで上昇する。次いで制御
信号Ｓ７が０Ｖに遷移してしてＮＭＯＳトランジスタＴ
Ｎ３が完全にオフになる。
てＮＭＯＳトランジスタＴＮ３がオンになり、ノードＮ
５がＶＤＤ−Ｖｔｈｎ＝１Ｖまで上昇する。次いで制御
信号Ｓ７が０Ｖに遷移してしてＮＭＯＳトランジスタＴ
Ｎ３が完全にオフになる。
【００３３】（ｔ２）制御信号Ｓ６が０Ｖに遷移してノ
ードＮ６が１．５Ｖまで立ち上がる。ノードＮ５がフロ
ーティング状態であるので、ＮＭＯＳトランジスタＴＮ
２の寄生容量によりノードＮ６の電位上昇に追従してノ
ードＮ５の電位が１＋ＶＤＤ−α１まで上昇する。ここ
にα１の値は、０＜α１＜ＶＤＤでこの寄生容量とこれ
に接続された他の素子の寄生容量の比に依存し、例えば
α１＝０．５Ｖであり、ノードＮ５の電位が２Ｖにな
る。これにより、ＮＭＯＳトランジスタＴＮ２がオンに
なってノードＮ４が１．５Ｖまで上昇する。ＰＭＯＳト
ランジスタＴＰ２がオンになり、出力ノードＮＯが１．
５Ｖまで上昇する。ＰＭＯＳトランジスタＴＰ１がオン
になり、ノードＮ２が１．５Ｖまで上昇するが、制御信
号Ｓ２が０ＶであるのでＮＭＯＳトランジスタＴＮ１が
オフであり、出力ノードＮＯは１．５Ｖを維持する。
ードＮ６が１．５Ｖまで立ち上がる。ノードＮ５がフロ
ーティング状態であるので、ＮＭＯＳトランジスタＴＮ
２の寄生容量によりノードＮ６の電位上昇に追従してノ
ードＮ５の電位が１＋ＶＤＤ−α１まで上昇する。ここ
にα１の値は、０＜α１＜ＶＤＤでこの寄生容量とこれ
に接続された他の素子の寄生容量の比に依存し、例えば
α１＝０．５Ｖであり、ノードＮ５の電位が２Ｖにな
る。これにより、ＮＭＯＳトランジスタＴＮ２がオンに
なってノードＮ４が１．５Ｖまで上昇する。ＰＭＯＳト
ランジスタＴＰ２がオンになり、出力ノードＮＯが１．
５Ｖまで上昇する。ＰＭＯＳトランジスタＴＰ１がオン
になり、ノードＮ２が１．５Ｖまで上昇するが、制御信
号Ｓ２が０ＶであるのでＮＭＯＳトランジスタＴＮ１が
オフであり、出力ノードＮＯは１．５Ｖを維持する。
【００３４】（ｔ３）制御信号Ｓ５及びＳ７がそれぞれ
０Ｖ及び１．５Ｖに遷移してＮＭＯＳトランジスタＴＮ
３がオンになり、ノードＮ５が０Ｖまで低下する。
０Ｖ及び１．５Ｖに遷移してＮＭＯＳトランジスタＴＮ
３がオンになり、ノードＮ５が０Ｖまで低下する。
【００３５】このような動作により、各ノードの電位及
びトランジスタのオン／オフは図３に示す如くなる。
びトランジスタのオン／オフは図３に示す如くなる。
【００３６】段階Ｂ（ＮＯ：１．５Ｖ→２．５Ｖ）
（ｔ４）制御信号Ｓ１が０Ｖに遷移してノードＮ１が
１．５Ｖに遷移する。一方、ＮＭＯＳトランジスタＴＮ
１及びＴＮ２がオフであるので出力ノードＮＯはフロー
ティング状態である。したがって、出力ノードＮＯの電
位はノードＮ１の電位上昇に追従して１．５＋ＶＤＤ−
α２まで上昇する。ここにα２の値は、０＜α２＜ＶＤ
ＤでキャパシタＣ１の容量とこれに接続された素子の寄
生容量の比に依存し、例えばα２＝０．５Ｖであり、出
力ノードＮＯの電位が２．５Ｖになる。ＰＭＯＳトラン
ジスタＴＰ１及びＴＰ２がオンであるので、ノードＮ２
及びＮ４も２．５Ｖまで上昇する。このとき、ＮＭＯＳ
トランジスタＴＮ１及びＴＮ２はオフを維持する。
１．５Ｖに遷移する。一方、ＮＭＯＳトランジスタＴＮ
１及びＴＮ２がオフであるので出力ノードＮＯはフロー
ティング状態である。したがって、出力ノードＮＯの電
位はノードＮ１の電位上昇に追従して１．５＋ＶＤＤ−
α２まで上昇する。ここにα２の値は、０＜α２＜ＶＤ
ＤでキャパシタＣ１の容量とこれに接続された素子の寄
生容量の比に依存し、例えばα２＝０．５Ｖであり、出
力ノードＮＯの電位が２．５Ｖになる。ＰＭＯＳトラン
ジスタＴＰ１及びＴＰ２がオンであるので、ノードＮ２
及びＮ４も２．５Ｖまで上昇する。このとき、ＮＭＯＳ
トランジスタＴＮ１及びＴＮ２はオフを維持する。
【００３７】このような動作により、各ノードの電位及
びトランジスタのオン／オフは図４に示す如くなる。
びトランジスタのオン／オフは図４に示す如くなる。
【００３８】段階Ｃ（ＮＯ：２．５Ｖ→０Ｖ）
（ｔ５）制御信号Ｓ２が１．５Ｖに遷移してＮＭＯＳト
ランジスタＴＮ１がオンになり、ノードＮ２が０Ｖにな
る。ＰＭＯＳトランジスタＴＰ３がオフであるので、ノ
ードＮ３の電位は、ＰＭＯＳトランジスタＴＰ１のゲー
トの寄生容量により、ＰＭＯＳトランジスタＴＰ１のバ
ックゲート電位に等しいノードＮ２の電位低下に追従し
て−α３まで低下する。ここにα３の値は、０＜α３＜
ＶＤＤでこの寄生容量と主にキャパシタＣ２の容量の比
に依存し、例えばα３＝１Ｖであり、ノードＮ３の電位
が−１Ｖになる。これによりＰＭＯＳトランジスタＴＰ
１がオンになり、出力ノードＮＯが０Ｖまで低下する。
ＰＭＯＳトランジスタＴＰ２がオンであるので、ノード
Ｎ４が０．５Ｖまで低下し、ＰＭＯＳトランジスタＴＰ
２がオフになる。また、制御信号Ｓ６が１．５Ｖに遷移
して、ノードＮ６が０Ｖとなる。ＮＭＯＳトランジスタ
ＴＮ２はオフを維持している。
ランジスタＴＮ１がオンになり、ノードＮ２が０Ｖにな
る。ＰＭＯＳトランジスタＴＰ３がオフであるので、ノ
ードＮ３の電位は、ＰＭＯＳトランジスタＴＰ１のゲー
トの寄生容量により、ＰＭＯＳトランジスタＴＰ１のバ
ックゲート電位に等しいノードＮ２の電位低下に追従し
て−α３まで低下する。ここにα３の値は、０＜α３＜
ＶＤＤでこの寄生容量と主にキャパシタＣ２の容量の比
に依存し、例えばα３＝１Ｖであり、ノードＮ３の電位
が−１Ｖになる。これによりＰＭＯＳトランジスタＴＰ
１がオンになり、出力ノードＮＯが０Ｖまで低下する。
ＰＭＯＳトランジスタＴＰ２がオンであるので、ノード
Ｎ４が０．５Ｖまで低下し、ＰＭＯＳトランジスタＴＰ
２がオフになる。また、制御信号Ｓ６が１．５Ｖに遷移
して、ノードＮ６が０Ｖとなる。ＮＭＯＳトランジスタ
ＴＮ２はオフを維持している。
【００３９】このような動作により、各ノードの電位及
びトランジスタのオン／オフは図５に示す如くなる。
びトランジスタのオン／オフは図５に示す如くなる。
【００４０】段階Ｄ（ＮＯ：０Ｖ→−１Ｖ）
（ｔ６）制御信号Ｓ２が０Ｖに遷移してＮＭＯＳトラン
ジスタＴＮ１がオフになる。制御信号Ｓ４が１．５Ｖに
遷移してＰＭＯＳトランジスタＴＰ３がオンになり、ノ
ードＮ３が｜Ｖｔｈｐ｜＝０．５Ｖまで上昇してＰＭＯ
ＳトランジスタＴＰ３がオフになる。これにより、ＰＭ
ＯＳトランジスタＴＰ１がオフになる。また、制御信号
Ｓ４と共に制御信号Ｓ３が１．５Ｖに遷移する。この
際、ＰＭＯＳトランジスタＴＰ３がオンであるのでノー
ドＮ３はブートされない。
ジスタＴＮ１がオフになる。制御信号Ｓ４が１．５Ｖに
遷移してＰＭＯＳトランジスタＴＰ３がオンになり、ノ
ードＮ３が｜Ｖｔｈｐ｜＝０．５Ｖまで上昇してＰＭＯ
ＳトランジスタＴＰ３がオフになる。これにより、ＰＭ
ＯＳトランジスタＴＰ１がオフになる。また、制御信号
Ｓ４と共に制御信号Ｓ３が１．５Ｖに遷移する。この
際、ＰＭＯＳトランジスタＴＰ３がオンであるのでノー
ドＮ３はブートされない。
【００４１】（ｔ７）制御信号Ｓ１が１．５Ｖに遷移し
てノードＮ１が０Ｖに遷移する。このとき、出力ノード
ＮＯがフローティング状態であるので、その電位が−１
Ｖまで低下する。この際、ＰＭＯＳトランジスタＴＰ１
及びＴＰ２はオフを維持している。
てノードＮ１が０Ｖに遷移する。このとき、出力ノード
ＮＯがフローティング状態であるので、その電位が−１
Ｖまで低下する。この際、ＰＭＯＳトランジスタＴＰ１
及びＴＰ２はオフを維持している。
【００４２】もしノードＮ２及びＮ４を出力ノードＮＯ
と短絡すれば、すなわちＰＭＯＳトランジスタＴＰ１及
びＴＰ２が存在しなければ、ＮＭＯＳトランジスタＴＮ
１及びＴＮ２がオンになると共に、ＮＭＯＳトランジス
タＴＮ１のバックゲートとソース間が順方向バイアスと
なって該バックゲートから出力ノードＮＯへ電流が流
れ、ＮＭＯＳトランジスタＴＮ２もＮＭＯＳトランジス
タＴＮ１と同様に動作し、出力ノードＮＯが０Ｖにな
る。
と短絡すれば、すなわちＰＭＯＳトランジスタＴＰ１及
びＴＰ２が存在しなければ、ＮＭＯＳトランジスタＴＮ
１及びＴＮ２がオンになると共に、ＮＭＯＳトランジス
タＴＮ１のバックゲートとソース間が順方向バイアスと
なって該バックゲートから出力ノードＮＯへ電流が流
れ、ＮＭＯＳトランジスタＴＮ２もＮＭＯＳトランジス
タＴＮ１と同様に動作し、出力ノードＮＯが０Ｖにな
る。
【００４３】しかし、本第１実施形態では、ＮＭＯＳト
ランジスタＴＮ１及びＴＮ２がオフであり、かつ、これ
らのバックゲートが逆バイアスであるので、ツインウェ
ル構造のＮＭＯＳトランジスタＴＮ１及びＴＮ２を使用
可能であり、電圧生成回路が形成された半導体チップの
製造コストを低減することができる。
ランジスタＴＮ１及びＴＮ２がオフであり、かつ、これ
らのバックゲートが逆バイアスであるので、ツインウェ
ル構造のＮＭＯＳトランジスタＴＮ１及びＴＮ２を使用
可能であり、電圧生成回路が形成された半導体チップの
製造コストを低減することができる。
【００４４】（ｔ８）制御信号Ｓ４が０Ｖに遷移する。
この際、ＰＭＯＳトランジスタＴＰ３はオフを維持して
いる。
この際、ＰＭＯＳトランジスタＴＰ３はオフを維持して
いる。
【００４５】このような動作により、各ノードの電位及
びトランジスタのオン／オフは図６に示す如くなる。
びトランジスタのオン／オフは図６に示す如くなる。
【００４６】段階Ｅ（ＮＯ：−１Ｖ→０Ｖ）
（ｔ９）制御信号Ｓ２が１．５Ｖに遷移してＮＭＯＳト
ランジスタＴＮ１がオンになる。また、制御信号Ｓ３が
０Ｖに遷移して、フローティング状態のノードＮ３の電
位が−１Ｖまで低下する。これにより、ＰＭＯＳトラン
ジスタＴＰ１がオンになって出力ノードＮＯの電位が０
Ｖまで上昇する。ＰＭＯＳトランジスタＴＰ２及びＮＭ
ＯＳトランジスタＴＮ２は、オフを維持している。
ランジスタＴＮ１がオンになる。また、制御信号Ｓ３が
０Ｖに遷移して、フローティング状態のノードＮ３の電
位が−１Ｖまで低下する。これにより、ＰＭＯＳトラン
ジスタＴＰ１がオンになって出力ノードＮＯの電位が０
Ｖまで上昇する。ＰＭＯＳトランジスタＴＰ２及びＮＭ
ＯＳトランジスタＴＮ２は、オフを維持している。
【００４７】（ｔ１０）制御信号Ｓ２が０Ｖに遷移して
ＮＭＯＳトランジスタＴＮ１がオフになる。
ＮＭＯＳトランジスタＴＮ１がオフになる。
【００４８】このような動作により、各ノードの電位及
びトランジスタのオン／オフは図７に示す如くなる。
びトランジスタのオン／オフは図７に示す如くなる。
【００４９】本第１実施形態によれば、図１に示すよう
な簡単な構成で出力ノードＮＯから０Ｖ、電源電位ＶＤ
Ｄ、負電圧ＶＬ及び高電圧ＶＨを選択的に取り出すこと
ができる。この出力ノードＮＯを図１５のプレート線Ｐ
Ｌとして用いることにより、電源電位ＶＤＤが例えば
１．５Ｖと低くても、読み出し時のビット線ＢＬと／Ｂ
Ｌとの電位差をより大きくして誤読み出しを防止するこ
とが可能となる。
な簡単な構成で出力ノードＮＯから０Ｖ、電源電位ＶＤ
Ｄ、負電圧ＶＬ及び高電圧ＶＨを選択的に取り出すこと
ができる。この出力ノードＮＯを図１５のプレート線Ｐ
Ｌとして用いることにより、電源電位ＶＤＤが例えば
１．５Ｖと低くても、読み出し時のビット線ＢＬと／Ｂ
Ｌとの電位差をより大きくして誤読み出しを防止するこ
とが可能となる。
【００５０】［第２実施形態］図８は、本発明の第２実
施形態の電圧生成回路を示す。
施形態の電圧生成回路を示す。
【００５１】この回路は、上記第１実施形態と同様に、
電源電位ＶＤＤより高い高電圧ＶＨ又は負電圧ＶＬを選
択的に１つの出力ノードＮＯから取り出すためのもので
あり、出力ノードＮＯは例えば図１５のプレート線ＰＬ
として用いられる。図８の回路は、図１５の回路が形成
される半導体チップ上に形成される。
電源電位ＶＤＤより高い高電圧ＶＨ又は負電圧ＶＬを選
択的に１つの出力ノードＮＯから取り出すためのもので
あり、出力ノードＮＯは例えば図１５のプレート線ＰＬ
として用いられる。図８の回路は、図１５の回路が形成
される半導体チップ上に形成される。
【００５２】フローティング状態の出力ノードＮＯの電
位をステップアップ又はステップダウンするために、ノ
ードＮＯとＮ１との間にキャパシタＣ１が接続されてい
る。ノードＮ１には、制御回路１０Ａから制御信号Ｓ１
１が駆動用のインバータ１１を介して供給される。
位をステップアップ又はステップダウンするために、ノ
ードＮＯとＮ１との間にキャパシタＣ１が接続されてい
る。ノードＮ１には、制御回路１０Ａから制御信号Ｓ１
１が駆動用のインバータ１１を介して供給される。
【００５３】出力ノードＮＯを電源電位ＶＤＤ、０Ｖ又
はフローティング状態にするために、出力ノードＮＯが
ＰＭＯＳトランジスタＴＰ１、ノードＮ２、ＰＭＯＳト
ランジスタＴＰ２及びノードＮ３を介してインバータ１
２の出力端に接続されている。インバータ１２の入力端
には、制御回路１０Ａから制御信号Ｓ１２が供給され
る。ＰＭＯＳトランジスタＴＰ１及びＴＰ２のゲートは
共にノードＮ４に接続されている。ノードＮ４は、一方
ではＮＭＯＳトランジスタＴＮ１を介して制御回路１０
Ａの制御信号出力端Ｓ１５に接続され、他方ではキャパ
シタＣ２及びノードＮ５を介してインバータ１３の出力
端に接続されている。インバータ１３の入力端及びＮＭ
ＯＳトランジスタＴＮ１のゲートにはそれぞれ制御回路
１０Ａから制御信号Ｓ１３及びＳ１４が供給される。
はフローティング状態にするために、出力ノードＮＯが
ＰＭＯＳトランジスタＴＰ１、ノードＮ２、ＰＭＯＳト
ランジスタＴＰ２及びノードＮ３を介してインバータ１
２の出力端に接続されている。インバータ１２の入力端
には、制御回路１０Ａから制御信号Ｓ１２が供給され
る。ＰＭＯＳトランジスタＴＰ１及びＴＰ２のゲートは
共にノードＮ４に接続されている。ノードＮ４は、一方
ではＮＭＯＳトランジスタＴＮ１を介して制御回路１０
Ａの制御信号出力端Ｓ１５に接続され、他方ではキャパ
シタＣ２及びノードＮ５を介してインバータ１３の出力
端に接続されている。インバータ１３の入力端及びＮＭ
ＯＳトランジスタＴＮ１のゲートにはそれぞれ制御回路
１０Ａから制御信号Ｓ１３及びＳ１４が供給される。
【００５４】ＰＭＯＳトランジスタＴＰ１及びＴＰ２は
互いに異なるＮウェル内に形成され、ＰＭＯＳトランジ
スタＴＰ１はそのバックゲートがその電流路のＰＭＯＳ
トランジスタＴＰ２側の電極に接続され、ＰＭＯＳトラ
ンジスタＴＰ２のバックゲートは電源電位ＶＤＤに接続
されている。ＮＭＯＳトランジスタＴＮ１のバックゲー
トは、Ｐ形基板であり、グランド電位に接続されてい
る。
互いに異なるＮウェル内に形成され、ＰＭＯＳトランジ
スタＴＰ１はそのバックゲートがその電流路のＰＭＯＳ
トランジスタＴＰ２側の電極に接続され、ＰＭＯＳトラ
ンジスタＴＰ２のバックゲートは電源電位ＶＤＤに接続
されている。ＮＭＯＳトランジスタＴＮ１のバックゲー
トは、Ｐ形基板であり、グランド電位に接続されてい
る。
【００５５】図９は、図８の回路の動作を示す、図８中
の信号及びノードの電圧波形図である。
の信号及びノードの電圧波形図である。
【００５６】この動作は、上記第１実施形態と同様に、
段階Ａ〜Ｅに分けられる。図８中の括弧内は、段階Ａの
初期電位を示す。図９〜１４中の括弧内はそれぞれ、段
階Ａ〜Ｅの最後のノード電位を示す。
段階Ａ〜Ｅに分けられる。図８中の括弧内は、段階Ａの
初期電位を示す。図９〜１４中の括弧内はそれぞれ、段
階Ａ〜Ｅの最後のノード電位を示す。
【００５７】段階Ａ（ＮＯ：０Ｖ→１．５Ｖ）
（ｔ０）最初、ノードＮＯ及びＮ３が０Ｖ、制御信号Ｓ
１２が１．５Ｖ、制御信号Ｓ１４及びＳ１５がそれぞれ
１．５Ｖ及び０Ｖで、ＮＭＯＳトランジスタＴＮ１がオ
ン、ノードＮ４が０Ｖ、ＰＭＯＳトランジスタＴＰ１及
びＴＰ２がオフになっている。制御信号Ｓ１１及びＳ１
３が１．５ＶでノードＮ１及びＮ５が０Ｖである。
１２が１．５Ｖ、制御信号Ｓ１４及びＳ１５がそれぞれ
１．５Ｖ及び０Ｖで、ＮＭＯＳトランジスタＴＮ１がオ
ン、ノードＮ４が０Ｖ、ＰＭＯＳトランジスタＴＰ１及
びＴＰ２がオフになっている。制御信号Ｓ１１及びＳ１
３が１．５ＶでノードＮ１及びＮ５が０Ｖである。
【００５８】（ｔ１）制御信号Ｓ１２が０Ｖに遷移して
ノードＮ３が１．５Ｖになり、ＰＭＯＳトランジスタＴ
Ｐ２がオン、ノードＮ２が１．５Ｖまで上昇する。ＰＭ
ＯＳトランジスタＴＰ１がオンになり、出力ノードＮＯ
が１．５Ｖまで上昇する。
ノードＮ３が１．５Ｖになり、ＰＭＯＳトランジスタＴ
Ｐ２がオン、ノードＮ２が１．５Ｖまで上昇する。ＰＭ
ＯＳトランジスタＴＰ１がオンになり、出力ノードＮＯ
が１．５Ｖまで上昇する。
【００５９】（ｔ２）制御信号Ｓ１５が１．５Ｖに遷移
してノードＮ４が１．５−Ｖｔｈｎ＝１Ｖまで上昇し、
ＮＭＯＳトランジスタＴＮ１がオフになる。これによ
り、ＰＭＯＳトランジスタＴＰ１及びＴＰ２がオフにな
る。
してノードＮ４が１．５−Ｖｔｈｎ＝１Ｖまで上昇し、
ＮＭＯＳトランジスタＴＮ１がオフになる。これによ
り、ＰＭＯＳトランジスタＴＰ１及びＴＰ２がオフにな
る。
【００６０】（ｔ３）制御信号Ｓ１４が０Ｖに遷移して
ＮＭＯＳトランジスタＴＮ１が完全にオフになる。
ＮＭＯＳトランジスタＴＮ１が完全にオフになる。
【００６１】このような動作により、各ノードの電位及
びトランジスタのオン／オフは図１０に示す如くなる。
びトランジスタのオン／オフは図１０に示す如くなる。
【００６２】段階Ｂ（ＮＯ：１．５Ｖ→２．５Ｖ）
（ｔ４）制御信号Ｓ１１が０Ｖに遷移してノードＮ１が
１．５Ｖになり、出力ノードＮＯの電位が１．５＋ＶＤ
Ｄ−α５まで上昇する。ここにα５の値は、０＜α５＜
ＶＤＤでキャパシタＣ１の容量とこれに接続された素子
の寄生容量の比に依存し、例えばα５＝０．５Ｖであ
り、出力ノードＮＯの電位が２．５Ｖになる。制御信号
Ｓ１３が０Ｖに遷移してノードＮ５が１．５Ｖになり、
フローティング状態のノードＮ４が１＋ＶＤＤ−α４ま
で上昇する。ここにα４の値は、０＜α４＜ＶＤＤでキ
ャパシタＣ２の容量とこれに接続された素子の寄生容量
の比に依存し、例えばα４＝０．２Ｖであり、ノードＮ
４の電位が２．３Ｖになる。
１．５Ｖになり、出力ノードＮＯの電位が１．５＋ＶＤ
Ｄ−α５まで上昇する。ここにα５の値は、０＜α５＜
ＶＤＤでキャパシタＣ１の容量とこれに接続された素子
の寄生容量の比に依存し、例えばα５＝０．５Ｖであ
り、出力ノードＮＯの電位が２．５Ｖになる。制御信号
Ｓ１３が０Ｖに遷移してノードＮ５が１．５Ｖになり、
フローティング状態のノードＮ４が１＋ＶＤＤ−α４ま
で上昇する。ここにα４の値は、０＜α４＜ＶＤＤでキ
ャパシタＣ２の容量とこれに接続された素子の寄生容量
の比に依存し、例えばα４＝０．２Ｖであり、ノードＮ
４の電位が２．３Ｖになる。
【００６３】このような動作により、ＰＭＯＳトランジ
スタＴＰ１及びＴＰ２が完全にオフになる。各ノードの
電位及びトランジスタのオン／オフは図１１に示す如く
なる。
スタＴＰ１及びＴＰ２が完全にオフになる。各ノードの
電位及びトランジスタのオン／オフは図１１に示す如く
なる。
【００６４】段階Ｃ（ＮＯ：２．５Ｖ→０Ｖ）
（ｔ５）制御信号Ｓ１４及びＳ１５がそれぞれ１．５Ｖ
及び０Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオン
になり、ノードＮ４が０Ｖに低下してＰＭＯＳトランジ
スタＴＰ１及びＴＰ２がオンになる。制御信号Ｓ１２が
１．５Ｖに遷移してノードＮ３が０Ｖになり、これによ
りノードＮ２及びＮＯがいずれも｜Ｖｔｈｐ｜＝０．５
Ｖまで低下してＰＭＯＳトランジスタＴＰ１及びＴＰ２
がオフになる。
及び０Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオン
になり、ノードＮ４が０Ｖに低下してＰＭＯＳトランジ
スタＴＰ１及びＴＰ２がオンになる。制御信号Ｓ１２が
１．５Ｖに遷移してノードＮ３が０Ｖになり、これによ
りノードＮ２及びＮＯがいずれも｜Ｖｔｈｐ｜＝０．５
Ｖまで低下してＰＭＯＳトランジスタＴＰ１及びＴＰ２
がオフになる。
【００６５】（ｔ６）制御信号Ｓ１４が０Ｖに遷移して
ＮＭＯＳトランジスタＴＮ１がオフになり、ノードＮ４
がフローティング状態になる。
ＮＭＯＳトランジスタＴＮ１がオフになり、ノードＮ４
がフローティング状態になる。
【００６６】（ｔ７）制御信号Ｓ１３が１．５Ｖに遷移
してノードＮ５が０Ｖまで低下し、ノードＮ４がこれに
追従して−０．５Ｖまで低下する。これによりＰＭＯＳ
トランジスタＴＰ１及びＴＰ２がオンになり、ノードＮ
２及びＮＯが０Ｖまで低下してＰＭＯＳトランジスタＴ
Ｐ１及びＴＰ２がオフになる。
してノードＮ５が０Ｖまで低下し、ノードＮ４がこれに
追従して−０．５Ｖまで低下する。これによりＰＭＯＳ
トランジスタＴＰ１及びＴＰ２がオンになり、ノードＮ
２及びＮＯが０Ｖまで低下してＰＭＯＳトランジスタＴ
Ｐ１及びＴＰ２がオフになる。
【００６７】このような動作により、各ノードの電位及
びトランジスタのオン／オフは図１２に示す如くなる。
びトランジスタのオン／オフは図１２に示す如くなる。
【００６８】段階Ｄ（ＮＯ：０Ｖ→−１Ｖ）
（ｔ８）制御信号Ｓ１４及びＳ１５が１．５Ｖに遷移し
てＮＭＯＳトランジスタＴＮ１がオンになり、ノードＮ
４が１．５−Ｖｔｈｎ＝１Ｖまで上昇してＮＭＯＳトラ
ンジスタＴＮ１がオフになる。制御信号Ｓ１１が１．５
Ｖに遷移してノードＮ１が０Ｖまで立ち下がり、フロー
ティング状態の出力ノードＮＯがこれに追従して−ＶＤ
Ｄ＋α５＝−１Ｖまで低下する。この時、ＰＭＯＳトラ
ンジスタＴＰ１及びＴＰ２はオフである。
てＮＭＯＳトランジスタＴＮ１がオンになり、ノードＮ
４が１．５−Ｖｔｈｎ＝１Ｖまで上昇してＮＭＯＳトラ
ンジスタＴＮ１がオフになる。制御信号Ｓ１１が１．５
Ｖに遷移してノードＮ１が０Ｖまで立ち下がり、フロー
ティング状態の出力ノードＮＯがこれに追従して−ＶＤ
Ｄ＋α５＝−１Ｖまで低下する。この時、ＰＭＯＳトラ
ンジスタＴＰ１及びＴＰ２はオフである。
【００６９】この動作により、トリプルウェル構造のＰ
ＭＯＳトランジスタを用いる必要が無く、電圧生成回路
が形成された半導体チップの製造コストを低減すること
ができる。
ＭＯＳトランジスタを用いる必要が無く、電圧生成回路
が形成された半導体チップの製造コストを低減すること
ができる。
【００７０】（ｔ９）制御信号Ｓ１５が０Ｖに遷移して
ＮＭＯＳトランジスタＴＮ１がオンになり、ノードＮ４
が０Ｖまで低下する。また、制御信号Ｓ１３が０Ｖに遷
移してノードＮ５が１．５Ｖになる。
ＮＭＯＳトランジスタＴＮ１がオンになり、ノードＮ４
が０Ｖまで低下する。また、制御信号Ｓ１３が０Ｖに遷
移してノードＮ５が１．５Ｖになる。
【００７１】（ｔ１０）制御信号Ｓ１４が０Ｖに遷移し
てＮＭＯＳトランジスタＴＮ１がオフになる。
てＮＭＯＳトランジスタＴＮ１がオフになる。
【００７２】このような動作により、各ノードの電位及
びトランジスタのオン／オフは図１３に示す如くなる。
びトランジスタのオン／オフは図１３に示す如くなる。
【００７３】段階Ｅ（ＮＯ：−１Ｖ→０Ｖ）
（ｔ１１）制御信号Ｓ１５が−０．５Ｖまで低下する。
制御信号Ｓ１３が１．５Ｖに遷移してノードＮ５が０Ｖ
まで低下し、ノードＮ４がこれに追従して−ＶＤＤ＋α
４＝−１Ｖまで低下する。これによりＰＭＯＳトランジ
スタＴＰ１オンになり、次いでＰＭＯＳトランジスタＴ
Ｐ２がオンになって、出力ノードＮＯが０Ｖまで上昇す
る。
制御信号Ｓ１３が１．５Ｖに遷移してノードＮ５が０Ｖ
まで低下し、ノードＮ４がこれに追従して−ＶＤＤ＋α
４＝−１Ｖまで低下する。これによりＰＭＯＳトランジ
スタＴＰ１オンになり、次いでＰＭＯＳトランジスタＴ
Ｐ２がオンになって、出力ノードＮＯが０Ｖまで上昇す
る。
【００７４】このような動作により、各ノードの電位及
びトランジスタのオン／オフは図１４に示す如くなる。
びトランジスタのオン／オフは図１４に示す如くなる。
【００７５】本第２実施形態によっても、上記第１実施
形態と同様の効果を奏する。
形態と同様の効果を奏する。
【図１】本発明の第１実施形態の電圧生成回路を示す図
である。
である。
【図２】図１の回路の動作を示す、図１中の信号及びノ
ードの電圧波形図である。
ードの電圧波形図である。
【図３】図２中の段階Ａの最後における各ノードの電位
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
【図４】図２中の段階Ｂの最後における各ノードの電位
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
【図５】図２中の段階Ｃの最後における各ノードの電位
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
【図６】図２中の段階Ｄの最後における各ノードの電位
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
【図７】図２中の段階Ｅの最後における各ノードの電位
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
及び各トランジスタのオン／オフ状態を図１と同じ回路
中に示す動作説明図である。
【図８】本発明の第２実施形態の電圧生成回路を示す図
である。
である。
【図９】図８の回路の動作を示す、図８中の信号及びノ
ードの電圧波形図である。
ードの電圧波形図である。
【図１０】図９中の段階Ａの最後における各ノードの電
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
【図１１】図９中の段階Ｂの最後における各ノードの電
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
【図１２】図９中の段階Ｃの最後における各ノードの電
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
【図１３】図９中の段階Ｄの最後における各ノードの電
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
【図１４】図９中の段階Ｅの最後における各ノードの電
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
位及び各トランジスタのオン／オフ状態を図８と同じ回
路中に示す動作説明図である。
【図１５】従来の２Ｔ２Ｃ型強誘電体メモリ回路を示す
図である。
図である。
【図１６】従来の電圧生成回路を示す図である。
ＴＮ１〜ＴＮ３ ＮＭＯＳトランジスタ
ＴＰ１〜ＴＰ３ ＰＭＯＳトランジスタ
１０、１０Ａ 制御回路
１１〜１３ インバータ
ＮＯ 出力ノード
Ｎ１〜Ｎ６ ノード
Ｃ１、Ｃ２ キャパシタ
Ｓ１〜Ｓ６、Ｓ１１〜Ｓ１５ 制御信号
ＶＤＤ 電源電位
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5H420 NA16 NB02 NB12 NB19 NB26
NB32 NB37 NC34 NC36
Claims (10)
- 【請求項１】 第１電源電位と該第１電源電位より高い
第２電源電位とに基づいて該第２電源電位より高い高電
位と該第１電源電位より低い低電位とを選択的に出力ノ
ードに生成する電圧生成回路において、 電流路の第１端が該出力ノードに接続され、バックゲー
トがこの電流路の第２端に接続された第１ＰＭＯＳトラ
ンジスタと、 電流路の第１端が該第１ＰＭＯＳトランジスタの第２端
に接続され、この電流路の第２端が該第１電源電位に接
続された第１ＮＭＯＳトランジスタと、 第１電極が該出力ノードに接続された第１キャパシタ
と、 電流路の第１端が該出力ノードに接続され、バックゲー
トがこの電流路の第２端に接続され、ゲートに該第１電
源電位が接続された第２ＰＭＯＳトランジスタと、 電流路の第１端が該第２ＰＭＯＳトランジスタの電流路
の第２端に接続された第２ＮＭＯＳトランジスタと、 該第１及び第２ＮＭＯＳトランジスタがオフ、該出力ノ
ード及び該第１キャパシタの第２電極がそれぞれ該第２
電源電位及び該第１電源電位である第１状態で、該第１
キャパシタの第２電極を該第２電源電位まで立ち上げる
ことにより該出力ノードを該高電位にさせ、該第１及び
第２ＮＭＯＳトランジスタがオフ、該第１及び第２ＰＭ
ＯＳトランジスタの各々のゲート・ソース間が閾値電
圧、該出力ノード及び該第１キャパシタの第２電極がそ
れぞれ該第１電源電位及び該第２電源電位である第２状
態で、該第１キャパシタの第２電極を該第１電源電位ま
で立ち下げることにより該出力ノードを該低電位にさせ
る制御回路と、 を有することを特徴とする電圧生成回路。 - 【請求項２】 上記制御回路は、上記第１状態におい
て、上記第１ＰＭＯＳトランジスタ、上記第１及び第２
ＮＭＯＳトランジスタのゲート電位を共に上記第１電源
電位にすることを特徴とする請求項１記載の電圧生成回
路。 - 【請求項３】 上記制御回路は、上記第２状態におい
て、上記第１及び第２ＮＭＯＳトランジスタのゲート電
位を共に上記第１電源電位にすることを特徴とする請求
項１又は２記載の電圧生成回路。 - 【請求項４】 電流路の第１端が上記第１ＰＭＯＳトラ
ンジスタのゲートに接続され、バックゲート及びゲート
がそれぞれ上記第２及び第１電源電位に接続された第３
ＰＭＯＳトランジスタと、 第１電極が該第１ＰＭＯＳトランジスタのゲートに接続
された第２キャパシタと、 をさらに有し、上記制御回路は、上記第１状態におい
て、該第３ＰＭＯＳトランジスタの電流路の第２端及び
該第２キャパシタの第２電極を共に該第１電源電位にす
ることを特徴とする請求項２記載の電圧生成回路。 - 【請求項５】 上記制御回路は、上記第２状態におい
て、上記第２キャパシタの第２電極を上記第１電源電位
から上記第２電源電位へ立ち上げ、上記第３ＰＭＯＳト
ランジスタの電流路の第２端を該第１電源電位から該第
２電源電位へ立ち上げ次いで該第１電源電位に戻すこと
を特徴とする請求項４記載の電圧生成回路。 - 【請求項６】 上記制御回路はさらに、 上記第１及び第２ＮＭＯＳトランジスタがオフ、上記出
力ノード及び上記第１キャパシタの第２電極が共に上記
第１電源電位である第３状態で、該第２ＮＭＯＳトラン
ジスタの電流路の第２端を該第１電源電位から上記第２
電源電位まで立ち上げることにより該第２ＮＭＯＳトラ
ンジスタ及び上記第２ＰＭＯＳトランジスタをオンにさ
せて上記出力ノードを該第２電源電位にさせ、 該第１及び第２ＮＭＯＳトランジスタがオフ、上記第１
ＰＭＯＳトランジスタがオンである第４状態で、該第１
ＮＭＯＳトランジスタをオンにさせることにより該出力
ノードを該第１電源電位にさせることを特徴とする請求
項請求項１乃至５のいずれか１つに記載の電圧生成回
路。 - 【請求項７】 第１電源電位と該第１電源電位より高い
第２電源電位とに基づいて該第２電源電位より高い高電
位と該第１電源電位より低い低電位とを選択的に出力ノ
ードに生成する電圧生成回路において、 電流路の第１端が該出力ノードに接続され、バックゲー
トがこの電流路の第２端に接続された第１ＰＭＯＳトラ
ンジスタと、 ゲートが該第１ＰＭＯＳトランジスタのゲートに接続さ
れ、電流路の第１端が該第２ＰＭＯＳトランジスタの電
流路の第２端に接続され、バックゲートが該第２電源電
位に接続された第２ＰＭＯＳトランジスタと、 第１電極が該出力ノードに接続された第１キャパシタ
と、 該第１及び第２ＰＭＯＳトランジスタがオフ、該出力ノ
ード及び該第１キャパシタの第２電極がそれぞれ該第２
電源電位及び該第１電源電位である第１状態で、該キャ
パシタの第２電極を該第２電源電位まで立ち上げること
により該出力ノードを該高電位にさせ、該第１及び第２
ＰＭＯＳトランジスタがオフ、該出力ノード及び該キャ
パシタの第２電極がそれぞれ該第１電源電位及び該第２
電源電位である第２状態で、該キャパシタの第２電極を
該第１電源電位まで立ち下げることにより該出力ノード
を該低電位にさせる制御回路と、 を有することを特徴とする電圧生成回路。 - 【請求項８】 上記制御回路は、上記第１状態におい
て、上記第１及び第２ＰＭＯＳトランジスタのゲート電
位を上記高電位に該第１及び第２ＰＭＯＳトランジスタ
の閾値電圧を加えた値より低くし、該第２ＰＭＯＳトラ
ンジスタの電流路の第２端を上記第２電源電位にするこ
とを特徴とする請求項７記載の電圧生成回路。 - 【請求項９】 上記制御回路は、上記第２状態におい
て、上記第１及び第２ＰＭＯＳトランジスタのゲート電
位及び該第２ＰＭＯＳトランジスタの電流路の第２端を
上記第１電源電位にすることを特徴とする請求項７又は
８記載の電圧生成回路。 - 【請求項１０】 電流路の第１端が上記第１及び第２Ｐ
ＭＯＳトランジスタのゲートに接続されたＮＭＯＳトラ
ンジスタと、 第１電極が該第１及び第２ＰＭＯＳトランジスタのゲー
トに接続された第２キャパシタと、 をさらに有することを特徴とする請求項８又は９記載の
電圧生成回路。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2002030206A JP3957520B2 (ja) | 2002-02-07 | 2002-02-07 | 電圧生成回路 |
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| JP3957520B2 JP3957520B2 (ja) | 2007-08-15 |
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ID=27654732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002030206A Expired - Fee Related JP3957520B2 (ja) | 2002-02-07 | 2002-02-07 | 電圧生成回路 |
Country Status (2)
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| JP (1) | JP3957520B2 (ja) |
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| EP3507805A4 (en) | 2016-08-31 | 2020-06-03 | Micron Technology, Inc. | DEVICES AND METHOD WITH FERROELECTRIC MEMORY AND FOR OPERATING FERROELECTRIC MEMORY |
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2002
- 2002-02-07 JP JP2002030206A patent/JP3957520B2/ja not_active Expired - Fee Related
- 2002-12-03 US US10/308,073 patent/US6687151B2/en not_active Expired - Lifetime
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