JP2001223568A - Pulse generating device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、入力パルスの位
相を遅延した一または複数の遅延パルスを生成し、該遅
延パルスまたは前記入力パルスのいずれかを所定の時間
ごとに選択して出力パルスを発生するパルス発生装置に
関し、特に、簡便な構成によって多数の周波数成分を有
する出力パルスを発生することができるパルス発生装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for generating one or a plurality of delayed pulses in which the phase of an input pulse is delayed, and selecting one of the delayed pulse and the input pulse at predetermined time intervals to generate an output pulse. More particularly, the present invention relates to a pulse generator that can generate an output pulse having many frequency components with a simple configuration.
【０００２】[0002]
【従来の技術】従来、入力クロックパルスの位相を変調
することによって周波数拡散したクロックパルスを発生
して、無線周波干渉を低減する技術が知られている。た
とえば、特開平７−２０２６５２号公報には、基準入力
クロックパルスの位相を遅延した複数の遅延クロックパ
ルスを生成し、この遅延クロックパルスまたは基準入力
クロックパルスのいずれかを所定の時間ごとに選択して
出力することによって、周波数拡散したクロックパルス
を発生し、無線周波干渉を低減する技術が開示されてい
る。2. Description of the Related Art Conventionally, there has been known a technique of generating a frequency-spread clock pulse by modulating the phase of an input clock pulse to reduce radio frequency interference. For example, Japanese Patent Application Laid-Open No. Hei 7-202652 discloses a method in which a plurality of delayed clock pulses are generated by delaying the phase of a reference input clock pulse, and either the delayed clock pulse or the reference input clock pulse is selected at predetermined time intervals. A technique has been disclosed in which a clock pulse whose frequency is spread is generated by outputting the clock pulse to reduce radio frequency interference.
【０００３】具体的には、図４に示すように、この従来
技術に係る位相変調クロックパルス発生器においては、
基準クロックパルス発生回路４０は、マルチプレクサ回
路４３と複数の遅延回路（遅延回路４１，遅延回路４２
など）に対して基準位相を示す入力クロックパルス（ク
ロックパルスａ）を出力し、複数の遅延回路では、マル
チプレクサ回路４３に対して入力クロックパルスの位相
を遅延した遅延クロックパルス（クロックパルスｂ，ｃ
など）を出力し、マルチプレクサ回路４３では、制御回
路４４の制御によりクロックパルスａ，ｂ，ｃなどのい
ずれかを選択し出力回路４５に対して出力することによ
って、多数の周波数成分を有するクロックパルスを発生
する。Specifically, as shown in FIG. 4, in the phase modulation clock pulse generator according to the prior art,
The reference clock pulse generation circuit 40 includes a multiplexer circuit 43 and a plurality of delay circuits (delay circuits 41 and 42).
, Etc.), an input clock pulse (clock pulse a) indicating a reference phase is output, and a plurality of delay circuits output delayed clock pulses (clock pulses b, c) obtained by delaying the phase of the input clock pulse to the multiplexer circuit 43.
And the like, and the multiplexer circuit 43 selects one of the clock pulses a, b, c and the like under the control of the control circuit 44 and outputs it to the output circuit 45, whereby the clock pulse having a large number of frequency components is obtained. Occurs.
【０００４】図５は、この従来技術に係る位相変調クロ
ックパルス発生器における周波数拡散を説明するための
説明図である。ただし、ここでは説明の便宜上、１つの
遅延回路４１のみを設けた場合を説明する。同図におい
て、クロックパルスａは基準位相を示す入力クロックパ
ルスであり、クロックパルスｂは遅延回路４１によって
位相遅延された遅延クロックパルスであり、出力クロッ
クパルスはマルチプレクサ回路４３によって出力される
出力クロックパルスである。FIG. 5 is an explanatory diagram for explaining frequency spreading in the phase modulation clock pulse generator according to the prior art. However, here, for convenience of explanation, a case where only one delay circuit 41 is provided will be described. In the figure, a clock pulse a is an input clock pulse indicating a reference phase, a clock pulse b is a delayed clock pulse delayed in phase by a delay circuit 41, and an output clock pulse is an output clock pulse output from a multiplexer circuit 43. It is.
【０００５】そして、マルチプレクサ回路４３におい
て、時間ｔ１ではクロックパルスａを出力し、時間ｔ２
ではクロックパルスｂを出力し、時間ｔ３ではクロック
パルスａを出力することによって、３種類の周波数成分
に拡散された出力クロックパルスが出力される。In the multiplexer circuit 43, a clock pulse a is output at time t1, and a clock pulse a is output at time t2.
Then, a clock pulse b is output, and at time t3, a clock pulse a is output, whereby an output clock pulse diffused into three types of frequency components is output.
【０００６】このように、１つの遅延回路４１を設ける
ことによって、３種類の周波数成分を有する出力クロッ
クパルスを発生することができるので、図６に示すよう
に、１種類の周波数成分を有する基準入力クロックパル
スのエネルギーを３種類の周波数成分に拡散して、無線
周波干渉を低減することが可能となる。By providing one delay circuit 41, an output clock pulse having three types of frequency components can be generated, as shown in FIG. By spreading the energy of the input clock pulse into three types of frequency components, it is possible to reduce radio frequency interference.
【０００７】さらに、もう一つの遅延回路４２を設けた
場合には、図７に示すように、７種類の周波数成分を有
する出力クロックパルスを発生することができる。すな
わち、この従来技術によれば、ｎ個の遅延回路を設ける
ことによって、（ｎ2＋ｎ＋１）種類の周波数成分を有
する出力クロックパルスを発生することができる。When another delay circuit 42 is provided, an output clock pulse having seven kinds of frequency components can be generated as shown in FIG. That is, according to this conventional technique, an output clock pulse having (n 2 + n + 1) kinds of frequency components can be generated by providing n delay circuits.
【０００８】[0008]
【発明が解消しようとする課題】しかしながら、上記の
従来技術は、あくまでも入力クロックパルスの位相を遅
延するものにすぎず、マルチプレクサ回路から出力され
たクロックパルスの位相を遅延することまでをおこなう
ものではないので、周波数の拡散できる程度に限界があ
る。However, the above-described prior art merely delays the phase of the input clock pulse, and does not delay the phase of the clock pulse output from the multiplexer circuit. There is no limit to the extent to which the frequency can be spread.
【０００９】すなわち、上記の従来技術において、遅延
クロックパルスは基準入力クロックパルスの位相を遅延
したものにすぎないため、マルチプレクサ回路に入力さ
れるクロックパルスは基準入力クロックパルスと同様の
１種類の周波数成分を有するクロックパルスである。こ
のため、多数の周波数成分を有する出力クロックパルス
を発生するには、それだけ多くの遅延回路が必要となる
ので、使用部品点数の増加や製造工程の複雑化、製造コ
ストの上昇という問題点があった。In other words, in the above-mentioned prior art, the delayed clock pulse is only a signal obtained by delaying the phase of the reference input clock pulse. Therefore, the clock pulse input to the multiplexer circuit has one kind of frequency similar to the reference input clock pulse. A clock pulse having a component. For this reason, to generate an output clock pulse having a large number of frequency components, a correspondingly large number of delay circuits are required. Was.
【００１０】そこで、この発明は、上述した従来技術に
よる問題点を解決するため、簡便な構成によって多数の
周波数成分を有する出力パルスを発生することができる
パルス発生装置を提供することを目的とする。Accordingly, an object of the present invention is to provide a pulse generator capable of generating an output pulse having a large number of frequency components with a simple configuration in order to solve the above-mentioned problems of the prior art. .
【００１１】[0011]
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、請求項１の発明に係るパルス発生
装置は、入力パルスの位相を遅延した一または複数の遅
延パルスを生成し、該遅延パルスまたは前記入力パルス
のいずれかを所定の時間ごとに選択して出力パルスを発
生するパルス発生装置において、前記入力パルス並びに
一または複数の遅延パルスのいずれかを選択して出力す
るとともに、該選択に要する時間だけ前記入力パルスの
位相を遅延したタイミングパルスを出力する信号生成ユ
ニットを多段に連結したことを特徴とする。Means for Solving the Problems To solve the above-mentioned problems,
In order to achieve the object, a pulse generator according to the present invention generates one or a plurality of delayed pulses in which the phase of an input pulse is delayed, and outputs one of the delayed pulse or the input pulse at a predetermined time interval. And a pulse generator for selecting and outputting one of the input pulse and one or a plurality of delay pulses, and delaying the phase of the input pulse by the time required for the selection. It is characterized in that signal generating units for outputting pulses are connected in multiple stages.
【００１２】この請求項１の発明によれば、前記入力パ
ルス並びに一または複数の遅延パルスのいずれかを選択
して出力するとともに、該選択に要する時間だけ前記入
力パルスの位相を遅延したタイミングパルスを出力する
信号生成ユニットを多段に連結することとしたので、簡
便な構成によって多数の周波数成分を有する出力パルス
を発生することができる。According to the first aspect of the present invention, the input pulse and any one or a plurality of delay pulses are selected and output, and the timing pulse in which the phase of the input pulse is delayed by a time required for the selection is output. Are connected in multiple stages, so that an output pulse having a large number of frequency components can be generated with a simple configuration.
【００１３】また、請求項２の発明に係るパルス発生装
置は、請求項１に記載の発明において、各信号生成ユニ
ットは、前記入力パルスの位相を遅延する一または複数
の遅延手段と、前記遅延手段によって位相が遅延された
一または複数の遅延パルス並びに前記入力パルスのいず
れかを選択して出力する選択手段と、前記選択手段によ
る選択に要する時間だけ前記入力パルスの位相を遅延し
たタイミングパルスを生成するタイミングパルス生成手
段と、を備えたことを特徴とする。According to a second aspect of the present invention, in the pulse generating apparatus according to the first aspect, each of the signal generating units includes one or more delay means for delaying the phase of the input pulse, and Selecting means for selecting and outputting one or a plurality of delayed pulses whose phases have been delayed by the means and the input pulse; and a timing pulse obtained by delaying the phase of the input pulse by a time required for selection by the selecting means. And timing pulse generating means for generating.
【００１４】この請求項２の発明によれば、各信号生成
ユニットは、前記入力パルスの位相を遅延する一または
複数の遅延手段と、前記遅延手段によって位相が遅延さ
れた一または複数の遅延パルス並びに前記入力パルスの
いずれかを選択して出力する選択手段と、前記選択手段
による選択に要する時間だけ前記入力パルスの位相を遅
延したタイミングパルスを生成するタイミングパルス生
成手段と、を備えることとしたので、使用部品点数の低
減を図りつつ多数の周波数成分を有する出力パルスを発
生することができる。According to the second aspect of the present invention, each signal generating unit includes one or more delay means for delaying the phase of the input pulse, and one or more delay pulses whose phases are delayed by the delay means. Selecting means for selecting and outputting any of the input pulses; and timing pulse generating means for generating a timing pulse in which the phase of the input pulse is delayed by a time required for selection by the selecting means. Therefore, an output pulse having a large number of frequency components can be generated while reducing the number of parts used.
【００１５】また、請求項３の発明に係るパルス発生装
置は、請求項２に記載の発明において、前段の信号生成
ユニットの選択手段から出力されたパルスを次段の信号
生成ユニットの入力パルスとし、各信号生成ユニットの
選択手段は、前段の信号生成ユニットのタイミングパル
ス生成手段によって生成されたタイミングパルスに基づ
いて、前記遅延手段によって位相が遅延された一または
複数の遅延パルス並びに前記入力パルスのいずれかを選
択して出力することを特徴とする。According to a third aspect of the present invention, in the pulse generating apparatus according to the second aspect, the pulse output from the selection means of the preceding signal generation unit is used as an input pulse of the next signal generation unit. Selecting means of each signal generating unit, based on the timing pulse generated by the timing pulse generating means of the preceding signal generating unit, one or a plurality of delayed pulses the phase of which is delayed by the delay means and the input pulse It is characterized in that either one is selected and output.
【００１６】この請求項３の発明によれば、前段の信号
生成ユニットの選択手段から出力されたパルスを次段の
信号生成ユニットの入力パルスとし、各信号生成ユニッ
トの選択手段は、前段の信号生成ユニットのタイミング
パルス生成手段によって生成されたタイミングパルスに
基づいて、前記遅延手段によって位相が遅延された一ま
たは複数の遅延パルス並びに前記入力パルスのいずれか
を選択して出力することとしたので、効率良く多数の周
波数成分を有する出力クロックパルスを発生することが
できる。According to the third aspect of the present invention, the pulse output from the selection means of the preceding signal generation unit is used as the input pulse of the next signal generation unit, and the selection means of each signal generation unit outputs Based on the timing pulse generated by the timing pulse generation means of the generation unit, since one or a plurality of delay pulses whose phase has been delayed by the delay means and any of the input pulses, and to output, An output clock pulse having a large number of frequency components can be generated efficiently.
【００１７】また、請求項４の発明に係るパルス発生装
置は、請求項２または３に記載の発明において、前記選
択手段は、前記遅延手段によって位相が遅延された一ま
たは複数の遅延パルス並びに前記入力パルスのいずれか
を規則的に選択することを特徴とする。According to a fourth aspect of the present invention, in the pulse generating apparatus according to the second or third aspect, the selecting means includes one or more delay pulses whose phases are delayed by the delay means, and It is characterized in that one of the input pulses is regularly selected.
【００１８】この請求項４の発明によれば、前記選択手
段は、前記遅延手段によって位相が遅延された一または
複数の遅延パルス並びに前記入力パルスのいずれかを規
則的に選択することとしたので、外部機器において、簡
単に出力パルスに基づいて入力パルスを復調することが
できる。According to the fourth aspect of the present invention, the selecting means regularly selects one or more of the delay pulse whose phase is delayed by the delay means and the input pulse. In an external device, an input pulse can be easily demodulated based on an output pulse.
【００１９】また、請求項５の発明に係るパルス発生装
置は、請求項２または３に記載の発明において、前記選
択手段は、前記遅延手段によって位相が遅延された一ま
たは複数の遅延パルス並びに前記入力パルスのいずれか
をランダムに選択することを特徴とする。According to a fifth aspect of the present invention, in the pulse generating apparatus according to the second or third aspect, the selecting means includes one or more delay pulses whose phases are delayed by the delay means, and It is characterized in that any one of the input pulses is selected at random.
【００２０】この請求項５の発明によれば、前記選択手
段は、前記遅延手段によって位相が遅延された一または
複数の遅延パルス並びに前記入力パルスのいずれかをラ
ンダムに選択することとしたので、出力パルスの無線周
波干渉をより一層低減することができる。According to the fifth aspect of the present invention, the selecting means randomly selects one or a plurality of delay pulses whose phases are delayed by the delay means and the input pulse. Radio frequency interference of output pulses can be further reduced.
【００２１】[0021]
【発明の実施の形態】以下に添付図面を参照して、この
発明に係るパルス発生装置の好適な実施の形態を詳細に
説明する。なお、以下の説明においては、１つのユニッ
ト内に１つの遅延回路を設けた場合について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of a pulse generator according to the present invention will be described below in detail with reference to the accompanying drawings. In the following description, a case where one delay circuit is provided in one unit will be described.
【００２２】まず、本実施の形態に係るパルス発生装置
の構成を説明する。図１は、本実施の形態に係るパルス
発生装置の構成図である。同図に示すように、本実施の
形態に係るパルス発生装置は、基準クロックパルス発生
回路１と、多段に連結された信号生成ユニット（ユニッ
ト１０、ユニット２０など）と、出力回路２とをクロッ
クパルス入出力可能に接続して構成される。First, the configuration of the pulse generator according to the present embodiment will be described. FIG. 1 is a configuration diagram of a pulse generator according to the present embodiment. As shown in the figure, the pulse generator according to the present embodiment is configured to use a reference clock pulse generation circuit 1, a signal generation unit (unit 10, unit 20, etc.) connected in multiple stages, and an output circuit 2 to generate a clock. It is configured to connect to enable pulse input / output.
【００２３】図１において、基準クロックパルス発生回
路１は、基準位相を示す入力クロックパルスをユニット
１０に対して出力する回路であり、信号生成ユニット
（ユニット１０、ユニット２０など）は、各信号生成ユ
ニットに入力されたクロックパルスの周波数成分の種類
を増大して次段の信号生成ユニットに対して出力する回
路であり、出力回路２は、最終段に連結された信号生成
ユニットからの出力クロックパルスを装置外に出力する
回路である。In FIG. 1, a reference clock pulse generation circuit 1 is a circuit for outputting an input clock pulse indicating a reference phase to a unit 10, and a signal generation unit (unit 10, unit 20, etc.) A circuit for increasing the type of the frequency component of the clock pulse input to the unit and outputting it to the next-stage signal generation unit. The output circuit 2 outputs the output clock pulse from the signal generation unit connected to the last stage. Is output to the outside of the device.
【００２４】そして概略的には、基準クロックパルス発
生回路１において基準位相を示す入力クロックパルスが
出力されると、この入力クロックパルスは多段に連結さ
れた信号生成ユニットによって周波数成分の種類が順次
増大され、この周波数成分の種類が増大されたクロック
パルスは出力クロックパルスとして出力回路２に対して
出力される。Generally, when an input clock pulse indicating a reference phase is output from the reference clock pulse generation circuit 1, the type of the frequency component of the input clock pulse is sequentially increased by a multi-stage connected signal generation unit. The clock pulse whose frequency component type has been increased is output to the output circuit 2 as an output clock pulse.
【００２５】つぎに、本実施の形態に係るパルス発生装
置における信号生成ユニットの構成および動作について
説明する。なお、多段に連結された各信号生成ユニット
は、それぞれ処理能力は異なるが、同様の構成を備える
ので、以下の説明においては、ユニット１０とユニット
２０のみを説明する。Next, the configuration and operation of the signal generation unit in the pulse generator according to the present embodiment will be described. Although the signal generation units connected in multiple stages have different processing capacities, they have the same configuration. Therefore, in the following description, only the units 10 and 20 will be described.
【００２６】ユニット１０は、図１に示すように、遅延
手段としての遅延回路１１と、選択手段としてのマルチ
プレクサ回路１２と、タイミングパルス生成手段として
の遅延回路１３と、マルチプレクサ回路１２を制御する
制御回路１４とを備えて構成される。As shown in FIG. 1, the unit 10 includes a delay circuit 11 as delay means, a multiplexer circuit 12 as selection means, a delay circuit 13 as timing pulse generation means, and a control circuit for controlling the multiplexer circuit 12. And a circuit 14.
【００２７】遅延回路１１は、基準クロックパルス発生
回路１から出力された入力クロックパルス（クロックパ
ルスａ）の位相を所定時間遅延した遅延クロックパルス
（クロックパルスｂ）を生成する回路である。この遅延
回路１１によって生成されたクロックパルスｂは、マル
チプレクサ回路１２に対して出力される。The delay circuit 11 is a circuit for generating a delayed clock pulse (clock pulse b) obtained by delaying the phase of the input clock pulse (clock pulse a) output from the reference clock pulse generating circuit 1 by a predetermined time. The clock pulse b generated by the delay circuit 11 is output to the multiplexer circuit 12.
【００２８】マルチプレクサ回路１２は、クロックパル
スａ並びにクロックパルスｂのいずれかを所定の時間ご
とに選択することによって３種類の周波数成分を有する
クロックパルス（クロックパルスｃ）を出力する回路で
ある。このマルチプレクサ回路１２から出力されるクロ
ックパルスｃは、次段に連結されたユニット２０の入力
クロックパルスとなり、遅延回路２１およびマルチプレ
クサ回路２２に入力される。The multiplexer circuit 12 is a circuit that outputs a clock pulse (clock pulse c) having three kinds of frequency components by selecting one of the clock pulse a and the clock pulse b at predetermined time intervals. The clock pulse c output from the multiplexer circuit 12 becomes an input clock pulse of the unit 20 connected to the next stage, and is input to the delay circuit 21 and the multiplexer circuit 22.
【００２９】遅延回路１３は、マルチプレクサ回路１２
による選択に要する時間だけ入力クロックパルス（クロ
ックパルスａ）の位相を遅延したタイミングパルスを生
成する回路である。この遅延回路１３によって生成され
たタイミングパルスは、次段に連結されたユニット２０
の遅延回路２３および制御回路２４に対して出力され
る。The delay circuit 13 includes a multiplexer circuit 12
Is a circuit that generates a timing pulse in which the phase of the input clock pulse (clock pulse a) is delayed by the time required for selection by the above. The timing pulse generated by the delay circuit 13 is transmitted to the unit 20 connected to the next stage.
Are output to the delay circuit 23 and the control circuit 24.
【００３０】制御回路１４は、入力クロックパルスに基
づいてマルチプレクサ回路１２を制御する回路である。
このような制御回路１４としては、アップ・ダウン・カ
ウンタや乱数発生器などを用いることができる。アップ
・ダウン・カウンタを用いた場合には、マルチプレクサ
回路１２はクロックパルスａとクロックパルスｂとを規
則的に選択して出力するので、外部機器において、この
出力クロックパルスに基づいて入力クロックパルスを簡
単に復調することができる。The control circuit 14 controls the multiplexer circuit 12 based on the input clock pulse.
As such a control circuit 14, an up / down counter, a random number generator, or the like can be used. When the up / down counter is used, the multiplexer circuit 12 regularly selects and outputs the clock pulse a and the clock pulse b. Therefore, the external device outputs the input clock pulse based on the output clock pulse. It can be easily demodulated.
【００３１】また、乱数発生器を用いた場合には、マル
チプレクサ回路１２はクロックパルスａとクロックパル
スｂとをランダムに選択して出力するので、出力クロッ
クパルスの無線周波干渉をより一層低減することができ
る。When the random number generator is used, the multiplexer circuit 12 selects and outputs the clock pulse a and the clock pulse b at random, so that the radio frequency interference of the output clock pulse can be further reduced. Can be.
【００３２】また、ユニット２０は、図１に示すよう
に、前段の信号生成ユニットとしてのユニット１０に連
結され、このユニット１０と同様、遅延手段としての遅
延回路２１と、選択手段としてのマルチプレクサ回路２
２と、タイミングパルス生成手段としての遅延回路２３
と、マルチプレクサ回路２２を制御する制御回路２４と
を備えて構成される。As shown in FIG. 1, the unit 20 is connected to a unit 10 as a signal generating unit at the preceding stage, and like the unit 10, a delay circuit 21 as a delay unit and a multiplexer circuit as a selection unit. 2
2 and a delay circuit 23 as a timing pulse generating means
And a control circuit 24 for controlling the multiplexer circuit 22.
【００３３】遅延回路２１は、ユニット１０のマルチプ
レクサ回路１２から出力されたクロックパルスｃの位相
を所定時間遅延した遅延クロックパルス（クロックパル
スｄ）を生成する回路である。この遅延回路２１によっ
て生成されたクロックパルスｄは、マルチプレクサ回路
２２に対して出力される。The delay circuit 21 is a circuit that generates a delayed clock pulse (clock pulse d) obtained by delaying the phase of the clock pulse c output from the multiplexer circuit 12 of the unit 10 by a predetermined time. The clock pulse d generated by the delay circuit 21 is output to the multiplexer circuit 22.
【００３４】マルチプレクサ回路２２は、クロックパル
スｃ並びにクロックパルスｄのいずれかを所定の時間ご
とに選択することによって９種類の周波数成分を有する
クロックパルス（出力クロックパルス）を出力する回路
である。なお、このマルチプレクサ回路２２から出力さ
れるクロックパルスも、ユニット１０のマルチプレクサ
回路１２から出力されるクロックパルスと同様、次段に
連結されたユニットの入力クロックパルスとなる。The multiplexer circuit 22 is a circuit that outputs a clock pulse (output clock pulse) having nine types of frequency components by selecting one of the clock pulse c and the clock pulse d at predetermined time intervals. The clock pulse output from the multiplexer circuit 22 is also the input clock pulse of the unit connected to the next stage, similarly to the clock pulse output from the multiplexer circuit 12 of the unit 10.
【００３５】遅延回路２３は、マルチプレクサ回路２２
による選択に要する時間だけユニット１０の遅延回路１
３によって生成されたタイミングパルスの位相を遅延し
たタイミングパルスを生成する回路である。なお、この
遅延回路２３によって生成されたタイミングパルスも、
ユニット１０の遅延回路１３によって生成されたタイミ
ングパルスと同様、次段に連結されたユニットに対して
出力される。The delay circuit 23 includes a multiplexer circuit 22
Delay circuit 1 of unit 10 for the time required for selection by
3 is a circuit for generating a timing pulse obtained by delaying the phase of the timing pulse generated by Step 3. The timing pulse generated by the delay circuit 23 also
Like the timing pulse generated by the delay circuit 13 of the unit 10, the signal is output to the unit connected to the next stage.
【００３６】制御回路２４は、ユニット１０の遅延回路
１３によって生成されたタイミングパルスに基づいてマ
ルチプレクサ回路２２を制御する回路である。なお、こ
のような制御回路２４としては、ユニット１０の制御回
路１４と同様、アップ・ダウン・カウンタや乱数発生器
などを適用することができる。The control circuit 24 controls the multiplexer circuit 22 based on the timing pulse generated by the delay circuit 13 of the unit 10. As the control circuit 24, an up / down counter, a random number generator, and the like can be applied as in the control circuit 14 of the unit 10.
【００３７】つぎに、上記のように構成されたパルス発
生装置における出力クロックパルスについて説明する。
なお、以下の説明においては、２つの信号生成ユニット
（ユニット１０およびユニット２０）を設けた場合につ
いて説明する。図２は、本実施の形態に係るパルス発生
装置における出力クロックパルスの例を示す説明図であ
る。Next, the output clock pulse in the pulse generator configured as described above will be described.
In the following description, a case where two signal generation units (unit 10 and unit 20) are provided will be described. FIG. 2 is an explanatory diagram illustrating an example of an output clock pulse in the pulse generator according to the present embodiment.
【００３８】図２において、クロックパルスａは、基準
クロックパルス発生回路１から入力された入力クロック
パルスであり、クロックパルスｂは、遅延回路１１によ
ってクロックパルスａの位相を遅延して生成された遅延
クロックパルスであり、クロックパルスｃは、マルチプ
レクサ回路１２によってクロックパルスａ並びにクロッ
クパルスｂのいずれかを所定の時間ごとに選択して出力
されたクロックパルスである。In FIG. 2, a clock pulse a is an input clock pulse input from the reference clock pulse generation circuit 1, and a clock pulse b is a delay generated by delaying the phase of the clock pulse a by the delay circuit 11. The clock pulse c is a clock pulse output by selecting any one of the clock pulse a and the clock pulse b by the multiplexer circuit 12 at every predetermined time.
【００３９】すなわち、マルチプレクサ回路１２は、制
御回路１４の制御によって、時間ｔ１ではクロックパル
スａを選択して出力し、時間ｔ２ではクロックパルスａ
を選択して出力し、時間ｔ３ではクロックパルスａを選
択して出力し、時間ｔ４ではクロックパルスｂを選択し
て出力し、時間ｔ５ではクロックパルスａを選択して出
力し、時間ｔ６ではクロックパルスｂを選択して出力
し、時間ｔ７ではクロックパルスａを選択して出力し、
時間ｔ８ではクロックパルスｂを選択して出力し、時間
ｔ９ではクロックパルスａを選択して出力する。この結
果、マルチプレクサ回路１２から出力されるクロックパ
ルスｃは、３種類の周波数成分を有することとなる。That is, under the control of the control circuit 14, the multiplexer circuit 12 selects and outputs the clock pulse a at time t1, and outputs the clock pulse a at time t2.
At time t3, the clock pulse a is selected and output. At time t4, the clock pulse b is selected and output. At time t5, the clock pulse a is selected and output. At time t6, the clock pulse is selected. The pulse b is selected and output. At time t7, the clock pulse a is selected and output.
At time t8, the clock pulse b is selected and output, and at time t9, the clock pulse a is selected and output. As a result, the clock pulse c output from the multiplexer circuit 12 has three types of frequency components.
【００４０】また、図２において、クロックパルスｄ
は、遅延回路２１によってクロックパルスｃの位相を遅
延して生成された遅延クロックパルスであり、出力クロ
ックパルスは、マルチプレクサ回路２２によってクロッ
クパルスｃ並びにクロックパルスｄのいずれかを所定の
時間ごとに選択して出力されたクロックパルスである。In FIG. 2, the clock pulse d
Is a delayed clock pulse generated by delaying the phase of the clock pulse c by the delay circuit 21. The output clock pulse is selected from the clock pulse c and the clock pulse d by the multiplexer circuit 22 at predetermined time intervals. This is a clock pulse output as a result.
【００４１】すなわち、マルチプレクサ回路２２は、制
御回路２４の制御によって、時間ｔ１ではクロックパル
スｃを選択して出力し、時間ｔ２ではクロックパルスｄ
を選択して出力し、時間ｔ３ではクロックパルスｃを選
択して出力し、時間ｔ４ではクロックパルスｃを選択し
て出力し、時間ｔ５ではクロックパルスｄを選択して出
力し、時間ｔ６ではクロックパルスｃを選択して出力
し、時間ｔ７ではクロックパルスｃを選択して出力し、
時間ｔ８ではクロックパルスｄを選択して出力し、時間
ｔ９ではクロックパルスｃを選択して出力する。この結
果、マルチプレクサ回路２２から出力される出力クロッ
クパルスは、９種類の周波数成分を有することとなる。That is, under the control of the control circuit 24, the multiplexer circuit 22 selects and outputs the clock pulse c at time t1, and outputs the clock pulse d at time t2.
At time t3, the clock pulse c is selected and output, at time t4, the clock pulse c is selected and output, at time t5, the clock pulse d is selected and output, and at time t6, the clock pulse is selected. The pulse c is selected and output. At time t7, the clock pulse c is selected and output.
At time t8, the clock pulse d is selected and output, and at time t9, the clock pulse c is selected and output. As a result, the output clock pulse output from the multiplexer circuit 22 has nine types of frequency components.
【００４２】このように、１つのユニット内に１つの遅
延回路を設けたユニットをｎ段に連結することによっ
て、（３n）種類の周波数成分を有する出力クロックパ
ルスを発生することができる。図３は、従来技術および
本願発明における遅延回路数と周波数成分数との関係を
示した図である。同図において、△は従来技術における
遅延回路数と周波数成分数との関係を表し、○は本願発
明における遅延回路数と周波数成分数との関係を表す。As described above, by connecting units having one delay circuit in one unit to n stages, an output clock pulse having (3 n ) kinds of frequency components can be generated. FIG. 3 is a diagram showing the relationship between the number of delay circuits and the number of frequency components in the prior art and the present invention. In the figure, △ represents the relationship between the number of delay circuits and the number of frequency components in the prior art, and ○ represents the relationship between the number of delay circuits and the number of frequency components in the present invention.
【００４３】図３（ａ）に示すように、同数の遅延回路
を用いた場合、本願発明の方が従来技術よりも多くの周
波数成分数を有する出力クロックパルスを発生すること
ができる。すなわち、図３（ｂ）に示すように、所望の
周波数成分数を有する出力クロックパルスを発生したい
場合には、本願発明の方が従来技術よりも少ない数の遅
延回路の構成によってこれを達成することができる。As shown in FIG. 3A, when the same number of delay circuits are used, the present invention can generate an output clock pulse having a larger number of frequency components than the conventional technique. That is, as shown in FIG. 3B, when it is desired to generate an output clock pulse having a desired number of frequency components, the present invention achieves this by using a configuration of a smaller number of delay circuits than in the prior art. be able to.
【００４４】上述してきたように、本実施の形態では、
入力クロックパルス並びにこの入力クロックパルスの位
相を遅延した遅延クロックパルスのいずれかを所定の時
間ごとに選択して出力するとともに、この選択に要した
時間だけ入力クロックパルスの位相を遅延したタイミン
グパルスを出力するユニット（ユニット１０、ユニット
２０など）を多段に連結したので、簡便な構成によって
多数の周波数成分を有する出力クロックパルスを発生す
ることができる。As described above, in this embodiment,
Any one of the input clock pulse and the delayed clock pulse obtained by delaying the phase of the input clock pulse is selected and output at predetermined intervals, and the timing pulse obtained by delaying the phase of the input clock pulse by the time required for the selection is output. Since the output units (unit 10, unit 20, etc.) are connected in multiple stages, an output clock pulse having a large number of frequency components can be generated with a simple configuration.
【００４５】また、本実施の形態では、遅延回路（遅延
回路１１、遅延回路２１など）が各ユニットに入力され
た入力クロックパルスの位相を遅延した遅延クロックパ
ルスを生成し、マルチプレクサ回路（マルチプレクサ回
路１２、マルチプレクサ回路２２など）が遅延クロック
パルス並びに入力クロックパルスのいずれかを選択して
出力し、遅延回路（遅延回路１３、遅延回路２３など）
がマルチプレクサ回路の選択に要する時間だけ入力クロ
ックパルスの位相を遅延したタイミングパルスを生成す
るように各ユニットを構成したので、使用部品点数の低
減を図りつつ多数の周波数成分を有する出力クロックパ
ルスを発生することができる。In this embodiment, the delay circuit (delay circuit 11, delay circuit 21, etc.) generates a delayed clock pulse in which the phase of the input clock pulse input to each unit is delayed, and the multiplexer circuit (multiplexer circuit) 12, a multiplexer circuit 22 or the like) selects and outputs one of the delay clock pulse and the input clock pulse, and outputs a delay circuit (the delay circuit 13, the delay circuit 23 and the like).
Configured each unit to generate a timing pulse with the phase of the input clock pulse delayed by the time required to select the multiplexer circuit, so that an output clock pulse having many frequency components was generated while reducing the number of components used can do.
【００４６】また、本実施の形態では、前段のユニット
１０のマルチプレクサ回路１２から出力された出力クロ
ックパルスを次段のユニット２０の入力クロックパルス
とし、次段のユニット２０のマルチプレクサ回路２２
は、前段のユニット１０の遅延回路１３によって生成さ
れたタイミングパルスに基づいて、入力クロックパルス
並びに遅延クロックパルスのいずれかを選択して出力す
るよう構成したので、効率良く多数の周波数成分を有す
る出力クロックパルスを発生することができる。Further, in this embodiment, the output clock pulse output from the multiplexer circuit 12 of the unit 10 at the preceding stage is used as the input clock pulse of the unit 20 at the next stage, and the multiplexer circuit 22 of the unit 20 at the next stage.
Is configured to select and output either the input clock pulse or the delayed clock pulse based on the timing pulse generated by the delay circuit 13 of the preceding unit 10, so that the output having a large number of frequency components can be efficiently performed. Clock pulses can be generated.
【００４７】[0047]
【発明の効果】以上説明したように、請求項１の発明に
よれば、前記入力パルス並びに一または複数の遅延パル
スのいずれかを選択して出力するとともに、該選択に要
する時間だけ前記入力パルスの位相を遅延したタイミン
グパルスを出力する信号生成ユニットを多段に連結する
こととしたので、簡便な構成によって多数の周波数成分
を有する出力パルスを発生することが可能なパルス発生
装置が得られるという効果を奏する。As described above, according to the first aspect of the present invention, the input pulse and one or a plurality of delay pulses are selected and output, and the input pulse is selected for the time required for the selection. The signal generation units that output timing pulses delayed in phase are connected in multiple stages, so that a pulse generator capable of generating output pulses having many frequency components with a simple configuration can be obtained. To play.
【００４８】また、請求項２の発明によれば、各信号生
成ユニットは、前記入力パルスの位相を遅延する一また
は複数の遅延手段と、前記遅延手段によって位相が遅延
された一または複数の遅延パルス並びに前記入力パルス
のいずれかを選択して出力する選択手段と、前記選択手
段による選択に要する時間だけ前記入力パルスの位相を
遅延したタイミングパルスを生成するタイミングパルス
生成手段と、を備えることとしたので、使用部品点数の
低減を図りつつ多数の周波数成分を有する出力パルスを
発生することが可能なパルス発生装置が得られるという
効果を奏する。According to the second aspect of the present invention, each signal generating unit includes one or more delay means for delaying the phase of the input pulse, and one or more delay means for delaying the phase by the delay means. Selecting means for selecting and outputting any of the pulse and the input pulse; and timing pulse generating means for generating a timing pulse in which the phase of the input pulse is delayed by a time required for the selection by the selecting means. Therefore, there is an effect that a pulse generator capable of generating an output pulse having a large number of frequency components while reducing the number of used parts can be obtained.
【００４９】また、請求項３の発明によれば、前段の信
号生成ユニットの選択手段から出力されたパルスを次段
の信号生成ユニットの入力パルスとし、各信号生成ユニ
ットの選択手段は、前段の信号生成ユニットのタイミン
グパルス生成手段によって生成されたタイミングパルス
に基づいて、前記遅延手段によって位相が遅延された一
または複数の遅延パルス並びに前記入力パルスのいずれ
かを選択して出力することとしたので、効率良く多数の
周波数成分を有する出力クロックパルスを発生すること
が可能なパルス発生装置が得られるという効果を奏す
る。According to the third aspect of the present invention, the pulse output from the selection means of the preceding signal generation unit is used as the input pulse of the next signal generation unit, and the selection means of each signal generation unit outputs Based on the timing pulse generated by the timing pulse generation means of the signal generation unit, one or a plurality of delay pulses whose phases are delayed by the delay means and any of the input pulses are selected and output. Thus, a pulse generator capable of efficiently generating an output clock pulse having a large number of frequency components can be obtained.
【００５０】また、請求項４の発明によれば、前記選択
手段は、前記遅延手段によって位相が遅延された一また
は複数の遅延パルス並びに前記入力パルスのいずれかを
規則的に選択することとしたので、外部機器において、
簡単に出力パルスに基づいて入力パルスを復調すること
が可能なパルス発生装置が得られるという効果を奏す
る。According to a fourth aspect of the present invention, the selecting means regularly selects one or more of the delayed pulse whose phase is delayed by the delay means and the input pulse. So, in external equipment,
There is an effect that a pulse generator capable of easily demodulating an input pulse based on an output pulse can be obtained.
【００５１】また、請求項５の発明によれば、前記選択
手段は、前記遅延手段によって位相が遅延された一また
は複数の遅延パルス並びに前記入力パルスのいずれかを
ランダムに選択することとしたので、出力パルスの無線
周波干渉をより一層低減することが可能なパルス発生装
置が得られるという効果を奏する。According to the fifth aspect of the present invention, the selecting means randomly selects one or more of the delay pulse whose phase is delayed by the delay means and the input pulse. Thus, a pulse generator capable of further reducing the radio frequency interference of the output pulse can be obtained.
【図１】本実施の形態に係るパルス発生装置の構成図で
ある。FIG. 1 is a configuration diagram of a pulse generator according to the present embodiment.
【図２】本実施の形態に係るパルス発生装置における出
力クロックパルスの例を示す説明図である。FIG. 2 is an explanatory diagram showing an example of an output clock pulse in the pulse generator according to the present embodiment.
【図３】従来技術および本願発明における遅延回路数と
周波数成分数との関係を示した図である。FIG. 3 is a diagram showing the relationship between the number of delay circuits and the number of frequency components in the prior art and the present invention.
【図４】従来技術に係る位相変調クロックパルス発生器
の構成図である。FIG. 4 is a configuration diagram of a phase modulation clock pulse generator according to the related art.
【図５】従来技術に係る位相変調クロックパルス発生器
における周波数拡散を説明するための説明図である。FIG. 5 is an explanatory diagram for explaining frequency spreading in a phase modulation clock pulse generator according to the related art.
【図６】従来技術に係る位相変調クロックパルス発生器
における周波数拡散を説明するための説明図である。FIG. 6 is an explanatory diagram for explaining frequency spreading in a phase modulation clock pulse generator according to the related art.
【図７】従来技術に係る位相変調クロックパルス発生器
における周波数拡散を説明するための説明図である。FIG. 7 is an explanatory diagram for explaining frequency spreading in a phase modulation clock pulse generator according to the related art.
１，４０ 基準クロックパルス発生回路 ２，４５ 出力回路 １０，２０ ユニット １１，２１，４１，４２ 遅延回路 １２，２２，４３ マルチプレクサ回路 １３，２３ 遅延回路 １４，２４，４４ 制御回路 1,40 Reference clock pulse generation circuit 2,45 Output circuit 10,20 unit 11,21,41,42 Delay circuit 12,22,43 Multiplexer circuit 13,23 Delay circuit 14,24,44 Control circuit
Claims (5)
数の遅延パルスを生成し、該遅延パルスまたは前記入力
パルスのいずれかを所定の時間ごとに選択して出力パル
スを発生するパルス発生装置において、 前記入力パルス並びに一または複数の遅延パルスのいず
れかを選択して出力するとともに、該選択に要する時間
だけ前記入力パルスの位相を遅延したタイミングパルス
を出力する信号生成ユニットを多段に連結したことを特
徴とするパルス発生装置。1. A pulse generator for generating one or a plurality of delayed pulses whose input pulses are delayed in phase and selecting one of the delayed pulses or the input pulses at predetermined time intervals to generate an output pulse. A multi-stage signal generation unit for selecting and outputting one of the input pulse and one or a plurality of delay pulses and outputting a timing pulse delayed by a phase required for the selection by a time required for the selection; A pulse generator.
の位相を遅延する一または複数の遅延手段と、前記遅延
手段によって位相が遅延された一または複数の遅延パル
ス並びに前記入力パルスのいずれかを選択して出力する
選択手段と、前記選択手段による選択に要する時間だけ
前記入力パルスの位相を遅延したタイミングパルスを生
成するタイミングパルス生成手段と、を備えたことを特
徴とする請求項１に記載のパルス発生装置。2. Each of the signal generation units includes one or a plurality of delay units for delaying a phase of the input pulse, one or a plurality of delay pulses whose phases are delayed by the delay unit, and one of the input pulses. 2. The apparatus according to claim 1, further comprising a selection unit configured to select and output, and a timing pulse generation unit configured to generate a timing pulse in which a phase of the input pulse is delayed by a time required for the selection by the selection unit. 3. Pulse generator.
出力されたパルスを次段の信号生成ユニットの入力パル
スとし、各信号生成ユニットの選択手段は、前段の信号
生成ユニットのタイミングパルス生成手段によって生成
されたタイミングパルスに基づいて、前記遅延手段によ
って位相が遅延された一または複数の遅延パルス並びに
前記入力パルスのいずれかを選択して出力することを特
徴とする請求項２に記載のパルス発生装置。3. The pulse output from the selection means of the preceding signal generation unit is used as the input pulse of the next signal generation unit, and the selection means of each signal generation unit is controlled by the timing pulse generation means of the preceding signal generation unit. 3. The pulse generator according to claim 2, wherein one or more of the delay pulse whose phase is delayed by the delay unit and the input pulse are selected and output based on the generated timing pulse. apparatus.
位相が遅延された一または複数の遅延パルス並びに前記
入力パルスのいずれかを規則的に選択することを特徴と
する請求項２または３に記載のパルス発生装置。4. The apparatus according to claim 2, wherein said selecting means regularly selects one or a plurality of delay pulses whose phases are delayed by said delay means and said input pulse. Pulse generator.
位相が遅延された一または複数の遅延パルス並びに前記
入力パルスのいずれかをランダムに選択することを特徴
とする請求項２または３に記載のパルス発生装置。5. The apparatus according to claim 2, wherein said selecting means randomly selects one or a plurality of delayed pulses whose phases are delayed by said delay means and any one of said input pulses. Pulse generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000032388A JP2001223568A (en) | 2000-02-09 | 2000-02-09 | Pulse generating device |
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|---|---|
| JP2001223568A true JP2001223568A (en) | 2001-08-17 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100656339B1 (en) | 2003-12-26 | 2006-12-11 | 한국전자통신연구원 | Pulse signal generator for ultra-wide band radio transceiving and radio transceiver having the same |
| CN101604967B (en) * | 2008-06-12 | 2011-07-27 | 智原科技股份有限公司 | SS clock generator and SS clock generating method |
-
2000
- 2000-02-09 JP JP2000032388A patent/JP2001223568A/en active Pending
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| CN101604967B (en) * | 2008-06-12 | 2011-07-27 | 智原科技股份有限公司 | SS clock generator and SS clock generating method |
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