JP2002169623A - Analog/digital combined type semiconductor integrated circuit and phasing method for clock in analog/digital combined type semiconductor integrated circuit - Google Patents
Analog/digital combined type semiconductor integrated circuit and phasing method for clock in analog/digital combined type semiconductor integrated circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、アナログ回路お
よびディジタル回路が同一の半導体基板上に形成された
アナログ／ディジタル混載型半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog / digital hybrid semiconductor integrated circuit in which an analog circuit and a digital circuit are formed on the same semiconductor substrate.
【０００２】また、この発明は上記アナログ回路を動作
させるアナログ回路用クロック信号の位相を調整するア
ナログ／ディジタル混載型半導体集積回路におけるクロ
ックの位相調整方法に関する。[0002] The present invention also relates to a clock phase adjusting method in an analog / digital hybrid semiconductor integrated circuit for adjusting the phase of an analog circuit clock signal for operating the analog circuit.
【０００３】[0003]
【従来の技術】従来より、大規模化しつつあるシステム
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉ
ｏｎ）に対して、小型化、低消費電力化、高速化の要求
があった。この要求に対して、アナログ／ディジタル変
換回路（Ａ／Ｄ変換回路）やディジタル／アナログ変換
回路（Ｄ／Ａ変換回路）等のアナログ回路とディジタル
回路とを同一の半導体基板上に形成したアナログ／ディ
ジタル混載型半導体集積回路（以下、単に半導体集積回
路と言う。）が提案された。2. Description of the Related Art Conventionally, a large scale system LSI (Large Scale Integral) has been developed.
on), there has been a demand for miniaturization, low power consumption, and high speed. In response to this requirement, an analog / digital conversion circuit (A / D conversion circuit), a digital / analog conversion circuit (D / A conversion circuit), and other analog circuits and digital circuits formed on the same semiconductor substrate. 2. Description of the Related Art A digital hybrid semiconductor integrated circuit (hereinafter, simply referred to as a semiconductor integrated circuit) has been proposed.
【０００４】しかし、上記半導体集積回路では、ディジ
タル回路の動作時に発生するノイズ（以下、ディジタル
ノイズと言う。）が、電源、グランド、基板等を介し
て、アナログ回路に回り込み、該アナログ回路の動作に
悪影響を与えることが問題になっている。上記ディジタ
ルノイズは、ディジタル回路を動作させるために該ディ
ジタル回路に入力するディジタル回路用クロック信号に
同期して発生することが分かっている。However, in the above-mentioned semiconductor integrated circuit, noise (hereinafter, referred to as digital noise) generated during the operation of the digital circuit goes around the analog circuit via a power supply, a ground, a substrate, and the like, and the operation of the analog circuit operates. The problem is that it has an adverse effect. It is known that the digital noise is generated in synchronization with a digital circuit clock signal input to the digital circuit in order to operate the digital circuit.
【０００５】上記ディジタルノイズを回避する技術とし
て、すでに、 アナログ回路の動作中にディジタル回路を停止させる
（特開平８−３２９０３５号）、 ディジタルノイズが発生したとき、該ディジタルノイ
ズが減衰するのに十分な時間だけアナログ回路用のクロ
ック発生回路、または入出力モジュールに禁止信号を送
り、アナログ回路を停止させる（特開平９−１２１１９
４号）、ことが提案されている。As a technique for avoiding the digital noise, the digital circuit is already stopped during the operation of the analog circuit (Japanese Patent Application Laid-Open No. H8-329035). When the digital noise occurs, it is enough to attenuate the digital noise. A prohibition signal is sent to a clock generation circuit for an analog circuit or an input / output module for a short time to stop the analog circuit.
No. 4).
【０００６】しかし、上記、はディジタルノイズを
回避するために、一時的にアナログ回路を停止させてお
り、上述の高速化の要求に反するものであった。However, in the above, the analog circuit is temporarily stopped in order to avoid digital noise, which is contrary to the above demand for high speed.
【０００７】そこで、上述の高速化の要求に反すること
なく、ディジタルノイズを回避する技術として、 アナログ回路用クロック信号をディジタル回路用クロ
ック信号よりもディジタルノイズが減衰するのに十分な
時間だけ遅延させる（特開平６−１６２２２４号）、 ディジタル回路用のクロック信号よりもアナログ回路
用クロック信号の位相を進める（特開平１０−９７４３
２号）、ことが提案された。Therefore, as a technique for avoiding digital noise without violating the above demand for high speed, a clock signal for an analog circuit is delayed by a time sufficient for the digital noise to attenuate more than a clock signal for a digital circuit. (JP-A-6-162224), the phase of a clock signal for an analog circuit is advanced from that of a clock signal for a digital circuit (JP-A-10-9743).
No. 2).
【０００８】上記、は、上述の、のようにディ
ジタル回路を停止させないことから、上述の高速化の要
求に反しない技術として注目されている。[0008] The above is attracting attention as a technique which does not violate the above demand for high speed because the digital circuit is not stopped as described above.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、一般的
な半導体集積回路には複数のディジタル回路、例えばデ
ィジタルサーボ回路、ＡＴＲＡＣ（Ａｄａｐｔｉｖｅ
Ｔｒａｎｓｆｏｒｍ Ａｃｏｕｓｔｉｃ Ｃｏｄｉｎ
ｇ）回路、エンコーダ／デコーダ回路、ディジタルＩ／
Ｏ回路等、が半導体基板上に形成されている。そして、
これら複数のディジタル回路は単一のディジタル回路用
クロック信号で動作させるのではなく、ディジタル回路
毎に周期、および位相を調整したディジタル回路用クロ
ック信号で動作させている。このように、一般的な半導
体集積回路では複数のディジタル回路用クロック信号が
用いられている。However, a general semiconductor integrated circuit includes a plurality of digital circuits, for example, a digital servo circuit, an ATRAC (Adaptive).
Transform Acoustic Codin
g) circuit, encoder / decoder circuit, digital I /
An O circuit and the like are formed on a semiconductor substrate. And
The plurality of digital circuits are not operated by a single digital circuit clock signal, but are operated by a digital circuit clock signal whose period and phase are adjusted for each digital circuit. Thus, a plurality of digital circuit clock signals are used in a general semiconductor integrated circuit.
【００１０】なお、複数のディジタル回路を同一のディ
ジタル回路用クロック信号で動作させることもある。In some cases, a plurality of digital circuits are operated by the same digital circuit clock signal.
【００１１】一方、上記、の技術は半導体集積回路
で利用されるディジタル回路用クロック信号が１つであ
ることを前提にしたものであった。複数のディジタル回
路用クロック信号を用いた半導体集積回路では、各ディ
ジタル回路用クロック信号の立ち上がりに同期してディ
ジタルノイズが発生する。したがって、上述の、の
ように特定のディジタル回路用クロック信号の立ち上が
りに基づいて、アナログ回路用クロック信号の位相を調
整しても、上記特定のディジタル回路用クロック信号に
同期して発生するディジタルノイズを回避することがで
きるだけであり、他のディジタル回路用クロック信号に
同期して発生するディジタルノイズについては回避でき
なかった。On the other hand, the above technique is based on the premise that there is one digital circuit clock signal used in a semiconductor integrated circuit. In a semiconductor integrated circuit using a plurality of digital circuit clock signals, digital noise is generated in synchronization with the rise of each digital circuit clock signal. Therefore, even if the phase of the analog circuit clock signal is adjusted based on the rise of the specific digital circuit clock signal as described above, the digital noise generated in synchronization with the specific digital circuit clock signal may be adjusted. However, digital noise generated in synchronization with another digital circuit clock signal cannot be avoided.
【００１２】また、上記、の技術はディジタル回路
用クロック信号とアナログ回路用クロック信号との周期
が等しいことを前提にしたものであった。しかし、アナ
ログ回路はディジタル回路に比べて動作速度が遅いこと
から、通常アナログ回路用クロック信号の周期がディジ
タル回路用クロック信号の周期よりも長い。そして、デ
ィジタル回路用クロック信号とアナログ回路用クロック
信号との周期が異なると、ディジタル回路用クロック信
号の立ち上がりタイミングに対するアナログ回路用クロ
ック信号の立ち上がりタイミングが変化することから、
上記、の技術を適用してもディジタルノイズを十分
に回避することができなかった。The above technique is based on the premise that the period of the digital circuit clock signal is equal to the period of the analog circuit clock signal. However, since the operating speed of an analog circuit is lower than that of a digital circuit, the cycle of the clock signal for the analog circuit is usually longer than the cycle of the clock signal for the digital circuit. If the cycle of the digital circuit clock signal is different from the cycle of the analog circuit clock signal, the rising timing of the analog circuit clock signal with respect to the rising timing of the digital circuit clock signal changes.
Even if the above technique is applied, digital noise cannot be sufficiently avoided.
【００１３】この発明の目的は、ディジタル回路ととも
に同一の半導体基板上に形成されたアナログ回路へのデ
ィジタルノイズの悪影響を十分に回避することができる
アナログ／ディジタル混載型半導体集積回路、およびア
ナログ／ディジタル混載型半導体集積回路におけるクロ
ックの位相調整方法を提供することにある。An object of the present invention is to provide an analog / digital hybrid type semiconductor integrated circuit which can sufficiently avoid the adverse effects of digital noise on an analog circuit formed on the same semiconductor substrate together with a digital circuit, and an analog / digital integrated circuit. It is an object of the present invention to provide a clock phase adjusting method in an embedded semiconductor integrated circuit.
【００１４】[0014]
【課題を解決するための手段】この発明のアナログ／デ
ィジタル混載型半導体集積回路は、上記課題を解決する
ために以下の構成を備えている。An analog / digital hybrid semiconductor integrated circuit according to the present invention has the following arrangement to solve the above-mentioned problems.
【００１５】（１）アナログ回路およびディジタル回路
を同一の半導体基板上に形成したアナログ／ディジタル
混載型半導体集積回路において、外部から入力された高
速クロック信号を分周し、上記アナログ回路用クロック
信号および上記ディジタル回路用クロック信号を出力す
るクロック信号出力部と、上記クロック信号出力部から
出力された上記アナログ回路用クロック信号について、
周期を変えずに位相を調整した位相調整後アナログ回路
用クロック信号を上記アナログ回路に入力する位相調整
部と、を備え、上記位相調整部は、上記高速クロック信
号に基づいて上記アナログ回路用クロック信号の周期を
変えずに位相を異ならせた複数のクロック信号を生成す
る機能、および前記複数のクロック信号の中で指定され
たクロック信号を上記位相調整後アナログ回路用クロッ
ク信号として上記アナログ回路に入力する機能を有す
る。(1) In an analog / digital mixed type semiconductor integrated circuit in which an analog circuit and a digital circuit are formed on the same semiconductor substrate, a high-speed clock signal input from the outside is frequency-divided and the analog circuit clock signal and A clock signal output unit that outputs the digital circuit clock signal, and the analog circuit clock signal output from the clock signal output unit,
A phase adjustment unit that inputs a phase-adjusted analog circuit clock signal whose phase has been adjusted without changing the period to the analog circuit, wherein the phase adjustment unit is configured to control the analog circuit clock based on the high-speed clock signal. A function of generating a plurality of clock signals having different phases without changing the signal period, and a clock signal designated among the plurality of clock signals as the phase-adjusted analog circuit clock signal to the analog circuit. It has a function to input.
【００１６】上記構成では、クロック信号出力部が外部
から入力された高速クロック信号を分周したアナログ回
路用クロック信号およびディジタル回路用クロック信号
を出力する。半導体基板上に形成されているディジタル
回路には、上記クロック信号出力部から出力されたディ
ジタル回路用クロック信号が直接入力される。一方、ア
ナログ回路には上記クロック信号出力部から出力された
アナログ回路用クロック信号が直接入力されるのではな
く、位相調整部で周期を変えずに位相を調整した位相調
整後アナログ回路用クロック信号が入力される。In the above configuration, the clock signal output section outputs the analog circuit clock signal and the digital circuit clock signal obtained by dividing the high-speed clock signal input from the outside. The digital circuit clock signal output from the clock signal output unit is directly input to the digital circuit formed on the semiconductor substrate. On the other hand, the analog circuit clock signal output from the clock signal output unit is not directly input to the analog circuit, but the phase-adjusted analog circuit clock signal whose phase is adjusted without changing the cycle by the phase adjustment unit. Is entered.
【００１７】ここで、位相調整部は上記クロック信号出
力部から出力されたアナログ回路用クロック信号につい
て、周期を変えずに位相を異ならせた複数のクロック信
号を生成し、この複数のクロック信号の中で指定された
クロック信号を位相調整後アナログ回路用クロック信号
として出力する。Here, the phase adjusting section generates a plurality of clock signals having different phases without changing the cycle with respect to the analog circuit clock signal output from the clock signal output section. The clock signal designated therein is output as an analog circuit clock signal after the phase adjustment.
【００１８】位相調整部における位相の調整は、例えば
上記高速クロック信号の立ち上がりタイミングや、立ち
下がりタイミングを基準にして行えばよい。The adjustment of the phase by the phase adjusting section may be performed, for example, with reference to the rising timing or falling timing of the high-speed clock signal.
【００１９】また、位相調整部において生成された上記
複数のクロック信号の中で、アナログ回路のＳ／Ｎ比が
最小となるクロック信号をアナログ回路に入力する位相
調整後アナログ回路用クロック信号に指定すれば、アナ
ログ回路におけるディジタルノイズを十分に回避するこ
とができる。Also, of the plurality of clock signals generated by the phase adjustment section, a clock signal having the minimum S / N ratio of the analog circuit is designated as a phase-adjusted analog circuit clock signal to be input to the analog circuit. Then, digital noise in the analog circuit can be sufficiently avoided.
【００２０】また、位相調整部において生成された上記
複数のクロック信号の中で、アナログ回路における配線
間のクロストークノイズが最小となるクロック信号をア
ナログ回路に入力する位相調整後アナログ回路用クロッ
ク信号に指定すれば、アナログ回路におけるクロストー
クノイズを十分に回避することができる。A phase-adjusted analog circuit clock signal for inputting, to the analog circuit, a clock signal that minimizes crosstalk noise between wires in the analog circuit among the plurality of clock signals generated by the phase adjustment unit. , Crosstalk noise in the analog circuit can be sufficiently avoided.
【００２１】さらに、位相調整部において生成された上
記複数のクロック信号の中で、アナログ回路における消
費電力が最小となるクロック信号をアナログ回路に入力
する位相調整後アナログ回路用クロック信号に指定すれ
ば、アナログ回路における消費電力を効果的に低減する
ことができる。[0021] Further, among the plurality of clock signals generated by the phase adjustment section, a clock signal which minimizes power consumption in the analog circuit is designated as a phase-adjusted analog circuit clock signal to be input to the analog circuit. Thus, the power consumption of the analog circuit can be effectively reduced.
【００２２】位相調整部において、生成された上記複数
のクロック信号の中で、どのクロック信号をアナログ回
路に入力する位相調整後アナログ回路用クロック信号に
指定するかについては、実際に動作させて、該アナログ
回路の特性を測定し、この測定結果に基づいて最適な特
性が得られるクロック信号を位相調整後アナログ回路用
クロック信号に指定すればよい。In the phase adjustment unit, which of the plurality of generated clock signals is designated as the clock signal for the analog circuit after the phase adjustment to be input to the analog circuit is actually operated. The characteristics of the analog circuit may be measured, and a clock signal that provides the optimum characteristics based on the measurement result may be designated as the clock signal for the analog circuit after the phase adjustment.
【００２３】また、このようにしてアナログ回路に入力
する位相調整後アナログ回路用クロック信号を決定する
ことで、ディジタル回路用クロック信号が複数用いられ
ているアナログ／ディジタル混載型半導体集積回路や、
ディジタル回路用クロック信号とアナログ回路用クロッ
ク信号の周期が異なるアナログ／ディジタル混載型半導
体集積回路においても、ディジタルノイズ等を十分に回
避することができる。By determining the phase-adjusted analog circuit clock signal to be input to the analog circuit in this manner, an analog / digital hybrid semiconductor integrated circuit using a plurality of digital circuit clock signals,
Even in an analog / digital hybrid semiconductor integrated circuit in which the cycle of the digital circuit clock signal and the cycle of the analog circuit clock signal are different, digital noise and the like can be sufficiently avoided.
【００２４】[0024]
【発明の実施の形態】以下、この発明の実施形態につい
て説明する。図１は、この発明の実施形態であるアナロ
グ／ディジタル混載型半導体集積回路の構成を示すブロ
ック図である。この実施形態のアナログ／ディジタル混
載型半導体集積回路１（以下、単に半導体集積回路１と
言う。）は、アナログ回路２およびディジタル回路３
（３Ａ、３Ｂ）を備えている。アナログ回路２は例えば
Ａ／Ｄ変換回路、Ｄ／Ａ変換回路であり、ディジタル回
路３は例えばディジタルサーボ回路、ＡＴＲＡＣ（Ａｄ
ａｐｔｉｖｅ Ｔｒａｎｓｆｏｒｍ Ａｃｏｕｓｔｉｃ
Ｃｏｄｉｎｇ）回路、エンコーダ／デコーダ回路、デ
ィジタルＩ／Ｏ回路である。この実施形態の半導体集積
回路１は、図示するように１つのアナログ回路２と、２
つのディジタル回路３Ａ、３Ｂを同一の半導体基板上に
形成したものである。Embodiments of the present invention will be described below. FIG. 1 is a block diagram showing a configuration of an analog / digital hybrid semiconductor integrated circuit according to an embodiment of the present invention. An analog / digital hybrid type semiconductor integrated circuit 1 (hereinafter, simply referred to as a semiconductor integrated circuit 1) of this embodiment includes an analog circuit 2 and a digital circuit 3
(3A, 3B). The analog circuit 2 is, for example, an A / D conversion circuit or a D / A conversion circuit, and the digital circuit 3 is, for example, a digital servo circuit, ATRAC (Ad
active Transform Acoustic
Coding) circuit, encoder / decoder circuit, and digital I / O circuit. The semiconductor integrated circuit 1 of this embodiment includes one analog circuit 2 and 2
One digital circuit 3A, 3B is formed on the same semiconductor substrate.
【００２５】また、図中に示す４は外部から入力された
高速クロック信号を分周する分周器である。分周器４
は、アナログ回路２に入力するアナログ回路用クロック
信号（以下、アナログクロックと言う。）、ディジタル
回路３Ａに入力するディジタル回路用クロック信号Ａ
（以下、ディジタルクロックＡと言う。）およびディジ
タル回路３Ｂに入力するディジタル回路用クロック信号
Ｂ（以下、ディジタルクロックＢと言う。）を出力す
る。A frequency divider 4 shown in the figure divides the frequency of a high-speed clock signal input from the outside. Divider 4
Are analog circuit clock signals (hereinafter, referred to as analog clocks) input to the analog circuit 2, and digital circuit clock signals A input to the digital circuit 3A.
(Hereinafter referred to as a digital clock A) and a digital circuit clock signal B (hereinafter referred to as a digital clock B) to be input to the digital circuit 3B.
【００２６】ディジタル回路３Ａ、３Ｂには、分周器４
から出力されたディジタルクロック信号Ａ、Ｂがそれぞ
れ入力される。一方、アナログ回路２には、分周器４か
ら出力されたアナログクロックが直接入力されるのでは
なく、以下に示すタイミングシフト回路５を介して入力
される。The digital circuits 3A and 3B include a frequency divider 4
The digital clock signals A and B output from are input respectively. On the other hand, the analog clock output from the frequency divider 4 is not directly input to the analog circuit 2 but is input via a timing shift circuit 5 described below.
【００２７】タイミングシフト回路５は、分周器４から
入力されたアナログクロックについて、周期を変えず
に、位相を調整したアナログクロック（以下、位相調整
後アナログクロックと言う。）をアナログ回路２に入力
する。なお、タイミングシフト回路５は分周器４から入
力されたアナログクロックと同位相の信号を位相調整後
アナログクロックとしてアナログ回路２に入力する場合
もある。The timing shift circuit 5 supplies an analog clock whose phase has been adjusted (hereinafter, referred to as a phase-adjusted analog clock) to the analog circuit 2 without changing the cycle of the analog clock input from the frequency divider 4. input. The timing shift circuit 5 may input a signal having the same phase as the analog clock input from the frequency divider 4 to the analog circuit 2 as a phase-adjusted analog clock.
【００２８】以下、タイミングシフト回路５について説
明する。図２は、タイミングシフト回路の構成を示す図
である。タイミングシフト回路５には、カウンタ１１と
レジスタ１２とが設けられている。カウンタ１１には、
分周器４から出力されたアナログクロックおよび、外部
から入力された高速クロックが入力される。また、レジ
スタ１２には、外部から入力された制御信号が入力され
る。Hereinafter, the timing shift circuit 5 will be described. FIG. 2 is a diagram illustrating a configuration of the timing shift circuit. The timing shift circuit 5 includes a counter 11 and a register 12. The counter 11 has
The analog clock output from the frequency divider 4 and the high-speed clock input from the outside are input. Further, a control signal input from the outside is input to the register 12.
【００２９】カウンタ１１は、入力されたアナログクロ
ックについて、高速クロックに基づいて周期を変えずに
位相を異ならせた複数のクロック信号を生成する。レジ
スタ１２は、入力された制御信号を保持するとともに、
この制御信号をカウンタ１１に入力する。カウンタ１１
は、生成した複数のクロック信号の中から、レジスタ１
２から入力された制御信号に応じて特定のクロック信号
を位相調整後アナログクロックとしてアナログ回路２に
入力する。The counter 11 generates a plurality of clock signals having different phases with respect to the input analog clock without changing the cycle based on the high-speed clock. The register 12 holds the input control signal,
This control signal is input to the counter 11. Counter 11
Is a register 1 from a plurality of generated clock signals.
The specific clock signal is input to the analog circuit 2 as an analog clock after the phase adjustment according to the control signal input from the analog circuit 2.
【００３０】図３は、上記カウンタの構成を示す図であ
る。カウンタ１１は、１６個のＤタイプのフリップフロ
ップ２１０１〜２１１６と、マルチプレクサ２２とを備
えている。１６個のフリップフロップ２１０１〜２１１
６は図示するように直列に接続している。各フリップフ
ロップ２１０１〜２１１６の出力はマルチプレクサ２２
に入力されている。奇数番目のフリップフロップ２１０
１、２１０３、・・・には高速クロックが直接入力され
ており、偶数番目のフリップフロップ２１０２、２１０
４、・・・には高速クロックが反転素子２３１〜２３８
を介して入力されている。また、フリップフロップ２１
０１には分周器４から入力されたアナログクロックが入
力されている。FIG. 3 is a diagram showing the configuration of the counter. The counter 11 includes 16 D-type flip-flops 2101 to 2116 and a multiplexer 22. 16 flip-flops 2101 to 211
6 are connected in series as shown. The output of each flip-flop 2101 to 2116 is the multiplexer 22
Has been entered. Odd-numbered flip-flop 210
, 2103,... Are supplied with high-speed clocks directly, and even-numbered flip-flops 2102, 210
.., The high-speed clocks are inverted elements 231 to 238
Has been entered through. The flip-flop 21
To 01, the analog clock input from the frequency divider 4 is input.
【００３１】マルチプレクサ２２には、上述の制御信号
が入力されている。マルチプレクサ２２は、この制御信
号に応じて１６個のフリップフロップ２１０１〜２１１
６の出力のいずれかを位相調整後アナログクロックとし
て出力する。The control signal described above is input to the multiplexer 22. The multiplexer 22 controls the 16 flip-flops 2101 to 211 according to the control signal.
6 is output as an analog clock after the phase adjustment.
【００３２】以下、図３に示すカウンタ回路１１の動作
について説明する。フリップフロップ２１０１には上述
のように分周器４から入力されたアナログクロックおよ
び高速クロックが入力されている。したがって、このフ
リップフロップ２１０１の出力は、入力されたアナログ
クロックと同位相のクロックである。なお、厳密に言え
ば、１ナノｓ未満の遅延時間があるが、カウンタ１１の
動作上問題となるレベルではない。The operation of the counter circuit 11 shown in FIG. 3 will be described below. The analog clock and the high-speed clock input from the frequency divider 4 are input to the flip-flop 2101 as described above. Therefore, the output of the flip-flop 2101 is a clock having the same phase as the input analog clock. Strictly speaking, there is a delay time of less than 1 nanosecond, but this is not a level that causes a problem in the operation of the counter 11.
【００３３】２段目のフリップフロップ２１０２には、
前段のフリップフロップ２１０１の出力および反転され
た高速クロックが入力されている。したがって、２段目
のフリップフロップ２１０２の出力は、前段のフリップ
フロップ２１０１の出力よりも、高速クロックの半周期
位相が遅れたクロックである。The flip-flop 2102 in the second stage has
The output of the flip-flop 2101 in the preceding stage and the inverted high-speed clock are input. Therefore, the output of the second-stage flip-flop 2102 is a clock whose half-cycle phase of the high-speed clock is delayed from the output of the previous-stage flip-flop 2101.
【００３４】同様に、３段目以降のフリップフロップ２
１０３〜２１０６の出力は、前段のフリップフロップ２
１０２〜２１１５の出力よりも、高速クロックの半周期
位相が遅れたクロックである。Similarly, the third and subsequent flip-flops 2
The outputs of 103 to 2106 are the flip-flop 2
This is a clock whose half-cycle phase of the high-speed clock is delayed from the outputs of 102 to 2115.
【００３５】このように、カウンタ１１では入力された
アナログクロック、すなわち分周器４から出力されたア
ナログクロック、について、高速クロックの半周期ずつ
位相をずらした１６個のクロックが生成される。As described above, the counter 11 generates 16 clocks whose phases are shifted by a half cycle of the high-speed clock with respect to the input analog clock, that is, the analog clock output from the frequency divider 4.
【００３６】マルチプレクサ２２は、上述の１６個のク
ロックの中で、入力された制御信号に応じたクロックを
位相調整後アナログクロックとして出力する。The multiplexer 22 outputs a clock corresponding to the input control signal out of the 16 clocks as an analog clock after the phase adjustment.
【００３７】ここで、マルチプレクサ２２に対してアナ
ログ回路２におけるディジタルノイズの影響が最小にな
る（Ｓ／Ｎ比が最小になる）クロックを出力させる制御
信号を入力すれば、半導体集積回路１におけるディジタ
ルノイズを十分に回避することができる。Here, if a control signal for outputting to the multiplexer 22 a clock that minimizes the influence of digital noise in the analog circuit 2 (minimizes the S / N ratio), the digital signal in the semiconductor integrated circuit 1 is input. Noise can be sufficiently avoided.
【００３８】また、マルチプレクサ２２に対してアナロ
グ回路２におけるクロストークノイズが最小になるクロ
ックを出力させる制御信号を入力すれば、半導体集積回
路１におけるクロストークノイズを十分に回避すること
ができる。Further, if a control signal for outputting a clock that minimizes the crosstalk noise in the analog circuit 2 is input to the multiplexer 22, the crosstalk noise in the semiconductor integrated circuit 1 can be sufficiently avoided.
【００３９】さらに、マルチプレクサ２２に対してアナ
ログ回路２における消費電力が最小になるクロックを出
力させる制御信号を入力すれば、半導体集積回路１にお
ける消費電力を十分に低減することができる。Further, if a control signal for outputting a clock that minimizes the power consumption of the analog circuit 2 is input to the multiplexer 22, the power consumption of the semiconductor integrated circuit 1 can be sufficiently reduced.
【００４０】以下、アナログ回路２におけるディジタル
ノイズを最小にする場合について詳細に説明する。Hereinafter, the case where the digital noise in the analog circuit 2 is minimized will be described in detail.
【００４１】まず、アナログクロック、およびディジタ
ルクロックＡ、Ｂの周期が全て同一である場合について
説明する。図４は、この場合のタイミングチャートであ
る。図４（Ａ）は外部から入力される高速クロック信号
であり、図４（Ｂ）はディジタルクロックＡ、図４
（Ｃ）はディジタルクロックＢ、図４（Ｄ）はディジタ
ルノイズ、図４（Ｅ）はアナログクロックを示してい
る。First, a case where the periods of the analog clock and the digital clocks A and B are all the same will be described. FIG. 4 is a timing chart in this case. FIG. 4A shows a high-speed clock signal input from the outside, and FIG.
4C shows a digital clock B, FIG. 4D shows digital noise, and FIG. 4E shows an analog clock.
【００４２】この例では、アナログクロック、およびデ
ィジタルクロックＡ、Ｂはともに高速クロックの８倍の
周期である。また、ディジタルクロックＢの位相はディ
ジタルクロックＡに対して高速クロックの１周期分、遅
れた信号である。ディジタルノイズはディジタルクロッ
クＡ、Ｂのそれぞれの立ち上がりに同期しており、電
源、グランド、基板等を介してアナログ回路２に伝達さ
れる。具体的には、図４（Ｄ）に示すように、ディジタ
ルノイズはディジタルクロックＡの立ち上がりタイミン
グＴ１５、およびディジタルクロックＢの立ち上がりタ
イミングＴ１、Ｔ１７において振幅が大きくなり、その
後減衰する。In this example, the analog clock and the digital clocks A and B both have a cycle eight times the high-speed clock. The phase of the digital clock B is a signal delayed by one cycle of the high-speed clock with respect to the digital clock A. The digital noise is synchronized with the rising edges of the digital clocks A and B, and is transmitted to the analog circuit 2 via a power supply, a ground, a board, and the like. Specifically, as shown in FIG. 4D, the amplitude of the digital noise increases at the rising timing T15 of the digital clock A and the rising timings T1 and T17 of the digital clock B, and then attenuates.
【００４３】アナログ回路２はアナログクロックの立ち
上がりに同期して動作する。アナログクロックの周期は
上述のようにディジタルクロックＡ、Ｂと同じ周期であ
る。The analog circuit 2 operates in synchronization with the rising edge of the analog clock. The cycle of the analog clock is the same as that of the digital clocks A and B as described above.
【００４４】図４において、アナログ回路２がディジタ
ルノイズの悪影響を受けない立ち上がりタイミングは、
図中に示すＴ４〜Ｔ１４のタイミングである。したがっ
て、立ち上がりタイミングが上記Ｔ４〜Ｔ１４のいずれ
かであるクロックを位相調整後アナログクロックとして
アナログ回路２に入力すれば、該アナログ回路２におけ
るディジタルノイズの悪影響を最小にでき、Ｓ／Ｎ比を
十分に向上させることができる。したがって、タイミン
グシフト回路５（マルチプレクサ２２）に対して、立ち
上がりタイミングが上記Ｔ４〜Ｔ１４のいずれかである
クロックを位相調整後アナログクロックとして出力させ
る制御信号を入力することでアナログ回路２におけるデ
ィジタルノイズの悪影響を最小にでき、Ｓ／Ｎ比を十分
に向上させることができる。In FIG. 4, the rising timing at which the analog circuit 2 is not adversely affected by digital noise is as follows.
This is the timing of T4 to T14 shown in the figure. Therefore, if a clock whose rising timing is one of the above T4 to T14 is input to the analog circuit 2 as a phase-adjusted analog clock, the adverse effect of digital noise in the analog circuit 2 can be minimized, and the S / N ratio can be sufficiently increased. Can be improved. Accordingly, by inputting a control signal to the timing shift circuit 5 (multiplexer 22) to output a clock whose rising timing is one of the above T4 to T14 as an analog clock after the phase adjustment, the digital noise of the analog circuit 2 is reduced. The adverse effect can be minimized, and the S / N ratio can be sufficiently improved.
【００４５】なお、図４（Ｅ）には、図中に示すＴ１０
を立ち上がりタイミングとしたアナログクロックを示し
た。FIG. 4 (E) shows T10 shown in FIG.
Indicates an analog clock having a rising timing.
【００４６】次に、アナログクロックとディジタルクロ
ックＡ、Ｂとの周期が異なる場合について説明する。但
し、ディジタルクロックＡ、Ｂの周期は同じである。図
５は、この場合のタイミングチャートである。図５
（Ａ）は外部から入力される高速クロック信号であり、
図５（Ｂ）はディジタルクロックＡ、図５（Ｃ）はディ
ジタルクロックＢ、図５（Ｄ）はディジタルノイズ、図
５（Ｅ）はアナログクロックを示している。Next, a case where the periods of the analog clock and the digital clocks A and B are different will be described. However, the periods of the digital clocks A and B are the same. FIG. 5 is a timing chart in this case. FIG.
(A) is a high-speed clock signal input from the outside,
5B shows a digital clock A, FIG. 5C shows a digital clock B, FIG. 5D shows digital noise, and FIG. 5E shows an analog clock.
【００４７】ディジタルクロックＡ、Ｂはともに高速ク
ロックの８倍の周期である。一方、アナログクロックは
高速クロックの１０倍の周期である。一般的な半導体集
積回路１では、アナログ回路２がディジタル回路３Ａ、
３Ｂよりも動作速度が低速であるため、図５に示すよう
にアナログクロックの周期をディジタルクロックの周期
よりも長くしている。また、ここではディジタルクロッ
クＢの位相はディジタルクロックＡに対して高速クロッ
クの１周期分、遅れた信号である。ディジタルノイズ
は、上述の場合と同様にディジタルクロックＡ、Ｂのそ
れぞれの立ち上がりに同期しており、電源、グランド、
基板等を介してアナログ回路２に伝達される。具体的に
は、図５（Ｄ）に示すように、ディジタルノイズはディ
ジタルクロックＡの立ち上がりタイミングＴ１５、およ
びディジタルクロックＢの立ち上がりタイミングＴ１、
Ｔ１７において振幅が大きくなり、その後減衰する。Each of the digital clocks A and B has a cycle eight times the high-speed clock. On the other hand, the analog clock has a cycle that is 10 times that of the high-speed clock. In a general semiconductor integrated circuit 1, an analog circuit 2 is a digital circuit 3A,
Since the operation speed is lower than 3B, the cycle of the analog clock is longer than the cycle of the digital clock as shown in FIG. Here, the phase of the digital clock B is a signal delayed by one cycle of the high-speed clock with respect to the digital clock A. The digital noise is synchronized with the rising edges of the digital clocks A and B in the same manner as described above.
The signal is transmitted to the analog circuit 2 via a substrate or the like. Specifically, as shown in FIG. 5D, the digital noise is generated at the rising timing T15 of the digital clock A and the rising timing T1 of the digital clock B.
At T17, the amplitude increases and then attenuates.
【００４８】上述の場合と同様に、アナログ回路２は、
アナログクロックの立ち上がりに同期して動作する。As in the case described above, the analog circuit 2
It operates in synchronization with the rising edge of the analog clock.
【００４９】図５に示す、高速クロックの立ち上がり、
および立ち下がりに同期したタイミングＴ１〜Ｔ１７の
うち、アナログ回路２がディジタルノイズの影響を受け
ないのは、タイミングＴ５〜Ｔ１４である。しかし、図
４に示した場合と同様に、アナログ回路２に入力する位
相調整後アナログクロックの立ち上がりタイミングを上
記Ｔ５〜Ｔ１４のいずれかにすれば、アナログ回路２に
おけるディジタルノイズの影響が最小になるとは限らな
い。The rising of the high-speed clock shown in FIG.
Of the timings T1 to T17 synchronized with the falling edge, the timing at which the analog circuit 2 is not affected by digital noise is the timing T5 to T14. However, as in the case shown in FIG. 4, if the rising timing of the phase-adjusted analog clock input to the analog circuit 2 is set to any of the above T5 to T14, the influence of digital noise in the analog circuit 2 is minimized. Not necessarily.
【００５０】図５（Ｅ）にＴ９を立ち上がりタイミング
にした位相調整後アナログクロックを示している。図５
（Ｅ）に示すように、ディジタルクロックＡ、Ｂに対す
るアナログクロックの立ち上がりタイミングが一定では
なく、変化する。図では位相調整後アナログクロックの
最初の立ち上がりタイミングからディジタルノイズの振
幅が大きくなるまでの間隔が高速クロックの３．５周期
であるが、調整後アナログクロックの２回目の立ち上が
りタイミングからディジタルノイズの振幅が大きくなる
までの間隔が高速クロックの１．５周期に変化してい
る。これは、ディジタルクロックＡ、Ｂとアナログクロ
ックとの周期が異なるために生じる現象である。FIG. 5E shows the analog clock after the phase adjustment with T9 as the rising timing. FIG.
As shown in (E), the rising timing of the analog clock with respect to the digital clocks A and B is not constant but changes. In the figure, the interval from the first rising timing of the analog clock after the phase adjustment to the increase in the amplitude of the digital noise is 3.5 cycles of the high-speed clock. Is changed to 1.5 cycles of the high-speed clock. This is a phenomenon that occurs because the periods of the digital clocks A and B and the analog clock are different.
【００５１】したがって、位相調整後のアナログクロッ
クの立ち上がりタイミングが、ディジタルノイズの振幅
が大きいタイミングにぶつかることがある。このため、
位相調整後アナログクロックの立ち上がりタイミングを
上記Ｔ５〜Ｔ１４のいずれかにすれば、アナログ回路２
におけるディジタルノイズの影響が最小になるとは限ら
ない。Therefore, the rising timing of the analog clock after the phase adjustment may collide with the timing at which the amplitude of the digital noise is large. For this reason,
If the rising timing of the analog clock after the phase adjustment is set to any of the above T5 to T14, the analog circuit 2
Does not always minimize the effect of digital noise.
【００５２】そこで、このような場合には、後述する図
７に示す処理により位相調整後アナログクロックが決定
される。In such a case, the analog clock after the phase adjustment is determined by the processing shown in FIG. 7 described later.
【００５３】さらに、アナログクロック、ディジタルク
ロックＡ、およびディジタルクロックＢの周期がそれぞ
れ異なる場合について説明する。図６は、この場合のタ
イミングチャートである。図６（Ａ）は外部から入力さ
れる高速クロック信号であり、図６（Ｂ）はディジタル
クロックＡ、図６（Ｃ）はディジタルクロックＢ、図６
（Ｄ）はディジタルノイズ、図６（Ｅ）はアナログクロ
ックを示している。Further, a case where the periods of the analog clock, the digital clock A, and the digital clock B are different from each other will be described. FIG. 6 is a timing chart in this case. 6A shows a high-speed clock signal input from the outside, FIG. 6B shows a digital clock A, FIG. 6C shows a digital clock B, and FIG.
(D) shows digital noise, and FIG. 6 (E) shows an analog clock.
【００５４】ディジタルクロックＡは高速クロックの８
倍の周期であり、ディジタルクロックＢは高速クロック
の９倍の周期である。さらに、アナログクロックは高速
クロックの１０倍の周期である。この場合も、アナログ
クロックとディジタルクロックＡ、Ｂとの周期が異なる
ことから、図５に示した場合と同様の現象が起きること
から、図６（Ｅ）に示すように位相調整後アナログクロ
ックの立ち上がりタイミングをＴ９にしても、アナログ
回路２におけるディジタルノイズを最小にできるとは限
らない。Digital clock A is high-speed clock 8
The period of the digital clock B is nine times that of the high-speed clock. Further, the analog clock has a cycle ten times that of the high-speed clock. Also in this case, since the cycle of the analog clock is different from that of the digital clocks A and B, the same phenomenon as in the case shown in FIG. 5 occurs. Therefore, as shown in FIG. Even if the rising timing is T9, digital noise in the analog circuit 2 cannot always be minimized.
【００５５】この場合も、後述する図７に示す処理によ
り位相調整後アナログクロックを決定する。Also in this case, the analog clock after the phase adjustment is determined by the processing shown in FIG. 7 described later.
【００５６】なお、ここで言う位相調整後アナログクロ
ックを決定するとは、上述したタイミングシフト回路５
（カウンタ１１）で生成された１６個の位相が異なるク
ロックの中からアナログ回路２へ入力するクロック（位
相調整後クロック）を指定する制御信号を決定すること
である。The determination of the phase-adjusted analog clock here means that the above-described timing shift circuit 5
This is to determine a control signal specifying a clock (clock after phase adjustment) to be input to the analog circuit 2 from among 16 clocks having different phases generated by the (counter 11).
【００５７】以下、図７を参照しながら位相調整後アナ
ログクロックを決定する処理について説明する。なお、
この処理は図４に示した、アナログクロックとディジタ
ルクロックＡ、Ｂとが同じ周期である場合にも利用でき
る。Hereinafter, the process of determining the analog clock after the phase adjustment will be described with reference to FIG. In addition,
This processing can also be used when the analog clock and the digital clocks A and B have the same cycle as shown in FIG.
【００５８】まず、半導体集積回路１をアナログ回路２
の内部信号波形、または出力波形が測定できる測定器に
セットする（ｓ１）。次に、外部からタイミングシフト
回路５に対して位相調整後アナログクロックとしてフリ
ップフロップ２１０１の出力を指定する制御信号を入力
する（ｓ２）。さらに、高速クロック信号、および半導
体集積回路１を動作させるのに必要な信号を全て入力
し、半導体集積回路１を動作させる。クロック信号を入
力する（ｓ３）。そして、アナログ回路２の内部信号波
形または、出力波形を測定し、該アナログ回路２のＳ／
Ｎ比を算出する（ｓ４）。First, the semiconductor integrated circuit 1 is connected to the analog circuit 2
(S1). Next, a control signal designating the output of the flip-flop 2101 is input as an analog clock after phase adjustment to the timing shift circuit 5 from the outside (s2). Further, the high-speed clock signal and all signals necessary for operating the semiconductor integrated circuit 1 are input, and the semiconductor integrated circuit 1 is operated. A clock signal is input (s3). Then, the internal signal waveform or output waveform of the analog circuit 2 is measured, and the S / S
The N ratio is calculated (s4).
【００５９】なお、アナログ回路２の内部信号波形を測
定する方法としては、電子ビームテスタを用いた方法
や、ＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）装
置、エキシマレーザ装置、またはＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いて配線上部
の絶縁膜を部分的に除去してピコプローブで測定する方
法がある。また、アナログ回路の出力波形を測定する方
法としては、出力端子にノイズ分析装置をつないで波形
を測定する方法がある。As a method for measuring the internal signal waveform of the analog circuit 2, a method using an electron beam tester, a FIB (Focused Ion Beam) apparatus, an excimer laser apparatus, or an RIE (Reacti) is used.
There is a method of partially removing an insulating film above a wiring by using a Ve Ion Etching apparatus and performing measurement with a pico probe. As a method of measuring an output waveform of an analog circuit, there is a method of measuring a waveform by connecting a noise analyzer to an output terminal.
【００６０】ｓ５で算出したＳ／Ｎ比と最良条件のＳ／
Ｎ比とを比較する（ｓ５）。ここで、本処理開始後、最
初に算出されたＳ／Ｎ比は無条件で最良条件のＳ／Ｎ比
として設定される。また、後述する処理において算出さ
れた２回目以降のＳ／Ｎ比については、該Ｓ／Ｎ比と最
良条件のＳ／Ｎとを比較し、該Ｓ／Ｎ比が最良条件のＳ
／Ｎ比よりも小さければ、最良条件のＳ／Ｎ比をｓ４で
算出したＳ／Ｎ比に更新する（ｓ６）。その他の場合に
ついては、ｓ６の処理を行うことなく、ｓ７にジャンプ
する。The S / N ratio calculated in s5 and the S / N of the best condition
The N ratio is compared (s5). Here, after the start of this processing, the S / N ratio calculated first is unconditionally set as the S / N ratio of the best condition. For the second and subsequent S / N ratios calculated in the processing described later, the S / N ratio is compared with the S / N of the best condition, and the S / N ratio is set to the S / N of the best condition.
If the S / N ratio is smaller than the S / N ratio, the S / N ratio under the best condition is updated to the S / N ratio calculated in s4 (s6). In other cases, the process jumps to s7 without performing the process of s6.
【００６１】ｓ７では、全ての制御信号を入力し、それ
ぞれについて上記Ｓ／Ｎ比を算出したかどうかを判定す
る（測定完了かどうかを判定する。）。At s7, all the control signals are inputted, and it is determined whether or not the S / N ratio is calculated for each of them (whether or not the measurement is completed).
【００６２】ここで言う全ての制御信号とは、位相調整
後アナログクロックとしてフリップフロップ２１０１〜
２１１６の出力を指定する１６個の制御信号である。All the control signals referred to here are flip-flops 2101 to 2101 as analog clocks after phase adjustment.
16 control signals for designating the output of 2116.
【００６３】測定完了でなければ、外部からタイミング
シフト回路５に対して位相調整後アナログクロックとし
て次段のフリップフロップの出力を指定する制御信号を
入力する（ｓ８）。そして、上述のｓ４に戻って上記処
理を繰り返す。If the measurement is not completed, a control signal for specifying the output of the next flip-flop is input as an analog clock after phase adjustment to the timing shift circuit 5 from the outside (s8). Then, the process returns to the above-described s4 and the above-described processing is repeated.
【００６４】一方、測定完了であれば、最良条件のＳ／
Ｎ比が得られた制御信号で指定されるフリップフロップ
の出力を、位相調整後アナログクロックに決定する（ｓ
９）。On the other hand, if the measurement is completed, the best condition S / S
The output of the flip-flop designated by the control signal from which the N ratio is obtained is determined as the analog clock after the phase adjustment (s
9).
【００６５】上述の説明から明らかなように、上記処理
ではタイミングシフト回路５（カウンタ１１）で生成さ
れた位相が異なるクロックの中で、最良のＳ／Ｎ比が得
られるクロック信号を位相調整後アナログクロックに決
定される。したがって、この位相調整後アナログクロッ
クでアナログ回路２を動作させることにより、該アナロ
グ回路２におけるディジタルノイズの悪影響を最小にで
きる。As is apparent from the above description, in the above processing, the clock signal having the best S / N ratio among the clocks having different phases generated by the timing shift circuit 5 (counter 11) is adjusted after the phase adjustment. Determined by analog clock. Therefore, by operating the analog circuit 2 with the analog clock after the phase adjustment, the adverse effect of digital noise in the analog circuit 2 can be minimized.
【００６６】また、この実施形態の半導体集積回路１で
は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回
路と同様な大規模な回路を設けないで、カウンタおよび
レジスタの簡単な構成で位相調整したアナログクロック
（ここで言う、位相調整後アナログクロック）が得られ
る。したがって、半導体集積回路１のコストも十分に抑
えることができる。Further, in the semiconductor integrated circuit 1 of this embodiment, an analog clock whose phase is adjusted by a simple configuration of a counter and a register (here, a large scale circuit similar to a PLL (Phase Locked Loop) circuit) is not provided. That is, an analog clock after phase adjustment) is obtained. Therefore, the cost of the semiconductor integrated circuit 1 can be sufficiently suppressed.
【００６７】なお、図８に示すように、半導体集積回路
１に外部から入力される信号、例えばリセット信号、に
応じて制御信号を作成する制御信号生成回路１５を設け
てもよい。この回路は、例えばシリアル入力された４ビ
ットの信号に応じて、上述の制御信号を生成する回路で
ある。As shown in FIG. 8, the semiconductor integrated circuit 1 may be provided with a control signal generation circuit 15 for generating a control signal in response to a signal externally input, for example, a reset signal. This circuit is a circuit that generates the above-described control signal in response to, for example, a serially input 4-bit signal.
【００６８】これにより、外部から入力するリセット信
号から、該当する制御信号を生成する回路を経由して制
御信号がタイミングシフト回路に入力されるような半導
体集積回路１が実現できる。Thus, the semiconductor integrated circuit 1 in which the control signal is input from the reset signal input from the outside to the timing shift circuit via the circuit for generating the corresponding control signal can be realized.
【００６９】なお、上記処理におけるＳ／Ｎ比（図７に
示すＳ／Ｎ比）をクロストークノイズや、消費電力に置
き換えれば、これらの特性が最適となる条件で、半導体
集積回路１を動作させることができる。If the S / N ratio (S / N ratio shown in FIG. 7) in the above processing is replaced with crosstalk noise or power consumption, the semiconductor integrated circuit 1 operates under the condition that these characteristics become optimal. Can be done.
【００７０】[0070]
【発明の効果】以上のように、この発明によれば、同一
の半導体基板上にアナログ回路とディジタルとが形成さ
れたアナログ／ディジタル混載型半導体集積回路のアナ
ログ回路におけるディジタルノイズの悪影響を最小にす
ることができる。As described above, according to the present invention, the adverse effect of digital noise on the analog circuit of an analog / digital hybrid semiconductor integrated circuit in which an analog circuit and a digital circuit are formed on the same semiconductor substrate is minimized. can do.
【００７１】また、アナログ回路におけるクロストーク
ノイズを最小にすることもできる。Further, crosstalk noise in the analog circuit can be minimized.
【００７２】さらに、アナログ回路における消費電力を
最小にすることもできる。Further, the power consumption of the analog circuit can be minimized.
【００７３】また、簡単な構成で実現できることから、
アナログ／ディジタル混載型半導体集積回路のコストも
十分に抑えられる。Further, since it can be realized with a simple configuration,
The cost of the analog / digital hybrid semiconductor integrated circuit can be sufficiently suppressed.
【図１】この発明の実施形態にかかるアナログ／ディジ
タル混載型半導体集積回路の構成を示す図である。FIG. 1 is a diagram showing a configuration of an analog / digital hybrid semiconductor integrated circuit according to an embodiment of the present invention.
【図２】この発明の実施形態にかかるアナログ／ディジ
タル混載型半導体集積回路におけるタイミングシフト回
路の構成を示す図である。FIG. 2 is a diagram showing a configuration of a timing shift circuit in the mixed analog / digital semiconductor integrated circuit according to the embodiment of the present invention;
【図３】上記タイミングシフト回路におけるカウンタの
構成を示す図である。FIG. 3 is a diagram showing a configuration of a counter in the timing shift circuit.
【図４】この発明の実施形態にかかるアナログ／ディジ
タル混載型半導体集積回路における各信号をタイミング
チャートである。FIG. 4 is a timing chart of signals in the analog / digital hybrid semiconductor integrated circuit according to the embodiment of the present invention;
【図５】この発明の実施形態にかかるアナログ／ディジ
タル混載型半導体集積回路における各信号をタイミング
チャートである。FIG. 5 is a timing chart of signals in the analog / digital hybrid semiconductor integrated circuit according to the embodiment of the present invention;
【図６】この発明の実施形態にかかるアナログ／ディジ
タル混載型半導体集積回路における各信号をタイミング
チャートである。FIG. 6 is a timing chart of signals in the analog / digital hybrid semiconductor integrated circuit according to the embodiment of the present invention;
【図７】位相調整後アナログクロックを決定する処理を
示すフローチャートである。FIG. 7 is a flowchart illustrating a process of determining an analog clock after phase adjustment.
【図８】この発明の別の実施形態にかかるアナログ／デ
ィジタル混載型半導体集積回路の構成を示す図である。FIG. 8 is a diagram showing a configuration of an analog / digital hybrid semiconductor integrated circuit according to another embodiment of the present invention.
１−アナログ／ディジタル混載型半導体集積回路（半導
体集積回路） ２−アナログ回路 ３（３Ａ、３Ｂ）−ディジタル回路 ４−分周器 ５−タイミングシフト回路 １１−カウンタ １２−レジスタ ２１０１〜２１１６−フリップフロップ ２２−マルチプレクサ1-Analog / digital hybrid type semiconductor integrated circuit (semiconductor integrated circuit) 2-Analog circuit 3 (3A, 3B) -Digital circuit 4-Divider 5-Timing shift circuit 11-Counter 12-Register 2101-2116 Flip-flop 22-multiplexer
Claims (8)
一の半導体基板上に形成したアナログ／ディジタル混載
型半導体集積回路において、 外部から入力された高速クロック信号を分周し、上記ア
ナログ回路用クロック信号および上記ディジタル回路用
クロック信号を出力するクロック信号出力部と、 上記クロック信号出力部から出力された上記アナログ回
路用クロック信号について、周期を変えずに位相を調整
した位相調整後アナログ回路用クロック信号を上記アナ
ログ回路に入力する位相調整部と、を備え、 上記位相調整部は、上記高速クロック信号に基づいて上
記アナログ回路用クロック信号の周期を変えずに位相を
異ならせた複数のクロック信号を生成する機能、および
前記複数のクロック信号の中で指定されたクロック信号
を上記位相調整後アナログ回路用クロック信号として上
記アナログ回路に入力する機能を有するアナログ／ディ
ジタル混載型半導体集積回路。An analog / digital hybrid semiconductor integrated circuit in which an analog circuit and a digital circuit are formed on the same semiconductor substrate, a high-speed clock signal input from the outside is frequency-divided, and the analog circuit clock signal and the A clock signal output unit that outputs a digital circuit clock signal; and a phase-adjusted analog circuit clock signal whose phase is adjusted without changing the cycle of the analog circuit clock signal output from the clock signal output unit. A phase adjusting unit for inputting to the analog circuit, wherein the phase adjusting unit generates a plurality of clock signals having different phases without changing a cycle of the analog circuit clock signal based on the high-speed clock signal. A function, and a clock signal designated among the plurality of clock signals An analog / digital hybrid semiconductor integrated circuit having a function of inputting a phase-adjusted analog circuit clock signal to the analog circuit.
ル回路が形成されており、 上記クロック信号出力部から出力された上記アナログ回
路用クロック信号と上記ディジタル回路用クロック信号
とは周期が異なる請求項１に記載のアナログ／ディジタ
ル混載型半導体集積回路。2. A semiconductor device according to claim 1, wherein a plurality of digital circuits are formed on said semiconductor substrate, and said analog circuit clock signal and said digital circuit clock signal output from said clock signal output section have different periods. Item 2. An analog / digital hybrid semiconductor integrated circuit according to item 1.
基板上に形成されている複数のディジタル回路に対し
て、位相が異なる複数のディジタル回路用クロック信号
を出力する請求項２に記載のアナログ／ディジタル混載
型半導体集積回路。3. The analog / digital converter according to claim 2, wherein the clock signal output section outputs a plurality of digital circuit clock signals having different phases to a plurality of digital circuits formed on the semiconductor substrate. Digital embedded semiconductor integrated circuit.
基板上に形成されている複数のディジタル回路に対し
て、周期が異なる複数のディジタル回路用クロック信号
を出力する請求項２または３に記載のアナログ／ディジ
タル混載型半導体集積回路。4. The clock signal output unit according to claim 2, wherein the clock signal output unit outputs a plurality of digital circuit clock signals having different periods to a plurality of digital circuits formed on the semiconductor substrate. Analog / digital hybrid semiconductor integrated circuit.
グ回路およびディジタル回路に対して、外部から入力さ
れた高速クロックを分周したアナログ回路用クロック信
号およびディジタル回路用クロック信号を作成し、 上記ディジタル回路に上記ディジタル回路用クロック信
号を入力して該ディジタル回路を動作させながら、 上記アナログ回路用クロック信号について、周期を変化
させずに位相を異ならせた複数のクロック信号を、１つ
ずつ上記アナログ回路に入力して該アナログ回路を動作
させ、動作時におけるアナログ回路の所定の動作特性を
測定し、 該測定結果に基づいて、上記位相が異なる複数のクロッ
ク信号のなかから上記アナログ回路に入力する位相調整
後アナログ回路用クロック信号を決定するアナログ／デ
ィジタル混載型半導体集積回路におけるクロックの位相
調整方法。5. An analog circuit clock signal and a digital circuit clock signal obtained by dividing an externally input high-speed clock for an analog circuit and a digital circuit formed on the same semiconductor substrate, While the digital circuit clock signal is input to the digital circuit and the digital circuit is operated, a plurality of clock signals having different phases without changing the cycle are converted into the analog circuit clock signal one by one. Input to the analog circuit to operate the analog circuit, measure predetermined operating characteristics of the analog circuit during operation, and input the analog circuit from the plurality of clock signals having different phases based on the measurement result. Mixed analog / digital half-type to determine clock signal for analog circuit after phase adjustment A clock phase adjusting method in a conductor integrated circuit.
路におけるＳ／Ｎ比である請求項５に記載のアナログ／
ディジタル混載型半導体集積回路におけるクロックの位
相調整方法。6. The analog / digital converter according to claim 5, wherein the predetermined operation characteristic is an S / N ratio in the analog circuit.
A clock phase adjusting method in a digital hybrid semiconductor integrated circuit.
路における配線間のクロストロークノイズである請求項
５に記載のアナログ／ディジタル混載型半導体集積回路
におけるクロックの位相調整方法。7. The method according to claim 5, wherein the predetermined operating characteristic is a cross-stroke noise between wires in the analog circuit.
路における消費電力である請求項５に記載のアナログ／
ディジタル混載型半導体集積回路におけるクロックの位
相調整方法。8. The analog / digital converter according to claim 5, wherein the predetermined operation characteristic is power consumption in the analog circuit.
A clock phase adjusting method in a digital hybrid semiconductor integrated circuit.
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|---|---|---|---|---|
| JP2015080049A (en) * | 2013-10-15 | 2015-04-23 | 日本電波工業株式会社 | Oscillator |
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2000
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