JPH05235714A - Variable delay circuit - Google Patents
Variable delay circuitInfo
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- JPH05235714A JPH05235714A JP4073434A JP7343492A JPH05235714A JP H05235714 A JPH05235714 A JP H05235714A JP 4073434 A JP4073434 A JP 4073434A JP 7343492 A JP7343492 A JP 7343492A JP H05235714 A JPH05235714 A JP H05235714A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、可変遅延回路に関す
る。より詳細には、本発明は、ディジタル信号処理回路
における信号のタイミング調整に使用することができる
可変遅延回路の新規な構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable delay circuit. More specifically, the present invention relates to a novel configuration of a variable delay circuit that can be used for signal timing adjustment in a digital signal processing circuit.
【０００２】[0002]
【従来の技術】図４は、一般的な可変遅延回路の典型的
な構成を示す図である。2. Description of the Related Art FIG. 4 is a diagram showing a typical configuration of a general variable delay circuit.
【０００３】同図に示すようにこの可変遅延回路は、複
数の単位遅延ゲート回路１−１〜１−ｎにより構成され
た可変遅延回路１と、ゲートセレクト信号発生回路３と
から構成されている。単位遅延ゲート回路１−１〜１−
ｎはそれぞれが所定の遅延時間を発生させるものであ
り、ゲートセレクト信号発生回路３により発生したゲー
トセレクト信号により単位遅延ゲート回路１−１〜１−
ｎのいくつかを有効にすることにより所望の遅延時間を
発生させることができる。As shown in the figure, this variable delay circuit is composed of a variable delay circuit 1 composed of a plurality of unit delay gate circuits 1-1 to 1-n, and a gate select signal generating circuit 3. . Unit delay gate circuits 1-1 to 1-
n respectively generate a predetermined delay time, and the unit delay gate circuits 1-1 to 1- 1 are generated by the gate select signal generated by the gate select signal generating circuit 3.
The desired delay time can be generated by enabling some of n.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上述の
ような構成の従来の可変遅延回路では、遅延時間の変化
のステップ幅並びに変化幅が固定されているので、取り
扱う信号の伝送速度が当初設計されたものと異なる場合
には、所望の遅延時間が得られなくなる場合があった。However, in the conventional variable delay circuit having the above-described structure, the step width and the change width of the change in the delay time are fixed, so that the transmission speed of the signal to be handled is initially designed. If it is different from the above, the desired delay time may not be obtained.
【０００５】そこで、本発明は、上記従来技術の問題点
を解決し、種々の伝送速度の信号に対して有効な遅延時
間を設定することができる新規な可変遅延回路を提供す
ることをその目的としている。Therefore, an object of the present invention is to solve the above-mentioned problems of the prior art and to provide a novel variable delay circuit capable of setting an effective delay time for signals of various transmission rates. I am trying.
【０００６】[0006]
【課題を解決するための手段】即ち、本発明に従うと、
複数の単位可変遅延回路を含み入力信号を受け且つ出力
する第１可変遅延回路と、該入力信号の伝送速度を検出
して該単位可変遅延回路の各々に対して該伝送速度に応
じた遅延時間制御電圧を供給する伝送速度検出回路とを
具備し、該第１可変遅延回路を構成する単位可変遅延回
路のいくつかをゲートセレクト信号で有効にすることに
より遅延時間を選択することができるよう構成されてい
ることを特徴とする可変遅延回路が提供される。That is, according to the present invention,
A first variable delay circuit including a plurality of unit variable delay circuits for receiving and outputting an input signal, and a delay time corresponding to the transmission speed for each of the unit variable delay circuits by detecting the transmission speed of the input signal A transmission speed detecting circuit for supplying a control voltage, and a delay time can be selected by activating some of the unit variable delay circuits constituting the first variable delay circuit with a gate select signal. A variable delay circuit is provided.
【０００７】また、本発明の一態様に従うと、上記本発
明に係る可変遅延回路において、前記伝送速度検出回路
が、前記第１可変遅延回路を構成している単位可変遅延
回路と同じ構成を有する単位可変遅延回路を含む第２可
変遅延回路と、該第２可変遅延回路の出力を一方の入力
に受ける位相比較器とを備え、該位相比較器の出力が、
該第１および第２の可変遅延回路の遅延時間制御電圧と
なるように構成されていることを特徴とする可変遅延回
路が提供される。According to one aspect of the present invention, in the variable delay circuit according to the present invention, the transmission speed detection circuit has the same configuration as the unit variable delay circuit that constitutes the first variable delay circuit. A second variable delay circuit including a unit variable delay circuit; and a phase comparator that receives the output of the second variable delay circuit at one input, and the output of the phase comparator is
There is provided a variable delay circuit, which is configured to be a delay time control voltage of the first and second variable delay circuits.
【０００８】[0008]
【作用】本発明に係る可変遅延回路は、それ自体が可変
遅延回路である単位可変遅延回路を複数接続して構成さ
れた信号経路を備えると共に、この単位可変遅延回路の
遅延時間を入力信号の速度に応じて自動的に調整する機
能を有している点にその主要な特徴がある。いる。The variable delay circuit according to the present invention has a signal path constituted by connecting a plurality of unit variable delay circuits, which are themselves variable delay circuits, and the delay time of the unit variable delay circuit is set as the input signal. Its main feature is that it has a function of automatically adjusting according to the speed. There is.
【０００９】即ち、本発明に係る可変遅延回路は、単位
可変遅延回路と位相比較器とを含む伝送速度検出回路を
備えており、単位可変遅延回路の遅延時間を帰還制御す
ることにより、入力信号の伝送速度に応じた遅延時間を
単位可変遅延回路に設定するように構成されている。従
って、伝送速度の異なる信号が入力された場合でも、各
単位可変遅延回路は、その伝送速度に応じた遅延時間を
設定され、可変遅延回路全体としては、その可変幅をす
べて有効に活かすことができる。That is, the variable delay circuit according to the present invention is provided with a transmission speed detection circuit including a unit variable delay circuit and a phase comparator, and feedback control is performed on the delay time of the unit variable delay circuit to obtain an input signal. The delay time is set in the unit variable delay circuit according to the transmission speed of the. Therefore, even when signals with different transmission speeds are input, each unit variable delay circuit is set with a delay time according to the transmission speed, and the variable delay circuit as a whole can effectively utilize its variable width. it can.
【００１０】以下、実施例を挙げて本発明をより具体的
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。Hereinafter, the present invention will be described in more detail with reference to examples, but the following disclosure is merely one example of the present invention and does not limit the technical scope of the present invention.
【００１１】[0011]
【実施例】図１は、本発明に係る可変遅延回路の基本的
な構成を示す図である。1 is a diagram showing the basic configuration of a variable delay circuit according to the present invention.
【００１２】同図に示すように、この可変遅延回路は、
各々が可変遅延回路である複数の単位可変遅延回路１ａ
−１〜１ａ−ｎにより構成された第１可変遅延回路１ａ
と、第１可変遅延回路１ａに遅延時間制御電圧を供給す
る伝送速度検出回路２と、ゲートセレクト信号を発生す
るゲートセレクト信号発生回路３とから主に構成されて
いる。ここで、第１可変遅延回路１ａおよび伝送速度検
出回路２は共通に入力信号を受けている。また、ゲート
セレクト信号発生回路３が発生するゲートセレクト信号
は、所望の数の単位可変遅延回路１ａ−１〜１ａ−ｎを
有効にすることができる。As shown in the figure, this variable delay circuit is
A plurality of unit variable delay circuits 1a each of which is a variable delay circuit
First variable delay circuit 1a composed of -1 to 1a-n
And a transmission speed detection circuit 2 for supplying a delay time control voltage to the first variable delay circuit 1a and a gate select signal generation circuit 3 for generating a gate select signal. Here, the first variable delay circuit 1a and the transmission speed detection circuit 2 commonly receive the input signal. The gate select signal generated by the gate select signal generating circuit 3 can enable a desired number of unit variable delay circuits 1a-1 to 1a-n.
【００１３】図２は、図１に示した可変遅延回路のより
具体的な構成を示す図である。尚、図２において、図１
と共通の構成要素には共通の参照番号を付している。FIG. 2 is a diagram showing a more specific structure of the variable delay circuit shown in FIG. In addition, in FIG.
The same reference numerals are attached to the components common to those.
【００１４】同図に示すように、この可変遅延回路にお
いて、伝送速度検出器２は、単位可変遅延回路１ａと基
本的に同じ構成の第２可変遅延回路21と位相比較器22と
を備えており、位相比較器22の一方の入力と第２可変遅
延回路21とは、共にこの可変遅延回路全体に対する入力
信号を受けている。また、位相比較器22の他方の入力は
第２可変遅延回路21の出力を受けており、位相比較器22
の出力は第２可変遅延回路21の遅延時間制御端子に帰還
されている。更に、位相比較器22の出力は、第１可変遅
延回路１ａの遅延時間制御端子にも接続されている。As shown in the figure, in this variable delay circuit, the transmission rate detector 2 includes a second variable delay circuit 21 and a phase comparator 22 which have basically the same configuration as the unit variable delay circuit 1a. Therefore, one input of the phase comparator 22 and the second variable delay circuit 21 both receive the input signal to the entire variable delay circuit. The other input of the phase comparator 22 receives the output of the second variable delay circuit 21, and the phase comparator 22
Is output to the delay time control terminal of the second variable delay circuit 21. Further, the output of the phase comparator 22 is also connected to the delay time control terminal of the first variable delay circuit 1a.
【００１５】図２に示した可変遅延回路において、第２
可変遅延回路21はｍ個の単位可変遅延回路21−１〜21−
ｍにより構成されている。また、第１可変遅延回路１ａ
は４ｍ＋１個の単位可変遅延回路１ａ−１〜１ａ−４ｍ
＋１により構成されている。ここで、第１および第２の
可変遅延回路１ａ、21において使用されている単位可変
遅延回路１ａ−１〜１ａ−４ｍ＋１、21−１〜21−ｍは
互いに同じ仕様のものである。In the variable delay circuit shown in FIG.
The variable delay circuit 21 includes m unit variable delay circuits 21-1 to 21-.
It is composed of m. Also, the first variable delay circuit 1a
Is 4m + 1 unit variable delay circuits 1a-1 to 1a-4m.
It is composed of +1. Here, the unit variable delay circuits 1a-1 to 1a-4m + 1 and 21-1 to 21-m used in the first and second variable delay circuits 1a and 21 have the same specifications.
【００１６】以上のように構成された可変遅延回路にお
いて、入力信号の周期をＴとした場合、伝送速度検出回
路２の位相比較器22の出力と第２可変遅延回路21におけ
る遅延時間との関係は図３に示すような関係を有してい
る。そこで、可変遅延回路22の制御電圧を位相比較器22
の出力で帰還制御し、第２可変遅延回路21が入力信号周
期Ｔに対して常にＴ／４の遅延を発生するように設定す
れば、同じ単位可変遅延回路１ａ−１〜１ａ−４ｍ＋１
を使用した第１可変遅延回路は、ステップ幅がＴ／４ｍ
で、遅延時間の変化幅が入力信号周期Ｔよりも大きな可
変遅延回路として動作する。In the variable delay circuit configured as described above, when the cycle of the input signal is T, the relationship between the output of the phase comparator 22 of the transmission speed detection circuit 2 and the delay time of the second variable delay circuit 21. Have a relationship as shown in FIG. Therefore, the control voltage of the variable delay circuit 22 is set to the phase comparator 22.
If the second variable delay circuit 21 is set to always generate a delay of T / 4 with respect to the input signal period T, the same unit variable delay circuits 1a-1 to 1a-4m + 1 are feedback-controlled by the output of
The first variable delay circuit using is a step width of T / 4m
Thus, it operates as a variable delay circuit in which the variation width of the delay time is larger than the input signal cycle T.
【００１７】尚、本実施例においては、第１可変遅延回
路を４ｍ＋１個の単位可変遅延回路により構成したが、
これを、４ｍ個の単位可変遅延回路により構成しても、
理論上は入力信号周期Ｔと同じ可変幅を持たせることが
できる。In this embodiment, the first variable delay circuit is composed of 4m + 1 unit variable delay circuits.
Even if this is configured by 4 m unit variable delay circuits,
Theoretically, it can have the same variable width as the input signal period T.
【００１８】[0018]
【発明の効果】以上説明したように、本発明に従う可変
遅延回路は、入力信号の伝送速度を検出して単位可変遅
延回路の遅延時間を適切に設定することにより、遅延時
間を変化させる際のステップ幅並びに変化幅を自動的に
調整する機能を有している。従って、可変遅延回路とし
ての機能は、入力信号の伝送速度に広い範囲で対応する
ことができる。また、可変遅延回路の汎用化も可能であ
る。As described above, the variable delay circuit according to the present invention detects the transmission rate of the input signal and sets the delay time of the unit variable delay circuit appropriately to change the delay time. It has a function of automatically adjusting the step width and the change width. Therefore, the function as the variable delay circuit can correspond to the transmission speed of the input signal in a wide range. Further, the variable delay circuit can be generalized.
【図１】本発明に係る可変遅延回路の基本的な構成を示
す図である。FIG. 1 is a diagram showing a basic configuration of a variable delay circuit according to the present invention.
【図２】図１に示した可変遅延回路のより具体的な構成
を示す図である。FIG. 2 is a diagram showing a more specific configuration of the variable delay circuit shown in FIG.
【図３】図２に示した可変遅延回路の動作を説明するた
めのグラフである。FIG. 3 is a graph for explaining the operation of the variable delay circuit shown in FIG.
【図４】従来の可変遅延回路の典型的な構成を示す図で
ある。FIG. 4 is a diagram showing a typical configuration of a conventional variable delay circuit.
１・・・可変遅延回路、 １ａ・・・第１可変遅延回路、 ２・・・伝送速度検出回路、 ３・・・ゲートセレクト信号発生回路、 21・・・第２可変遅延回路、 22・・・位相比較器、 １−１〜１−ｎ・・・遅延ゲート回路、 １ａ−１〜１ａ−ｎ、１ａ−１〜１ａ−４ｍ、 21−１〜21−ｎ、21−１〜21−ｍ・・・単位可変遅延回
路DESCRIPTION OF SYMBOLS 1 ... Variable delay circuit, 1a ... 1st variable delay circuit, 2 ... Transmission speed detection circuit, 3 ... Gate select signal generation circuit, 21 ... 2nd variable delay circuit, 22 ... -Phase comparator, 1-1 to 1-n ... Delay gate circuit, 1a-1 to 1a-n, 1a-1 to 1a-4m, 21-1 to 21-n, 21-1 to 21-m ... Unit variable delay circuits
Claims (2)
受け且つ出力する第１可変遅延回路と、該入力信号の伝
送速度を検出して該単位可変遅延回路の各々に対して該
伝送速度に応じた遅延時間制御電圧を供給する伝送速度
検出回路とを具備し、 該第１可変遅延回路を構成する単位可変遅延回路のいく
つかをゲートセレクト信号で有効にすることにより遅延
時間を選択することができるよう構成されていることを
特徴とする可変遅延回路。1. A first variable delay circuit including a plurality of unit variable delay circuits for receiving and outputting an input signal, and a transmission speed for each of the unit variable delay circuits by detecting a transmission speed of the input signal. A transmission rate detection circuit for supplying a delay time control voltage according to the above, and a delay time is selected by enabling some of the unit variable delay circuits constituting the first variable delay circuit with a gate select signal. A variable delay circuit, which is configured to be capable of performing.
て、前記伝送速度検出回路が、前記第１可変遅延回路を
構成している単位可変遅延回路と同じ構成を有する単位
可変遅延回路を含む第２可変遅延回路と、該第２可変遅
延回路の出力を一方の入力に受ける位相比較器とを備
え、該位相比較器の出力が、該第１および第２の可変遅
延回路の遅延時間制御電圧となるように構成されている
ことを特徴とする可変遅延回路。2. The variable delay circuit according to claim 1, wherein the transmission speed detection circuit includes a unit variable delay circuit having the same configuration as the unit variable delay circuit constituting the first variable delay circuit. A second variable delay circuit; and a phase comparator that receives the output of the second variable delay circuit at one input, and the output of the phase comparator controls the delay times of the first and second variable delay circuits. A variable delay circuit, which is configured to have a voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4073434A JPH05235714A (en) | 1992-02-25 | 1992-02-25 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4073434A JPH05235714A (en) | 1992-02-25 | 1992-02-25 | Variable delay circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235714A true JPH05235714A (en) | 1993-09-10 |
Family
ID=13518137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4073434A Withdrawn JPH05235714A (en) | 1992-02-25 | 1992-02-25 | Variable delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235714A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166577A (en) * | 1995-03-29 | 2000-12-26 | Hitachi, Ltd. | Semiconductor integrated circuit device and microcomputer |
| KR100480326B1 (en) * | 1995-03-29 | 2005-04-06 | 가부시끼가이샤 히다치 세이사꾸쇼 | Semiconductor integrated circuit device and microcomputer |
| KR100688530B1 (en) * | 2005-02-12 | 2007-03-02 | 삼성전자주식회사 | Device and method for detection of operating speed |
-
1992
- 1992-02-25 JP JP4073434A patent/JPH05235714A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |