JP2001196541A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
または小さな薄膜ポリシリコン抵抗体や高抵抗の薄膜ポ
リシリコン抵抗体を形成する半導体装置およびその製造
方提供すること。 【解決手段】ボロンの打ち込み量(ドーズ量)を2.5
×1015cm-2から3.5×1015cm-2とし、アニー
ル温度であるBPSGリフローの温度を850℃から9
50℃とすることで、薄膜ポリシリコン抵抗体4aの抵
抗値の温度係数を、−50ppm/℃から+50ppm
/℃の範囲の小さな値とする。
Description
ン抵抗体を有する半導体装置の製造方法に関する。
板中にn型およびp型の不純物を拡散することにより形
成していた拡散抵抗体や、MOSFET(MOS型電界
効果トランジスタ)のゲート電極となるn型ドープドポ
リシリコン膜(リンやヒ素などのn型不純物を多量にド
ープした数十Ω/□程度の抵抗値を有するポリシリコン
膜のこと)を用いた薄膜ポリシリコン抵抗体が用いられ
てきた。また、従来のIC回路のポリシリコン−ポリシ
リコンキャパシタの電極として、この薄膜ポリシリコン
抵抗体が用いられてきた。
る。フィールド酸化膜72を形成する前に、抵抗体とな
るn- 拡散層88とp- 拡散層89を形成するためのn
型不純物イオンとp型不純物イオンをpウエル領域81
とnウエル領域82中にそれぞれイオン注入し、熱処理
により打ち込まれた不純物イオンをドライブし、つぎ
に、その上にフィールド酸化膜72を形成する。その
後、図示しない他の箇所にMOSFETを形成した後、
CVD(Chemical Vapor Deposi
tion)法で酸化膜76を形成し、つぎに、CVD法
によるBPSG膜77(ボロン・リンガラス膜)を形成
する。つぎに、コンタクト孔を開け、Al電極78を形
成する。図中の85、86はn+ 拡散層、p+ 拡散層で
あり、この拡散層は、n- 拡散層88、p- 拡散層89
とAl電極78とのコンタクト抵抗を低減するために形
成される。
の断面図である。図示しないMOSFETのゲート電極
と同一のn型ドープドポリシリコン膜90を薄膜ポリシ
リコン抵抗体として用いる。フィールド酸化膜92上
に、MOSFETのゲート電極と同一のn型ドープドポ
リシリコン膜90を抵抗体として形成し、その上にCV
D法で酸化膜96を形成し、その後、CVD法によるB
PSG膜97を形成し、つぎに、コンタクト孔を開け、
Al電極98を形成する。
コンキャパシタの断面図である。フィールド酸化膜10
2上に、MOSFETのゲート電極と同一のn型ドープ
ドポリシリコン膜110を下部電極として形成し、その
上にCVD法による層間酸化膜103を形成し、その上
に、CVD法によるn型ドープドポリシリコン膜111
を上部電極として形成する。このn型ドープドポリシリ
コン膜111の抵抗値と下部電極のn型ドープドポリシ
リコン膜110の抵抗値は、通常、同一である。つぎ
に、CVD法による酸化膜106を形成し、その上に、
CVD法によるBPSG膜107を形成した後、コンタ
クト孔を開け、Al電極108を形成する。
とポリシリコン−ポリシリコンキャパシタを組み合わせ
た断面図である。これは、図12の従来の薄膜ポリシリ
コン抵抗体と図13の従来のポリシリコン−ポリシリコ
ンキャパシタを組み合わせたものである。図中の121
は半導体基板、122はフィールド酸化膜、123は層
間酸化膜、126は酸化膜、127はBPSG膜、12
8はAl電極、130、131はn型ドープドポリシリ
コン膜である。
形成される拡散抵抗体は、IC回路において、頻繁に使
用されてきたが、セルフバイアス効果やバックバイアス
効果により、バイアス依存性があること、抵抗値のバラ
ツキが大きいこと、抵抗値の温度係数が大きいことなど
のために、高精度を要求するIC回路には適さない。例
えば、n型不純物で形成された拡散抵抗体においては、
抵抗値の温度係数が3500ppm/℃で、5V使用の
IC回路では10%抵抗値が変化する。p型不純物で形
成された拡散抵抗体においては、抵抗値の温度係数が4
000から5500ppm/℃で、5V使用のIC回路
では7%抵抗値が変化する。但し、抵抗値の温度係数
は、〔(RA −R25)/(TA −T25)〕/R25〕で定
義される。ここで、RA は所定の温度(TA )における
シート抵抗値、R25は25℃(T25)におけるシート抵
抗値である。
および抵抗値のバラツキを改善するために、図12で説
明したように、MOSFETのゲート電極となるn型ド
ープドポリシリコンを抵抗体として適用した薄膜ポリシ
リコン抵抗体がある。この薄膜ポリシリコン抵抗体は、
拡散抵抗体に比べて、抵抗値のバラツキが小さく、バイ
アス依存性が無く、抵抗値の温度係数も650から75
0ppm/℃と小さく、従来、IC回路で使用されてき
た。
抵抗値(シート抵抗値のこと)が25Ω/□と小さいた
め、高抵抗を必要とする回路では、抵抗体の占める面積
が大きくなる。また、抵抗値の温度係数は、650から
750ppm/℃で、拡散抵抗体に比べて小さいが、さ
らに高精度を必要とするIC回路にとっては、この抵抗
値の温度係数はまだ大きい。
値の温度係数をゼロまたは小さくし、抵抗値が一桁大き
い薄膜ポリシリコン抵抗体の製造方法が開示されてい
る。しかし、この特開平4−284666号では、リン
イオンをイオン注入した薄膜ポリシリコン抵抗体につい
ては開示されているが、ボロンイオンをイオン注入し
て、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体
を有する半導体装置およびその製造方法や、この薄膜ポ
リシリコン抵抗体を電極とするポリシリコン−ポリシリ
コンキャパシタを有する半導体装置およびその製造方法
や、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体
を用いた高抵抗の薄膜ポリシリコン抵抗体と、ポリシリ
コン−ポリシリコンキャパシタとを組み合わせた半導体
装置およびその製造方法については開示されていない。
注入して、温度係数ゼロまたは小さな薄膜ポリシリコン
抵抗体や高抵抗の薄膜ポリシリコン抵抗体を形成する半
導体装置およびその製造方法を提供することや、温度係
数ゼロまたは小さな薄膜ポリシリコン抵抗体と、高抵抗
の薄膜ポリシリコン抵抗体の組み合わせや、温度係数ゼ
ロまたは小さな薄膜ポリシリコン抵抗体を用いた高抵抗
の薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリ
コンキャパシタとを組み合わせて形成する半導体装置お
よびその製造方法を提供することにある。
めに、半導体基板上に形成された絶縁膜上に、温度係数
が零もしくは小さい第2薄膜ポリシリコン抵抗体が形成
された半導体装置の製造方法において、半導体基板に絶
縁膜を形成する工程と、該絶縁膜上のノドープドポリシ
リコン膜を形成する工程と、該ノンドープドポリシリコ
ン膜に、2.5×1015cm-2ないし3.5×1015c
m-2のドーズ量のボロンをイオン注入する工程とを含む
製造方法とする。
リシリコン膜で形成された高抵抗の第1薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第2薄膜ポリ
シリコン抵抗体が形成された半導体装置の製造方法にお
いて、半導体基板に絶縁膜を形成する工程と、該絶縁膜
上にノンドープドポリシリコン膜を形成する工程と、該
ノンドープドポリシリコン膜にボロンを導入し、前記第
1薄膜ポリシリコン抵抗体を形成する工程と、前記ノン
ドープドポリシリコン膜に選択的に、濃度が前記ボロン
より高いボロンを導入し、前記第2薄膜ポリシリコン抵
抗体を形成する工程とを含む製造方法とする。
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置の製造方法にお
いて、半導体基板に第1絶縁膜を形成する工程と、該第
1絶縁膜上に選択的にポリシリコン−ポリシリコンキャ
パシタの第1電極となるドープドポリシリコン膜を形成
する工程と、該第1電極上と、露出した前記第1絶縁膜
上に、第2絶縁膜を形成する工程と、該第2絶縁膜上
に、ノンドープドポリシリコン膜を形成する工程と、該
ノンドープドポリシリコン膜にボロンを導入し、前記薄
膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシリ
コンキャパシタの第1電極上と対向する第2電極とを形
成する工程とを含む製造方法とする。
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置の製造方法において、半導体基板に第1絶縁
膜を形成する工程と、該第1絶縁膜上に選択的にポリシ
リコン−ポリシリコンキャパシタの第1電極となるドー
プドポリシリコン膜を形成する工程と、該第1電極上
と、露出した前記第1絶縁膜上に、第2絶縁膜を形成す
る工程と、該第2絶縁膜上に、ノンドープドポリシリコ
ン膜を選択的に形成する工程と、該ノンドープドポリシ
リコン膜にボロンを導入し、前記薄膜ポリシリコン抵抗
体と、前記ポリシリコン−ポリシリコンキャパシタの第
1電極上と対向する第2電極とを形成する工程とを含む
製造方法とする。
抵抗体上もしくは前記薄膜ポリシリコン抵抗体上に層間
絶縁膜を形成する工程と、該層間絶縁膜上にBPSG膜
(ボロンドープのリンガラス膜)を形成する工程と、該
BPSG膜をリフローする工程とを含み、該リフローの
ための熱処理温度で、前記ノンドープドポリシリコン膜
に導入された前記ボロンを活性化するとよい。
接する箇所に、第2薄膜ポリシリコン抵抗体を形成する
ためのボロン導入と同時に同一条件で、ボロンを導入す
るとよい。LDD(Lighty Doped Dra
in)構造を有する半導体装置の製造方法において、ノ
ンドープドポリシリコンをサイドウォールとして用いる
とよい。
て、ソース領域およびドレイン領域を形成するためのイ
オン注入と、温度係数が零もしくは小さい薄膜ポリシリ
コン抵抗体を形成するためのイオン注入を同時に行うと
よい。半導体基板上に形成された絶縁膜上に、温度係数
が零もしくは小さい薄膜ポリシリコン抵抗体が形成され
た半導体装置で、半導体基板に絶縁膜を形成し、該絶縁
膜上にノンドープドポリシリコン膜を形成し、該ノンド
ープドポリシリコン膜が、2.5×1015cm-2ないし
3.5×1015cm-2のドーズ量のボロンをイオン注入
して形成される構成とする。
リシリコン膜で形成された高抵抗の第1薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第2薄膜ポリ
シリコン抵抗体が形成された半導体装置で、半導体基板
に絶縁膜を形成し、該絶縁膜上にノンドープドポリシリ
コン膜を形成し、該ノンドープドポリシリコン膜にボロ
ンを導入し、前記第1薄膜ポリシリコン抵抗体を形成
し、前記ノンドープドポリシリコン膜に選択的に、濃度
が前記ボロンより高いボロンを導入し、前記第2薄膜ポ
リシリコン抵抗体を形成する構成とする。
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置で、半導体基板
に第1絶縁膜を形成し、該第1絶縁膜上に選択的にポリ
シリコン−ポリシリコンキャパシタの第1電極となるド
ープドポリシリコン膜を形成し、該第1電極上と、露出
した前記第1絶縁膜上に、第2絶縁膜を形成し、該第2
絶縁膜上に、ノンドープドポリシリコン膜を形成し、該
ノンドープドポリシリコン膜にボロンを導入し、前記薄
膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシリ
コンキャパシタの第1電極上と対向する第2電極とを形
成する構成とする。
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置で、半導体基板に第1絶縁膜を形成し、該第
1絶縁膜上に選択的にポリシリコン−ポリシリコンキャ
パシタの第1電極となるドープドポリシリコン膜を形成
し、該第1電極上と、露出した前記第1絶縁膜上に、第
2絶縁膜を形成し、該第2絶縁膜上に、ノンドープドポ
リシリコン膜を選択的に形成し、該ノンドープドポリシ
リコン膜にボロンを導入し、前記薄膜ポリシリコン抵抗
体と、前記ポリシリコン−ポリシリコンキャパシタの第
1電極上と対向する第2電極とを形成する構成とする。
前記ボロンの導入を、ドーズ量が2.5×1015cm-2
ないし3.5×1015cm-2のBF2 のイオン注入で行
うとよい。
半導体装置の製造方法で、同図(a)から同図(d)は
工程順に示した製造工程断面図である。同図(a)に示
すように、図示しないMOSFETのソース領域とドレ
イン領域を形成した後に、半導体基板1上のフィールド
酸化膜2を形成し、このフィールド酸化膜2上に層間酸
化膜3を膜厚100nmで形成する。つぎに、CVD法
により薄膜ノンドープドポリシリコン膜4を膜厚300
nmで酸化膜3上に形成し、ボロンイオン(BF2 イオ
ン)を加速電圧65keVで3.0×1015cm -2全面
に打ち込む。
レジスト膜5を用いてパターニングし、その後、選択的
にエッチングして、抵抗値の温度係数ゼロの薄膜ポリシ
リコン抵抗体4aを形成する。つぎに、同図(c)で示
すように、CVD法による酸化膜6を膜厚120nmで
薄膜ポリシリコン抵抗体4a上と層間酸化膜3上に形成
し、つぎに、BPSG膜7をCVD法で膜厚650nm
で、酸化膜6上に形成する。この後に平坦化のためにB
PSGリフロー(BPSG膜7を熱処理して、表面を溶
解させ、なだらかにする工程のこと)を行う。このBP
SGリフローは、900℃でN2 +O2 で10分、つぎ
に、O2 で12分、つぎに、N2 で5分行い、合計で2
7分間行う。このBPSGリフローの熱処理で、前記の
ボロンイオン(BF2 イオン)は活性化し、このBPS
Gリフロー温度がボロンイオンの活性化のためのアニー
ル温度となる。
6とBPSG膜7にコンタクト孔を開け、Al電極8を
形成する。前記のBPSGリフローで、薄膜ポリシリコ
ン抵抗体4aは抵抗値が約280Ω/□で、抵抗値の温
度係数がゼロになる。薄膜ポリシリコン抵抗体4aの膜
厚が200nmの場合は、約400Ω/□となる。
量)を2.5×1015cm-2から3.5×1015cm-2
とし、アニール温度であるBPSGリフローの温度を8
50℃から950℃の範囲にすることで、薄膜ポリシリ
コン抵抗体4aの抵抗値の温度係数は、−50ppm/
℃から+50ppm/℃の範囲になり、小さな値とな
る。
の半導体装置の要部断面図となる。この構造の説明は、
製造方法で説明した内容と同じなので省略する。この抵
抗値の温度係数がゼロもしくは小さな薄膜ポリシリコン
抵抗体4aを、IC回路における標準的アンプ回路の帰
還抵抗、標準的レギュレータの抵抗、標準的発振回路に
適用することで、広範囲の温度領域に亘り、高精度のI
C回路を製作できる。また、薄膜ポリシリコン抵抗体
は、拡散抵抗体のようなバイアス依存性が無いので、I
C回路における分割抵抗として高抵抗の薄膜ポリシリコ
ン抵抗体を用いることで、バイアス効果による抵抗値の
変化がなく、精度のよいIC回路とすることができる。
aの平面図である。同図において、9は、Al電極8と
薄膜ポリシリコン抵抗体4aとのコンタクト孔である。
また、3は層間酸化膜である。ところで、薄膜ポリシリ
コン抵抗体の抵抗値の温度係数は、大体、ノンドープド
ポリシリコン膜4中へのBF2 イオンの打ち込み量とア
ニール温度で決まり、抵抗値はBF2 イオンの打ち込み
量とアニール温度と膜厚で決まる。以下の説明において
は、アニール温度を、BPSGリフロー温度である90
0℃とした場合である。
0nmのときは、BF2 イオンの打ち込み量を3.0×
1014cm-2とすると、薄膜ポリシリコン抵抗体の抵抗
値が2.8kΩ/□から3.2kΩ/□で、抵抗値の温
度係数が約−2000ppm/℃となる。5.0×10
14cm-2とすると、抵抗値が1.4kΩ/□から1.6
kΩ/□で、抵抗値の温度係数が約−1700ppm/
℃となる。1.0×1015cm-2とすると、抵抗値が6
50Ω/□から670kΩ/□で、抵抗値の温度係数が
約−750ppm/℃となる。5.0×1015cm-2と
すると、抵抗値が240Ω/□から250Ω/□で、抵
抗値の温度係数が+90ppm/℃となる。8.0×1
015cm-2とすると、抵抗値が220Ω/□から240
Ω/□で、抵抗値の温度係数が約+100ppm/℃と
なる。
厚が200nmのときは、BF2 イオンの打ち込み量を
5.0×1014cm-2とすると、薄膜ポリシリコン抵抗
体の抵抗値が1.4kΩ/□から1.6kΩ/□で、抵
抗値の温度係数が−1500ppm/℃となり、3.0
×1015cm-2とすると、395Ω/□から405Ω/
□で、抵抗値の温度係数がゼロとなる。前記のことか
ら、BF2 イオンの打ち込み量と膜厚を制御すること
で、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体
4aまたは抵抗値の温度係数が小さな薄膜ポリシリコン
抵抗体を形成したり、所定の温度係数を有する薄膜ポリ
シリコン抵抗体を形成することができる。
200nmおよび300nmのときの説明であるが、薄
膜ポリシリコン抵抗体の膜厚が100nmのときは、B
F2イオンのイオン打ち込み量を3.0×1015cm-2
とすると、抵抗値は200nmの場合より大きく、抵抗
値の温度係数がゼロの薄膜ポリシリコンを形成できる。
置の製造方法で、同図(a)から同図(d)は工程順に
示した製造工程断面図である。この半導体装置は高抵抗
の薄膜ポリシリコン抵抗体と温度係数ゼロの薄膜ポリシ
リコン抵抗体を有して場合である。この高抵抗のポリシ
リコン抵抗体14bと温度係数ゼロの薄膜ポリシリコン
抵抗体14aをマスク1枚追加することにより同時に形
成する。つぎに、その工程を説明する。
酸化膜12上に、CVD法でノンドープドポリシリコン
膜14を積層するまでは、図1の工程と同様である。そ
の後の工程について、つぎに説明する。同図(a)に示
すように、高抵抗の薄膜ポリシリコン14cを形成する
ため、ノンドープドポリシリコン膜14に、BF2 イオ
ンを加速電圧64keVで全面に、打ち込み量が5.0
×1014cm-2になるように打ち込む。打ち込みした後
は、高抵抗の薄膜ポリシリコン14c(同図(a)の1
4が14cとなる)になる。
薄膜ポリシリコン14cにおいて、抵抗値の温度係数ゼ
ロの薄膜ポリシリコン抵抗体4aを形成する領域19
と、高抵抗の薄膜ポリシリコン抵抗体14bのコンタク
ト領域20を開口したフォトレジスト膜15でパターニ
ングする。薄膜ポリシリコン抵抗体14aの温度係数が
ゼロになるBF2 イオンの打ち込み量は3.0×1015
cm-2であるので、2.5×1015cm-2(3.0×1
015cm-2−5.0×1014cm-2)の打ち込み量のB
F2 イオンを65keVで追加打ち込みを行う。このと
き、高抵抗の薄膜ポリシリコン抵抗体14bとAl電極
18とのコンタクト領域20になる箇所にもBF2 イオ
ンを打ち込む。これは、高抵抗の薄膜ポリシリコン抵抗
体4bとAl電極18とのコンタクト抵抗値を低減させ
るためである。
レジスト膜15を除去し、高抵抗の薄膜ポリシリコン抵
抗体14bの領域と、抵抗値の温度係数ゼロの薄膜ポリ
シリコン抵抗体14aの領域とを分離するために、再
度、パターニングしたフォトマスク15aを用いて、分
離のためのエッチングを行う。つぎに、同図(d)に示
すように、フォトレジスト膜15aを除去し、酸化膜1
6を120nmの厚みに積層し、BPSG膜17を65
0nmの厚みに積層し、BPSGリフローした後、コン
タクト孔を形成し、Al電極18を形成する。ノンドー
プドポリシリコン膜14中に打ち込んだ不純物であるB
F2 イオンの活性化は、BPSGリフロー(BPSG膜
17を熱処理して表面を滑らかにすること)で行う。こ
のようにして、高抵抗の薄膜ポリシリコン抵抗体14b
と抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体1
4aを同時に形成できる。BF2イオンのイオン打ち込
み量を制御することで、所望の2つの抵抗値を兼ね備え
た薄膜ポリシリコン抵抗体を形成できる。
の半導体装置の要部断面図となる。この構造の説明は製
造方法の内容と同じなので省略する。図4は、この発明
の第5実施例の半導体装置の要部断面図である。同図は
この半導体装置が有しているポリシリコン−ポリシリコ
ンキャパシタの断面図であり、ノンドープドポリシリコ
ン膜に、前記のように、抵抗値の温度係数ゼロの薄膜ポ
リシリコン抵抗体34aをポリシリコン−ポリシリコン
キャパシタの上部電極としている。その製造方法を説明
する。
一のn型ドープドポリシリコン膜40を、下部電極とし
て、フィールド酸化膜32上に形成した後、図示しない
MOSFETのソース領域とドレイン領域を形成し、つ
ぎに、その上に、CVD法で層間酸化膜33を膜厚10
0nmで形成し、つぎに、CVD法でノンドープドポリ
シリコン膜を膜厚300nmで層間酸化膜33上に形成
する。つぎに、このノンドープドポリシリコン膜にBF
2 イオンを打ち込んで、抵抗値の温度係数がゼロの薄膜
ポリシリコン抵抗体34aとする工程は、図1と同様で
あり、この薄膜ポリシリコン抵抗体34aが、ポリシリ
コン−ポリシリコンキャパシタの上部電極となる。この
ようにして、層間酸化膜33を介し薄膜ポリシリコン抵
抗体34aとする上部電極、n型ドープドポリシリコン
膜40を下部電極としたポリシリコン−ポリシリコンキ
ャパシタが完成する。図中の36は酸化膜、37はBP
SG膜、38はAl電極である。
ャパシタの上部電極は抵抗体であり、この抵抗体とポリ
シリコン−ポリシリコンキャパシタは直列接続されてお
り、この両者でCR回路を構成することができる。尚、
前記の製造方法が、この発明の第6実施例の半導体装置
の製造方法となる。
置の要部断面図である。この実施例は、抵抗値の温度係
数ゼロの薄膜ポリシリコン抵抗体44aとポリシリコン
−ポリシリコンキャパシタを同一プロセスで形成した場
合である。その製造方法を説明する。図示しないMOS
FETのゲート電極と同一であるn型ドープドポリシリ
コン膜44cを下部電極として、フィールド酸化膜42
上に形成した後、図示しないMOSFETのソース領域
とドレイン領域を形成する。つぎに、その上に、CVD
法で層間酸化膜43を膜厚100nmで形成する。つぎ
に、CVD法でノンドープドポリシリコン膜を膜厚30
0nmで層間酸化膜43上に形成する。つぎに、このノ
ンドープドポリシリコン膜にBF2 イオンを打ち込ん
で、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体
44a、44dとする工程は、図1と同様である。44
dがポリシリコン−ポリシリコンキャパシタの上部電極
となり、また、44aが抵抗値の温度係数ゼロの薄膜ポ
リシリコン抵抗体となる。図中の41は半導体基板、4
4cは下部電極となるn型ドープドポリシリコン膜、4
6は酸化膜、47はBPSG膜、48はAl電極であ
る。この実施例の場合も、BPSGリフローでボロンイ
オンを活性化させる。
施例の半導体装置の製造方法となる。図6から図10
は、この発明の第9実施例の半導体装置の製造方法で、
工程順に示した製造工程断面図である。この実施例は、
ノンドープドポリシリコン膜54を微細化デバイスにお
けるLDD構造作成に適用し、LDD構造のMOSFE
Tと、温度係数ゼロの薄膜ポリシリコン抵抗体と、ポリ
シリコン−ポリシリコンキャパシタを製作した例であ
る。
とドレイン領域のイオン注入と、抵抗値の温度係数ゼロ
の薄膜ポリシリコン抵抗体を形成するためのイオン注入
を同時に行うことが特徴である。図6に示すように、M
OSFETのゲート電極をn型ドープドポリシリコン膜
60で形成し、その後、nチャネル型MOSFETにお
いては、n型の不純物(P、As)のイオン打ち込みを
行い、n- 拡散層63でn型のLDD領域を、半導体基
板51の表面層に形成されたpウエル領域61に形成
し、pチャネル型MOSFETにおいてはp型の不純物
(BF2 など)のイオン打ち込みを行い、p - 拡散層6
4でp型のLDD領域を、半導体基板51の表面層に形
成されたnウエル領域62に形成しする。その後、熱酸
化膜67(MOSFETのゲート酸化膜に相当し、前記
の層間酸化膜に相当する)を約20nmから35nmの
厚さで形成し、ノンドープドポリシリコン膜54をCV
D法で200nmの厚さで積層する。フィールド酸化膜
52上には、前記のゲート電極を形成するときに、ポリ
シリコン−ポリシリコンキャパシタの下部電極としてM
OSFETのゲート電極と同一のn型のドープドポリシ
リコン膜60を積層する。
化膜52上の抵抗値の温度係数ゼロの薄膜ポリシリコン
抵抗体54aとポリシリコン−ポリシリコンキャパシタ
の上部電極となる薄膜ポリシリコン抵抗体54cを形成
するために、フォトレジスト膜55を用いて、パターニ
ングし、選択的に、ドライエッチングを行う。このエッ
チングのときに、ゲート電極を形成しているn型ドープ
ドポリシリコン膜60の側壁には、熱酸化膜67を介し
てノンドープドポリシリコン膜54のサイドウォールが
エッチング残りとして形成される。
ト55を除去し、再度フォトレジストを被覆し、パター
ニングされたフォトレジスト55aを用いて、nチャネ
ル型MOSFETのソース領域とドレイン領域になるn
+ 拡散層65をAsイオンのイオン注入で行う。このと
き、n+ 拡散層65の形成は、ゲート電極の側壁に形成
されるノンドープドポリシリコン膜54eのサイドォー
ルをマスクとして、セルフアラインで行われる。
ト55aを除去し、再度フォトレジストを被覆し、パタ
ーニングされたフォトレジスト55bをマスクに用い
て、pチャネル型MOSFETのソース領域とドレイン
領域となるp+ 拡散層66が形成される箇所のnウエル
領域62と、抵抗値の温度係数ゼロの薄膜ポリシリコン
抵抗体54aとなる箇所のノンドープドポリシリコン膜
と、ポリシリコン−ポリシリコンキャパシタの上部電極
(抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体54
c)となる箇所のノンドープドポリシリコン膜に、BF
2 イオンを加速電圧65keVで、3.0×1015cm
-2で、同時に打ち込む。このとき、p+ 拡散層66の形
成は、ゲート電極の側壁に形成されるノンドープドポリ
シリコン膜54dのサイドォールをマスクとして、セル
フアラインで行われる。
領域とドレイン領域となるn+ 拡散層65のイオン注入
工程と、薄膜ポリシリコン抵抗体(54aに相当する抵
抗体)のイオン注入を同時に行うことも可能である。こ
の場合も、nチャネル型MOSFETのソース領域とド
レイン領域のイオン注入は、ゲート電極の側壁のノンド
ープドポリシリコン膜54dをサイドウォールとして用
いて、セルフアラインで行うことができる。
スト膜55bを除去した後、図1、図4の製造工程を経
て、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体5
4aと、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗
体54cを上部電極とするポリシリコン−ポリシリコン
キャパシタを形成し、その上に酸化膜56とBPSG膜
57を積層し、BPSGリフローを行う。このとき、B
PSGリフローで薄膜ポリシリコン抵抗体54a、54
cを形成するためにイオン注入されたBF2 イオンが活
性化する。前記の各実施例の抵抗値の温度係数ゼロの薄
膜ポリシリコン抵抗体は、温度係数が小さい薄膜ポリシ
リコン抵抗体としても勿論構わない。
もしくは小さな薄膜ポリシリコン抵抗体と高抵抗の薄膜
ポリシリコン抵抗体を同一プロセスで形成できる。ま
た、抵抗温度係数がゼロもしくは小さな薄膜ポリシリコ
ン抵抗体、高抵抗の薄膜ポリシリコン抵抗体およびポリ
シリコン−ポリシリコンキャパシタの上部電極を同一プ
ロセスで形成できる。
むBF2 イオンの打ち込み量(ドーズ量)を所定の値に
することで、抵抗値の温度係数ゼロ、もしくは小さなポ
リシリコン抵抗体とすることができる。また、BPSG
リフローの熱処理で、ノンドープドポリシリコンに打ち
込むBF2 イオンの活性化を行うことで、工程を簡略化
できる。
で、(a)から(d)は工程順に示した製造工程断面図
で、(a)から(d)は工程順に示した製造工程断面図
図
図
断面図
置の製造工程断面図
置の製造工程断面図
置の製造工程断面図
装置の製造工程断面図
タの断面図
ン−ポリシリコンキャパシタを組み合わせた断面図
体(温度係数ゼロ) 4b 薄膜ポリシリコン抵抗体(高抵抗) 5、15、15a、55、55a、55b フォトレ
ジスト膜 6、16、36、46 酸化膜 7、17、37、47 BPSG膜 8、18、38、48 Al電極 14c 高抵抗の薄膜ポリシリコン 19 領域 20 コンタクト領域 40、60 n型ドープドポリシリコン膜 44c n型ドープドポリシリコン膜(下部電極) 44d、54c 薄膜ポリシリコン抵抗体(上部電極) 54d、54e 薄膜ポリシリコン(サイドウォール) 61 pウエル領域 62 nウエル領域 63 p- 拡散層 64 n- 拡散層 65 n+ 拡散層 66 p+ 拡散層 67 熱酸化膜
Claims (14)
- 【請求項1】半導体基板上に形成された絶縁膜上に、温
度係数が零もしくは小さい薄膜ポリシリコン抵抗体が形
成された半導体装置の製造方法で、半導体基板に絶縁膜
を形成する工程と、該絶縁膜上にノンドープドポリシリ
コン膜を形成する工程と、該ノンドープドポリシリコン
膜に、2.5×1015cm-2ないし3.5×1015cm
-2のドーズ量のボロンをイオン注入する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項2】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された高抵抗の第1薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第2薄膜ポリ
シリコン抵抗体が形成された半導体装置の製造方法で、
半導体基板に絶縁膜を形成する工程と、該絶縁膜上にノ
ンドープドポリシリコン膜を形成する工程と、該ノンド
ープドポリシリコン膜にボロンを導入し、前記第1薄膜
ポリシリコン抵抗体を形成する工程と、前記ノンドープ
ドポリシリコン膜に選択的に、濃度が前記ボロンより高
いボロンを導入し、前記第2薄膜ポリシリコン抵抗体を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項3】半導体基板上に形成された絶縁膜上に、電
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置の製造方法で、
半導体基板に第1絶縁膜を形成する工程と、該第1絶縁
膜上に選択的にポリシリコン−ポリシリコンキャパシタ
の第1電極となるドープドポリシリコン膜を形成する工
程と、該第1電極上と、露出した前記第1絶縁膜上に、
第2絶縁膜を形成する工程と、該第2絶縁膜上に、ノン
ドープドポリシリコン膜を形成する工程と、該ノンドー
プドポリシリコン膜にボロンを導入し、前記薄膜ポリシ
リコン抵抗体で、前記ポリシリコン−ポリシリコンキャ
パシタの第1電極上と対向する第2電極とを形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項4】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置の製造方法で、半導体基板に第1絶縁膜を形
成する工程と、該第1絶縁膜上に選択的にポリシリコン
−ポリシリコンキャパシタの第1電極となるドープドポ
リシリコン膜を形成する工程と、該第1電極上と、露出
した前記第1絶縁膜上に、第2絶縁膜を形成する工程
と、該第2絶縁膜上に、ノンドープドポリシリコン膜を
選択的に形成する工程と、該ノンドープドポリシリコン
膜にボロンを導入し、前記薄膜ポリシリコン抵抗体と、
前記ポリシリコン−ポリシリコンキャパシタの第1電極
上と対向する第2電極とを形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項5】前記ボロンの導入を、ドーズ量が2.5×
1015cm-2ないし3.5×1015cm-2のBF2 のイ
オン注入で行うことを特徴とする請求項2ないし4のい
ずれかに記載の半導体装置の製造方法。 - 【請求項6】前記工程の後、前記第1薄膜ポリシリコン
抵抗体上もしくは前記薄膜ポリシリコン抵抗体上に層間
絶縁膜を形成する工程と、該層間絶縁膜上にBPSG膜
(ボロンドープのリンガラス膜)を形成する工程と、該
BPSG膜をリフローする工程とを含み、該リフローの
ための熱処理温度で、前記ノンドープドポリシリコン膜
に導入された前記ボロンを活性化することを特徴とする
請求項1ないし5のいずれかに記載の半導体装置の製造
方法。 - 【請求項7】前記第1薄膜ポリシリコン抵抗体の電極と
接する箇所に、第2薄膜ポリシリコン抵抗体を形成する
ためのボロン導入と同時に同一条件で、ボロンを導入す
ることを特徴とする請求項2に記載の半導体装置の製造
方法。 - 【請求項8】LDD(Lighty Doped Dr
ain)構造を有する半導体装置の製造方法において、
ノンドープドポリシリコンをサイドウォールとして用い
ることを特徴とする半導体装置の製造方法。 - 【請求項9】MOS構造の半導体装置の製造方法におい
て、ソース領域およびドレイン領域を形成するためのイ
オン注入と、温度係数が零もしくは小さい薄膜ポリシリ
コン抵抗体を形成するためのイオン注入を同時に行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項10】半導体基板上に形成された絶縁膜上に、
温度係数が零もしくは小さい薄膜ポリシリコン抵抗体が
形成された半導体装置で、半導体基板に絶縁膜を形成
し、該絶縁膜上にノンドープドポリシリコン膜を形成
し、該ノンドープドポリシリコン膜に、2.5×1015
cm-2ないし3.5×1015cm-2のドーズ量のボロン
をイオン注入することを特徴とする半導体装置。 - 【請求項11】半導体基板上に形成された絶縁膜上に、
ポリシリコン膜で形成された高抵抗の第1薄膜ポリシリ
コン抵抗体と、温度係数が零もしくは小さい第2薄膜ポ
リシリコン抵抗体が形成された半導体装置で、半導体基
板に絶縁膜を形成し、該絶縁膜上にノンドープドポリシ
リコン膜を形成し、該ノンドープドポリシリコン膜にボ
ロンを導入し、前記第1薄膜ポリシリコン抵抗体を形成
し、前記ノンドープドポリシリコン膜に選択的に、濃度
が前記ボロンより高いボロンを導入し、前記第2薄膜ポ
リシリコン抵抗体を形成することを特徴とする半導体装
置。 - 【請求項12】半導体基板上に形成された絶縁膜上に、
電極が薄膜ポリシリコン膜であるポリシリコン−ポリシ
リコンキャパシタが形成された半導体装置で、半導体基
板に第1絶縁膜を形成し、該第1絶縁膜上に選択的にポ
リシリコン−ポリシリコンキャパシタの第1電極となる
ドープドポリシリコン膜を形成し、該第1電極上と、露
出した前記第1絶縁膜上に、第2絶縁膜を形成し、該第
2絶縁膜上に、ノンドープドポリシリコン膜を形成し、
該ノンドープドポリシリコン膜にボロンを導入し、前記
薄膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシ
リコンキャパシタの第1電極上と対向する第2電極とを
形成することを特徴とする半導体装置。 - 【請求項13】半導体基板上に形成された絶縁膜上に、
ポリシリコン膜で形成された温度係数が零もしくは小さ
い薄膜ポリシリコン抵抗体と、電極がポリシリコン膜で
あるポリシリコン−ポリシリコンキャパシタが形成され
た半導体装置で、半導体基板に第1絶縁膜を形成し、該
第1絶縁膜上に選択的にポリシリコン−ポリシリコンキ
ャパシタの第1電極となるドープドポリシリコン膜を形
成し、該第1電極上と、露出した前記第1絶縁膜上に、
第2絶縁膜を形成し、該第2絶縁膜上に、ノンドープド
ポリシリコン膜を選択的に形成し、該ノンドープドポリ
シリコン膜にボロンを導入し、前記薄膜ポリシリコン抵
抗体と、前記ポリシリコン−ポリシリコンキャパシタの
第1電極上と対向する第2電極とを形成することを特徴
とする半導体装置。 - 【請求項14】前記ボロンの導入を、ドーズ量が2.5
×1015cm-2ないし3.5×1015cm-2のBF2 の
イオン注入で行うことを特徴とする請求項11ないし1
3のいずれかに記載の半導体装置。
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