JP2001196541A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】ボロンイオンをイオン注入して、温度係数ゼロ
または小さな薄膜ポリシリコン抵抗体や高抵抗の薄膜ポ
リシリコン抵抗体を形成する半導体装置およびその製造
方提供すること。 【解決手段】ボロンの打ち込み量（ドーズ量）を２．５
×１０15ｃｍ-2から３．５×１０15ｃｍ-2とし、アニー
ル温度であるＢＰＳＧリフローの温度を８５０℃から９
５０℃とすることで、薄膜ポリシリコン抵抗体４ａの抵
抗値の温度係数を、−５０ｐｐｍ／℃から＋５０ｐｐｍ
／℃の範囲の小さな値とする。
または小さな薄膜ポリシリコン抵抗体や高抵抗の薄膜ポ
リシリコン抵抗体を形成する半導体装置およびその製造
方提供すること。 【解決手段】ボロンの打ち込み量（ドーズ量）を２．５
×１０15ｃｍ-2から３．５×１０15ｃｍ-2とし、アニー
ル温度であるＢＰＳＧリフローの温度を８５０℃から９
５０℃とすることで、薄膜ポリシリコン抵抗体４ａの抵
抗値の温度係数を、−５０ｐｐｍ／℃から＋５０ｐｐｍ
／℃の範囲の小さな値とする。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜ポリシリコ
ン抵抗体を有する半導体装置の製造方法に関する。
ン抵抗体を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＩＣ回路の抵抗として、半導体基
板中にｎ型およびｐ型の不純物を拡散することにより形
成していた拡散抵抗体や、ＭＯＳＦＥＴ（ＭＯＳ型電界
効果トランジスタ）のゲート電極となるｎ型ドープドポ
リシリコン膜（リンやヒ素などのｎ型不純物を多量にド
ープした数十Ω／□程度の抵抗値を有するポリシリコン
膜のこと）を用いた薄膜ポリシリコン抵抗体が用いられ
てきた。また、従来のＩＣ回路のポリシリコン−ポリシ
リコンキャパシタの電極として、この薄膜ポリシリコン
抵抗体が用いられてきた。
板中にｎ型およびｐ型の不純物を拡散することにより形
成していた拡散抵抗体や、ＭＯＳＦＥＴ（ＭＯＳ型電界
効果トランジスタ）のゲート電極となるｎ型ドープドポ
リシリコン膜（リンやヒ素などのｎ型不純物を多量にド
ープした数十Ω／□程度の抵抗値を有するポリシリコン
膜のこと）を用いた薄膜ポリシリコン抵抗体が用いられ
てきた。また、従来のＩＣ回路のポリシリコン−ポリシ
リコンキャパシタの電極として、この薄膜ポリシリコン
抵抗体が用いられてきた。
【０００３】図１１は、従来の拡散抵抗体の断面図であ
る。フィールド酸化膜７２を形成する前に、抵抗体とな
るｎ- 拡散層８８とｐ- 拡散層８９を形成するためのｎ
型不純物イオンとｐ型不純物イオンをｐウエル領域８１
とｎウエル領域８２中にそれぞれイオン注入し、熱処理
により打ち込まれた不純物イオンをドライブし、つぎ
に、その上にフィールド酸化膜７２を形成する。その
後、図示しない他の箇所にＭＯＳＦＥＴを形成した後、
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法で酸化膜７６を形成し、つぎに、ＣＶＤ法
によるＢＰＳＧ膜７７（ボロン・リンガラス膜）を形成
する。つぎに、コンタクト孔を開け、Ａｌ電極７８を形
成する。図中の８５、８６はｎ+ 拡散層、ｐ+ 拡散層で
あり、この拡散層は、ｎ- 拡散層８８、ｐ- 拡散層８９
とＡｌ電極７８とのコンタクト抵抗を低減するために形
成される。
る。フィールド酸化膜７２を形成する前に、抵抗体とな
るｎ- 拡散層８８とｐ- 拡散層８９を形成するためのｎ
型不純物イオンとｐ型不純物イオンをｐウエル領域８１
とｎウエル領域８２中にそれぞれイオン注入し、熱処理
により打ち込まれた不純物イオンをドライブし、つぎ
に、その上にフィールド酸化膜７２を形成する。その
後、図示しない他の箇所にＭＯＳＦＥＴを形成した後、
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法で酸化膜７６を形成し、つぎに、ＣＶＤ法
によるＢＰＳＧ膜７７（ボロン・リンガラス膜）を形成
する。つぎに、コンタクト孔を開け、Ａｌ電極７８を形
成する。図中の８５、８６はｎ+ 拡散層、ｐ+ 拡散層で
あり、この拡散層は、ｎ- 拡散層８８、ｐ- 拡散層８９
とＡｌ電極７８とのコンタクト抵抗を低減するために形
成される。
【０００４】図１２は、従来の薄膜ポリシリコン抵抗体
の断面図である。図示しないＭＯＳＦＥＴのゲート電極
と同一のｎ型ドープドポリシリコン膜９０を薄膜ポリシ
リコン抵抗体として用いる。フィールド酸化膜９２上
に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポ
リシリコン膜９０を抵抗体として形成し、その上にＣＶ
Ｄ法で酸化膜９６を形成し、その後、ＣＶＤ法によるＢ
ＰＳＧ膜９７を形成し、つぎに、コンタクト孔を開け、
Ａｌ電極９８を形成する。
の断面図である。図示しないＭＯＳＦＥＴのゲート電極
と同一のｎ型ドープドポリシリコン膜９０を薄膜ポリシ
リコン抵抗体として用いる。フィールド酸化膜９２上
に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポ
リシリコン膜９０を抵抗体として形成し、その上にＣＶ
Ｄ法で酸化膜９６を形成し、その後、ＣＶＤ法によるＢ
ＰＳＧ膜９７を形成し、つぎに、コンタクト孔を開け、
Ａｌ電極９８を形成する。
【０００５】図１３は、従来のポリシリコン−ポリシリ
コンキャパシタの断面図である。フィールド酸化膜１０
２上に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープ
ドポリシリコン膜１１０を下部電極として形成し、その
上にＣＶＤ法による層間酸化膜１０３を形成し、その上
に、ＣＶＤ法によるｎ型ドープドポリシリコン膜１１１
を上部電極として形成する。このｎ型ドープドポリシリ
コン膜１１１の抵抗値と下部電極のｎ型ドープドポリシ
リコン膜１１０の抵抗値は、通常、同一である。つぎ
に、ＣＶＤ法による酸化膜１０６を形成し、その上に、
ＣＶＤ法によるＢＰＳＧ膜１０７を形成した後、コンタ
クト孔を開け、Ａｌ電極１０８を形成する。
コンキャパシタの断面図である。フィールド酸化膜１０
２上に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープ
ドポリシリコン膜１１０を下部電極として形成し、その
上にＣＶＤ法による層間酸化膜１０３を形成し、その上
に、ＣＶＤ法によるｎ型ドープドポリシリコン膜１１１
を上部電極として形成する。このｎ型ドープドポリシリ
コン膜１１１の抵抗値と下部電極のｎ型ドープドポリシ
リコン膜１１０の抵抗値は、通常、同一である。つぎ
に、ＣＶＤ法による酸化膜１０６を形成し、その上に、
ＣＶＤ法によるＢＰＳＧ膜１０７を形成した後、コンタ
クト孔を開け、Ａｌ電極１０８を形成する。
【０００６】図１４は、従来の薄膜ポリシリコン抵抗体
とポリシリコン−ポリシリコンキャパシタを組み合わせ
た断面図である。これは、図１２の従来の薄膜ポリシリ
コン抵抗体と図１３の従来のポリシリコン−ポリシリコ
ンキャパシタを組み合わせたものである。図中の１２１
は半導体基板、１２２はフィールド酸化膜、１２３は層
間酸化膜、１２６は酸化膜、１２７はＢＰＳＧ膜、１２
８はＡｌ電極、１３０、１３１はｎ型ドープドポリシリ
コン膜である。
とポリシリコン−ポリシリコンキャパシタを組み合わせ
た断面図である。これは、図１２の従来の薄膜ポリシリ
コン抵抗体と図１３の従来のポリシリコン−ポリシリコ
ンキャパシタを組み合わせたものである。図中の１２１
は半導体基板、１２２はフィールド酸化膜、１２３は層
間酸化膜、１２６は酸化膜、１２７はＢＰＳＧ膜、１２
８はＡｌ電極、１３０、１３１はｎ型ドープドポリシリ
コン膜である。
【０００７】
【発明が解決しようとする課題】従来、半導体基板中に
形成される拡散抵抗体は、ＩＣ回路において、頻繁に使
用されてきたが、セルフバイアス効果やバックバイアス
効果により、バイアス依存性があること、抵抗値のバラ
ツキが大きいこと、抵抗値の温度係数が大きいことなど
のために、高精度を要求するＩＣ回路には適さない。例
えば、ｎ型不純物で形成された拡散抵抗体においては、
抵抗値の温度係数が３５００ｐｐｍ／℃で、５Ｖ使用の
ＩＣ回路では１０％抵抗値が変化する。ｐ型不純物で形
成された拡散抵抗体においては、抵抗値の温度係数が４
０００から５５００ｐｐｍ／℃で、５Ｖ使用のＩＣ回路
では７％抵抗値が変化する。但し、抵抗値の温度係数
は、〔（ＲA −Ｒ25）／（ＴA −Ｔ25）〕／Ｒ25〕で定
義される。ここで、ＲA は所定の温度（ＴA ）における
シート抵抗値、Ｒ25は２５℃（Ｔ25）におけるシート抵
抗値である。
形成される拡散抵抗体は、ＩＣ回路において、頻繁に使
用されてきたが、セルフバイアス効果やバックバイアス
効果により、バイアス依存性があること、抵抗値のバラ
ツキが大きいこと、抵抗値の温度係数が大きいことなど
のために、高精度を要求するＩＣ回路には適さない。例
えば、ｎ型不純物で形成された拡散抵抗体においては、
抵抗値の温度係数が３５００ｐｐｍ／℃で、５Ｖ使用の
ＩＣ回路では１０％抵抗値が変化する。ｐ型不純物で形
成された拡散抵抗体においては、抵抗値の温度係数が４
０００から５５００ｐｐｍ／℃で、５Ｖ使用のＩＣ回路
では７％抵抗値が変化する。但し、抵抗値の温度係数
は、〔（ＲA −Ｒ25）／（ＴA −Ｔ25）〕／Ｒ25〕で定
義される。ここで、ＲA は所定の温度（ＴA ）における
シート抵抗値、Ｒ25は２５℃（Ｔ25）におけるシート抵
抗値である。
【０００８】前記のバイアス依存性、抵抗値の温度係数
および抵抗値のバラツキを改善するために、図１２で説
明したように、ＭＯＳＦＥＴのゲート電極となるｎ型ド
ープドポリシリコンを抵抗体として適用した薄膜ポリシ
リコン抵抗体がある。この薄膜ポリシリコン抵抗体は、
拡散抵抗体に比べて、抵抗値のバラツキが小さく、バイ
アス依存性が無く、抵抗値の温度係数も６５０から７５
０ｐｐｍ／℃と小さく、従来、ＩＣ回路で使用されてき
た。
および抵抗値のバラツキを改善するために、図１２で説
明したように、ＭＯＳＦＥＴのゲート電極となるｎ型ド
ープドポリシリコンを抵抗体として適用した薄膜ポリシ
リコン抵抗体がある。この薄膜ポリシリコン抵抗体は、
拡散抵抗体に比べて、抵抗値のバラツキが小さく、バイ
アス依存性が無く、抵抗値の温度係数も６５０から７５
０ｐｐｍ／℃と小さく、従来、ＩＣ回路で使用されてき
た。
【０００９】しかし、この薄膜ポリシリコン抵抗体は、
抵抗値（シート抵抗値のこと）が２５Ω／□と小さいた
め、高抵抗を必要とする回路では、抵抗体の占める面積
が大きくなる。また、抵抗値の温度係数は、６５０から
７５０ｐｐｍ／℃で、拡散抵抗体に比べて小さいが、さ
らに高精度を必要とするＩＣ回路にとっては、この抵抗
値の温度係数はまだ大きい。
抵抗値（シート抵抗値のこと）が２５Ω／□と小さいた
め、高抵抗を必要とする回路では、抵抗体の占める面積
が大きくなる。また、抵抗値の温度係数は、６５０から
７５０ｐｐｍ／℃で、拡散抵抗体に比べて小さいが、さ
らに高精度を必要とするＩＣ回路にとっては、この抵抗
値の温度係数はまだ大きい。
【００１０】特開平４−２８４６６６号では、この抵抗
値の温度係数をゼロまたは小さくし、抵抗値が一桁大き
い薄膜ポリシリコン抵抗体の製造方法が開示されてい
る。しかし、この特開平４−２８４６６６号では、リン
イオンをイオン注入した薄膜ポリシリコン抵抗体につい
ては開示されているが、ボロンイオンをイオン注入し
て、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体
を有する半導体装置およびその製造方法や、この薄膜ポ
リシリコン抵抗体を電極とするポリシリコン−ポリシリ
コンキャパシタを有する半導体装置およびその製造方法
や、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体
を用いた高抵抗の薄膜ポリシリコン抵抗体と、ポリシリ
コン−ポリシリコンキャパシタとを組み合わせた半導体
装置およびその製造方法については開示されていない。
値の温度係数をゼロまたは小さくし、抵抗値が一桁大き
い薄膜ポリシリコン抵抗体の製造方法が開示されてい
る。しかし、この特開平４−２８４６６６号では、リン
イオンをイオン注入した薄膜ポリシリコン抵抗体につい
ては開示されているが、ボロンイオンをイオン注入し
て、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体
を有する半導体装置およびその製造方法や、この薄膜ポ
リシリコン抵抗体を電極とするポリシリコン−ポリシリ
コンキャパシタを有する半導体装置およびその製造方法
や、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体
を用いた高抵抗の薄膜ポリシリコン抵抗体と、ポリシリ
コン−ポリシリコンキャパシタとを組み合わせた半導体
装置およびその製造方法については開示されていない。
【００１１】この発明の目的は、ボロンイオンをイオン
注入して、温度係数ゼロまたは小さな薄膜ポリシリコン
抵抗体や高抵抗の薄膜ポリシリコン抵抗体を形成する半
導体装置およびその製造方法を提供することや、温度係
数ゼロまたは小さな薄膜ポリシリコン抵抗体と、高抵抗
の薄膜ポリシリコン抵抗体の組み合わせや、温度係数ゼ
ロまたは小さな薄膜ポリシリコン抵抗体を用いた高抵抗
の薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリ
コンキャパシタとを組み合わせて形成する半導体装置お
よびその製造方法を提供することにある。
注入して、温度係数ゼロまたは小さな薄膜ポリシリコン
抵抗体や高抵抗の薄膜ポリシリコン抵抗体を形成する半
導体装置およびその製造方法を提供することや、温度係
数ゼロまたは小さな薄膜ポリシリコン抵抗体と、高抵抗
の薄膜ポリシリコン抵抗体の組み合わせや、温度係数ゼ
ロまたは小さな薄膜ポリシリコン抵抗体を用いた高抵抗
の薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリ
コンキャパシタとを組み合わせて形成する半導体装置お
よびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めに、半導体基板上に形成された絶縁膜上に、温度係数
が零もしくは小さい第２薄膜ポリシリコン抵抗体が形成
された半導体装置の製造方法において、半導体基板に絶
縁膜を形成する工程と、該絶縁膜上のノドープドポリシ
リコン膜を形成する工程と、該ノンドープドポリシリコ
ン膜に、２．５×１０15ｃｍ-2ないし３．５×１０15ｃ
ｍ-2のドーズ量のボロンをイオン注入する工程とを含む
製造方法とする。
めに、半導体基板上に形成された絶縁膜上に、温度係数
が零もしくは小さい第２薄膜ポリシリコン抵抗体が形成
された半導体装置の製造方法において、半導体基板に絶
縁膜を形成する工程と、該絶縁膜上のノドープドポリシ
リコン膜を形成する工程と、該ノンドープドポリシリコ
ン膜に、２．５×１０15ｃｍ-2ないし３．５×１０15ｃ
ｍ-2のドーズ量のボロンをイオン注入する工程とを含む
製造方法とする。
【００１３】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された高抵抗の第１薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第２薄膜ポリ
シリコン抵抗体が形成された半導体装置の製造方法にお
いて、半導体基板に絶縁膜を形成する工程と、該絶縁膜
上にノンドープドポリシリコン膜を形成する工程と、該
ノンドープドポリシリコン膜にボロンを導入し、前記第
１薄膜ポリシリコン抵抗体を形成する工程と、前記ノン
ドープドポリシリコン膜に選択的に、濃度が前記ボロン
より高いボロンを導入し、前記第２薄膜ポリシリコン抵
抗体を形成する工程とを含む製造方法とする。
リシリコン膜で形成された高抵抗の第１薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第２薄膜ポリ
シリコン抵抗体が形成された半導体装置の製造方法にお
いて、半導体基板に絶縁膜を形成する工程と、該絶縁膜
上にノンドープドポリシリコン膜を形成する工程と、該
ノンドープドポリシリコン膜にボロンを導入し、前記第
１薄膜ポリシリコン抵抗体を形成する工程と、前記ノン
ドープドポリシリコン膜に選択的に、濃度が前記ボロン
より高いボロンを導入し、前記第２薄膜ポリシリコン抵
抗体を形成する工程とを含む製造方法とする。
【００１４】半導体基板上に形成された絶縁膜上に、電
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置の製造方法にお
いて、半導体基板に第１絶縁膜を形成する工程と、該第
１絶縁膜上に選択的にポリシリコン−ポリシリコンキャ
パシタの第１電極となるドープドポリシリコン膜を形成
する工程と、該第１電極上と、露出した前記第１絶縁膜
上に、第２絶縁膜を形成する工程と、該第２絶縁膜上
に、ノンドープドポリシリコン膜を形成する工程と、該
ノンドープドポリシリコン膜にボロンを導入し、前記薄
膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシリ
コンキャパシタの第１電極上と対向する第２電極とを形
成する工程とを含む製造方法とする。
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置の製造方法にお
いて、半導体基板に第１絶縁膜を形成する工程と、該第
１絶縁膜上に選択的にポリシリコン−ポリシリコンキャ
パシタの第１電極となるドープドポリシリコン膜を形成
する工程と、該第１電極上と、露出した前記第１絶縁膜
上に、第２絶縁膜を形成する工程と、該第２絶縁膜上
に、ノンドープドポリシリコン膜を形成する工程と、該
ノンドープドポリシリコン膜にボロンを導入し、前記薄
膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシリ
コンキャパシタの第１電極上と対向する第２電極とを形
成する工程とを含む製造方法とする。
【００１５】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置の製造方法において、半導体基板に第１絶縁
膜を形成する工程と、該第１絶縁膜上に選択的にポリシ
リコン−ポリシリコンキャパシタの第１電極となるドー
プドポリシリコン膜を形成する工程と、該第１電極上
と、露出した前記第１絶縁膜上に、第２絶縁膜を形成す
る工程と、該第２絶縁膜上に、ノンドープドポリシリコ
ン膜を選択的に形成する工程と、該ノンドープドポリシ
リコン膜にボロンを導入し、前記薄膜ポリシリコン抵抗
体と、前記ポリシリコン−ポリシリコンキャパシタの第
１電極上と対向する第２電極とを形成する工程とを含む
製造方法とする。
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置の製造方法において、半導体基板に第１絶縁
膜を形成する工程と、該第１絶縁膜上に選択的にポリシ
リコン−ポリシリコンキャパシタの第１電極となるドー
プドポリシリコン膜を形成する工程と、該第１電極上
と、露出した前記第１絶縁膜上に、第２絶縁膜を形成す
る工程と、該第２絶縁膜上に、ノンドープドポリシリコ
ン膜を選択的に形成する工程と、該ノンドープドポリシ
リコン膜にボロンを導入し、前記薄膜ポリシリコン抵抗
体と、前記ポリシリコン−ポリシリコンキャパシタの第
１電極上と対向する第２電極とを形成する工程とを含む
製造方法とする。
【００１６】前記工程の後、前記第１薄膜ポリシリコン
抵抗体上もしくは前記薄膜ポリシリコン抵抗体上に層間
絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜
（ボロンドープのリンガラス膜）を形成する工程と、該
ＢＰＳＧ膜をリフローする工程とを含み、該リフローの
ための熱処理温度で、前記ノンドープドポリシリコン膜
に導入された前記ボロンを活性化するとよい。
抵抗体上もしくは前記薄膜ポリシリコン抵抗体上に層間
絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜
（ボロンドープのリンガラス膜）を形成する工程と、該
ＢＰＳＧ膜をリフローする工程とを含み、該リフローの
ための熱処理温度で、前記ノンドープドポリシリコン膜
に導入された前記ボロンを活性化するとよい。
【００１７】前記第１薄膜ポリシリコン抵抗体の電極と
接する箇所に、第２薄膜ポリシリコン抵抗体を形成する
ためのボロン導入と同時に同一条件で、ボロンを導入す
るとよい。ＬＤＤ（Ｌｉｇｈｔｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造を有する半導体装置の製造方法において、ノ
ンドープドポリシリコンをサイドウォールとして用いる
とよい。
接する箇所に、第２薄膜ポリシリコン抵抗体を形成する
ためのボロン導入と同時に同一条件で、ボロンを導入す
るとよい。ＬＤＤ（Ｌｉｇｈｔｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造を有する半導体装置の製造方法において、ノ
ンドープドポリシリコンをサイドウォールとして用いる
とよい。
【００１８】ＭＯＳ構造の半導体装置の製造方法におい
て、ソース領域およびドレイン領域を形成するためのイ
オン注入と、温度係数が零もしくは小さい薄膜ポリシリ
コン抵抗体を形成するためのイオン注入を同時に行うと
よい。半導体基板上に形成された絶縁膜上に、温度係数
が零もしくは小さい薄膜ポリシリコン抵抗体が形成され
た半導体装置で、半導体基板に絶縁膜を形成し、該絶縁
膜上にノンドープドポリシリコン膜を形成し、該ノンド
ープドポリシリコン膜が、２．５×１０15ｃｍ-2ないし
３．５×１０15ｃｍ-2のドーズ量のボロンをイオン注入
して形成される構成とする。
て、ソース領域およびドレイン領域を形成するためのイ
オン注入と、温度係数が零もしくは小さい薄膜ポリシリ
コン抵抗体を形成するためのイオン注入を同時に行うと
よい。半導体基板上に形成された絶縁膜上に、温度係数
が零もしくは小さい薄膜ポリシリコン抵抗体が形成され
た半導体装置で、半導体基板に絶縁膜を形成し、該絶縁
膜上にノンドープドポリシリコン膜を形成し、該ノンド
ープドポリシリコン膜が、２．５×１０15ｃｍ-2ないし
３．５×１０15ｃｍ-2のドーズ量のボロンをイオン注入
して形成される構成とする。
【００１９】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された高抵抗の第１薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第２薄膜ポリ
シリコン抵抗体が形成された半導体装置で、半導体基板
に絶縁膜を形成し、該絶縁膜上にノンドープドポリシリ
コン膜を形成し、該ノンドープドポリシリコン膜にボロ
ンを導入し、前記第１薄膜ポリシリコン抵抗体を形成
し、前記ノンドープドポリシリコン膜に選択的に、濃度
が前記ボロンより高いボロンを導入し、前記第２薄膜ポ
リシリコン抵抗体を形成する構成とする。
リシリコン膜で形成された高抵抗の第１薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第２薄膜ポリ
シリコン抵抗体が形成された半導体装置で、半導体基板
に絶縁膜を形成し、該絶縁膜上にノンドープドポリシリ
コン膜を形成し、該ノンドープドポリシリコン膜にボロ
ンを導入し、前記第１薄膜ポリシリコン抵抗体を形成
し、前記ノンドープドポリシリコン膜に選択的に、濃度
が前記ボロンより高いボロンを導入し、前記第２薄膜ポ
リシリコン抵抗体を形成する構成とする。
【００２０】半導体基板上に形成された絶縁膜上に、電
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置で、半導体基板
に第１絶縁膜を形成し、該第１絶縁膜上に選択的にポリ
シリコン−ポリシリコンキャパシタの第１電極となるド
ープドポリシリコン膜を形成し、該第１電極上と、露出
した前記第１絶縁膜上に、第２絶縁膜を形成し、該第２
絶縁膜上に、ノンドープドポリシリコン膜を形成し、該
ノンドープドポリシリコン膜にボロンを導入し、前記薄
膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシリ
コンキャパシタの第１電極上と対向する第２電極とを形
成する構成とする。
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置で、半導体基板
に第１絶縁膜を形成し、該第１絶縁膜上に選択的にポリ
シリコン−ポリシリコンキャパシタの第１電極となるド
ープドポリシリコン膜を形成し、該第１電極上と、露出
した前記第１絶縁膜上に、第２絶縁膜を形成し、該第２
絶縁膜上に、ノンドープドポリシリコン膜を形成し、該
ノンドープドポリシリコン膜にボロンを導入し、前記薄
膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシリ
コンキャパシタの第１電極上と対向する第２電極とを形
成する構成とする。
【００２１】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置で、半導体基板に第１絶縁膜を形成し、該第
１絶縁膜上に選択的にポリシリコン−ポリシリコンキャ
パシタの第１電極となるドープドポリシリコン膜を形成
し、該第１電極上と、露出した前記第１絶縁膜上に、第
２絶縁膜を形成し、該第２絶縁膜上に、ノンドープドポ
リシリコン膜を選択的に形成し、該ノンドープドポリシ
リコン膜にボロンを導入し、前記薄膜ポリシリコン抵抗
体と、前記ポリシリコン−ポリシリコンキャパシタの第
１電極上と対向する第２電極とを形成する構成とする。
前記ボロンの導入を、ドーズ量が２．５×１０15ｃｍ-2
ないし３．５×１０15ｃｍ-2のＢＦ2 のイオン注入で行
うとよい。
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置で、半導体基板に第１絶縁膜を形成し、該第
１絶縁膜上に選択的にポリシリコン−ポリシリコンキャ
パシタの第１電極となるドープドポリシリコン膜を形成
し、該第１電極上と、露出した前記第１絶縁膜上に、第
２絶縁膜を形成し、該第２絶縁膜上に、ノンドープドポ
リシリコン膜を選択的に形成し、該ノンドープドポリシ
リコン膜にボロンを導入し、前記薄膜ポリシリコン抵抗
体と、前記ポリシリコン−ポリシリコンキャパシタの第
１電極上と対向する第２電極とを形成する構成とする。
前記ボロンの導入を、ドーズ量が２．５×１０15ｃｍ-2
ないし３．５×１０15ｃｍ-2のＢＦ2 のイオン注入で行
うとよい。
【００２２】
【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置の製造方法で、同図（ａ）から同図（ｄ）は
工程順に示した製造工程断面図である。同図（ａ）に示
すように、図示しないＭＯＳＦＥＴのソース領域とドレ
イン領域を形成した後に、半導体基板１上のフィールド
酸化膜２を形成し、このフィールド酸化膜２上に層間酸
化膜３を膜厚１００ｎｍで形成する。つぎに、ＣＶＤ法
により薄膜ノンドープドポリシリコン膜４を膜厚３００
ｎｍで酸化膜３上に形成し、ボロンイオン（ＢＦ2 イオ
ン）を加速電圧６５ｋｅＶで３．０×１０15ｃｍ -2全面
に打ち込む。
半導体装置の製造方法で、同図（ａ）から同図（ｄ）は
工程順に示した製造工程断面図である。同図（ａ）に示
すように、図示しないＭＯＳＦＥＴのソース領域とドレ
イン領域を形成した後に、半導体基板１上のフィールド
酸化膜２を形成し、このフィールド酸化膜２上に層間酸
化膜３を膜厚１００ｎｍで形成する。つぎに、ＣＶＤ法
により薄膜ノンドープドポリシリコン膜４を膜厚３００
ｎｍで酸化膜３上に形成し、ボロンイオン（ＢＦ2 イオ
ン）を加速電圧６５ｋｅＶで３．０×１０15ｃｍ -2全面
に打ち込む。
【００２３】つぎに、同図（ｂ）に示すように、フォト
レジスト膜５を用いてパターニングし、その後、選択的
にエッチングして、抵抗値の温度係数ゼロの薄膜ポリシ
リコン抵抗体４ａを形成する。つぎに、同図（ｃ）で示
すように、ＣＶＤ法による酸化膜６を膜厚１２０ｎｍで
薄膜ポリシリコン抵抗体４ａ上と層間酸化膜３上に形成
し、つぎに、ＢＰＳＧ膜７をＣＶＤ法で膜厚６５０ｎｍ
で、酸化膜６上に形成する。この後に平坦化のためにＢ
ＰＳＧリフロー（ＢＰＳＧ膜７を熱処理して、表面を溶
解させ、なだらかにする工程のこと）を行う。このＢＰ
ＳＧリフローは、９００℃でＮ2 ＋Ｏ2 で１０分、つぎ
に、Ｏ2 で１２分、つぎに、Ｎ2 で５分行い、合計で２
７分間行う。このＢＰＳＧリフローの熱処理で、前記の
ボロンイオン（ＢＦ2 イオン）は活性化し、このＢＰＳ
Ｇリフロー温度がボロンイオンの活性化のためのアニー
ル温度となる。
レジスト膜５を用いてパターニングし、その後、選択的
にエッチングして、抵抗値の温度係数ゼロの薄膜ポリシ
リコン抵抗体４ａを形成する。つぎに、同図（ｃ）で示
すように、ＣＶＤ法による酸化膜６を膜厚１２０ｎｍで
薄膜ポリシリコン抵抗体４ａ上と層間酸化膜３上に形成
し、つぎに、ＢＰＳＧ膜７をＣＶＤ法で膜厚６５０ｎｍ
で、酸化膜６上に形成する。この後に平坦化のためにＢ
ＰＳＧリフロー（ＢＰＳＧ膜７を熱処理して、表面を溶
解させ、なだらかにする工程のこと）を行う。このＢＰ
ＳＧリフローは、９００℃でＮ2 ＋Ｏ2 で１０分、つぎ
に、Ｏ2 で１２分、つぎに、Ｎ2 で５分行い、合計で２
７分間行う。このＢＰＳＧリフローの熱処理で、前記の
ボロンイオン（ＢＦ2 イオン）は活性化し、このＢＰＳ
Ｇリフロー温度がボロンイオンの活性化のためのアニー
ル温度となる。
【００２４】つぎに、同図（ｄ）で示すように、酸化膜
６とＢＰＳＧ膜７にコンタクト孔を開け、Ａｌ電極８を
形成する。前記のＢＰＳＧリフローで、薄膜ポリシリコ
ン抵抗体４ａは抵抗値が約２８０Ω／□で、抵抗値の温
度係数がゼロになる。薄膜ポリシリコン抵抗体４ａの膜
厚が２００ｎｍの場合は、約４００Ω／□となる。
６とＢＰＳＧ膜７にコンタクト孔を開け、Ａｌ電極８を
形成する。前記のＢＰＳＧリフローで、薄膜ポリシリコ
ン抵抗体４ａは抵抗値が約２８０Ω／□で、抵抗値の温
度係数がゼロになる。薄膜ポリシリコン抵抗体４ａの膜
厚が２００ｎｍの場合は、約４００Ω／□となる。
【００２５】また、前記のボロンの打ち込み量（ドーズ
量）を２．５×１０15ｃｍ-2から３．５×１０15ｃｍ-2
とし、アニール温度であるＢＰＳＧリフローの温度を８
５０℃から９５０℃の範囲にすることで、薄膜ポリシリ
コン抵抗体４ａの抵抗値の温度係数は、−５０ｐｐｍ／
℃から＋５０ｐｐｍ／℃の範囲になり、小さな値とな
る。
量）を２．５×１０15ｃｍ-2から３．５×１０15ｃｍ-2
とし、アニール温度であるＢＰＳＧリフローの温度を８
５０℃から９５０℃の範囲にすることで、薄膜ポリシリ
コン抵抗体４ａの抵抗値の温度係数は、−５０ｐｐｍ／
℃から＋５０ｐｐｍ／℃の範囲になり、小さな値とな
る。
【００２６】尚、同図（ｄ）は、この発明の第２実施例
の半導体装置の要部断面図となる。この構造の説明は、
製造方法で説明した内容と同じなので省略する。この抵
抗値の温度係数がゼロもしくは小さな薄膜ポリシリコン
抵抗体４ａを、ＩＣ回路における標準的アンプ回路の帰
還抵抗、標準的レギュレータの抵抗、標準的発振回路に
適用することで、広範囲の温度領域に亘り、高精度のＩ
Ｃ回路を製作できる。また、薄膜ポリシリコン抵抗体
は、拡散抵抗体のようなバイアス依存性が無いので、Ｉ
Ｃ回路における分割抵抗として高抵抗の薄膜ポリシリコ
ン抵抗体を用いることで、バイアス効果による抵抗値の
変化がなく、精度のよいＩＣ回路とすることができる。
の半導体装置の要部断面図となる。この構造の説明は、
製造方法で説明した内容と同じなので省略する。この抵
抗値の温度係数がゼロもしくは小さな薄膜ポリシリコン
抵抗体４ａを、ＩＣ回路における標準的アンプ回路の帰
還抵抗、標準的レギュレータの抵抗、標準的発振回路に
適用することで、広範囲の温度領域に亘り、高精度のＩ
Ｃ回路を製作できる。また、薄膜ポリシリコン抵抗体
は、拡散抵抗体のようなバイアス依存性が無いので、Ｉ
Ｃ回路における分割抵抗として高抵抗の薄膜ポリシリコ
ン抵抗体を用いることで、バイアス効果による抵抗値の
変化がなく、精度のよいＩＣ回路とすることができる。
【００２７】図２は、図１の薄膜ポリシリコン抵抗体４
ａの平面図である。同図において、９は、Ａｌ電極８と
薄膜ポリシリコン抵抗体４ａとのコンタクト孔である。
また、３は層間酸化膜である。ところで、薄膜ポリシリ
コン抵抗体の抵抗値の温度係数は、大体、ノンドープド
ポリシリコン膜４中へのＢＦ2 イオンの打ち込み量とア
ニール温度で決まり、抵抗値はＢＦ2 イオンの打ち込み
量とアニール温度と膜厚で決まる。以下の説明において
は、アニール温度を、ＢＰＳＧリフロー温度である９０
０℃とした場合である。
ａの平面図である。同図において、９は、Ａｌ電極８と
薄膜ポリシリコン抵抗体４ａとのコンタクト孔である。
また、３は層間酸化膜である。ところで、薄膜ポリシリ
コン抵抗体の抵抗値の温度係数は、大体、ノンドープド
ポリシリコン膜４中へのＢＦ2 イオンの打ち込み量とア
ニール温度で決まり、抵抗値はＢＦ2 イオンの打ち込み
量とアニール温度と膜厚で決まる。以下の説明において
は、アニール温度を、ＢＰＳＧリフロー温度である９０
０℃とした場合である。
【００２８】ノンドープドポリシリコン膜の膜厚が３０
０ｎｍのときは、ＢＦ2 イオンの打ち込み量を３．０×
１０14ｃｍ-2とすると、薄膜ポリシリコン抵抗体の抵抗
値が２．８ｋΩ／□から３．２ｋΩ／□で、抵抗値の温
度係数が約−２０００ｐｐｍ／℃となる。５．０×１０
14ｃｍ-2とすると、抵抗値が１．４ｋΩ／□から１．６
ｋΩ／□で、抵抗値の温度係数が約−１７００ｐｐｍ／
℃となる。１．０×１０15ｃｍ-2とすると、抵抗値が６
５０Ω／□から６７０ｋΩ／□で、抵抗値の温度係数が
約−７５０ｐｐｍ／℃となる。５．０×１０15ｃｍ-2と
すると、抵抗値が２４０Ω／□から２５０Ω／□で、抵
抗値の温度係数が＋９０ｐｐｍ／℃となる。８．０×１
０15ｃｍ-2とすると、抵抗値が２２０Ω／□から２４０
Ω／□で、抵抗値の温度係数が約＋１００ｐｐｍ／℃と
なる。
０ｎｍのときは、ＢＦ2 イオンの打ち込み量を３．０×
１０14ｃｍ-2とすると、薄膜ポリシリコン抵抗体の抵抗
値が２．８ｋΩ／□から３．２ｋΩ／□で、抵抗値の温
度係数が約−２０００ｐｐｍ／℃となる。５．０×１０
14ｃｍ-2とすると、抵抗値が１．４ｋΩ／□から１．６
ｋΩ／□で、抵抗値の温度係数が約−１７００ｐｐｍ／
℃となる。１．０×１０15ｃｍ-2とすると、抵抗値が６
５０Ω／□から６７０ｋΩ／□で、抵抗値の温度係数が
約−７５０ｐｐｍ／℃となる。５．０×１０15ｃｍ-2と
すると、抵抗値が２４０Ω／□から２５０Ω／□で、抵
抗値の温度係数が＋９０ｐｐｍ／℃となる。８．０×１
０15ｃｍ-2とすると、抵抗値が２２０Ω／□から２４０
Ω／□で、抵抗値の温度係数が約＋１００ｐｐｍ／℃と
なる。
【００２９】また、ノンドープドポリシリコン膜４の膜
厚が２００ｎｍのときは、ＢＦ2 イオンの打ち込み量を
５．０×１０14ｃｍ-2とすると、薄膜ポリシリコン抵抗
体の抵抗値が１．４ｋΩ／□から１．６ｋΩ／□で、抵
抗値の温度係数が−１５００ｐｐｍ／℃となり、３．０
×１０15ｃｍ-2とすると、３９５Ω／□から４０５Ω／
□で、抵抗値の温度係数がゼロとなる。前記のことか
ら、ＢＦ2 イオンの打ち込み量と膜厚を制御すること
で、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体
４ａまたは抵抗値の温度係数が小さな薄膜ポリシリコン
抵抗体を形成したり、所定の温度係数を有する薄膜ポリ
シリコン抵抗体を形成することができる。
厚が２００ｎｍのときは、ＢＦ2 イオンの打ち込み量を
５．０×１０14ｃｍ-2とすると、薄膜ポリシリコン抵抗
体の抵抗値が１．４ｋΩ／□から１．６ｋΩ／□で、抵
抗値の温度係数が−１５００ｐｐｍ／℃となり、３．０
×１０15ｃｍ-2とすると、３９５Ω／□から４０５Ω／
□で、抵抗値の温度係数がゼロとなる。前記のことか
ら、ＢＦ2 イオンの打ち込み量と膜厚を制御すること
で、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体
４ａまたは抵抗値の温度係数が小さな薄膜ポリシリコン
抵抗体を形成したり、所定の温度係数を有する薄膜ポリ
シリコン抵抗体を形成することができる。
【００３０】尚、前記の薄膜ポリシリコン抵抗体は膜厚
２００ｎｍおよび３００ｎｍのときの説明であるが、薄
膜ポリシリコン抵抗体の膜厚が１００ｎｍのときは、Ｂ
Ｆ2イオンのイオン打ち込み量を３．０×１０15ｃｍ-2
とすると、抵抗値は２００ｎｍの場合より大きく、抵抗
値の温度係数がゼロの薄膜ポリシリコンを形成できる。
２００ｎｍおよび３００ｎｍのときの説明であるが、薄
膜ポリシリコン抵抗体の膜厚が１００ｎｍのときは、Ｂ
Ｆ2イオンのイオン打ち込み量を３．０×１０15ｃｍ-2
とすると、抵抗値は２００ｎｍの場合より大きく、抵抗
値の温度係数がゼロの薄膜ポリシリコンを形成できる。
【００３１】図３は、この発明の第３実施例の半導体装
置の製造方法で、同図（ａ）から同図（ｄ）は工程順に
示した製造工程断面図である。この半導体装置は高抵抗
の薄膜ポリシリコン抵抗体と温度係数ゼロの薄膜ポリシ
リコン抵抗体を有して場合である。この高抵抗のポリシ
リコン抵抗体１４ｂと温度係数ゼロの薄膜ポリシリコン
抵抗体１４ａをマスク１枚追加することにより同時に形
成する。つぎに、その工程を説明する。
置の製造方法で、同図（ａ）から同図（ｄ）は工程順に
示した製造工程断面図である。この半導体装置は高抵抗
の薄膜ポリシリコン抵抗体と温度係数ゼロの薄膜ポリシ
リコン抵抗体を有して場合である。この高抵抗のポリシ
リコン抵抗体１４ｂと温度係数ゼロの薄膜ポリシリコン
抵抗体１４ａをマスク１枚追加することにより同時に形
成する。つぎに、その工程を説明する。
【００３２】半導体基板１１上に形成されたフィールド
酸化膜１２上に、ＣＶＤ法でノンドープドポリシリコン
膜１４を積層するまでは、図１の工程と同様である。そ
の後の工程について、つぎに説明する。同図（ａ）に示
すように、高抵抗の薄膜ポリシリコン１４ｃを形成する
ため、ノンドープドポリシリコン膜１４に、ＢＦ2 イオ
ンを加速電圧６４ｋｅＶで全面に、打ち込み量が５．０
×１０14ｃｍ-2になるように打ち込む。打ち込みした後
は、高抵抗の薄膜ポリシリコン１４ｃ（同図（ａ）の１
４が１４ｃとなる）になる。
酸化膜１２上に、ＣＶＤ法でノンドープドポリシリコン
膜１４を積層するまでは、図１の工程と同様である。そ
の後の工程について、つぎに説明する。同図（ａ）に示
すように、高抵抗の薄膜ポリシリコン１４ｃを形成する
ため、ノンドープドポリシリコン膜１４に、ＢＦ2 イオ
ンを加速電圧６４ｋｅＶで全面に、打ち込み量が５．０
×１０14ｃｍ-2になるように打ち込む。打ち込みした後
は、高抵抗の薄膜ポリシリコン１４ｃ（同図（ａ）の１
４が１４ｃとなる）になる。
【００３３】つぎに同図（ｂ）に示すように、高抵抗の
薄膜ポリシリコン１４ｃにおいて、抵抗値の温度係数ゼ
ロの薄膜ポリシリコン抵抗体４ａを形成する領域１９
と、高抵抗の薄膜ポリシリコン抵抗体１４ｂのコンタク
ト領域２０を開口したフォトレジスト膜１５でパターニ
ングする。薄膜ポリシリコン抵抗体１４ａの温度係数が
ゼロになるＢＦ2 イオンの打ち込み量は３．０×１０15
ｃｍ-2であるので、２．５×１０15ｃｍ-2（３．０×１
０15ｃｍ-2−５．０×１０14ｃｍ-2）の打ち込み量のＢ
Ｆ2 イオンを６５ｋｅＶで追加打ち込みを行う。このと
き、高抵抗の薄膜ポリシリコン抵抗体１４ｂとＡｌ電極
１８とのコンタクト領域２０になる箇所にもＢＦ2 イオ
ンを打ち込む。これは、高抵抗の薄膜ポリシリコン抵抗
体４ｂとＡｌ電極１８とのコンタクト抵抗値を低減させ
るためである。
薄膜ポリシリコン１４ｃにおいて、抵抗値の温度係数ゼ
ロの薄膜ポリシリコン抵抗体４ａを形成する領域１９
と、高抵抗の薄膜ポリシリコン抵抗体１４ｂのコンタク
ト領域２０を開口したフォトレジスト膜１５でパターニ
ングする。薄膜ポリシリコン抵抗体１４ａの温度係数が
ゼロになるＢＦ2 イオンの打ち込み量は３．０×１０15
ｃｍ-2であるので、２．５×１０15ｃｍ-2（３．０×１
０15ｃｍ-2−５．０×１０14ｃｍ-2）の打ち込み量のＢ
Ｆ2 イオンを６５ｋｅＶで追加打ち込みを行う。このと
き、高抵抗の薄膜ポリシリコン抵抗体１４ｂとＡｌ電極
１８とのコンタクト領域２０になる箇所にもＢＦ2 イオ
ンを打ち込む。これは、高抵抗の薄膜ポリシリコン抵抗
体４ｂとＡｌ電極１８とのコンタクト抵抗値を低減させ
るためである。
【００３４】つぎに、同図（ｃ）に示すように、フォト
レジスト膜１５を除去し、高抵抗の薄膜ポリシリコン抵
抗体１４ｂの領域と、抵抗値の温度係数ゼロの薄膜ポリ
シリコン抵抗体１４ａの領域とを分離するために、再
度、パターニングしたフォトマスク１５ａを用いて、分
離のためのエッチングを行う。つぎに、同図（ｄ）に示
すように、フォトレジスト膜１５ａを除去し、酸化膜１
６を１２０ｎｍの厚みに積層し、ＢＰＳＧ膜１７を６５
０ｎｍの厚みに積層し、ＢＰＳＧリフローした後、コン
タクト孔を形成し、Ａｌ電極１８を形成する。ノンドー
プドポリシリコン膜１４中に打ち込んだ不純物であるＢ
Ｆ2 イオンの活性化は、ＢＰＳＧリフロー（ＢＰＳＧ膜
１７を熱処理して表面を滑らかにすること）で行う。こ
のようにして、高抵抗の薄膜ポリシリコン抵抗体１４ｂ
と抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体１
４ａを同時に形成できる。ＢＦ2イオンのイオン打ち込
み量を制御することで、所望の２つの抵抗値を兼ね備え
た薄膜ポリシリコン抵抗体を形成できる。
レジスト膜１５を除去し、高抵抗の薄膜ポリシリコン抵
抗体１４ｂの領域と、抵抗値の温度係数ゼロの薄膜ポリ
シリコン抵抗体１４ａの領域とを分離するために、再
度、パターニングしたフォトマスク１５ａを用いて、分
離のためのエッチングを行う。つぎに、同図（ｄ）に示
すように、フォトレジスト膜１５ａを除去し、酸化膜１
６を１２０ｎｍの厚みに積層し、ＢＰＳＧ膜１７を６５
０ｎｍの厚みに積層し、ＢＰＳＧリフローした後、コン
タクト孔を形成し、Ａｌ電極１８を形成する。ノンドー
プドポリシリコン膜１４中に打ち込んだ不純物であるＢ
Ｆ2 イオンの活性化は、ＢＰＳＧリフロー（ＢＰＳＧ膜
１７を熱処理して表面を滑らかにすること）で行う。こ
のようにして、高抵抗の薄膜ポリシリコン抵抗体１４ｂ
と抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体１
４ａを同時に形成できる。ＢＦ2イオンのイオン打ち込
み量を制御することで、所望の２つの抵抗値を兼ね備え
た薄膜ポリシリコン抵抗体を形成できる。
【００３５】尚、同図（ｄ）が、この発明の第４実施例
の半導体装置の要部断面図となる。この構造の説明は製
造方法の内容と同じなので省略する。図４は、この発明
の第５実施例の半導体装置の要部断面図である。同図は
この半導体装置が有しているポリシリコン−ポリシリコ
ンキャパシタの断面図であり、ノンドープドポリシリコ
ン膜に、前記のように、抵抗値の温度係数ゼロの薄膜ポ
リシリコン抵抗体３４ａをポリシリコン−ポリシリコン
キャパシタの上部電極としている。その製造方法を説明
する。
の半導体装置の要部断面図となる。この構造の説明は製
造方法の内容と同じなので省略する。図４は、この発明
の第５実施例の半導体装置の要部断面図である。同図は
この半導体装置が有しているポリシリコン−ポリシリコ
ンキャパシタの断面図であり、ノンドープドポリシリコ
ン膜に、前記のように、抵抗値の温度係数ゼロの薄膜ポ
リシリコン抵抗体３４ａをポリシリコン−ポリシリコン
キャパシタの上部電極としている。その製造方法を説明
する。
【００３６】図示しないＭＯＳＦＥＴのゲート電極と同
一のｎ型ドープドポリシリコン膜４０を、下部電極とし
て、フィールド酸化膜３２上に形成した後、図示しない
ＭＯＳＦＥＴのソース領域とドレイン領域を形成し、つ
ぎに、その上に、ＣＶＤ法で層間酸化膜３３を膜厚１０
０ｎｍで形成し、つぎに、ＣＶＤ法でノンドープドポリ
シリコン膜を膜厚３００ｎｍで層間酸化膜３３上に形成
する。つぎに、このノンドープドポリシリコン膜にＢＦ
2 イオンを打ち込んで、抵抗値の温度係数がゼロの薄膜
ポリシリコン抵抗体３４ａとする工程は、図１と同様で
あり、この薄膜ポリシリコン抵抗体３４ａが、ポリシリ
コン−ポリシリコンキャパシタの上部電極となる。この
ようにして、層間酸化膜３３を介し薄膜ポリシリコン抵
抗体３４ａとする上部電極、ｎ型ドープドポリシリコン
膜４０を下部電極としたポリシリコン−ポリシリコンキ
ャパシタが完成する。図中の３６は酸化膜、３７はＢＰ
ＳＧ膜、３８はＡｌ電極である。
一のｎ型ドープドポリシリコン膜４０を、下部電極とし
て、フィールド酸化膜３２上に形成した後、図示しない
ＭＯＳＦＥＴのソース領域とドレイン領域を形成し、つ
ぎに、その上に、ＣＶＤ法で層間酸化膜３３を膜厚１０
０ｎｍで形成し、つぎに、ＣＶＤ法でノンドープドポリ
シリコン膜を膜厚３００ｎｍで層間酸化膜３３上に形成
する。つぎに、このノンドープドポリシリコン膜にＢＦ
2 イオンを打ち込んで、抵抗値の温度係数がゼロの薄膜
ポリシリコン抵抗体３４ａとする工程は、図１と同様で
あり、この薄膜ポリシリコン抵抗体３４ａが、ポリシリ
コン−ポリシリコンキャパシタの上部電極となる。この
ようにして、層間酸化膜３３を介し薄膜ポリシリコン抵
抗体３４ａとする上部電極、ｎ型ドープドポリシリコン
膜４０を下部電極としたポリシリコン−ポリシリコンキ
ャパシタが完成する。図中の３６は酸化膜、３７はＢＰ
ＳＧ膜、３８はＡｌ電極である。
【００３７】また、このポリシリコン−ポリシリコンキ
ャパシタの上部電極は抵抗体であり、この抵抗体とポリ
シリコン−ポリシリコンキャパシタは直列接続されてお
り、この両者でＣＲ回路を構成することができる。尚、
前記の製造方法が、この発明の第６実施例の半導体装置
の製造方法となる。
ャパシタの上部電極は抵抗体であり、この抵抗体とポリ
シリコン−ポリシリコンキャパシタは直列接続されてお
り、この両者でＣＲ回路を構成することができる。尚、
前記の製造方法が、この発明の第６実施例の半導体装置
の製造方法となる。
【００３８】図５は、この発明の第７実施例の半導体装
置の要部断面図である。この実施例は、抵抗値の温度係
数ゼロの薄膜ポリシリコン抵抗体４４ａとポリシリコン
−ポリシリコンキャパシタを同一プロセスで形成した場
合である。その製造方法を説明する。図示しないＭＯＳ
ＦＥＴのゲート電極と同一であるｎ型ドープドポリシリ
コン膜４４ｃを下部電極として、フィールド酸化膜４２
上に形成した後、図示しないＭＯＳＦＥＴのソース領域
とドレイン領域を形成する。つぎに、その上に、ＣＶＤ
法で層間酸化膜４３を膜厚１００ｎｍで形成する。つぎ
に、ＣＶＤ法でノンドープドポリシリコン膜を膜厚３０
０ｎｍで層間酸化膜４３上に形成する。つぎに、このノ
ンドープドポリシリコン膜にＢＦ2 イオンを打ち込ん
で、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体
４４ａ、４４ｄとする工程は、図１と同様である。４４
ｄがポリシリコン−ポリシリコンキャパシタの上部電極
となり、また、４４ａが抵抗値の温度係数ゼロの薄膜ポ
リシリコン抵抗体となる。図中の４１は半導体基板、４
４ｃは下部電極となるｎ型ドープドポリシリコン膜、４
６は酸化膜、４７はＢＰＳＧ膜、４８はＡｌ電極であ
る。この実施例の場合も、ＢＰＳＧリフローでボロンイ
オンを活性化させる。
置の要部断面図である。この実施例は、抵抗値の温度係
数ゼロの薄膜ポリシリコン抵抗体４４ａとポリシリコン
−ポリシリコンキャパシタを同一プロセスで形成した場
合である。その製造方法を説明する。図示しないＭＯＳ
ＦＥＴのゲート電極と同一であるｎ型ドープドポリシリ
コン膜４４ｃを下部電極として、フィールド酸化膜４２
上に形成した後、図示しないＭＯＳＦＥＴのソース領域
とドレイン領域を形成する。つぎに、その上に、ＣＶＤ
法で層間酸化膜４３を膜厚１００ｎｍで形成する。つぎ
に、ＣＶＤ法でノンドープドポリシリコン膜を膜厚３０
０ｎｍで層間酸化膜４３上に形成する。つぎに、このノ
ンドープドポリシリコン膜にＢＦ2 イオンを打ち込ん
で、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体
４４ａ、４４ｄとする工程は、図１と同様である。４４
ｄがポリシリコン−ポリシリコンキャパシタの上部電極
となり、また、４４ａが抵抗値の温度係数ゼロの薄膜ポ
リシリコン抵抗体となる。図中の４１は半導体基板、４
４ｃは下部電極となるｎ型ドープドポリシリコン膜、４
６は酸化膜、４７はＢＰＳＧ膜、４８はＡｌ電極であ
る。この実施例の場合も、ＢＰＳＧリフローでボロンイ
オンを活性化させる。
【００３９】尚、前記の製造方法が、この発明の第８実
施例の半導体装置の製造方法となる。図６から図１０
は、この発明の第９実施例の半導体装置の製造方法で、
工程順に示した製造工程断面図である。この実施例は、
ノンドープドポリシリコン膜５４を微細化デバイスにお
けるＬＤＤ構造作成に適用し、ＬＤＤ構造のＭＯＳＦＥ
Ｔと、温度係数ゼロの薄膜ポリシリコン抵抗体と、ポリ
シリコン−ポリシリコンキャパシタを製作した例であ
る。
施例の半導体装置の製造方法となる。図６から図１０
は、この発明の第９実施例の半導体装置の製造方法で、
工程順に示した製造工程断面図である。この実施例は、
ノンドープドポリシリコン膜５４を微細化デバイスにお
けるＬＤＤ構造作成に適用し、ＬＤＤ構造のＭＯＳＦＥ
Ｔと、温度係数ゼロの薄膜ポリシリコン抵抗体と、ポリ
シリコン−ポリシリコンキャパシタを製作した例であ
る。
【００４０】この実施例は、ＭＯＳＦＥＴのソース領域
とドレイン領域のイオン注入と、抵抗値の温度係数ゼロ
の薄膜ポリシリコン抵抗体を形成するためのイオン注入
を同時に行うことが特徴である。図６に示すように、Ｍ
ＯＳＦＥＴのゲート電極をｎ型ドープドポリシリコン膜
６０で形成し、その後、ｎチャネル型ＭＯＳＦＥＴにお
いては、ｎ型の不純物（Ｐ、Ａｓ）のイオン打ち込みを
行い、ｎ- 拡散層６３でｎ型のＬＤＤ領域を、半導体基
板５１の表面層に形成されたｐウエル領域６１に形成
し、ｐチャネル型ＭＯＳＦＥＴにおいてはｐ型の不純物
（ＢＦ2 など）のイオン打ち込みを行い、ｐ - 拡散層６
４でｐ型のＬＤＤ領域を、半導体基板５１の表面層に形
成されたｎウエル領域６２に形成しする。その後、熱酸
化膜６７（ＭＯＳＦＥＴのゲート酸化膜に相当し、前記
の層間酸化膜に相当する）を約２０ｎｍから３５ｎｍの
厚さで形成し、ノンドープドポリシリコン膜５４をＣＶ
Ｄ法で２００ｎｍの厚さで積層する。フィールド酸化膜
５２上には、前記のゲート電極を形成するときに、ポリ
シリコン−ポリシリコンキャパシタの下部電極としてＭ
ＯＳＦＥＴのゲート電極と同一のｎ型のドープドポリシ
リコン膜６０を積層する。
とドレイン領域のイオン注入と、抵抗値の温度係数ゼロ
の薄膜ポリシリコン抵抗体を形成するためのイオン注入
を同時に行うことが特徴である。図６に示すように、Ｍ
ＯＳＦＥＴのゲート電極をｎ型ドープドポリシリコン膜
６０で形成し、その後、ｎチャネル型ＭＯＳＦＥＴにお
いては、ｎ型の不純物（Ｐ、Ａｓ）のイオン打ち込みを
行い、ｎ- 拡散層６３でｎ型のＬＤＤ領域を、半導体基
板５１の表面層に形成されたｐウエル領域６１に形成
し、ｐチャネル型ＭＯＳＦＥＴにおいてはｐ型の不純物
（ＢＦ2 など）のイオン打ち込みを行い、ｐ - 拡散層６
４でｐ型のＬＤＤ領域を、半導体基板５１の表面層に形
成されたｎウエル領域６２に形成しする。その後、熱酸
化膜６７（ＭＯＳＦＥＴのゲート酸化膜に相当し、前記
の層間酸化膜に相当する）を約２０ｎｍから３５ｎｍの
厚さで形成し、ノンドープドポリシリコン膜５４をＣＶ
Ｄ法で２００ｎｍの厚さで積層する。フィールド酸化膜
５２上には、前記のゲート電極を形成するときに、ポリ
シリコン−ポリシリコンキャパシタの下部電極としてＭ
ＯＳＦＥＴのゲート電極と同一のｎ型のドープドポリシ
リコン膜６０を積層する。
【００４１】つぎに、図７に示すように、フィールド酸
化膜５２上の抵抗値の温度係数ゼロの薄膜ポリシリコン
抵抗体５４ａとポリシリコン−ポリシリコンキャパシタ
の上部電極となる薄膜ポリシリコン抵抗体５４ｃを形成
するために、フォトレジスト膜５５を用いて、パターニ
ングし、選択的に、ドライエッチングを行う。このエッ
チングのときに、ゲート電極を形成しているｎ型ドープ
ドポリシリコン膜６０の側壁には、熱酸化膜６７を介し
てノンドープドポリシリコン膜５４のサイドウォールが
エッチング残りとして形成される。
化膜５２上の抵抗値の温度係数ゼロの薄膜ポリシリコン
抵抗体５４ａとポリシリコン−ポリシリコンキャパシタ
の上部電極となる薄膜ポリシリコン抵抗体５４ｃを形成
するために、フォトレジスト膜５５を用いて、パターニ
ングし、選択的に、ドライエッチングを行う。このエッ
チングのときに、ゲート電極を形成しているｎ型ドープ
ドポリシリコン膜６０の側壁には、熱酸化膜６７を介し
てノンドープドポリシリコン膜５４のサイドウォールが
エッチング残りとして形成される。
【００４２】つぎに、図８に示すように、フォトレジス
ト５５を除去し、再度フォトレジストを被覆し、パター
ニングされたフォトレジスト５５ａを用いて、ｎチャネ
ル型ＭＯＳＦＥＴのソース領域とドレイン領域になるｎ
+ 拡散層６５をＡｓイオンのイオン注入で行う。このと
き、ｎ+ 拡散層６５の形成は、ゲート電極の側壁に形成
されるノンドープドポリシリコン膜５４ｅのサイドォー
ルをマスクとして、セルフアラインで行われる。
ト５５を除去し、再度フォトレジストを被覆し、パター
ニングされたフォトレジスト５５ａを用いて、ｎチャネ
ル型ＭＯＳＦＥＴのソース領域とドレイン領域になるｎ
+ 拡散層６５をＡｓイオンのイオン注入で行う。このと
き、ｎ+ 拡散層６５の形成は、ゲート電極の側壁に形成
されるノンドープドポリシリコン膜５４ｅのサイドォー
ルをマスクとして、セルフアラインで行われる。
【００４３】つぎに、図９に示すように、フォトレジス
ト５５ａを除去し、再度フォトレジストを被覆し、パタ
ーニングされたフォトレジスト５５ｂをマスクに用い
て、ｐチャネル型ＭＯＳＦＥＴのソース領域とドレイン
領域となるｐ+ 拡散層６６が形成される箇所のｎウエル
領域６２と、抵抗値の温度係数ゼロの薄膜ポリシリコン
抵抗体５４ａとなる箇所のノンドープドポリシリコン膜
と、ポリシリコン−ポリシリコンキャパシタの上部電極
（抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４
ｃ）となる箇所のノンドープドポリシリコン膜に、ＢＦ
2 イオンを加速電圧６５ｋｅＶで、３．０×１０15ｃｍ
-2で、同時に打ち込む。このとき、ｐ+ 拡散層６６の形
成は、ゲート電極の側壁に形成されるノンドープドポリ
シリコン膜５４ｄのサイドォールをマスクとして、セル
フアラインで行われる。
ト５５ａを除去し、再度フォトレジストを被覆し、パタ
ーニングされたフォトレジスト５５ｂをマスクに用い
て、ｐチャネル型ＭＯＳＦＥＴのソース領域とドレイン
領域となるｐ+ 拡散層６６が形成される箇所のｎウエル
領域６２と、抵抗値の温度係数ゼロの薄膜ポリシリコン
抵抗体５４ａとなる箇所のノンドープドポリシリコン膜
と、ポリシリコン−ポリシリコンキャパシタの上部電極
（抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４
ｃ）となる箇所のノンドープドポリシリコン膜に、ＢＦ
2 イオンを加速電圧６５ｋｅＶで、３．０×１０15ｃｍ
-2で、同時に打ち込む。このとき、ｐ+ 拡散層６６の形
成は、ゲート電極の側壁に形成されるノンドープドポリ
シリコン膜５４ｄのサイドォールをマスクとして、セル
フアラインで行われる。
【００４４】勿論、ｎチャネル型ＭＯＳＦＥＴのソース
領域とドレイン領域となるｎ+ 拡散層６５のイオン注入
工程と、薄膜ポリシリコン抵抗体（５４ａに相当する抵
抗体）のイオン注入を同時に行うことも可能である。こ
の場合も、ｎチャネル型ＭＯＳＦＥＴのソース領域とド
レイン領域のイオン注入は、ゲート電極の側壁のノンド
ープドポリシリコン膜５４ｄをサイドウォールとして用
いて、セルフアラインで行うことができる。
領域とドレイン領域となるｎ+ 拡散層６５のイオン注入
工程と、薄膜ポリシリコン抵抗体（５４ａに相当する抵
抗体）のイオン注入を同時に行うことも可能である。こ
の場合も、ｎチャネル型ＭＯＳＦＥＴのソース領域とド
レイン領域のイオン注入は、ゲート電極の側壁のノンド
ープドポリシリコン膜５４ｄをサイドウォールとして用
いて、セルフアラインで行うことができる。
【００４５】つぎに、図１０に示すように、フォトレジ
スト膜５５ｂを除去した後、図１、図４の製造工程を経
て、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５
４ａと、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗
体５４ｃを上部電極とするポリシリコン−ポリシリコン
キャパシタを形成し、その上に酸化膜５６とＢＰＳＧ膜
５７を積層し、ＢＰＳＧリフローを行う。このとき、Ｂ
ＰＳＧリフローで薄膜ポリシリコン抵抗体５４ａ、５４
ｃを形成するためにイオン注入されたＢＦ2 イオンが活
性化する。前記の各実施例の抵抗値の温度係数ゼロの薄
膜ポリシリコン抵抗体は、温度係数が小さい薄膜ポリシ
リコン抵抗体としても勿論構わない。
スト膜５５ｂを除去した後、図１、図４の製造工程を経
て、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５
４ａと、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗
体５４ｃを上部電極とするポリシリコン−ポリシリコン
キャパシタを形成し、その上に酸化膜５６とＢＰＳＧ膜
５７を積層し、ＢＰＳＧリフローを行う。このとき、Ｂ
ＰＳＧリフローで薄膜ポリシリコン抵抗体５４ａ、５４
ｃを形成するためにイオン注入されたＢＦ2 イオンが活
性化する。前記の各実施例の抵抗値の温度係数ゼロの薄
膜ポリシリコン抵抗体は、温度係数が小さい薄膜ポリシ
リコン抵抗体としても勿論構わない。
【００４６】
【発明の効果】この発明により、抵抗温度係数がゼロま
もしくは小さな薄膜ポリシリコン抵抗体と高抵抗の薄膜
ポリシリコン抵抗体を同一プロセスで形成できる。ま
た、抵抗温度係数がゼロもしくは小さな薄膜ポリシリコ
ン抵抗体、高抵抗の薄膜ポリシリコン抵抗体およびポリ
シリコン−ポリシリコンキャパシタの上部電極を同一プ
ロセスで形成できる。
もしくは小さな薄膜ポリシリコン抵抗体と高抵抗の薄膜
ポリシリコン抵抗体を同一プロセスで形成できる。ま
た、抵抗温度係数がゼロもしくは小さな薄膜ポリシリコ
ン抵抗体、高抵抗の薄膜ポリシリコン抵抗体およびポリ
シリコン−ポリシリコンキャパシタの上部電極を同一プ
ロセスで形成できる。
【００４７】また、ノンドープドポリシリコンに打ち込
むＢＦ2 イオンの打ち込み量（ドーズ量）を所定の値に
することで、抵抗値の温度係数ゼロ、もしくは小さなポ
リシリコン抵抗体とすることができる。また、ＢＰＳＧ
リフローの熱処理で、ノンドープドポリシリコンに打ち
込むＢＦ2 イオンの活性化を行うことで、工程を簡略化
できる。
むＢＦ2 イオンの打ち込み量（ドーズ量）を所定の値に
することで、抵抗値の温度係数ゼロ、もしくは小さなポ
リシリコン抵抗体とすることができる。また、ＢＰＳＧ
リフローの熱処理で、ノンドープドポリシリコンに打ち
込むＢＦ2 イオンの活性化を行うことで、工程を簡略化
できる。
【図１】この発明の第１実施例の半導体装置の製造方法
で、（ａ）から（ｄ）は工程順に示した製造工程断面図
で、（ａ）から（ｄ）は工程順に示した製造工程断面図
【図２】図１の薄膜ポリシリコン抵抗体４ａの平面図
【図３】この発明の第３実施例の半導体装置の製造方法
で、（ａ）から（ｄ）は工程順に示した製造工程断面図
で、（ａ）から（ｄ）は工程順に示した製造工程断面図
【図４】この発明の第５実施例の半導体装置の要部断面
図
図
【図５】この発明の第７実施例の半導体装置の要部断面
図
図
【図６】この発明の第９実施例の半導体装置の製造工程
断面図
断面図
【図７】図６に続く、この発明の第９実施例の半導体装
置の製造工程断面図
置の製造工程断面図
【図８】図７に続く、この発明の第９実施例の半導体装
置の製造工程断面図
置の製造工程断面図
【図９】図８に続く、この発明の第９実施例の半導体装
置の製造工程断面図
置の製造工程断面図
【図１０】図９に続く、この発明の第９実施例の半導体
装置の製造工程断面図
装置の製造工程断面図
【図１１】従来の拡散抵抗体の断面図
【図１２】従来の薄膜ポリシリコン抵抗体の断面図
【図１３】従来のポリシリコン−ポリシリコンキャパシ
タの断面図
タの断面図
【図１４】従来の薄膜ポリシリコン抵抗体とポリシリコ
ン−ポリシリコンキャパシタを組み合わせた断面図
ン−ポリシリコンキャパシタを組み合わせた断面図
１、１１、３１、４１、５１ 半導体基板 ２、１２、３２、４２、５２ フィールド酸化膜 ３、１３、３３、４３ 層間酸化膜 ４、１４、３４、５４ ノンドープドポリシリコン膜 ４ａ、３４ａ、４４ａ、５４ａ 薄膜ポリシリコン抵抗
体（温度係数ゼロ） ４ｂ 薄膜ポリシリコン抵抗体（高抵抗） ５、１５、１５ａ、５５、５５ａ、５５ｂ フォトレ
ジスト膜 ６、１６、３６、４６ 酸化膜 ７、１７、３７、４７ ＢＰＳＧ膜 ８、１８、３８、４８ Ａｌ電極 １４ｃ 高抵抗の薄膜ポリシリコン １９ 領域 ２０ コンタクト領域 ４０、６０ ｎ型ドープドポリシリコン膜 ４４ｃ ｎ型ドープドポリシリコン膜（下部電極） ４４ｄ、５４ｃ 薄膜ポリシリコン抵抗体（上部電極） ５４ｄ、５４ｅ 薄膜ポリシリコン（サイドウォール） ６１ ｐウエル領域 ６２ ｎウエル領域 ６３ ｐ- 拡散層 ６４ ｎ- 拡散層 ６５ ｎ+ 拡散層 ６６ ｐ+ 拡散層 ６７ 熱酸化膜
体（温度係数ゼロ） ４ｂ 薄膜ポリシリコン抵抗体（高抵抗） ５、１５、１５ａ、５５、５５ａ、５５ｂ フォトレ
ジスト膜 ６、１６、３６、４６ 酸化膜 ７、１７、３７、４７ ＢＰＳＧ膜 ８、１８、３８、４８ Ａｌ電極 １４ｃ 高抵抗の薄膜ポリシリコン １９ 領域 ２０ コンタクト領域 ４０、６０ ｎ型ドープドポリシリコン膜 ４４ｃ ｎ型ドープドポリシリコン膜（下部電極） ４４ｄ、５４ｃ 薄膜ポリシリコン抵抗体（上部電極） ５４ｄ、５４ｅ 薄膜ポリシリコン（サイドウォール） ６１ ｐウエル領域 ６２ ｎウエル領域 ６３ ｐ- 拡散層 ６４ ｎ- 拡散層 ６５ ｎ+ 拡散層 ６６ ｐ+ 拡散層 ６７ 熱酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 卓巳 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 5F038 AC05 AC15 AR07 AR10 AR16 AV06 EZ13 EZ17 EZ20 5F048 AA09 AC03 AC10 BA01 BB06 BB07 BC06 BE03 BG01 BG11
Claims (14)
- 【請求項１】半導体基板上に形成された絶縁膜上に、温
度係数が零もしくは小さい薄膜ポリシリコン抵抗体が形
成された半導体装置の製造方法で、半導体基板に絶縁膜
を形成する工程と、該絶縁膜上にノンドープドポリシリ
コン膜を形成する工程と、該ノンドープドポリシリコン
膜に、２．５×１０15ｃｍ-2ないし３．５×１０15ｃｍ
-2のドーズ量のボロンをイオン注入する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された高抵抗の第１薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第２薄膜ポリ
シリコン抵抗体が形成された半導体装置の製造方法で、
半導体基板に絶縁膜を形成する工程と、該絶縁膜上にノ
ンドープドポリシリコン膜を形成する工程と、該ノンド
ープドポリシリコン膜にボロンを導入し、前記第１薄膜
ポリシリコン抵抗体を形成する工程と、前記ノンドープ
ドポリシリコン膜に選択的に、濃度が前記ボロンより高
いボロンを導入し、前記第２薄膜ポリシリコン抵抗体を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項３】半導体基板上に形成された絶縁膜上に、電
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置の製造方法で、
半導体基板に第１絶縁膜を形成する工程と、該第１絶縁
膜上に選択的にポリシリコン−ポリシリコンキャパシタ
の第１電極となるドープドポリシリコン膜を形成する工
程と、該第１電極上と、露出した前記第１絶縁膜上に、
第２絶縁膜を形成する工程と、該第２絶縁膜上に、ノン
ドープドポリシリコン膜を形成する工程と、該ノンドー
プドポリシリコン膜にボロンを導入し、前記薄膜ポリシ
リコン抵抗体で、前記ポリシリコン−ポリシリコンキャ
パシタの第１電極上と対向する第２電極とを形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置の製造方法で、半導体基板に第１絶縁膜を形
成する工程と、該第１絶縁膜上に選択的にポリシリコン
−ポリシリコンキャパシタの第１電極となるドープドポ
リシリコン膜を形成する工程と、該第１電極上と、露出
した前記第１絶縁膜上に、第２絶縁膜を形成する工程
と、該第２絶縁膜上に、ノンドープドポリシリコン膜を
選択的に形成する工程と、該ノンドープドポリシリコン
膜にボロンを導入し、前記薄膜ポリシリコン抵抗体と、
前記ポリシリコン−ポリシリコンキャパシタの第１電極
上と対向する第２電極とを形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項５】前記ボロンの導入を、ドーズ量が２．５×
１０15ｃｍ-2ないし３．５×１０15ｃｍ-2のＢＦ2 のイ
オン注入で行うことを特徴とする請求項２ないし４のい
ずれかに記載の半導体装置の製造方法。 - 【請求項６】前記工程の後、前記第１薄膜ポリシリコン
抵抗体上もしくは前記薄膜ポリシリコン抵抗体上に層間
絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜
（ボロンドープのリンガラス膜）を形成する工程と、該
ＢＰＳＧ膜をリフローする工程とを含み、該リフローの
ための熱処理温度で、前記ノンドープドポリシリコン膜
に導入された前記ボロンを活性化することを特徴とする
請求項１ないし５のいずれかに記載の半導体装置の製造
方法。 - 【請求項７】前記第１薄膜ポリシリコン抵抗体の電極と
接する箇所に、第２薄膜ポリシリコン抵抗体を形成する
ためのボロン導入と同時に同一条件で、ボロンを導入す
ることを特徴とする請求項２に記載の半導体装置の製造
方法。 - 【請求項８】ＬＤＤ（Ｌｉｇｈｔｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造を有する半導体装置の製造方法において、
ノンドープドポリシリコンをサイドウォールとして用い
ることを特徴とする半導体装置の製造方法。 - 【請求項９】ＭＯＳ構造の半導体装置の製造方法におい
て、ソース領域およびドレイン領域を形成するためのイ
オン注入と、温度係数が零もしくは小さい薄膜ポリシリ
コン抵抗体を形成するためのイオン注入を同時に行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】半導体基板上に形成された絶縁膜上に、
温度係数が零もしくは小さい薄膜ポリシリコン抵抗体が
形成された半導体装置で、半導体基板に絶縁膜を形成
し、該絶縁膜上にノンドープドポリシリコン膜を形成
し、該ノンドープドポリシリコン膜に、２．５×１０15
ｃｍ-2ないし３．５×１０15ｃｍ-2のドーズ量のボロン
をイオン注入することを特徴とする半導体装置。 - 【請求項１１】半導体基板上に形成された絶縁膜上に、
ポリシリコン膜で形成された高抵抗の第１薄膜ポリシリ
コン抵抗体と、温度係数が零もしくは小さい第２薄膜ポ
リシリコン抵抗体が形成された半導体装置で、半導体基
板に絶縁膜を形成し、該絶縁膜上にノンドープドポリシ
リコン膜を形成し、該ノンドープドポリシリコン膜にボ
ロンを導入し、前記第１薄膜ポリシリコン抵抗体を形成
し、前記ノンドープドポリシリコン膜に選択的に、濃度
が前記ボロンより高いボロンを導入し、前記第２薄膜ポ
リシリコン抵抗体を形成することを特徴とする半導体装
置。 - 【請求項１２】半導体基板上に形成された絶縁膜上に、
電極が薄膜ポリシリコン膜であるポリシリコン−ポリシ
リコンキャパシタが形成された半導体装置で、半導体基
板に第１絶縁膜を形成し、該第１絶縁膜上に選択的にポ
リシリコン−ポリシリコンキャパシタの第１電極となる
ドープドポリシリコン膜を形成し、該第１電極上と、露
出した前記第１絶縁膜上に、第２絶縁膜を形成し、該第
２絶縁膜上に、ノンドープドポリシリコン膜を形成し、
該ノンドープドポリシリコン膜にボロンを導入し、前記
薄膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシ
リコンキャパシタの第１電極上と対向する第２電極とを
形成することを特徴とする半導体装置。 - 【請求項１３】半導体基板上に形成された絶縁膜上に、
ポリシリコン膜で形成された温度係数が零もしくは小さ
い薄膜ポリシリコン抵抗体と、電極がポリシリコン膜で
あるポリシリコン−ポリシリコンキャパシタが形成され
た半導体装置で、半導体基板に第１絶縁膜を形成し、該
第１絶縁膜上に選択的にポリシリコン−ポリシリコンキ
ャパシタの第１電極となるドープドポリシリコン膜を形
成し、該第１電極上と、露出した前記第１絶縁膜上に、
第２絶縁膜を形成し、該第２絶縁膜上に、ノンドープド
ポリシリコン膜を選択的に形成し、該ノンドープドポリ
シリコン膜にボロンを導入し、前記薄膜ポリシリコン抵
抗体と、前記ポリシリコン−ポリシリコンキャパシタの
第１電極上と対向する第２電極とを形成することを特徴
とする半導体装置。 - 【請求項１４】前記ボロンの導入を、ドーズ量が２．５
×１０15ｃｍ-2ないし３．５×１０15ｃｍ-2のＢＦ2 の
イオン注入で行うことを特徴とする請求項１１ないし１
３のいずれかに記載の半導体装置。
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|---|---|---|---|
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Cited By (7)
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|---|---|---|---|---|
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| JP2004363284A (ja) * | 2003-06-04 | 2004-12-24 | Renesas Technology Corp | 半導体装置の製造方法 |
| CN1315178C (zh) * | 2003-01-15 | 2007-05-09 | 三洋电机株式会社 | 半导体装置的制造方法 |
| US7667565B2 (en) * | 2004-09-08 | 2010-02-23 | Cyntec Co., Ltd. | Current measurement using inductor coil with compact configuration and low TCR alloys |
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