JP2001196541A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、薄膜ポリシリコ
ン抵抗体を有する半導体装置の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device having a thin-film polysilicon resistor.
【０００２】[0002]
【従来の技術】従来、ＩＣ回路の抵抗として、半導体基
板中にｎ型およびｐ型の不純物を拡散することにより形
成していた拡散抵抗体や、ＭＯＳＦＥＴ（ＭＯＳ型電界
効果トランジスタ）のゲート電極となるｎ型ドープドポ
リシリコン膜（リンやヒ素などのｎ型不純物を多量にド
ープした数十Ω／□程度の抵抗値を有するポリシリコン
膜のこと）を用いた薄膜ポリシリコン抵抗体が用いられ
てきた。また、従来のＩＣ回路のポリシリコン−ポリシ
リコンキャパシタの電極として、この薄膜ポリシリコン
抵抗体が用いられてきた。2. Description of the Related Art Conventionally, as a resistor of an IC circuit, a diffusion resistor formed by diffusing n-type and p-type impurities into a semiconductor substrate, a gate electrode of a MOSFET (MOS field effect transistor), and the like. A thin-film polysilicon resistor using an n-type doped polysilicon film (a polysilicon film having a resistance value of about several tens of Ω / square which is heavily doped with n-type impurities such as phosphorus and arsenic) is used. Have been. This thin-film polysilicon resistor has been used as an electrode of a polysilicon-polysilicon capacitor of a conventional IC circuit.
【０００３】図１１は、従来の拡散抵抗体の断面図であ
る。フィールド酸化膜７２を形成する前に、抵抗体とな
るｎ- 拡散層８８とｐ- 拡散層８９を形成するためのｎ
型不純物イオンとｐ型不純物イオンをｐウエル領域８１
とｎウエル領域８２中にそれぞれイオン注入し、熱処理
により打ち込まれた不純物イオンをドライブし、つぎ
に、その上にフィールド酸化膜７２を形成する。その
後、図示しない他の箇所にＭＯＳＦＥＴを形成した後、
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法で酸化膜７６を形成し、つぎに、ＣＶＤ法
によるＢＰＳＧ膜７７（ボロン・リンガラス膜）を形成
する。つぎに、コンタクト孔を開け、Ａｌ電極７８を形
成する。図中の８５、８６はｎ+ 拡散層、ｐ+ 拡散層で
あり、この拡散層は、ｎ- 拡散層８８、ｐ- 拡散層８９
とＡｌ電極７８とのコンタクト抵抗を低減するために形
成される。FIG. 11 is a sectional view of a conventional diffusion resistor. Before forming the field oxide film 72, a resistor n - diffusion layer 88 and the p - n for forming the diffusion layer 89
P-type impurity ions and p-type impurity ions
Are implanted into the n-well region 82 and the impurity ions implanted by the heat treatment are driven, and then a field oxide film 72 is formed thereon. After that, after forming the MOSFET in other places not shown,
CVD (Chemical Vapor Deposi)
An oxide film 76 is formed by a T.I. method, and then a BPSG film 77 (boron-phosphorus glass film) is formed by a CVD method. Next, a contact hole is formed, and an Al electrode 78 is formed. Numerals 85 and 86 in the figure are an n + diffusion layer and ap + diffusion layer. These diffusion layers are an n − diffusion layer 88 and a p − diffusion layer 89.
It is formed to reduce the contact resistance between the electrode and the Al electrode 78.
【０００４】図１２は、従来の薄膜ポリシリコン抵抗体
の断面図である。図示しないＭＯＳＦＥＴのゲート電極
と同一のｎ型ドープドポリシリコン膜９０を薄膜ポリシ
リコン抵抗体として用いる。フィールド酸化膜９２上
に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポ
リシリコン膜９０を抵抗体として形成し、その上にＣＶ
Ｄ法で酸化膜９６を形成し、その後、ＣＶＤ法によるＢ
ＰＳＧ膜９７を形成し、つぎに、コンタクト孔を開け、
Ａｌ電極９８を形成する。FIG. 12 is a sectional view of a conventional thin film polysilicon resistor. The same n-type doped polysilicon film 90 as a gate electrode of a MOSFET (not shown) is used as a thin-film polysilicon resistor. On the field oxide film 92, the same n-type doped polysilicon film 90 as the gate electrode of the MOSFET is formed as a resistor.
An oxide film 96 is formed by the D method, and then B
A PSG film 97 is formed, and then a contact hole is opened,
An Al electrode 98 is formed.
【０００５】図１３は、従来のポリシリコン−ポリシリ
コンキャパシタの断面図である。フィールド酸化膜１０
２上に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープ
ドポリシリコン膜１１０を下部電極として形成し、その
上にＣＶＤ法による層間酸化膜１０３を形成し、その上
に、ＣＶＤ法によるｎ型ドープドポリシリコン膜１１１
を上部電極として形成する。このｎ型ドープドポリシリ
コン膜１１１の抵抗値と下部電極のｎ型ドープドポリシ
リコン膜１１０の抵抗値は、通常、同一である。つぎ
に、ＣＶＤ法による酸化膜１０６を形成し、その上に、
ＣＶＤ法によるＢＰＳＧ膜１０７を形成した後、コンタ
クト孔を開け、Ａｌ電極１０８を形成する。FIG. 13 is a sectional view of a conventional polysilicon-polysilicon capacitor. Field oxide film 10
2, an n-type doped polysilicon film 110 identical to the gate electrode of the MOSFET is formed as a lower electrode, an interlayer oxide film 103 is formed thereon by the CVD method, and an n-type doped polysilicon film 103 is formed thereon by the CVD method. Doped polysilicon film 111
Is formed as an upper electrode. Usually, the resistance value of the n-type doped polysilicon film 111 and the resistance value of the n-type doped polysilicon film 110 of the lower electrode are the same. Next, an oxide film 106 is formed by a CVD method.
After the BPSG film 107 is formed by the CVD method, a contact hole is opened, and an Al electrode 108 is formed.
【０００６】図１４は、従来の薄膜ポリシリコン抵抗体
とポリシリコン−ポリシリコンキャパシタを組み合わせ
た断面図である。これは、図１２の従来の薄膜ポリシリ
コン抵抗体と図１３の従来のポリシリコン−ポリシリコ
ンキャパシタを組み合わせたものである。図中の１２１
は半導体基板、１２２はフィールド酸化膜、１２３は層
間酸化膜、１２６は酸化膜、１２７はＢＰＳＧ膜、１２
８はＡｌ電極、１３０、１３１はｎ型ドープドポリシリ
コン膜である。FIG. 14 is a sectional view showing a combination of a conventional thin film polysilicon resistor and a polysilicon-polysilicon capacitor. This is a combination of the conventional thin-film polysilicon resistor of FIG. 12 and the conventional polysilicon-polysilicon capacitor of FIG. 121 in the figure
Is a semiconductor substrate, 122 is a field oxide film, 123 is an interlayer oxide film, 126 is an oxide film, 127 is a BPSG film, 12
8 is an Al electrode, and 130 and 131 are n-type doped polysilicon films.
【０００７】[0007]
【発明が解決しようとする課題】従来、半導体基板中に
形成される拡散抵抗体は、ＩＣ回路において、頻繁に使
用されてきたが、セルフバイアス効果やバックバイアス
効果により、バイアス依存性があること、抵抗値のバラ
ツキが大きいこと、抵抗値の温度係数が大きいことなど
のために、高精度を要求するＩＣ回路には適さない。例
えば、ｎ型不純物で形成された拡散抵抗体においては、
抵抗値の温度係数が３５００ｐｐｍ／℃で、５Ｖ使用の
ＩＣ回路では１０％抵抗値が変化する。ｐ型不純物で形
成された拡散抵抗体においては、抵抗値の温度係数が４
０００から５５００ｐｐｍ／℃で、５Ｖ使用のＩＣ回路
では７％抵抗値が変化する。但し、抵抗値の温度係数
は、〔（ＲA −Ｒ25）／（ＴA −Ｔ25）〕／Ｒ25〕で定
義される。ここで、ＲA は所定の温度（ＴA ）における
シート抵抗値、Ｒ25は２５℃（Ｔ25）におけるシート抵
抗値である。Conventionally, a diffused resistor formed in a semiconductor substrate has been frequently used in IC circuits, but has a bias dependency due to a self-bias effect and a back-bias effect. In addition, since the resistance value has a large variation and the resistance value has a large temperature coefficient, it is not suitable for an IC circuit requiring high accuracy. For example, in a diffusion resistor formed of an n-type impurity,
When the temperature coefficient of the resistance value is 3500 ppm / ° C., the 10% resistance value changes in an IC circuit using 5 V. In a diffusion resistor formed of a p-type impurity, the temperature coefficient of the resistance value is 4
From 000 to 5500 ppm / ° C., a 7% resistance value changes in an IC circuit using 5 V. However, the temperature coefficient of the resistance value is defined by [(R A -R 25) / ( T A -T 25) ] / R 25]. Here, R A is a sheet resistance at a predetermined temperature (T A ), and R 25 is a sheet resistance at 25 ° C. (T 25 ).
【０００８】前記のバイアス依存性、抵抗値の温度係数
および抵抗値のバラツキを改善するために、図１２で説
明したように、ＭＯＳＦＥＴのゲート電極となるｎ型ド
ープドポリシリコンを抵抗体として適用した薄膜ポリシ
リコン抵抗体がある。この薄膜ポリシリコン抵抗体は、
拡散抵抗体に比べて、抵抗値のバラツキが小さく、バイ
アス依存性が無く、抵抗値の温度係数も６５０から７５
０ｐｐｍ／℃と小さく、従来、ＩＣ回路で使用されてき
た。In order to improve the bias dependence, the temperature coefficient of the resistance value, and the variation in the resistance value, as described with reference to FIG. 12, n-type doped polysilicon serving as a gate electrode of a MOSFET is applied as a resistor. There is a thin film polysilicon resistor. This thin film polysilicon resistor
Compared with the diffused resistor, the variation of the resistance value is small, there is no bias dependency, and the temperature coefficient of the resistance value is 650 to 75.
It is as low as 0 ppm / ° C. and has been conventionally used in IC circuits.
【０００９】しかし、この薄膜ポリシリコン抵抗体は、
抵抗値（シート抵抗値のこと）が２５Ω／□と小さいた
め、高抵抗を必要とする回路では、抵抗体の占める面積
が大きくなる。また、抵抗値の温度係数は、６５０から
７５０ｐｐｍ／℃で、拡散抵抗体に比べて小さいが、さ
らに高精度を必要とするＩＣ回路にとっては、この抵抗
値の温度係数はまだ大きい。However, this thin-film polysilicon resistor is:
Since the resistance value (sheet resistance value) is as small as 25 Ω / □, the area occupied by the resistor increases in a circuit requiring high resistance. The temperature coefficient of the resistance value is 650 to 750 ppm / ° C., which is smaller than that of the diffusion resistor. However, the temperature coefficient of the resistance value is still large for an IC circuit requiring higher precision.
【００１０】特開平４−２８４６６６号では、この抵抗
値の温度係数をゼロまたは小さくし、抵抗値が一桁大き
い薄膜ポリシリコン抵抗体の製造方法が開示されてい
る。しかし、この特開平４−２８４６６６号では、リン
イオンをイオン注入した薄膜ポリシリコン抵抗体につい
ては開示されているが、ボロンイオンをイオン注入し
て、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体
を有する半導体装置およびその製造方法や、この薄膜ポ
リシリコン抵抗体を電極とするポリシリコン−ポリシリ
コンキャパシタを有する半導体装置およびその製造方法
や、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体
を用いた高抵抗の薄膜ポリシリコン抵抗体と、ポリシリ
コン−ポリシリコンキャパシタとを組み合わせた半導体
装置およびその製造方法については開示されていない。Japanese Patent Application Laid-Open No. 4-284666 discloses a method of manufacturing a thin-film polysilicon resistor having a resistance value one order of magnitude higher or lower by reducing the temperature coefficient of the resistance value to zero or smaller. However, Japanese Patent Application Laid-Open No. 4-284666 discloses a thin-film polysilicon resistor into which phosphorus ions are implanted. However, a semiconductor having a thin-film polysilicon resistor having zero or a small temperature coefficient by implanting boron ions is used. Apparatus and its manufacturing method, a semiconductor device having a polysilicon-polysilicon capacitor using this thin-film polysilicon resistor as an electrode, its manufacturing method, and a high-resistance thin film using a thin-film polysilicon resistor with zero or small temperature coefficient There is no disclosure of a semiconductor device combining a polysilicon resistor and a polysilicon-polysilicon capacitor and a method of manufacturing the same.
【００１１】この発明の目的は、ボロンイオンをイオン
注入して、温度係数ゼロまたは小さな薄膜ポリシリコン
抵抗体や高抵抗の薄膜ポリシリコン抵抗体を形成する半
導体装置およびその製造方法を提供することや、温度係
数ゼロまたは小さな薄膜ポリシリコン抵抗体と、高抵抗
の薄膜ポリシリコン抵抗体の組み合わせや、温度係数ゼ
ロまたは小さな薄膜ポリシリコン抵抗体を用いた高抵抗
の薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリ
コンキャパシタとを組み合わせて形成する半導体装置お
よびその製造方法を提供することにある。An object of the present invention is to provide a semiconductor device for forming a thin-film polysilicon resistor having a zero or small temperature coefficient or a high-resistance thin-film polysilicon resistor by implanting boron ions, and a method of manufacturing the same. , A combination of a thin-film polysilicon resistor with a zero or small temperature coefficient and a high-resistance thin-film polysilicon resistor, or a high-resistance thin-film polysilicon resistor with a zero-temperature coefficient or a small thin-film polysilicon resistor, and polysilicon -To provide a semiconductor device formed in combination with a polysilicon capacitor and a method of manufacturing the same.
【００１２】[0012]
【課題を解決するための手段】前記の目的を達成するた
めに、半導体基板上に形成された絶縁膜上に、温度係数
が零もしくは小さい第２薄膜ポリシリコン抵抗体が形成
された半導体装置の製造方法において、半導体基板に絶
縁膜を形成する工程と、該絶縁膜上のノドープドポリシ
リコン膜を形成する工程と、該ノンドープドポリシリコ
ン膜に、２．５×１０15ｃｍ-2ないし３．５×１０15ｃ
ｍ-2のドーズ量のボロンをイオン注入する工程とを含む
製造方法とする。In order to achieve the above object, there is provided a semiconductor device having a second thin-film polysilicon resistor having a temperature coefficient of zero or small on an insulating film formed on a semiconductor substrate. In the manufacturing method, a step of forming an insulating film on a semiconductor substrate, a step of forming a non-doped polysilicon film on the insulating film, and a step of forming the non-doped polysilicon film on the non-doped polysilicon film by 2.5 × 10 15 cm −2 3.5 × 10 15 c
ion-implanting boron with a dose of m -2 .
【００１３】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された高抵抗の第１薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第２薄膜ポリ
シリコン抵抗体が形成された半導体装置の製造方法にお
いて、半導体基板に絶縁膜を形成する工程と、該絶縁膜
上にノンドープドポリシリコン膜を形成する工程と、該
ノンドープドポリシリコン膜にボロンを導入し、前記第
１薄膜ポリシリコン抵抗体を形成する工程と、前記ノン
ドープドポリシリコン膜に選択的に、濃度が前記ボロン
より高いボロンを導入し、前記第２薄膜ポリシリコン抵
抗体を形成する工程とを含む製造方法とする。A high-resistance first thin-film polysilicon resistor formed of a polysilicon film and a second thin-film polysilicon resistor having a temperature coefficient of zero or small are formed on an insulating film formed on a semiconductor substrate. Forming an insulating film on the semiconductor substrate, forming a non-doped polysilicon film on the insulating film, introducing boron into the non-doped polysilicon film, Forming a thin-film polysilicon resistor; and selectively introducing boron having a higher concentration than the boron into the non-doped polysilicon film to form the second thin-film polysilicon resistor. And
【００１４】半導体基板上に形成された絶縁膜上に、電
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置の製造方法にお
いて、半導体基板に第１絶縁膜を形成する工程と、該第
１絶縁膜上に選択的にポリシリコン−ポリシリコンキャ
パシタの第１電極となるドープドポリシリコン膜を形成
する工程と、該第１電極上と、露出した前記第１絶縁膜
上に、第２絶縁膜を形成する工程と、該第２絶縁膜上
に、ノンドープドポリシリコン膜を形成する工程と、該
ノンドープドポリシリコン膜にボロンを導入し、前記薄
膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシリ
コンキャパシタの第１電極上と対向する第２電極とを形
成する工程とを含む製造方法とする。In a method of manufacturing a semiconductor device in which a polysilicon-polysilicon capacitor whose electrode is a thin polysilicon film is formed on an insulating film formed on a semiconductor substrate, a first insulating film is formed on the semiconductor substrate. A step of selectively forming a doped polysilicon film to be a first electrode of a polysilicon-polysilicon capacitor on the first insulating film; and a step of forming a doped polysilicon film on the first electrode and the exposed first insulating film. Forming a second insulating film thereon; forming a non-doped polysilicon film on the second insulating film; introducing boron into the non-doped polysilicon film; Forming a second electrode facing the first electrode of the polysilicon-polysilicon capacitor.
【００１５】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置の製造方法において、半導体基板に第１絶縁
膜を形成する工程と、該第１絶縁膜上に選択的にポリシ
リコン−ポリシリコンキャパシタの第１電極となるドー
プドポリシリコン膜を形成する工程と、該第１電極上
と、露出した前記第１絶縁膜上に、第２絶縁膜を形成す
る工程と、該第２絶縁膜上に、ノンドープドポリシリコ
ン膜を選択的に形成する工程と、該ノンドープドポリシ
リコン膜にボロンを導入し、前記薄膜ポリシリコン抵抗
体と、前記ポリシリコン−ポリシリコンキャパシタの第
１電極上と対向する第２電極とを形成する工程とを含む
製造方法とする。On an insulating film formed on a semiconductor substrate, a thin film polysilicon resistor formed of a polysilicon film and having a temperature coefficient of zero or small, and a polysilicon-polysilicon capacitor whose electrode is a polysilicon film are formed. Forming a first insulating film on a semiconductor substrate, and selectively depositing a doped polysilicon film serving as a first electrode of a polysilicon-polysilicon capacitor on the first insulating film. Forming, forming a second insulating film on the first electrode and on the exposed first insulating film, and selectively forming a non-doped polysilicon film on the second insulating film. And introducing boron into the non-doped polysilicon film so that the thin-film polysilicon resistor faces the first electrode of the polysilicon-polysilicon capacitor. A manufacturing method comprising a step of forming a second electrode.
【００１６】前記工程の後、前記第１薄膜ポリシリコン
抵抗体上もしくは前記薄膜ポリシリコン抵抗体上に層間
絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜
（ボロンドープのリンガラス膜）を形成する工程と、該
ＢＰＳＧ膜をリフローする工程とを含み、該リフローの
ための熱処理温度で、前記ノンドープドポリシリコン膜
に導入された前記ボロンを活性化するとよい。After the above step, a step of forming an interlayer insulating film on the first thin-film polysilicon resistor or the thin-film polysilicon resistor, and a BPSG film (boron-doped phosphorus glass film) on the interlayer insulating film And a step of reflowing the BPSG film, and the boron introduced into the non-doped polysilicon film may be activated at a heat treatment temperature for the reflow.
【００１７】前記第１薄膜ポリシリコン抵抗体の電極と
接する箇所に、第２薄膜ポリシリコン抵抗体を形成する
ためのボロン導入と同時に同一条件で、ボロンを導入す
るとよい。ＬＤＤ（Ｌｉｇｈｔｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造を有する半導体装置の製造方法において、ノ
ンドープドポリシリコンをサイドウォールとして用いる
とよい。It is preferable that boron is introduced under the same conditions as the introduction of boron for forming the second thin-film polysilicon resistor at a location in contact with the electrode of the first thin-film polysilicon resistor. LDD (Lightly Doped Dra)
In) In a method for manufacturing a semiconductor device having a structure, non-doped polysilicon may be used as a sidewall.
【００１８】ＭＯＳ構造の半導体装置の製造方法におい
て、ソース領域およびドレイン領域を形成するためのイ
オン注入と、温度係数が零もしくは小さい薄膜ポリシリ
コン抵抗体を形成するためのイオン注入を同時に行うと
よい。半導体基板上に形成された絶縁膜上に、温度係数
が零もしくは小さい薄膜ポリシリコン抵抗体が形成され
た半導体装置で、半導体基板に絶縁膜を形成し、該絶縁
膜上にノンドープドポリシリコン膜を形成し、該ノンド
ープドポリシリコン膜が、２．５×１０15ｃｍ-2ないし
３．５×１０15ｃｍ-2のドーズ量のボロンをイオン注入
して形成される構成とする。In the method of manufacturing a semiconductor device having a MOS structure, it is preferable that ion implantation for forming a source region and a drain region and ion implantation for forming a thin-film polysilicon resistor having a temperature coefficient of zero or small be performed simultaneously. . A semiconductor device in which a thin-film polysilicon resistor having a temperature coefficient of zero or small is formed on an insulating film formed on a semiconductor substrate. An insulating film is formed on the semiconductor substrate, and a non-doped polysilicon film is formed on the insulating film. And the non-doped polysilicon film is formed by ion-implanting boron with a dose of 2.5 × 10 15 cm −2 to 3.5 × 10 15 cm −2 .
【００１９】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された高抵抗の第１薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第２薄膜ポリ
シリコン抵抗体が形成された半導体装置で、半導体基板
に絶縁膜を形成し、該絶縁膜上にノンドープドポリシリ
コン膜を形成し、該ノンドープドポリシリコン膜にボロ
ンを導入し、前記第１薄膜ポリシリコン抵抗体を形成
し、前記ノンドープドポリシリコン膜に選択的に、濃度
が前記ボロンより高いボロンを導入し、前記第２薄膜ポ
リシリコン抵抗体を形成する構成とする。A high-resistance first thin-film polysilicon resistor formed of a polysilicon film and a second thin-film polysilicon resistor having a temperature coefficient of zero or small are formed on an insulating film formed on a semiconductor substrate. Forming an insulating film on a semiconductor substrate, forming a non-doped polysilicon film on the insulating film, introducing boron into the non-doped polysilicon film, forming the first thin-film polysilicon resistor. Then, boron having a higher concentration than the boron is selectively introduced into the non-doped polysilicon film to form the second thin-film polysilicon resistor.
【００２０】半導体基板上に形成された絶縁膜上に、電
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置で、半導体基板
に第１絶縁膜を形成し、該第１絶縁膜上に選択的にポリ
シリコン−ポリシリコンキャパシタの第１電極となるド
ープドポリシリコン膜を形成し、該第１電極上と、露出
した前記第１絶縁膜上に、第２絶縁膜を形成し、該第２
絶縁膜上に、ノンドープドポリシリコン膜を形成し、該
ノンドープドポリシリコン膜にボロンを導入し、前記薄
膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシリ
コンキャパシタの第１電極上と対向する第２電極とを形
成する構成とする。In a semiconductor device in which a polysilicon-polysilicon capacitor whose electrode is a thin-film polysilicon film is formed on an insulating film formed on a semiconductor substrate, a first insulating film is formed on the semiconductor substrate. A doped polysilicon film to be a first electrode of a polysilicon-polysilicon capacitor is selectively formed on one insulating film, and a second insulating film is formed on the first electrode and on the exposed first insulating film. Forming the second
A non-doped polysilicon film is formed on the insulating film, boron is introduced into the non-doped polysilicon film, and the thin-film polysilicon resistor opposes a first electrode of the polysilicon-polysilicon capacitor. Two electrodes are formed.
【００２１】半導体基板上に形成された絶縁膜上に、ポ
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置で、半導体基板に第１絶縁膜を形成し、該第
１絶縁膜上に選択的にポリシリコン−ポリシリコンキャ
パシタの第１電極となるドープドポリシリコン膜を形成
し、該第１電極上と、露出した前記第１絶縁膜上に、第
２絶縁膜を形成し、該第２絶縁膜上に、ノンドープドポ
リシリコン膜を選択的に形成し、該ノンドープドポリシ
リコン膜にボロンを導入し、前記薄膜ポリシリコン抵抗
体と、前記ポリシリコン−ポリシリコンキャパシタの第
１電極上と対向する第２電極とを形成する構成とする。
前記ボロンの導入を、ドーズ量が２．５×１０15ｃｍ-2
ないし３．５×１０15ｃｍ-2のＢＦ2 のイオン注入で行
うとよい。A thin-film polysilicon resistor having a temperature coefficient of zero or small and formed of a polysilicon film and a polysilicon-polysilicon capacitor whose electrode is a polysilicon film are formed on an insulating film formed on a semiconductor substrate. Forming a first insulating film on a semiconductor substrate, and selectively forming a doped polysilicon film to be a first electrode of a polysilicon-polysilicon capacitor on the first insulating film; Forming a second insulating film on the one electrode and on the exposed first insulating film; selectively forming a non-doped polysilicon film on the second insulating film; Boron is introduced to form the thin-film polysilicon resistor and a second electrode facing the first electrode of the polysilicon-polysilicon capacitor.
The introduction of boron is performed at a dose of 2.5 × 10 15 cm −2.
Or 3.5 × 10 15 cm −2 of BF 2 ions.
【００２２】[0022]
【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置の製造方法で、同図（ａ）から同図（ｄ）は
工程順に示した製造工程断面図である。同図（ａ）に示
すように、図示しないＭＯＳＦＥＴのソース領域とドレ
イン領域を形成した後に、半導体基板１上のフィールド
酸化膜２を形成し、このフィールド酸化膜２上に層間酸
化膜３を膜厚１００ｎｍで形成する。つぎに、ＣＶＤ法
により薄膜ノンドープドポリシリコン膜４を膜厚３００
ｎｍで酸化膜３上に形成し、ボロンイオン（ＢＦ2 イオ
ン）を加速電圧６５ｋｅＶで３．０×１０15ｃｍ -2全面
に打ち込む。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a first embodiment of the present invention.
FIGS. 2A to 2D show a method of manufacturing a semiconductor device.
FIG. 3 is a cross-sectional view of a manufacturing process shown in a process order. As shown in FIG.
As shown in FIG.
After forming the in-region, a field on the semiconductor substrate 1 is formed.
An oxide film 2 is formed, and an interlayer acid is formed on the field oxide film 2.
The oxide film 3 is formed with a thickness of 100 nm. Next, the CVD method
To form a thin non-doped polysilicon film 4 having a thickness of 300
formed on the oxide film 3 with a thickness of boron ions (BFTwoIo
3.0) at an acceleration voltage of 65 keV.Fifteencm -2Whole surface
Type in.
【００２３】つぎに、同図（ｂ）に示すように、フォト
レジスト膜５を用いてパターニングし、その後、選択的
にエッチングして、抵抗値の温度係数ゼロの薄膜ポリシ
リコン抵抗体４ａを形成する。つぎに、同図（ｃ）で示
すように、ＣＶＤ法による酸化膜６を膜厚１２０ｎｍで
薄膜ポリシリコン抵抗体４ａ上と層間酸化膜３上に形成
し、つぎに、ＢＰＳＧ膜７をＣＶＤ法で膜厚６５０ｎｍ
で、酸化膜６上に形成する。この後に平坦化のためにＢ
ＰＳＧリフロー（ＢＰＳＧ膜７を熱処理して、表面を溶
解させ、なだらかにする工程のこと）を行う。このＢＰ
ＳＧリフローは、９００℃でＮ2 ＋Ｏ2 で１０分、つぎ
に、Ｏ2 で１２分、つぎに、Ｎ2 で５分行い、合計で２
７分間行う。このＢＰＳＧリフローの熱処理で、前記の
ボロンイオン（ＢＦ2 イオン）は活性化し、このＢＰＳ
Ｇリフロー温度がボロンイオンの活性化のためのアニー
ル温度となる。Next, as shown in FIG. 1B, patterning is performed using a photoresist film 5, and then, selective etching is performed to form a thin-film polysilicon resistor 4a having a temperature coefficient of resistance of zero. I do. Next, as shown in FIG. 3C, an oxide film 6 is formed by a CVD method to a thickness of 120 nm on the thin-film polysilicon resistor 4a and the interlayer oxide film 3, and then the BPSG film 7 is formed by the CVD method. With a film thickness of 650 nm
Then, an oxide film 6 is formed. After this, B for flattening
PSG reflow (a step of heat-treating the BPSG film 7 to dissolve and smooth the surface) is performed. This BP
SG reflow was performed at 900 ° C. for 10 minutes with N 2 + O 2 , then for 12 minutes with O 2 , and then for 5 minutes with N 2 , for a total of 2 minutes.
Perform for 7 minutes. The heat treatment of the BPSG reflow activates the boron ions (BF 2 ions),
The G reflow temperature is an annealing temperature for activating boron ions.
【００２４】つぎに、同図（ｄ）で示すように、酸化膜
６とＢＰＳＧ膜７にコンタクト孔を開け、Ａｌ電極８を
形成する。前記のＢＰＳＧリフローで、薄膜ポリシリコ
ン抵抗体４ａは抵抗値が約２８０Ω／□で、抵抗値の温
度係数がゼロになる。薄膜ポリシリコン抵抗体４ａの膜
厚が２００ｎｍの場合は、約４００Ω／□となる。Next, as shown in FIG. 1D, a contact hole is formed in the oxide film 6 and the BPSG film 7 to form an Al electrode 8. By the BPSG reflow, the thin-film polysilicon resistor 4a has a resistance value of about 280Ω / □ and a temperature coefficient of the resistance value of zero. When the film thickness of the thin-film polysilicon resistor 4a is 200 nm, the resistance becomes about 400 Ω / □.
【００２５】また、前記のボロンの打ち込み量（ドーズ
量）を２．５×１０15ｃｍ-2から３．５×１０15ｃｍ-2
とし、アニール温度であるＢＰＳＧリフローの温度を８
５０℃から９５０℃の範囲にすることで、薄膜ポリシリ
コン抵抗体４ａの抵抗値の温度係数は、−５０ｐｐｍ／
℃から＋５０ｐｐｍ／℃の範囲になり、小さな値とな
る。In addition, the boron implantation amount (dose amount) is from 2.5 × 10 15 cm −2 to 3.5 × 10 15 cm −2.
And the BPSG reflow temperature, which is the annealing temperature, is 8
By setting the temperature in the range of 50 ° C. to 950 ° C., the temperature coefficient of the resistance value of the thin-film polysilicon resistor 4a is −50 ppm /
The range is from +50 ppm / ° C to a small value.
【００２６】尚、同図（ｄ）は、この発明の第２実施例
の半導体装置の要部断面図となる。この構造の説明は、
製造方法で説明した内容と同じなので省略する。この抵
抗値の温度係数がゼロもしくは小さな薄膜ポリシリコン
抵抗体４ａを、ＩＣ回路における標準的アンプ回路の帰
還抵抗、標準的レギュレータの抵抗、標準的発振回路に
適用することで、広範囲の温度領域に亘り、高精度のＩ
Ｃ回路を製作できる。また、薄膜ポリシリコン抵抗体
は、拡散抵抗体のようなバイアス依存性が無いので、Ｉ
Ｃ回路における分割抵抗として高抵抗の薄膜ポリシリコ
ン抵抗体を用いることで、バイアス効果による抵抗値の
変化がなく、精度のよいＩＣ回路とすることができる。FIG. 4D is a sectional view of a main part of a semiconductor device according to a second embodiment of the present invention. The description of this structure is
The description is omitted because it is the same as that described in the manufacturing method. By applying the thin-film polysilicon resistor 4a having a temperature coefficient of resistance of zero or small to the feedback resistance of a standard amplifier circuit, the resistance of a standard regulator, and the standard oscillation circuit in an IC circuit, a wide temperature range can be obtained. High precision I
C circuit can be manufactured. Further, since the thin-film polysilicon resistor does not have the bias dependency unlike the diffusion resistor,
By using a high-resistance thin-film polysilicon resistor as the dividing resistor in the C circuit, a highly accurate IC circuit can be obtained without a change in resistance value due to a bias effect.
【００２７】図２は、図１の薄膜ポリシリコン抵抗体４
ａの平面図である。同図において、９は、Ａｌ電極８と
薄膜ポリシリコン抵抗体４ａとのコンタクト孔である。
また、３は層間酸化膜である。ところで、薄膜ポリシリ
コン抵抗体の抵抗値の温度係数は、大体、ノンドープド
ポリシリコン膜４中へのＢＦ2 イオンの打ち込み量とア
ニール温度で決まり、抵抗値はＢＦ2 イオンの打ち込み
量とアニール温度と膜厚で決まる。以下の説明において
は、アニール温度を、ＢＰＳＧリフロー温度である９０
０℃とした場合である。FIG. 2 shows the thin film polysilicon resistor 4 of FIG.
It is a top view of a. In the figure, reference numeral 9 denotes a contact hole between the Al electrode 8 and the thin-film polysilicon resistor 4a.
Reference numeral 3 denotes an interlayer oxide film. Incidentally, the temperature coefficient of the resistance value of the thin-film polysilicon resistor is substantially determined by the implantation amount of BF 2 ions into the non-doped polysilicon film 4 and the annealing temperature, and the resistance value is determined by the implantation amount of BF 2 ions and the annealing temperature. And the film thickness. In the following description, the annealing temperature is set to 90 BPSG reflow temperature.
This is the case where the temperature is set to 0 ° C.
【００２８】ノンドープドポリシリコン膜の膜厚が３０
０ｎｍのときは、ＢＦ2 イオンの打ち込み量を３．０×
１０14ｃｍ-2とすると、薄膜ポリシリコン抵抗体の抵抗
値が２．８ｋΩ／□から３．２ｋΩ／□で、抵抗値の温
度係数が約−２０００ｐｐｍ／℃となる。５．０×１０
14ｃｍ-2とすると、抵抗値が１．４ｋΩ／□から１．６
ｋΩ／□で、抵抗値の温度係数が約−１７００ｐｐｍ／
℃となる。１．０×１０15ｃｍ-2とすると、抵抗値が６
５０Ω／□から６７０ｋΩ／□で、抵抗値の温度係数が
約−７５０ｐｐｍ／℃となる。５．０×１０15ｃｍ-2と
すると、抵抗値が２４０Ω／□から２５０Ω／□で、抵
抗値の温度係数が＋９０ｐｐｍ／℃となる。８．０×１
０15ｃｍ-2とすると、抵抗値が２２０Ω／□から２４０
Ω／□で、抵抗値の温度係数が約＋１００ｐｐｍ／℃と
なる。The thickness of the non-doped polysilicon film is 30
At 0 nm, the implantation amount of BF 2 ions is 3.0 ×
Assuming that the resistance is 10 14 cm −2 , the resistance value of the thin-film polysilicon resistor is 2.8 kΩ / □ to 3.2 kΩ / □, and the temperature coefficient of the resistance value is about −2000 ppm / ° C. 5.0 × 10
Assuming 14 cm -2 , the resistance value is from 1.4 kΩ / □ to 1.6 kΩ / □.
kΩ / □, the temperature coefficient of resistance is about -1700 ppm /
° C. Assuming 1.0 × 10 15 cm −2 , the resistance value is 6
From 50 Ω / □ to 670 kΩ / □, the temperature coefficient of the resistance value is about −750 ppm / ° C. If it is 5.0 × 10 15 cm −2 , the resistance value is from 240 Ω / □ to 250 Ω / □, and the temperature coefficient of the resistance value is +90 ppm / ° C. 8.0 × 1
Assuming 0 15 cm -2 , the resistance value is from 220 Ω / □ to 240
Ω / □, the temperature coefficient of the resistance value is about +100 ppm / ° C.
【００２９】また、ノンドープドポリシリコン膜４の膜
厚が２００ｎｍのときは、ＢＦ2 イオンの打ち込み量を
５．０×１０14ｃｍ-2とすると、薄膜ポリシリコン抵抗
体の抵抗値が１．４ｋΩ／□から１．６ｋΩ／□で、抵
抗値の温度係数が−１５００ｐｐｍ／℃となり、３．０
×１０15ｃｍ-2とすると、３９５Ω／□から４０５Ω／
□で、抵抗値の温度係数がゼロとなる。前記のことか
ら、ＢＦ2 イオンの打ち込み量と膜厚を制御すること
で、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体
４ａまたは抵抗値の温度係数が小さな薄膜ポリシリコン
抵抗体を形成したり、所定の温度係数を有する薄膜ポリ
シリコン抵抗体を形成することができる。When the thickness of the non-doped polysilicon film 4 is 200 nm, if the implantation amount of BF 2 ions is 5.0 × 10 14 cm −2 , the resistance value of the thin-film polysilicon resistor becomes 1. From 4 kΩ / □ to 1.6 kΩ / □, the temperature coefficient of the resistance value becomes −1500 ppm / ° C. and is 3.0.
Assuming × 10 15 cm -2 , 395Ω / □ to 405Ω /
At □, the temperature coefficient of the resistance value becomes zero. From the above, by controlling the implantation amount and the film thickness of the BF 2 ion, the thin film polysilicon resistor 4a having a zero temperature coefficient of resistance or the thin film polysilicon resistor having a small temperature coefficient of resistance is formed. Alternatively, a thin film polysilicon resistor having a predetermined temperature coefficient can be formed.
【００３０】尚、前記の薄膜ポリシリコン抵抗体は膜厚
２００ｎｍおよび３００ｎｍのときの説明であるが、薄
膜ポリシリコン抵抗体の膜厚が１００ｎｍのときは、Ｂ
Ｆ2イオンのイオン打ち込み量を３．０×１０15ｃｍ-2
とすると、抵抗値は２００ｎｍの場合より大きく、抵抗
値の温度係数がゼロの薄膜ポリシリコンを形成できる。The above description is for the case where the thickness of the thin-film polysilicon resistor is 200 nm and 300 nm.
The ion implantation amount of F 2 ions is set to 3.0 × 10 15 cm −2
Then, a thin film polysilicon having a resistance value larger than that of 200 nm and a temperature coefficient of resistance value of zero can be formed.
【００３１】図３は、この発明の第３実施例の半導体装
置の製造方法で、同図（ａ）から同図（ｄ）は工程順に
示した製造工程断面図である。この半導体装置は高抵抗
の薄膜ポリシリコン抵抗体と温度係数ゼロの薄膜ポリシ
リコン抵抗体を有して場合である。この高抵抗のポリシ
リコン抵抗体１４ｂと温度係数ゼロの薄膜ポリシリコン
抵抗体１４ａをマスク１枚追加することにより同時に形
成する。つぎに、その工程を説明する。FIGS. 3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention. This semiconductor device has a thin-film polysilicon resistor having a high resistance and a thin-film polysilicon resistor having a temperature coefficient of zero. The high-resistance polysilicon resistor 14b and the thin-film polysilicon resistor 14a having a temperature coefficient of zero are simultaneously formed by adding one mask. Next, the process will be described.
【００３２】半導体基板１１上に形成されたフィールド
酸化膜１２上に、ＣＶＤ法でノンドープドポリシリコン
膜１４を積層するまでは、図１の工程と同様である。そ
の後の工程について、つぎに説明する。同図（ａ）に示
すように、高抵抗の薄膜ポリシリコン１４ｃを形成する
ため、ノンドープドポリシリコン膜１４に、ＢＦ2 イオ
ンを加速電圧６４ｋｅＶで全面に、打ち込み量が５．０
×１０14ｃｍ-2になるように打ち込む。打ち込みした後
は、高抵抗の薄膜ポリシリコン１４ｃ（同図（ａ）の１
４が１４ｃとなる）になる。The process until the non-doped polysilicon film 14 is laminated on the field oxide film 12 formed on the semiconductor substrate 11 by the CVD method is the same as the process of FIG. The subsequent steps will be described below. As shown in FIG. 3A, in order to form a high-resistance thin-film polysilicon 14c, BF 2 ions are implanted into the non-doped polysilicon film 14 over the entire surface at an acceleration voltage of 64 keV and the implantation amount is 5.0.
It is driven so as to be × 10 14 cm -2 . After the implantation, a high-resistance thin-film polysilicon 14c (1 in FIG.
4 becomes 14c).
【００３３】つぎに同図（ｂ）に示すように、高抵抗の
薄膜ポリシリコン１４ｃにおいて、抵抗値の温度係数ゼ
ロの薄膜ポリシリコン抵抗体４ａを形成する領域１９
と、高抵抗の薄膜ポリシリコン抵抗体１４ｂのコンタク
ト領域２０を開口したフォトレジスト膜１５でパターニ
ングする。薄膜ポリシリコン抵抗体１４ａの温度係数が
ゼロになるＢＦ2 イオンの打ち込み量は３．０×１０15
ｃｍ-2であるので、２．５×１０15ｃｍ-2（３．０×１
０15ｃｍ-2−５．０×１０14ｃｍ-2）の打ち込み量のＢ
Ｆ2 イオンを６５ｋｅＶで追加打ち込みを行う。このと
き、高抵抗の薄膜ポリシリコン抵抗体１４ｂとＡｌ電極
１８とのコンタクト領域２０になる箇所にもＢＦ2 イオ
ンを打ち込む。これは、高抵抗の薄膜ポリシリコン抵抗
体４ｂとＡｌ電極１８とのコンタクト抵抗値を低減させ
るためである。Next, as shown in FIG. 4B, in the high-resistance thin-film polysilicon 14c, a region 19 where the thin-film polysilicon resistor 4a having a zero temperature coefficient of resistance is formed.
Then, patterning is performed with the photoresist film 15 having an opening in the contact region 20 of the high-resistance thin-film polysilicon resistor 14b. The implantation amount of BF 2 ions at which the temperature coefficient of the thin-film polysilicon resistor 14a becomes zero is 3.0 × 10 15
cm × 2 , so that 2.5 × 10 15 cm −2 (3.0 × 1
0 15 cm -2 -5.0 × 10 14 cm -2 )
Additional implantation of F 2 ions is performed at 65 keV. In this case, implanted BF 2 ions at a position to become the contact region 20 between the high resistance thin film polysilicon resistor 14b and the Al electrode 18. This is to reduce the contact resistance between the high-resistance thin-film polysilicon resistor 4b and the Al electrode 18.
【００３４】つぎに、同図（ｃ）に示すように、フォト
レジスト膜１５を除去し、高抵抗の薄膜ポリシリコン抵
抗体１４ｂの領域と、抵抗値の温度係数ゼロの薄膜ポリ
シリコン抵抗体１４ａの領域とを分離するために、再
度、パターニングしたフォトマスク１５ａを用いて、分
離のためのエッチングを行う。つぎに、同図（ｄ）に示
すように、フォトレジスト膜１５ａを除去し、酸化膜１
６を１２０ｎｍの厚みに積層し、ＢＰＳＧ膜１７を６５
０ｎｍの厚みに積層し、ＢＰＳＧリフローした後、コン
タクト孔を形成し、Ａｌ電極１８を形成する。ノンドー
プドポリシリコン膜１４中に打ち込んだ不純物であるＢ
Ｆ2 イオンの活性化は、ＢＰＳＧリフロー（ＢＰＳＧ膜
１７を熱処理して表面を滑らかにすること）で行う。こ
のようにして、高抵抗の薄膜ポリシリコン抵抗体１４ｂ
と抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体１
４ａを同時に形成できる。ＢＦ2イオンのイオン打ち込
み量を制御することで、所望の２つの抵抗値を兼ね備え
た薄膜ポリシリコン抵抗体を形成できる。Next, as shown in FIG. 3C, the photoresist film 15 is removed, and a region of the high-resistance thin-film polysilicon resistor 14b and a thin-film polysilicon resistor 14a having a temperature coefficient of resistance of zero are removed. Is etched again using the patterned photomask 15a in order to separate the region. Next, as shown in FIG. 2D, the photoresist film 15a is removed, and the oxide film 1 is removed.
6 is laminated to a thickness of 120 nm, and the BPSG film 17 is
After laminating to a thickness of 0 nm and performing BPSG reflow, a contact hole is formed and an Al electrode 18 is formed. B, which is an impurity implanted in the non-doped polysilicon film 14
The activation of F 2 ions is performed by BPSG reflow (heat treatment of the BPSG film 17 to smooth the surface). Thus, the high-resistance thin-film polysilicon resistor 14b
Thin film polysilicon resistor 1 with zero temperature coefficient of resistance and resistance 1
4a can be formed simultaneously. By controlling the amount of implanted BF 2 ions, a thin-film polysilicon resistor having two desired resistance values can be formed.
【００３５】尚、同図（ｄ）が、この発明の第４実施例
の半導体装置の要部断面図となる。この構造の説明は製
造方法の内容と同じなので省略する。図４は、この発明
の第５実施例の半導体装置の要部断面図である。同図は
この半導体装置が有しているポリシリコン−ポリシリコ
ンキャパシタの断面図であり、ノンドープドポリシリコ
ン膜に、前記のように、抵抗値の温度係数ゼロの薄膜ポ
リシリコン抵抗体３４ａをポリシリコン−ポリシリコン
キャパシタの上部電極としている。その製造方法を説明
する。FIG. 4D is a sectional view of a main part of a semiconductor device according to a fourth embodiment of the present invention. The description of this structure is the same as the content of the manufacturing method, and will not be repeated. FIG. 4 is a sectional view showing a main part of a semiconductor device according to a fifth embodiment of the present invention. FIG. 1 is a cross-sectional view of a polysilicon-polysilicon capacitor included in this semiconductor device. As described above, a thin-film polysilicon resistor 34a having a temperature coefficient of resistance of zero is formed on a non-doped polysilicon film. This is used as the upper electrode of the silicon-polysilicon capacitor. The manufacturing method will be described.
【００３６】図示しないＭＯＳＦＥＴのゲート電極と同
一のｎ型ドープドポリシリコン膜４０を、下部電極とし
て、フィールド酸化膜３２上に形成した後、図示しない
ＭＯＳＦＥＴのソース領域とドレイン領域を形成し、つ
ぎに、その上に、ＣＶＤ法で層間酸化膜３３を膜厚１０
０ｎｍで形成し、つぎに、ＣＶＤ法でノンドープドポリ
シリコン膜を膜厚３００ｎｍで層間酸化膜３３上に形成
する。つぎに、このノンドープドポリシリコン膜にＢＦ
2 イオンを打ち込んで、抵抗値の温度係数がゼロの薄膜
ポリシリコン抵抗体３４ａとする工程は、図１と同様で
あり、この薄膜ポリシリコン抵抗体３４ａが、ポリシリ
コン−ポリシリコンキャパシタの上部電極となる。この
ようにして、層間酸化膜３３を介し薄膜ポリシリコン抵
抗体３４ａとする上部電極、ｎ型ドープドポリシリコン
膜４０を下部電極としたポリシリコン−ポリシリコンキ
ャパシタが完成する。図中の３６は酸化膜、３７はＢＰ
ＳＧ膜、３８はＡｌ電極である。After the same n-type doped polysilicon film 40 as the gate electrode of the MOSFET (not shown) is formed on the field oxide film 32 as a lower electrode, a source region and a drain region of the MOSFET (not shown) are formed. Further, an interlayer oxide film 33 having a film thickness of 10
Then, a non-doped polysilicon film having a thickness of 300 nm is formed on the interlayer oxide film 33 by a CVD method. Next, BF is added to this non-doped polysilicon film.
The step of implanting two ions to form a thin-film polysilicon resistor 34a having a temperature coefficient of resistance of zero is the same as that in FIG. 1, and this thin-film polysilicon resistor 34a is used as the upper electrode of the polysilicon-polysilicon capacitor. Becomes Thus, a polysilicon-polysilicon capacitor using the upper electrode as the thin-film polysilicon resistor 34a via the interlayer oxide film 33 and the lower electrode as the n-type doped polysilicon film 40 is completed. In the figure, 36 is an oxide film, 37 is BP
The SG film 38 is an Al electrode.
【００３７】また、このポリシリコン−ポリシリコンキ
ャパシタの上部電極は抵抗体であり、この抵抗体とポリ
シリコン−ポリシリコンキャパシタは直列接続されてお
り、この両者でＣＲ回路を構成することができる。尚、
前記の製造方法が、この発明の第６実施例の半導体装置
の製造方法となる。The upper electrode of the polysilicon-polysilicon capacitor is a resistor, and the resistor and the polysilicon-polysilicon capacitor are connected in series, and a CR circuit can be constituted by both of them. still,
The above manufacturing method is the method of manufacturing the semiconductor device according to the sixth embodiment of the present invention.
【００３８】図５は、この発明の第７実施例の半導体装
置の要部断面図である。この実施例は、抵抗値の温度係
数ゼロの薄膜ポリシリコン抵抗体４４ａとポリシリコン
−ポリシリコンキャパシタを同一プロセスで形成した場
合である。その製造方法を説明する。図示しないＭＯＳ
ＦＥＴのゲート電極と同一であるｎ型ドープドポリシリ
コン膜４４ｃを下部電極として、フィールド酸化膜４２
上に形成した後、図示しないＭＯＳＦＥＴのソース領域
とドレイン領域を形成する。つぎに、その上に、ＣＶＤ
法で層間酸化膜４３を膜厚１００ｎｍで形成する。つぎ
に、ＣＶＤ法でノンドープドポリシリコン膜を膜厚３０
０ｎｍで層間酸化膜４３上に形成する。つぎに、このノ
ンドープドポリシリコン膜にＢＦ2 イオンを打ち込ん
で、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体
４４ａ、４４ｄとする工程は、図１と同様である。４４
ｄがポリシリコン−ポリシリコンキャパシタの上部電極
となり、また、４４ａが抵抗値の温度係数ゼロの薄膜ポ
リシリコン抵抗体となる。図中の４１は半導体基板、４
４ｃは下部電極となるｎ型ドープドポリシリコン膜、４
６は酸化膜、４７はＢＰＳＧ膜、４８はＡｌ電極であ
る。この実施例の場合も、ＢＰＳＧリフローでボロンイ
オンを活性化させる。FIG. 5 is a sectional view showing a main part of a semiconductor device according to a seventh embodiment of the present invention. In this embodiment, a thin-film polysilicon resistor 44a having a temperature coefficient of resistance of zero and a polysilicon-polysilicon capacitor are formed by the same process. The manufacturing method will be described. MOS not shown
Using the n-type doped polysilicon film 44c, which is the same as the gate electrode of the FET, as the lower electrode, the field oxide film 42
After the formation, a source region and a drain region of a MOSFET (not shown) are formed. Next, on top of that,
An interlayer oxide film 43 is formed with a thickness of 100 nm by a method. Next, a non-doped polysilicon film having a thickness of 30 is formed by CVD.
It is formed on the interlayer oxide film 43 at 0 nm. Next, the process of implanting BF 2 ions into this non-doped polysilicon film to form thin-film polysilicon resistors 44a and 44d having a zero temperature coefficient of resistance is the same as in FIG. 44
d becomes the upper electrode of the polysilicon-polysilicon capacitor, and 44a becomes the thin film polysilicon resistor having a temperature coefficient of resistance of zero. 41 in the figure is a semiconductor substrate, 4
4c denotes an n-type doped polysilicon film serving as a lower electrode;
6 is an oxide film, 47 is a BPSG film, and 48 is an Al electrode. Also in the case of this embodiment, boron ions are activated by BPSG reflow.
【００３９】尚、前記の製造方法が、この発明の第８実
施例の半導体装置の製造方法となる。図６から図１０
は、この発明の第９実施例の半導体装置の製造方法で、
工程順に示した製造工程断面図である。この実施例は、
ノンドープドポリシリコン膜５４を微細化デバイスにお
けるＬＤＤ構造作成に適用し、ＬＤＤ構造のＭＯＳＦＥ
Ｔと、温度係数ゼロの薄膜ポリシリコン抵抗体と、ポリ
シリコン−ポリシリコンキャパシタを製作した例であ
る。The above manufacturing method is a method for manufacturing a semiconductor device according to the eighth embodiment of the present invention. 6 to 10
Is a method for manufacturing a semiconductor device according to a ninth embodiment of the present invention,
FIG. 4 is a manufacturing process cross-sectional view shown in a process order. This example is
The non-doped polysilicon film 54 is applied to create an LDD structure in a miniaturized device,
This is an example of manufacturing a thin film polysilicon resistor having a T, a temperature coefficient of zero, and a polysilicon-polysilicon capacitor.
【００４０】この実施例は、ＭＯＳＦＥＴのソース領域
とドレイン領域のイオン注入と、抵抗値の温度係数ゼロ
の薄膜ポリシリコン抵抗体を形成するためのイオン注入
を同時に行うことが特徴である。図６に示すように、Ｍ
ＯＳＦＥＴのゲート電極をｎ型ドープドポリシリコン膜
６０で形成し、その後、ｎチャネル型ＭＯＳＦＥＴにお
いては、ｎ型の不純物（Ｐ、Ａｓ）のイオン打ち込みを
行い、ｎ- 拡散層６３でｎ型のＬＤＤ領域を、半導体基
板５１の表面層に形成されたｐウエル領域６１に形成
し、ｐチャネル型ＭＯＳＦＥＴにおいてはｐ型の不純物
（ＢＦ2 など）のイオン打ち込みを行い、ｐ - 拡散層６
４でｐ型のＬＤＤ領域を、半導体基板５１の表面層に形
成されたｎウエル領域６２に形成しする。その後、熱酸
化膜６７（ＭＯＳＦＥＴのゲート酸化膜に相当し、前記
の層間酸化膜に相当する）を約２０ｎｍから３５ｎｍの
厚さで形成し、ノンドープドポリシリコン膜５４をＣＶ
Ｄ法で２００ｎｍの厚さで積層する。フィールド酸化膜
５２上には、前記のゲート電極を形成するときに、ポリ
シリコン−ポリシリコンキャパシタの下部電極としてＭ
ＯＳＦＥＴのゲート電極と同一のｎ型のドープドポリシ
リコン膜６０を積層する。In this embodiment, the source region of the MOSFET is
And drain region ion implantation and zero temperature coefficient of resistance
Implantation for Forming Thin Film Polysilicon Resistors
Is performed simultaneously. As shown in FIG.
OSFET gate electrode is n-type doped polysilicon film
60, and then to an n-channel MOSFET.
In addition, ion implantation of n-type impurities (P, As) is performed.
Do, n-The n-type LDD region is formed by
Formed in the p-well region 61 formed in the surface layer of the plate 51
However, in a p-channel MOSFET, a p-type impurity
(BFTwoIon implantation) and p -Diffusion layer 6
4, the p-type LDD region is formed on the surface layer of the semiconductor substrate 51.
The n-well region 62 is formed. Then hot acid
Oxide film 67 (corresponding to the gate oxide film of the MOSFET,
Of about 20 nm to 35 nm.
The non-doped polysilicon film 54 is formed with a thickness of CV.
The layer is laminated to a thickness of 200 nm by Method D. Field oxide film
When forming the gate electrode, a poly
M as a lower electrode of a silicon-polysilicon capacitor
Same n-type doped policy as OSFET gate electrode
The recon film 60 is laminated.
【００４１】つぎに、図７に示すように、フィールド酸
化膜５２上の抵抗値の温度係数ゼロの薄膜ポリシリコン
抵抗体５４ａとポリシリコン−ポリシリコンキャパシタ
の上部電極となる薄膜ポリシリコン抵抗体５４ｃを形成
するために、フォトレジスト膜５５を用いて、パターニ
ングし、選択的に、ドライエッチングを行う。このエッ
チングのときに、ゲート電極を形成しているｎ型ドープ
ドポリシリコン膜６０の側壁には、熱酸化膜６７を介し
てノンドープドポリシリコン膜５４のサイドウォールが
エッチング残りとして形成される。Next, as shown in FIG. 7, a thin-film polysilicon resistor 54a having a zero temperature coefficient of resistance on the field oxide film 52 and a thin-film polysilicon resistor 54c serving as an upper electrode of a polysilicon-polysilicon capacitor are provided. Is formed by using the photoresist film 55 and selectively performing dry etching. At the time of this etching, a sidewall of the non-doped polysilicon film 54 is formed as an etching residue on the side wall of the n-type doped polysilicon film 60 forming the gate electrode via the thermal oxide film 67.
【００４２】つぎに、図８に示すように、フォトレジス
ト５５を除去し、再度フォトレジストを被覆し、パター
ニングされたフォトレジスト５５ａを用いて、ｎチャネ
ル型ＭＯＳＦＥＴのソース領域とドレイン領域になるｎ
+ 拡散層６５をＡｓイオンのイオン注入で行う。このと
き、ｎ+ 拡散層６５の形成は、ゲート電極の側壁に形成
されるノンドープドポリシリコン膜５４ｅのサイドォー
ルをマスクとして、セルフアラインで行われる。Next, as shown in FIG. 8, the photoresist 55 is removed, the photoresist is coated again, and the patterned photoresist 55a is used to form n and n regions which become the source and drain regions of the n-channel MOSFET.
The diffusion layer 65 is formed by ion implantation of As ions. At this time, the n + diffusion layer 65 is formed in a self-aligned manner using the side wall of the non-doped polysilicon film 54e formed on the side wall of the gate electrode as a mask.
【００４３】つぎに、図９に示すように、フォトレジス
ト５５ａを除去し、再度フォトレジストを被覆し、パタ
ーニングされたフォトレジスト５５ｂをマスクに用い
て、ｐチャネル型ＭＯＳＦＥＴのソース領域とドレイン
領域となるｐ+ 拡散層６６が形成される箇所のｎウエル
領域６２と、抵抗値の温度係数ゼロの薄膜ポリシリコン
抵抗体５４ａとなる箇所のノンドープドポリシリコン膜
と、ポリシリコン−ポリシリコンキャパシタの上部電極
（抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４
ｃ）となる箇所のノンドープドポリシリコン膜に、ＢＦ
2 イオンを加速電圧６５ｋｅＶで、３．０×１０15ｃｍ
-2で、同時に打ち込む。このとき、ｐ+ 拡散層６６の形
成は、ゲート電極の側壁に形成されるノンドープドポリ
シリコン膜５４ｄのサイドォールをマスクとして、セル
フアラインで行われる。Next, as shown in FIG. 9, the photoresist 55a is removed, the photoresist is coated again, and the source and drain regions of the p-channel MOSFET are formed by using the patterned photoresist 55b as a mask. N-well region 62 where p + diffusion layer 66 is formed, non-doped polysilicon film where thin-film polysilicon resistor 54a having a temperature coefficient of resistance of zero is formed, and upper portion of polysilicon-polysilicon capacitor Electrode (thin film polysilicon resistor 54 having zero temperature coefficient of resistance)
BF is applied to the non-doped polysilicon film at the location c).
Two ions are accelerated at an acceleration voltage of 65 keV and 3.0 × 10 15 cm
At -2 , hit at the same time. At this time, the p + diffusion layer 66 is formed in a self-aligned manner using the side wall of the non-doped polysilicon film 54d formed on the side wall of the gate electrode as a mask.
【００４４】勿論、ｎチャネル型ＭＯＳＦＥＴのソース
領域とドレイン領域となるｎ+ 拡散層６５のイオン注入
工程と、薄膜ポリシリコン抵抗体（５４ａに相当する抵
抗体）のイオン注入を同時に行うことも可能である。こ
の場合も、ｎチャネル型ＭＯＳＦＥＴのソース領域とド
レイン領域のイオン注入は、ゲート電極の側壁のノンド
ープドポリシリコン膜５４ｄをサイドウォールとして用
いて、セルフアラインで行うことができる。Of course, it is also possible to simultaneously perform the ion implantation step of the n + diffusion layer 65 serving as the source region and the drain region of the n-channel MOSFET and the ion implantation of the thin-film polysilicon resistor (the resistor corresponding to 54a). It is. Also in this case, the ion implantation of the source region and the drain region of the n-channel MOSFET can be performed in a self-aligned manner using the non-doped polysilicon film 54d on the side wall of the gate electrode as a side wall.
【００４５】つぎに、図１０に示すように、フォトレジ
スト膜５５ｂを除去した後、図１、図４の製造工程を経
て、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５
４ａと、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗
体５４ｃを上部電極とするポリシリコン−ポリシリコン
キャパシタを形成し、その上に酸化膜５６とＢＰＳＧ膜
５７を積層し、ＢＰＳＧリフローを行う。このとき、Ｂ
ＰＳＧリフローで薄膜ポリシリコン抵抗体５４ａ、５４
ｃを形成するためにイオン注入されたＢＦ2 イオンが活
性化する。前記の各実施例の抵抗値の温度係数ゼロの薄
膜ポリシリコン抵抗体は、温度係数が小さい薄膜ポリシ
リコン抵抗体としても勿論構わない。Next, as shown in FIG. 10, after the photoresist film 55b is removed, the thin film polysilicon resistor 5 having a temperature coefficient of resistance of zero is passed through the manufacturing steps of FIGS.
4a and a polysilicon-polysilicon capacitor using the thin-film polysilicon resistor 54c having a temperature coefficient of resistance of zero as an upper electrode, an oxide film 56 and a BPSG film 57 are laminated thereon, and BPSG reflow is performed. At this time, B
Thin film polysilicon resistors 54a, 54 by PSG reflow
BF 2 ions implanted to form c are activated. The thin-film polysilicon resistor having a zero temperature coefficient of resistance in each of the above embodiments may of course be a thin-film polysilicon resistor having a small temperature coefficient.
【００４６】[0046]
【発明の効果】この発明により、抵抗温度係数がゼロま
もしくは小さな薄膜ポリシリコン抵抗体と高抵抗の薄膜
ポリシリコン抵抗体を同一プロセスで形成できる。ま
た、抵抗温度係数がゼロもしくは小さな薄膜ポリシリコ
ン抵抗体、高抵抗の薄膜ポリシリコン抵抗体およびポリ
シリコン−ポリシリコンキャパシタの上部電極を同一プ
ロセスで形成できる。According to the present invention, a thin-film polysilicon resistor having a temperature coefficient of resistance of zero or small and a high-resistance thin-film polysilicon resistor can be formed in the same process. Further, the thin-film polysilicon resistor having a zero or small resistance temperature coefficient, the high-resistance thin-film polysilicon resistor, and the upper electrode of the polysilicon-polysilicon capacitor can be formed by the same process.
【００４７】また、ノンドープドポリシリコンに打ち込
むＢＦ2 イオンの打ち込み量（ドーズ量）を所定の値に
することで、抵抗値の温度係数ゼロ、もしくは小さなポ
リシリコン抵抗体とすることができる。また、ＢＰＳＧ
リフローの熱処理で、ノンドープドポリシリコンに打ち
込むＢＦ2 イオンの活性化を行うことで、工程を簡略化
できる。By setting the implantation amount (dose amount) of BF 2 ions implanted into non-doped polysilicon to a predetermined value, it is possible to obtain a polysilicon resistor having a temperature coefficient of resistance value of zero or a small value. Also, BPSG
By activating the BF 2 ions implanted into the non-doped polysilicon by the reflow heat treatment, the process can be simplified.
【図１】この発明の第１実施例の半導体装置の製造方法
で、（ａ）から（ｄ）は工程順に示した製造工程断面図FIGS. 1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention; FIGS.
【図２】図１の薄膜ポリシリコン抵抗体４ａの平面図FIG. 2 is a plan view of the thin-film polysilicon resistor 4a of FIG.
【図３】この発明の第３実施例の半導体装置の製造方法
で、（ａ）から（ｄ）は工程順に示した製造工程断面図FIGS. 3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention; FIGS.
【図４】この発明の第５実施例の半導体装置の要部断面
図FIG. 4 is a sectional view showing a main part of a semiconductor device according to a fifth embodiment of the present invention;
【図５】この発明の第７実施例の半導体装置の要部断面
図FIG. 5 is a sectional view of a main part of a semiconductor device according to a seventh embodiment of the present invention;
【図６】この発明の第９実施例の半導体装置の製造工程
断面図FIG. 6 is a sectional view showing a manufacturing process of a semiconductor device according to a ninth embodiment of the present invention;
【図７】図６に続く、この発明の第９実施例の半導体装
置の製造工程断面図FIG. 7 is a sectional view showing the manufacturing process of the semiconductor device according to the ninth embodiment of the present invention, following FIG. 6;
【図８】図７に続く、この発明の第９実施例の半導体装
置の製造工程断面図FIG. 8 is a sectional view of the manufacturing process of the semiconductor device according to the ninth embodiment of the present invention, following FIG. 7;
【図９】図８に続く、この発明の第９実施例の半導体装
置の製造工程断面図FIG. 9 is a sectional view showing the manufacturing process of the semiconductor device according to the ninth embodiment of the present invention, following FIG. 8;
【図１０】図９に続く、この発明の第９実施例の半導体
装置の製造工程断面図FIG. 10 is a sectional view showing the manufacturing process of the semiconductor device according to the ninth embodiment of the present invention, following FIG. 9;
【図１１】従来の拡散抵抗体の断面図FIG. 11 is a cross-sectional view of a conventional diffusion resistor.
【図１２】従来の薄膜ポリシリコン抵抗体の断面図FIG. 12 is a sectional view of a conventional thin film polysilicon resistor.
【図１３】従来のポリシリコン−ポリシリコンキャパシ
タの断面図FIG. 13 is a sectional view of a conventional polysilicon-polysilicon capacitor.
【図１４】従来の薄膜ポリシリコン抵抗体とポリシリコ
ン−ポリシリコンキャパシタを組み合わせた断面図FIG. 14 is a cross-sectional view of a combination of a conventional thin-film polysilicon resistor and a polysilicon-polysilicon capacitor.
１、１１、３１、４１、５１ 半導体基板 ２、１２、３２、４２、５２ フィールド酸化膜 ３、１３、３３、４３ 層間酸化膜 ４、１４、３４、５４ ノンドープドポリシリコン膜 ４ａ、３４ａ、４４ａ、５４ａ 薄膜ポリシリコン抵抗
体（温度係数ゼロ） ４ｂ 薄膜ポリシリコン抵抗体（高抵抗） ５、１５、１５ａ、５５、５５ａ、５５ｂ フォトレ
ジスト膜 ６、１６、３６、４６ 酸化膜 ７、１７、３７、４７ ＢＰＳＧ膜 ８、１８、３８、４８ Ａｌ電極 １４ｃ 高抵抗の薄膜ポリシリコン １９ 領域 ２０ コンタクト領域 ４０、６０ ｎ型ドープドポリシリコン膜 ４４ｃ ｎ型ドープドポリシリコン膜（下部電極） ４４ｄ、５４ｃ 薄膜ポリシリコン抵抗体（上部電極） ５４ｄ、５４ｅ 薄膜ポリシリコン（サイドウォール） ６１ ｐウエル領域 ６２ ｎウエル領域 ６３ ｐ- 拡散層 ６４ ｎ- 拡散層 ６５ ｎ+ 拡散層 ６６ ｐ+ 拡散層 ６７ 熱酸化膜1, 11, 31, 41, 51 Semiconductor substrate 2, 12, 32, 42, 52 Field oxide film 3, 13, 33, 43 Interlayer oxide film 4, 14, 34, 54 Non-doped polysilicon film 4a, 34a, 44a , 54a Thin-film polysilicon resistor (zero temperature coefficient) 4b Thin-film polysilicon resistor (high resistance) 5, 15, 15a, 55, 55a, 55b Photoresist film 6, 16, 36, 46 Oxide film 7, 17, 37 , 47 BPSG film 8, 18, 38, 48 Al electrode 14c High-resistance thin-film polysilicon 19 region 20 Contact region 40, 60 n-type doped polysilicon film 44c n-type doped polysilicon film (lower electrode) 44d, 54c Thin-film polysilicon resistor (upper electrode) 54d, 54e Thin-film polysilicon (sidewall) 61 p-well region 2 n-well region 63 p - diffusion layer 64 n - diffusion layer 65 n + diffusion layer 66 p + diffusion layer 67 thermally oxidized film
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 卓巳 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 5F038 AC05 AC15 AR07 AR10 AR16 AV06 EZ13 EZ17 EZ20 5F048 AA09 AC03 AC10 BA01 BB06 BB07 BC06 BE03 BG01 BG11 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Takumi Fujimoto 1-1, Tanabe-Nitta, Kawasaki-ku, Kawasaki-shi, Kanagawa F-term (reference) 5F038 AC05 AC15 AR07 AR10 AR16 AV06 EZ13 EZ17 EZ20 5F048 AA09 AC03 AC10 BA01 BB06 BB07 BC06 BE03 BG01 BG11
Claims (14)
度係数が零もしくは小さい薄膜ポリシリコン抵抗体が形
成された半導体装置の製造方法で、半導体基板に絶縁膜
を形成する工程と、該絶縁膜上にノンドープドポリシリ
コン膜を形成する工程と、該ノンドープドポリシリコン
膜に、２．５×１０15ｃｍ-2ないし３．５×１０15ｃｍ
-2のドーズ量のボロンをイオン注入する工程とを含むこ
とを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device in which a thin-film polysilicon resistor having a temperature coefficient of zero or small is formed on an insulating film formed on a semiconductor substrate, wherein an insulating film is formed on the semiconductor substrate. Forming a non-doped polysilicon film on the insulating film; and forming the non-doped polysilicon film on the non-doped polysilicon film in a range of 2.5 × 10 15 cm −2 to 3.5 × 10 15 cm.
Implanting boron with a dose amount of -2 .
リシリコン膜で形成された高抵抗の第１薄膜ポリシリコ
ン抵抗体と、温度係数が零もしくは小さい第２薄膜ポリ
シリコン抵抗体が形成された半導体装置の製造方法で、
半導体基板に絶縁膜を形成する工程と、該絶縁膜上にノ
ンドープドポリシリコン膜を形成する工程と、該ノンド
ープドポリシリコン膜にボロンを導入し、前記第１薄膜
ポリシリコン抵抗体を形成する工程と、前記ノンドープ
ドポリシリコン膜に選択的に、濃度が前記ボロンより高
いボロンを導入し、前記第２薄膜ポリシリコン抵抗体を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。2. A high-resistance first thin-film polysilicon resistor formed of a polysilicon film and a second thin-film polysilicon resistor having a temperature coefficient of zero or small are formed on an insulating film formed on a semiconductor substrate. A method for manufacturing the formed semiconductor device,
Forming an insulating film on the semiconductor substrate, forming a non-doped polysilicon film on the insulating film, and introducing boron into the non-doped polysilicon film to form the first thin-film polysilicon resistor And a step of selectively introducing boron having a higher concentration than the boron into the non-doped polysilicon film to form the second thin-film polysilicon resistor. .
極が薄膜ポリシリコン膜であるポリシリコン−ポリシリ
コンキャパシタが形成された半導体装置の製造方法で、
半導体基板に第１絶縁膜を形成する工程と、該第１絶縁
膜上に選択的にポリシリコン−ポリシリコンキャパシタ
の第１電極となるドープドポリシリコン膜を形成する工
程と、該第１電極上と、露出した前記第１絶縁膜上に、
第２絶縁膜を形成する工程と、該第２絶縁膜上に、ノン
ドープドポリシリコン膜を形成する工程と、該ノンドー
プドポリシリコン膜にボロンを導入し、前記薄膜ポリシ
リコン抵抗体で、前記ポリシリコン−ポリシリコンキャ
パシタの第１電極上と対向する第２電極とを形成する工
程とを含むことを特徴とする半導体装置の製造方法。3. A method of manufacturing a semiconductor device in which a polysilicon-polysilicon capacitor whose electrode is a thin-film polysilicon film is formed on an insulating film formed on a semiconductor substrate.
Forming a first insulating film on a semiconductor substrate, selectively forming a doped polysilicon film to be a first electrode of a polysilicon-polysilicon capacitor on the first insulating film; Above and on the exposed first insulating film,
Forming a second insulating film; forming a non-doped polysilicon film on the second insulating film; introducing boron into the non-doped polysilicon film; Forming a polysilicon and a second electrode facing the first electrode of the polysilicon capacitor.
リシリコン膜で形成された温度係数が零もしくは小さい
薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であ
るポリシリコン−ポリシリコンキャパシタが形成された
半導体装置の製造方法で、半導体基板に第１絶縁膜を形
成する工程と、該第１絶縁膜上に選択的にポリシリコン
−ポリシリコンキャパシタの第１電極となるドープドポ
リシリコン膜を形成する工程と、該第１電極上と、露出
した前記第１絶縁膜上に、第２絶縁膜を形成する工程
と、該第２絶縁膜上に、ノンドープドポリシリコン膜を
選択的に形成する工程と、該ノンドープドポリシリコン
膜にボロンを導入し、前記薄膜ポリシリコン抵抗体と、
前記ポリシリコン−ポリシリコンキャパシタの第１電極
上と対向する第２電極とを形成する工程とを含むことを
特徴とする半導体装置の製造方法。4. A thin-film polysilicon resistor having a temperature coefficient of zero or small and formed of a polysilicon film on an insulating film formed on a semiconductor substrate, and a polysilicon-polysilicon capacitor having an electrode formed of a polysilicon film. Forming a first insulating film on a semiconductor substrate by using a method for manufacturing a semiconductor device having formed thereon, and doped polysilicon selectively serving as a first electrode of a polysilicon-polysilicon capacitor on the first insulating film. Forming a film, forming a second insulating film on the first electrode and on the exposed first insulating film, and selectively depositing a non-doped polysilicon film on the second insulating film. Forming, and introducing boron into the non-doped polysilicon film, the thin film polysilicon resistor,
Forming a second electrode opposing the first electrode of the polysilicon-polysilicon capacitor.
１０15ｃｍ-2ないし３．５×１０15ｃｍ-2のＢＦ2 のイ
オン注入で行うことを特徴とする請求項２ないし４のい
ずれかに記載の半導体装置の製造方法。5. The method according to claim 1, wherein said boron is introduced at a dose of 2.5 ×.
5. The method of manufacturing a semiconductor device according to claim 2 , wherein the BF 2 is ion-implanted at 10 15 cm −2 to 3.5 × 10 15 cm −2 .
抵抗体上もしくは前記薄膜ポリシリコン抵抗体上に層間
絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜
（ボロンドープのリンガラス膜）を形成する工程と、該
ＢＰＳＧ膜をリフローする工程とを含み、該リフローの
ための熱処理温度で、前記ノンドープドポリシリコン膜
に導入された前記ボロンを活性化することを特徴とする
請求項１ないし５のいずれかに記載の半導体装置の製造
方法。6. After the step, forming an interlayer insulating film on the first thin-film polysilicon resistor or on the thin-film polysilicon resistor; and forming a BPSG film (boron-doped phosphorus glass) on the interlayer insulating film. Forming a film) and reflowing the BPSG film, wherein the boron introduced into the non-doped polysilicon film is activated at a heat treatment temperature for the reflow. Item 6. A method for manufacturing a semiconductor device according to any one of Items 1 to 5.
接する箇所に、第２薄膜ポリシリコン抵抗体を形成する
ためのボロン導入と同時に同一条件で、ボロンを導入す
ることを特徴とする請求項２に記載の半導体装置の製造
方法。7. The method according to claim 1, wherein boron is introduced under the same conditions simultaneously with the introduction of boron for forming the second thin-film polysilicon resistor at a position in contact with the electrode of the first thin-film polysilicon resistor. Item 3. A method for manufacturing a semiconductor device according to Item 2.
ａｉｎ）構造を有する半導体装置の製造方法において、
ノンドープドポリシリコンをサイドウォールとして用い
ることを特徴とする半導体装置の製造方法。8. An LDD (Lightly Doped Dr).
ain) In a method of manufacturing a semiconductor device having a structure,
A method for manufacturing a semiconductor device, wherein non-doped polysilicon is used as a sidewall.
て、ソース領域およびドレイン領域を形成するためのイ
オン注入と、温度係数が零もしくは小さい薄膜ポリシリ
コン抵抗体を形成するためのイオン注入を同時に行うこ
とを特徴とする半導体装置の製造方法。9. A method for manufacturing a semiconductor device having a MOS structure, wherein ion implantation for forming a source region and a drain region and ion implantation for forming a thin-film polysilicon resistor having a temperature coefficient of zero or small are simultaneously performed. A method for manufacturing a semiconductor device, comprising:
温度係数が零もしくは小さい薄膜ポリシリコン抵抗体が
形成された半導体装置で、半導体基板に絶縁膜を形成
し、該絶縁膜上にノンドープドポリシリコン膜を形成
し、該ノンドープドポリシリコン膜に、２．５×１０15
ｃｍ-2ないし３．５×１０15ｃｍ-2のドーズ量のボロン
をイオン注入することを特徴とする半導体装置。10. An insulating film formed on a semiconductor substrate,
In a semiconductor device having a thin-film polysilicon resistor having a temperature coefficient of zero or small, an insulating film is formed on a semiconductor substrate, a non-doped polysilicon film is formed on the insulating film, and the non-doped polysilicon film is 2.5 × 10 15
The semiconductor device, wherein a dose amount of boron cm -2 to 3.5 × 10 15 cm -2 is ion-implanted.
ポリシリコン膜で形成された高抵抗の第１薄膜ポリシリ
コン抵抗体と、温度係数が零もしくは小さい第２薄膜ポ
リシリコン抵抗体が形成された半導体装置で、半導体基
板に絶縁膜を形成し、該絶縁膜上にノンドープドポリシ
リコン膜を形成し、該ノンドープドポリシリコン膜にボ
ロンを導入し、前記第１薄膜ポリシリコン抵抗体を形成
し、前記ノンドープドポリシリコン膜に選択的に、濃度
が前記ボロンより高いボロンを導入し、前記第２薄膜ポ
リシリコン抵抗体を形成することを特徴とする半導体装
置。11. An insulating film formed on a semiconductor substrate,
A semiconductor device in which a high-resistance first thin-film polysilicon resistor formed of a polysilicon film and a second thin-film polysilicon resistor having a temperature coefficient of zero or small are formed, and an insulating film is formed on a semiconductor substrate; A non-doped polysilicon film is formed on the insulating film, boron is introduced into the non-doped polysilicon film, the first thin-film polysilicon resistor is formed, and a concentration is selectively formed on the non-doped polysilicon film. A semiconductor device wherein boron higher than the boron is introduced to form the second thin-film polysilicon resistor.
電極が薄膜ポリシリコン膜であるポリシリコン−ポリシ
リコンキャパシタが形成された半導体装置で、半導体基
板に第１絶縁膜を形成し、該第１絶縁膜上に選択的にポ
リシリコン−ポリシリコンキャパシタの第１電極となる
ドープドポリシリコン膜を形成し、該第１電極上と、露
出した前記第１絶縁膜上に、第２絶縁膜を形成し、該第
２絶縁膜上に、ノンドープドポリシリコン膜を形成し、
該ノンドープドポリシリコン膜にボロンを導入し、前記
薄膜ポリシリコン抵抗体で、前記ポリシリコン−ポリシ
リコンキャパシタの第１電極上と対向する第２電極とを
形成することを特徴とする半導体装置。12. An insulating film formed on a semiconductor substrate,
A semiconductor device in which a polysilicon-polysilicon capacitor whose electrode is a thin polysilicon film is formed, a first insulating film is formed on a semiconductor substrate, and a polysilicon-polysilicon capacitor is selectively formed on the first insulating film. Forming a doped polysilicon film serving as a first electrode; forming a second insulating film on the first electrode and on the exposed first insulating film; forming a non-doped polysilicon film on the second insulating film; Forming a silicon film,
A semiconductor device, wherein boron is introduced into the non-doped polysilicon film, and the thin-film polysilicon resistor forms a second electrode facing the first electrode of the polysilicon-polysilicon capacitor.
ポリシリコン膜で形成された温度係数が零もしくは小さ
い薄膜ポリシリコン抵抗体と、電極がポリシリコン膜で
あるポリシリコン−ポリシリコンキャパシタが形成され
た半導体装置で、半導体基板に第１絶縁膜を形成し、該
第１絶縁膜上に選択的にポリシリコン−ポリシリコンキ
ャパシタの第１電極となるドープドポリシリコン膜を形
成し、該第１電極上と、露出した前記第１絶縁膜上に、
第２絶縁膜を形成し、該第２絶縁膜上に、ノンドープド
ポリシリコン膜を選択的に形成し、該ノンドープドポリ
シリコン膜にボロンを導入し、前記薄膜ポリシリコン抵
抗体と、前記ポリシリコン−ポリシリコンキャパシタの
第１電極上と対向する第２電極とを形成することを特徴
とする半導体装置。13. An insulating film formed on a semiconductor substrate,
A semiconductor device in which a thin-film polysilicon resistor having a temperature coefficient of zero or small formed of a polysilicon film and a polysilicon-polysilicon capacitor whose electrode is a polysilicon film is formed, and a first insulating film is formed on a semiconductor substrate. Then, a doped polysilicon film to be a first electrode of a polysilicon-polysilicon capacitor is selectively formed on the first insulating film, and on the first electrode and the exposed first insulating film,
Forming a second insulating film; selectively forming a non-doped polysilicon film on the second insulating film; introducing boron into the non-doped polysilicon film; A semiconductor device comprising a first electrode of a silicon-polysilicon capacitor and a second electrode facing the first electrode.
×１０15ｃｍ-2ないし３．５×１０15ｃｍ-2のＢＦ2 の
イオン注入で行うことを特徴とする請求項１１ないし１
３のいずれかに記載の半導体装置。14. The method according to claim 14, wherein the introduction of boron is performed at a dose of 2.5
The preceding claims 11 and performing at × 10 15 cm -2 to 3.5 × 10 15 cm ion implantation BF 2 -2 1
3. The semiconductor device according to any one of 3.
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