JPH10190419A - Pulse generator and its method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a pulse generator which performs phase changes with a unit that is smaller than a level change cycle of a clock of a frequency dividing object. SOLUTION: A signal SK1 is a pulse string of a cycle T that is acquired by reproducing the pulse width duty of an input clock SCK. An SK1 passes through an input CK creating circuit 6 and inputted as an SK11 to a variable delay circuit 7. The circuit 7 switches an output signal level by delaying only by a delay time td (T<td<(2/3)) at a rise of a pulse string of the SK11 and switches again the signal level after the time td at a fall of the pulse string of the SK11 after the switching of this signal level. As a result, an output DSK of the circuit 7 becomes a pulse string that has three times as a long cycle as the SK11. Also, the time td of the circuit 7 is changed within the range based on phase data by a phase controlled current source 8 and a DAC 9 and the phase of a DSK 2 is controlled.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、入力されたクロッ
ク信号を加工してパルスを発生するパルス発生装置及び
その方法に関する。更に詳しくは、レーザビームプリン
タ等に使用される画素変調回路に適用するのに好適なパ
ルス発生装置及びその制御方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse generator and a method for generating a pulse by processing an input clock signal. More specifically, the present invention relates to a pulse generator suitable for application to a pixel modulation circuit used in a laser beam printer or the like and a control method thereof.

【０００２】[0002]

【従来の技術】図１１は奇数カウンタを用いて構成され
た画素変調回路を有するレーザビームプリンタの一例を
示す図である。2. Description of the Related Art FIG. 11 is a diagram showing an example of a laser beam printer having a pixel modulation circuit constituted by using an odd counter.

【０００３】図中フォトダイオード１２は、レーザ光源
としての半導体レーザ１１が出力するレーザ光のモニタ
リングを行う。光量制御部１３はモニタされた光量に基
づいて半導体レーザ１１への印加電流を制御し、フォト
ダイオード１２からの出力が所定値となるように制御す
る。In FIG. 1, a photodiode 12 monitors a laser beam output from a semiconductor laser 11 as a laser light source. The light amount controller 13 controls the current applied to the semiconductor laser 11 based on the monitored light amount, and controls the output from the photodiode 12 to a predetermined value.

【０００４】ポリゴンミラー１０は半導体レーザ１１か
ら照射されたレーザビームＩを偏光するためのものであ
り、モータ軸に固定された図中矢印方向への回転する。
ポリゴンミラー１０の回転により、ビームＩが感光ドラ
ム２０上を走査する。ｆ−θレンズ２２は偏光されたレ
ーザビームＩを感光ドラム２０上に集光するためのレン
ズである。The polygon mirror 10 is for polarizing the laser beam I emitted from the semiconductor laser 11, and rotates in the direction indicated by an arrow in the figure, which is fixed to a motor shaft.
The beam I scans on the photosensitive drum 20 by the rotation of the polygon mirror 10. The f-θ lens 22 is a lens for condensing the polarized laser beam I on the photosensitive drum 20.

【０００５】受光ダイオードからなるビームディテクタ
２１はレーザビームＩにより感光ドラム２０上の情報書
き込み開始位置を検出し、水平同期信号発生回路１９は
ビームディテクタ２１の出力に基づいて水平同期信号Ｈ
ｓｙｎｃを発生する。A beam detector 21 composed of a light receiving diode detects the information writing start position on the photosensitive drum 20 by the laser beam I, and a horizontal synchronizing signal generating circuit 19 outputs a horizontal synchronizing signal H based on the output of the beam detector 21.
Generate sync.

【０００６】ブランキング回路１８は、水平同期信号Ｈ
ｓｙｎｃに基づいて、次にビームディテクタ２１がレー
ザビームＩを検出すべきタイミングで半導体レーザ１１
をオンさせるアンブランキング信号ＵＮＢＬを発生し、
これをオア回路１５に供給する。尚、ブランキング信号
ＵＮＢＬは、Ｈｓｙｎｃ発生から、実際に画素変調回路
出力により半導体レーザをｏｎ／ｏｆｆするまでの時間
内をブランキングすることにより不要なレーザ発光を防
止する信号である。The blanking circuit 18 is provided with a horizontal synchronizing signal H
Based on the sync, the semiconductor laser 11 is detected at the next timing when the beam detector 21 should detect the laser beam I.
Generates an unblanking signal UNBL that turns on
This is supplied to the OR circuit 15. The blanking signal UNBL is a signal for preventing unnecessary laser light emission by blanking the time from when Hsync is generated until the semiconductor laser is actually turned on / off by the output of the pixel modulation circuit.

【０００７】また、画素変調回路１７は画素変調データ
発生源１６より発生する画素変調データ（ＤＶ，ＳＣ
Ｋ）に基づいて、水平同期信号Ｈｓｙｎｃに同期して発
生された画素クロックに同期してパルス幅変調された信
号を発生する。そして、このパルス幅変調された信号
（以下、画信号）もオア回路１５に供給される。The pixel modulation circuit 17 outputs pixel modulation data (DV, SC) generated from the pixel modulation data generation source 16.
K), a pulse-width-modulated signal is generated in synchronization with the pixel clock generated in synchronization with the horizontal synchronization signal Hsync. Then, this pulse width modulated signal (hereinafter, image signal) is also supplied to the OR circuit 15.

【０００８】オア回路１５には、ブランキング回路１８
より供給されるアンブランキング信号ＵＮＢＬと、画素
変調回路１７から供給されるパルス幅変調された画信号
が入力される。そして、オア回路１５からの出力がレー
ザドライバ１４に与えられ、これにより前記光量制御部
１３によって設定された印加電流が半導体レーザ１１に
供給される。The OR circuit 15 includes a blanking circuit 18
And the pulse width modulated image signal supplied from the pixel modulation circuit 17 are input. Then, the output from the OR circuit 15 is given to the laser driver 14, whereby the applied current set by the light quantity control unit 13 is supplied to the semiconductor laser 11.

【０００９】尚、画素変調データ発生源１６からは、水
平同期信号Ｈｓｙｎｃに同期して発生された画素クロッ
クに同期して例えば８ビットで画素階調を表す画素変調
データが出力される。The pixel modulation data source 16 outputs pixel modulation data representing, for example, 8-bit pixel gradation in synchronization with a pixel clock generated in synchronization with the horizontal synchronization signal Hsync.

【００１０】このレーザビームプリンタで使用されてい
る画素変調回路の一例について更に説明する。図１２は
画素変調回路の構成を示すブロック図である。また、図
１３は、図１２に示した画素変調回路における各信号の
タイミングを示すタイミングチャートである。An example of a pixel modulation circuit used in the laser beam printer will be further described. FIG. 12 is a block diagram showing a configuration of the pixel modulation circuit. FIG. 13 is a timing chart showing the timing of each signal in the pixel modulation circuit shown in FIG.

【００１１】図１２において、デューティ再生回路２３
は、水平同期信号Ｈｓｙｎｃ（ＮＨＤ）に同期して発生
した、そのデューディがどのようになっているかわから
ない入力画素クロック（ＳＣＫ）のデューティを再生す
る。奇数カウンタ２４は、そのデューティの再生された
信号ＳＫ１を用いて所定の奇数値分のカウントダウンを
行う。図１３では、ＳＫ１を３分周した信号ＴＳＣＫが
生成されている。三角波発生回路２５は、奇数カウンタ
２４からの信号ＴＳＣＫを用いて三角波発生回路２５に
より、カウントダウン信号と同周期の三角波を発生す
る。In FIG. 12, a duty recovery circuit 23
Reproduces the duty of the input pixel clock (SCK) generated in synchronization with the horizontal synchronization signal Hsync (NHD) and whose duty is unknown. The odd counter 24 counts down by a predetermined odd value using the reproduced signal SK1 having the duty. In FIG. 13, a signal TSCK obtained by dividing SK1 by 3 is generated. The triangular wave generation circuit 25 uses the signal TSCK from the odd counter 24 to generate a triangular wave having the same cycle as the countdown signal.

【００１２】ＰＷＭＤＡＣ２７では、画素データに基づ
いて、三角波のピーク・ピーク内の電圧を入力画素デー
タの値に応じて発生する。比較回路２６では、三角波発
生回路２５よりの三角波出力と、ＰＷＭＤＡＣ２７より
のＤＣ出力とを比較することにより、画素データに応じ
たパルス幅の変調された信号ＰＷＭを出力する。The PWMDAC 27 generates a peak-to-peak voltage of the triangular wave according to the value of the input pixel data based on the pixel data. The comparing circuit 26 compares the triangular wave output from the triangular wave generating circuit 25 with the DC output from the PWMDAC 27 to output a modulated signal PWM having a pulse width corresponding to the pixel data.

【００１３】この画素変調回路におけるデューティ再生
回路２３、奇数カウンタ２４には、一般に図１４に示さ
れるような回路が使用される。以下、デューティ再生回
路２３と奇数カウンタ２４の構成及び動作を図１４〜図
１７を参照して説明する。なお、図１４は、一般的なデ
ューティ再生回路及び奇数カウンタの構成を示すブロッ
ク図である。また、図１５は、図１４に示したデューテ
ィ再生回路及び奇数カウンタにおける各信号のタイミン
グを示すタイミングチャートである。A circuit as shown in FIG. 1 is generally used for the duty reproduction circuit 23 and the odd counter 24 in the pixel modulation circuit. Hereinafter, the configurations and operations of the duty reproduction circuit 23 and the odd counter 24 will be described with reference to FIGS. FIG. 14 is a block diagram showing a configuration of a general duty reproduction circuit and an odd counter. FIG. 15 is a timing chart showing the timing of each signal in the duty recovery circuit and the odd counter shown in FIG.

【００１４】先ずデューティ再生回路２３においては以
下の動作をする。First, the duty reproducing circuit 23 operates as follows.

【００１５】画素クロックＳＣＫを２分周回路１により
２分周することでデューティずれの影響をなくし、信号
ＳＫを得る。次に可変遅延回路２を用いて、図１５に示
すように、信号ＳＫを信号ＳＣＫの１／２周期だけ遅延
させ、信号ＤＳＫを得る。ここで可変遅延回路２につい
て更に詳しく説明する。図１６は可変遅延回路の詳細な
回路構成例を示す図である。この可変遅延回路２は以下
のように動作する。The pixel clock SCK is frequency-divided by 2 by the frequency-dividing circuit 1 to eliminate the influence of the duty shift and obtain the signal SK. Next, using the variable delay circuit 2, as shown in FIG. 15, the signal SK is delayed by a half cycle of the signal SCK to obtain a signal DSK. Here, the variable delay circuit 2 will be described in more detail. FIG. 16 is a diagram illustrating a detailed circuit configuration example of the variable delay circuit. This variable delay circuit 2 operates as follows.

【００１６】図１６に示されている可変遅延回路におい
て、Ｒ１＝Ｒ２＝Ｒとすると、遅延量ΔＴはＲ，Ｃｏ，
Ｉ１及びＩ２により決定され、その値はほぼ ΔＴ≒２＊Ｉ２＊Ｒ＊Ｃｏ／Ｉ１…（１） で与えられる。In the variable delay circuit shown in FIG. 16, when R1 = R2 = R, the delay amount ΔT is R, Co,
It is determined by I1 and I2, the value of which is approximately given by ΔT ≒ 2 * I2 * R * Co / I1 (1).

【００１７】またこの回路にはＶｂｇで表されるバンド
ギャップ電圧から作成された定電圧Ｖｘが電源として与
えられている。このＶｘは以下の式、 Ｖｘ＝Ｎ＊Ｖｂｇ…（２） で表される。いまトランジスタのベース、エミッタ間電
圧をＶｂｅとするとＶｂｇは、 Ｖｂｇ＝Ｖｂｅ＋Ｋ＊Ｖｔ （Ｖｔ＝ｋＴ／ｑ）…（３） という関数で表される。ここでｋはボルツマン定数、ｑ
は素電荷、Ｔは絶対温度、Ｋは定数である。Ｖｂｅは、
ＩＣ製造時のプロセスによっても変わってくるが、おお
よそ−２ｍＶ／℃という温度係数をもっているので、定
数Ｋの選び方により温度変化に左右されない安定な電圧
を得ることができる。このバンドギャップ電圧Ｖｂｇを
用いて作成されたＶｘは、温度及び電源電圧に対して安
定な定電圧源となる。Further, a constant voltage Vx created from a band gap voltage represented by Vbg is supplied to this circuit as a power supply. This Vx is represented by the following equation: Vx = N * Vbg (2) Now, assuming that the voltage between the base and the emitter of the transistor is Vbe, Vbg is represented by a function of Vbg = Vbe + K * Vt (Vt = kT / q) (3). Where k is Boltzmann's constant, q
Is an elementary charge, T is an absolute temperature, and K is a constant. Vbe is
Although it varies depending on the process at the time of manufacturing the IC, since it has a temperature coefficient of about -2 mV / ° C., it is possible to obtain a stable voltage that is not influenced by temperature changes by selecting the constant K. Vx created using this bandgap voltage Vbg becomes a constant voltage source that is stable with respect to temperature and power supply voltage.

【００１８】この回路において、図１６の入力端子ｐｉ
ｎには図１５に示す信号ＳＫが、ｎｉｎにはその反転信
号が入力された場合を考える。これらの入力信号に対し
て、図１５の時刻ｔ１以前における初期状態で、コンデ
ンサＣｏの端子電圧がＡ１点においては図１５の太線ａ
１、Ａ２点においては実践ａ２のようなレベルであった
とする。このとき（ｔ１以前）、トランジスタＱ４は遮
断状態であり、Ａ１点は開放状態である。またｐｉｎが
“Ｌ”、ｎｉｎが“Ｈ”であるため、電流Ｉ１は図１６
の（Ｉ）の様に流れ、出力ｐｏｕｔは“Ｌ”、ｎｏｕｔ
は“Ｈ”となる。In this circuit, the input terminal pi shown in FIG.
It is assumed that the signal SK shown in FIG. 15 is input to n and the inverted signal is input to nin. In response to these input signals, the terminal voltage of the capacitor Co at the point A1 in the initial state before the time t1 in FIG.
It is assumed that the level at the point A2 is similar to that of the practice a2. At this time (before t1), the transistor Q4 is in the cutoff state, and the point A1 is in the open state. Also, since pin is “L” and nin is “H”, the current I1 is
(I), and the output pout is “L”, nout
Becomes "H".

【００１９】次に図１５中の時刻ｔ１においてｐｉｎ，
ｎｉｎの極性が反転すると、Ａ２点が開放状態となり、
コンデンサＣｏは放電をはじめ、電流Ｉ１は図７中（I
I）のように流れるようになる。このため、Ａ１点の電
位は下降していく。またＡ２点は開放状態であるためそ
の電位に変化は起らない。この時点ではＩ２＝Ｉ５であ
る。Next, at time t1 in FIG.
When the polarity of nin is reversed, the point A2 becomes open,
The capacitor Co starts discharging, and the current I1 is shown in FIG.
It flows like I). Therefore, the potential at point A1 decreases. Further, since the point A2 is in the open state, the potential does not change. At this point, I2 = I5.

【００２０】Ａ１点の電位が下降していって、トランジ
スタＱ３が導通すると、ほぼ同時にＡ１点の電位はＶｚ
＝Ｒ＊Ｉ２だけ上昇する（図１５の時刻ｔ１’）。この
電位上昇は以下の理由による。Ａ１点の電位が下降して
いき、トランジスタＱ３のベース、エミッタ間に電位差
が生じはじめるとＱ３には電流が流れはじめ、トランジ
スタＱ５のベース電位が下降する。それにより電流Ｉ５
が小さくなりＱ１のベース電位が上昇するため、トラン
ジスタＱ３のベース、エミッタ間の電位差はさらに大き
くなり、Ｑ３に流れる電流もさらに大きくなる。この正
帰還によりＩ５に流れていた電流がほぼ瞬時にＩ６に流
れるようになり、トランジスタＱ１、Ｑ５のベース電位
がＶｚ上昇することで、Ａ１点も同時にＶｚだけの電位
上昇が起きる。これはトランジスタＱ５、Ｑ６の帰還ゲ
インが１となった時（Ｑ５のエミッタ内部抵抗をｒｅ
５、Ｑ６のエミッタ内部抵抗をｒｅ６とするとＲ／（ｒ
ｅ５＋ｒｅ６）＝１）である。When the potential at the point A1 falls and the transistor Q3 is turned on, the potential at the point A1 becomes Vz almost simultaneously.
= R * I2 (time t1 'in FIG. 15). This potential rise is due to the following reason. When the potential at the point A1 decreases and a potential difference starts to occur between the base and the emitter of the transistor Q3, a current starts to flow through Q3, and the base potential of the transistor Q5 decreases. As a result, the current I5
And the base potential of Q1 rises, so that the potential difference between the base and the emitter of transistor Q3 further increases, and the current flowing through Q3 further increases. Due to this positive feedback, the current flowing to I5 flows to I6 almost instantaneously, and the base potential of the transistors Q1 and Q5 rises by Vz, so that the potential at point A1 also rises by Vz at the same time. This is because when the feedback gain of the transistors Q5 and Q6 becomes 1 (the internal resistance of the emitter of Q5 is
5, when the emitter internal resistance of Q6 is re6, R / (r
e5 + re6) = 1).

【００２１】またこの時、Ａ２点は開放状態なので、Ａ
２点も同時にＶｚだけ電位が上昇する。この電流Ｉ５，
Ｉ６の反転によりトランジスタＱ６，Ｑ１０のベース電
位は下降し、以上のことから出力ｐｏｕｔ及びｎｏｕｔ
の極性が反転する。その後電流Ｉ１は図７中（III）の
様に流れるのでＡ１点及びＡ２点の電位に変化は起きな
い。さらに図１５の時刻ｔ２においてｐｉｎ，ｎｉｎの
極性が再び反転すると先程と全く逆の議論により、時刻
ｔ２’においてＡ１点，Ａ２点の電位がＶｚ上昇し、出
力ｐｏｕｔ、ｎｏｕｔの極性が反転する。At this time, the point A2 is in the open state.
The potential of the two points also increases by Vz at the same time. This current I5
Due to the inversion of I6, the base potentials of the transistors Q6 and Q10 drop, and from the above, the outputs pout and nout
Is inverted. Thereafter, the current I1 flows as shown in (III) in FIG. 7, so that the potentials at the points A1 and A2 do not change. Further, when the polarities of pin and nin are reversed again at time t2 in FIG. 15, the potential at points A1 and A2 increases by Vz at time t2 ', and the polarities of the outputs pout and nout are reversed at time t2'.

【００２２】このような動作を繰り返すことにより、図
１５に示した時刻ｔ１，ｔ２…はそれぞれｔ１’，ｔ
２’…まで遅延され、同図の信号ＤＳＫが得られる。即
ち、入力信号ＳＫに対してΔＴ遅れた信号ＤＳＫが可変
遅延回路２から出力される。また図１６において、Ｑ１
＝Ｑ１０，Ｑ２＝Ｑ７，Ｑ３＝Ｑ８，Ｑ４＝Ｑ９，Ｑ５
＝Ｑ６，Ｉ３＝Ｉ４である。この可変遅延回路２の遅延
量は電流Ｉ１を制御することにより変化させることが出
来る。電流Ｉ１は、デューティ再生時の微少なずれ量を
誤差電流として発生する、誤差信号発生回路５の出力電
流Ｉｘにより制御される。By repeating such an operation, times t1, t2... Shown in FIG.
2 ′, and the signal DSK shown in FIG. That is, the signal DSK delayed by ΔT from the input signal SK is output from the variable delay circuit 2. In FIG. 16, Q1
= Q10, Q2 = Q7, Q3 = Q8, Q4 = Q9, Q5
= Q6, I3 = I4. The delay amount of the variable delay circuit 2 can be changed by controlling the current I1. The current I1 is controlled by the output current Ix of the error signal generation circuit 5, which generates a small shift amount during duty reproduction as an error current.

【００２３】こうして得た遅延出力ＤＳＫと２分周出力
ＳＫとの排他論理和をＸＯＲ１でとることにより、図１
５に示すような、ＳＣＫと同周期でデューティの再生さ
れた信号ＳＫ１を得ることが出来る。The exclusive OR of the delay output DSK thus obtained and the divide-by-2 output SK is obtained by XOR1 to obtain FIG.
As shown in FIG. 5, a reproduced signal SK1 having the same cycle as SCK and having a duty can be obtained.

【００２４】この信号ＳＫ１はチャージポンプ回路４に
入力され、そこでデューティの微妙なずれ量が検知され
る。図１７はチャージポンプ回路４の回路構成例を示す
ブロック図である。チャージポンプ回路４は図示のよう
な構成になっており、信号ＳＫ１でスイッチＳ１０１を
開閉する。スイッチＳ１０１は、信号ＳＫ１が“Ｈ”レ
ベルでオフ、“Ｌ”レベルでオンするものである。この
とき、信号ＳＫ１のデューティが等しければ、電流源１
０１からの電流０．５Ｉと、電流源１０２からの電流Ｉ
によりコンデンサＣ１の電位は安定する。なお、信号Ｓ
Ｋ１の“Ｈ”レベル区間が大きい場合にはコンデンサＣ
１は過充電となりその電位は上昇し、逆に“Ｌ”レベル
区間が大きいときには過放電となるためにコンデンサＣ
１の電位は下降する。この電圧はバッファ１０３を通っ
て誤差信号発生回路５へ出力される。This signal SK1 is input to the charge pump circuit 4, where a slight shift in the duty is detected. FIG. 17 is a block diagram illustrating a circuit configuration example of the charge pump circuit 4. The charge pump circuit 4 has a configuration as shown, and opens and closes the switch S101 with a signal SK1. The switch S101 turns off when the signal SK1 is at "H" level and turns on when the signal SK1 is at "L" level. At this time, if the duty of the signal SK1 is equal, the current source 1
01 and the current I from the current source 102
Thereby, the potential of the capacitor C1 is stabilized. The signal S
When the "H" level section of K1 is long, the capacitor C
1 is overcharged and its potential rises. Conversely, when the "L" level section is large, the capacitor C is overdischarged.
The potential of 1 drops. This voltage is output to the error signal generation circuit 5 through the buffer 103.

【００２５】チャージポンプ出力を受ける誤差信号発生
回路５は、外部からの電流Ｉｏをもとに、ＳＫ１の
“Ｈ”レベル区間が大きくチャージポンプ回路のコンデ
ンサＣ１が過充電となったときには、その出力電流Ｉｘ
を大きくし、可変遅延回路２に入力することで信号ＤＳ
Ｋの遅延量を小さくするように動作する。またＳＫ１の
“Ｌ”レベル区間が大きくコンデンサＣ１が過放電とな
ったときには、出力電流Ｉｘを小さくし、信号ＤＳＫの
遅延量を大きくするように動作する。The error signal generating circuit 5, which receives the output of the charge pump, outputs the output when the capacitor C1 of the charge pump circuit is overcharged when the "H" level section of SK1 is large based on the current Io from the outside. Current Ix
, And input to the variable delay circuit 2 to obtain the signal DS.
It operates to reduce the delay amount of K. When the "L" level section of SK1 is large and the capacitor C1 is overdischarged, the output current Ix is reduced and the delay amount of the signal DSK is increased.

【００２６】こうして正確にデューティが５０％となっ
たＳＫ１は、奇数カウンタ２４（図１４参照）に入力さ
れる。この例では信号ＳＫ１の３倍周期の信号を、位相
選択信号Ｍ１〜Ｍ３により、６相得ることが出来る。こ
こでスイッチＳ１、Ｓ２はその選択信号が“Ｈ”のとき
○を、“Ｌ”のとき●を選択する。The SK1 having the duty accurately set to 50% is input to the odd counter 24 (see FIG. 14). In this example, a signal having a period three times as long as the signal SK1 can be obtained by the phase selection signals M1 to M3. Here, the switches S1 and S2 select ○ when the selection signal is “H”, and select ● when the selection signal is “L”.

【００２７】いま図１５の信号ＳＫ１に対して、フリッ
プフロップＦＦ１，ＦＦ２の出力が“Ｌ”、Ｍ１〜Ｍ３
が“Ｌ”であった場合を考える。オア回路ＯＲ１から
は、図１５に示したＳＫ１と同じ信号が出力される。ま
た、ＦＦ２の出力が“Ｌ”であることから図１５の時刻
ｔ１以前において排他論理回路ＸＯＲ２の出力は“Ｌ”
となり、時刻ｔ１において“Ｈ”になる。このときＦＦ
１の出力は“Ｈ”，ＦＦ２の出力は“Ｌ”である。Now, in response to the signal SK1 in FIG. 15, the outputs of the flip-flops FF1 and FF2 are "L" and M1 to M3
Is "L". The same signal as SK1 shown in FIG. 15 is output from the OR circuit OR1. Further, since the output of the FF2 is "L", the output of the exclusive logic circuit XOR2 becomes "L" before time t1 in FIG.
And becomes “H” at time t1. At this time FF
The output of 1 is "H" and the output of FF2 is "L".

【００２８】次に時刻ｔ１’においてＸＯＲ２の出力は
“Ｌ”になるが、ＦＦ１、ＦＦ２は変化しない。時刻ｔ
２において、ＸＯＲ２の出力は再び“Ｈ”になり、ＦＦ
２の出力が“Ｈ”（反転出力は“Ｌ”）に変化する。こ
の変化と同時にＸＯＲ２の出力は再び“Ｌ”になり、次
の信号ＳＫ１の変化を待つ。そして、時刻ｔ２’におい
て信号ＳＫ１が“Ｌ”になると、ＦＦ１の出力が“Ｌ”
に変化する。従ってＸＯＲ２は図１５のＸＯＲ２に示す
ような動作をする。またＦＦ１の出力は図６の信号ＴＳ
ＣＫのようになる。この信号ＴＳＣＫが信号ＳＫ１の３
倍周期の信号として三角波発生回路２５へ出力される。
なお、このときの信号ＴＳＣＫは位相０゜の出力であ
る。Next, at time t1 ', the output of XOR2 becomes "L", but FF1 and FF2 do not change. Time t
2, the output of XOR2 becomes “H” again and FF
2 changes to “H” (the inverted output is “L”). At the same time as this change, the output of XOR2 becomes "L" again, and waits for the next signal SK1 to change. When the signal SK1 becomes “L” at time t2 ′, the output of the FF1 becomes “L”.
Changes to Therefore, XOR2 operates as shown in XOR2 of FIG. The output of FF1 is the signal TS in FIG.
It looks like CK. This signal TSCK is 3 of the signal SK1.
The signal is output to the triangular wave generation circuit 25 as a signal of a double cycle.
The signal TSCK at this time is an output with a phase of 0 °.

【００２９】このときＦＦ２はＦＦ１より信号ＳＫ１の
１周期遅れた信号が出力され、ＸＯＲ３からはＸＯＲ２
の反転信号が出力される。また信号Ｍ３が“Ｈ”の時に
はアンド回路ＡＮＤ１の出力は図１５のＡＮＤ１のよう
になり、信号ＳＫ１は１周期マスクされる（図１５の信
号ＳＫ２）。これらの信号を用いることにより６０゜単
位で６相の位相を持った信号を得ることが出来る。At this time, FF2 outputs a signal delayed by one cycle of signal SK1 from FF1, and XOR3 outputs XOR2.
Is output. When the signal M3 is "H", the output of the AND circuit AND1 is as shown in AND1 in FIG. 15, and the signal SK1 is masked for one cycle (signal SK2 in FIG. 15). By using these signals, a signal having six phases in units of 60 ° can be obtained.

【００３０】[0030]

【発明が解決しようとする課題】以上の説明から明らか
なように、従来の奇数カウンタ回路では、カウントの対
象となるクロックのレベルの変化に同期した位相変化し
かできない。従って、例えば３クロックをカウントして
３倍周期のクロックを生成する回路では、位相は６０゜
ずつしか変化させることが出来ない。即ち、（２ｎ＋
１）倍周期のクロックを発生する回路では、｛３６０÷
（（２ｎ＋１）×２）｝度ずつしか位相を変化させられ
ない。例えばカラープリンタでは、色によってＰＷＭ信
号の位相を変化させることにより色モアレ等の対策を講
じているが、今後の技術の展開によっては更に微細な位
相の変化が要求される場合もあり得る。従って、さらに
多相の位相変化が求められる画素変調回路において、上
記の方式では適用が困難となる。As apparent from the above description, the conventional odd-number counter circuit can only change the phase in synchronization with the change in the level of the clock to be counted. Therefore, for example, in a circuit that counts three clocks and generates a clock having a triple cycle, the phase can be changed only by 60 °. That is, (2n +
1) In a circuit that generates a clock having a double cycle, {360}
The phase can be changed only by ((2n + 1) × 2) degrees. For example, in a color printer, measures such as color moiré are taken by changing the phase of a PWM signal depending on the color. However, depending on the development of the future technology, a finer change in phase may be required. Therefore, it is difficult to apply the above-described method to a pixel modulation circuit that requires a further multi-phase change.

【００３１】本発明は上記の問題に鑑みてなされたもの
であり、分周対象のクロックのレベル変化周期よりも細
かい単位で位相変化をおこなうことが可能なパルス発生
装置及びその方法を提供することを目的とする。The present invention has been made in view of the above problems, and provides a pulse generator and a method thereof capable of performing a phase change in a unit smaller than a level change cycle of a clock to be divided. With the goal.

【００３２】[0032]

【課題を解決するための手段】上記の目的を達成するた
めの本発明のパルス発生装置は、以下の構成を備えてい
る。即ち、入力クロック信号の所定数倍の周期のパルス
を出力するパルス発生装置であって、前記入力クロック
信号のパルス幅デューディを再生した第１パルス列信号
を発生するデューティ再生手段と、前記デューティ再生
手段より出力される第１パルス列信号の立ち上がりから
所定時間遅延させて信号レベルを切り換えるとともに、
該信号レベルの切り換え後の前記第１パルス列信号の立
ち下がりから所定時間遅延させて該信号レベルを切り換
えることにより、前記第１パルス列信号の整数倍の周期
を有する第２パルス列信号を発生する発生手段とを備え
る。A pulse generator according to the present invention for achieving the above object has the following arrangement. That is, a pulse generating device that outputs a pulse having a cycle that is a predetermined number of times as long as an input clock signal, comprising: a duty reproducing unit that generates a first pulse train signal obtained by reproducing a pulse width duty of the input clock signal; The signal level is switched after a predetermined time delay from the rise of the first pulse train signal output from
Generating means for generating a second pulse train signal having an integral multiple of the period of the first pulse train signal by switching the signal level after a predetermined time delay from the fall of the first pulse train signal after the switching of the signal level And

【００３３】また、好ましは、前記発生手段は、前記デ
ューティ再生手段より出力される第１パルス列信号列の
立ち上がりから所定時間遅延した時点で第１の遅延信号
を発生し、該第１の遅延信号の発生後の前記第１パルス
列信号の立ち下がりから所定時間遅延した時点で第２の
遅延信号を発生する遅延信号発生手段と、前記遅延信号
発生手段で発生された第１及び第２の遅延信号に基づい
て第２パルス列信号を生成し、これを出力するパルス列
出力手段とを備える。Preferably, the generating means generates a first delay signal at a point in time when the signal is delayed by a predetermined time from the rise of the first pulse train signal train output from the duty reproducing means, and A delay signal generating means for generating a second delay signal at a point in time when a predetermined time has elapsed from the fall of the first pulse train signal after generation of a signal, and first and second delays generated by the delay signal generation means A pulse train output means for generating a second pulse train signal based on the signal and outputting the second pulse train signal.

【００３４】また、好ましくは、前記遅延信号発生手段
において、前記第１パルス列信号の周期をＴ、ｎを正の
整数とした場合に、前記第１及び第２の遅延信号を発生
するための遅延時間ｔｄは、ｎ×Ｔ＜ｔｄ＜（ｎ×Ｔ＋
（１／２）×Ｔ）で表され、前記パルス発生手段は、前
記第１及び第２の遅延信号の発生に従って信号のハイレ
ベル及びローレベルを切り換えることにより、周期（２
ｎ＋１）×Ｔの第２パルス列信号を発生する。Preferably, in the delay signal generation means, when the period of the first pulse train signal is T and n is a positive integer, a delay for generating the first and second delay signals is provided. The time td is given by nxT <td <(nxT +
(1/2) × T), and the pulse generation means switches the high level and the low level of the signal in accordance with the generation of the first and second delay signals, thereby obtaining the period (2).
A (n + 1) × T second pulse train signal is generated.

【００３５】また、好ましくは、前記第２パルス列信号
の前記第１パルス列に対する位相を変更するために、前
記遅延時間ｔｄをｎ×Ｔ＜ｔｄ＜（ｎ×Ｔ＋（Ｔ／
２））の範囲で変更する変更手段を更に備える。分周パ
ルス信号列の出力において、より細かな位相制御が可能
となるからである。Preferably, in order to change the phase of the second pulse train signal with respect to the first pulse train, the delay time td is set to n × T <td <(n × T + (T / T
Further, there is further provided a changing means for changing within the range of 2)). This is because finer phase control is possible in the output of the frequency-divided pulse signal train.

【００３６】また、好ましくは、前記変更手段は、入力
されたＮビットデータをアナログ信号に変換するＮビッ
トＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段よりのアナロ
グ出力に基づいて前記遅延時間ｔｄを制御する制御手段
とを有する。Preferably, the changing means includes an N-bit D / A conversion means for converting the input N-bit data into an analog signal, and the delay time based on an analog output from the D / A conversion means. control means for controlling td.

【００３７】また、好ましくは、前記第１パルス列信号
と、該第１パルス列信号を反転して得られたパルス列信
号のいずれかを選択して第１パルス列信号として前記発
生手段に供給する選択手段を更に備える。第１パルス列
信号の１／２周期を単位として、第２パルス列信号の位
相の変更が可能となるからである。[0037] Preferably, there is provided selection means for selecting either the first pulse train signal or a pulse train signal obtained by inverting the first pulse train signal and supplying the selected signal to the generation means as a first pulse train signal. Further provision. This is because the phase of the second pulse train signal can be changed in units of a half cycle of the first pulse train signal.

【００３８】また、好ましくは、前記第１パルス列信号
と、該第１パルス列信号の最初の所定周期分をマスクし
て得られるパルス列信号のいずれかを選択して第１パル
ス列信号として前記発生手段に供給する選択手段を更に
備える。第１パルス列の１周期を単位として第２パルス
列信号の位相を変更することが可能となるからである。Preferably, either the first pulse train signal or a pulse train signal obtained by masking a first predetermined period of the first pulse train signal is selected and the first pulse train signal is supplied to the generating means as a first pulse train signal. The apparatus further comprises a selection means for supplying. This is because the phase of the second pulse train signal can be changed in units of one cycle of the first pulse train.

【００３９】また、好ましくは、前記遅延時間ｔｄが、
ｔｄ＜ｎ×Ｔ、あるいはｔｄ＞（ｎ×Ｔ＋（Ｔ／２））
になったことを検出する誤動作検出手段と、前記誤動作
検出手段の出力に応じて前記ＮビットＤ／Ａ変換手段の
入力データを最小位ビット分大きくまたは小さくするデ
ータ変換手段とを更に備える。誤動作を防止したパルス
発生装置を提供できるからである。Preferably, the delay time td is:
td <nxT or td> (nxT + (T / 2))
And a data conversion means for increasing or decreasing the input data of the N-bit D / A conversion means by the least significant bit in accordance with the output of the malfunction detection means. This is because it is possible to provide a pulse generator in which a malfunction is prevented.

【００４０】また、好ましくは、前記発生手段は、前記
デューティ再生手段より出力される第１パルス列信号列
のハイレベル時間の累積が所定累積時間に達した時点で
第１の遅延信号を発生し、該第１の遅延信号の発生後の
前記第１パルス列のローレベル時間の累積が所定累積時
間に達した時点で第２の遅延信号を発生する遅延信号発
生手段と、前記遅延信号発生手段で発生された第１及び
第２の遅延信号に基づいて第２パルス列信号を生成し、
これを出力するパルス列出力手段とを備える。コンデン
サの放電時間を利用して、遅延回路を形成できるからで
ある。Preferably, the generation means generates a first delay signal when the accumulation of the high-level time of the first pulse train signal string output from the duty reproduction means reaches a predetermined accumulation time, Delay signal generating means for generating a second delay signal when the accumulation of the low level time of the first pulse train after the generation of the first delay signal reaches a predetermined accumulation time; Generating a second pulse train signal based on the first and second delayed signals thus obtained;
And a pulse train output means for outputting this. This is because a delay circuit can be formed using the discharging time of the capacitor.

【００４１】また、好ましくは、前記遅延信号発生手段
において、前記第１パルス列信号の周期をＴ、ｎを正の
整数とした場合に、前記第１及び第２の遅延信号を発生
するための所定累積時間ｔｄは、ｎ×（Ｔ／２）＜ｔｄ
＜（（ｎ＋１）×（Ｔ／２））で表され、前記パルス発
生手段は、前記第１及び第２の遅延信号の発生に従って
信号のハイレベル及びローレベルを切り換えることによ
り、周期（２ｎ＋１）×Ｔの第２パルス列信号を発生す
る。Preferably, in the delay signal generating means, when the period of the first pulse train signal is T and n is a positive integer, a predetermined signal for generating the first and second delay signals is provided. The accumulated time td is n × (T / 2) <td
<((N + 1) × (T / 2)), and the pulse generation unit switches the high level and the low level of the signal in accordance with the generation of the first and second delay signals, so that the period (2n + 1) A second pulse train signal of × T is generated.

【００４２】また、好ましくは、前記第２パルス列信号
の前記第１パルス列に対する位相を変更するために、前
記遅延時間ｔｄをｎ×（Ｔ／２）＜ｔｄ＜（（ｎ＋１）
×（Ｔ／２））の範囲で変更する変更手段を更に備え
る。Preferably, in order to change the phase of the second pulse train signal with respect to the first pulse train, the delay time td is set to n × (T / 2) <td <((n + 1)
× (T / 2)).

【００４３】また、本発明によれば、上述した構成によ
って実行されるパルス発生方法が提供される。Further, according to the present invention, there is provided a pulse generation method executed by the above-described configuration.

【００４４】[0044]

【発明の実施の形態】以下、添付の図面を参照して本発
明の好適な一実施形態を説明する。Preferred embodiments of the present invention will be described below with reference to the accompanying drawings.

【００４５】［実施形態１］本実施形態においても、上
述の図１１で説明したようなレーザビームプリンタの画
素変調回路１７に適用可能なデューティ再生回路と奇数
カウンタを説明する。[Embodiment 1] In this embodiment as well, a duty reproduction circuit and an odd counter applicable to the pixel modulation circuit 17 of the laser beam printer as described with reference to FIG. 11 will be described.

【００４６】図１は第１の実施形態におけるデューティ
再生回路及び奇数カウンタの構成を表すブロック図であ
る。本実施形態における奇数カウンタは、可変遅延回路
の遅延量制御電流を、遅延回路として使用するときより
も小さくすることで、入力信号の１つの“Ｈ”または
“Ｌ”レベル区間内で放電を完了させないように動作さ
せる。これにより、今までとは全く異なる概念の奇数カ
ウンタが実現でき、遅延量制御電流の制御により非常に
細かい範囲で出力信号の位相制御を行うことが可能とな
る。なお、位相の制御は位相選択信号Ｍ１〜Ｍ３及び位
相データＤ１〜Ｄ３を用いて行う。以下図１及び図２を
用いて、入力クロック信号を１／３カウントダウンする
際の動作を説明する。図２は第１の実施形態における各
信号のタイミングを示すタイミングチャートである。FIG. 1 is a block diagram showing the configurations of the duty recovery circuit and the odd counter in the first embodiment. The odd counter in the present embodiment completes discharge within one "H" or "L" level section of the input signal by making the delay amount control current of the variable delay circuit smaller than when the delay circuit is used. Operate so as not to let them. As a result, an odd counter having a concept completely different from that of the conventional counter can be realized, and the phase control of the output signal can be performed in a very fine range by controlling the delay amount control current. The phase control is performed using the phase selection signals M1 to M3 and the phase data D1 to D3. The operation when the input clock signal is counted down to 1/3 will be described below with reference to FIGS. FIG. 2 is a timing chart showing the timing of each signal in the first embodiment.

【００４７】図１において２分周回路１、可変遅延回路
２、ＸＯＲ１、チャージポンプ回路４、誤差信号発生回
路５からなる部分は、入力クロックＳＣＫのデューティ
再生回路であり、これらは図１４で上述したデューティ
再生回路２３と同様の動作をする。また、図２におい
て、ＮＨＤは水平同期信号、ＳＣＫはデューティが不明
な入力クロック信号、ＳＫはＳＣＫの２分周出力信号、
ＤＳＫは可変遅延回路２でＳＣＫを１／２周期遅延して
得られる信号であり、図１５で説明したものと同じであ
る。In FIG. 1, a portion composed of a divide-by-2 circuit 1, a variable delay circuit 2, an XOR 1, a charge pump circuit 4, and an error signal generating circuit 5 is a duty recovery circuit for the input clock SCK, which is described above with reference to FIG. The same operation as the duty reproduction circuit 23 is performed. In FIG. 2, NHD is a horizontal synchronizing signal, SCK is an input clock signal whose duty is unknown, SK is an SCK divided-by-2 output signal,
DSK is a signal obtained by delaying SCK by 周期 cycle in the variable delay circuit 2, and is the same as that described in FIG.

【００４８】図１のＸＯＲ１から出力されるＳＫ１は、
図１４のＳＫ１と同じ信号であり、入力クロックＳＣＫ
と同じ周期を有する、デューティ比が等しいクロック信
号である。SK1 output from XOR1 in FIG.
It is the same signal as SK1 in FIG.
This is a clock signal having the same cycle as that and having the same duty ratio.

【００４９】ここで得られたデューティの等しい信号Ｓ
Ｋ１はまず入力ＣＫ作成回路６に送られる。図３は入力
ＣＫ作成回路の構成を表すブロック図である。同図に示
されるように、入力ＣＫ作成回路６には信号ＳＫ１及び
位相選択信号Ｍ１、Ｍ２が入力されている。ここでは位
相選択信号Ｍ１、Ｍ２によりＳＫ１の反転、非反転及び
マスクの有無を選択して図２の信号ＳＫ１１−ａ〜ＳＫ
１１−ｃ（以下、これらの信号を総称してＳＫ１１とい
う）を得る。なお、図３のスイッチＳ３１、Ｓ３２は、
制御信号がＬの場合は●に、Ｈの場合は○に接続され
る。The obtained signal S having the same duty is obtained here.
K1 is first sent to the input CK creation circuit 6. FIG. 3 is a block diagram illustrating the configuration of the input CK generation circuit. As shown in the figure, the signal SK1 and the phase selection signals M1 and M2 are input to the input CK generation circuit 6. Here, signals SK11-a to SK shown in FIG.
11-c (hereinafter, these signals are collectively referred to as SK11). The switches S31 and S32 in FIG.
When the control signal is L, it is connected to ●, and when it is H, it is connected to ○.

【００５０】いま図３においてＭ１、Ｍ２が“Ｌ”であ
った場合、入力ＣＫ作成回路６からは図２の信号ＳＫ１
１−ａが信号ＳＫ１１として出力され、これが可変遅延
回路７の入力となる。なお、信号ＳＫ１１−ａは、信号
ＳＫ１と同じものとなる。Now, when M1 and M2 are "L" in FIG. 3, the signal SK1 of FIG.
1-a is output as a signal SK11, which is input to the variable delay circuit 7. Note that the signal SK11-a is the same as the signal SK1.

【００５１】可変遅延回路７は、上述の図１６と同様の
回路構成を有し、Ｉｘ端子に供給される遅延制御電流に
よってその遅延量が可変となっている。可変遅延回路７
において、遅延量制御電流がＳＫ１１の１／２周期の遅
延量を得る電流よりも小さい場合（即ち、遅延量がＳＫ
１１の１／２周期よりも大きい場合）、図２のａ１に示
される信号が可変遅延回路７のコンデンサＣｏ端（図１
６参照）より得られる。The variable delay circuit 7 has a circuit configuration similar to that of FIG. 16 described above, and the amount of delay is variable by a delay control current supplied to the Ix terminal. Variable delay circuit 7
In the case where the delay amount control current is smaller than the current for obtaining the delay amount of 周期 cycle of SK11 (that is,
11, when the signal shown by a1 in FIG. 2 is connected to the end of the capacitor Co of the variable delay circuit 7 (FIG. 1).
6).

【００５２】この現象は以下の理由による。図１６の回
路において、ｐｉｎ，ｎｉｎの極性が変化した時点でコ
ンデンサＣｏは（II)のように放電を始めるが、電流Ｉ
１が小さいために、次に極正が変化した時点でも放電し
きらない。従ってＡ１点は放電の途中で解放状態とな
り、再びｐｉｎ，ｎｉｎの極性が反転したときに再び放
電を始める。即ち、図２のｔ１〜ｔ２間と、ｔ３〜ｔ４
間に跨って放電が行われる。こうして放電が終了したと
きにＡ１，Ａ２点は夫々Ｖｚ（＝Ｒ＊Ｉ２）だけ電位が
上昇する。This phenomenon is due to the following reasons. In the circuit of FIG. 16, when the polarity of pin and nin changes, the capacitor Co starts discharging as shown in (II).
Since 1 is small, the discharge is not completed even when the polarity changes next time. Therefore, the point A1 is released during the discharge, and the discharge is started again when the polarity of pin and nin is reversed again. That is, between t1 and t2 and between t3 and t4 in FIG.
Discharge is performed over a period of time. When the discharge is completed, the potentials at points A1 and A2 increase by Vz (= R * I2), respectively.

【００５３】以上の動作を繰り返すことにより、可変遅
延回路７の出力には、図２のＤＳＫ２ように入力クロッ
クＳＣＫの３倍周期の信号が出力される。また遅延量制
御電流を制御することにより、出力信号の位相は、ｔ
３’からｔ３”までの間を任意に変化できる。さらに遅
延量制御電流を、ｔ３”を得る電流より、小さくするこ
とで、カウント値が３のみならず、５や７等の奇数カウ
ンタを実現できる。なお、本例ではＭ３がＬであるの
で、スイッチＳ１１は●側に接続され、信号ＤＳＫ２が
そのまま信号ＴＳＣＫとして出力されている。By repeating the above operation, a signal having a cycle three times as long as the input clock SCK is output to the output of the variable delay circuit 7 as DSK2 in FIG. By controlling the delay control current, the phase of the output signal is t
The delay amount control current can be arbitrarily changed from 3 ′ to t3 ″. Further, by making the delay amount control current smaller than the current for obtaining t3 ″, not only the count value of 3 but also an odd counter of 5 or 7 can be realized. it can. In this example, since M3 is L, the switch S11 is connected to the ● side, and the signal DSK2 is output as it is as the signal TSCK.

【００５４】この遅延量制御電流は位相制御電流源８を
用いることで得られる。位相制御電流源８は、可変遅延
回路７に遅延量制御電流Ｉｙを出力し、可変遅延回路７
の遅延量を制御する。遅延量制御電流Ｉｙは、例えばＤ
ＡＣ９を用いてデジタル的に制御する方法が考えられ
る。ここでは位相データＤ１〜Ｄ３の１（ｈｅｘ）から
６（ｈｅｘ）の６データを用いて、ｔ３’からｔ３”の
位相可変範囲内を６分割するように遅延量制御電流Ｉｙ
を制御する方法を説明する。This delay amount control current can be obtained by using the phase control current source 8. The phase control current source 8 outputs the delay amount control current Iy to the variable delay circuit 7,
Control the amount of delay. The delay amount control current Iy is, for example, D
A method of digitally controlling using AC9 is conceivable. In this case, the delay amount control current Iy is so divided as to divide the phase variable range from t3 ′ to t3 ″ into six using six data of 1 (hex) to 6 (hex) of the phase data D1 to D3.
Will be described.

【００５５】まず可変遅延回路７における遅延量は
（１）式により求められる。図４に図２のコンデンサＣ
ｏの端部電圧（ａ１もしくはａ２）の時刻ｔ１からｔ４
間での拡大図を示す。この図より１／３カウントダウン
時には、 ΔＴ＝（Ｔ／２＋Ｔ／２４）＝１３Ｔ／２４...（４） から ΔＴ＝（Ｔ／２＋１１Ｔ／２４）＝２３Ｔ／２４...（５） までの遅延量をＴ／１２単位で得れば良いことになる。
このとき遅延量制御電流Ｉｙは Ｉｙ＝２＊Ｉ２＊Ｒ＊Ｃｏ／ΔＴ...（６） となる。First, the amount of delay in the variable delay circuit 7 is obtained by equation (1). FIG. 4 shows the capacitor C of FIG.
The end voltage of o (a1 or a2) from time t1 to t4
FIG. From this figure, at the time of 1/3 countdown, ΔT = (T / 2 + T / 24) = 13T / 24 ... (4) to ΔT = (T / 2 + 11T / 24) = 23T / 24 ... (5) What is necessary is to obtain the delay amount in T / 12 units.
At this time, the delay amount control current Iy is as follows: Iy = 2 * I2 * R * Co / ΔT (6)

【００５６】これらの電流は、誤差信号発生回路５から
得られた電流ＩｘをもとにＤＡＣ９からのデータに応じ
て、位相制御電流源８より得る。この電流Ｉｘは可変遅
延回路２を制御し、ＳＫ１のデューティが５０％となる
ような電流になるので、この電流Ｉｘをもとに位相制御
電流源８の電流値を決定することで、可変遅延回路２の
遅延量制御電流Ｉｙを正確にコントロールすることが出
来る。このときΔＴ＝１３Ｔ／２４となる遅延量制御電
流Ｉ１により得られた出力ＴＳＣＫの位相を０゜とす
る。These currents are obtained from the phase control current source 8 according to the data from the DAC 9 based on the current Ix obtained from the error signal generation circuit 5. This current Ix controls the variable delay circuit 2 and becomes a current such that the duty of SK1 becomes 50%. By determining the current value of the phase control current source 8 based on this current Ix, the variable delay The delay amount control current Iy of the circuit 2 can be accurately controlled. At this time, the phase of the output TSCK obtained by the delay amount control current I1 that satisfies ΔT = 13T / 24 is set to 0 °.

【００５７】この制御によりＳＫ１の１／２周期、即ち
ＴＳＣＫの１／６周期内を１０゜単位で６分割すること
が出来る。また入力ＣＫ作成回路６によりＳＫ１をＳＫ
１１−ａ、ＳＫ１１−ｂ、ＳＫ１１−ｃを出力するよう
に制御することで、ＴＳＣＫを０゜〜１８０゜まで１０
゜単位で位相をずらすことが出来る。さらに１８０゜以
降においては、図１のＦＦ１１，ＩＮＶ１１，ＡＮＤ１
１を用いることにより可変遅延回路７の出力を反転し、
その最初の１クロックをマスクすることで同様に１８０
゜〜３６０゜まで１０゜単位で位相のずれた信号を得る
ことが出来る。This control makes it possible to divide a half cycle of SK1, that is, a 1/6 cycle of TSCK, into six units in units of 10 °. SK1 is converted to SK by the input CK generating circuit 6.
By controlling so as to output 11-a, SK11-b, and SK11-c, the TSCK can be increased from 0 ° to 180 ° by 10 degrees.
The phase can be shifted in units of ゜. Further, after 180 °, FF11, INV11, AND1 in FIG.
By using 1, the output of the variable delay circuit 7 is inverted,
By masking the first clock, 180
It is possible to obtain a signal whose phase is shifted by 10 ° from {゜ 360}.

【００５８】ここで、Ｍ３はスイッチＳ１１を制御して
０゜〜１８０゜までと１８０゜〜３６０゜までを切り替
える。また、図２のＤＳＫ２’はＤＳＫ２を１８０゜ず
らしたときの信号ＴＳＣＫ出力である。Here, M3 controls the switch S11 to switch between 0 ° and 180 ° and between 180 ° and 360 °. DSK2 ′ in FIG. 2 is a signal TSCK output when DSK2 is shifted by 180 °.

【００５９】このようにして、入力クロックを１／３カ
ウントダウンして、その１周期中を１０゜単位で位相変
化させることの出来る奇数カウンタを実現できる。な
お、遅延量制御電流Ｉｙを更に細かく制御することで、
位相変化量も更に細かく制御出来ることは明らかであ
る。In this way, it is possible to realize an odd counter capable of counting down the input clock by ３ and changing the phase in one cycle in units of 10 °. By controlling the delay amount control current Iy more finely,
It is clear that the amount of phase change can be controlled more finely.

【００６０】以上説明したように、上記第１の実施形態
によれば、可変パルス遅延回路を用いて入力クロック信
号の（２ｎ＋１）（ｎ：正の整数）倍周期の信号を得る
奇数カウンタを容易に構成することが可能となる。As described above, according to the first embodiment, an odd counter that obtains a signal having a cycle of (2n + 1) (n: a positive integer) times the input clock signal using the variable pulse delay circuit can be easily realized. Can be configured.

【００６１】［実施形態２］実施形態１に示した回路構
成では回路バラツキ等により１／３カウンタ用の可変遅
延回路の遅延量制御電流Ｉ１が図１１におけるｔ３’を
得る電流よりも大きくなってしまった場合には、可変遅
延回路７の出力はその入力クロックＳＫ１１と同周期に
なり、逆にｔ３”を得る電流よりも小さくなってしまっ
た場合にはＳＫ１１の５倍周期の信号となって出力され
てしまう。そこで、図５に示すような回路構成として、
このような事態に対応する。[Second Embodiment] In the circuit configuration shown in the first embodiment, the delay amount control current I1 of the variable delay circuit for the 1/3 counter becomes larger than the current for obtaining t3 'in FIG. 11 due to circuit variations and the like. In the case where the input clock SK11 is output, the output of the variable delay circuit 7 has the same cycle as that of the input clock SK11. On the contrary, when the output becomes smaller than the current for obtaining t3 ″, the output of the variable delay circuit 7 becomes a signal having a cycle five times that of the SK11. Therefore, a circuit configuration as shown in FIG.
Respond to such a situation.

【００６２】この回路は、ＮＨＤ立ち上がり直後に誤動
作検出期間を設け、まず遅延量制御電流Ｉｙを最小遅延
量を得る値にする。この結果、可変遅延回路７の出力が
入力クロックと同周期となっている場合、即ち遅延量が
小さい場合には位相データを１つ大きくすることで遅延
量を大きくする。次に遅延量制御電流Ｉｙを最大遅延量
を得る値にし、この結果、可変遅延回路７の出力が入力
クロックの５倍周期であった場合には、位相データを１
つ小さくして遅延量を小さくするように回路を動作させ
る。In this circuit, a malfunction detection period is provided immediately after the NHD rises, and first, the delay amount control current Iy is set to a value for obtaining the minimum delay amount. As a result, when the output of the variable delay circuit 7 has the same cycle as the input clock, that is, when the delay amount is small, the delay amount is increased by increasing the phase data by one. Next, the delay amount control current Iy is set to a value for obtaining the maximum delay amount. As a result, if the output of the variable delay circuit 7 has a cycle five times the input clock, the phase data is set to 1
The circuit is operated so as to reduce the delay amount.

【００６３】図５は第２の実施形態におけるデューティ
再生回路及び奇数カウントの構成を表すブロック図であ
る。同図において、誤動作検出回路２９は、信号ＤＳＫ
２が信号ＳＫ１１の１倍周期もしくは５倍周期となって
いるか否かを検知する。また、マスク回路２８は、入力
ＣＫ作成回路６より出力されたクロック信号ＳＫ１１を
ある期間マスクして信号ＳＫ１２を生成し、これを可変
遅延回路７の入力クロックとして提供する。データ変換
回路３０は、誤動作検出回路２９よりの信号に基づいて
位相データＤ１"〜Ｄ３"を発生する。なお、図５中の各
回路は、上述の追加回路（誤動作検出回路２９、マスク
回路２８、データ変換回路３０）以外は実施形態１と同
様の動作をする。FIG. 5 is a block diagram showing a configuration of a duty recovery circuit and an odd count in the second embodiment. In the figure, the malfunction detection circuit 29 is provided with a signal DSK.
2 is detected as to whether the signal SK11 has a one-time cycle or a five-fold cycle. Further, the mask circuit 28 masks the clock signal SK11 output from the input CK generating circuit 6 for a certain period to generate a signal SK12, and provides the signal SK12 as an input clock of the variable delay circuit 7. The data conversion circuit 30 generates phase data D1 "to D3" based on a signal from the malfunction detection circuit 29. Each circuit in FIG. 5 operates in the same manner as in the first embodiment except for the above-described additional circuits (malfunction detection circuit 29, mask circuit 28, data conversion circuit 30).

【００６４】図６は誤動作検出回路２９の構成を示すブ
ロック図である。図６に示されるように、入力ＣＫ作成
回路６よりの出力信号ＳＫ１１、可変遅延回路７よりの
出力信号ＤＳＫ２及び水平同期信号ＮＨＤが入力されて
いる。ここでは、カウンタ動作する可変遅延回路７の遅
延量制御電流が所望値より大きすぎ、または小さすぎた
ときに起こる可変遅延回路７の誤動作を検出する。FIG. 6 is a block diagram showing the structure of the malfunction detection circuit 29. As shown in FIG. 6, the output signal SK11 from the input CK generating circuit 6, the output signal DSK2 from the variable delay circuit 7, and the horizontal synchronizing signal NHD are input. Here, an erroneous operation of the variable delay circuit 7 that occurs when the delay amount control current of the variable delay circuit 7 that operates as a counter is too large or too small is detected.

【００６５】図７はマスク回路２８の詳細な構成例を表
すブロック図である。マスク回路２８には入力ＣＫ作成
回路６よりの出力信号ＳＫ１１、誤動作検出回路２９よ
りの出力信号ｄｓ１，ｄｓ２，ＭＳＫ１が入力されてい
る。ここでは可変遅延回路７のカウント値に誤動作が発
生したときに、可変遅延回路７の入力クロックＳＫ１１
をある期間マスクすることで、可変遅延回路７の出力を
所定の位相にするものである。FIG. 7 is a block diagram showing a detailed configuration example of the mask circuit 28. The mask circuit 28 receives the output signal SK11 from the input CK generating circuit 6 and the output signals ds1, ds2, and MSK1 from the malfunction detection circuit 29. Here, when a malfunction occurs in the count value of the variable delay circuit 7, the input clock SK11 of the variable delay circuit 7
Is masked for a certain period, so that the output of the variable delay circuit 7 has a predetermined phase.

【００６６】図８はデータ変換回路３０の構成を示すブ
ロック図である。図８に示されるように、誤動作検出回
路２８よりの各種信号ＭＳＫ１、ＭＳＫ２、ｄｓ１、ｄ
ｓ２に基づいて、位相データＤ１〜Ｄ３を変換し、新た
な位相データＤ１"〜Ｄ３"として出力する。FIG. 8 is a block diagram showing the structure of the data conversion circuit 30. As shown in FIG. 8, various signals MSK1, MSK2, ds1, and d from the malfunction detection circuit 28 are output.
Based on s2, the phase data D1 to D3 are converted and output as new phase data D1 "to D3".

【００６７】以上のような回路構成を備えた第２の実施
形態の奇数カウンタ部の動作を図９及び図１０のタイミ
ングチャートを用いて説明する。図９及び図１０は第２
の実施形態における回路動作のタイミングを表すタイミ
ングチャートである。ここでも位相データはＤ１〜Ｄ３
のうちの１（ｈｅｘ）から６（ｈｅｘ）を使用する。な
お、図９において、（ａ）、（ｂ）に示される信号ＮＨ
Ｄ、ＳＫ１１−ａは、前述の図２と同じ信号である。The operation of the odd counter section of the second embodiment having the above circuit configuration will be described with reference to the timing charts of FIGS. FIG. 9 and FIG.
9 is a timing chart illustrating a timing of a circuit operation in the embodiment. Again, the phase data is D1-D3
(Hex) to 6 (hex) are used. In FIG. 9, the signals NH shown in FIGS.
D and SK11-a are the same signals as in FIG.

【００６８】データ変換回路３０は、ＮＨＤの入力と共
に入力データを強制的に１（ｈｅｘ）にして可変遅延回
路７の最少遅延時の動作を確認し、ついで、入力データ
を強制的に６（ｈｅｘ）にして可変遅延回路７の最大遅
延時の動作を確認する。まず、データ変換回路３０が入
力データを強制的に１としたとき、可変遅延回路７の出
力が正常であれば、時刻ｔ１からｔ７において可変遅延
回路７内のコンデンサＣｏの両端部の電圧（ａ１、ａ
２）及び、可変遅延回路７の出力（ＤＳＫ２）は、図９
の（ｃ）（ｄ）のようになる。同様に、データ変換回路
３０が入力データを強制的にＥとしたとき、可変遅延回
路７の出力が正常であれば、時刻ｔ７からｔ１３におい
て可変遅延回路７内のコンデンサＣｏの両端部の電圧
（ａ１、ａ２）及び、可変遅延回路７の出力（ＤＳＫ
２）は、図９の（ｃ）（ｄ）のようになる。The data conversion circuit 30 forcibly sets the input data to 1 (hex) together with the input of the NHD, checks the operation of the variable delay circuit 7 at the minimum delay, and then forcibly converts the input data to 6 (hex). ) To confirm the operation of the variable delay circuit 7 at the maximum delay. First, when the data conversion circuit 30 forcibly sets the input data to 1 and the output of the variable delay circuit 7 is normal, the voltage (a1) at both ends of the capacitor Co in the variable delay circuit 7 from time t1 to t7. , A
2) and the output (DSK2) of the variable delay circuit 7 is shown in FIG.
(C) and (d). Similarly, when the data conversion circuit 30 forcibly sets the input data to E and the output of the variable delay circuit 7 is normal, the voltage (the voltage between both ends of the capacitor Co in the variable delay circuit 7 from time t7 to time t13). a1, a2) and the output (DSK) of the variable delay circuit 7
2) is as shown in (c) and (d) of FIG.

【００６９】まず、回路素子のバラツキ等により可変遅
延回路７において、位相データが１のときに１３Ｔ／２
４の遅延量が得られず、図９の（ｅ），（ｆ）の時刻ｔ
１〜ｔ２のように、入力クロックと同周期の信号を出力
するように可変遅延回路７が動作してしまった場合を考
える。First, when the phase data is 1 in the variable delay circuit 7 due to variations in circuit elements, etc., 13T / 2
4 cannot be obtained, and the time t in FIGS. 9E and 9F is not obtained.
Consider a case where the variable delay circuit 7 operates to output a signal having the same cycle as the input clock, such as 1 to t2.

【００７０】まず誤動作検出回路２９（図６）におい
て、ＳＫ１１として図９の（ｂ）がＤＳＫ２として図９
の（ｆ）の信号が入力される。ここでＦＦ６１により図
９の（ｇ）に示す信号ＬＳＫ１が得られる。更に、ＦＦ
６２において、（ｇ）の信号をＤＳＫ２の立上がりエッ
ジでラッチすることによりＦＦ６２の出力は“Ｌ”から
“Ｈ”になる。そして、これをＦＦ６３のクロック入力
とすることで、ＮＨＤが“Ｈ”の間はｄａ１は“Ｈ”を
保つ。またＭＳＫ１、ＭＳＫ２は信号ＤＳＫ２の２つめ
の立ち下がり、１つめの立ち下がりでそれぞれ“Ｌ”か
ら“Ｈ”になる信号を出力する。First, in the malfunction detection circuit 29 (FIG. 6), FIG.
(F) is input. Here, the signal LSK1 shown in FIG. 9 (g) is obtained by the FF61. Furthermore, FF
At 62, the output of the FF 62 changes from "L" to "H" by latching the signal (g) at the rising edge of DSK2. Then, by using this as the clock input of the FF 63, while NHD is "H", da1 keeps "H". MSK1 and MSK2 output signals that change from "L" to "H" at the second falling edge and the first falling edge of the signal DSK2, respectively.

【００７１】このｄｓ１はデータ変換回路３０（図８）
に入力されている。データ変換回路３０では、スイッチ
Ｓ８１からＳ８６により、Ｄ１’〜Ｄ３’は、ＤＳＫ２
の最初の立ち下がりまでは１（ｈｅｘ）を、ＤＳＫ２の
最初の立ち下がりから２番目の立ち下がりまでは６（ｈ
ｅｘ）を出力する。そしてｄｓ１が“Ｈ”の時には加算
回路８１によりＤ１”〜Ｄ３”は２（ｈｅｘ）となる。
これをＤＡＣ９に入力することによりその出力は１デー
タ分大きな値となり、位相制御電流源８において可変遅
延回路７の遅延量制御電流Ｉｙがその分小さくなるよう
な電流が流れ、この結果可変遅延回路７における遅延量
がＴ／１２だけ大きくなる。これにより可変遅延回路７
はｄｓ１が“Ｈ”になると同時に１／３カウント状態に
戻るので、コンデンサＣｏの両端電圧ａ１，ａ２及び信
号ＤＳＫ２は、図９の（ｅ），（ｆ）の時刻ｔ２以降に
示されるように正常動作を行なうようになる。この後デ
ータ変換回路３０は、入力された位相データＤ１〜Ｄ３
に対して、常に加算回路８１によって１つ加算し、得ら
れたデータをＤ１"〜Ｄ３"として出力するようになる。This ds1 is the data conversion circuit 30 (FIG. 8)
Has been entered. In the data conversion circuit 30, D1 'to D3' are set to DSK2 by switches S81 to S86.
1 (hex) until the first fall of DSK2, and 6 (h) from the first fall to the second fall of DSK2.
ex). When ds1 is "H", the addition circuit 81 changes D1 "to D3" to 2 (hex).
By inputting this to the DAC 9, its output becomes a value larger by one data, and a current flows in the phase control current source 8 so that the delay amount control current Iy of the variable delay circuit 7 becomes smaller by that amount. As a result, the variable delay circuit 7, the delay amount increases by T / 12. Thereby, the variable delay circuit 7
Returns to the 1/3 count state at the same time when ds1 becomes "H", the voltages a1 and a2 across the capacitor Co and the signal DSK2 are changed as shown after time t2 in FIGS. 9 (e) and 9 (f). Normal operation is performed. Thereafter, the data conversion circuit 30 receives the input phase data D1 to D3.
Is always added by the adding circuit 81, and the obtained data is output as D1 "to D3".

【００７２】次に信号ＤＳＫ２の立ち下がりエッジで、
データ変換回路３０においてＤ１’〜Ｄ３’を強制的に
６（ｈｅｘ）にする。このときＤ１"〜Ｄ３"は、加算回
路８１による加算が施されるので７（ｈｅｘ）となる。
ここで位相制御電流源８でＤＡＣ９からの出力に応じた
電流が得られていれば、可変遅延回路７の出力は５Ｔ／
１２だけずれることになる。可変遅延回路７が正常動作
をすると、コンデンサ端の電圧ａ１，ａ２は図９の
（ｅ）の時刻ｔ５からｔ１０’のようになる。Next, at the falling edge of the signal DSK2,
The data conversion circuit 30 forcibly sets D1 'to D3' to 6 (hex). At this time, D1 "to D3" are 7 (hex) because the addition is performed by the addition circuit 81.
Here, if a current corresponding to the output from the DAC 9 is obtained by the phase control current source 8, the output of the variable delay circuit 7 is 5T /
It will be shifted by 12. When the variable delay circuit 7 operates normally, the voltages a1 and a2 at the capacitor end are as shown from time t5 to t10 'in FIG. 9E.

【００７３】しかしこのままでは正常時のＴＳＣＫ信号
（ｄ）と比べて位相がずれているので、これをマスク回
路２８（図７）を用いて補正する。マスク回路２８は、
正常動作時には、ＳＫ１１はそのままＳＫ１２として出
力される。図中ＭＫにはＭＳＫ１とそれをＳＫ１１の２
分周信号の立上がり、又は立ち下がりでラッチした信号
との排他論理和が出力される。ｄｓ１が“Ｈ”の時に
は、信号ＭＫは、図９の（ｈ）のようになる。この信号
ＭＫにより信号ＳＫ１１をマスクすることで、可変遅延
回路７が時刻ｔ１０’でリセットされた後はコンデンサ
Ｃｏの両端部はその状態を保持する。そしてマスク解除
後のＳＫ１１の最初の立上がりエッジ（ｔ１３）で再び
充放電が始まる。このときの可変遅延回路７の出力ＴＳ
ＣＫの位相は正常動作時と同じである。However, since the phase is shifted as compared with the normal TSCK signal (d) in this state, this is corrected using the mask circuit 28 (FIG. 7). The mask circuit 28
During normal operation, SK11 is output as SK12 as it is. In the figure, MK1 is assigned to MK and SK11 is assigned to MK1.
An exclusive OR with the signal latched at the rise or fall of the divided signal is output. When ds1 is "H", the signal MK is as shown in FIG. By masking the signal SK11 with the signal MK, both ends of the capacitor Co maintain the state after the variable delay circuit 7 is reset at time t10 '. Then, charging / discharging starts again at the first rising edge (t13) of SK11 after the mask is released. The output TS of the variable delay circuit 7 at this time
The phase of CK is the same as in normal operation.

【００７４】一方、位相データが最少のときは正常動作
をしていたが、最大としたときに誤動作をした場合を、
図１０のタイミングチャートを参照して検討する。な
お、図１０における（ａ）〜（ｄ）の各信号は、図９の
（ａ）〜（ｄ）と同じ信号である。On the other hand, when the phase data is normal when the phase data is minimum, but malfunctions when the phase data is maximum,
This will be discussed with reference to the timing chart of FIG. The signals (a) to (d) in FIG. 10 are the same as the signals (a) to (d) in FIG.

【００７５】図１０の（ｅ）、（ｆ）に示されているよ
うに、位相データが最少の場合は正常動作が行われてい
る（時刻ｔ１〜ｔ７）。しかしながら、位相データを最
大とした場合に、所定サイクルでコンデンサＣｏの放電
が完了しないと、可変遅延回路７のコンデンサＣｏの両
端電圧（ａ１，ａ２）及びその出力（ＤＳＫ２）は図１
０の（ｅ）、（ｆ）における時刻ｔ７〜ｔ１１’のよう
になる。この場合誤動作検出回路２９のＬＳＫ２には図
１０の（ｇ）に示される信号が出力される。これをＤＳ
Ｋ２でラッチすると、図１０の時刻ｔ１１〜ｔ１２の間
にＤＳＫ２の立上がりエッジがあるとき、すなわち誤動
作している時に、ＦＦ６６の出力は“Ｌ”から“Ｈ”に
変化する。これをＦＦ６７のクロック入力とすることで
ｄｓ２は“Ｈ”になり、これが可変遅延回路７の最大遅
延時の誤動作検出信号ｄｓ２となる。このｄｓ２をデー
タ変換回路３０に入力することで、減算回路８２により
Ｄ１’〜Ｄ３’が６（ｈｅｘ）であったものが、Ｄ１”
〜Ｄ３”で５（ｈｅｘ）となる。As shown in FIGS. 10E and 10F, when the phase data is minimum, the normal operation is performed (time t1 to t7). However, when the phase data is maximized and the discharge of the capacitor Co is not completed in a predetermined cycle, the voltage (a1, a2) across the capacitor Co of the variable delay circuit 7 and the output (DSK2) of FIG.
Times t7 to t11 'in (e) and (f) of FIG. In this case, the signal shown in (g) of FIG. 10 is output to LSK2 of the malfunction detection circuit 29. This is DS
When latching at K2, the output of FF 66 changes from "L" to "H" when there is a rising edge of DSK2 between times t11 and t12 in FIG. 10, that is, when malfunction occurs. By using this as the clock input of the FF 67, ds2 becomes “H”, and this becomes the malfunction detection signal ds2 at the time of the maximum delay of the variable delay circuit 7. By inputting this ds2 to the data conversion circuit 30, D1 'to D3' are 6 (hex) by the subtraction circuit 82, but D1 "
~ D3 ", which is 5 (hex).

【００７６】これによりＤＡＣ９の出力は１データ小さ
な値となり、位相制御電流源８において、可変遅延回路
７の遅延量制御電流Ｉｙがその分大きくなるような電流
が流れ、遅延量がＴ／１２だけ小さくなる。このように
して、ｄｓ２が“Ｈ”になると同時に可変遅延回路は１
／３カウント状態に戻るので、図１０の（ｅ），（ｆ）
は時刻ｔ１１’以降のように正常動作を行なう。この後
データ変換回路ではＤ１〜Ｄ３に入力された位相データ
は常に減算回路８２によって１データの減算が行われ
る。As a result, the output of the DAC 9 becomes a value smaller by one data, and a current flows in the phase control current source 8 such that the delay amount control current Iy of the variable delay circuit 7 increases by that much, and the delay amount is T / 12. Become smaller. In this way, at the same time when ds2 becomes “H”, the variable delay circuit
Since the operation returns to the / 3 count state, (e) and (f) of FIG.
Performs normal operation after time t11 '. Thereafter, in the data conversion circuit, the subtraction circuit 82 always subtracts one data from the phase data input to D1 to D3.

【００７７】また、図９で説明したのと同様に、この場
合も正常時のＤＳＫ２信号に対して位相がずれる（図１
０の（ｄ）、（ｆ）参照）。このときマスク回路２８で
は、図１０の（ｈ）の信号が出力され、これが“Ｌ”の
間ＳＫ１１をマスクする。この結果、可変遅延回路７が
時刻ｔ１４’でリセットされた後は、コンデンサＣｏの
両端はその状態を保持する。そしてマスク解除後のＳＫ
１１の最初の立上がりエッジ（ｔ１９）で再び充放電が
始まる。このときの出力ＴＳＣＫの位相は正常動作時と
同じである。Also, as described with reference to FIG. 9, also in this case, the phase is shifted with respect to the DSK2 signal in the normal state (FIG. 1).
0 (d), (f)). At this time, the mask circuit 28 outputs the signal (h) in FIG. 10 and masks SK11 while this signal is at "L". As a result, after the variable delay circuit 7 is reset at time t14 ', both ends of the capacitor Co maintain the state. SK after mask release
At the first rising edge (t19) of No. 11, charging / discharging starts again. The phase of the output TSCK at this time is the same as in the normal operation.

【００７８】また位相制御電流源８でＤＡＣ９からの出
力に応じた電流が得られていれば、可変遅延回路７の出
力は、位相データが１（ｈｅｘ）となったときには、５
Ｔ／１２だけずれることになるので、この場合に異常動
作することは無い。If the current corresponding to the output from the DAC 9 is obtained by the phase control current source 8, the output of the variable delay circuit 7 becomes 5 when the phase data becomes 1 (hex).
Since it is shifted by T / 12, there is no abnormal operation in this case.

【００７９】以上のように、誤動作が発生した場合にＤ
ＳＫ２の位相が正常動作時と揃うのは、図９及び図１０
の時刻ｔ１９においてである。従ってＮＨＤの立ち上が
り後、この時刻以降の信号が使用可能となる。従って、
レーザビームプリンタにおいては、各水平走査におい
て、ｔ１９以降から描画を開始するようにすればよい。As described above, when a malfunction occurs, D
9 and 10 show that the phase of SK2 is aligned with the normal operation.
At time t19. Therefore, after the rise of the NHD, signals after this time can be used. Therefore,
In the laser beam printer, in each horizontal scan, drawing may be started after t19.

【００８０】またこの回路構成ではＳＫ１１が図２のＳ
Ｋ１１−ｂ、ＳＫ１１−ｃのように位相がずれた場合で
も上述と同様の動作によりそれぞれの位相で所望の値を
得ることができる。また図５のＦＦ５１，ＡＮＤ５１，
ＡＮＤ５２及びＩＮＶ５１により、図２のＳＫ１１−ａ
〜ＳＫ１１−ｃによって作成したＤＳＫ２の位相がそれ
ぞれ１８０°ずれた信号を得ることが出来る。In this circuit configuration, SK11 is connected to S in FIG.
Even when the phases are shifted like K11-b and SK11-c, a desired value can be obtained at each phase by the same operation as described above. In addition, FF51, AND51,
SK11-a of FIG. 2 is obtained by AND52 and INV51.
SK11-c can be obtained by shifting the phase of DSK2 by 180 °.

【００８１】以上説明したように、上記第２の実施形態
によれば、内部素子及び外部素子のバラツキによらず、
誤動作することの無い奇数カウンタを容易に構成するこ
とが可能となるという効果がある。As described above, according to the second embodiment, regardless of the variation between the internal element and the external element,
There is an effect that an odd counter that does not malfunction can be easily configured.

【００８２】なお、本発明は、複数の機器（例えばホス
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。Even if the present invention is applied to a system including a plurality of devices (for example, a host computer, an interface device, a reader, a printer, etc.), an apparatus (for example, a copying machine, a facsimile machine) comprising one device is used. Device).

【００８３】[0083]

【発明の効果】以上説明したように、本発明によれば、
分周対象のクロックのレベル変化周期よりも細かい単位
で位相変化をおこなうことが可能となり、容易に多相の
位相変更を行える。As described above, according to the present invention,
It is possible to change the phase in units smaller than the level change cycle of the clock to be frequency-divided, and it is possible to easily change the phase of multiple phases.

【００８４】[0084]

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の実施形態におけるデューティ犀星回路及
び奇数カウンタの構成を表すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a duty Saisei circuit and an odd counter according to a first embodiment.

【図２】第１の実施形態における各信号のタイミングを
示すタイミングチャートである。FIG. 2 is a timing chart showing the timing of each signal according to the first embodiment.

【図３】入力ＣＫ作成回路の構成を表すブロック図であ
る。FIG. 3 is a block diagram illustrating a configuration of an input CK generation circuit.

【図４】図２のコンデンサＣｏの端部電圧（ａ１もしく
はａ２）の時刻ｔ１からｔ４間での動作タイミングの拡
大図である。FIG. 4 is an enlarged view of an operation timing of an end voltage (a1 or a2) of the capacitor Co of FIG. 2 from time t1 to time t4.

【図５】第２の実施形態におけるデューティ再生回路及
び奇数カウントの構成を表すブロック図である。FIG. 5 is a block diagram illustrating a configuration of a duty recovery circuit and an odd count according to a second embodiment.

【図６】誤動作検出回路２９の構成を示すブロック図で
ある。FIG. 6 is a block diagram showing a configuration of a malfunction detection circuit 29;

【図７】マスク回路２８の詳細な構成例を表すブロック
図である。FIG. 7 is a block diagram illustrating a detailed configuration example of a mask circuit.

【図８】データ変換回路３０の構成を示すブロック図で
ある。FIG. 8 is a block diagram showing a configuration of a data conversion circuit 30.

【図９】第２の実施形態における回路動作のタイミング
を表すタイミングチャートである。FIG. 9 is a timing chart illustrating timings of circuit operations according to the second embodiment.

【図１０】第２の実施形態における回路動作のタイミン
グを表すタイミングチャートである。FIG. 10 is a timing chart showing the timing of the circuit operation in the second embodiment.

【図１１】奇数カウンタを用いて構成された画素変調回
路を有するレーザビームプリンタの一例を示す図であ
る。FIG. 11 is a diagram illustrating an example of a laser beam printer having a pixel modulation circuit configured using an odd counter.

【図１２】画素変調回路の構成を示すブロック図であ
る。FIG. 12 is a block diagram illustrating a configuration of a pixel modulation circuit.

【図１３】図１２に示した画素変調回路における各信号
のタイミングを示すタイミングチャートである。13 is a timing chart showing the timing of each signal in the pixel modulation circuit shown in FIG.

【図１４】一般的なデューティ再生回路及び奇数カウン
タの構成を示すブロック図である。FIG. 14 is a block diagram showing a configuration of a general duty reproduction circuit and an odd counter.

【図１５】図１４に示したデューティ再生回路及び奇数
カウンタにおける各信号のタイミングを示すタイミング
チャートである。15 is a timing chart showing the timing of each signal in the duty recovery circuit and the odd counter shown in FIG.

【図１６】可変遅延回路の詳細な回路構成例を示す図で
ある。FIG. 16 is a diagram illustrating a detailed circuit configuration example of a variable delay circuit.

【図１７】チャージポンプ回路４の回路構成例を示すブ
ロック図である。FIG. 17 is a block diagram illustrating a circuit configuration example of a charge pump circuit 4.

【符号の説明】[Explanation of symbols]

１ ２分周回路 ２，７ 可変パルス遅延回路 ４ チャージポンプ回路 ５ 誤差信号発生回路 ６ 入力ＣＫ作成回路 ８ 位相制御電流発生回路 ９ Ｄ／Ａコンバータ ２８ マスク回路 ２９ 誤動作検出回路 ３０ データ変換回路 1 frequency dividing circuit 2, 7 variable pulse delay circuit 4 charge pump circuit 5 error signal generating circuit 6 input CK generating circuit 8 phase control current generating circuit 9 D / A converter 28 mask circuit 29 malfunction detection circuit 30 data conversion circuit

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 入力クロック信号の所定数倍の周期のパ
ルスを出力するパルス発生装置であって、 前記入力クロック信号のパルス幅デューディを再生した
第１パルス列信号を発生するデューティ再生手段と、 前記デューティ再生手段より出力される第１パルス列信
号の立ち上がりから所定時間遅延させて信号レベルを切
り換えるとともに、該信号レベルの切り換え後の前記第
１パルス列信号の立ち下がりから所定時間遅延させて該
信号レベルを切り換えることにより、前記第１パルス列
信号の整数倍の周期を有する第２パルス列信号を発生す
る発生手段とを備えることを特徴とするパルス発生装
置。1. A pulse generator for outputting a pulse having a cycle several times as long as an input clock signal, comprising: a duty reproduction unit for generating a first pulse train signal obtained by reproducing a pulse width duty of the input clock signal; The signal level is switched by delaying a predetermined time from the rise of the first pulse train signal output from the duty reproduction means, and the signal level is delayed by a predetermined time from the fall of the first pulse train signal after the switch of the signal level. Generating means for generating a second pulse train signal having a cycle that is an integral multiple of the first pulse train signal by switching. 【請求項２】 前記発生手段は、 前記デューティ再生手段より出力される第１パルス列信
号列の立ち上がりから所定時間遅延した時点で第１の遅
延信号を発生し、該第１の遅延信号の発生後の前記第１
パルス列信号の立ち下がりから所定時間遅延した時点で
第２の遅延信号を発生する遅延信号発生手段と、 前記遅延信号発生手段で発生された第１及び第２の遅延
信号に基づいて第２パルス列信号を生成し、これを出力
するパルス列出力手段とを備えることを特徴とする請求
項１に記載のパルス発生装置。2. The method according to claim 1, wherein said generating means generates a first delay signal at a point of time when a predetermined time has elapsed from a rise of a first pulse train signal train output from said duty reproducing means. The first of
Delay signal generating means for generating a second delay signal at a time delayed by a predetermined time from the fall of the pulse train signal; and a second pulse train signal based on the first and second delay signals generated by the delay signal generating means 2. A pulse generator according to claim 1, further comprising: a pulse train output unit that generates the pulse signal and outputs the pulse train. 【請求項３】 前記遅延信号発生手段において、前記第
１パルス列信号の周期をＴ、ｎを正の整数とした場合
に、前記第１及び第２の遅延信号を発生するための遅延
時間ｔｄは、ｎ×Ｔ＜ｔｄ＜（ｎ×Ｔ＋（１／２）×
Ｔ）で表され、 前記パルス発生手段は、前記第１及び第２の遅延信号の
発生に従って信号のハイレベル及びローレベルを切り換
えることにより、周期（２ｎ＋１）×Ｔの第２パルス列
信号を発生することを特徴とする請求項２に記載のパル
ス発生装置。3. The delay signal generation means, wherein when the period of the first pulse train signal is T and n is a positive integer, a delay time td for generating the first and second delay signals is: , NxT <td <(nxT + (1/2) x
T), wherein the pulse generation means generates a second pulse train signal having a period (2n + 1) × T by switching between a high level and a low level of the signal in accordance with the generation of the first and second delay signals. The pulse generator according to claim 2, wherein: 【請求項４】 前記第２パルス列信号の前記第１パルス
列に対する位相を変更するために、前記遅延時間ｔｄを
ｎ×Ｔ＜ｔｄ＜（ｎ×Ｔ＋（Ｔ／２））の範囲で変更す
る変更手段を更に備えることを特徴とする請求項３に記
載のパルス発生装置。4. A change for changing the delay time td in a range of n × T <td <(n × T + (T / 2)) in order to change the phase of the second pulse train signal with respect to the first pulse train. The pulse generator according to claim 3, further comprising a unit. 【請求項５】 前記変更手段は、入力されたＮビットデ
ータをアナログ信号に変換するＮビットＤ／Ａ変換手段
と、前記Ｄ／Ａ変換手段よりのアナログ出力に基づいて
前記遅延時間ｔｄを制御する制御手段とを有することを
特徴とする請求項４に記載のパルス発生装置。5. An N-bit D / A converter for converting input N-bit data into an analog signal, and the delay unit controls the delay time td based on an analog output from the D / A converter. 5. The pulse generator according to claim 4, further comprising control means for performing the operation. 【請求項６】 前記第１パルス列信号と、該第１パルス
列信号を反転して得られたパルス列信号のいずれかを選
択して第１パルス列信号として前記発生手段に供給する
選択手段を更に備えることを特徴とする請求項１に記載
のパルス発生装置。6. A signal processing apparatus further comprising a selection unit that selects one of the first pulse train signal and a pulse train signal obtained by inverting the first pulse train signal and supplies the selected signal to the generation unit as a first pulse train signal. The pulse generator according to claim 1, wherein: 【請求項７】 前記第１パルス列信号と、該第１パルス
列信号の最初の所定周期分をマスクして得られるパルス
列信号のいずれかを選択して第１パルス列信号として前
記発生手段に供給する選択手段を更に備えることを特徴
とする請求項１に記載のパルス発生装置。7. A selection method for selecting one of the first pulse train signal and a pulse train signal obtained by masking a first predetermined period of the first pulse train signal and supplying the selected pulse train signal to the generating means as a first pulse train signal. The pulse generator according to claim 1, further comprising a unit. 【請求項８】 前記遅延時間ｔｄが、ｔｄ＜ｎ×Ｔ、あ
るいはｔｄ＞（ｎ×Ｔ＋（Ｔ／２））になったことを検
出する誤動作検出手段と、 前記誤動作検出手段の出力に応じて前記ＮビットＤ／Ａ
変換手段の入力データを最小位ビット分大きくまたは小
さくするデータ変換手段とを更に備えることを特徴とす
る請求項５に記載のパルス発生装置。8. A malfunction detecting means for detecting that the delay time td has become td <n × T or td> (n × T + (T / 2)), and according to an output of the malfunction detecting means. And the N-bit D / A
6. The pulse generator according to claim 5, further comprising a data conversion unit for increasing or decreasing the input data of the conversion unit by the least significant bit. 【請求項９】 前記発生手段は、 前記デューティ再生手段より出力される第１パルス列信
号列のハイレベル時間の累積が所定累積時間に達した時
点で第１の遅延信号を発生し、該第１の遅延信号の発生
後の前記第１パルス列のローレベル時間の累積が所定累
積時間に達した時点で第２の遅延信号を発生する遅延信
号発生手段と、 前記遅延信号発生手段で発生された第１及び第２の遅延
信号に基づいて第２パルス列信号を生成し、これを出力
するパルス列出力手段とを備えることを特徴とする請求
項１に記載のパルス発生装置。9. The method according to claim 1, wherein the generation unit generates a first delay signal when the accumulation of the high-level time of the first pulse train signal sequence output from the duty reproduction unit reaches a predetermined accumulation time. Delay signal generation means for generating a second delay signal when the accumulation of the low-level time of the first pulse train after the generation of the delay signal reaches a predetermined accumulation time; 2. The pulse generator according to claim 1, further comprising: a pulse train output unit that generates a second pulse train signal based on the first and second delay signals and outputs the second pulse train signal. 【請求項１０】 前記遅延信号発生手段において、前記
第１パルス列信号の周期をＴ、ｎを正の整数とした場合
に、前記第１及び第２の遅延信号を発生するための所定
累積時間ｔｄは、ｎ×（Ｔ／２）＜ｔｄ＜（（ｎ＋１）
×（Ｔ／２））で表され、 前記パルス発生手段は、前記第１及び第２の遅延信号の
発生に従って信号のハイレベル及びローレベルを切り換
えることにより、周期（２ｎ＋１）×Ｔの第２パルス列
信号を発生することを特徴とする請求項９に記載のパル
ス発生装置。10. A predetermined accumulated time td for generating the first and second delay signals when the period of the first pulse train signal is T and n is a positive integer. Is n × (T / 2) <td <((n + 1)
× (T / 2)), and the pulse generation means switches the high level and the low level of the signal in accordance with the generation of the first and second delay signals, so that the second pulse of the period (2n + 1) × T The pulse generator according to claim 9, wherein the pulse generator generates a pulse train signal. 【請求項１１】 前記第２パルス列信号の前記第１パル
ス列に対する位相を変更するために、前記遅延時間ｔｄ
をｎ×（Ｔ／２）＜ｔｄ＜（（ｎ＋１）×（Ｔ／２））
の範囲で変更する変更手段を更に備えることを特徴とす
る請求項１０に記載のパルス発生装置。11. The delay time td for changing a phase of the second pulse train signal with respect to the first pulse train.
Is given by n × (T / 2) <td <((n + 1) × (T / 2))
11. The pulse generator according to claim 10, further comprising a change unit that changes the range of the pulse generation. 【請求項１２】 入力クロック信号の所定数倍の周期の
パルスを出力するパルス発生方法であって、 前記入力クロック信号のパルス幅デューディを再生した
第１パルス列信号を発生するデューティ再生工程と、 前記デューティ再生工程より出力される第１パルス列信
号の立ち上がりから所定時間遅延させて信号レベルを切
り換えるとともに、該信号レベルの切り換え後の前記第
１パルス列信号の立ち下がりから所定時間遅延させて該
信号レベルを切り換えることにより、前記第１パルス列
信号の整数倍の周期を有する第２パルス列信号を発生す
る発生工程とを備えることを特徴とするパルス発生方
法。12. A pulse generating method for outputting a pulse having a cycle that is a predetermined number of times as long as an input clock signal, comprising: a duty reproducing step of generating a first pulse train signal obtained by reproducing a pulse width duty of the input clock signal; The signal level is switched by delaying a predetermined time from the rise of the first pulse train signal output from the duty regeneration step, and the signal level is delayed by a predetermined time from the fall of the first pulse train signal after the switch of the signal level to reduce the signal level. Generating a second pulse train signal having a cycle that is an integral multiple of the first pulse train signal by switching.