JP2001185703A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＤＲＡＭセルとロジックを混載したＬＳＩデ
バイスにおけるアスペクト比の大きいコンタクト構造に
おいて、素子分離絶縁膜および不純物拡散層のオーバエ
ッチングを抑制して、接合リークを抑制することを課題
とする。 【解決手段】 周辺ＭＯＳトランジスタを覆う第１エッ
チングストッパ層１２１と、ＤＲＡＭメモリセルのキャ
パシタ部上層に第２エッチングストッパ層１２２が形成
され、周辺ＭＯＳトランジスタの不純物拡散層１１３
は、第１、第２エッチングストッパ層１２１、１２２を
貫通する電極層１３１により、上記キャパシタ部上層に
形成された金属配線層と接続され、不純物拡散層１１３
の少なくとも一つは素子分離絶縁膜１０２の境界上に電
極層１３１を接続し、素子分離絶縁膜１０２上に形成さ
れた電極層１３１の底部の不純物拡散層１１３表面から
の深さ寸法は、不純物拡散層１１３の接合深さ寸法もよ
り短く形成されたものである。
バイスにおけるアスペクト比の大きいコンタクト構造に
おいて、素子分離絶縁膜および不純物拡散層のオーバエ
ッチングを抑制して、接合リークを抑制することを課題
とする。 【解決手段】 周辺ＭＯＳトランジスタを覆う第１エッ
チングストッパ層１２１と、ＤＲＡＭメモリセルのキャ
パシタ部上層に第２エッチングストッパ層１２２が形成
され、周辺ＭＯＳトランジスタの不純物拡散層１１３
は、第１、第２エッチングストッパ層１２１、１２２を
貫通する電極層１３１により、上記キャパシタ部上層に
形成された金属配線層と接続され、不純物拡散層１１３
の少なくとも一つは素子分離絶縁膜１０２の境界上に電
極層１３１を接続し、素子分離絶縁膜１０２上に形成さ
れた電極層１３１の底部の不純物拡散層１１３表面から
の深さ寸法は、不純物拡散層１１３の接合深さ寸法もよ
り短く形成されたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ＤＲＡＭのキャパシタ上層
に形成した金属配線層から半導体基板上に形成された不
純物拡散層とゲート電極に接続するコンタクトを接合リ
ークを増大させることなく安定して形成できるデバイス
構造とその製造方法に関するものである。
その製造方法に関し、特に、ＤＲＡＭのキャパシタ上層
に形成した金属配線層から半導体基板上に形成された不
純物拡散層とゲート電極に接続するコンタクトを接合リ
ークを増大させることなく安定して形成できるデバイス
構造とその製造方法に関するものである。
【０００２】
【従来の技術】従来のＤＲＡＭセルとロジックを混載し
たＬＳＩデバイスについて図３７、図３８、図３９によ
り説明する。
たＬＳＩデバイスについて図３７、図３８、図３９によ
り説明する。
【０００３】図３８は、一個のＭＯＳトランジスタを中
心にした拡大断面図である。図３８に示すように、半導
体基板９１表面に、ＤＲＡＭセルの上層に形成した金属
配線層（図示せず）から半導体基板９１上に形成された
不純物拡散層９３とゲート電極９２に接続するようにコ
ンタクトホール９４が設けられている。ＤＲＡＭメモリ
セルのキャパシタは、高密度化を達成しようとすると、
キャパシタの占有面積を増大させることなく容量を大き
く確保する必要があり、高さを高く形成することが要求
される。そのため、非常に深いコンタクトが必要になる
ので、その分だけ長くエッチング工程を行う必要があ
り、これに伴いコンタクトホール９４も過剰にエッチン
グされてしまいがちである。
心にした拡大断面図である。図３８に示すように、半導
体基板９１表面に、ＤＲＡＭセルの上層に形成した金属
配線層（図示せず）から半導体基板９１上に形成された
不純物拡散層９３とゲート電極９２に接続するようにコ
ンタクトホール９４が設けられている。ＤＲＡＭメモリ
セルのキャパシタは、高密度化を達成しようとすると、
キャパシタの占有面積を増大させることなく容量を大き
く確保する必要があり、高さを高く形成することが要求
される。そのため、非常に深いコンタクトが必要になる
ので、その分だけ長くエッチング工程を行う必要があ
り、これに伴いコンタクトホール９４も過剰にエッチン
グされてしまいがちである。
【０００４】図３８に図示されるように、コンタクトホ
ール９４のアスペクト比（「コンタクトの深さ」／「コ
ンタクトホールの直径」の比）は５から１０になり、半
導体基板９１の不純物拡散層９３や素子間分離膜（図示
せず）をエッチングにより削ることなく形成することが
非常に困難であり、最悪は接合界面を越えて開口が形成
され、接合リークの増大を招いてしまう。
ール９４のアスペクト比（「コンタクトの深さ」／「コ
ンタクトホールの直径」の比）は５から１０になり、半
導体基板９１の不純物拡散層９３や素子間分離膜（図示
せず）をエッチングにより削ることなく形成することが
非常に困難であり、最悪は接合界面を越えて開口が形成
され、接合リークの増大を招いてしまう。
【０００５】そこで特開平10-79430号公報には、改良技
術として、半導体基板上のコンタクト開口部にエッチン
グストッパ層となるシリコン窒化膜を形成することによ
り不純物拡散層をエッチングにより削ることなく形成し
接合リークの増大を防止する技術が開示されている。
術として、半導体基板上のコンタクト開口部にエッチン
グストッパ層となるシリコン窒化膜を形成することによ
り不純物拡散層をエッチングにより削ることなく形成し
接合リークの増大を防止する技術が開示されている。
【０００６】一方、図３７に示すように、ＤＲＡＭセル
とロジックを混載したＬＳＩデバイスにおいては、不純
物拡散層９３とそれに接続するコンタクトホール９４と
の位置合わせマージンを大きくとることができず、図３
７に描かれるように、コンタクトホール９４は不純物拡
散層９３と素子分離絶縁膜９５との境界に開口すること
がある。
とロジックを混載したＬＳＩデバイスにおいては、不純
物拡散層９３とそれに接続するコンタクトホール９４と
の位置合わせマージンを大きくとることができず、図３
７に描かれるように、コンタクトホール９４は不純物拡
散層９３と素子分離絶縁膜９５との境界に開口すること
がある。
【０００７】このような場合、不純物拡散層９３直上に
形成するエッチングストッパ層が不十分な膜厚である
と、素子分離絶縁膜９５をもエッチングし、不純物領域
面をこえるまで深くエッチングした場合には、接合リー
クの原因になる。これを防ぐには、エッチングストッパ
層を厚く形成する必要がある。
形成するエッチングストッパ層が不十分な膜厚である
と、素子分離絶縁膜９５をもエッチングし、不純物領域
面をこえるまで深くエッチングした場合には、接合リー
クの原因になる。これを防ぐには、エッチングストッパ
層を厚く形成する必要がある。
【０００８】しかしながら、図３９に示すように、エッ
チングストッパ層９６を厚く形成すれば、後に形成され
る層間絶縁膜９７中にボイド（空洞）９８を発生する原
因になる。もしくはエッチングストッパ膜９６として窒
化膜を用いれば比誘電率が高い分、配線間容量を上げる
原因になり、ひいてはデバイス高速化を阻害するという
別の問題が生じてくる。図３９は従来技術の問題点の説
明図であり、（ａ）（ｂ）それぞれは装置要部の断面を
模式的に示すものである。
チングストッパ層９６を厚く形成すれば、後に形成され
る層間絶縁膜９７中にボイド（空洞）９８を発生する原
因になる。もしくはエッチングストッパ膜９６として窒
化膜を用いれば比誘電率が高い分、配線間容量を上げる
原因になり、ひいてはデバイス高速化を阻害するという
別の問題が生じてくる。図３９は従来技術の問題点の説
明図であり、（ａ）（ｂ）それぞれは装置要部の断面を
模式的に示すものである。
【０００９】図３９中、（ａ）に示すように、ゲート電
極９９の両脇に絶縁膜サイドウォール９１０を形成し、
その後全面形成したエッチングストッパ膜（シリコン窒
化膜）９６の厚さが薄い場合には、その上に層間絶縁膜
９７を埋め込む場合にも通常用いられるＣＶＤ（化学的
気相成長）法にてゲート電極９９間に容易に埋め込みが
できる。シリコン窒化膜が薄いので、その分ゲート電極
９９相互の間隔が十分確保できるからである。
極９９の両脇に絶縁膜サイドウォール９１０を形成し、
その後全面形成したエッチングストッパ膜（シリコン窒
化膜）９６の厚さが薄い場合には、その上に層間絶縁膜
９７を埋め込む場合にも通常用いられるＣＶＤ（化学的
気相成長）法にてゲート電極９９間に容易に埋め込みが
できる。シリコン窒化膜が薄いので、その分ゲート電極
９９相互の間隔が十分確保できるからである。
【００１０】しかし、エッチングストッパ膜９６として
の十分な機能を果たさせようとして（ｂ）のように膜厚
をかなり増やした場合には、ゲート電極９９間の隙間が
異常接近してスリットのようになるため、後で層間絶縁
膜９７をＣＶＤ形成しようとしてもボイド（空洞）９８
が生じるために、加熱リフローしたとしても埋め込めな
い。このように、エッチングストッパ膜９６が厚くなっ
て層間絶縁膜９７中にボイド（空洞）９８が発生する
と、ＤＲＡＭセル内の自己整合的コンタクト部のポリシ
リコン電極がボイド９８を介してショートするので、著
しく製品の歩留りを落とすことになる。
の十分な機能を果たさせようとして（ｂ）のように膜厚
をかなり増やした場合には、ゲート電極９９間の隙間が
異常接近してスリットのようになるため、後で層間絶縁
膜９７をＣＶＤ形成しようとしてもボイド（空洞）９８
が生じるために、加熱リフローしたとしても埋め込めな
い。このように、エッチングストッパ膜９６が厚くなっ
て層間絶縁膜９７中にボイド（空洞）９８が発生する
と、ＤＲＡＭセル内の自己整合的コンタクト部のポリシ
リコン電極がボイド９８を介してショートするので、著
しく製品の歩留りを落とすことになる。
【００１１】エッチングストッパ層９６を層間絶縁膜９
７の中間層に形成することは、先行技術特開平10-79430
号公報には記載されていないが、先行技術特開平7-1308
73号公報には、シリンダー型キャパシタを形成する際の
等方的エッチングに対するストッパ層を形成する技術が
開示されている。この２件の先行技術を組み合わせれば
中間層にエッチングストッパ層を形成することは容易に
発明できる。しかし、エッチング層を多層に分けること
は記載されておらず、かつ、単に２層に分けても最下層
の第１エッチングストッパ層を厚くすると、上述したＤ
ＲＡＭメモリセル埋め込みにおいて、例えば層間絶縁膜
形成時にボイド（空洞）が発生する。
７の中間層に形成することは、先行技術特開平10-79430
号公報には記載されていないが、先行技術特開平7-1308
73号公報には、シリンダー型キャパシタを形成する際の
等方的エッチングに対するストッパ層を形成する技術が
開示されている。この２件の先行技術を組み合わせれば
中間層にエッチングストッパ層を形成することは容易に
発明できる。しかし、エッチング層を多層に分けること
は記載されておらず、かつ、単に２層に分けても最下層
の第１エッチングストッパ層を厚くすると、上述したＤ
ＲＡＭメモリセル埋め込みにおいて、例えば層間絶縁膜
形成時にボイド（空洞）が発生する。
【００１２】
【発明が解決しようとする課題】本発明は、ＤＲＡＭセ
ルとロジックを混載したＬＳＩデバイスにおいて、金属
層から半導体基板上に形成された不純物拡散層とゲート
電極とのアスペクト比の大きいコンタクトホールを形成
する際にそのホールが不純物拡散層と位置ずれした場合
でもそのオーバエッチングによる素子分離絶縁膜および
不純物拡散層のエッチングを抑制して、接合リークを抑
える。さらに、第１エッチングストッパ層を形成するＤ
ＲＡＭセルの埋め込みにおいてボイド（空洞）の発生を
防止する。
ルとロジックを混載したＬＳＩデバイスにおいて、金属
層から半導体基板上に形成された不純物拡散層とゲート
電極とのアスペクト比の大きいコンタクトホールを形成
する際にそのホールが不純物拡散層と位置ずれした場合
でもそのオーバエッチングによる素子分離絶縁膜および
不純物拡散層のエッチングを抑制して、接合リークを抑
える。さらに、第１エッチングストッパ層を形成するＤ
ＲＡＭセルの埋め込みにおいてボイド（空洞）の発生を
防止する。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
め、本発明では例えば以下の構成を手段とする。
め、本発明では例えば以下の構成を手段とする。
【００１４】ＤＲＡＭメモリセルと周辺ＭＯＳトランジ
スタを有する半導体装置において、周辺ＭＯＳトランジ
スタのゲート電極を含む表面を覆うように第１エッチン
グストッパ層となる絶縁膜が形成され、前記ＤＲＡＭメ
モリセルのキャパシタ部の上層ないし下層のうちの少な
くとも一方に第２エッチングストッパ層が形成され、前
記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極
は、前記第１エッチングストッパ層と前記第２エッチン
グストッパ層を貫通する電極層により、前記ＤＲＡＭメ
モリセルのキャパシタ部上層に形成された金属配線層と
接続され、更に（ａ）前記不純物拡散層の少なくとも一
つは、前記電極層が該不純物拡散層と素子分離絶縁膜の
境界上に接続され、前記素子分離絶縁膜上に形成された
前記電極層の底部の前記不純物拡散層表面からの深さ寸
法は、前記不純物拡散層の接合深さおよび前記第１エッ
チングストッパ層の厚さ寸法のうち、いずれか一方より
短いことを特徴としている半導体装置である。
スタを有する半導体装置において、周辺ＭＯＳトランジ
スタのゲート電極を含む表面を覆うように第１エッチン
グストッパ層となる絶縁膜が形成され、前記ＤＲＡＭメ
モリセルのキャパシタ部の上層ないし下層のうちの少な
くとも一方に第２エッチングストッパ層が形成され、前
記周辺ＭＯＳトランジスタの不純物拡散層とゲート電極
は、前記第１エッチングストッパ層と前記第２エッチン
グストッパ層を貫通する電極層により、前記ＤＲＡＭメ
モリセルのキャパシタ部上層に形成された金属配線層と
接続され、更に（ａ）前記不純物拡散層の少なくとも一
つは、前記電極層が該不純物拡散層と素子分離絶縁膜の
境界上に接続され、前記素子分離絶縁膜上に形成された
前記電極層の底部の前記不純物拡散層表面からの深さ寸
法は、前記不純物拡散層の接合深さおよび前記第１エッ
チングストッパ層の厚さ寸法のうち、いずれか一方より
短いことを特徴としている半導体装置である。
【００１５】（ｂ）前記ＤＲＡＭメモリセル領域のワー
ド・トランジスタ上には、前記周辺ＭＯＳトランジスタ
のサイドウォール形成層と前記第１エッチングストッパ
層が積層されて形成され、前記周辺ＭＯＳトランジスタ
のサイドウォール形成層と前記第１エッチングストッパ
層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワ
ード・トランジスタの最小間隔の１／４以上かつ１／２
以下としたことを特徴としている半導体装置である。
ド・トランジスタ上には、前記周辺ＭＯＳトランジスタ
のサイドウォール形成層と前記第１エッチングストッパ
層が積層されて形成され、前記周辺ＭＯＳトランジスタ
のサイドウォール形成層と前記第１エッチングストッパ
層の積層膜の膜厚は、前記ＤＲＡＭメモリセル領域のワ
ード・トランジスタの最小間隔の１／４以上かつ１／２
以下としたことを特徴としている半導体装置である。
【００１６】本発明の半導体装置は、ＤＲＡＭメモリセ
ルと周辺ＭＯＳトランジスタを有する半導体装置におい
て、周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲ
ート電極上とを覆うように第１エッチングストッパ層と
なる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャ
パシタ部の上層もしくはその下層、または前記ＤＲＡＭ
メモリセルのキャパシタ部の上層およびその下層に第２
エッチングストッパ層が形成され、前記周辺ＭＯＳトラ
ンジスタの不純物拡散層とゲート電極は、前記第１エッ
チングストッパ層と前記第２エッチングストッパ層を貫
通する電極層により、前記ＤＲＡＭメモリセルのキャパ
シタ部上層に形成された金属配線層と接続され、前記不
純物拡散層の少なくとも一つは、前記電極層が該不純物
拡散層と素子分離絶縁膜の境界上に接続され、前記素子
分離絶縁膜上に形成された前記電極層の底部の前記不純
物拡散層表面からの深さ寸法は、前記不純物拡散層の接
合深さ寸法もより短く形成された半導体装置である。
ルと周辺ＭＯＳトランジスタを有する半導体装置におい
て、周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲ
ート電極上とを覆うように第１エッチングストッパ層と
なる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャ
パシタ部の上層もしくはその下層、または前記ＤＲＡＭ
メモリセルのキャパシタ部の上層およびその下層に第２
エッチングストッパ層が形成され、前記周辺ＭＯＳトラ
ンジスタの不純物拡散層とゲート電極は、前記第１エッ
チングストッパ層と前記第２エッチングストッパ層を貫
通する電極層により、前記ＤＲＡＭメモリセルのキャパ
シタ部上層に形成された金属配線層と接続され、前記不
純物拡散層の少なくとも一つは、前記電極層が該不純物
拡散層と素子分離絶縁膜の境界上に接続され、前記素子
分離絶縁膜上に形成された前記電極層の底部の前記不純
物拡散層表面からの深さ寸法は、前記不純物拡散層の接
合深さ寸法もより短く形成された半導体装置である。
【００１７】さらに、本発明の他の半導体装置は、前記
不純物拡散層の少なくとも一つは、前記電極層が該不純
物拡散層と素子分離絶縁膜の境界上に接続され、前記素
子分離絶縁膜上に形成された上記電極層の底部の前記不
純物拡散層表面からの深さ寸法は、前記第１エッチング
ストッパ層の厚さ寸法より短く形成された半導体装置で
ある。
不純物拡散層の少なくとも一つは、前記電極層が該不純
物拡散層と素子分離絶縁膜の境界上に接続され、前記素
子分離絶縁膜上に形成された上記電極層の底部の前記不
純物拡散層表面からの深さ寸法は、前記第１エッチング
ストッパ層の厚さ寸法より短く形成された半導体装置で
ある。
【００１８】さらに、本発明の他の半導体装置は、前記
周辺ＭＯＳトランジスタのサイドウォール形成層と前記
第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲ
ＡＭメモリセル領域のワード・トランジスタの最小間隔
の１／４以上かつ１／２以下とした半導体装置である。
周辺ＭＯＳトランジスタのサイドウォール形成層と前記
第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲ
ＡＭメモリセル領域のワード・トランジスタの最小間隔
の１／４以上かつ１／２以下とした半導体装置である。
【００１９】さらに、本発明の他の半導体装置は、前記
周辺ＭＯＳトランジスタのサイドウォール形成層と前記
第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲ
ＡＭメモリセル領域のワード・トランジスタの最小間隔
の１／４以上かつ１／３以下とした半導体装置である。
周辺ＭＯＳトランジスタのサイドウォール形成層と前記
第１エッチングストッパ層の積層膜の膜厚は、前記ＤＲ
ＡＭメモリセル領域のワード・トランジスタの最小間隔
の１／４以上かつ１／３以下とした半導体装置である。
【００２０】さらに、本発明の他の半導体装置は、前記
周辺ＭＯＳトランジスタのゲート電極の少なくとも一つ
は、前記第１エッチングストッパ層と前記第２エッチン
グストッパ層を貫通する電極層が、前記ゲート電極と前
記ゲート電極側壁に形成されたサイドウォール絶縁膜の
境界上に接続され、前記サイドウォール絶縁膜上に形成
された前記電極層の底部の素子分離絶縁膜上面からの深
さ寸法は、前記素子分離絶縁膜底部の深さ寸法よりも短
く形成された半導体装置である。
周辺ＭＯＳトランジスタのゲート電極の少なくとも一つ
は、前記第１エッチングストッパ層と前記第２エッチン
グストッパ層を貫通する電極層が、前記ゲート電極と前
記ゲート電極側壁に形成されたサイドウォール絶縁膜の
境界上に接続され、前記サイドウォール絶縁膜上に形成
された前記電極層の底部の素子分離絶縁膜上面からの深
さ寸法は、前記素子分離絶縁膜底部の深さ寸法よりも短
く形成された半導体装置である。
【００２１】本発明の半導体装置は、ＤＲＡＭメモリセ
ルと周辺ＭＯＳトランジスタを有する半導体装置におい
て、周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲ
ート電極上とを覆うように第１エッチングストッパ層と
なる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャ
パシタ部の上層もしくはその下層、または前記ＤＲＡＭ
メモリセルのキャパシタ部の上層およびその下層に第２
エッチングストッパ層が形成され、前記第２エッチング
ストッパ層を貫通して前記ＤＲＡＭメモリセルのビット
線に接続される電極層は、少なくとも一つは素子分離絶
縁膜上に配置されていて、前記電極層の底部の前記素子
分離絶縁膜表面からの深さ寸法は、前記素子分離絶縁膜
の厚さ寸法もより短く形成された半導体装置である。
ルと周辺ＭＯＳトランジスタを有する半導体装置におい
て、周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲ
ート電極上とを覆うように第１エッチングストッパ層と
なる絶縁膜が形成され、前記ＤＲＡＭメモリセルのキャ
パシタ部の上層もしくはその下層、または前記ＤＲＡＭ
メモリセルのキャパシタ部の上層およびその下層に第２
エッチングストッパ層が形成され、前記第２エッチング
ストッパ層を貫通して前記ＤＲＡＭメモリセルのビット
線に接続される電極層は、少なくとも一つは素子分離絶
縁膜上に配置されていて、前記電極層の底部の前記素子
分離絶縁膜表面からの深さ寸法は、前記素子分離絶縁膜
の厚さ寸法もより短く形成された半導体装置である。
【００２２】さらに、本発明の他の半導体装置は、前記
第２エッチングストッパ層を貫通して前記ＤＲＡＭメモ
リセルのビット線に接続される電極層は、少なくとも一
つは不純物拡散領域上に配置され、前記不純物拡散領域
上に配置された前記電極層のうち前記第１エッチングス
トッパ層を貫通して前記不純物拡散領域に達した電極層
の底部の前記不純物拡散領域表面からの深さ寸法は、前
記不純物拡散領域の接合深さ寸法より短く形成された半
導体装置である。また、前記電極層が接続される前記不
純物拡散層の電位と前記ＤＲＡＭメモリセルのビット線
の電位とは同電位を有している。
第２エッチングストッパ層を貫通して前記ＤＲＡＭメモ
リセルのビット線に接続される電極層は、少なくとも一
つは不純物拡散領域上に配置され、前記不純物拡散領域
上に配置された前記電極層のうち前記第１エッチングス
トッパ層を貫通して前記不純物拡散領域に達した電極層
の底部の前記不純物拡散領域表面からの深さ寸法は、前
記不純物拡散領域の接合深さ寸法より短く形成された半
導体装置である。また、前記電極層が接続される前記不
純物拡散層の電位と前記ＤＲＡＭメモリセルのビット線
の電位とは同電位を有している。
【００２３】本発明の半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法において、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に前記ＤＲＡＭメモリセル
のワード・トランジスタと前記周辺ＭＯＳトランジスタ
を形成する工程と、前記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜が形成する工程と、前記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により前記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、前記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、前記第２エッチングストッパ層上に前記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、前
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、前記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、前記開口部におい
て第２エッチングストッパ層と前記層間絶縁膜をエッチ
ング除去し、さらに、前記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、前記開口部にお
いて前記第１エッチングストッパ層をエッチング除去
し、前記開口部の少なくとも一つを、前記不純物拡散層
と前記素子分離絶縁膜の境界上に形成し、かつ前記開口
部の底部の前記素子分離絶縁膜上面からの深さ寸法は、
（ｃ）前記不純物拡散層の接合深さ寸法よりも小さく形
成するか、もしくは、（ｄ）前記第１エッチングストッ
パ層の厚さ寸法よりも小さく形成する工程と、前記開口
部内に電極層を形成する工程と、前記電極層と接続され
る金属配線層を形成する工程とを備えた半導体装置の製
造方法である。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法において、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に前記ＤＲＡＭメモリセル
のワード・トランジスタと前記周辺ＭＯＳトランジスタ
を形成する工程と、前記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜が形成する工程と、前記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により前記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、前記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、前記第２エッチングストッパ層上に前記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、前
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、前記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、前記開口部におい
て第２エッチングストッパ層と前記層間絶縁膜をエッチ
ング除去し、さらに、前記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、前記開口部にお
いて前記第１エッチングストッパ層をエッチング除去
し、前記開口部の少なくとも一つを、前記不純物拡散層
と前記素子分離絶縁膜の境界上に形成し、かつ前記開口
部の底部の前記素子分離絶縁膜上面からの深さ寸法は、
（ｃ）前記不純物拡散層の接合深さ寸法よりも小さく形
成するか、もしくは、（ｄ）前記第１エッチングストッ
パ層の厚さ寸法よりも小さく形成する工程と、前記開口
部内に電極層を形成する工程と、前記電極層と接続され
る金属配線層を形成する工程とを備えた半導体装置の製
造方法である。
【００２４】さらに、本発明の他の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法において、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に前記ＤＲＡＭメモリセル
のワード・トランジスタのゲート電極と前記周辺ＭＯＳ
トランジスタのゲート電極を形成する工程と、前記ＤＲ
ＡＭメモリセルのワード・トランジスタのゲート電極と
前記周辺ＭＯＳトランジスタのゲート電極を覆ってサイ
ドウォール形成層となる絶縁膜を形成し、前記周辺ＭＯ
Ｓトランジスタ形成領域のみ前記サイドウォール形成層
を異方性エッチングして周辺ＭＯＳトランジスタのゲー
ト側壁にサイドウォールを形成し、かつ前記ＤＲＡＭメ
モリセル形成領域には前記サイドウォール形成層を残す
工程と、前記周辺ＭＯＳトランジスタ形成領域の不純物
拡散領域とゲート電極上に第１エッチングストッパ層と
なる絶縁膜を、前記サイドウォール形成層と前記第１エ
ッチングストッパ層の積層膜の膜厚が前記ＤＲＡＭメモ
リセルのワード・トランジスタの最小間隔の１／４以上
かつ１／２以下の膜厚で形成する工程と、前記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により前記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、前記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、前記第２エッチングストッパ層上に前記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、前
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、前記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、前記開口部におい
て第２エッチングストッパ層と前記層間絶縁膜をエッチ
ング除去し、さらに、前記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、前記開口部にお
いて前記第１エッチングストッパ層をエッチング除去す
る工程と、前記開口部内に電極層を形成する工程と、前
記電極層と接続される金属配線層を形成する工程とを備
えた半導体装置の製造方法である。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法において、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に前記ＤＲＡＭメモリセル
のワード・トランジスタのゲート電極と前記周辺ＭＯＳ
トランジスタのゲート電極を形成する工程と、前記ＤＲ
ＡＭメモリセルのワード・トランジスタのゲート電極と
前記周辺ＭＯＳトランジスタのゲート電極を覆ってサイ
ドウォール形成層となる絶縁膜を形成し、前記周辺ＭＯ
Ｓトランジスタ形成領域のみ前記サイドウォール形成層
を異方性エッチングして周辺ＭＯＳトランジスタのゲー
ト側壁にサイドウォールを形成し、かつ前記ＤＲＡＭメ
モリセル形成領域には前記サイドウォール形成層を残す
工程と、前記周辺ＭＯＳトランジスタ形成領域の不純物
拡散領域とゲート電極上に第１エッチングストッパ層と
なる絶縁膜を、前記サイドウォール形成層と前記第１エ
ッチングストッパ層の積層膜の膜厚が前記ＤＲＡＭメモ
リセルのワード・トランジスタの最小間隔の１／４以上
かつ１／２以下の膜厚で形成する工程と、前記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により前記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、前記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、前記第２エッチングストッパ層上に前記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、前
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、前記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、前記開口部におい
て第２エッチングストッパ層と前記層間絶縁膜をエッチ
ング除去し、さらに、前記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、前記開口部にお
いて前記第１エッチングストッパ層をエッチング除去す
る工程と、前記開口部内に電極層を形成する工程と、前
記電極層と接続される金属配線層を形成する工程とを備
えた半導体装置の製造方法である。
【００２５】さらに、本発明の他の製造方法は、前記第
１エッチングストッパ層となる絶縁膜を、前記サイドウ
ォール形成層と前記第１エッチングストッパ層の積層膜
の膜厚が前記ＤＲＡＭメモリセルのワード・トランジス
タの最小間隔の１／４以上かつ１／３以下の膜厚で形成
することを特徴とする半導体装置の製造方法である。
１エッチングストッパ層となる絶縁膜を、前記サイドウ
ォール形成層と前記第１エッチングストッパ層の積層膜
の膜厚が前記ＤＲＡＭメモリセルのワード・トランジス
タの最小間隔の１／４以上かつ１／３以下の膜厚で形成
することを特徴とする半導体装置の製造方法である。
【００２６】さらに、本発明の他の製造方法は、前記開
口部の少なくとも一つを、前記ゲート電極と前記サイド
ウォール絶縁膜の境界上に形成し、かつ前記サイドウォ
ール絶縁膜上に形成された開口部の底部の前記素子分離
絶縁膜上面からの深さ寸法は、前記素子分離絶縁膜の深
さ寸法よりも小さく形成することを特徴とする半導体装
置の製造方法である。
口部の少なくとも一つを、前記ゲート電極と前記サイド
ウォール絶縁膜の境界上に形成し、かつ前記サイドウォ
ール絶縁膜上に形成された開口部の底部の前記素子分離
絶縁膜上面からの深さ寸法は、前記素子分離絶縁膜の深
さ寸法よりも小さく形成することを特徴とする半導体装
置の製造方法である。
【００２７】さらに、本発明の他の製造方法は、前記第
２エッチングストッパ層上に前記ＤＲＡＭメモリセルの
キャパシタを形成する工程と、前記キャパシタ上に絶縁
膜を形成する工程と、該絶縁膜上でかつ前記周辺ＭＯＳ
トランジスタのゲート電極に第１の開口部を形成し、前
記第２エッチングストッパ層上で一旦エッチングを停止
させる工程と、前記第１の開口部において第２エッチン
グストッパ層と前記層間絶縁膜をエッチング除去し、さ
らに、前記第１エッチングストッパ層上で一旦エッチン
グを停止させる工程と、前記第１の開口部において前記
第１エッチングストッパ層をエッチング除去する工程
と、前記キャパシタ上に形成した絶縁膜を該絶縁膜上で
かつ前記周辺ＭＯＳトランジスタの不純物拡散領域上に
第２の開口部を形成し、前記第２エッチングストッパ層
上で一旦エッチングを停止させる工程と、前記第２の開
口部において前記第２エッチングストッパ層と前記層間
絶縁膜をエッチング除去し、さらに前記エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、前記第
２の開口部において前記第１エッチングストッパ層をエ
ッチング除去する工程と、前記第１の開口部内および第
２の開口部内に電極層を形成する工程と、前記電極層と
接続される金属配線層を形成する工程とを備えた半導体
装置の製造方法である。
２エッチングストッパ層上に前記ＤＲＡＭメモリセルの
キャパシタを形成する工程と、前記キャパシタ上に絶縁
膜を形成する工程と、該絶縁膜上でかつ前記周辺ＭＯＳ
トランジスタのゲート電極に第１の開口部を形成し、前
記第２エッチングストッパ層上で一旦エッチングを停止
させる工程と、前記第１の開口部において第２エッチン
グストッパ層と前記層間絶縁膜をエッチング除去し、さ
らに、前記第１エッチングストッパ層上で一旦エッチン
グを停止させる工程と、前記第１の開口部において前記
第１エッチングストッパ層をエッチング除去する工程
と、前記キャパシタ上に形成した絶縁膜を該絶縁膜上で
かつ前記周辺ＭＯＳトランジスタの不純物拡散領域上に
第２の開口部を形成し、前記第２エッチングストッパ層
上で一旦エッチングを停止させる工程と、前記第２の開
口部において前記第２エッチングストッパ層と前記層間
絶縁膜をエッチング除去し、さらに前記エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、前記第
２の開口部において前記第１エッチングストッパ層をエ
ッチング除去する工程と、前記第１の開口部内および第
２の開口部内に電極層を形成する工程と、前記電極層と
接続される金属配線層を形成する工程とを備えた半導体
装置の製造方法である。
【００２８】さらに、本発明の他の製造方法は、前記第
２エッチングストッパ層上に等方性エッチングにより除
去可能な絶縁膜を形成する工程と、前記等方性エッチン
グにより除去可能な絶縁膜に選択的に開口部を形成し
て、ガイド開口部内に前記ＤＲＡＭメモリセルのキャパ
シタ下部電極を形成する工程と、前記第２のエッチング
ストッパ層を等方性エッチングのストッパとして前記等
方性エッチングにより除去可能な絶縁膜を除去する工程
と、記キャパシタ下部電極上にキャパシタ誘電体膜とキ
ャパシタ上部電極を形成する工程と、前記キャパシタ上
部電極上に絶縁膜を形成する工程と、該絶縁膜上に開口
部を形成し、前記第２エッチングストッパ層上で一旦エ
ッチングを停止させる工程と、前記開口部において第２
エッチングストッパ層と前記層間絶縁膜をエッチング除
去し、さらに、前記第１エッチングストッパ層上で一旦
エッチングを停止させる工程と、前記開口部において前
記第１エッチングストッパ層をエッチング除去する工程
と、前記開口部内に電極層を形成する工程と、前記電極
層と接続される金属配線層を形成する工程とを備えた半
導体装置の製造方法である。
２エッチングストッパ層上に等方性エッチングにより除
去可能な絶縁膜を形成する工程と、前記等方性エッチン
グにより除去可能な絶縁膜に選択的に開口部を形成し
て、ガイド開口部内に前記ＤＲＡＭメモリセルのキャパ
シタ下部電極を形成する工程と、前記第２のエッチング
ストッパ層を等方性エッチングのストッパとして前記等
方性エッチングにより除去可能な絶縁膜を除去する工程
と、記キャパシタ下部電極上にキャパシタ誘電体膜とキ
ャパシタ上部電極を形成する工程と、前記キャパシタ上
部電極上に絶縁膜を形成する工程と、該絶縁膜上に開口
部を形成し、前記第２エッチングストッパ層上で一旦エ
ッチングを停止させる工程と、前記開口部において第２
エッチングストッパ層と前記層間絶縁膜をエッチング除
去し、さらに、前記第１エッチングストッパ層上で一旦
エッチングを停止させる工程と、前記開口部において前
記第１エッチングストッパ層をエッチング除去する工程
と、前記開口部内に電極層を形成する工程と、前記電極
層と接続される金属配線層を形成する工程とを備えた半
導体装置の製造方法である。
【００２９】さらに、本発明の他の製造方法は、前記第
２エッチングストッパ層の前記ＤＲＡＭメモリセルの不
純物拡散領域に接続する電極層上に開口部を形成する工
程と、前記開口部側壁にサイドウォールを形成し、該開
口部よりもコンタクトホール計の小さいエッチング・マ
スクを形成し、前記ＤＲＡＭメモリセルも不純物拡散領
域に接続する電極層上に開口部を形成する工程と、前記
開口部を介して電極ＤＲＡＭメモリセルの不純物拡散領
域に接続されるＤＲＡＭキャパシタを形成する工程と、
前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜
上に開口部を形成し、前記第２エッチングストッパ層上
で一旦エッチングを停止させる工程と、前記開口部にお
いて第２エッチングストッパ層と前記層間絶縁膜をエッ
チング除去し、さらに、前記第１エッチングストッパ層
上で一旦エッチングを停止させる工程と、前記開口部に
おいて前記第１エッチングストッパ層をエッチング除去
する工程と、前記開口部内に電極層を形成する工程と、
前記電極層と接続される金属配線層を形成する工程とを
備えた半導体装置の製造方法である。
２エッチングストッパ層の前記ＤＲＡＭメモリセルの不
純物拡散領域に接続する電極層上に開口部を形成する工
程と、前記開口部側壁にサイドウォールを形成し、該開
口部よりもコンタクトホール計の小さいエッチング・マ
スクを形成し、前記ＤＲＡＭメモリセルも不純物拡散領
域に接続する電極層上に開口部を形成する工程と、前記
開口部を介して電極ＤＲＡＭメモリセルの不純物拡散領
域に接続されるＤＲＡＭキャパシタを形成する工程と、
前記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜
上に開口部を形成し、前記第２エッチングストッパ層上
で一旦エッチングを停止させる工程と、前記開口部にお
いて第２エッチングストッパ層と前記層間絶縁膜をエッ
チング除去し、さらに、前記第１エッチングストッパ層
上で一旦エッチングを停止させる工程と、前記開口部に
おいて前記第１エッチングストッパ層をエッチング除去
する工程と、前記開口部内に電極層を形成する工程と、
前記電極層と接続される金属配線層を形成する工程とを
備えた半導体装置の製造方法である。
【００３０】さらに、本発明の他の製造方法は、前記Ｄ
ＲＡＭメモリセルのキャパシタ下部電極上にキャパシタ
誘電体膜とキャパシタ上部電極を形成し、前記キャパシ
タ上部電極のエッチング加工時に前記第２エッチングス
トッパ層の少なくとも一部を除去する工程と、前記ＤＲ
ＡＭメモリセルのキャパシタ下部電極上に第３エッチン
グストッパ層を形成する工程と、前記第３のエッチング
ストッパ層上に絶縁膜を形成する工程と、該絶縁膜上に
開口部を形成し、前記第３エッチングストッパ層上で一
旦エッチングを停止させる工程と、前記開口部において
第３エッチングストッパ層と前記層間絶縁膜をエッチン
グ除去し、さらに、前記第１エッチングストッパ層上で
一旦エッチングを停止させる工程と、前記開口部におい
て前記第１エッチングストッパ層をエッチング除去する
工程と、前記開口部内に電極層を形成する工程と、前記
電極層と接続される金属配線層を形成する工程とを備え
た半導体装置の製造方法である。
ＲＡＭメモリセルのキャパシタ下部電極上にキャパシタ
誘電体膜とキャパシタ上部電極を形成し、前記キャパシ
タ上部電極のエッチング加工時に前記第２エッチングス
トッパ層の少なくとも一部を除去する工程と、前記ＤＲ
ＡＭメモリセルのキャパシタ下部電極上に第３エッチン
グストッパ層を形成する工程と、前記第３のエッチング
ストッパ層上に絶縁膜を形成する工程と、該絶縁膜上に
開口部を形成し、前記第３エッチングストッパ層上で一
旦エッチングを停止させる工程と、前記開口部において
第３エッチングストッパ層と前記層間絶縁膜をエッチン
グ除去し、さらに、前記第１エッチングストッパ層上で
一旦エッチングを停止させる工程と、前記開口部におい
て前記第１エッチングストッパ層をエッチング除去する
工程と、前記開口部内に電極層を形成する工程と、前記
電極層と接続される金属配線層を形成する工程とを備え
た半導体装置の製造方法である。
【００３１】〔作用〕ＤＲＡＭセルとロジックを混載し
た半導体装置（ＬＳＩデバイス）とその製造方法におい
て、ＤＲＡＭセルの上層に形成した金属配線層から半導
体基板上に形成された不純物拡散層とゲート電極に接続
するコンタクトをＤＲＡＭメモリセルのキャパシタ形成
層下に形成した第２エッチングストッパ層で一旦止め、
かつ、不純物拡散層とゲート電極上に形成した第１エッ
チングストッパ層でエッチングを止めることにより半導
体基板のオーバエッチングを抑制して接合リークを抑え
る。
た半導体装置（ＬＳＩデバイス）とその製造方法におい
て、ＤＲＡＭセルの上層に形成した金属配線層から半導
体基板上に形成された不純物拡散層とゲート電極に接続
するコンタクトをＤＲＡＭメモリセルのキャパシタ形成
層下に形成した第２エッチングストッパ層で一旦止め、
かつ、不純物拡散層とゲート電極上に形成した第１エッ
チングストッパ層でエッチングを止めることにより半導
体基板のオーバエッチングを抑制して接合リークを抑え
る。
【００３２】ＤＲＡＭセルの上層に形成した金属配線層
から半導体基板上に形成された不純物拡散層とゲート電
極に接続するコンタクトをＤＲＡＭメモリセルのキャパ
シタ形成層下に形成した第２のエッチングストッパ層で
一旦止める。これにより、層間絶縁膜の膜厚ばらつきを
一旦リセットできる。残りの層間絶縁膜の膜厚がより均
一で、かつ、薄くなるので不純物拡散層とゲート電極上
に形成した第１エッチングストッパ層は第２エッチング
ストッパ層よりもより薄く形成できる。したがって、第
１エッチングストッパ層を形成するＤＲＡＭセルの埋め
込みにおいて、ＤＲＡＭセルで特にワード・トランジス
タ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防
止できる。
から半導体基板上に形成された不純物拡散層とゲート電
極に接続するコンタクトをＤＲＡＭメモリセルのキャパ
シタ形成層下に形成した第２のエッチングストッパ層で
一旦止める。これにより、層間絶縁膜の膜厚ばらつきを
一旦リセットできる。残りの層間絶縁膜の膜厚がより均
一で、かつ、薄くなるので不純物拡散層とゲート電極上
に形成した第１エッチングストッパ層は第２エッチング
ストッパ層よりもより薄く形成できる。したがって、第
１エッチングストッパ層を形成するＤＲＡＭセルの埋め
込みにおいて、ＤＲＡＭセルで特にワード・トランジス
タ間の埋め込み層間絶縁膜のボイド（空洞）の発生を防
止できる。
【００３３】ＤＲＡＭセル下に形成するエッチングスト
ッパは、ＤＲＡＭセルのキャパシタと基板とを接続する
コンタクトを形成する際のエッチング・マスクと兼用す
ることが可能である。さらにＤＲＡＭセル下のエッチン
グストッパはシリンダー型キャパシタ形成時のエッチン
グストッパとも兼用が可能である。
ッパは、ＤＲＡＭセルのキャパシタと基板とを接続する
コンタクトを形成する際のエッチング・マスクと兼用す
ることが可能である。さらにＤＲＡＭセル下のエッチン
グストッパはシリンダー型キャパシタ形成時のエッチン
グストッパとも兼用が可能である。
【００３４】
【発明の実施の形態】本発明の半導体装置に係る実施の
形態の一例を、図１ないし図３はよって説明する。本発
明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳト
ランジスタを有するものであり、図１では周辺ＭＯＳト
ランジスタの要部の概略構成断面図を示す。
形態の一例を、図１ないし図３はよって説明する。本発
明の半導体装置は、ＤＲＡＭメモリセルと周辺ＭＯＳト
ランジスタを有するものであり、図１では周辺ＭＯＳト
ランジスタの要部の概略構成断面図を示す。
【００３５】図１に示すように、半導体基板１０１には
素子分離絶縁膜１０２によって分離された素子形成領域
にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成
されている。上記周辺ＭＯＳトランジスタ領域のゲート
電極１１１上と不純物拡散領域１１３とを覆うように絶
縁膜からなる第１エッチングストッパ層１２１が形成さ
れている。この第１のエッチングストッパ層１２１は例
えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセ
ルのキャパシタ部の上層には第２エッチングストッパ層
１２２が、例えばシリコン窒化膜で形成されている。上
記第２エッチングストッパ層１２２は、図示はしない
が、ＤＲＡＭメモリセルのキャパシタ部の下層、または
ＤＲＡＭメモリセルのキャパシタ部の上層およびその下
層に形成してもよい。なお、上記ＤＲＡＭメモリセルや
上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１
０３が形成されている。
素子分離絶縁膜１０２によって分離された素子形成領域
にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成
されている。上記周辺ＭＯＳトランジスタ領域のゲート
電極１１１上と不純物拡散領域１１３とを覆うように絶
縁膜からなる第１エッチングストッパ層１２１が形成さ
れている。この第１のエッチングストッパ層１２１は例
えばシリコン窒化膜からなる。また、ＤＲＡＭメモリセ
ルのキャパシタ部の上層には第２エッチングストッパ層
１２２が、例えばシリコン窒化膜で形成されている。上
記第２エッチングストッパ層１２２は、図示はしない
が、ＤＲＡＭメモリセルのキャパシタ部の下層、または
ＤＲＡＭメモリセルのキャパシタ部の上層およびその下
層に形成してもよい。なお、上記ＤＲＡＭメモリセルや
上記周辺ＭＯＳトランジスタの各層間には層間絶縁膜１
０３が形成されている。
【００３６】上記周辺ＭＯＳトランジスタの不純物拡散
層１１３は、第２エッチングストッパ層１２２と第１エ
ッチングストッパ層１２１を貫通する電極層１３１によ
り、ＤＲＡＭメモリセルのキャパシタ部上層に形成され
た金属配線層（図示せず）と接続されている。図示はし
ないが、上記周辺ＭＯＳトランジスタのゲート電極は、
第２エッチングストッパ層１２２と第１エッチングスト
ッパ層１２１を貫通する電極層により、ＤＲＡＭメモリ
セルのキャパシタ部上層に形成された金属配線層と接続
されている。
層１１３は、第２エッチングストッパ層１２２と第１エ
ッチングストッパ層１２１を貫通する電極層１３１によ
り、ＤＲＡＭメモリセルのキャパシタ部上層に形成され
た金属配線層（図示せず）と接続されている。図示はし
ないが、上記周辺ＭＯＳトランジスタのゲート電極は、
第２エッチングストッパ層１２２と第１エッチングスト
ッパ層１２１を貫通する電極層により、ＤＲＡＭメモリ
セルのキャパシタ部上層に形成された金属配線層と接続
されている。
【００３７】上記不純物拡散層の少なくとも一つの不純
物拡散層１１３は、電極層１３１が該不純物拡散層１１
３と素子分離絶縁膜１０２の境界上に接続されている。
その素子分離絶縁膜１０２上に形成された電極層１３１
の底部の不純物拡散層１１３表面からの深さ寸法ｔ
S は、不純物拡散層１１３の接合深さ寸法ｔJ もより短
く形成されている。
物拡散層１１３は、電極層１３１が該不純物拡散層１１
３と素子分離絶縁膜１０２の境界上に接続されている。
その素子分離絶縁膜１０２上に形成された電極層１３１
の底部の不純物拡散層１１３表面からの深さ寸法ｔ
S は、不純物拡散層１１３の接合深さ寸法ｔJ もより短
く形成されている。
【００３８】上記第１エッチングストッパ層１２１は上
記不純物拡散層１１３よりも薄く形成されるものである
から、素子分離絶縁膜１０２上に形成された電極層１３
１の底部の不純物拡散層１１３表面からの深さ寸法ｔS
は、第１エッチングストッパ層１２１の厚さｔ1 もより
短く形成されてもよい。
記不純物拡散層１１３よりも薄く形成されるものである
から、素子分離絶縁膜１０２上に形成された電極層１３
１の底部の不純物拡散層１１３表面からの深さ寸法ｔS
は、第１エッチングストッパ層１２１の厚さｔ1 もより
短く形成されてもよい。
【００３９】次に、本発明の半導体装置に係る実施の形
態の一例を、図２よって説明する。本発明の半導体装置
は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有
するものであり、図２では周辺ＭＯＳトランジスタの要
部の概略構成断面図を示す。
態の一例を、図２よって説明する。本発明の半導体装置
は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有
するものであり、図２では周辺ＭＯＳトランジスタの要
部の概略構成断面図を示す。
【００４０】図２に示すように、半導体基板１０１には
素子分離絶縁膜１０２によって分離された素子形成領域
にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成
されている。上記周辺ＭＯＳトランジスタ領域のゲート
電極１１１上、このゲート電極１１１の側壁に形成され
たサイドウォール１１５上、不純物拡散領域（図示せ
ず）上等を覆うように絶縁膜からなる第１エッチングス
トッパ層１２１が形成されている。この第１のエッチン
グストッパ層１２１は例えばシリコン窒化膜からなる。
また、ＤＲＡＭメモリセルのキャパシタ部の上層には第
２エッチングストッパ層１２２が、例えばシリコン窒化
膜で形成されている。上記第２エッチングストッパ層１
２２は、図示はしないが、ＤＲＡＭメモリセルのキャパ
シタ部の下層、またはＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に形成してもよい。なお、上記
ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各
層間には層間絶縁膜１０３が形成されている。
素子分離絶縁膜１０２によって分離された素子形成領域
にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成
されている。上記周辺ＭＯＳトランジスタ領域のゲート
電極１１１上、このゲート電極１１１の側壁に形成され
たサイドウォール１１５上、不純物拡散領域（図示せ
ず）上等を覆うように絶縁膜からなる第１エッチングス
トッパ層１２１が形成されている。この第１のエッチン
グストッパ層１２１は例えばシリコン窒化膜からなる。
また、ＤＲＡＭメモリセルのキャパシタ部の上層には第
２エッチングストッパ層１２２が、例えばシリコン窒化
膜で形成されている。上記第２エッチングストッパ層１
２２は、図示はしないが、ＤＲＡＭメモリセルのキャパ
シタ部の下層、またはＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に形成してもよい。なお、上記
ＤＲＡＭメモリセルや上記周辺ＭＯＳトランジスタの各
層間には層間絶縁膜１０３が形成されている。
【００４１】上記ＤＲＡＭメモリセル領域のワード・ト
ランジスタ（図示せず）上には、周辺ＭＯＳトランジス
タのサイドウォール形成層と第１エッチングストッパ層
１２１が積層されて形成されている。上記周辺ＭＯＳト
ランジスタのゲート電極の少なくとも一つのゲート電極
１１１は、電極層１３１が該ゲート電極１１１と上記サ
イドウォール形成層からなるサイドウォール絶縁膜１１
５の境界上に接続されている。そのサイドウォール絶縁
膜１１５上に形成された電極層１３１の底部の素子分離
絶縁膜１０２上面からの深さ寸法ｔS は、素子分離絶縁
膜１０２底部の深さ寸法ｔL もより短く形成されてい
る。
ランジスタ（図示せず）上には、周辺ＭＯＳトランジス
タのサイドウォール形成層と第１エッチングストッパ層
１２１が積層されて形成されている。上記周辺ＭＯＳト
ランジスタのゲート電極の少なくとも一つのゲート電極
１１１は、電極層１３１が該ゲート電極１１１と上記サ
イドウォール形成層からなるサイドウォール絶縁膜１１
５の境界上に接続されている。そのサイドウォール絶縁
膜１１５上に形成された電極層１３１の底部の素子分離
絶縁膜１０２上面からの深さ寸法ｔS は、素子分離絶縁
膜１０２底部の深さ寸法ｔL もより短く形成されてい
る。
【００４２】上記図１、図２によって説明した半導体装
置では、金属配線層から半導体基板１０１上に形成され
た不純物拡散層１１３、ゲート電極１１１等に接続する
コンタクトを第２エッチングストッパ層１２２で一旦止
め、かつ、不純物拡散層１１３、ゲート電極１１１等を
覆う第１エッチングストッパ層１２１でエッチングを止
めることにより形成することが可能となるので、半導体
基板１０１のオーバエッチングが抑制されて接合リーク
が抑えられた構造となる。
置では、金属配線層から半導体基板１０１上に形成され
た不純物拡散層１１３、ゲート電極１１１等に接続する
コンタクトを第２エッチングストッパ層１２２で一旦止
め、かつ、不純物拡散層１１３、ゲート電極１１１等を
覆う第１エッチングストッパ層１２１でエッチングを止
めることにより形成することが可能となるので、半導体
基板１０１のオーバエッチングが抑制されて接合リーク
が抑えられた構造となる。
【００４３】また、上記各半導体装置においては、上記
周辺ＭＯＳトランジスタのサイドウォール形成層と上記
第１エッチングストッパ層１２１の積層膜の膜厚は、上
記ＤＲＡＭメモリセル領域のワード・トランジスタの最
小間隔の１／４以上かつ１／２以下、好ましくは、１／
４以上かつ１／３以下としてある。
周辺ＭＯＳトランジスタのサイドウォール形成層と上記
第１エッチングストッパ層１２１の積層膜の膜厚は、上
記ＤＲＡＭメモリセル領域のワード・トランジスタの最
小間隔の１／４以上かつ１／２以下、好ましくは、１／
４以上かつ１／３以下としてある。
【００４４】上記説明したように、第２エッチングスト
ッパ層１２２が形成されていることから、ＤＲＡＭセル
の上層に形成した金属配線層から半導体基板上に形成さ
れた不純物拡散層とゲート電極に接続するコンタクトを
形成する際にエッチングが第２エッチングストッパ層で
一旦止まる。これにより、層間絶縁膜の膜厚ばらつきを
一旦リセットできる。残りの層間絶縁膜の膜厚がより均
一で、かつ、薄くなるので第１エッチングストッパ層１
２１は第２エッチングストッパ層１２２よりもより薄く
形成できる。したがって、第１エッチングストッパ層１
２１を形成するＤＲＡＭセルの埋め込みにおいて、ＤＲ
ＡＭメモリセルで特にワード・トランジスタ間の埋め込
み層間絶縁膜のボイド（空洞）の発生を防止できる。
ッパ層１２２が形成されていることから、ＤＲＡＭセル
の上層に形成した金属配線層から半導体基板上に形成さ
れた不純物拡散層とゲート電極に接続するコンタクトを
形成する際にエッチングが第２エッチングストッパ層で
一旦止まる。これにより、層間絶縁膜の膜厚ばらつきを
一旦リセットできる。残りの層間絶縁膜の膜厚がより均
一で、かつ、薄くなるので第１エッチングストッパ層１
２１は第２エッチングストッパ層１２２よりもより薄く
形成できる。したがって、第１エッチングストッパ層１
２１を形成するＤＲＡＭセルの埋め込みにおいて、ＤＲ
ＡＭメモリセルで特にワード・トランジスタ間の埋め込
み層間絶縁膜のボイド（空洞）の発生を防止できる。
【００４５】また、ＤＲＡＭセル下に形成するエッチン
グストッパは、ＤＲＡＭセルのキャパシタと半導体基板
１０１とを接続するコンタクトを形成する際のエッチン
グ・マスクと兼用することが可能である。さらにＤＲＡ
Ｍセル下のエッチングストッパはシリンダー型キャパシ
タ形成時のエッチングストッパとも兼用が可能である。
グストッパは、ＤＲＡＭセルのキャパシタと半導体基板
１０１とを接続するコンタクトを形成する際のエッチン
グ・マスクと兼用することが可能である。さらにＤＲＡ
Ｍセル下のエッチングストッパはシリンダー型キャパシ
タ形成時のエッチングストッパとも兼用が可能である。
【００４６】さらに、上記ＤＲＡＭメモリセル領域の第
１エッチングストッパ層１２１上には熱処理により流動
可能な酸化膜を層間絶縁膜として形成することにより、
特にワード・トランジスタ間の埋め込み層間絶縁膜のボ
イド（空洞）の発生を防止できる。
１エッチングストッパ層１２１上には熱処理により流動
可能な酸化膜を層間絶縁膜として形成することにより、
特にワード・トランジスタ間の埋め込み層間絶縁膜のボ
イド（空洞）の発生を防止できる。
【００４７】次に、本発明の半導体装置に係る実施の形
態の一例を、図３よって説明する。本発明の半導体装置
は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有
するものであり、図３ではＤＲＡＭメモリセルビットコ
ンタクトの要部を示し、（Ａ）図に概略構成断面図を示
し、（Ｂ）図に平面レイアウト図を示す。
態の一例を、図３よって説明する。本発明の半導体装置
は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有
するものであり、図３ではＤＲＡＭメモリセルビットコ
ンタクトの要部を示し、（Ａ）図に概略構成断面図を示
し、（Ｂ）図に平面レイアウト図を示す。
【００４８】図３に示すように、半導体基板１０１には
素子分離絶縁膜１０２によって分離された素子形成領域
にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成
されている。上記周辺ＭＯＳトランジスタ上を覆うよう
に絶縁膜からなる第１エッチングストッパ層１２１が形
成されている。この第１のエッチングストッパ層１２１
は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモ
リセル領域にはビット線１４１が形成されている。さら
にＤＲＡＭメモリセルのキャパシタ部の上層には第２エ
ッチングストッパ層１２２が、例えばシリコン窒化膜で
形成されている。上記第２エッチングストッパ層１２２
は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ
部の下層、またはＤＲＡＭメモリセルのキャパシタ部の
上層およびその下層に形成してもよい。なお、上記ＤＲ
ＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間
には層間絶縁膜１０３が形成されている。
素子分離絶縁膜１０２によって分離された素子形成領域
にＤＲＡＭメモリセルと周辺ＭＯＳトランジスタが形成
されている。上記周辺ＭＯＳトランジスタ上を覆うよう
に絶縁膜からなる第１エッチングストッパ層１２１が形
成されている。この第１のエッチングストッパ層１２１
は例えばシリコン窒化膜からなる。また、ＤＲＡＭメモ
リセル領域にはビット線１４１が形成されている。さら
にＤＲＡＭメモリセルのキャパシタ部の上層には第２エ
ッチングストッパ層１２２が、例えばシリコン窒化膜で
形成されている。上記第２エッチングストッパ層１２２
は、図示はしないが、ＤＲＡＭメモリセルのキャパシタ
部の下層、またはＤＲＡＭメモリセルのキャパシタ部の
上層およびその下層に形成してもよい。なお、上記ＤＲ
ＡＭメモリセルや上記周辺ＭＯＳトランジスタの各層間
には層間絶縁膜１０３が形成されている。
【００４９】さらに、第２エッチングストッパ層１２２
を貫通して上記ＤＲＡＭメモリセル領域のビット線１４
１に接続される電極層１３１が素子分離絶縁膜１０２上
に配置されている。この電極層１３１は、本来、設計通
りに形成されるならば、ビット線１４１上にのみ形成さ
れる。しかしながら、露光時の合わせずれ、加工誤差等
により、図示されているように、ビット線１４１上より
はみ出して電極層１３１が接続される場合がある。この
ような構成であってもコンタクトが取れるような構成で
は、上記説明したように電極層１３１が素子分離絶縁膜
１０２上に配置され、この電極層１３１の底部の素子分
離絶縁膜１０２上面からの深さ寸法ｔSは、素子分離絶
縁膜１０２底部の深さ寸法ｔL もより短く形成されてい
る。
を貫通して上記ＤＲＡＭメモリセル領域のビット線１４
１に接続される電極層１３１が素子分離絶縁膜１０２上
に配置されている。この電極層１３１は、本来、設計通
りに形成されるならば、ビット線１４１上にのみ形成さ
れる。しかしながら、露光時の合わせずれ、加工誤差等
により、図示されているように、ビット線１４１上より
はみ出して電極層１３１が接続される場合がある。この
ような構成であってもコンタクトが取れるような構成で
は、上記説明したように電極層１３１が素子分離絶縁膜
１０２上に配置され、この電極層１３１の底部の素子分
離絶縁膜１０２上面からの深さ寸法ｔSは、素子分離絶
縁膜１０２底部の深さ寸法ｔL もより短く形成されてい
る。
【００５０】次に、本発明の半導体装置に係る実施の形
態の一例を、図４よって説明する。本発明の半導体装置
は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有
するものであり、図４ではＤＲＡＭメモリセルビットコ
ンタクトの要部を示し、（Ａ）図に概略構成断面図を示
し、（Ｂ）図に平面レイアウト図を示す。
態の一例を、図４よって説明する。本発明の半導体装置
は、ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有
するものであり、図４ではＤＲＡＭメモリセルビットコ
ンタクトの要部を示し、（Ａ）図に概略構成断面図を示
し、（Ｂ）図に平面レイアウト図を示す。
【００５１】図４に示すように、半導体基板１０１には
素子分離絶縁膜１０２によって分離された不純物拡散領
域１０５が形成されている。上記周辺ＭＯＳトランジス
タ上を覆うように絶縁膜からなる第１エッチングストッ
パ層１２１が形成されている。この第１のエッチングス
トッパ層１２１は例えばシリコン窒化膜からなる。ま
た、ＤＲＡＭメモリセル領域にはビット線１４１が形成
されている。さらにＤＲＡＭメモリセルのキャパシタ部
の上層には第２エッチングストッパ層１２２が、例えば
シリコン窒化膜で形成されている。上記第２エッチング
ストッパ層１２２は、図示はしないが、ＤＲＡＭメモリ
セルのキャパシタ部の下層、またはＤＲＡＭメモリセル
のキャパシタ部の上層およびその下層に形成してもよ
い。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳト
ランジスタの各層間には層間絶縁膜１０３が形成されて
いる。
素子分離絶縁膜１０２によって分離された不純物拡散領
域１０５が形成されている。上記周辺ＭＯＳトランジス
タ上を覆うように絶縁膜からなる第１エッチングストッ
パ層１２１が形成されている。この第１のエッチングス
トッパ層１２１は例えばシリコン窒化膜からなる。ま
た、ＤＲＡＭメモリセル領域にはビット線１４１が形成
されている。さらにＤＲＡＭメモリセルのキャパシタ部
の上層には第２エッチングストッパ層１２２が、例えば
シリコン窒化膜で形成されている。上記第２エッチング
ストッパ層１２２は、図示はしないが、ＤＲＡＭメモリ
セルのキャパシタ部の下層、またはＤＲＡＭメモリセル
のキャパシタ部の上層およびその下層に形成してもよ
い。なお、上記ＤＲＡＭメモリセルや上記周辺ＭＯＳト
ランジスタの各層間には層間絶縁膜１０３が形成されて
いる。
【００５２】さらに、第２エッチングストッパ層１２２
を貫通して上記ＤＲＡＭメモリセル領域のビット線１４
１に接続される電極層１３１が素子分離絶縁膜１０２上
に配置されている。この電極層１３１は、本来、設計通
りに形成されるならば、ビット線１４１上にのみ形成さ
れる。しかしながら、露光時の合わせずれ、加工誤差等
により、図示されているように、ビット線１４１上より
はみ出して電極層１３１が接続される場合がある。この
ような構成であってもコンタクトが取れるような構成と
するには、電極層１３１が上記ビット線１４１と同電位
の不純物拡散領域１０５上に配置され、この電極層１３
１の底部の不純物拡散領域１０５上面からの深さ寸法ｔ
S は、不純物拡散領域１０５の接合深さ寸法ｔJ より短
く形成されている。
を貫通して上記ＤＲＡＭメモリセル領域のビット線１４
１に接続される電極層１３１が素子分離絶縁膜１０２上
に配置されている。この電極層１３１は、本来、設計通
りに形成されるならば、ビット線１４１上にのみ形成さ
れる。しかしながら、露光時の合わせずれ、加工誤差等
により、図示されているように、ビット線１４１上より
はみ出して電極層１３１が接続される場合がある。この
ような構成であってもコンタクトが取れるような構成と
するには、電極層１３１が上記ビット線１４１と同電位
の不純物拡散領域１０５上に配置され、この電極層１３
１の底部の不純物拡散領域１０５上面からの深さ寸法ｔ
S は、不純物拡散領域１０５の接合深さ寸法ｔJ より短
く形成されている。
【００５３】上記図３、図４によって説明した半導体装
置では、ビットコンタクトを第２エッチングストッパ層
１２２で一旦止め、かつ、ビット線１４１をはみ出して
形成された場合であっても、第１エッチングストッパ層
１２１でエッチングを止めることが可能となるので、半
導体基板１０１のオーバエッチングが抑制されて接合リ
ークが抑えられた構造となる。
置では、ビットコンタクトを第２エッチングストッパ層
１２２で一旦止め、かつ、ビット線１４１をはみ出して
形成された場合であっても、第１エッチングストッパ層
１２１でエッチングを止めることが可能となるので、半
導体基板１０１のオーバエッチングが抑制されて接合リ
ークが抑えられた構造となる。
【００５４】また、図３によって示した半導体装置で
は、電極層１３１が上記ビット線１４１と同電位の不純
物拡散領域１０５上に配置され、この電極層１３１の底
部の不純物拡散領域１０５上面からの深さ寸法ｔS は、
不純物拡散領域１０５の接合深さ寸法ｔJ より短く形成
されていることから、半導体基板１０１までビットコン
タクトが突き抜けて形成されることはなく、したがっ
て、電極層１３１は少なくとも不純物拡散領域１０５中
で止まった状態で形成される。しかも、不純物拡散領域
１０５はビット線１４１と同電位となっていることか
ら、たとえビットコンタクトが不純物拡散総理１０５に
接続されても、電気的影響はない。
は、電極層１３１が上記ビット線１４１と同電位の不純
物拡散領域１０５上に配置され、この電極層１３１の底
部の不純物拡散領域１０５上面からの深さ寸法ｔS は、
不純物拡散領域１０５の接合深さ寸法ｔJ より短く形成
されていることから、半導体基板１０１までビットコン
タクトが突き抜けて形成されることはなく、したがっ
て、電極層１３１は少なくとも不純物拡散領域１０５中
で止まった状態で形成される。しかも、不純物拡散領域
１０５はビット線１４１と同電位となっていることか
ら、たとえビットコンタクトが不純物拡散総理１０５に
接続されても、電気的影響はない。
【００５５】また、図４によって示した半導体装置で
は、電極層１３１が素子分離絶縁膜１０２上に配置さ
れ、この電極層１３１の底部の素子分離絶縁膜１０２上
面からの深さ寸法ｔS は、素子分離絶縁膜１０２底部の
深さ寸法ｔL もより短く形成されていることから、半導
体基板１０１までビットコンタクトが突き抜けて形成さ
れることはなく、したがって、電極層１３１は少なくと
も素子分離絶縁膜１０２中で止まった状態で形成され
る。
は、電極層１３１が素子分離絶縁膜１０２上に配置さ
れ、この電極層１３１の底部の素子分離絶縁膜１０２上
面からの深さ寸法ｔS は、素子分離絶縁膜１０２底部の
深さ寸法ｔL もより短く形成されていることから、半導
体基板１０１までビットコンタクトが突き抜けて形成さ
れることはなく、したがって、電極層１３１は少なくと
も素子分離絶縁膜１０２中で止まった状態で形成され
る。
【００５６】次に、本発明の半導体装置の製造方法に係
る実施の形態の一例を以下に説明する。図５ないし図３
３は、本発明の一実施態様に基づく工程途中の装置断面
図であり、図５から順に工程（１）から工程（２９）ま
で製造途中の断面を模式的に表す。
る実施の形態の一例を以下に説明する。図５ないし図３
３は、本発明の一実施態様に基づく工程途中の装置断面
図であり、図５から順に工程（１）から工程（２９）ま
で製造途中の断面を模式的に表す。
【００５７】図５に示すように、Ｐ型のシリコン基板１
に例えば５０ｎｍ〜２００ｎｍ（ここでは一例として１
００ｎｍ）のシリコン酸化膜２を形成した後、ＣＶＤ
（化学的気相成長）法を用いてシリコン窒化膜３を例え
ば１００ｎｍ〜２００ｎｍ（ここでは一例として１５０
ｎｍ）の膜厚で重ねて形成する。シリコン酸化膜２はシ
リコン窒化膜３とシリコン基板１の間の応力を緩和する
ために形成する。シリコン窒化膜３のＭＯＳトランジス
タ等の素子形成領域上に選択的にフォトレジスト・パタ
ーン（図示せず）を形成する。シリコン窒化膜３、シリ
コン酸化膜２、シリコン基板１を順次エッチングして半
導体素子分離領域となる溝部４を形成する。溝部４の深
さは例えば２５０ｎｍ〜５００ｎｍ（ここでは一例とし
て３５０ｎｍ）の深さに設定する。
に例えば５０ｎｍ〜２００ｎｍ（ここでは一例として１
００ｎｍ）のシリコン酸化膜２を形成した後、ＣＶＤ
（化学的気相成長）法を用いてシリコン窒化膜３を例え
ば１００ｎｍ〜２００ｎｍ（ここでは一例として１５０
ｎｍ）の膜厚で重ねて形成する。シリコン酸化膜２はシ
リコン窒化膜３とシリコン基板１の間の応力を緩和する
ために形成する。シリコン窒化膜３のＭＯＳトランジス
タ等の素子形成領域上に選択的にフォトレジスト・パタ
ーン（図示せず）を形成する。シリコン窒化膜３、シリ
コン酸化膜２、シリコン基板１を順次エッチングして半
導体素子分離領域となる溝部４を形成する。溝部４の深
さは例えば２５０ｎｍ〜５００ｎｍ（ここでは一例とし
て３５０ｎｍ）の深さに設定する。
【００５８】図６に示すように、溝部４としシリコン窒
化膜３を覆って、例えばＨＤＰ（高密度プラズマ）ＣＶ
Ｄ（化学的気相成長）法によるシリコン酸化膜５を例え
ば５００ｎｍ〜１０００ｎｍ（ここでは一例として７５
０ｎｍ）の膜厚で形成する。シリコン酸化膜５形成前に
応力緩和を目的とした例えば５０ｎｍ〜２００ｎｍ（こ
こでは一例として１００ｎｍ）程度のシリコン酸化膜
（図示せず）を熱酸化法により形成してもよい。
化膜３を覆って、例えばＨＤＰ（高密度プラズマ）ＣＶ
Ｄ（化学的気相成長）法によるシリコン酸化膜５を例え
ば５００ｎｍ〜１０００ｎｍ（ここでは一例として７５
０ｎｍ）の膜厚で形成する。シリコン酸化膜５形成前に
応力緩和を目的とした例えば５０ｎｍ〜２００ｎｍ（こ
こでは一例として１００ｎｍ）程度のシリコン酸化膜
（図示せず）を熱酸化法により形成してもよい。
【００５９】図７に示すように、ＣＭＰ（化学的機械研
磨）を用いて、素子分離領域となる溝部に埋め込んだシ
リコン酸化膜５を研磨して平坦化する。研磨後、シリコ
ン窒化膜３とシリコン酸化膜２をエッチング除去する。
本実施態様では、素子分離領域を溝部への埋め込み法で
形成したが、従来から用いられているＬＯＣＯＳ法（選
択酸化法）を用いてもよい。
磨）を用いて、素子分離領域となる溝部に埋め込んだシ
リコン酸化膜５を研磨して平坦化する。研磨後、シリコ
ン窒化膜３とシリコン酸化膜２をエッチング除去する。
本実施態様では、素子分離領域を溝部への埋め込み法で
形成したが、従来から用いられているＬＯＣＯＳ法（選
択酸化法）を用いてもよい。
【００６０】図８に示すように、例えば５０ｎｍ〜２０
０ｎｍ（ここでは一例として１００ｎｍ）のシリコン酸
化膜を酸化法により形成（図示せず）する。このシリコ
ン酸化膜はいわゆる犠牲酸化膜として形成されるもの
で、この後、図８に示すイオン注入が実施された後に全
て除去される。Ｐ型半導体基板１のＤＲＡＭメモリセル
形成領域にＮ型不純物として例えばリンを高エネルギー
で注入して、Ｎウエル領域６を形成し、そのＮウエル領
域６の内側にボロンをイオン注入してＰウエル領域７を
形成する。同時に、メモリセルの周辺に設けられるもの
で、メモリ機能と接続するロジック回路として機能する
周辺ＭＯＳ形成領域にもＮウエル領域とＰウエル領域を
形成する。さらにＮチャネルＭＯＳトランジスタ、Ｐチ
ャネルＭＯＳトランジスタ、ＤＲＡＭメモリセルのワー
ド・トランジスタのしきい値電圧を決定するイオン注入
を行う。
０ｎｍ（ここでは一例として１００ｎｍ）のシリコン酸
化膜を酸化法により形成（図示せず）する。このシリコ
ン酸化膜はいわゆる犠牲酸化膜として形成されるもの
で、この後、図８に示すイオン注入が実施された後に全
て除去される。Ｐ型半導体基板１のＤＲＡＭメモリセル
形成領域にＮ型不純物として例えばリンを高エネルギー
で注入して、Ｎウエル領域６を形成し、そのＮウエル領
域６の内側にボロンをイオン注入してＰウエル領域７を
形成する。同時に、メモリセルの周辺に設けられるもの
で、メモリ機能と接続するロジック回路として機能する
周辺ＭＯＳ形成領域にもＮウエル領域とＰウエル領域を
形成する。さらにＮチャネルＭＯＳトランジスタ、Ｐチ
ャネルＭＯＳトランジスタ、ＤＲＡＭメモリセルのワー
ド・トランジスタのしきい値電圧を決定するイオン注入
を行う。
【００６１】図９に示すように、５０ｎｍ〜２００ｎｍ
（ここでは一例として１００ｎｍ）のシリコン酸化膜
（犠牲酸化膜）を除去した後、ゲート酸化膜を２〜１０
ｎｍの厚さで形成する。このときトランジスタの用途に
合わせてゲート酸化膜の膜厚を作り分ける。例えば、高
電流駆動能力かつ低オフ電流が要求される周辺ＭＯＳト
ランジスタ形成領域では２ｎｍ〜５ｎｍ（ここでは一例
として３ｎｍ）の薄膜ゲート酸化膜を形成する。一方、
高電圧動作を要求される周辺ＭＯＳトランジスタ形成領
域では５ｎｍ〜１０ｎｍ（ここでは一例として６ｎｍ）
の厚膜ゲート酸化膜を形成する。ＤＲＡＭメモリセルの
ワード・トランジスタはセルのデータ保持能力に合わせ
たゲート酸化膜を設定することができる。このゲート酸
化膜の作り分けは、より厚いゲート酸化膜を全面に形成
した後に、薄いゲート酸化膜を形成する領域のゲート酸
化膜を選択的にエッチング除去して再度酸化することに
より形成できる。
（ここでは一例として１００ｎｍ）のシリコン酸化膜
（犠牲酸化膜）を除去した後、ゲート酸化膜を２〜１０
ｎｍの厚さで形成する。このときトランジスタの用途に
合わせてゲート酸化膜の膜厚を作り分ける。例えば、高
電流駆動能力かつ低オフ電流が要求される周辺ＭＯＳト
ランジスタ形成領域では２ｎｍ〜５ｎｍ（ここでは一例
として３ｎｍ）の薄膜ゲート酸化膜を形成する。一方、
高電圧動作を要求される周辺ＭＯＳトランジスタ形成領
域では５ｎｍ〜１０ｎｍ（ここでは一例として６ｎｍ）
の厚膜ゲート酸化膜を形成する。ＤＲＡＭメモリセルの
ワード・トランジスタはセルのデータ保持能力に合わせ
たゲート酸化膜を設定することができる。このゲート酸
化膜の作り分けは、より厚いゲート酸化膜を全面に形成
した後に、薄いゲート酸化膜を形成する領域のゲート酸
化膜を選択的にエッチング除去して再度酸化することに
より形成できる。
【００６２】ゲート電極としてポリシリコン層やアモル
ファス・シリコン層を５０ｎｍ〜１５０ｎｍ（ここでは
一例として１００ｎｍ）の膜厚でＣＶＤ法やスパッタリ
ングで形成する。この際、ＮチャネルＭＯＳトランジス
タ、ＰチャネルＭＯＳトランジスタをいずれも表面チャ
ネルのＭＯＳで形成するデュアル・ゲート構造を採用す
る場合は、ＮチャネルＭＯＳトランジスタ形成領域には
Ｎ型の不純物として例えばリンをイオン注入し、Ｐチャ
ネルＭＯＳトランジスタ形成領域には例えばボロンをイ
オン注入する。ポリシリコン層またはアモルファス・シ
リコン層上に高融点金属シリサイド層である例えばタン
グステン・シリサイド層を５０ｎｍ〜１５０ｎｍ（ここ
では一例として１００ｎｍ）の膜厚でＣＶＤ法やスパッ
タリングで形成する。
ファス・シリコン層を５０ｎｍ〜１５０ｎｍ（ここでは
一例として１００ｎｍ）の膜厚でＣＶＤ法やスパッタリ
ングで形成する。この際、ＮチャネルＭＯＳトランジス
タ、ＰチャネルＭＯＳトランジスタをいずれも表面チャ
ネルのＭＯＳで形成するデュアル・ゲート構造を採用す
る場合は、ＮチャネルＭＯＳトランジスタ形成領域には
Ｎ型の不純物として例えばリンをイオン注入し、Ｐチャ
ネルＭＯＳトランジスタ形成領域には例えばボロンをイ
オン注入する。ポリシリコン層またはアモルファス・シ
リコン層上に高融点金属シリサイド層である例えばタン
グステン・シリサイド層を５０ｎｍ〜１５０ｎｍ（ここ
では一例として１００ｎｍ）の膜厚でＣＶＤ法やスパッ
タリングで形成する。
【００６３】次にＤＲＡＭメモリセルの自己整合的コン
タクトを形成する際のオフセット膜となる例えばシリコ
ン窒化膜またはシリコン酸化膜を１００ｎｍ〜２００ｎ
ｍ（ここでは一例として１５０ｎｍ）の膜厚でＣＶＤ法
により形成する。ゲート電極パターンを形成するための
フォトレジスト・パターンを形成後、異方性エッチング
によりオフセット膜と高融点金属シリサイド層とポリシ
リコン層またはアモルファス・シリコン層を順次エッチ
ングしてゲート電極８パターンを形成する。
タクトを形成する際のオフセット膜となる例えばシリコ
ン窒化膜またはシリコン酸化膜を１００ｎｍ〜２００ｎ
ｍ（ここでは一例として１５０ｎｍ）の膜厚でＣＶＤ法
により形成する。ゲート電極パターンを形成するための
フォトレジスト・パターンを形成後、異方性エッチング
によりオフセット膜と高融点金属シリサイド層とポリシ
リコン層またはアモルファス・シリコン層を順次エッチ
ングしてゲート電極８パターンを形成する。
【００６４】図１０に示すように、周辺ＭＯＳトランジ
スタ形成領域にＬＤＤ（ライトリー・ドープト・ドレイ
ン）不純物拡散層９を形成する。ＮチャネルＭＯＳトラ
ンジスタ形成領域にはＮ型の不純物例えば砒素をイオン
注入し、ＰチャネルＭＯＳトランジスタ形成領域には例
えばボロン（ＢＦ2 +）をイオン注入する。チャネル領域
とＬＤＤ不純物拡散層９の間にポケット・イオン注入を
行うことにより短チャネル効果を抑制することができ
る。例えば、ＮチャネルＭＯＳトランジスタ形成領域に
はＰ型の不純物例えばボロンをイオン注入し、Ｐチャネ
ルＭＯＳトランジスタ形成領域には例えば砒素をイオン
注入する。
スタ形成領域にＬＤＤ（ライトリー・ドープト・ドレイ
ン）不純物拡散層９を形成する。ＮチャネルＭＯＳトラ
ンジスタ形成領域にはＮ型の不純物例えば砒素をイオン
注入し、ＰチャネルＭＯＳトランジスタ形成領域には例
えばボロン（ＢＦ2 +）をイオン注入する。チャネル領域
とＬＤＤ不純物拡散層９の間にポケット・イオン注入を
行うことにより短チャネル効果を抑制することができ
る。例えば、ＮチャネルＭＯＳトランジスタ形成領域に
はＰ型の不純物例えばボロンをイオン注入し、Ｐチャネ
ルＭＯＳトランジスタ形成領域には例えば砒素をイオン
注入する。
【００６５】図１１に示すように、一旦基板の全面にシ
リコン窒化膜を例えば４０ｎｍ〜１００ｎｍ（ここでは
一例として６０ｎｍ）の厚さに形成する。次に、周辺Ｍ
ＯＳトランジスタ形成領域にのみ開口部が形成されたフ
ォトレジスト・パターン（図示せず）を形成する。次
に、全面に異方性エッチングを行って不要なシリコン窒
化膜を除去し、周辺ＭＯＳトランジスタ形成領域のゲー
ト電極側壁にシリコン窒化膜のサイドウォール層１０を
形成する。
リコン窒化膜を例えば４０ｎｍ〜１００ｎｍ（ここでは
一例として６０ｎｍ）の厚さに形成する。次に、周辺Ｍ
ＯＳトランジスタ形成領域にのみ開口部が形成されたフ
ォトレジスト・パターン（図示せず）を形成する。次
に、全面に異方性エッチングを行って不要なシリコン窒
化膜を除去し、周辺ＭＯＳトランジスタ形成領域のゲー
ト電極側壁にシリコン窒化膜のサイドウォール層１０を
形成する。
【００６６】図１２に示すように、周辺ＭＯＳトランジ
スタ形成領域にソース・ドレイン不純物拡散層１１を形
成する。ＮチャネルＭＯＳトランジスタ形成領域にはＮ
型の不純物例えば砒素をイオン注入し、ｐチャネルＭＯ
Ｓトランジスタ形成領域には例えばボロンをイオン注入
する。ＤＲＡＭメモリセル形成領域のワード・トランジ
スタとして例えばＮチャネルＭＯＳトランジスタを形成
するためにＮ型の不純物例えばリンをイオン注入する。
次に、シリコン基板上にコバルト層とチタン窒化膜を順
次スパッタリングにより形成し、熱処理により、自己整
合的にサイドウォール・シリコン窒化膜開口部にコバル
ト・シリサイド層１２を形成する。サイドウォール・シ
リコン窒化膜上とオフセット膜上の未反応のコバルト層
（図示せず）を除去する。
スタ形成領域にソース・ドレイン不純物拡散層１１を形
成する。ＮチャネルＭＯＳトランジスタ形成領域にはＮ
型の不純物例えば砒素をイオン注入し、ｐチャネルＭＯ
Ｓトランジスタ形成領域には例えばボロンをイオン注入
する。ＤＲＡＭメモリセル形成領域のワード・トランジ
スタとして例えばＮチャネルＭＯＳトランジスタを形成
するためにＮ型の不純物例えばリンをイオン注入する。
次に、シリコン基板上にコバルト層とチタン窒化膜を順
次スパッタリングにより形成し、熱処理により、自己整
合的にサイドウォール・シリコン窒化膜開口部にコバル
ト・シリサイド層１２を形成する。サイドウォール・シ
リコン窒化膜上とオフセット膜上の未反応のコバルト層
（図示せず）を除去する。
【００６７】図１３に示すように、全面に第１エッチン
グストッパ層となるシリコン窒化膜（図示せず）を１０
ｎｍ〜５０ｎｍ（ここでは一例として２０ｎｍ）２０ｎ
ｍの厚さに形成する。このときのシリコン窒化膜と下層
のサイドウォールを形成した２０ｎｍ〜１００ｎｍ（こ
こでは一例として８０ｎｍ）シリコン窒化膜サイドウォ
ール層の積層膜厚合計は、３０ｎｍ〜１５０ｎｍ（ここ
では一例として１００ｎｍ）になる。第１エッチングス
トッパ層となるシリコン窒化膜と下層のサイドウォール
を形成したシリコン窒化膜の積層膜厚合計をＤＲＡＭメ
モリセル形成領域のワード・トランジスタ間距離である
１２０ｎｍ〜４５０ｎｍの１／４以上１／２以下、さら
に効果を上げるためには１／４以上１／３以下にするこ
とが望ましい。第１エッチングストッパ層となるシリコ
ン窒化膜と下層のサイドウォールを形成したシリコン窒
化膜の積層膜厚合計をＤＲＡＭメモリセル形成領域のワ
ード・トランジスタ間距離の１／４以上１／２以下、さ
らに効果を上げるためには１／４以上１／３以下にする
ことによる効果を図３４に示す。
グストッパ層となるシリコン窒化膜（図示せず）を１０
ｎｍ〜５０ｎｍ（ここでは一例として２０ｎｍ）２０ｎ
ｍの厚さに形成する。このときのシリコン窒化膜と下層
のサイドウォールを形成した２０ｎｍ〜１００ｎｍ（こ
こでは一例として８０ｎｍ）シリコン窒化膜サイドウォ
ール層の積層膜厚合計は、３０ｎｍ〜１５０ｎｍ（ここ
では一例として１００ｎｍ）になる。第１エッチングス
トッパ層となるシリコン窒化膜と下層のサイドウォール
を形成したシリコン窒化膜の積層膜厚合計をＤＲＡＭメ
モリセル形成領域のワード・トランジスタ間距離である
１２０ｎｍ〜４５０ｎｍの１／４以上１／２以下、さら
に効果を上げるためには１／４以上１／３以下にするこ
とが望ましい。第１エッチングストッパ層となるシリコ
ン窒化膜と下層のサイドウォールを形成したシリコン窒
化膜の積層膜厚合計をＤＲＡＭメモリセル形成領域のワ
ード・トランジスタ間距離の１／４以上１／２以下、さ
らに効果を上げるためには１／４以上１／３以下にする
ことによる効果を図３４に示す。
【００６８】図３４に示すように、ＤＲＡＭメモリセル
形成領域のワード・トランジスタ間距離に対する、第１
エッチングストッパ層となるシリコン窒化膜と下層のサ
イドウォールを形成したシリコン窒化膜の積層膜厚合計
の割合を横軸に示し、縦軸にＤＲＡＭメモリセル形成領
域のワード・トランジスタ間の埋め込み平坦化膜に発生
するボイドによるコンタクト不良発生率と第１エッチン
グストッパ層の膜厚不足による接合リークによる不良発
生率、通常、不良発生率は第１エッチングストッパ層の
膜厚の絶対量で決まる。しかし、本発明で定義している
のは、第１エッチングストッパ層となるシリコン窒化膜
と下層のサイドウォールを形成したシリコン地下膜の積
層膜厚合計であるので、ワード・トランジスタ間距離で
ある１２０ｎｍ〜４５０ｎｍに対しては、その１／４以
上が必要という相関関係が見られる。
形成領域のワード・トランジスタ間距離に対する、第１
エッチングストッパ層となるシリコン窒化膜と下層のサ
イドウォールを形成したシリコン窒化膜の積層膜厚合計
の割合を横軸に示し、縦軸にＤＲＡＭメモリセル形成領
域のワード・トランジスタ間の埋め込み平坦化膜に発生
するボイドによるコンタクト不良発生率と第１エッチン
グストッパ層の膜厚不足による接合リークによる不良発
生率、通常、不良発生率は第１エッチングストッパ層の
膜厚の絶対量で決まる。しかし、本発明で定義している
のは、第１エッチングストッパ層となるシリコン窒化膜
と下層のサイドウォールを形成したシリコン地下膜の積
層膜厚合計であるので、ワード・トランジスタ間距離で
ある１２０ｎｍ〜４５０ｎｍに対しては、その１／４以
上が必要という相関関係が見られる。
【００６９】図１４に示すように、第１エッチングスト
ッパ層上に５００ｎｍ〜１０００ｎｍ（ここでは一例と
して１０００ｎｍ）程度の第１の層間絶縁膜１３となる
ＢＰＳＧ（ホウ素リンシリケートガラス）層をＣＶＤ法
により形成し、前記第１の層間絶縁膜に６５０℃〜８０
０℃（ここでは一例として７００℃）の熱処理を加えて
リフローすることにより平坦化する。このときＤＲＡＭ
メモリセル形成領域に形成した第１エッチングストッパ
層となるシリコン窒化膜と下層のサイドウォールを形成
したシリコン窒化膜の積層膜厚合計は最適な膜厚に設定
されているので、前記第１の層間絶縁膜１３であるＢＰ
ＳＧ膜の平坦化においてボイドが発生することは無い。
ッパ層上に５００ｎｍ〜１０００ｎｍ（ここでは一例と
して１０００ｎｍ）程度の第１の層間絶縁膜１３となる
ＢＰＳＧ（ホウ素リンシリケートガラス）層をＣＶＤ法
により形成し、前記第１の層間絶縁膜に６５０℃〜８０
０℃（ここでは一例として７００℃）の熱処理を加えて
リフローすることにより平坦化する。このときＤＲＡＭ
メモリセル形成領域に形成した第１エッチングストッパ
層となるシリコン窒化膜と下層のサイドウォールを形成
したシリコン窒化膜の積層膜厚合計は最適な膜厚に設定
されているので、前記第１の層間絶縁膜１３であるＢＰ
ＳＧ膜の平坦化においてボイドが発生することは無い。
【００７０】この第１の層間絶縁膜はＨＤＰ（高密度プ
ラズマ）ＣＶＤ膜でもＳＯＧ（スピン・オン・グラス；
塗布シリコン酸化膜）でも実施可能である。次にＣＭＰ
（化学的機械研磨）により第１の層間絶縁膜１３である
ＢＰＳＧ層を２００ｎｍ〜９００ｎｍ（ここでは一例と
して４００ｎｍ）の厚さ分だけ研磨してさらに平坦化す
る。このときの平坦化は全面エッチバック等の技術を用
いてもよい。
ラズマ）ＣＶＤ膜でもＳＯＧ（スピン・オン・グラス；
塗布シリコン酸化膜）でも実施可能である。次にＣＭＰ
（化学的機械研磨）により第１の層間絶縁膜１３である
ＢＰＳＧ層を２００ｎｍ〜９００ｎｍ（ここでは一例と
して４００ｎｍ）の厚さ分だけ研磨してさらに平坦化す
る。このときの平坦化は全面エッチバック等の技術を用
いてもよい。
【００７１】図１５に示すように、ＤＲＡＭメモリセル
形成領域の第１の層間絶縁膜１３に選択的にフォトレジ
スト開口パターンを形成し、第１エッチングストッパ層
となるシリコン窒化膜と下層のサイドウォールを形成し
たシリコン窒化膜の積層膜厚と選択比の取れるエッチン
グで一旦エッチングを止め、続いてシリコン窒化膜の積
層膜をエッチングしてＤＲＡＭメモリセルのワード線間
に自己整合的にコンタクトホール１４を形成する。この
工程は、従来から一般的に用いられている自己整合コン
タクト技術を用いて行う。
形成領域の第１の層間絶縁膜１３に選択的にフォトレジ
スト開口パターンを形成し、第１エッチングストッパ層
となるシリコン窒化膜と下層のサイドウォールを形成し
たシリコン窒化膜の積層膜厚と選択比の取れるエッチン
グで一旦エッチングを止め、続いてシリコン窒化膜の積
層膜をエッチングしてＤＲＡＭメモリセルのワード線間
に自己整合的にコンタクトホール１４を形成する。この
工程は、従来から一般的に用いられている自己整合コン
タクト技術を用いて行う。
【００７２】コンタクトホール１４内にポリシリコン層
またはアモルファス・シリコン層を形成して、ＣＭＰに
よりコンタクトホール内のみに第１のシリコン電極層１
５を残す。本実施の形態では、ＣＭＰによる形成方法を
用いたが、選択成長技術やエッチバックを用いてコンタ
クトホール１４内に第１のシリコン電極層１５を残して
もよい。第１のシリコン電極層１５に不純物を導入する
方法は、第１のシリコン電極層１５のＣＶＤと同時に導
入しても、ＣＶＤ後のイオン注入により導入してもよ
い。本実施の形態では、ＤＲＡＭメモリセルのＮチャネ
ルＭＯＳで形成されるワード・トランジスタの不純物拡
散層と接続する第１のシリコン電極層１５を形成するの
でＮ型の不純物であるリンを第１のシリコン電極層１５
に導入する。
またはアモルファス・シリコン層を形成して、ＣＭＰに
よりコンタクトホール内のみに第１のシリコン電極層１
５を残す。本実施の形態では、ＣＭＰによる形成方法を
用いたが、選択成長技術やエッチバックを用いてコンタ
クトホール１４内に第１のシリコン電極層１５を残して
もよい。第１のシリコン電極層１５に不純物を導入する
方法は、第１のシリコン電極層１５のＣＶＤと同時に導
入しても、ＣＶＤ後のイオン注入により導入してもよ
い。本実施の形態では、ＤＲＡＭメモリセルのＮチャネ
ルＭＯＳで形成されるワード・トランジスタの不純物拡
散層と接続する第１のシリコン電極層１５を形成するの
でＮ型の不純物であるリンを第１のシリコン電極層１５
に導入する。
【００７３】図１６に示すように、シリコン酸化膜から
なる第２の層間絶縁膜１６を５０ｎｍ〜２００ｎｍ（こ
こでは一例として１００ｎｍ）の膜厚で形成したのち、
ＤＲＡＭメモリセル形成領域に形成した第１のシリコン
電極層のうちビットコンタクトに相当する第１のシリコ
ン電極層の上に選択的に開口部を形成し、開口部を介し
て第１のシリコン電極層と接続されるビット線１７を形
成する。本実施の形態ではビット線１７として５０ｎｍ
〜２００ｎｍ（ここでは一例として１５０ｎｍ）の膜厚
のタングステンおよび膜厚５０ｎｍのＴｉＮバリアメタ
ルの積層配線を用いたが、他の高融点金属や高融点金属
シリサイド層とポリシリコンを積層させたポリサイド構
造の配線を用いてもよい。また、ビット線は公知技術で
あるトリミング技術を用いてフォトリソグラフィーの解
像限界以下の線幅に形成してもよい。
なる第２の層間絶縁膜１６を５０ｎｍ〜２００ｎｍ（こ
こでは一例として１００ｎｍ）の膜厚で形成したのち、
ＤＲＡＭメモリセル形成領域に形成した第１のシリコン
電極層のうちビットコンタクトに相当する第１のシリコ
ン電極層の上に選択的に開口部を形成し、開口部を介し
て第１のシリコン電極層と接続されるビット線１７を形
成する。本実施の形態ではビット線１７として５０ｎｍ
〜２００ｎｍ（ここでは一例として１５０ｎｍ）の膜厚
のタングステンおよび膜厚５０ｎｍのＴｉＮバリアメタ
ルの積層配線を用いたが、他の高融点金属や高融点金属
シリサイド層とポリシリコンを積層させたポリサイド構
造の配線を用いてもよい。また、ビット線は公知技術で
あるトリミング技術を用いてフォトリソグラフィーの解
像限界以下の線幅に形成してもよい。
【００７４】図１７に示すように、シリコン酸化膜から
なる第３の層間絶縁膜１８を５００ｎｍ〜１５００ｎｍ
（ここでは一例として１０００ｎｍ）の膜厚で形成した
後、ＣＭＰ、全面エッチバック等の技術を用いて平坦化
する。次に第２エッチングストッパ層１９となるシリコ
ン窒化膜を５０ｎｍ〜５００ｎｍ（ここでは一例として
３００ｎｍ）の膜厚で形成する。このとき第２エッチン
グストッパ層１９は下層に形成した第１エッチングスト
ッパ層よりも厚く形成できる。
なる第３の層間絶縁膜１８を５００ｎｍ〜１５００ｎｍ
（ここでは一例として１０００ｎｍ）の膜厚で形成した
後、ＣＭＰ、全面エッチバック等の技術を用いて平坦化
する。次に第２エッチングストッパ層１９となるシリコ
ン窒化膜を５０ｎｍ〜５００ｎｍ（ここでは一例として
３００ｎｍ）の膜厚で形成する。このとき第２エッチン
グストッパ層１９は下層に形成した第１エッチングスト
ッパ層よりも厚く形成できる。
【００７５】ＤＲＡＭメモリセル形成領域に形成した第
１のシリコン電極層のうちキャパシタ電極に接続する第
１のシリコン電極層の上におけるシリコン窒化膜に、開
口部を選択的に形成する。開口部を覆って第４層間絶縁
膜と第２エッチングストッパ層とエッチング選択比の取
れる材料例えばポリシリコン層やアモルファス・シリコ
ン層を５０ｎｍ〜２００ｎｍ（ここでは一例として８０
ｎｍ）の膜厚で全面に形成する。ポリシリコン層やアモ
ルファス・シリコン層を異方性エッチングして第２のエ
ッチングストッパ層の開口部側壁にポリシリコン層やア
モルファス・シリコン層からなるサイドウォール・エッ
チング・マスク層を形成する。
１のシリコン電極層のうちキャパシタ電極に接続する第
１のシリコン電極層の上におけるシリコン窒化膜に、開
口部を選択的に形成する。開口部を覆って第４層間絶縁
膜と第２エッチングストッパ層とエッチング選択比の取
れる材料例えばポリシリコン層やアモルファス・シリコ
ン層を５０ｎｍ〜２００ｎｍ（ここでは一例として８０
ｎｍ）の膜厚で全面に形成する。ポリシリコン層やアモ
ルファス・シリコン層を異方性エッチングして第２のエ
ッチングストッパ層の開口部側壁にポリシリコン層やア
モルファス・シリコン層からなるサイドウォール・エッ
チング・マスク層を形成する。
【００７６】図１８に示すように、第２エッチングスト
ッパ層１９とサイドウォール・エッチング・マスク層２
１をエッチング・マスクとして第３の層間絶縁膜１８を
エッチングして、ＤＲＡＭメモリセル形成領域に形成し
た第１のシリコン電極層１５のうちキャパシタ電極に接
続する第１のシリコン電極１５にコンタクトホール２０
を形成する。このとき形成されるコンタクトホール２０
は、第２エッチングストッパ層１９とその開口部に自己
整合的に形成されたサイドウォール・エッチング・マス
ク層２１を用いてエッチング形成されるので、リソグラ
フィー技術の限界を超えたコンタクト径のコンタクトホ
ールが形成可能となる。それによって、上述したトリミ
ングを利用したビット線形成技術を用いても、コンタク
トがビット線より落ちることなく、またコンタクトホー
ル２０とビット線との耐圧が確保しやすくなる。
ッパ層１９とサイドウォール・エッチング・マスク層２
１をエッチング・マスクとして第３の層間絶縁膜１８を
エッチングして、ＤＲＡＭメモリセル形成領域に形成し
た第１のシリコン電極層１５のうちキャパシタ電極に接
続する第１のシリコン電極１５にコンタクトホール２０
を形成する。このとき形成されるコンタクトホール２０
は、第２エッチングストッパ層１９とその開口部に自己
整合的に形成されたサイドウォール・エッチング・マス
ク層２１を用いてエッチング形成されるので、リソグラ
フィー技術の限界を超えたコンタクト径のコンタクトホ
ールが形成可能となる。それによって、上述したトリミ
ングを利用したビット線形成技術を用いても、コンタク
トがビット線より落ちることなく、またコンタクトホー
ル２０とビット線との耐圧が確保しやすくなる。
【００７７】図１９に示すように、コンタクトホール２
０内にポリシリコン層またはアモルファス・シリコン層
を形成して、ＣＭＰによりコンタクトホール２０内のみ
に第２のシリコン電極層２２を残す。本実施の形態で
は、ＣＭＰによる形成方法を用いたが、選択成長技術や
エッチバックを用いてコンタクトホール２０内に第２の
シリコン電極層２２を残してもよい。第２のシリコン電
極層２２に不純物を導入する方法は、第２のシリコン電
極層２２のＣＶＤと同時に導入しても、ＣＶＤ後にイオ
ン注入により導入してもよい。本実施の形態では、ＤＲ
ＡＭメモリセルのＮチャネルＭＯＳで形成されるワード
・トランジスタの不純物拡散層と接続する第１のシリコ
ン電極層１５上に第２のシリコン電極層２２を形成する
のでＮ型の不純物であるリンを第２のシリコン電極層２
２に導入する。
０内にポリシリコン層またはアモルファス・シリコン層
を形成して、ＣＭＰによりコンタクトホール２０内のみ
に第２のシリコン電極層２２を残す。本実施の形態で
は、ＣＭＰによる形成方法を用いたが、選択成長技術や
エッチバックを用いてコンタクトホール２０内に第２の
シリコン電極層２２を残してもよい。第２のシリコン電
極層２２に不純物を導入する方法は、第２のシリコン電
極層２２のＣＶＤと同時に導入しても、ＣＶＤ後にイオ
ン注入により導入してもよい。本実施の形態では、ＤＲ
ＡＭメモリセルのＮチャネルＭＯＳで形成されるワード
・トランジスタの不純物拡散層と接続する第１のシリコ
ン電極層１５上に第２のシリコン電極層２２を形成する
のでＮ型の不純物であるリンを第２のシリコン電極層２
２に導入する。
【００７８】図２０に示すように、第２エッチングスト
ッパ層１９上に第２エッチングストッパ層１９と第１の
シリコン電極層２２とエッチング選択比の取れるＢＰＳ
Ｇ等の絶縁膜２３を５００ｎｍ〜１５００ｎｍ（ここで
は一例として１０００ｎｍ）の膜厚で形成し、第２のシ
リコン電極層２２上に開口部２５を形成する。
ッパ層１９上に第２エッチングストッパ層１９と第１の
シリコン電極層２２とエッチング選択比の取れるＢＰＳ
Ｇ等の絶縁膜２３を５００ｎｍ〜１５００ｎｍ（ここで
は一例として１０００ｎｍ）の膜厚で形成し、第２のシ
リコン電極層２２上に開口部２５を形成する。
【００７９】図２１に示すように、開口部にポリシリコ
ン層またはアモルファス・シリコン層を形成して、ＣＭ
Ｐによりコンタクトホール（開口部）２５内のみにキャ
パシタ下部電極となる第３のシリコン電極層２４を残
す。本実施の形態では、ＣＭＰによる形成方法を用いた
が、反応性イオンエッチング（ＲＩＥ）等のエッチバッ
クを用いてコンタクトホール２５内のみに第３のシリコ
ン電極層２４を残すことでもよい。第３のシリコン電極
層２４に不純物を導入する方法は、第３のシリコン電極
層２４のＣＶＤと同時に導入しても、ＣＶＤ後にイオン
注入により導入してもよい。本実施の形態では、Ｎ型の
不純物であるリンを第３のシリコン電極層２４に導入す
る。
ン層またはアモルファス・シリコン層を形成して、ＣＭ
Ｐによりコンタクトホール（開口部）２５内のみにキャ
パシタ下部電極となる第３のシリコン電極層２４を残
す。本実施の形態では、ＣＭＰによる形成方法を用いた
が、反応性イオンエッチング（ＲＩＥ）等のエッチバッ
クを用いてコンタクトホール２５内のみに第３のシリコ
ン電極層２４を残すことでもよい。第３のシリコン電極
層２４に不純物を導入する方法は、第３のシリコン電極
層２４のＣＶＤと同時に導入しても、ＣＶＤ後にイオン
注入により導入してもよい。本実施の形態では、Ｎ型の
不純物であるリンを第３のシリコン電極層２４に導入す
る。
【００８０】図２２に示すように、第２エッチバックス
トッパ層１９と選択比の取れる等方性エッチングである
例えばフッ酸を用いたウエット・エッチングにより、Ｂ
ＰＳＧ等の絶縁膜２３を除去し、キャパシタ下部電極と
なる第３のシリコン電極層２４が直立した構造を形成す
る。
トッパ層１９と選択比の取れる等方性エッチングである
例えばフッ酸を用いたウエット・エッチングにより、Ｂ
ＰＳＧ等の絶縁膜２３を除去し、キャパシタ下部電極と
なる第３のシリコン電極層２４が直立した構造を形成す
る。
【００８１】図２３に示すように、誘電体膜２６として
ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン
酸化膜）を３ｎｍ〜１０ｎｍ（ここでは一例として５ｎ
ｍ）の膜厚に形成する。さらにポリシリコン層またはア
モルファス・シリコン層を形成してキャパシタ上部電極
となる第４のシリコン電極層２７を形成する。第４のシ
リコン電極層２７に不純物を導入する方法は、第４のシ
リコン電極層２７のＣＶＤと同時に導入しても、ＣＶＤ
後にイオン注入により導入してもよい。本実施の形態で
は、Ｎ型の不純物であるリンを第４のシリコン電極層２
７に導入する。
ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン
酸化膜）を３ｎｍ〜１０ｎｍ（ここでは一例として５ｎ
ｍ）の膜厚に形成する。さらにポリシリコン層またはア
モルファス・シリコン層を形成してキャパシタ上部電極
となる第４のシリコン電極層２７を形成する。第４のシ
リコン電極層２７に不純物を導入する方法は、第４のシ
リコン電極層２７のＣＶＤと同時に導入しても、ＣＶＤ
後にイオン注入により導入してもよい。本実施の形態で
は、Ｎ型の不純物であるリンを第４のシリコン電極層２
７に導入する。
【００８２】本実施の形態では、キャパシタ電極として
シリコン電極を用いたが、金属電極を用いてもよい。さ
らに本実施の形態ではキャパシタ誘電体膜２６としてＯ
ＮＯ膜を用いたが、タンタル酸化膜やＢＳＴ等の強誘電
体膜を用いてもよい。さらに、本発明の実施の形態で
は、シリンダー構造のキャパシタを形成したが、単純な
積層型キャパシタやフィン構造のキャパシタ電極でも適
用可能である。第２エッチングストッパ層と選択比の取
れる等方性エッチングで第３のシリコン電極層２４下に
おけるＢＰＳＧ等の絶縁膜２３を除去する際と、第４の
シリコン電極層２７パターンをエッチング形成する際
に、第２のエッチングストッパ層１９がエッチングされ
て膜厚が減少する。このときの膜減り量のコントロール
が困難な場合には、第４のシリコン電極層２７パターン
をエッチング形成する際に第２エッチングストッパ層１
９の全膜厚の一部または全部をエッチング除去して、新
たに第３エッチングストッパ層を形成する製造方法を他
の本発明による半導体装置の製造方法とする。
シリコン電極を用いたが、金属電極を用いてもよい。さ
らに本実施の形態ではキャパシタ誘電体膜２６としてＯ
ＮＯ膜を用いたが、タンタル酸化膜やＢＳＴ等の強誘電
体膜を用いてもよい。さらに、本発明の実施の形態で
は、シリンダー構造のキャパシタを形成したが、単純な
積層型キャパシタやフィン構造のキャパシタ電極でも適
用可能である。第２エッチングストッパ層と選択比の取
れる等方性エッチングで第３のシリコン電極層２４下に
おけるＢＰＳＧ等の絶縁膜２３を除去する際と、第４の
シリコン電極層２７パターンをエッチング形成する際
に、第２のエッチングストッパ層１９がエッチングされ
て膜厚が減少する。このときの膜減り量のコントロール
が困難な場合には、第４のシリコン電極層２７パターン
をエッチング形成する際に第２エッチングストッパ層１
９の全膜厚の一部または全部をエッチング除去して、新
たに第３エッチングストッパ層を形成する製造方法を他
の本発明による半導体装置の製造方法とする。
【００８３】第２４図に示すように、シリコン酸化膜か
らなる第４の層間絶縁膜２８を５００ｎｍ〜２５００ｎ
ｍ（ここでは一例として１５００ｎｍ）の膜厚で形成し
たのち、ＣＭＰやエッチバック等の技術を用いてキャパ
シタ上に第４の層間絶縁膜が１００ｎｍ〜１０００ｎｍ
（ここでは一例として１０００ｎｍ）の厚さが残るよう
に平坦化する。
らなる第４の層間絶縁膜２８を５００ｎｍ〜２５００ｎ
ｍ（ここでは一例として１５００ｎｍ）の膜厚で形成し
たのち、ＣＭＰやエッチバック等の技術を用いてキャパ
シタ上に第４の層間絶縁膜が１００ｎｍ〜１０００ｎｍ
（ここでは一例として１０００ｎｍ）の厚さが残るよう
に平坦化する。
【００８４】図２５に示すように、第４の層間絶縁膜２
８上に選択的にフォトレジスト開口パターン２９を形成
する。
８上に選択的にフォトレジスト開口パターン２９を形成
する。
【００８５】本実施の形態では周辺ＭＯＳトランジスタ
形成領域のゲート電極配線上へのコンタクトホール３０
をまず開口する。第４の層間絶縁膜２８をエッチングす
るこのとき第２エッチングストッパ層１９と選択比の取
れるエッチング条件により、第４の層間絶縁膜２８を除
去後、第２エッチングストッパ層１９上でエッチングを
一旦止める。
形成領域のゲート電極配線上へのコンタクトホール３０
をまず開口する。第４の層間絶縁膜２８をエッチングす
るこのとき第２エッチングストッパ層１９と選択比の取
れるエッチング条件により、第４の層間絶縁膜２８を除
去後、第２エッチングストッパ層１９上でエッチングを
一旦止める。
【００８６】図２６に示すように、第２エッチングスト
ッパ層１９をエッチングして、さらに第３の層間絶縁膜
１８と第２の層間絶縁膜１６と第１の層間絶縁膜１３を
順次エッチングする。このとき第１エッチングストッパ
層と選択比の取れるエッチング条件により、第１の層間
絶縁膜１３を除去した後、第１エッチングストッパ層上
でエッチングを一旦止める。
ッパ層１９をエッチングして、さらに第３の層間絶縁膜
１８と第２の層間絶縁膜１６と第１の層間絶縁膜１３を
順次エッチングする。このとき第１エッチングストッパ
層と選択比の取れるエッチング条件により、第１の層間
絶縁膜１３を除去した後、第１エッチングストッパ層上
でエッチングを一旦止める。
【００８７】図２７に示すように、第１エッチングスト
ッパ層１３をエッチングして、次に周辺ＭＯＳトランジ
スタ形成領域のゲート電極８のオフセット膜（例えばシ
リコン窒化膜またはシリコン酸化膜）をエッチング除去
して、ゲート電極８上にコンタクトホール３０を形成す
る。
ッパ層１３をエッチングして、次に周辺ＭＯＳトランジ
スタ形成領域のゲート電極８のオフセット膜（例えばシ
リコン窒化膜またはシリコン酸化膜）をエッチング除去
して、ゲート電極８上にコンタクトホール３０を形成す
る。
【００８８】図３６に示すように、本図は、本発明の構
成において、エッチングストッパ層を貫通するコンタク
ト窓３０内に形成される電極層（図示せず）がゲート電
極８とゲート電極８の側壁に形成されたサイドウォール
絶縁膜の境界上に接続された場合の素子分離絶縁膜５の
掘れ量低減効果を示す図であり、図中ｔS は素子分離絶
縁膜５上に形成された電極底部の深さ寸法、ｔL は素子
分離絶縁膜５底部の深さ寸法である。
成において、エッチングストッパ層を貫通するコンタク
ト窓３０内に形成される電極層（図示せず）がゲート電
極８とゲート電極８の側壁に形成されたサイドウォール
絶縁膜の境界上に接続された場合の素子分離絶縁膜５の
掘れ量低減効果を示す図であり、図中ｔS は素子分離絶
縁膜５上に形成された電極底部の深さ寸法、ｔL は素子
分離絶縁膜５底部の深さ寸法である。
【００８９】図２８に示すように、第４の層間絶縁膜２
８条に選択的にフォトレジスト開口パターン３１を形成
する。
８条に選択的にフォトレジスト開口パターン３１を形成
する。
【００９０】本実施の形態では、周辺ＭＯＳトランジス
タ形成領域のゲート電極８配線層上へのコンタクト３０
に続いて、周辺ＭＯＳトランジスタ形成領域の不純物拡
散層上にコンタクトホール３２を開口する。この時、ゲ
ート電極８上に形成したコンタクトホール３０上はフォ
トレジスト３１で埋め込まれる。第４の層間絶縁膜２８
をエッチングするとき第２エッチングストッパ層１９と
選択比の取れるエッチング条件により、第４の層間絶縁
膜２８を除去後、第２エッチングストッパ１９層上でエ
ッチングを一旦止める。
タ形成領域のゲート電極８配線層上へのコンタクト３０
に続いて、周辺ＭＯＳトランジスタ形成領域の不純物拡
散層上にコンタクトホール３２を開口する。この時、ゲ
ート電極８上に形成したコンタクトホール３０上はフォ
トレジスト３１で埋め込まれる。第４の層間絶縁膜２８
をエッチングするとき第２エッチングストッパ層１９と
選択比の取れるエッチング条件により、第４の層間絶縁
膜２８を除去後、第２エッチングストッパ１９層上でエ
ッチングを一旦止める。
【００９１】図２９に示すように、第２エッチングスト
ッパ層１９をエッチングして、さらに第３の層間絶縁膜
１８と第２の層間絶縁膜１６と第１の層間絶縁膜１３を
順次エッチングする。このとき第１エッチングストッパ
層と選択比の取れるエッチング条件により、第１の層間
絶縁膜１３を除去した後、第１エッチングストッパ層上
でエッチングを一旦止める。
ッパ層１９をエッチングして、さらに第３の層間絶縁膜
１８と第２の層間絶縁膜１６と第１の層間絶縁膜１３を
順次エッチングする。このとき第１エッチングストッパ
層と選択比の取れるエッチング条件により、第１の層間
絶縁膜１３を除去した後、第１エッチングストッパ層上
でエッチングを一旦止める。
【００９２】図３０に示すように、第１エッチングスト
ッパ層をエッチングして、周辺ＭＯＳトランジスタ形成
領域の不純物拡散層上にコンタクトホール３２を形成す
る。
ッパ層をエッチングして、周辺ＭＯＳトランジスタ形成
領域の不純物拡散層上にコンタクトホール３２を形成す
る。
【００９３】図３１に示すように、コンタクトホール３
２内に、例えば１０ｎｍ〜１００ｎｍ（ここでは一例と
して２０ｎｍ）の厚さのチタン層と、例えば１０ｎｍ〜
５０ｎｍ（ここでは一例として２０ｎｍ）２０ｎｍの厚
さのバリアメタルとなる窒化チタン膜をスパッタリング
またはＣＶＤ法により形成する。次に、第１の金属電極
となるタングステン層３３を例えば１００ｎｍ〜５００
ｎｍ（ここでは一例として３００ｎｍ）の膜厚に、スパ
ッタリングまたはＣＶＤ法により形成する。次いでＣＭ
Ｐもしくは全面エッチバックによりコンタクトホール３
２内にのみ第１の金属電極３３を残すように他の領域か
ら第１の金属電極３３を除去する。第１の金属電極３３
は、選択ＣＶＤ法等の技術を用いて、コンタクトホール
３２内に当初より選択形成すれば、エッチバックやＣＭ
Ｐの工程が省ける。
２内に、例えば１０ｎｍ〜１００ｎｍ（ここでは一例と
して２０ｎｍ）の厚さのチタン層と、例えば１０ｎｍ〜
５０ｎｍ（ここでは一例として２０ｎｍ）２０ｎｍの厚
さのバリアメタルとなる窒化チタン膜をスパッタリング
またはＣＶＤ法により形成する。次に、第１の金属電極
となるタングステン層３３を例えば１００ｎｍ〜５００
ｎｍ（ここでは一例として３００ｎｍ）の膜厚に、スパ
ッタリングまたはＣＶＤ法により形成する。次いでＣＭ
Ｐもしくは全面エッチバックによりコンタクトホール３
２内にのみ第１の金属電極３３を残すように他の領域か
ら第１の金属電極３３を除去する。第１の金属電極３３
は、選択ＣＶＤ法等の技術を用いて、コンタクトホール
３２内に当初より選択形成すれば、エッチバックやＣＭ
Ｐの工程が省ける。
【００９４】図３２に示すように、第１の金属電極３３
と電気的に接続される、第１層目金属配線層３４を形成
する。第１層目金属配線層３４は、例えば、３ｎｍ〜５
０ｎｍの厚さのチタン層、１０ｎｍ〜５０ｎｍ（ここで
は一例として１０ｎｍ）の厚さのバリアメタルとなるチ
タン窒化膜、２００ｎｍ〜８００ｎｍ（ここでは一例と
して４００ｎｍ）の厚さの銅を含有するアルミニウム配
線層、３ｎｍ〜１０ｎｍ（ここでは一例として５ｎｍ）
の厚さのチタン層、１０ｎｍ〜１００ｎｍ（ここでは一
例として７０ｎｍの厚さのチタン窒化膜を、スパッタリ
ングもしくはＣＶＤ法によって形成する。銅を含有する
アルミニウム配線層は、アルミニウム配線や銅配線など
の他の材料でもよい。第１層目金属配線層３４上に第５
の層間絶縁膜３５となるシリコン酸化膜を５００ｎｍ〜
２０００ｎｍ（ここでは一例として２０００ｎｍ）の膜
厚で形成した後、ＣＭＰ等を用いて行うエッチバックを
用いて平坦化する。
と電気的に接続される、第１層目金属配線層３４を形成
する。第１層目金属配線層３４は、例えば、３ｎｍ〜５
０ｎｍの厚さのチタン層、１０ｎｍ〜５０ｎｍ（ここで
は一例として１０ｎｍ）の厚さのバリアメタルとなるチ
タン窒化膜、２００ｎｍ〜８００ｎｍ（ここでは一例と
して４００ｎｍ）の厚さの銅を含有するアルミニウム配
線層、３ｎｍ〜１０ｎｍ（ここでは一例として５ｎｍ）
の厚さのチタン層、１０ｎｍ〜１００ｎｍ（ここでは一
例として７０ｎｍの厚さのチタン窒化膜を、スパッタリ
ングもしくはＣＶＤ法によって形成する。銅を含有する
アルミニウム配線層は、アルミニウム配線や銅配線など
の他の材料でもよい。第１層目金属配線層３４上に第５
の層間絶縁膜３５となるシリコン酸化膜を５００ｎｍ〜
２０００ｎｍ（ここでは一例として２０００ｎｍ）の膜
厚で形成した後、ＣＭＰ等を用いて行うエッチバックを
用いて平坦化する。
【００９５】図３３は図３２に対応する工程に続く工程
での装置断面を示している。図３３に示すように、第１
の金属電極３３と第１層目金属配線層３４と第５の層間
絶縁膜３５の形成と同様にして、第２の金属電極３６と
第２層目金属配線層３７と第６の層間絶縁膜３８、第３
の金属電極３９と第３層目金属配線層４０と第７の層間
絶縁膜４１、第４の金属電極４２と第４層目金属配線層
４３と第８の層間絶縁膜４４を順次形成する。オーバー
コート膜４５としてシリコン窒化膜を例えば５００ｎｍ
〜１５００ｎｍ（ここでは一例として７００ｎｍ）の厚
さに形成した後、第４層目金属配線層４３でパッドとな
る部分に開口部（図示せず）を選択的に形成する。
での装置断面を示している。図３３に示すように、第１
の金属電極３３と第１層目金属配線層３４と第５の層間
絶縁膜３５の形成と同様にして、第２の金属電極３６と
第２層目金属配線層３７と第６の層間絶縁膜３８、第３
の金属電極３９と第３層目金属配線層４０と第７の層間
絶縁膜４１、第４の金属電極４２と第４層目金属配線層
４３と第８の層間絶縁膜４４を順次形成する。オーバー
コート膜４５としてシリコン窒化膜を例えば５００ｎｍ
〜１５００ｎｍ（ここでは一例として７００ｎｍ）の厚
さに形成した後、第４層目金属配線層４３でパッドとな
る部分に開口部（図示せず）を選択的に形成する。
【００９６】本実施の形態では、周辺ＭＯＳトランジス
タ形成領域のゲート電極層上へのコンタクトホールと不
純物拡散層上にコンタクトホールを別々に開口する方法
を説明したが、同時に一括して開口することも可能であ
る。別々に開口する場合、その開口順序は、不純物拡散
層上から先に開口し、続いてゲート電極配線上に開口す
ることも可能である。
タ形成領域のゲート電極層上へのコンタクトホールと不
純物拡散層上にコンタクトホールを別々に開口する方法
を説明したが、同時に一括して開口することも可能であ
る。別々に開口する場合、その開口順序は、不純物拡散
層上から先に開口し、続いてゲート電極配線上に開口す
ることも可能である。
【００９７】本発明の実施の形態によれば、図３５に示
すように、金属配線層と接続される電極層が埋め込まれ
る開口部は、例えば不純物拡散層と素子分離絶縁膜の境
界上に形成されても、第２エッチングストッパ層と第１
エッチングストッパ層とによりエッチングが制御（一旦
停止）されているので、素子分離絶縁膜の掘れ量ｔSが
不純物拡散層の接合深さ寸法ｔJ より大きくなることは
ない。このため、接合リークの低減化が可能となる。ま
た、第１エッチングストッパ層の膜厚ｔ1 はＤＲＡＭメ
モリセルの埋め込みが可能な、必要最小限の膜厚に設定
しており、第１エッチングストッパ層のエッチング時に
おけるオーバエッチング量に相当する素子分離絶縁膜の
掘れ量ｔS よりも第１エッチングストッパ層の膜厚寸法
ｔ1 は大きくなる。
すように、金属配線層と接続される電極層が埋め込まれ
る開口部は、例えば不純物拡散層と素子分離絶縁膜の境
界上に形成されても、第２エッチングストッパ層と第１
エッチングストッパ層とによりエッチングが制御（一旦
停止）されているので、素子分離絶縁膜の掘れ量ｔSが
不純物拡散層の接合深さ寸法ｔJ より大きくなることは
ない。このため、接合リークの低減化が可能となる。ま
た、第１エッチングストッパ層の膜厚ｔ1 はＤＲＡＭメ
モリセルの埋め込みが可能な、必要最小限の膜厚に設定
しており、第１エッチングストッパ層のエッチング時に
おけるオーバエッチング量に相当する素子分離絶縁膜の
掘れ量ｔS よりも第１エッチングストッパ層の膜厚寸法
ｔ1 は大きくなる。
【００９８】比較例として、本発明の構造と方法を採用
していない例を図３７によって説明する。図３７に示す
ように、素子分離絶縁膜の掘れ量ｔS が不純物拡散層の
接合深さ寸法ｔJ より大きくなると、金属配線層と接続
される電極層を介して不純物拡散層とウエル領域がショ
ートする。
していない例を図３７によって説明する。図３７に示す
ように、素子分離絶縁膜の掘れ量ｔS が不純物拡散層の
接合深さ寸法ｔJ より大きくなると、金属配線層と接続
される電極層を介して不純物拡散層とウエル領域がショ
ートする。
【００９９】本発明の実施の形態によれば、図３６に示
すように、金属配線層と接続される電極層が埋め込まれ
る開口部は、例えばゲート電極層とサイドウォール絶縁
膜の境界上に形成されても、第２エッチングストッパ層
と第１エッチングストッパ層とによりエッチングが制御
されているので、素子分離絶縁膜の掘れ量ｔS が素子分
離絶縁膜の深さ寸法ｔL より大きくなることはない。
すように、金属配線層と接続される電極層が埋め込まれ
る開口部は、例えばゲート電極層とサイドウォール絶縁
膜の境界上に形成されても、第２エッチングストッパ層
と第１エッチングストッパ層とによりエッチングが制御
されているので、素子分離絶縁膜の掘れ量ｔS が素子分
離絶縁膜の深さ寸法ｔL より大きくなることはない。
【０１００】比較例として、本発明の構造と方法を採用
していない例を図３８によって説明する。図３８に示す
ように、素子分離絶縁膜の掘れ量ｔS が素子分離絶縁膜
の深さ寸法ｔL より大きくなると、金属配線層と接続さ
れる電極層を介してゲート電極とウエル領域がショート
する。
していない例を図３８によって説明する。図３８に示す
ように、素子分離絶縁膜の掘れ量ｔS が素子分離絶縁膜
の深さ寸法ｔL より大きくなると、金属配線層と接続さ
れる電極層を介してゲート電極とウエル領域がショート
する。
【０１０１】以上が、一実施の形態に基づく本発明の説
明であるが、これに限らず本発明には種々の変形が可能
である。例えば、周辺ＭＯＳトランジスタとしては、メ
モリセルの周辺に設けメモリ機能と接続するロジック回
路を構成するＭＯＳトランジスタをレイアウトとして取
り上げて説明したが、このようなものだけにとどまら
ず、メモリセル以外におけるＤＲＡＭ自体の機能の一部
を成すＭＯＳトランジスタや、ＳＲＡＭセルを構成する
ＭＯＳトランジスタ等、ＤＲＡＭメモリ部分とは異なり
構成要素の標高が比較的低いＭＯＳトランジスタであれ
ば何でも同様の効果を得ることができる。
明であるが、これに限らず本発明には種々の変形が可能
である。例えば、周辺ＭＯＳトランジスタとしては、メ
モリセルの周辺に設けメモリ機能と接続するロジック回
路を構成するＭＯＳトランジスタをレイアウトとして取
り上げて説明したが、このようなものだけにとどまら
ず、メモリセル以外におけるＤＲＡＭ自体の機能の一部
を成すＭＯＳトランジスタや、ＳＲＡＭセルを構成する
ＭＯＳトランジスタ等、ＤＲＡＭメモリ部分とは異なり
構成要素の標高が比較的低いＭＯＳトランジスタであれ
ば何でも同様の効果を得ることができる。
【０１０２】また、第２エッチバックストッパ膜の形成
位置としては、（１）ワード線の直上に設けられる層間
絶縁膜とビット線部分に設けられる層間絶縁膜との間に
設ける方法、（２）キャパシタ形成前（ビット線部分に
設けられる層間絶縁膜の上）に設ける方法、（３）キャ
パシタ形成後（ビット線部分に設けられる層間絶縁膜の
上）に設ける方法による三ヶ所いずれでもよい。
位置としては、（１）ワード線の直上に設けられる層間
絶縁膜とビット線部分に設けられる層間絶縁膜との間に
設ける方法、（２）キャパシタ形成前（ビット線部分に
設けられる層間絶縁膜の上）に設ける方法、（３）キャ
パシタ形成後（ビット線部分に設けられる層間絶縁膜の
上）に設ける方法による三ヶ所いずれでもよい。
【０１０３】また、上記の実施の形態において、近接す
るメモリセルトランジスタのゲート（ワード線）相互間
のボイドを埋めることを例示して説明しているが、本発
明はワード線以外のゲート電極、配線層等同様に異方性
エッチバックにてパターニングされる各種パターンの相
互間にできる凹部を埋めるのに好ましく用いることがで
き、適用できるものはワード線間だけにとどまらない。
るメモリセルトランジスタのゲート（ワード線）相互間
のボイドを埋めることを例示して説明しているが、本発
明はワード線以外のゲート電極、配線層等同様に異方性
エッチバックにてパターニングされる各種パターンの相
互間にできる凹部を埋めるのに好ましく用いることがで
き、適用できるものはワード線間だけにとどまらない。
【０１０４】また、エッチバックストッパの材料として
は、シリコン窒化膜を用いる以外にも、適宜、層間絶縁
膜の種類と開口時に用いるエッチャントガスの種類とを
検討して用いることができるが、一般的には絶縁膜を用
いるべきであろう。導電膜を用いた場合には、エッチン
グストッパ膜として用済み後の除去が必須となるが、そ
の除去が容易ではなく、仮に異方性エッチング等で除去
しようとしても段差下や側壁の脇などにどうしても除去
されずに残ることがあり、後の工程で残余の導電膜がシ
ョートを起こす原因を作る場合がある。また絶縁膜材料
からエッチングストッパとして用いることができるもの
を選択するにも、微細化した最近の半導体装置内部に用
いるには、高速性能を損なわないように、また配線間容
量を下げられるように、比誘電率が低い材料からの選択
が好ましい。
は、シリコン窒化膜を用いる以外にも、適宜、層間絶縁
膜の種類と開口時に用いるエッチャントガスの種類とを
検討して用いることができるが、一般的には絶縁膜を用
いるべきであろう。導電膜を用いた場合には、エッチン
グストッパ膜として用済み後の除去が必須となるが、そ
の除去が容易ではなく、仮に異方性エッチング等で除去
しようとしても段差下や側壁の脇などにどうしても除去
されずに残ることがあり、後の工程で残余の導電膜がシ
ョートを起こす原因を作る場合がある。また絶縁膜材料
からエッチングストッパとして用いることができるもの
を選択するにも、微細化した最近の半導体装置内部に用
いるには、高速性能を損なわないように、また配線間容
量を下げられるように、比誘電率が低い材料からの選択
が好ましい。
【０１０５】次に、以下に、上記説明した実施の形態の
他に、本発明の主要な実施の形態についてまとめてお
く。
他に、本発明の主要な実施の形態についてまとめてお
く。
【０１０６】（１）半導体装置は、ＤＲＡＭメモリセル
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そして上記不純物拡散層の少なくとも一つは、上記
電極層が該不純物拡散層と素子分離絶縁膜の境界上に接
続され、素子分離絶縁膜上に形成された電極層の底部の
不純物拡散層表面からの深さ寸法は、不純物拡散層の接
合深さ寸法よりも小さく形成されていることが特徴とな
っている。
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そして上記不純物拡散層の少なくとも一つは、上記
電極層が該不純物拡散層と素子分離絶縁膜の境界上に接
続され、素子分離絶縁膜上に形成された電極層の底部の
不純物拡散層表面からの深さ寸法は、不純物拡散層の接
合深さ寸法よりも小さく形成されていることが特徴とな
っている。
【０１０７】（２）半導体装置は、ＤＲＡＭメモリセル
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そして上記不純物拡散層の少なくとも一つは、上記
電極層が該不純物拡散層と素子分離絶縁膜の境界上に接
続され、素子分離絶縁膜上に形成された電極層の底部の
不純物拡散層表面からの深さ寸法は、第１エッチングス
トッパ層の厚さ寸法よりも小さく形成されていることが
特徴となっている。
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そして上記不純物拡散層の少なくとも一つは、上記
電極層が該不純物拡散層と素子分離絶縁膜の境界上に接
続され、素子分離絶縁膜上に形成された電極層の底部の
不純物拡散層表面からの深さ寸法は、第１エッチングス
トッパ層の厚さ寸法よりも小さく形成されていることが
特徴となっている。
【０１０８】（３）半導体装置は、ＤＲＡＭメモリセル
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そしてＤＲＡＭメモリセル領域のワード・トランジ
スタ上には、周辺ＭＯＳトランジスタのサイドウォール
形成層と第１エッチングストッパ層が積層されて形成さ
れている。さらに、周辺ＭＯＳトランジスタのサイドウ
ォール形成層と第１エッチングストッパ層の積層膜の膜
厚は、ＤＲＡＭメモリセル領域のワード・トランジスタ
の最小間隔の１／４以上かつ１／２以下となっているこ
とを特徴としている。
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そしてＤＲＡＭメモリセル領域のワード・トランジ
スタ上には、周辺ＭＯＳトランジスタのサイドウォール
形成層と第１エッチングストッパ層が積層されて形成さ
れている。さらに、周辺ＭＯＳトランジスタのサイドウ
ォール形成層と第１エッチングストッパ層の積層膜の膜
厚は、ＤＲＡＭメモリセル領域のワード・トランジスタ
の最小間隔の１／４以上かつ１／２以下となっているこ
とを特徴としている。
【０１０９】（４）半導体装置は、ＤＲＡＭメモリセル
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そしてＤＲＡＭメモリセル領域のワード・トランジ
スタ上には、周辺ＭＯＳトランジスタのサイドウォール
形成層と第１エッチングストッパ層が積層されて形成さ
れている。さらに、周辺ＭＯＳトランジスタのサイドウ
ォール形成層と第１エッチングストッパ層の積層膜の膜
厚は、ＤＲＡＭメモリセル領域のワード・トランジスタ
の最小間隔の１／４以上かつ１／３以下となっているこ
とを特徴としている。
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そしてＤＲＡＭメモリセル領域のワード・トランジ
スタ上には、周辺ＭＯＳトランジスタのサイドウォール
形成層と第１エッチングストッパ層が積層されて形成さ
れている。さらに、周辺ＭＯＳトランジスタのサイドウ
ォール形成層と第１エッチングストッパ層の積層膜の膜
厚は、ＤＲＡＭメモリセル領域のワード・トランジスタ
の最小間隔の１／４以上かつ１／３以下となっているこ
とを特徴としている。
【０１１０】（５）上記（３）で説明したＤＲＡＭメモ
リセルと周辺ＭＯＳトランジスタを有する半導体装置に
おいて、上記周辺ＭＯＳトランジスタのゲート電極を含
む表面を覆うように第１エッチングストッパ層となる絶
縁膜が形成されている。また、上記ＤＲＡＭメモリセル
のキャパシタ部の上層ないし下層のうちの少なくとも一
方には、第２エッチングストッパ層が形成されている。
そしてＤＲＡＭメモリセル領域のワード・トランジスタ
上には、周辺ＭＯＳトランジスタのサイドウォール形成
層と第１エッチングストッパ層が積層されて形成されて
いる。さらに、周辺ＭＯＳトランジスタのサイドウォー
ル形成層と第１エッチングストッパ層の積層膜の膜厚
は、ＤＲＡＭメモリセル領域のワード・トランジスタの
最小間隔の１／４以上かつ１／２以下となっていること
を特徴としている。
リセルと周辺ＭＯＳトランジスタを有する半導体装置に
おいて、上記周辺ＭＯＳトランジスタのゲート電極を含
む表面を覆うように第１エッチングストッパ層となる絶
縁膜が形成されている。また、上記ＤＲＡＭメモリセル
のキャパシタ部の上層ないし下層のうちの少なくとも一
方には、第２エッチングストッパ層が形成されている。
そしてＤＲＡＭメモリセル領域のワード・トランジスタ
上には、周辺ＭＯＳトランジスタのサイドウォール形成
層と第１エッチングストッパ層が積層されて形成されて
いる。さらに、周辺ＭＯＳトランジスタのサイドウォー
ル形成層と第１エッチングストッパ層の積層膜の膜厚
は、ＤＲＡＭメモリセル領域のワード・トランジスタの
最小間隔の１／４以上かつ１／２以下となっていること
を特徴としている。
【０１１１】（６）半導体装置は、ＤＲＡＭメモリセル
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そして周辺ＭＯＳトランジスタのゲート電極の少な
くとも一つは、上記エッチングストッパ層を貫通する電
極層が上記ゲート電極と上記ゲート電極側壁に形成され
てサイドウォール絶縁膜の境界上に接続されている。さ
らに上記サイドウォール絶縁膜上に形成された上記電極
層の底部の素子分離絶縁膜上面からの深さ寸法は、上記
素子分離絶縁膜底部の深さ寸法よりも小さく形成された
ことを特徴としている。
と周辺ＭＯＳトランジスタを有するものであり、上記周
辺ＭＯＳトランジスタのゲート電極を含む表面を覆うよ
うに第１エッチングストッパ層となる絶縁膜が形成され
ている。また、上記ＤＲＡＭメモリセルのキャパシタ部
の上層ないし下層のうちの少なくとも一方には、第２エ
ッチングストッパ層が形成されている。上記周辺ＭＯＳ
トランジスタの不純物拡散層とゲート電極は、上記第１
エッチングストッパ層と上記第２エッチングストッパ層
を貫通する電極層により、ＤＲＡＭメモリセルのキャパ
シタ部上層に形成されている金属配線層と接続されてい
る。そして周辺ＭＯＳトランジスタのゲート電極の少な
くとも一つは、上記エッチングストッパ層を貫通する電
極層が上記ゲート電極と上記ゲート電極側壁に形成され
てサイドウォール絶縁膜の境界上に接続されている。さ
らに上記サイドウォール絶縁膜上に形成された上記電極
層の底部の素子分離絶縁膜上面からの深さ寸法は、上記
素子分離絶縁膜底部の深さ寸法よりも小さく形成された
ことを特徴としている。
【０１１２】（７）上記（１）で説明したＤＲＡＭメモ
リセルと周辺ＭＯＳトランジスタを有する半導体装置に
おいて、上記第２エッチングストッパ層の膜厚は上記第
１エッチングストッパ層の膜厚よりも厚く形成されてい
ることが特徴となっている。
リセルと周辺ＭＯＳトランジスタを有する半導体装置に
おいて、上記第２エッチングストッパ層の膜厚は上記第
１エッチングストッパ層の膜厚よりも厚く形成されてい
ることが特徴となっている。
【０１１３】（８）上記（２）で説明したＤＲＡＭメモ
リセルと周辺ＭＯＳトランジスタを有する半導体装置に
おいて、上記第２エッチングストッパ層の膜厚は上記第
１エッチングストッパ層の膜厚よりも厚く形成されてい
ることが特徴となっている。
リセルと周辺ＭＯＳトランジスタを有する半導体装置に
おいて、上記第２エッチングストッパ層の膜厚は上記第
１エッチングストッパ層の膜厚よりも厚く形成されてい
ることが特徴となっている。
【０１１４】（９）上記（３）で説明したＤＲＡＭメモ
リセルと周辺ＭＯＳトランジスタを有する半導体装置に
おいて、上記第２エッチングストッパ層の膜厚は上記第
１エッチングストッパ層の膜厚よりも厚く形成されてい
ることが特徴となっている。
リセルと周辺ＭＯＳトランジスタを有する半導体装置に
おいて、上記第２エッチングストッパ層の膜厚は上記第
１エッチングストッパ層の膜厚よりも厚く形成されてい
ることが特徴となっている。
【０１１５】（１０）上記（４）で説明したＤＲＡＭメ
モリセルと周辺ＭＯＳトランジスタを有する半導体装置
において、上記第２エッチングストッパ層の膜厚は上記
第１エッチングストッパ層の膜厚よりも厚く形成されて
いることが特徴となっている。
モリセルと周辺ＭＯＳトランジスタを有する半導体装置
において、上記第２エッチングストッパ層の膜厚は上記
第１エッチングストッパ層の膜厚よりも厚く形成されて
いることが特徴となっている。
【０１１６】（１１）上記（５）で説明したＤＲＡＭメ
モリセルと周辺ＭＯＳトランジスタを有する半導体装置
において、上記第２エッチングストッパ層の膜厚は上記
第１エッチングストッパ層の膜厚よりも厚く形成されて
いることが特徴となっている。
モリセルと周辺ＭＯＳトランジスタを有する半導体装置
において、上記第２エッチングストッパ層の膜厚は上記
第１エッチングストッパ層の膜厚よりも厚く形成されて
いることが特徴となっている。
【０１１７】（１２）上記（６）で説明したＤＲＡＭメ
モリセルと周辺ＭＯＳトランジスタを有する半導体装置
において、上記第２エッチングストッパ層の膜厚は上記
第１エッチングストッパ層の膜厚よりも厚く形成されて
いることが特徴となっている。
モリセルと周辺ＭＯＳトランジスタを有する半導体装置
において、上記第２エッチングストッパ層の膜厚は上記
第１エッチングストッパ層の膜厚よりも厚く形成されて
いることが特徴となっている。
【０１１８】（１３）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜が形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程、該絶縁膜上に
開口部を形成し、上記第２エッチングストッパ層上で一
旦エッチングを停止させる工程と、上記開口部において
第２エッチングストッパ層と上記層間絶縁膜をエッチン
グ除去し、さらに、上記第１エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て上記第１エッチングストッパ層をエッチング除去し、
上記開口部の少なくとも一つを、上記不純物拡散層と上
記素子分離絶縁膜の境界上に形成し、かつ除去記開口部
の底部の上記素子分離絶縁膜上面からの深さ寸法は、上
記不純物拡散層の接合深さ寸法よりも小さく形成する工
程と、上記開口部内に電極層を形成する工程と、上記電
極層と接続される金属配線層を形成する工程とを備えて
いる。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜が形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程、該絶縁膜上に
開口部を形成し、上記第２エッチングストッパ層上で一
旦エッチングを停止させる工程と、上記開口部において
第２エッチングストッパ層と上記層間絶縁膜をエッチン
グ除去し、さらに、上記第１エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て上記第１エッチングストッパ層をエッチング除去し、
上記開口部の少なくとも一つを、上記不純物拡散層と上
記素子分離絶縁膜の境界上に形成し、かつ除去記開口部
の底部の上記素子分離絶縁膜上面からの深さ寸法は、上
記不純物拡散層の接合深さ寸法よりも小さく形成する工
程と、上記開口部内に電極層を形成する工程と、上記電
極層と接続される金属配線層を形成する工程とを備えて
いる。
【０１１９】（１４）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜が形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、上記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て第２エッチングストッパ層と上記層間絶縁膜をエッチ
ング除去し、さらに、上記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記開口部にお
いて上記第１エッチングストッパ層をエッチング除去
し、上記開口部の少なくとも一つを、上記不純物拡散層
と上記素子分離絶縁膜の境界上に形成し、かつ上記開口
部の底部の上記素子分離絶縁膜上面からの深さ寸法は、
上記第１エッチングストッパ層の厚さ寸法よりも小さく
形成する工程と、上記開口部内に電極層を形成する工程
と、上記電極層と接続される金属配線層を形成する工程
とを備えた半導体装置の製造方法。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜が形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、上記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て第２エッチングストッパ層と上記層間絶縁膜をエッチ
ング除去し、さらに、上記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記開口部にお
いて上記第１エッチングストッパ層をエッチング除去
し、上記開口部の少なくとも一つを、上記不純物拡散層
と上記素子分離絶縁膜の境界上に形成し、かつ上記開口
部の底部の上記素子分離絶縁膜上面からの深さ寸法は、
上記第１エッチングストッパ層の厚さ寸法よりも小さく
形成する工程と、上記開口部内に電極層を形成する工程
と、上記電極層と接続される金属配線層を形成する工程
とを備えた半導体装置の製造方法。
【０１２０】（１５）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタのゲート電極と上記周辺ＭＯＳ
トランジスタのゲート電極を形成する工程と、上記ＤＲ
ＡＭメモリセルのワード・トランジスタのゲート電極と
上記周辺ＭＯＳトランジスタのゲート電極を覆ってサイ
ドウォール形成層となる絶縁膜を形成し、上記周辺ＭＯ
Ｓトランジスタ形成領域のみ上記サイドウォール形成層
を異方性エッチングして周辺ＭＯＳトランジスタのゲー
ト側壁にサイドウォールを形成し、かつ上記ＤＲＡＭメ
モリセル形成領域には上記サイドウォール形成層を残す
工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物
拡散領域とゲート電極上に第１エッチングストッパ層と
なる絶縁膜を、上記サイドウォール形成層と上記第１エ
ッチングストッパ層の積層膜の膜厚が上記ＤＲＡＭメモ
リセルのワード・トランジスタの最小間隔の１／４以上
かつ１／２以下の膜厚で形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、上記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て第２エッチングストッパ層と上記層間絶縁膜をエッチ
ング除去し、さらに、上記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記開口部にお
いて上記第１エッチングストッパ層をエッチング除去す
る工程と、上記開口部内に電極層を形成する工程と、上
記電極層と接続される金属配線層を形成する工程とを備
えた半導体装置の製造方法。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタのゲート電極と上記周辺ＭＯＳ
トランジスタのゲート電極を形成する工程と、上記ＤＲ
ＡＭメモリセルのワード・トランジスタのゲート電極と
上記周辺ＭＯＳトランジスタのゲート電極を覆ってサイ
ドウォール形成層となる絶縁膜を形成し、上記周辺ＭＯ
Ｓトランジスタ形成領域のみ上記サイドウォール形成層
を異方性エッチングして周辺ＭＯＳトランジスタのゲー
ト側壁にサイドウォールを形成し、かつ上記ＤＲＡＭメ
モリセル形成領域には上記サイドウォール形成層を残す
工程と、上記周辺ＭＯＳトランジスタ形成領域の不純物
拡散領域とゲート電極上に第１エッチングストッパ層と
なる絶縁膜を、上記サイドウォール形成層と上記第１エ
ッチングストッパ層の積層膜の膜厚が上記ＤＲＡＭメモ
リセルのワード・トランジスタの最小間隔の１／４以上
かつ１／２以下の膜厚で形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、上記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て第２エッチングストッパ層と上記層間絶縁膜をエッチ
ング除去し、さらに、上記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記開口部にお
いて上記第１エッチングストッパ層をエッチング除去す
る工程と、上記開口部内に電極層を形成する工程と、上
記電極層と接続される金属配線層を形成する工程とを備
えた半導体装置の製造方法。
【０１２１】（１６）半導体装置の製造方法は、上記
（１５）で説明したＤＲＡＭメモリセルと周辺ＭＯＳト
ランジスタを有する半導体装置の製造方法において、上
記第１エッチングストッパ層となる絶縁膜を、上記サイ
ドウォール形成層と上記第１エッチングストッパ層の積
層膜の膜厚が上記ＤＲＡＭメモリセルのワード・トラン
ジスタの最小間隔の１／４以上かつ１／３以下の膜厚で
形成する。
（１５）で説明したＤＲＡＭメモリセルと周辺ＭＯＳト
ランジスタを有する半導体装置の製造方法において、上
記第１エッチングストッパ層となる絶縁膜を、上記サイ
ドウォール形成層と上記第１エッチングストッパ層の積
層膜の膜厚が上記ＤＲＡＭメモリセルのワード・トラン
ジスタの最小間隔の１／４以上かつ１／３以下の膜厚で
形成する。
【０１２２】（１７）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜を形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、上記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て第２エッチングストッパ層と上記層間絶縁膜をエッチ
ング除去し、さらに、上記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記開口部にお
いて上記第１エッチングストッパ層をエッチング除去
し、上記開口部の少なくとも一つを、上記ゲート電極と
上記サイドウォール絶縁膜の境界上に形成し、かつ上記
サイドウォール絶縁膜上に形成された開口部の底部の上
記素子分離絶縁膜上面からの深さ寸法は、上記素子分離
絶縁膜の深さ寸法よりも小さく形成する工程と、上記開
口部内に電極層を形成する工程と、上記電極層と接続さ
れる金属配線層を形成する工程とを備えている。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜を形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、上記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て第２エッチングストッパ層と上記層間絶縁膜をエッチ
ング除去し、さらに、上記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記開口部にお
いて上記第１エッチングストッパ層をエッチング除去
し、上記開口部の少なくとも一つを、上記ゲート電極と
上記サイドウォール絶縁膜の境界上に形成し、かつ上記
サイドウォール絶縁膜上に形成された開口部の底部の上
記素子分離絶縁膜上面からの深さ寸法は、上記素子分離
絶縁膜の深さ寸法よりも小さく形成する工程と、上記開
口部内に電極層を形成する工程と、上記電極層と接続さ
れる金属配線層を形成する工程とを備えている。
【０１２３】（１８）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法において、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜を形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に上記第１エッチングストッパ層
の膜厚よりも厚い第２エッチングストッパ層を形成する
工程と、上記第２エッチングストッパ層上に上記ＤＲＡ
Ｍメモリセルのキャパシタを形成する工程と、上記キャ
パシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口
部を形成し、上記第２エッチングストッパ層上で一旦エ
ッチングを停止させる工程と、上記開口部において第２
エッチングストッパ層と上記層間絶縁膜をエッチング除
去し、さらに、上記第１エッチングストッパ層上で一旦
エッチングを停止させる工程と、上記開口部において上
記第１エッチングストッパ層をエッチング除去する工程
と、上記開口部内に電極層を形成する工程と、上記電極
層と接続される金属配線層を形成する工程とを備えてい
る。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法において、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜を形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に上記第１エッチングストッパ層
の膜厚よりも厚い第２エッチングストッパ層を形成する
工程と、上記第２エッチングストッパ層上に上記ＤＲＡ
Ｍメモリセルのキャパシタを形成する工程と、上記キャ
パシタ上に絶縁膜を形成する工程と、該絶縁膜上に開口
部を形成し、上記第２エッチングストッパ層上で一旦エ
ッチングを停止させる工程と、上記開口部において第２
エッチングストッパ層と上記層間絶縁膜をエッチング除
去し、さらに、上記第１エッチングストッパ層上で一旦
エッチングを停止させる工程と、上記開口部において上
記第１エッチングストッパ層をエッチング除去する工程
と、上記開口部内に電極層を形成する工程と、上記電極
層と接続される金属配線層を形成する工程とを備えてい
る。
【０１２４】（１９）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜を形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
でかつ上記周辺ＭＯＳトランジスタのゲート電極上に第
１の開口部を形成し、上記第２エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記第１の開口
部において第２エッチングストッパ層と上記層間絶縁膜
をエッチング除去し、さらに、上記第１エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、上記開
口部において上記第１エッチングストッパ層をエッチン
グ除去する工程と、上記第１の開口部内において上記第
１エッチングストッパ層をエッチング除去する工程と、
上記キャパシタ上に形成した絶縁膜を絶縁膜上でかつ上
記周辺ＭＯＳトランジスタの不純物拡散領域上に第２の
開口部を形成し、上記第２エッチングストッパ層上で一
旦エッチングを停止させる工程と、上記第２の開口部に
おいて第２エッチングストッパ層と上記層間絶縁膜をエ
ッチング除去し、さらに、上記第１エッチングストッパ
層上で一旦エッチングを停止させる工程と、上記第２の
開口部において上記第１エッチングストッパ層をエッチ
ング除去する工程と、上記第２開口部内に電極層を形成
する工程と、上記電極層と接続される金属配線層を形成
する工程とを備えている。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜を形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
でかつ上記周辺ＭＯＳトランジスタのゲート電極上に第
１の開口部を形成し、上記第２エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記第１の開口
部において第２エッチングストッパ層と上記層間絶縁膜
をエッチング除去し、さらに、上記第１エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、上記開
口部において上記第１エッチングストッパ層をエッチン
グ除去する工程と、上記第１の開口部内において上記第
１エッチングストッパ層をエッチング除去する工程と、
上記キャパシタ上に形成した絶縁膜を絶縁膜上でかつ上
記周辺ＭＯＳトランジスタの不純物拡散領域上に第２の
開口部を形成し、上記第２エッチングストッパ層上で一
旦エッチングを停止させる工程と、上記第２の開口部に
おいて第２エッチングストッパ層と上記層間絶縁膜をエ
ッチング除去し、さらに、上記第１エッチングストッパ
層上で一旦エッチングを停止させる工程と、上記第２の
開口部において上記第１エッチングストッパ層をエッチ
ング除去する工程と、上記第２開口部内に電極層を形成
する工程と、上記電極層と接続される金属配線層を形成
する工程とを備えている。
【０１２５】（２０）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜を形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に上記第２エッチングストッパ層
を形成する工程と、上記第２エッチングストッパ層上に
等方性エッチングにより除去可能な絶縁膜を形成する工
程と、該等方性エッチングにより除去可能な絶縁膜に選
択的に開口部を形成して、該開口部内に上記ＤＲＡＭメ
モリセルのキャパシタ下部電極を形成する工程と、上記
等方性エッチングにより除去可能な絶縁膜を上記第２エ
ッチングストッパ層を等方性エッチングのストッパとし
てエッチング除去する工程と、上記キャパシタ下部電極
上にキャパシタ誘電体膜とキャパシタ上部電極を形成す
る工程と、上記キャパシタ上部電極上に絶縁膜を形成す
る工程と、該絶縁膜上に開口部を形成し、上記第２エッ
チングストッパ層上で一旦エッチングを停止させる工程
と、上記開口部において第２エッチングストッパ層と上
記層間絶縁膜をエッチング除去し、さらに、上記第１エ
ッチングストッパ層上で一旦エッチングを停止させる工
程と、上記開口部において上記第１エッチングストッパ
層をエッチング除去する工程と、上記開口部内に電極層
を形成する工程と、上記電極層と接続される金属配線層
を形成する工程とを備えている。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散領域とゲート電極上に第１エッチングス
トッパ層となる絶縁膜を形成する工程と、上記第１エッ
チングストッパ層上に該第１エッチングストッパ層とは
異なる層間絶縁膜により上記ＤＲＡＭメモリセルのワー
ド・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に上記第２エッチングストッパ層
を形成する工程と、上記第２エッチングストッパ層上に
等方性エッチングにより除去可能な絶縁膜を形成する工
程と、該等方性エッチングにより除去可能な絶縁膜に選
択的に開口部を形成して、該開口部内に上記ＤＲＡＭメ
モリセルのキャパシタ下部電極を形成する工程と、上記
等方性エッチングにより除去可能な絶縁膜を上記第２エ
ッチングストッパ層を等方性エッチングのストッパとし
てエッチング除去する工程と、上記キャパシタ下部電極
上にキャパシタ誘電体膜とキャパシタ上部電極を形成す
る工程と、上記キャパシタ上部電極上に絶縁膜を形成す
る工程と、該絶縁膜上に開口部を形成し、上記第２エッ
チングストッパ層上で一旦エッチングを停止させる工程
と、上記開口部において第２エッチングストッパ層と上
記層間絶縁膜をエッチング除去し、さらに、上記第１エ
ッチングストッパ層上で一旦エッチングを停止させる工
程と、上記開口部において上記第１エッチングストッパ
層をエッチング除去する工程と、上記開口部内に電極層
を形成する工程と、上記電極層と接続される金属配線層
を形成する工程とを備えている。
【０１２６】（２１）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散層とゲート電極上に第１エッチングスト
ッパ層となる絶縁膜を形成する工程と、上記第１エッチ
ングストッパ層上に該第１エッチングストッパ層とは異
なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード
・トランジスタのスペースを埋め込み平坦化する工程
と、上記ＤＲＡＭメモリセル上に形成した上記層間絶縁
膜に開口部を形成して、上記ＤＲＡＭメモリセルの不純
物拡散領域に接続する電極層を形成する工程と、該電極
層上に層間絶縁膜を形成する工程と、該層間絶縁膜上に
第２エッチングストッパ層を形成する工程と、上記ＤＲ
ＡＭメモリセルの不純物拡散領域に接続する電極層上の
上記第２エッチングストッパ層に開口部を形成する工程
と、該開口部側壁にサイドウォールを形成し、該開口よ
りもコンタクトホール径の小さいエッチング・マスクを
形成し、そのエッチング・マスクを用いたエッチングに
より上記ＤＲＡＭメモリセルの不純物拡散領域に接続す
る電極層上に開口部を形成する工程と、この開口部を介
して上記ＤＲＡＭメモリセルの不純物拡散領域と接続さ
れるＤＲＡＭキャパシタを形成する工程と、該キャパシ
タ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を
形成し、上記第２エッチングストッパ層上で一旦エッチ
ングを停止させる工程と、上記開口部において第２エッ
チングストッパ層と上記層間絶縁膜をエッチング除去
し、さらに、上記第１エッチングストッパ層上で一旦エ
ッチングを停止させる工程と、上記開口部において上記
第１エッチングストッパ層をエッチング除去する工程
と、上記開口部内に電極層を形成する工程と、上記電極
層と接続される金属配線層を形成する工程とを備えてい
る。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散層とゲート電極上に第１エッチングスト
ッパ層となる絶縁膜を形成する工程と、上記第１エッチ
ングストッパ層上に該第１エッチングストッパ層とは異
なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード
・トランジスタのスペースを埋め込み平坦化する工程
と、上記ＤＲＡＭメモリセル上に形成した上記層間絶縁
膜に開口部を形成して、上記ＤＲＡＭメモリセルの不純
物拡散領域に接続する電極層を形成する工程と、該電極
層上に層間絶縁膜を形成する工程と、該層間絶縁膜上に
第２エッチングストッパ層を形成する工程と、上記ＤＲ
ＡＭメモリセルの不純物拡散領域に接続する電極層上の
上記第２エッチングストッパ層に開口部を形成する工程
と、該開口部側壁にサイドウォールを形成し、該開口よ
りもコンタクトホール径の小さいエッチング・マスクを
形成し、そのエッチング・マスクを用いたエッチングに
より上記ＤＲＡＭメモリセルの不純物拡散領域に接続す
る電極層上に開口部を形成する工程と、この開口部を介
して上記ＤＲＡＭメモリセルの不純物拡散領域と接続さ
れるＤＲＡＭキャパシタを形成する工程と、該キャパシ
タ上に絶縁膜を形成する工程と、該絶縁膜上に開口部を
形成し、上記第２エッチングストッパ層上で一旦エッチ
ングを停止させる工程と、上記開口部において第２エッ
チングストッパ層と上記層間絶縁膜をエッチング除去
し、さらに、上記第１エッチングストッパ層上で一旦エ
ッチングを停止させる工程と、上記開口部において上記
第１エッチングストッパ層をエッチング除去する工程
と、上記開口部内に電極層を形成する工程と、上記電極
層と接続される金属配線層を形成する工程とを備えてい
る。
【０１２７】（２２）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散層とゲート電極上に第１エッチングスト
ッパ層となる絶縁膜を形成する工程と、上記第１エッチ
ングストッパ層上に該第１エッチングストッパ層とは異
なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード
・トランジスタのスペースを埋め込み平坦化する工程
と、上記ＤＲＡＭメモリセル上に形成した前記層間絶縁
膜に開口部を形成して、上記ＤＲＡＭメモリセルの不純
物拡散領域に接続する電極層を形成する工程と、該電極
層を覆う層間絶縁膜を形成する工程と、該層間絶縁膜上
に第２エッチングストッパ層を形成する工程と、上記Ｄ
ＲＡＭメモリセルの不純物拡散領域に接続する電極層上
の上記第２エッチングストッパ層に開口部を形成する工
程と、該開口部側壁にサイドウォールを形成し、該開口
よりもコンタクトホール径の小さいエッチング・マスク
を形成し、そのエッチング・マスクを用いたエッチング
により上記ＤＲＡＭメモリセルの不純物拡散領域に接続
する電極層上に開口部を形成する工程と、該開口部を介
して上記ＤＲＡＭメモリセルの不純物拡散領域と接続さ
れるＤＲＡＭキャパシタ下部電極を形成する工程と、該
ＤＲＡＭキャパシタ下部電極上にキャパシタ誘電体膜と
キャパシタ上部電極を形成し、上記キャパシタ上部電極
のエッチング加工時に上記第２エッチングストッパ層の
少なくとも一部を除去する工程と、上記ＤＲＡＭキャパ
シタ下部電極上に第３エッチングストッパ層を形成する
工程と、該第３エッチングストッパ層上に絶縁膜を形成
する工程と、該絶縁膜上に開口部を形成し、上記第３エ
ッチングストッパ層上で一旦エッチングを停止させる工
程と、上記開口部において第３エッチングストッパ層と
上記層間絶縁膜をエッチング除去し、さらに、上記第１
エッチングストッパ層上で一旦エッチングを停止させる
工程と、上記開口部において上記第１エッチングストッ
パ層をエッチング除去する工程と、上記開口部内に電極
層を形成する工程と、上記電極層と接続される金属配線
層を形成する工程とを備えている。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散層とゲート電極上に第１エッチングスト
ッパ層となる絶縁膜を形成する工程と、上記第１エッチ
ングストッパ層上に該第１エッチングストッパ層とは異
なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード
・トランジスタのスペースを埋め込み平坦化する工程
と、上記ＤＲＡＭメモリセル上に形成した前記層間絶縁
膜に開口部を形成して、上記ＤＲＡＭメモリセルの不純
物拡散領域に接続する電極層を形成する工程と、該電極
層を覆う層間絶縁膜を形成する工程と、該層間絶縁膜上
に第２エッチングストッパ層を形成する工程と、上記Ｄ
ＲＡＭメモリセルの不純物拡散領域に接続する電極層上
の上記第２エッチングストッパ層に開口部を形成する工
程と、該開口部側壁にサイドウォールを形成し、該開口
よりもコンタクトホール径の小さいエッチング・マスク
を形成し、そのエッチング・マスクを用いたエッチング
により上記ＤＲＡＭメモリセルの不純物拡散領域に接続
する電極層上に開口部を形成する工程と、該開口部を介
して上記ＤＲＡＭメモリセルの不純物拡散領域と接続さ
れるＤＲＡＭキャパシタ下部電極を形成する工程と、該
ＤＲＡＭキャパシタ下部電極上にキャパシタ誘電体膜と
キャパシタ上部電極を形成し、上記キャパシタ上部電極
のエッチング加工時に上記第２エッチングストッパ層の
少なくとも一部を除去する工程と、上記ＤＲＡＭキャパ
シタ下部電極上に第３エッチングストッパ層を形成する
工程と、該第３エッチングストッパ層上に絶縁膜を形成
する工程と、該絶縁膜上に開口部を形成し、上記第３エ
ッチングストッパ層上で一旦エッチングを停止させる工
程と、上記開口部において第３エッチングストッパ層と
上記層間絶縁膜をエッチング除去し、さらに、上記第１
エッチングストッパ層上で一旦エッチングを停止させる
工程と、上記開口部において上記第１エッチングストッ
パ層をエッチング除去する工程と、上記開口部内に電極
層を形成する工程と、上記電極層と接続される金属配線
層を形成する工程とを備えている。
【０１２８】（２３）半導体装置の製造方法は、ＤＲＡ
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散層とゲート電極上に第１エッチングスト
ッパ層となる絶縁膜を形成する工程と、上記第１エッチ
ングストッパ層上に該第１エッチングストッパ層とは異
なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード
・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、上記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て第２エッチングストッパ層と上記層間絶縁膜をエッチ
ング除去し、さらに、上記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記開口部にお
いて上記第１エッチングストッパ層をエッチング除去
し、上記開口部の少なくとも一つを、上記不純物拡散層
と上記素子分離絶縁膜の境界上に形成し、かつ上記開口
部の底部の上記素子分離絶縁膜上面からの深さ寸法は、
上記不純物拡散層の接合深さ寸法よりも小さく形成する
工程と、上記開口部内に電極層を形成する工程と、上記
電極層と接続される金属配線層を形成する工程とを備え
ている。
Ｍメモリセルと周辺ＭＯＳトランジスタを有する半導体
装置の製造方法であって、素子分離絶縁膜と素子形成領
域が形成された半導体基板上に上記ＤＲＡＭメモリセル
のワード・トランジスタと上記周辺ＭＯＳトランジスタ
を形成する工程と、上記周辺ＭＯＳトランジスタ形成領
域の不純物拡散層とゲート電極上に第１エッチングスト
ッパ層となる絶縁膜を形成する工程と、上記第１エッチ
ングストッパ層上に該第１エッチングストッパ層とは異
なる層間絶縁膜により上記ＤＲＡＭメモリセルのワード
・トランジスタのスペースを埋め込み平坦化する工程
と、上記層間絶縁膜上に第２エッチングストッパ層を形
成する工程と、上記第２エッチングストッパ層上に上記
ＤＲＡＭメモリセルのキャパシタを形成する工程と、上
記キャパシタ上に絶縁膜を形成する工程と、該絶縁膜上
に開口部を形成し、上記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、上記開口部におい
て第２エッチングストッパ層と上記層間絶縁膜をエッチ
ング除去し、さらに、上記第１エッチングストッパ層上
で一旦エッチングを停止させる工程と、上記開口部にお
いて上記第１エッチングストッパ層をエッチング除去
し、上記開口部の少なくとも一つを、上記不純物拡散層
と上記素子分離絶縁膜の境界上に形成し、かつ上記開口
部の底部の上記素子分離絶縁膜上面からの深さ寸法は、
上記不純物拡散層の接合深さ寸法よりも小さく形成する
工程と、上記開口部内に電極層を形成する工程と、上記
電極層と接続される金属配線層を形成する工程とを備え
ている。
【０１２９】
【発明の効果】以上、説明したように本発明の半導体装
置およびその製造方法によれば、それぞれの膜厚が最適
化された多層エッチングストッパ層でエッチングを止め
ることにより半導体基板のオーバエッチングが抑制され
て、接合リークを抑えることができる。
置およびその製造方法によれば、それぞれの膜厚が最適
化された多層エッチングストッパ層でエッチングを止め
ることにより半導体基板のオーバエッチングが抑制され
て、接合リークを抑えることができる。
【０１３０】膜厚が最適化されたエッチングストッパ層
を用いたＤＲＡＭセルの埋め込みにより、ＤＲＡＭセル
で特徴とするにワード・トランジスタ間の埋め込み層間
絶縁膜のボイド（空洞）の発生を防止することができる
ので、ＤＲＡＭセル内の自己整合的コンタクトが、ボイ
ドを介してショートすることなく安定して形成すること
ができる。
を用いたＤＲＡＭセルの埋め込みにより、ＤＲＡＭセル
で特徴とするにワード・トランジスタ間の埋め込み層間
絶縁膜のボイド（空洞）の発生を防止することができる
ので、ＤＲＡＭセル内の自己整合的コンタクトが、ボイ
ドを介してショートすることなく安定して形成すること
ができる。
【０１３１】ＤＲＡＭセル下に形成するエッチングスト
ッパは、ＤＲＡＭセルのキャパシタと基板とを接続する
コンタクトを形成する際のエッチング・マスクと兼用す
ることが可能になるので、大幅な工程削減が可能にな
る。
ッパは、ＤＲＡＭセルのキャパシタと基板とを接続する
コンタクトを形成する際のエッチング・マスクと兼用す
ることが可能になるので、大幅な工程削減が可能にな
る。
【０１３２】さらに、ＤＲＡＭセル下の得ストッパはシ
リンダー型キャパシタ形成時のエッチングストッパとも
兼用することができるのでさらなる大幅な工程削減が可
能になる。
リンダー型キャパシタ形成時のエッチングストッパとも
兼用することができるのでさらなる大幅な工程削減が可
能になる。
【０１３３】ＤＲＡＭセル下に形成するエッチングスト
ッパは、ＤＲＡＭセル上の層間絶縁膜からの水分の侵入
を抑制することができるので、ＤＲＡＭセル下のトレン
チ特性の安定化を図ることができる。
ッパは、ＤＲＡＭセル上の層間絶縁膜からの水分の侵入
を抑制することができるので、ＤＲＡＭセル下のトレン
チ特性の安定化を図ることができる。
【図１】本発明に係る一実施の形態の要部を示す概略構
成断面図である。
成断面図である。
【図２】本発明に係る一実施の形態の要部を示す概略構
成断面図である。
成断面図である。
【図３】本発明に係る一実施の形態の要部を示す概略構
成断面図および平面レイアウト図である。
成断面図および平面レイアウト図である。
【図４】本発明に係る一実施の形態の要部を示す概略構
成断面図および平面レイアウト図である。
成断面図および平面レイアウト図である。
【図５】本発明の一実施の形態に基づく工程途中の装置
断面図（工程１）である。
断面図（工程１）である。
【図６】本発明の一実施の形態に基づく工程途中の装置
断面図（工程２）である。
断面図（工程２）である。
【図７】本発明の一実施の形態に基づく工程途中の装置
断面図（工程３）である。
断面図（工程３）である。
【図８】本発明の一実施の形態に基づく工程途中の装置
断面図（工程４）である。
断面図（工程４）である。
【図９】本発明の一実施の形態に基づく工程途中の装置
断面図（工程５）である。
断面図（工程５）である。
【図１０】本発明の一実施の形態に基づく工程途中の装
置断面図（工程６）である。
置断面図（工程６）である。
【図１１】本発明の一実施の形態に基づく工程途中の装
置断面図（工程７）である。
置断面図（工程７）である。
【図１２】本発明の一実施の形態に基づく工程途中の装
置断面図（工程８）である。
置断面図（工程８）である。
【図１３】本発明の一実施の形態に基づく工程途中の装
置断面図（工程９）である。
置断面図（工程９）である。
【図１４】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１０）である。
置断面図（工程１０）である。
【図１５】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１１）である。
置断面図（工程１１）である。
【図１６】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１２）である。
置断面図（工程１２）である。
【図１７】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１３）である。
置断面図（工程１３）である。
【図１８】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１４）である。
置断面図（工程１４）である。
【図１９】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１５）である。
置断面図（工程１５）である。
【図２０】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１６）である。
置断面図（工程１６）である。
【図２１】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１７）である。
置断面図（工程１７）である。
【図２２】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１８）である。
置断面図（工程１８）である。
【図２３】本発明の一実施の形態に基づく工程途中の装
置断面図（工程１９）である。
置断面図（工程１９）である。
【図２４】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２０）である。
置断面図（工程２０）である。
【図２５】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２１）である。
置断面図（工程２１）である。
【図２６】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２２）である。
置断面図（工程２２）である。
【図２７】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２３）である。
置断面図（工程２３）である。
【図２８】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２４）である。
置断面図（工程２４）である。
【図２９】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２５）である。
置断面図（工程２５）である。
【図３０】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２６）である。
置断面図（工程２６）である。
【図３１】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２７）である。
置断面図（工程２７）である。
【図３２】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２８）である。
置断面図（工程２８）である。
【図３３】本発明の一実施の形態に基づく工程途中の装
置断面図（工程２９）である。
置断面図（工程２９）である。
【図３４】メモリセルワードトランジスタ間隔と、ボイ
ド発生起因のコンタクト不良発生率およびエッチングス
トッパ膜厚不足による接合リークによる不良発生率との
関係を示す図である。
ド発生起因のコンタクト不良発生率およびエッチングス
トッパ膜厚不足による接合リークによる不良発生率との
関係を示す図である。
【図３５】本発明の構成において、不純物拡散層の少な
くとも一つが、電極層が不純物拡散層と素子分離絶縁膜
の境界上に接続された場合の接合リーク低減効果を示す
図である。
くとも一つが、電極層が不純物拡散層と素子分離絶縁膜
の境界上に接続された場合の接合リーク低減効果を示す
図である。
【図３６】本発明の構成において、エッチングストッパ
層を貫通する電極層がゲート電極とゲート電極側壁に形
成されたサイドウォール絶縁膜の境界上に接続された場
合の素子分離絶縁膜掘れ量低減効果を示す図である。
層を貫通する電極層がゲート電極とゲート電極側壁に形
成されたサイドウォール絶縁膜の境界上に接続された場
合の素子分離絶縁膜掘れ量低減効果を示す図である。
【図３７】従来技術の問題点の説明図である。
【図３８】従来技術の問題点の説明図である。
【図３９】従来技術の問題点の説明図である。
１０２…素子分離絶縁膜、１１１…ゲート電極、１１３
…不純物拡散層、１２１…第１エッチングストッパ層、
１２２…第２エッチングストッパ層、１３１…電極層、
ｔJ …不純物拡散層の接合深さ寸法、ｔS …電極層の底
部の不純物拡散層表面からの深さ寸法
…不純物拡散層、１２１…第１エッチングストッパ層、
１２２…第２エッチングストッパ層、１３１…電極層、
ｔJ …不純物拡散層の接合深さ寸法、ｔS …電極層の底
部の不純物拡散層表面からの深さ寸法
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉原 郁夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F033 HH04 HH08 HH09 HH11 HH17 HH18 HH19 HH26 HH33 JJ04 JJ05 JJ18 JJ19 JJ33 KK01 KK04 KK05 KK08 KK09 KK11 KK18 KK26 KK28 KK33 LL04 MM05 MM07 MM13 NN01 NN06 NN07 PP06 PP07 PP15 QQ08 QQ09 QQ16 QQ21 QQ25 QQ27 QQ28 QQ30 QQ31 QQ37 QQ48 QQ59 QQ65 QQ70 QQ74 QQ75 RR04 RR06 RR15 SS11 SS15 TT02 TT07 TT08 VV16 XX15 XX31 5F083 AD10 AD24 AD49 GA06 JA04 JA31 JA35 JA36 JA37 JA39 JA40 JA56 MA06 MA17 MA19 PR39 PR40 ZA01 ZA12
Claims (30)
- 【請求項１】 ＤＲＡＭメモリセルと周辺ＭＯＳトラン
ジスタを有する半導体装置において、 周辺ＭＯＳトランジスタのゲート電極を含む表面を覆う
ように第１エッチングストッパ層となる絶縁膜が形成さ
れ、 前記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下
層として第２エッチングストッパ層が形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、前記第１エッチングストッパ層と前記第２エッチ
ングストッパ層を貫通する電極層により、前記ＤＲＡＭ
メモリセルのキャパシタ部上層に形成された金属配線層
と接続され、 前記不純物拡散層の少なくとも一つは、前記電極層が該
不純物拡散層と素子分離絶縁膜の境界上に接続され、 前記素子分離絶縁膜上に形成された前記電極層の底部の
前記不純物拡散層表面からの深さ寸法は、前記不純物拡
散層の接合深さ寸法か、前記第１エッチングストッパ層
の厚さか、いずれか一方より短いことを特徴とする半導
体装置。 - 【請求項２】 ＤＲＡＭメモリセルと周辺ＭＯＳトラン
ジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散層とゲート電
極上に第１エッチングストッパ層となる絶縁膜が形成さ
れ、 前記ＤＲＡＭメモリセルのキャパシタ部の上層ないし下
層として第２エッチングストッパ層が形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、前記第１エッチングストッパ層と前記第２エッチ
ングストッパ層を貫通する電極層により、前記ＤＲＡＭ
メモリセルのキャパシタ部上層に形成された金属配線層
と接続され、 前記ＤＲＡＭメモリセル領域のワード・トランジスタ上
には、前記周辺ＭＯＳトランジスタのサイドウォール形
成層と前記第１エッチングストッパ層が積層されて形成
され、 前記周辺ＭＯＳトランジスタのサイドウォール形成層と
前記第１エッチングストッパ層の積層膜の膜厚は、前記
ＤＲＡＭメモリセル領域のワード・トランジスタの最小
間隔の１／４以上かつ１／２以下としたことを特徴とす
る半導体装置。 - 【請求項３】 ＤＲＡＭメモリセルと周辺ＭＯＳトラン
ジスタを有する半導体装置の製造方法において、 素子分離絶縁膜と素子形成領域が形成された半導体基板
上に前記ＤＲＡＭメモリセルのワード・トランジスタと
前記周辺ＭＯＳトランジスタを形成する工程と、 前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域
とゲート電極上に第１エッチングストッパ層となる絶縁
膜を形成する工程と、 前記第１エッチングストッパ層上に該第１エッチングス
トッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモ
リセルのワード・トランジスタのスペースを埋め込み平
坦化する工程と、 前記層間絶縁膜上に第２エッチングストッパ層を形成す
る工程と、 前記第２エッチングストッパ層上に前記ＤＲＡＭメモリ
セルのキャパシタを形成する工程と、 前記キャパシタ上に絶縁膜を形成する工程と、 前記絶縁膜上に開口部を形成し、前記第２エッチングス
トッパ層上で一旦エッチングを停止させる工程と、 前記開口部において第２エッチングストッパ層と前記層
間絶縁膜をエッチング除去し、さらに、前記第１エッチ
ングストッパ層上で一旦エッチングを停止させる工程
と、 前記開口部において前記第１エッチングストッパ層をエ
ッチング除去し、前記開口部の少なくとも一つを、前記
不純物拡散層と前記素子分離絶縁膜の境界上に形成し、
かつ前記開口部の底部の前記素子分離絶縁膜上面からの
深さ寸法は、前記不純物拡散層の接合深さ寸法よりも小
さく形成する工程と、 前記開口部内に電極層を形成する工程と、 前記電極層と接続される金属配線層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項４】 ＤＲＡＭメモリセルと周辺ＭＯＳトラン
ジスタを有する半導体装置の製造方法において、 素子分離絶縁膜と素子形成領域が形成された半導体基板
上に前記ＤＲＡＭメモリセルのワード・トランジスタと
前記周辺ＭＯＳトランジスタを形成する工程と、 前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域
とゲート電極上に第１エッチングストッパ層となる絶縁
膜を形成する工程と、 前記第１エッチングストッパ層上に該第１エッチングス
トッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモ
リセルのワード・トランジスタのスペースを埋め込み平
坦化する工程と、 前記層間絶縁膜上に第２エッチングストッパ層を形成す
る工程と、 前記第２エッチングストッパ層上に前記ＤＲＡＭメモリ
セルのキャパシタを形成する工程と、 前記キャパシタ上に絶縁膜を形成する工程と、 該絶縁膜上に開口部を形成し、前記第２エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、 前記開口部において第２エッチングストッパ層と前記層
間絶縁膜をエッチング除去し、さらに、前記第１エッチ
ングストッパ層上で一旦エッチングを停止させる工程
と、 前記開口部において前記第１エッチングストッパ層をエ
ッチング除去し、前記開口部の少なくとも一つを、前記
不純物拡散層と前記素子分離絶縁膜の境界上に形成し、
かつ前記開口部の底部の前記素子分離絶縁膜上面からの
深さ寸法は、前記第１エッチングストッパ層の厚さ寸法
よりも小さく形成する工程と、 前記開口部内に電極層を形成する工程と、 前記電極層と接続される金属配線層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】 ＤＲＡＭメモリセルと周辺ＭＯＳトラン
ジスタを有する半導体装置の製造方法において、 素子分離絶縁膜と素子形成領域が形成された半導体基板
上に前記ＤＲＡＭメモリセルのワード・トランジスタの
ゲート電極と前記周辺ＭＯＳトランジスタのゲート電極
を形成する工程と、 前記ＤＲＡＭメモリセルのワード・トランジスタのゲー
ト電極と前記周辺ＭＯＳトランジスタのゲート電極を覆
ってサイドウォール形成層となる絶縁膜を形成し、前記
周辺ＭＯＳトランジスタ形成領域のみ前記サイドウォー
ル形成層を異方性エッチングして周辺ＭＯＳトランジス
タのゲート側壁にサイドウォールを形成し、かつ前記Ｄ
ＲＡＭメモリセル形成領域には前記サイドウォール形成
層を残す工程と、 前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域
とゲート電極上に第１エッチングストッパ層となる絶縁
膜を、前記サイドウォール形成層と前記第１エッチング
ストッパ層の積層膜の膜厚が前記ＤＲＡＭメモリセルの
ワード・トランジスタの最小間隔の１／４以上かつ１／
２以下の膜厚で形成する工程と、 前記第１エッチングストッパ層上に該第１エッチングス
トッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモ
リセルのワード・トランジスタのスペースを埋め込み平
坦化する工程と、 前記層間絶縁膜上に第２エッチングストッパ層を形成す
る工程と、 前記第２エッチングストッパ層上に前記ＤＲＡＭメモリ
セルのキャパシタを形成する工程と、 前記キャパシタ上に絶縁膜を形成する工程と、 該絶縁膜上に開口部を形成し、前記第２エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、 前記開口部において第２エッチングストッパ層と前記層
間絶縁膜をエッチング除去し、さらに、前記第１エッチ
ングストッパ層上で一旦エッチングを停止させる工程
と、 前記開口部において前記第１エッチングストッパ層をエ
ッチング除去する工程と、 前記開口部内に電極層を形成する工程と、 前記電極層と接続される金属配線層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】 ＤＲＡＭメモリセルと周辺ＭＯＳトラン
ジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上とを覆うように第１エッチングストッパ層となる
絶縁膜が形成され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、前記第１エッチングストッパ層と前記第２エッチ
ングストッパ層を貫通する電極層により、前記ＤＲＡＭ
メモリセルのキャパシタ部上層に形成された金属配線層
と接続され、 前記不純物拡散層の少なくとも一つは、該不純物拡散層
と素子分離絶縁膜の境界上に前記電極層が接続され、 前記素子分離絶縁膜上に形成された前記電極層の底部の
前記不純物拡散層表面からの深さ寸法は、前記不純物拡
散層の接合深さ寸法もより短く形成されたことを特徴と
する半導体装置。 - 【請求項７】 ＤＲＡＭメモリセルと周辺ＭＯＳトラン
ジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上とを覆うように第１エッチングストッパ層となる
絶縁膜が形成され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、前記第１エッチングストッパ層と前記第２エッチ
ングストッパ層を貫通する電極層により、前記ＤＲＡＭ
メモリセルのキャパシタ部上層に形成された金属配線層
と接続され、 前記不純物拡散層の少なくとも一つは、該不純物拡散層
と素子分離絶縁膜の境界上に前記電極層が接続され、前
記素子分離絶縁膜上に形成された前記電極層の底部の前
記不純物拡散層表面からの深さ寸法は、前記第１エッチ
ングストッパ層の厚さ寸法より短く形成されたことを特
徴とする半導体装置。 - 【請求項８】 ＤＲＡＭメモリセルと周辺ＭＯＳトラン
ジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、それぞれ前記第１エッチングストッパ層と前記第
２エッチングストッパ層を貫通する電極層により、前記
ＤＲＡＭメモリセルのキャパシタ部上層に形成された金
属配線層と接続され、 前記ＤＲＡＭメモリセル領域のワード・トランジスタ上
には、前記周辺ＭＯＳトランジスタのサイドウォール形
成層と前記第１エッチングストッパ層が積層されて形成
され、 前記周辺ＭＯＳトランジスタのサイドウォール形成層と
前記第１エッチングストッパ層の積層膜の膜厚は、前記
ＤＲＡＭメモリセル領域のワード・トランジスタの最小
間隔の１／４以上かつ１／２以下としたことを特徴とす
る半導体装置。 - 【請求項９】 ＤＲＡＭメモリセルと周辺ＭＯＳトラン
ジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記ＤＲＡＭメモリセル領域のワード・トランジスタ上
には、前記周辺ＭＯＳトランジスタのサイドウォール形
成層と前記第１エッチングストッパ層が積層されて形成
され、 前記周辺ＭＯＳトランジスタのサイドウォール形成層と
前記第１エッチングストッパ層の積層膜の膜厚は、前記
ＤＲＡＭメモリセル領域のワード・トランジスタの最小
間隔の１／４以上かつ１／３以下としたことを特徴とす
る半導体装置。 - 【請求項１０】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記ＤＲＡＭメモリセル領域のワード・トランジスタ上
には、前記周辺ＭＯＳトランジスタのサイドウォール形
成層と前記第１エッチングストッパ層が積層されて形成
され、 前記周辺ＭＯＳトランジスタのサイドウォール形成層と
前記第１エッチングストッパ層の積層膜の膜厚は、前記
ＤＲＡＭメモリセル領域のワード・トランジスタの最小
間隔の１／４以上かつ１／２以下に形成され、 前記ＤＲＡＭメモリセル領域の前記第１エッチングスト
ッパ層上には熱処理により流動可能な酸化膜が形成され
たことを特徴とする半導体装置。 - 【請求項１１】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、それぞれ前記第１エッチングストッパ層と前記第
２エッチングストッパ層を貫通する電極層により、前記
ＤＲＡＭメモリセルのキャパシタ部上層に形成された金
属配線層と接続され、 前記周辺ＭＯＳトランジスタのゲート電極の少なくとも
一つは、前記第１エッチングストッパ層と前記第２エッ
チングストッパ層を貫通する電極層が、前記ゲート電極
と前記ゲート電極側壁に形成されたサイドウォール絶縁
膜の境界上に接続され、 前記サイドウォール絶縁膜上に形成された前記電極層の
底部の素子分離絶縁膜上面からの深さ寸法は、前記素子
分離絶縁膜底部の深さ寸法よりも短く形成されたことを
特徴とする半導体装置。 - 【請求項１２】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上とを覆うように第１エッチングストッパ層となる
絶縁膜が形成され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記第２エッチングストッパ層を貫通して前記ＤＲＡＭ
メモリセルのビット線に接続される電極層は、少なくと
も一つは素子分離絶縁膜上に配置され、 前記電極層の底部の前記素子分離絶縁膜表面からの深さ
寸法は、前記素子分離絶縁膜の厚さ寸法もより短く形成
されたことを特徴とする半導体装置。 - 【請求項１３】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上とを覆うように第１エッチングストッパ層となる
絶縁膜が形成され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記第２エッチングストッパ層を貫通して前記ＤＲＡＭ
メモリセルのビット線に接続される電極層は、少なくと
も一つは不純物拡散領域上に配置され、 前記不純物拡散領域上に配置された前記電極層のうち前
記第１エッチングストッパ層を貫通して前記不純物拡散
領域に達した電極層の底部の前記不純物拡散領域表面か
らの深さ寸法は、前記不純物拡散領域の接合深さ寸法よ
り短く形成されたことを特徴とする半導体装置。 - 【請求項１４】 前記電極層が接続される前記不純物拡
散層の電位と前記ＤＲＡＭメモリセルのビット線の電位
とは同電位を有することを特徴とする請求項１３記載の
半導体装置。 - 【請求項１５】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、それぞれ前記第１エッチングストッパ層と前記第
２エッチングストッパ層を貫通する電極層により、前記
ＤＲＡＭメモリセルのキャパシタ部上層に形成された金
属配線層と接続され、 前記第２エッチングストッパ層の膜厚は前記第１エッチ
ングストッパ層の膜厚よりも厚く形成されたことを特徴
とする請求項６記載の半導体装置。 - 【請求項１６】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、それぞれ前記第１エッチングストッパ層と前記第
２エッチングストッパ層を貫通する電極層により、前記
ＤＲＡＭメモリセルのキャパシタ部上層に形成された金
属配線層と接続され、 前記第２エッチングストッパ層の膜厚は前記第１エッチ
ングストッパ層の膜厚よりも厚く形成されたことを特徴
とする請求項７記載の半導体装置。 - 【請求項１７】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、それぞれ前記第１エッチングストッパ層と前記第
２エッチングストッパ層を貫通する電極層により、前記
ＤＲＡＭメモリセルのキャパシタ部上層に形成された金
属配線層と接続され、 前記第２エッチングストッパ層の膜厚は前記第１エッチ
ングストッパ層の膜厚よりも厚く形成されたことを特徴
とする請求項８記載の半導体装置。 - 【請求項１８】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、それぞれ前記第１エッチングストッパ層と前記第
２エッチングストッパ層を貫通する電極層により、前記
ＤＲＡＭメモリセルのキャパシタ部上層に形成された金
属配線層と接続され、 前記第２エッチングストッパ層の膜厚は前記第１エッチ
ングストッパ層の膜厚よりも厚く形成されたことを特徴
とする請求項９記載の半導体装置。 - 【請求項１９】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、それぞれ前記第１エッチングストッパ層と前記第
２エッチングストッパ層を貫通する電極層により、前記
ＤＲＡＭメモリセルのキャパシタ部上層に形成された金
属配線層と接続され、 前記第２エッチングストッパ層の膜厚は前記第１エッチ
ングストッパ層の膜厚よりも厚く形成されたことを特徴
とする請求項１０記載の半導体装置。 - 【請求項２０】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置において、 周辺ＭＯＳトランジスタ領域の不純物拡散領域とゲート
電極上に第１エッチングストッパ層となる絶縁膜が形成
され、 前記ＤＲＡＭメモリセルのキャパシタ部の上層もしくは
その下層、または前記ＤＲＡＭメモリセルのキャパシタ
部の上層およびその下層に第２エッチングストッパ層が
形成され、 前記周辺ＭＯＳトランジスタの不純物拡散層とゲート電
極は、それぞれ前記第１エッチングストッパ層と前記第
２エッチングストッパ層を貫通する電極層により、前記
ＤＲＡＭメモリセルのキャパシタ部上層に形成された金
属配線層と接続され、 前記第２エッチングストッパ層の膜厚は前記第１エッチ
ングストッパ層の膜厚よりも厚く形成されたことを特徴
とする請求項１１記載の半導体装置。 - 【請求項２１】 前記第１エッチングストッパ層となる
絶縁膜を、前記サイドウォール形成層と前記第１エッチ
ングストッパ層の積層膜の膜厚が前記ＤＲＡＭメモリセ
ルのワード・トランジスタの最小間隔の１／４以上かつ
１／３以下の膜厚で形成することを特徴とする請求項５
記載の半導体装置の製造方法。 - 【請求項２２】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置の製造方法において、 素子分離絶縁膜と素子形成領域が形成された半導体基板
上に前記ＤＲＡＭメモリセルのワード・トランジスタと
前記周辺ＭＯＳトランジスタを形成する工程と、 前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域
とゲート電極上に第１エッチングストッパ層となる絶縁
膜を形成する工程と、 前記第１エッチングストッパ層上に該第１エッチングス
トッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモ
リセルのワード・トランジスタのスペースを埋め込み平
坦化する工程と、 前記層間絶縁膜上に第２エッチングストッパ層を形成す
る工程と、 前記第２エッチングストッパ層上に前記ＤＲＡＭメモリ
セルのキャパシタを形成する工程と、 前記キャパシタ上に絶縁膜を形成する工程と、 該絶縁膜上に開口部を形成し、前記第２エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、 前記開口部において第２エッチングストッパ層と前記層
間絶縁膜をエッチング除去し、さらに、前記第１エッチ
ングストッパ層上で一旦エッチングを停止させる工程
と、 前記開口部において前記第１エッチングストッパ層をエ
ッチング除去し、前記開口部の少なくとも一つを、前記
ゲート電極と前記サイドウォール絶縁膜の境界上に形成
し、かつ前記サイドウォール絶縁膜上に形成された開口
部の底部の前記素子分離絶縁膜上面からの深さ寸法は、
前記素子分離絶縁膜の深さ寸法よりも小さく形成する工
程と、 前記開口部内に電極層を形成する工程と、 前記電極層と接続される金属配線層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項２３】 前記第２エッチングストッパ層は前記
第１エッチングストッパ層の膜厚よりも厚く形成され、 前記開口部において前記第２エッチングストッパ層と前
記層間絶縁膜をエッチング除去し、さらに、前記第１エ
ッチングストッパ層上で一旦エッチングを停止させる工
程後、前記開口部において前記第１エッチングストッパ
層をエッチング除去する工程を備えたことを特徴とする
請求項３記載の半導体装置の製造方法。 - 【請求項２４】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置の製造方法において、 素子分離絶縁膜と素子形成領域が形成された半導体基板
上に前記ＤＲＡＭメモリセルのワード・トランジスタと
前記周辺ＭＯＳトランジスタを形成する工程と、 前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域
とゲート電極上に第１エッチングストッパ層となる絶縁
膜を形成する工程と、 前記第１エッチングストッパ層上に該第１エッチングス
トッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモ
リセルのワード・トランジスタのスペースを埋め込み平
坦化する工程と、 前記層間絶縁膜上に第２エッチングストッパ層を形成す
る工程と、 前記第２エッチングストッパ層上に前記ＤＲＡＭメモリ
セルのキャパシタを形成する工程と、 前記キャパシタ上に絶縁膜を形成する工程と、 該絶縁膜上でかつ前記周辺ＭＯＳトランジスタのゲート
電極に第１の開口部を形成し、前記第２エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、 前記第１の開口部において第２エッチングストッパ層と
前記層間絶縁膜をエッチング除去し、さらに、前記第１
エッチングストッパ層上で一旦エッチングを停止させる
工程と、 前記第１の開口部において前記第１エッチングストッパ
層をエッチング除去する工程と、 前記キャパシタ上に形成した絶縁膜を該絶縁膜上でかつ
前記周辺ＭＯＳトランジスタの不純物拡散領域上に第２
の開口部を形成し、前記第２エッチングストッパ層上で
一旦エッチングを停止させる工程と、 前記第２の開口部において前記第２エッチングストッパ
層と前記層間絶縁膜をエッチング除去し、さらに前記エ
ッチングストッパ層上で一旦エッチングを停止させる工
程と、 前記第２の開口部において前記第１エッチングストッパ
層をエッチング除去する工程と、 前記第１の開口部内および第２の開口部内に電極層を形
成する工程と、 前記電極層と接続される金属配線層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項２５】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置の製造方法において、 素子分離絶縁膜と素子形成領域が形成された半導体基板
上に前記ＤＲＡＭメモリセルのワード・トランジスタの
ゲート電極と前記周辺ＭＯＳトランジスタのゲート電極
を形成する工程と、 前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域
とゲート電極上に第１エッチングストッパ層となる絶縁
膜を形成する工程と、 前記第１エッチングストッパ層上に該第１エッチングス
トッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモ
リセルのワード・トランジスタのスペースを埋め込み平
坦化する工程と、 前記層間絶縁膜上に第２エッチングストッパ層を形成す
る工程と、 前記第２エッチングストッパ層上に等方性エッチングに
より除去可能な絶縁膜を形成する工程と、 前記等方性エッチングにより除去可能な絶縁膜に選択的
に開口部を形成して、ガイド開口部内に前記ＤＲＡＭメ
モリセルのキャパシタ下部電極を形成する工程と、 前記第２のエッチングストッパ層を等方性エッチングの
ストッパとして前記等方性エッチングにより除去可能な
絶縁膜を除去する工程と、前記キャパシタ下部電極上に
キャパシタ誘電体膜とキャパシタ上部電極を形成する工
程と、 前記キャパシタ上部電極上に絶縁膜を形成する工程と、 該絶縁膜上に開口部を形成し、前記第２エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、 前記開口部において第２エッチングストッパ層と前記層
間絶縁膜をエッチング除去し、さらに、前記第１エッチ
ングストッパ層上で一旦エッチングを停止させる工程
と、 前記開口部において前記第１エッチングストッパ層をエ
ッチング除去する工程と、 前記開口部内に電極層を形成する工程と、 前記電極層と接続される金属配線層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項２６】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置の製造方法において、 素子分離絶縁膜と素子形成領域が形成された半導体基板
上に前記ＤＲＡＭメモリセルのワード・トランジスタの
ゲート電極と前記周辺ＭＯＳトランジスタのゲート電極
を形成する工程と、 前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域
とゲート電極上に第１エッチングストッパ層となる絶縁
膜を形成する工程と、 前記第１エッチングストッパ層上に該第１エッチングス
トッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモ
リセルのワード・トランジスタのスペースを埋め込み平
坦化する工程と、 前記ＤＲＡＭメモリセル上に形成した前記層間絶縁膜に
開口部を形成して前記ＤＲＡＭメモリセルの不純物拡散
領域に接続する電極層を形成する工程と、 前記電極層を覆う層間絶縁膜を形成し、該層間絶縁膜上
に第２エッチングストッパ層を形成する工程と、 前記ＤＲＡＭメモリセルの不純物拡散領域に接続する電
極層上の前記第２エッチングストッパ層に開口部を形成
する工程と、 前記開口部側壁にサイドウォールを形成して該開口部よ
りもコンタクトホール径の小さいエッチング・マスクを
形成し、そのエッチング・マスクを用いたエッチングに
より前記ＤＲＡＭメモリセルの不純物拡散領域に接続す
る電極層上に開口部を形成する工程と、 前記電極層上の開口部を介して前記ＤＲＡＭメモリセル
の不純物拡散領域に接続されるＤＲＡＭキャパシタを形
成する工程と、 前記キャパシタ上に絶縁膜を形成する工程と、 前記キャパシタ上の絶縁膜に開口部を形成し、その際前
記第２エッチングストッパ層上で一旦エッチングを停止
させる工程と、 前記開口部において第２エッチングストッパ層と前記層
間絶縁膜をエッチング除去し、さらに、前記第１エッチ
ングストッパ層上で一旦エッチングを停止させる工程
と、 前記開口部において前記第１エッチングストッパ層をエ
ッチング除去する工程と、 前記開口部内に電極層を形成する工程と、 前記電極層と接続される金属配線層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項２７】 前記電極層を覆う層間絶縁膜にビット
線を形成する工程を備え、 前記ビット線はトリミング技術を用いてリソグラフィー
の解像限界以下の線幅に形成されることを特徴とする請
求項２６記載の半導体装置の製造方法。 - 【請求項２８】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置の製造方法において、 素子分離絶縁膜と素子形成領域が形成された半導体基板
上に前記ＤＲＡＭメモリセルのワード・トランジスタと
前記周辺ＭＯＳトランジスタを形成する工程と、 前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域
とゲート電極上に第１エッチングストッパ層となる絶縁
膜を形成する工程と、 前記第１エッチングストッパ層上に該第１エッチングス
トッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモ
リセルのワード・トランジスタのスペースを埋め込み平
坦化する工程と、 前記ＤＲＡＭメモリセル上に形成した前記層間絶縁膜に
開口部を形成して前記ＤＲＡＭメモリセルの不純物拡散
領域に接続する電極層を形成する工程と、 前記電極層を覆う層間絶縁膜を形成し、該層間絶縁膜上
に第２エッチングストッパ層を形成する工程と、 前記ＤＲＡＭメモリセルの不純物拡散領域に接続する電
極層上の前記第２エッチングストッパ層に開口部を形成
する工程と、 前記開口部側壁にサイドウォールを形成し、該開口部よ
りもコンタクトホール径の小さいエッチング・マスクを
形成し、そのエッチング・マスクを用いたエッチングに
より前記ＤＲＡＭメモリセルの不純物拡散領域に接続す
る電極層上に開口部を形成する工程と、 前記電極層上の開口部を介して電極ＤＲＡＭメモリセル
の不純物拡散領域に接続されるＤＲＡＭキャパシタ下部
電極を形成する工程と、 前記ＤＲＡＭメモリセルのキャパシタ下部電極上にキャ
パシタ誘電体膜とキャパシタ上部電極を形成し、前記キ
ャパシタ上部電極のエッチング加工時に前記第２エッチ
ングストッパ層の少なくとも一部を除去する工程と、 前記ＤＲＡＭメモリセルのキャパシタ下部電極上に第３
エッチングストッパ層を形成する工程と、 前記第３のエッチングストッパ層上に絶縁膜を形成する
工程と、 該絶縁膜上に開口部を形成し、前記第３エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、 前記開口部において第３エッチングストッパ層と前記層
間絶縁膜をエッチング除去し、さらに、前記第１エッチ
ングストッパ層上で一旦エッチングを停止させる工程
と、 前記開口部において前記第１エッチングストッパ層をエ
ッチング除去する工程と、 前記開口部内に電極層を形成する工程と、 前記電極層と接続される金属配線層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項２９】 前記電極層を覆う層間絶縁膜にビット
線を形成する工程を備え、 前記ビット線はトリミング技術を用いてリソグラフィー
の解像限界以下の線幅に形成されることを特徴とする請
求項２８記載の半導体装置の製造方法。 - 【請求項３０】 ＤＲＡＭメモリセルと周辺ＭＯＳトラ
ンジスタを有する半導体装置の製造方法において、 素子分離絶縁膜と素子形成領域が形成された半導体基板
上に前記ＤＲＡＭメモリセルのワード・トランジスタと
前記周辺ＭＯＳトランジスタを形成する工程と、 前記周辺ＭＯＳトランジスタ形成領域の不純物拡散領域
とゲート電極上に第１エッチングストッパ層となる絶縁
膜を形成する工程と、 前記第１エッチングストッパ層上に該第１エッチングス
トッパ層とは異なる層間絶縁膜により前記ＤＲＡＭメモ
リセルのワード・トランジスタのスペースを埋め込み平
坦化する工程と、 前記層間絶縁膜上に第２エッチングストッパ層を形成す
る工程と、 前記第２エッチングストッパ層上にＤＲＡＭメモリセル
のキャパシタを形成する工程と、 前記キャパシタ上に絶縁膜を形成する工程と、 該絶縁膜上に開口部を形成し、前記第２エッチングスト
ッパ層上で一旦エッチングを停止させる工程と、 前記開口部において第２エッチングストッパ層と前記層
間絶縁膜をエッチング除去し、さらに、前記第１エッチ
ングストッパ層上で一旦エッチングを停止させる工程
と、 前記開口部において前記第１エッチングストッパ層をエ
ッチング除去し、前回後部の少なくとも一つを、前記不
純物拡散層と前記素子分離絶縁膜の境界上に形成し、か
つ前記開口部の底部の前記素子分離絶縁膜上面からの深
さ寸法は、前記不純物拡散層の接合深さ寸法よりの短く
形成する工程と、 前記開口部内に電極層を形成する工程と、 前記電極層と接続される金属配線層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431746B1 (ko) * | 2002-06-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 펀치 발생을 억제할 수 있는 반도체소자 제조방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3476428B2 (ja) * | 2000-10-20 | 2003-12-10 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7884023B1 (en) * | 2005-09-12 | 2011-02-08 | National Semiconductor Corporation | System and method for using siliciding PECVD silicon nitride as a dielectric anti-reflective coating and hard mask |
| JP2009049034A (ja) * | 2007-08-13 | 2009-03-05 | Renesas Technology Corp | 半導体装置 |
| TWI540710B (zh) * | 2012-06-22 | 2016-07-01 | Sony Corp | A semiconductor device, a method for manufacturing a semiconductor device, and an electronic device |
| KR102222344B1 (ko) | 2013-05-02 | 2021-03-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2014181785A1 (en) | 2013-05-09 | 2014-11-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR20180006740A (ko) * | 2016-07-11 | 2018-01-19 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2020035977A (ja) | 2018-08-31 | 2020-03-05 | キオクシア株式会社 | 半導体記憶装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303726A (ja) * | 1988-06-01 | 1989-12-07 | Fujitsu Ltd | 薄膜形成方法 |
| JPH09321242A (ja) * | 1996-05-30 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH09321249A (ja) * | 1996-05-31 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JPH1074909A (ja) * | 1996-07-30 | 1998-03-17 | Internatl Business Mach Corp <Ibm> | 接続部を形成する方法および半導体チップ |
| JPH10200067A (ja) * | 1996-12-29 | 1998-07-31 | Sony Corp | 半導体装置の製造方法 |
| JPH11121713A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH11243180A (ja) * | 1998-02-25 | 1999-09-07 | Sony Corp | 半導体装置の製造方法 |
| JPH11260915A (ja) * | 1998-03-13 | 1999-09-24 | Hitachi Ltd | 半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130873A (ja) | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
| KR950026039A (ko) * | 1994-02-25 | 1995-09-18 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
| JP3368726B2 (ja) * | 1995-08-07 | 2003-01-20 | ヤマハ株式会社 | 半導体記憶装置とその製造方法 |
| US5550076A (en) * | 1995-09-11 | 1996-08-27 | Vanguard International Semiconductor Corp. | Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby |
| KR100190061B1 (ko) * | 1996-07-16 | 1999-06-01 | 윤종용 | 실리사이드 형성 방법 |
| JP3596836B2 (ja) | 1996-09-05 | 2004-12-02 | 株式会社ルネサステクノロジ | 配線層コンタクト構造を有する半導体装置の製造方法 |
| US5796151A (en) * | 1996-12-19 | 1998-08-18 | Texas Instruments Incorporated | Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes |
| US6018180A (en) * | 1997-12-23 | 2000-01-25 | Advanced Micro Devices, Inc. | Transistor formation with LI overetch immunity |
| JPH11265987A (ja) * | 1998-01-16 | 1999-09-28 | Oki Electric Ind Co Ltd | 不揮発性メモリ及びその製造方法 |
| KR100282704B1 (ko) * | 1998-06-29 | 2001-03-02 | 윤종용 | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) |
-
2000
- 2000-09-12 JP JP2000275912A patent/JP5112577B2/ja not_active Expired - Lifetime
- 2000-10-13 KR KR1020000060388A patent/KR100681720B1/ko active IP Right Grant
- 2000-10-13 TW TW089121464A patent/TW475258B/zh not_active IP Right Cessation
-
2003
- 2003-01-24 US US10/350,420 patent/US6909132B2/en not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303726A (ja) * | 1988-06-01 | 1989-12-07 | Fujitsu Ltd | 薄膜形成方法 |
| JPH09321242A (ja) * | 1996-05-30 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH09321249A (ja) * | 1996-05-31 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JPH1074909A (ja) * | 1996-07-30 | 1998-03-17 | Internatl Business Mach Corp <Ibm> | 接続部を形成する方法および半導体チップ |
| JPH10200067A (ja) * | 1996-12-29 | 1998-07-31 | Sony Corp | 半導体装置の製造方法 |
| JPH11121713A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH11243180A (ja) * | 1998-02-25 | 1999-09-07 | Sony Corp | 半導体装置の製造方法 |
| JPH11260915A (ja) * | 1998-03-13 | 1999-09-24 | Hitachi Ltd | 半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431746B1 (ko) * | 2002-06-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 펀치 발생을 억제할 수 있는 반도체소자 제조방법 |
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| Publication number | Publication date |
|---|---|
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| US20030132525A1 (en) | 2003-07-17 |
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