JP2001184014A

JP2001184014A - Ｌｃｄ制御方式

Info

Publication number: JP2001184014A
Application number: JP36740799A
Authority: JP
Inventors: Yukio Yamada; 幸生山田
Original assignee: Shin Kobe Electric Machinery Co Ltd
Current assignee: Resonac Corp
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2001-07-06

Abstract

(57)【要約】【課題】CPU1の待ち時間を短くするとともに、LCD5によ
る表示画面のちらつきを防止する。【解決手段】LCD5表示用のメモリとして、２個のSRAM6
b、cを並列に接続して用いる。そして、CPU1からの前記S
RAM6b、cへの書き込み及び、該SRAM6b、cからLCD5への読
み出しの切り換えは、ゲート7a〜dを開閉することによ
って排他的に行い、該ゲート7a〜dの開閉は切替制御回
路3からのSelect信号Sを用いて行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ（以下、CPUと呼ぶ）を利用して、LCDに表示するキ
ャラクタやグラフィックの制御を行うためのLCD制御方
式に関するものである。

【０００２】

【従来の技術】最近では、制御装置にはCPUを用いるも
のが一般的であり、制御される装置の動作状況の確認
や、設定条件の変更のためのキー入力の確認にはLCDに
よる表示方式が用いられている。そして、LCDに表示さ
れている内容は、一定期間ごとに書きかえる必要があ
る。

【０００３】図３に、従来から用いられている、数行の
表示が可能なLCD制御方式の概要図を示す。LCDに表示す
るデータは、CPU1によってSRAM6aに書き込まれた後、LC
Dコントローラ8からの指令によりSRAM6aからLCD5へ転送
して表示される。

【０００４】すなわち、CPU1によりSRAM6aの所定のアド
レスAが選択されて確定した後、表示すべきデータDがSR
AM6aへ送られて記憶される。そして、LCDコントローラ8
によってSRAM6aのアドレスが指定され、前記SRAM6aに記
憶されたデータがLCD5に転送される。LCD5はSRAM6aから
転送されてくる表示データを、LCDコントローラ8からの
クロックパルスCP2に同期させて記憶する。LCD5では、1
行分のデータを記憶した後、LCDコントローラ8からのク
ロックパルスCP1の受信によって、前記データを表示す
る。そして、LCD5は画面の最下行までこの動作を繰り返
して1画面を表示した後、フレームパルスFPの受け取り
により再び1行目の描画に戻ることを繰り返している。

【０００５】なお、この方式ではSRAM6aがLCD5へのデー
タを出力していない期間に、CPU1はSRAM6aにデータを書
き込む必要がある。しかしながら、一般にSRAM6aがLCD5
へデータ出力している期間が長いため、CPU1がSRAM6aに
データを送ることが可能な期間は非常に短い。したがっ
て、CPU1はSRAM6aに新しいデータを送ることができず、
待ち時間が長くなるという問題点がある。

【０００６】また、SRAM6aがLCD5へのデータを出力して
いる期間に、CPU1がSRAM6aにデータの書き込みを強制的
に行った場合には、SRAM6aへの書き込み中のデータがそ
のままLCD5に表示されて、表示画面の乱れとなる場合が
ある。この表示画面の乱れはちらつきとなって、観測者
に不快感や不安感を与える。

【０００７】なお、CPU1がSRAM6aへのデータ書き込みを
している間は、SRAM6a からLCD5へのデータの出力を遮
断すれば、LCD5に誤ったデータを表示することを防止で
きる。しかしながら、この操作を頻繁に行うとLCD5の表
示がスムースに行われないため、前記した表示画面のち
らつきとなり、観測者に不快感や不安感を与える。

【０００８】

【発明が解決しようとする課題】本発明の目的は、CPU
の待ち時間を短くするとともに、LCDによる表示画面の
ちらつきを防止することである。

【０００９】

【課題を解決しようとする手段】上記した課題を解決す
るために、第一の発明は、CPU、LCD及びLCD表示用のメ
モリを備え、前記CPUによって前記LCDに表示されるデー
タを前記メモリに書き込むと共に、該メモリに書き込ま
れた表示データを読み出して前記LCDへ転送して表示す
るLCD制御方式において、前記メモリは複数個のSRAMを
並列に接続したものであり、該SRAMへの書き込み及び読
み出しの切り換えは、ゲートを用いて排他的に行うこと
を特徴とし、第二の発明は、前記ゲートの切り換えは、
切替制御回路からのSelect信号を用いて行うことを特徴
としている。

【００１０】

【発明の実施の形態】図１に、本発明を用いたLCD制御
の概要図を示す。本発明は、複数のSRAM（図１では２個
のSRAM6b、6cを使用）を並列に接続して用いた。一方のS
RAM6bにCPU1からのデータを記憶している間に、他方のS
RAM6cからのデータを読み出してLCD5に出力するもので
あり、それぞれのSRAM6b、cへのデータ入出力の切り換え
はゲート7を用いて排他的に行うものである。そして、
前記SRAM6b、c及びゲート7等の切り換えは制御信号CSを
用いて行い、上記したようなLCD5の制御はクロックパル
ス信号CP1、CP2とフレームパルス信号FPを用いて行うも
のである。このように、２個のSRAM6b、cを切り換えて用
いることにより、SRAM6b、cからLCD5への表示データと、
CPU1からSRAM6b、cへの書き込みデータとの干渉を防止す
ることができ、LCDによる表示のちらつきを防止するこ
とができる。

【００１１】

【実施例】図２に本発明を用いたLCD制御のブロック図
を示し、以下に詳細に説明する。CPU1とSRAM6bとはゲー
ト7a、CPU1とSRAM6cとはゲート7bを介して、データ信号
Dが接続されている。なお、ゲート7a、bの切り換えは切
替制御回路3からのSelect信号（HまたはL信号）により
行う。すなわち、ゲート7a、bを用いることにより、CPU
1は、同一時間にはSRAM6bとSRAM6cいずれか一方のみ
に、データの書き込みを行うことができるようにした。

【００１２】アドレスカウンタ2とSRAM6bとはゲート7
c、SRAM6cとはゲート7dを介して、それぞれアドレス信
号AAが接続されている。したがって、アドレスカウンタ
2からのアドレス信号AAによってもSRAM6b、c内のデータ
を個別に読み出すことができる。なお、ゲート7c、dの
切り換えは前記切替制御回路3が行う。すなわち、同一
時間にはSRAM6bとSRAM6cいずれか一方に、アドレスを送
り、データの書き込み又は読み出しを行うことができる
ようにした。

【００１３】そして、SRAM6bとSRAM6cのうち、いずれか
一方のSRAMにデータを書き込んでいる間は、他のSRAMか
らデータを読み出して、LCD5に記憶させて表示するよう
にした。なお、SRAM6bとSRAM6cからLCD5への出力は、そ
れぞれゲート7e、fを介して行う。切替制御回路3はこれ
らのゲート7e、fの切り換え制御をCPU1からの書き込み
状況を感知して周期的に行うものである。

【００１４】本実施例では、切替制御回路3のSelect信
号SがHのときにはゲート7b、ゲート7c、ゲート7eの信号
通過を許可し、ゲート7a、ゲート7d、ゲート7fの信号を
遮断する動作を行うようにした。そして、切替制御回路
3のSelect信号SがLのときには、ゲート7a、ゲート7d、
ゲート7fの信号通過を許可し、ゲート7b、ゲート7c、ゲ
ート7eの信号を遮断する動作を行う。すなわち、CPU１
がSRAM6bとSRAM6cのうち、いずれか一方のSRAMにデータ
を書き込んでいる間は、他のSRAMからデータを読み出し
て、LCD5に記憶させるようにした。

【００１５】以下に、切替制御回路3がSelect信号SをH
にした場合の動作状況をより詳細に述べる。この場合に
は、上記したようにゲート7b、ゲート7c、ゲート7eの信
号の通過のみが許可となる。したがって、CPU1のデータ
はSRAM6cに書き込まれる。一方、アドレスカウンタ2か
らのアドレス信号Aによって、SRAM6bのデータはゲート7
eを通してLCD5に書き込まれて表示される。すなわち、L
CD5はSRAM6bから転送されてくる表示データを、パルス
生成部4からのクロックパルスCP2に同期させて記憶す
る。LCD5では、1行分のデータを記憶した後、パルス生
成部4からのクロックパルスCP1によって、前記データを
表示する。そして、LCD5は画面の最下行までこの動作を
繰り返して1画面を表示した後、パルス生成部4からのフ
レームパルスFPの受け取りにより再び1行目の描画に戻
ることを繰り返している。なお、このときゲート7fは信
号遮断状態にあるので、CPU1からSRAM6cにデータの書き
込みを行っても、そのデータの内容がLCD5に表示される
ことはない。なお、切替制御回路3における経路切り換
えは、H/LのSelect信号Sであり、相互に切替て行うもの
である。

【００１６】一定時間の経過後、あるいはCPU1からの切
り換え指令を受けて切替制御回路3はSelect信号Sを反転
しLの状態にする。この場合には、上記したようにゲー
ト7a、ゲート7d、ゲート7fの信号の通過のみが許可とな
る。したがって、CPU1のデータはSRAM6bに書き込まれ
る。一方、アドレスカウンタ2からのアドレス信号Aによ
って、SRAM6cに記憶されたデータは、ゲート7fを通して
LCD5に書き込まれて表示される。すなわち、LCD5はSRAM
6cから転送されてくる表示データを、パルス生成部4か
らのクロックパルスCP2に同期させて記憶する。LCD5で
は、1行分のデータを記憶した後、パルス生成部4からの
クロックパルスCP1によって、前記データを表示する。
そして、LCD5は画面の最下行までこの動作を繰り返して
1画面を表示した後、パルス生成部4からのフレームパル
スFPの受け取りにより再び1行目の描画に戻ることを繰
り返している。なお、このときゲート7eは信号遮断状態
にあるので、CPU1からSRAM6bにデータの書き込みを行っ
ても、そのデータの内容がLCD5の表示されることはな
い。

【００１７】上述したように、複数のSRAMを切り換えて
使用することにより、LCDに表示される画面のちらつき
を防止することが可能となる。また、本発明を用いるこ
とによって、CPU1の待ち時間を減らすことができるた
め、短時間でLCD5に表示されている画面の変更が可能と
なる。

【００１８】

【発明の効果】上述したように、本発明を用いることに
よってLCDに表示される画面のちらつきを防止すること
が可能となることや、CPUの待ち時間を減らすことがで
きるため、短時間に表示画面の変更が可能となり優れた
ものである。

【図面の簡単な説明】

【図１】本発明のLCD制御の概要図である。

【図２】本発明のLCD制御のブロック図である。

【図３】従来のLCD制御の概要図である。

【符号の説明】

1：CPU 2：アドレスカウンタ 3：切替制御回路 4：パルス生成部 5：LCD 6a〜c：SRAM 7：ゲート、 7a〜f：ゲート 8：LCDコントローラ S：Select信号 CP1、CP2：クロックパルス信号 FP：フレームパルス信号 CS：制御信号 D：データ信号 A：アドレス信号 AC：CPUによるアドレス信号 AA：アドレスカウンタによるアドレス信号

Claims

【特許請求の範囲】

【請求項１】CPU、LCD及びLCD表示用のメモリを備え、
前記CPUによって前記LCDに表示されるデータを前記メモ
リに書き込むと共に、該メモリに書き込まれた表示デー
タを読み出して前記LCDへ転送して表示するLCD制御方式
において、前記メモリは複数個のSRAMを並列に接続した
ものであり、該SRAMへの書き込み及び読み出しの切り換
えは、ゲートを用いて排他的に行うことを特徴とするLC
D制御方式。
【請求項２】前記ゲートの切り換えは、切替制御回路か
らのSelect信号を用いて行うことを特徴とする請求項1
記載のLCD制御方式。