JPH04163783A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04163783A JPH04163783A JP2290118A JP29011890A JPH04163783A JP H04163783 A JPH04163783 A JP H04163783A JP 2290118 A JP2290118 A JP 2290118A JP 29011890 A JP29011890 A JP 29011890A JP H04163783 A JPH04163783 A JP H04163783A
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Links
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- 230000015654 memory Effects 0.000 claims description 22
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 17
- 230000004044 response Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 101150084411 crn1 gene Proteins 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体記憶装置に関し、特に、ランダムアク
セスおよびシリアルアクセスが可能なビデオRAMのよ
うな半導体記憶装置に関する。
セスおよびシリアルアクセスが可能なビデオRAMのよ
うな半導体記憶装置に関する。
[従来の技術]
近年画像処理技術の発展に従って、たとえば、パーソナ
ルコンピュータのCRT画面でのカラー表示や、CAD
システムにおける3次元表示や、画像の拡大および縮小
や、画面のマルチウィンドウ化および解像度の向上のた
めの技術開発が急速に進んでいる。加えて、スーパーコ
ンピュータによる数値計算結果を表示するためのコンピ
ュータグラフィクスなども注目されている。このような
状況の下で、ディジタル画像信号をストアするための種
々のビデオメモリ装置が開発されてきた。
ルコンピュータのCRT画面でのカラー表示や、CAD
システムにおける3次元表示や、画像の拡大および縮小
や、画面のマルチウィンドウ化および解像度の向上のた
めの技術開発が急速に進んでいる。加えて、スーパーコ
ンピュータによる数値計算結果を表示するためのコンピ
ュータグラフィクスなども注目されている。このような
状況の下で、ディジタル画像信号をストアするための種
々のビデオメモリ装置が開発されてきた。
ビデオRAMは、画像データをストアするための最適化
されたランダムアクセスメモリとして知られており、ラ
ンダムアクセスおよびシリアルアクセスか可能である。
されたランダムアクセスメモリとして知られており、ラ
ンダムアクセスおよびシリアルアクセスか可能である。
第5図は従来のビデオRAMの概要を示す概略図である
。第5図を参照して、ビデオRAM100は画像データ
をストアするためのランダムアクセス可能なダイナミッ
クメモリセルアレイ101を含む。このメモリセルアレ
イ101から読み出されたデータはデータ転送用バス1
02によってシリアルアクセス用データレジスタ103
に転送される。ダイナミックメモリセルアレイ1o1は
、ランダムアクセスポートを介して中央処理装置(以下
、CPUと称する)201に接続され、このCPU20
1によってランダムアクセスされる。
。第5図を参照して、ビデオRAM100は画像データ
をストアするためのランダムアクセス可能なダイナミッ
クメモリセルアレイ101を含む。このメモリセルアレ
イ101から読み出されたデータはデータ転送用バス1
02によってシリアルアクセス用データレジスタ103
に転送される。ダイナミックメモリセルアレイ1o1は
、ランダムアクセスポートを介して中央処理装置(以下
、CPUと称する)201に接続され、このCPU20
1によってランダムアクセスされる。
シリアルアクセス用データレジスタ103は外部的に与
えられるシリアルクロック信号SCに応じてデータ転送
バス102を介して読出された画像データをシリアルア
クセスポートを介してシリアルに出力する。出力された
シリアルデータは、CRT制御器202に与えられ、C
RT203上に出力データに基づいた画像が表示される
。
えられるシリアルクロック信号SCに応じてデータ転送
バス102を介して読出された画像データをシリアルア
クセスポートを介してシリアルに出力する。出力された
シリアルデータは、CRT制御器202に与えられ、C
RT203上に出力データに基づいた画像が表示される
。
上述のごとく、一般にビデオRAMは、2つの入出力部
、すなわちランダムアクセスポートおよびシリアルアク
セスポートを有し、データのシリアル出力が1つのシリ
アルクロック信号に応答して行なわれるので、画像また
は映像を表示するためのデータを高速に得ることができ
る。
、すなわちランダムアクセスポートおよびシリアルアク
セスポートを有し、データのシリアル出力が1つのシリ
アルクロック信号に応答して行なわれるので、画像また
は映像を表示するためのデータを高速に得ることができ
る。
第6図は第5図に示した従来のビデオRAMのより具体
的なブロック図である。第6図を参照して、ビデオRA
MI bは、多数のメモリセルMCを含むメモリセルア
レイ2を有している。外部アドレス端子には外部からア
ドレス信号A X o ” AXNおよびAY、−AY
Nが与えられる。このアドレス信号は内部信号に変換さ
れた後、行選択を行うための行アドレスバッファ11と
列選択を行うための列アドレスバッファ12とに与えら
れる。
的なブロック図である。第6図を参照して、ビデオRA
MI bは、多数のメモリセルMCを含むメモリセルア
レイ2を有している。外部アドレス端子には外部からア
ドレス信号A X o ” AXNおよびAY、−AY
Nが与えられる。このアドレス信号は内部信号に変換さ
れた後、行選択を行うための行アドレスバッファ11と
列選択を行うための列アドレスバッファ12とに与えら
れる。
行アドレスバッファ11にストアされた行アドレス信号
は行デコーダ13に与えられ、行デコーダは行アドレス
信号に応答してワード線WLを指定する。また、列アド
レスバッファ12にストアされタ列アドレス信号は列デ
コーダ14に与えられ、列デコーダ14は列アドレス信
号に応答してビット線対を選択する。ワード線WLが指
定されるとともに、ビット線対が選択されると、指定さ
れたメモリセルからデータが読出され、センスアンプ部
3に与えられて増幅される。センスアンプ部3で増幅さ
れた1行文のデータはデータ転送バスを介して第2のメ
モリであるシリアルレジスタ部4に転送される。
は行デコーダ13に与えられ、行デコーダは行アドレス
信号に応答してワード線WLを指定する。また、列アド
レスバッファ12にストアされタ列アドレス信号は列デ
コーダ14に与えられ、列デコーダ14は列アドレス信
号に応答してビット線対を選択する。ワード線WLが指
定されるとともに、ビット線対が選択されると、指定さ
れたメモリセルからデータが読出され、センスアンプ部
3に与えられて増幅される。センスアンプ部3で増幅さ
れた1行文のデータはデータ転送バスを介して第2のメ
モリであるシリアルレジスタ部4に転送される。
列アドレスバッファ12から与えられる開始アドレス信
号はカウンタ部7に与えられ、このカウンタ部7からシ
リアル出力のための内部アドレス信号が発生される。発
生された内部アドレス信号はシリアルデコーダ部6に与
えられ、このシリアルデコーダ部6によってシリアルレ
ジスタ4が指定される。ランダムアクセスポート(RA
M 110)、18は1つのメモリセルを選択した後
、データバスライン15に接続される。すなわち、RA
M側データ入出力端子W I OiがRAMl1018
を介してデータバスライン15に接続される。
号はカウンタ部7に与えられ、このカウンタ部7からシ
リアル出力のための内部アドレス信号が発生される。発
生された内部アドレス信号はシリアルデコーダ部6に与
えられ、このシリアルデコーダ部6によってシリアルレ
ジスタ4が指定される。ランダムアクセスポート(RA
M 110)、18は1つのメモリセルを選択した後
、データバスライン15に接続される。すなわち、RA
M側データ入出力端子W I OiがRAMl1018
を介してデータバスライン15に接続される。
他方、シリアルアクセスポート、すなわちシリアルデー
タ入出力端子5IOiはシリアル■108を介してシリ
アルパスライン5に接続される。
タ入出力端子5IOiはシリアル■108を介してシリ
アルパスライン5に接続される。
クロック発生回路16には、行アドレスストローブ信号
RASと列アドレスストローブ信号CASとデータ転送
/出力イネーブル信号DT/○Eと、ライトパービット
/ライトイネーブル信号WB/WEと、シリアルイネー
ブル信号SEとシリアルクロック信号SCが与えられる
。クロック発生回路16は、これらの外部的に与えられ
た信号に応答して、必要な制御クロック信号を発生する
。
RASと列アドレスストローブ信号CASとデータ転送
/出力イネーブル信号DT/○Eと、ライトパービット
/ライトイネーブル信号WB/WEと、シリアルイネー
ブル信号SEとシリアルクロック信号SCが与えられる
。クロック発生回路16は、これらの外部的に与えられ
た信号に応答して、必要な制御クロック信号を発生する
。
次に、動作について説明する。ランダムアクセスポート
、すなわちRAM側はデータ入出力端子W I Oiを
介して、アドレス信号によって指定されたメモリセルが
アクセスされる。他方、シリアルアクセスポート、すな
わち、シリアルデータ入出力端子5IOiを介して、カ
ウンタ部7によって発生された内部アドレス信号に応じ
てシリアルデータが入出力される。
、すなわちRAM側はデータ入出力端子W I Oiを
介して、アドレス信号によって指定されたメモリセルが
アクセスされる。他方、シリアルアクセスポート、すな
わち、シリアルデータ入出力端子5IOiを介して、カ
ウンタ部7によって発生された内部アドレス信号に応じ
てシリアルデータが入出力される。
第4図はこの発明の背景となりかつこの発明の一実施例
が適用されるビデオRAMの動作を説明するためのタイ
ミング図である。第4図および第6図を参照して、リー
ドデータ転送機能は、行アドレスストローブ信号RAS
の立下り時におけるデータ転送/出力イネーブル信号D
T/○E、ライトパービット/ライトイネーブル信号W
B/W丁のレベルで決定される。第4図に示すように、
行アドレスストローブ信号RASの立下り時にデータ転
送/出力イネーブル信号DT10Eが“L”レベルであ
り、ライトパービット/ライトイネーブル信号WB/W
Eが“H” レベルであるとすると、第6図に示したク
ロック発生回路16がこれを検知し、リードデータ転送
サイクルに入る。
が適用されるビデオRAMの動作を説明するためのタイ
ミング図である。第4図および第6図を参照して、リー
ドデータ転送機能は、行アドレスストローブ信号RAS
の立下り時におけるデータ転送/出力イネーブル信号D
T/○E、ライトパービット/ライトイネーブル信号W
B/W丁のレベルで決定される。第4図に示すように、
行アドレスストローブ信号RASの立下り時にデータ転
送/出力イネーブル信号DT10Eが“L”レベルであ
り、ライトパービット/ライトイネーブル信号WB/W
Eが“H” レベルであるとすると、第6図に示したク
ロック発生回路16がこれを検知し、リードデータ転送
サイクルに入る。
行アドレスストローブ信号「τ茗の立下りに応答して行
アドレスAXが入力された後、列アドレスストローブ信
号CASの立下りまでに入力された最終のアドレスが列
アドレスAYとして取込まれる。データ転送/出力イネ
ーブル信号DT/’○■の立上り信号に応答してクロッ
ク発生回路16から第6図に示すデータ転送信号RTか
出力され、データ転送制御回路10はこのデータ転送信
号RTに応答して、前述の行アドレスAXで指定された
メモリセルアレイ2上の1行をデータ転送バスを介して
シリアルレジスタ部4に転送する。
アドレスAXが入力された後、列アドレスストローブ信
号CASの立下りまでに入力された最終のアドレスが列
アドレスAYとして取込まれる。データ転送/出力イネ
ーブル信号DT/’○■の立上り信号に応答してクロッ
ク発生回路16から第6図に示すデータ転送信号RTか
出力され、データ転送制御回路10はこのデータ転送信
号RTに応答して、前述の行アドレスAXで指定された
メモリセルアレイ2上の1行をデータ転送バスを介して
シリアルレジスタ部4に転送する。
また、前記入力された列アドレスAYがシリアル出力の
スタートアドレスになり、この値が前記データ転送信号
RTに応答して列アドレスバッファ12からカウンタ7
にセットされる。この間、行アドレスAXおよび列アド
レスAYで指定されたメモリセルアレイ2上の1セルが
選択され、この情報がデータバスライン15を介してシ
リアル出力バッファ8に保持される。
スタートアドレスになり、この値が前記データ転送信号
RTに応答して列アドレスバッファ12からカウンタ7
にセットされる。この間、行アドレスAXおよび列アド
レスAYで指定されたメモリセルアレイ2上の1セルが
選択され、この情報がデータバスライン15を介してシ
リアル出力バッファ8に保持される。
データ転送/出カイネーブル信号百〒10E−の立上り
後、最初に入力されたスキャンクロック信号SCに応答
してメモリセルアレイ2から情報が読出され、シリアル
出力バッファ8から5IOiシリアル出力端子に出力さ
れる。このスキャンクロック信号SCに応答してカウン
タ制御回路9′が動作し、カウンタ7の値が1インクリ
メントされ、AY+1とされる。シリアルデコーダ部6
はカウンタ7の値を解読し、シリアルレジスタ部4のA
Y+1番地の情報がシリアルパスライン5を介してシリ
アル出力バッファ8に送られる。
後、最初に入力されたスキャンクロック信号SCに応答
してメモリセルアレイ2から情報が読出され、シリアル
出力バッファ8から5IOiシリアル出力端子に出力さ
れる。このスキャンクロック信号SCに応答してカウン
タ制御回路9′が動作し、カウンタ7の値が1インクリ
メントされ、AY+1とされる。シリアルデコーダ部6
はカウンタ7の値を解読し、シリアルレジスタ部4のA
Y+1番地の情報がシリアルパスライン5を介してシリ
アル出力バッファ8に送られる。
次に、2度目のスキャンクロック信号SCが入力される
と、これに応じてシリアル出力バッファ8に保持されて
いるシリアルレジスタ4のAY+1番地の情報がシリア
ル出力端子にaカされる。
と、これに応じてシリアル出力バッファ8に保持されて
いるシリアルレジスタ4のAY+1番地の情報がシリア
ル出力端子にaカされる。
上述の動作によって、スキャンクロツタ信号が入力され
るごとに、シリアルレジスタ4のAY+2゜AY+3.
・・・の情報が順次シリアル出力端子に出力される。
るごとに、シリアルレジスタ4のAY+2゜AY+3.
・・・の情報が順次シリアル出力端子に出力される。
[発明が解決しようとする課題]
従来の半導体記憶装置は、上述の如く構成されているた
め、リードデータ転送動作において、データ転送/出力
イネーブル信号D T10 Eの立上りに応答して発生
するデータ転送信号RTによって、列アドレスバッファ
12の値がカウンタ7に取込まれる。このとき、キャリ
ーが多く発生すると、カウンタ7の設定に時間がかかる
。このとき、データ転送/出力イネーブル信号D T1
0 Eの立上り信号から十分時間が経たないうちに、ス
キャンクロック信号SCが入力されると、カウンタ7が
列アドレスバッファ12の値になる前にカウンタ制御回
路9′からカウンタ7の値をインクリメントするための
信号が入ってしまい、カウンタ7の値が正しく設定され
ないという欠点があった。
め、リードデータ転送動作において、データ転送/出力
イネーブル信号D T10 Eの立上りに応答して発生
するデータ転送信号RTによって、列アドレスバッファ
12の値がカウンタ7に取込まれる。このとき、キャリ
ーが多く発生すると、カウンタ7の設定に時間がかかる
。このとき、データ転送/出力イネーブル信号D T1
0 Eの立上り信号から十分時間が経たないうちに、ス
キャンクロック信号SCが入力されると、カウンタ7が
列アドレスバッファ12の値になる前にカウンタ制御回
路9′からカウンタ7の値をインクリメントするための
信号が入ってしまい、カウンタ7の値が正しく設定され
ないという欠点があった。
それゆえに、この発明の主たる目的は、データ転送サイ
クル中のスタートアドレスの設定において、キャリーが
多くカウンタの設定に時間がかかる場合でも、シリアル
アクセスタイムやデータ転送時間を遅らせることなく、
正確にスタートアドレスをカウンタに設定し得る半導体
記憶装置を提供することである。
クル中のスタートアドレスの設定において、キャリーが
多くカウンタの設定に時間がかかる場合でも、シリアル
アクセスタイムやデータ転送時間を遅らせることなく、
正確にスタートアドレスをカウンタに設定し得る半導体
記憶装置を提供することである。
[課題を解決するための手段]
この発明に係る半導体記憶装置は、メモリセルアレイの
列方向のメモリ数に等しいシリアルレジスタ手段が設け
られ、メモリセルアレイ内の任意の1行の情報がシリア
ルレジスタ手段に転送され、シリアル出力のスタート番
地となる列アドレスを取込むリード転送動作と、シリア
ルレジスタ内の情報をリード転送動作で選択したセルか
ら順にシリアル出力端子に1セルずつ読出すシリアル動
作とを有し、リード転送動作時に選択した行列について
メモリセルアレイからこのメモリセルの情報がリード転
送動作中にシリアル出力バッファ手段に読出される。シ
リアル出力の制御信号を受取るごとにカウンタ手段の計
数値が更新され、カウンタ手段の計数値が示すシリアル
レジスタ手段の番地の情報が出力バッファ手段に読出さ
れ、転送動作中にカウンタ手段の計数値の更新を禁止す
るように構成される。
列方向のメモリ数に等しいシリアルレジスタ手段が設け
られ、メモリセルアレイ内の任意の1行の情報がシリア
ルレジスタ手段に転送され、シリアル出力のスタート番
地となる列アドレスを取込むリード転送動作と、シリア
ルレジスタ内の情報をリード転送動作で選択したセルか
ら順にシリアル出力端子に1セルずつ読出すシリアル動
作とを有し、リード転送動作時に選択した行列について
メモリセルアレイからこのメモリセルの情報がリード転
送動作中にシリアル出力バッファ手段に読出される。シ
リアル出力の制御信号を受取るごとにカウンタ手段の計
数値が更新され、カウンタ手段の計数値が示すシリアル
レジスタ手段の番地の情報が出力バッファ手段に読出さ
れ、転送動作中にカウンタ手段の計数値の更新を禁止す
るように構成される。
[作用]
この発明における半導体記憶装置は、転送動作中ばカウ
ンタ手段の計数値の更新を禁止することにより、データ
転送サイクルにおいて、次のシリアル入出力のスタート
アドレスを設定するとき、前のカウンタ手段の計数値の
状態でキャリーが多く発生し、スタートアドレスの設定
に時間かかかるような場合でも、シリアルアクセスタイ
ムおよびデータ転送時間を遅らせることなく、正確にス
タートアドレスをカウンタ手段に設定することかできる
。
ンタ手段の計数値の更新を禁止することにより、データ
転送サイクルにおいて、次のシリアル入出力のスタート
アドレスを設定するとき、前のカウンタ手段の計数値の
状態でキャリーが多く発生し、スタートアドレスの設定
に時間かかかるような場合でも、シリアルアクセスタイ
ムおよびデータ転送時間を遅らせることなく、正確にス
タートアドレスをカウンタ手段に設定することかできる
。
[発明の実施例]
第1図はこの発明の一実施例を示すビデオRAMのブロ
ック図である。この第1図に示したビデオRAM1aは
以下の点を除いて前述の第6図に示した従来のビデオR
AM1bと同様にして構成される。すなわち、データ転
送制御回路10からデータ転送信号RTがカウンタ制御
回路9にも送る回路が新たに設けられている。カウンタ
制御回路9はデータ転送信号RTを受けるようになった
ことに伴って、カウンタ制御回路9が改良されている。
ック図である。この第1図に示したビデオRAM1aは
以下の点を除いて前述の第6図に示した従来のビデオR
AM1bと同様にして構成される。すなわち、データ転
送制御回路10からデータ転送信号RTがカウンタ制御
回路9にも送る回路が新たに設けられている。カウンタ
制御回路9はデータ転送信号RTを受けるようになった
ことに伴って、カウンタ制御回路9が改良されている。
次に、第1図および第4図を参照して、ビデオRAM1
aの動作について説明する。まず、リードデータ転送が
開始されるとき、外部から行アドレスAXおよび列アド
レスAYが与えられる。行アドレスAXは行アドレスス
トローブ信号RASの立下りに応答して、行アドレスバ
ツフア11内に保持される。他方、列アドレスAYは、
行アドレスを取込んだ後、列アドレスストローブ信号で
ASの立下りまでに入力された最終のアドレスが列アド
レスAYとして取込まれ、列アドレスバッファ12内に
保持される。列アドレスバッファ12はシリアル出力の
ための開始アドレスCA、〜CANをカウンタ7に与え
る。
aの動作について説明する。まず、リードデータ転送が
開始されるとき、外部から行アドレスAXおよび列アド
レスAYが与えられる。行アドレスAXは行アドレスス
トローブ信号RASの立下りに応答して、行アドレスバ
ツフア11内に保持される。他方、列アドレスAYは、
行アドレスを取込んだ後、列アドレスストローブ信号で
ASの立下りまでに入力された最終のアドレスが列アド
レスAYとして取込まれ、列アドレスバッファ12内に
保持される。列アドレスバッファ12はシリアル出力の
ための開始アドレスCA、〜CANをカウンタ7に与え
る。
第2図は第1図に示したカウンタ制御回路9とカウンタ
7の一例を示した回路図であり、第3図は第2r!gJ
に示したカウンタ7の各ユニットを示した回路図である
。
7の一例を示した回路図であり、第3図は第2r!gJ
に示したカウンタ7の各ユニットを示した回路図である
。
次に、第2図および第3図を参照してカウンタ制御回路
9とカウンタ7について説明する。カウンタ制御回路9
は第1図におけるデータ転送制御回路10からaカされ
るデータ転送信号RTとクロック発生回路16からリー
ド転送後にスキャンクロック信号SCが外部から1回入
力されるまで高レベルを保持するφ1信号とのNORを
取るNO回回路01を含む。NOR回路501の出力信
号はキャリーが進む時間だけカウンタ7の計数を禁止す
るための遅延回路を構成するインバータ505によって
反転され、NOR回路502の一方入力端に与えられる
。NOR回路502はシリアル入出力を制御するSC信
号バッファ17からの信号φ2とNOR回路502の出
力とのNORを取る。NOR回路502の出力はNOR
回路504の一方入力端に与えられるとともに、インバ
ータ506,507で反転されてNOR回路504の他
方入力端に与えられる。NOR回路504の出力は2段
のインバータ509で遅延され、信号7丁としてカウン
タユニット601〜604に与えられる。インバータ5
06で反転されたNOR回路502の出力と信号φ2は
NOR回路503に与えられ、NOR回路503の出力
は2段のインバータ508によって遅延され、信号φ3
として各カウンタユニット601〜604に与えられる
。
9とカウンタ7について説明する。カウンタ制御回路9
は第1図におけるデータ転送制御回路10からaカされ
るデータ転送信号RTとクロック発生回路16からリー
ド転送後にスキャンクロック信号SCが外部から1回入
力されるまで高レベルを保持するφ1信号とのNORを
取るNO回回路01を含む。NOR回路501の出力信
号はキャリーが進む時間だけカウンタ7の計数を禁止す
るための遅延回路を構成するインバータ505によって
反転され、NOR回路502の一方入力端に与えられる
。NOR回路502はシリアル入出力を制御するSC信
号バッファ17からの信号φ2とNOR回路502の出
力とのNORを取る。NOR回路502の出力はNOR
回路504の一方入力端に与えられるとともに、インバ
ータ506,507で反転されてNOR回路504の他
方入力端に与えられる。NOR回路504の出力は2段
のインバータ509で遅延され、信号7丁としてカウン
タユニット601〜604に与えられる。インバータ5
06で反転されたNOR回路502の出力と信号φ2は
NOR回路503に与えられ、NOR回路503の出力
は2段のインバータ508によって遅延され、信号φ3
として各カウンタユニット601〜604に与えられる
。
次に、第3図を参照して、第2図に示したカウンタユニ
ット601ないし604について詳細に説明する。第1
図に示したデータ転送制御回路10からデータ転送信号
RTがトランスミッションゲート801のゲートに入力
される。トランスミッションゲート801のドレインに
は入出力のための開始アドレスCAOないしCANが与
えられる。トランスミッションゲート801を通過した
開始アドレスCAo−CANの反転信号SDnとこのS
Dn信号の反転信号SDnはシリアルデコーダ部6に与
えられる。下位側のカウンタユニットからキャリー信号
CRn−1がトランスミッションゲート802のゲート
に与えられるとともに、このキャリー信号CRn−1の
反転信号がトランスミッションゲート803のゲートに
与えられる。
ット601ないし604について詳細に説明する。第1
図に示したデータ転送制御回路10からデータ転送信号
RTがトランスミッションゲート801のゲートに入力
される。トランスミッションゲート801のドレインに
は入出力のための開始アドレスCAOないしCANが与
えられる。トランスミッションゲート801を通過した
開始アドレスCAo−CANの反転信号SDnとこのS
Dn信号の反転信号SDnはシリアルデコーダ部6に与
えられる。下位側のカウンタユニットからキャリー信号
CRn−1がトランスミッションゲート802のゲート
に与えられるとともに、このキャリー信号CRn−1の
反転信号がトランスミッションゲート803のゲートに
与えられる。
SDn信号とキャリー信号CRn−1の反転信号はNA
NDゲート808に与えられ、その出力は上位側カウン
タユニットへのキャリー信号CRnとして出力される。
NDゲート808に与えられ、その出力は上位側カウン
タユニットへのキャリー信号CRnとして出力される。
前述の第2図に示した信号φ3、φ3はそれぞれトラン
スミッションゲート804,805のそれぞれのゲート
に与えられる。トランスミッションゲート805は信号
φ3に応じて、データをラッチ回路806にラッチさせ
る。トランスミッションゲート802は下位側ユニット
からキャリー信号が入力されると、インバータ807に
よってカウンタユニットの情報を反転させる。
スミッションゲート804,805のそれぞれのゲート
に与えられる。トランスミッションゲート805は信号
φ3に応じて、データをラッチ回路806にラッチさせ
る。トランスミッションゲート802は下位側ユニット
からキャリー信号が入力されると、インバータ807に
よってカウンタユニットの情報を反転させる。
次に、外部から第4図に示すような信号が与えられたと
きの動作について説明する。行アドレスストローブ信号
RASの立下りでデータ転送/出力イネーブル信号■〒
10Eが“L”レベルであることから、このサイクルは
リード転送サイクルとなる。列アドレスストローブ信号
CASが立下り、シリアル出力開始アドレスが列アドレ
スバッファ12に保持される。この状態でデータ転送/
出カイネーブル信号百〒ン■が立下ると、第1図に示し
たデータ転送制御回路10からデータ転送信号RTが出
力される。カウンタ部7ではデータ転送信号RTに応じ
て、第3図に示したトランスミッションゲート801が
開かれ、各カウンタユニット601〜604にシリアル
出力開始アドレスが転送される。
きの動作について説明する。行アドレスストローブ信号
RASの立下りでデータ転送/出力イネーブル信号■〒
10Eが“L”レベルであることから、このサイクルは
リード転送サイクルとなる。列アドレスストローブ信号
CASが立下り、シリアル出力開始アドレスが列アドレ
スバッファ12に保持される。この状態でデータ転送/
出カイネーブル信号百〒ン■が立下ると、第1図に示し
たデータ転送制御回路10からデータ転送信号RTが出
力される。カウンタ部7ではデータ転送信号RTに応じ
て、第3図に示したトランスミッションゲート801が
開かれ、各カウンタユニット601〜604にシリアル
出力開始アドレスが転送される。
データ転送されている間、データ転送信号RTが活性状
態である間は、第2図に示したNOR回路501および
遅延回路505によって、たとえ信号φ2が活性化され
てもカウンタ制御回路9は動作しない。データ転送信号
RTが非活性状態になり、信号φ2が活性化されると、
信号φ3に“L″パルス発生し、φ3に“H”パルスが
発生する。これらの信号は各カウンタユニット601な
いし604に与えられ、それぞれのトランスミッション
ゲート804が開かれ、ラッチ回路806の情報SDn
およびその反転情報SDnが出力される。
態である間は、第2図に示したNOR回路501および
遅延回路505によって、たとえ信号φ2が活性化され
てもカウンタ制御回路9は動作しない。データ転送信号
RTが非活性状態になり、信号φ2が活性化されると、
信号φ3に“L″パルス発生し、φ3に“H”パルスが
発生する。これらの信号は各カウンタユニット601な
いし604に与えられ、それぞれのトランスミッション
ゲート804が開かれ、ラッチ回路806の情報SDn
およびその反転情報SDnが出力される。
下位側のカウンタユニットからのキャリーがなく、CR
n−1がL”レベルであり、SDnが“H”レベルであ
ると、NAND回路808はCRn−1の反転情報とS
DnとのNANDを取り、その出力信号であるCRnが
“H”レベルになり、上位側カウンタユニットへのキャ
リーが発生する。
n−1がL”レベルであり、SDnが“H”レベルであ
ると、NAND回路808はCRn−1の反転情報とS
DnとのNANDを取り、その出力信号であるCRnが
“H”レベルになり、上位側カウンタユニットへのキャ
リーが発生する。
下位側のカウンタユニットからのキャリーがないときは
、トランスミッションゲート803が開かれ、トランス
ミッションゲート802は閉じたままであるため、信号
φ3の“L”パルスが出終わり、トランスミッションゲ
ート805が開かれると、ラッチ回路806はSDnの
情報をラッチする。
、トランスミッションゲート803が開かれ、トランス
ミッションゲート802は閉じたままであるため、信号
φ3の“L”パルスが出終わり、トランスミッションゲ
ート805が開かれると、ラッチ回路806はSDnの
情報をラッチする。
下位側のカウンタユニットからのキャリーがあるとき、
CRn−1は“H”レベルであり、SDnが“H”レベ
ルであると、CRn−1の反転情報と、SDnのNAN
DによってCRnが”L” レベルになり、上位側カウ
ンタユニットへはキャリーが発生しない。このとき、ト
ランスミッションゲート803は閉じられたままである
ため、トランスミッションゲート802が開かれ、SD
n、SDnの情報は、それぞれ反転してシリアルデコー
ダ部6に伝送される。また、信号φ3の“L” レベル
のパルスが出終り、トランスミッションゲート805が
開かれたとき、トランスミッションゲート803は閉じ
たままであるため、SDnの情報はラッチ回路806に
伝わらず、ラッチ回路806は前の状態をそのまま保持
する。
CRn−1は“H”レベルであり、SDnが“H”レベ
ルであると、CRn−1の反転情報と、SDnのNAN
DによってCRnが”L” レベルになり、上位側カウ
ンタユニットへはキャリーが発生しない。このとき、ト
ランスミッションゲート803は閉じられたままである
ため、トランスミッションゲート802が開かれ、SD
n、SDnの情報は、それぞれ反転してシリアルデコー
ダ部6に伝送される。また、信号φ3の“L” レベル
のパルスが出終り、トランスミッションゲート805が
開かれたとき、トランスミッションゲート803は閉じ
たままであるため、SDnの情報はラッチ回路806に
伝わらず、ラッチ回路806は前の状態をそのまま保持
する。
[発明の効果]
以上のように、この発明によれば、転送動作中ならびに
キャリーが進む間はカウンタを動作させない手段を設け
たことによって、データ転送サイクルにおいて、次のシ
リアル入出力のスタートアドレスを設定するとき、前の
カウンタの状態でキャリーが多く発生し、スタートアド
レスの設定に時間がかかるような場合でも、シリアルア
クセスタイムおよびデータ転送時間を遅らせることなく
、正確にスタートアドレスをカウンタに設定することが
できる。
キャリーが進む間はカウンタを動作させない手段を設け
たことによって、データ転送サイクルにおいて、次のシ
リアル入出力のスタートアドレスを設定するとき、前の
カウンタの状態でキャリーが多く発生し、スタートアド
レスの設定に時間がかかるような場合でも、シリアルア
クセスタイムおよびデータ転送時間を遅らせることなく
、正確にスタートアドレスをカウンタに設定することが
できる。
第1図はこの発明の一実施例を示すビデオRAMのブロ
ック図である。第2図は第1図に示したカウンタ部およ
びカウンタ制御回路の一例を示すブロック図である。第
3図は第2図に示したカウンタ部の各カウンタユニット
の一例を表したブロック図である。第4図は第1図に示
したビデオRAMの動作を説明するためのタイミング図
である。 第5図は従来のビデオRAMの概要を示す概略ブロック
図である。第6図は従来のビデオRAMのブロック図で
ある。 図において1aはビデオRAM、4はシリアルレジスタ
部、5はシリアルパスライン、6はシリアルデコーダ部
、7はカウンタ部、9はカウンタ制御回路、10はデー
タ転送制御回路、12は列アドレスバッファ、601な
いし604はカウンタユニットを示す。 躬3図 も4図
ック図である。第2図は第1図に示したカウンタ部およ
びカウンタ制御回路の一例を示すブロック図である。第
3図は第2図に示したカウンタ部の各カウンタユニット
の一例を表したブロック図である。第4図は第1図に示
したビデオRAMの動作を説明するためのタイミング図
である。 第5図は従来のビデオRAMの概要を示す概略ブロック
図である。第6図は従来のビデオRAMのブロック図で
ある。 図において1aはビデオRAM、4はシリアルレジスタ
部、5はシリアルパスライン、6はシリアルデコーダ部
、7はカウンタ部、9はカウンタ制御回路、10はデー
タ転送制御回路、12は列アドレスバッファ、601な
いし604はカウンタユニットを示す。 躬3図 も4図
Claims (1)
- 【特許請求の範囲】 メモリセルアレイと、 前記メモリセルアレイの列方向のメモリ数に等しいシリ
アルレジスタ手段と、 前記シリアルレジスタ手段から出力された情報を保持す
る出力バッファ手段と、 前記メモリセルアレイ内の任意の1行の情報を前記シリ
アルレジスタ手段に転送し、シリアル出力のスタート番
地となる列アドレスを取込むリード転送動作と、前記シ
リアルレジスタ内の情報を前記リード転送動作で選択し
たセルから順にシリアル出力端子に1セルずつ読出すシ
リアル動作とを有し、前記リード転送動作時に選択した
行列について、前記メモリセルアレイからこのメモリセ
ルの情報を前記リード転送動作中に前記シリアル出力バ
ッファ手段に読出す読出手段と、 前記シリアル出力の制御信号を受けるごとに計数値を更
新するカウンタ手段と、 前記カウンタ手段の計数値が示す前記シリアルレジスタ
手段の番地の情報を前記出力バッファ手段に読出す手段
と、 前記転送動作中に前記カウンタ手段の計数値の更新を禁
止する手段とを備えた、半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290118A JPH04163783A (ja) | 1990-10-26 | 1990-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290118A JPH04163783A (ja) | 1990-10-26 | 1990-10-26 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04163783A true JPH04163783A (ja) | 1992-06-09 |
Family
ID=17752037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2290118A Pending JPH04163783A (ja) | 1990-10-26 | 1990-10-26 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04163783A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08249877A (ja) * | 1995-02-08 | 1996-09-27 | Samsung Electron Co Ltd | デュアルポートメモリ装置及びそのシリアルデータ出力方法 |
-
1990
- 1990-10-26 JP JP2290118A patent/JPH04163783A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08249877A (ja) * | 1995-02-08 | 1996-09-27 | Samsung Electron Co Ltd | デュアルポートメモリ装置及びそのシリアルデータ出力方法 |
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