KR100653834B1 - 디스플레이 드라이버 ｉｃ의 그래픽 램 제어장치 및 방법 - Google Patents

디스플레이 드라이버 ｉｃ의 그래픽 램 제어장치 및 방법 Download PDF

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Abstract

개시된 본 발명은 플래그를 세팅하여 비동기적으로 생성되는 그래픽 램 제어신호인 쓰기신호와 스캔 신호가 충돌되지 않도록 하여 디스플레이될 이미지가 손실되지 않도록 하는 디스플레이 드라이버 IC에서 그래픽 램 제어장치 및 방법에 관한 것으로서, X 어드레스(PRE_X_ADDR[8:0])를 생성하는 X 어드레스 생성부; 제1 쓰기 인에이블 신호(PRE_WEN) 및 스캔 인에이블 오프신호(SEN_OFF)를 출력하는 제 1 신호 발생부; 스캔어드레스(PRE_S_ADDR[8:0])와 셀 스캔 어드레스(SEL_SADDR)를 생성하는 스캔어드레스 생성부; 상기 제 1 신호 발생부에서 입력되는 스캔 인에이블 오프신호(SEN_OFF) 및 외부로부터 입력되는 라인 클럭(CK) 및 오실레이터 클럭(OSCCK)에 응하여 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔인에이블 신호(PRE_SEN2)를 생성하는 제 2 신호 발생부; 외부로부터 입력되는 어드레스 앤드 플래그(ADDR_END_FLAG), 제1 플래그(PRE_FLAG), 제1 쓰기인에이블 신호(PRE_WEN)에 응하여 제2 플래그 신호(POST_FLAG)를 생성하는 플래그 발생부; 상기 플래그 발생부로부터 입력되는 제2 플래그신호(POST_FLAG), 상기 X 어드레스 생성부로부터 입력되는 X 어드레스(PRE_X_ADDR[8:0]), 상기 제 1 신호 발생부로부터 입력되는 제1 쓰기인에이블 신호(PRE_WEN), 상기 스캔어드레스 생성부로부터 입력되는 스캔어드레스(PRE_S_ADDR)와 셀 스캔 어드레스(SEL_SADDR), 상기 제2 신호 발생부로부터 입력되는 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔 인에이블 신호(PRE_SEN2)를 먹싱하여 X 어드레스(X_ADDR[8:0], 스캔 인에이블신호(INT_SEN) 및 제2 쓰기인에이블 신호(WEN)를 출력하는 먹싱부; 및 상기 먹싱부에서 출력되는 제3 스캔 인에이블 신호(INT_SEN)에 응하여 제4 스캔 인에이블 신호(SEN)를 생성하는 제3 신호 발생부를 포함하여 구성되는 것을 특징으로 한다.
디스플레이 드라이버 아이시, 그래픽램, 플래그

Description

디스플레이 드라이버 ＩＣ의 그래픽 램 제어장치 및 방법{Apparatus and Method for controlling graphic ram of display driver IC}
도 1은 통상의 6 트랜지스터 구조를 갖는 그래픽 SRAM의 구성을 설명하기 위한 블록도,
도 2는 통상에 그래픽 램에서 이루어지는 데이터 기록방법을 설명하기 위한 도면,
도 3은 본 발명에 따른 디스플레이 드라이버 IC에서 그래픽 램 제어신호 발생수단의 구성을 설명하기 위한 블록도,
도 4는 제 1 신호(PRE_SEN) 생성방법을 설명하기 위한 타이밍도,
도 5는 제 2 신호(POST_FLAG)의 제어방법을 설명하기 위한 타이밍도,
도 6은 제 3 신호(SRAM Scan)를 선택하기 위한 방법을 설명하기 위한 타이밍도,
도 7은 RGB 인터페이스 사용시 DE 신호를 이용한 그래픽 램 제어신호 생성방법을 설명하기 위한 타이밍도,
도 8은 RGB 인터페이스시의 동작 타이밍도이다.
*** 도면의 주요부분에 대한 부호 설명 ***
10 : X 어드레스 생성부 20 : 제 1 신호 발생부
30 : 스캔 어드레스 생성부 40 : 제 2 신호 발생부
50 : 먹싱부 60 : 제 3 신호 발생부
70 : 플래그 발생부
본 발명은 디스플레이 드라이버 IC에서 그래픽 램 제어장치 및 방법에 관한 것이다.
특히, 플래그를 세팅하여 비동기적으로 생성되는 그래픽 램 제어신호인 쓰기신호와 스캔 신호가 충돌되지 않도록 하여 디스플레이될 이미지가 손실되지 않도록 하는 디스플레이 드라이버 IC에서 그래픽 램 제어장치 및 방법에 관한 것이다.
일반적인 그래픽 메모리는 쓰기/읽기 기능 이외에 스캔 기능을 가지고 있다. 상기 스캔 기능은 그래픽 메모리에 저장되어 있는 데이터를 I/O 버스를 통하여 그래픽 메모리 외부로 출력하는 것이 아니라, 패널(Panel)의 한 줄에 해당하는 버스만큼을 동시에 출력하는 기능을 의미한다.
즉, 첨부 도면 도 1에 도시된 바와 같이 6 트랜지스터 구조를 갖는 그래픽 SRAM은 로우 디코더/워드라인 버퍼(100)와, 데이터 입출력 선택부(110)와, 데이터 입출력부(120)와, 스캔 데이터 출력부(130)로 구성된다.
상기 로우 디코더/워드라인 버퍼(100)는 어드레스 카운터(도2 참조)로부터 입력되는 로우 어드레스를 디코딩하여 m개의 워드 라인 선택신호들을 발생하거나, 또는 상기 어드레스 카운터로부터 입력되는 스캔 어드레스를 디코딩하여 m개의 워드 라인 선택신호들(WL1 ~ WLm)을 발생한다.
상기 데이터 입출력 선택부(110)는 도면으로 미도시된 제어부로부터 입력되는 페이지 선택신호에 응하여 n개의 비트 라인 쌍들(((BL1, BL1B) ~ (BLn, BLnB)) 들 중 소정 비트 라인 쌍으로부터 소정 데이터가 입력 또는 출력되도록 한다.
데이터 입출력부(120)는 상기 제어부로부터 입력되는 쓰기 인에이블 신호에 응하여 상기 데이터 입출력 선택부(110)로 데이터를 입력시키고, 상기 제어부로부터 입력되는 읽기 인에이블 신호에 응하여 상기 데이터 입출력 선택부(110)로부터 출력되는 데이터를 출력시킨다.
스캔 데이터 출력부(130)는 상기 제어부로부터 입력되는 스캔 인에이블 신호에 응하여 n개의 비트 라인들(BL1 ~ BLn)로부터 출력되는 데이터를 스캔 데이터(Sout)로 출력한다.
상기와 같이 구성되고 동작되는 6 트랜지스터 구조를 갖는 그래픽 SRAM에서 비트라인쌍(BIT, BITB)과 로우 디코더/워드라인 버퍼(100)는 스캔 기능과 함께 쓰기 기능을 수행할 때마다 워드라인을 열어주도록 설정되어 있다. 즉 워드라인은 로우(RAW) 단위로 열어주도록 설정되어 있기 때문에 쓰기 기능을 수행할 때마다 액세스(Access )되어야 할 부분 이외에도 나머지 로우 부분을 액세스하는 것과 동일한 동작이 이루어진다.
이를 첨부 도면 도 2를 참조하여 좀더 상세히 기술하면, 그래픽 램에 데이터를 쓰기 할 때 데이터에 대하여 하나의 어드레스가 할당되어있다. 그러므로 데이터를 램에 쓰기하기 위하여 할당되는 어드레스를 설정하고, 하나의 데이터를 램으로 출력한 후 쓰기 인에이블 신호를 출력하여 하나의 저장장소인 램셀에 하나의 데이터를 기록하게 된다. 즉 n개의 로우 데이터를 한 줄 쓰기 위하여 n번의 어드레스를 설정해야 하고, n번의 쓰기 인에이블 신호를 램으로 출력시켜야 한 줄을 쓰기 할 수 있게 된다.
본 발명은 상기와 같은 요구에 응하여 안출된 것으로, 본 발명의 목적은 플래그를 세팅하여 비동기적으로 생성되는 그래픽 램 제어신호인 쓰기신호와 스캔 신호가 충돌되지 않도록 하여 디스플레이될 이미지가 손실되지 않도록 하는 디스플레이 드라이버 IC에서 그래픽 램 제어장치 및 방법을 제공하는데 있다.
상기와 같은 기술적 과제를 해결하기 위하여 제안된 본 발명의 일 실시예는, 디스플레이 드라이버 아이시에 있어서, X 어드레스(PRE_X_ADDR[8:0])를 생성하는 X 어드레스 생성부; 제1 쓰기 인에이블 신호(PRE_WEN) 및 스캔 인에이블 오프신호(SEN_OFF)를 출력하는 제 1 신호 발생부; 스캔어드레스(PRE_S_ADDR[8:0])와 셀 스캔 어드레스(SEL_SADDR)를 생성하는 스캔어드레스 생성부; 상기 제 1 신호 발생부에서 입력되는 스캔 인에이블 오프신호(SEN_OFF) 및 외부로부터 입력되는 라인 클럭(CK) 및 오실레이터 클럭(OSCCK)에 응하여 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔인에이블 신호(PRE_SEN2)를 생성하는 제 2 신호 발생부; 외부로부터 입력되는 어드레스 앤드 플래그(ADDR_END_FLAG), 제1 플래그(PRE_FLAG), 제1 쓰기인에이블 신호(PRE_WEN)에 응하여 제2 플래그 신호(POST_FLAG)를 생성하는 플래그 발생부; 상기 플래그 발생부로부터 입력되는 제2 플래그신호(POST_FLAG), 상기 X 어드레스 생성부로부터 입력되는 X 어드레스(PRE_X_ADDR[8:0]), 상기 제 1 신호 발생부로부터 입력되는 제1 쓰기인에이블 신호(PRE_WEN), 상기 스캔어드레스 생성부로부터 입력되는 스캔어드레스(PRE_S_ADDR)와 셀 스캔 어드레스(SEL_SADDR), 상기 제2 신호 발생부로부터 입력되는 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔 인에이블 신호(PRE_SEN2)를 먹싱하여 X 어드레스(X_ADDR[8:0], 스캔 인에이블신호(INT_SEN) 및 제2 쓰기인에이블 신호(WEN)를 출력하는 먹싱부; 및 상기 먹싱부에서 출력되는 제3 스캔 인에이블 신호(INT_SEN)에 응하여 제4 스캔 인에이블 신호(SEN)를 생성하는 제3 신호 발생부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 디스플레이 드라이버 IC에서 그래픽 램 제어방법에 대해 상세하게 설명한다.
첨부 도면 도 3에 도시된 바와 같이 본 발명이 적용되어 디스플레이 드라이버 IC는 X 어드레스(PRE_X_ADDR[8:0])를 생성하는 X 어드레스 생성부(10)와, 제1 쓰기 인에이블 신호(PRE_WEN) 및 스캔 인에이블 오프신호(SEN_OFF)를 출력하는 제 1 신호 발생부(20)와, 스캔어드레스(PRE_S_ADDR[8:0])와 셀 스캔 어드레스(SEL_SADDR)를 생성하는 스캔어드레스 생성부(30)와, 상기 제 1 신호 발생부(20)에서 입력되는 스캔 인에이블 오프신호(SEN_OFF) 및 외부로부터 입력되는 라인 클럭(CK) 및 오실레이터 클럭(OSCCK)에 응하여 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔인에이블 신호(PRE_SEN2)를 생성하는 제 2 신호 발생부(40)와, 외부로부터 입력되는 어드레스 앤드 플래그(ADDR_END_FLAG), 제1 플래그(PRE_FLAG), 제1 쓰기인에이블 신호(PRE_WEN)에 응하여 제2 플래그 신호(POST_FLAG)를 생성하는 플래그 발생부(70)와, 상기 플래그 발생부(70)로부터 입력되는 제2 플래그신호(POST_FLAG), 상기 X 어드레스 생성부(10)로부터 입력되는 X 어드레스(PRE_X_ADDR[8:0]), 상기 제1 신호 발생부(20)로부터 입력되는 제1 쓰기인에이블 신호(PRE_WEN), 상기 스캔어드레스 생성부(30)로부터 입력되는 스캔어드레스(PRE_S_ADDR)와 셀 스캔 어드레스(SEL_SADDR), 상기 제2 신호 발생부(40)로부터 입력되는 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔 인에이블 신호(PRE_SEN2)를 먹싱하여 X 어드레스(X_ADDR[8:0], 스캔 인에이블신호(INT_SEN) 및 제2 쓰기인에이블 신호(WEN)를 출력하는 먹싱부(50)와, 상기 먹싱부(50)에서 출력되는 제3 스캔 인에이블 신호(INT_SEN)에 응하여 제4 스캔 인에이블 신호(SEN)를 생성하는 제3 신호 발생부(60)로 구성된다.
상기 제2 신호 발생부(40)는 상기 제1, 제2 스캔 인에이블신호(PRE_SEN1)(PRE_SEN2)를 생성할 때 라인 클럭(CK)의 네가티브 에지에서 오실레이터 클럭(OSCCK)을 카운팅하여 생성한다.
상기 플래그 발생부(70)는 데이터 쓰기를 시작하면 제1 플래그(PRE_FLAG)를 액티브 상태로 전환하고, 램에 쓰기가 완료되면 어드레스 앤드 플래그(ADDR_END_FLAG)를 발생시킨 후 상기 제1 플래그(PRE_FLAG1)를 인액티브 상태로 전환되도록 하여 그래픽 램에 데이터를 쓰기한다.
상기 제3 신호 발생부(60)는 쓰기 동작 및 스캔 동작이 동시에 발생하는 경우 제1 스캔 인에이블 신호(PRE_SEN1)를 최종 스캔 인에이블 신호(SEN)로 출력하고, 스캔 동작만 발생하는 경우 제2 스캔 인에이블 신호(PRE_SEN2)를 최종 스캔 인에이블 신호(SEN)로 출력한다.
상기 플래그 발생부(70)가 디스플레이 패널에 화상 데이터를 디스플레이 시키는 RGB 인터페이스 모드시 데이터 인에이블 신호(DE)를 이용하여 제 2 플래그 신호(POST_FLAG)를 생성하고, 상기 생성된 제 2 플래그 신호(POST_FLAG)를 상기 먹싱부(50)로 출력한다.
상기와 같이 구성된 드라이버 아이시의 동작에 대해 설명하면 다음과 같다.
첨부 도면 도 3 내지 도 7에 도시된 바와 같이, 먼저 X 어드레스 생성부(100는 X 어드레스(PRE_X_ADDR[8:0])를 생성하여 먹싱부(50)로 출력한다.
그리고, 제1 신호 발생부(20)는 제1 쓰기 인에이블 신호(PRE_WEN) 및 스캔 인에이블 오프신호(SEN_OFF)를 출력하고, 스캔 어드레스 생성부(30)는 스캔어드레스(PRE_S_ADDR[8:0])와 셀 스캔 어드레스(SEL_SADDR)를 생성하여 먹싱부(50)로 출력한다.
그리고, 제2 신호 발생부(40)는 상기 제 1 신호 발생부(20)에서 입력되는 스캔 인에이블 오프신호(SEN_OFF) 및 외부로부터 입력되는 라인 클럭(CK) 및 오실레이터 클럭(OSCCK)에 응하여 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔인에이블 신호(PRE_SEN2)를 발생시켜 먹싱부(50)로 출력한다. 즉, 제2 신호 발생부(40)는 첨부 도면 도 4에 도시된 타이밍도에서 알 수 있는 바와 같이 라인 클럭(CK)과 오실레이터 클럭(OSC_CK)를 이용하여 제1 스캔인에이블 신호(PRE_SEN1)을 발생시키고, 제2 스캔인에이블 신호(PRE_SEN2)는 램 쓰기를 수행하고 있음을 알리는 스캔인에이블 오프신호(SEN_OFF)에 의해서 블록킹(blocking)된다.
상기 제2 신호발생부(40)는 라인클럭(CK)의 네가티브 에지에서 오실레이터 클럭(OSC_CK)을 카운팅하여 오실레이터 클럭을 기본으로 하여 제1 스캔 인에이블신호(PRE_SEN1)를 발생시키는 한편, 상기 제1 스캔인에이블 신호(PRE_SEN1)를 데이터 쓰기 타이밍 블록킹 신호로 이용하여 데이터 쓰기 타이밍을 피하여 제2 스캔인에이블 신호(PRE_SEN2)를 발생시킨다.
한편, 플래그 발생부(70)는 외부로부터 입력되는 어드레스 앤드 플래그(ADDR_END_FLAG), 제1 플래그(PRE_FLAG), 제1 쓰기인에이블 신호(PRE_WEN)에 응하여 제2 플래그 신호(POST_FLAG)를 생성한다. 이때 제1 플래그(PRE_FLAG)는 램에 데이터를 쓰기하기 위해 세팅되며, 상기 제1 플래그(PRE_FLAG)를 이용하여 쓰기 오퍼레이션 및 스캔 오퍼레이션을 구분하게 된다. 즉 첨부 도면 도 5에 도시된 바와 같이 플래그 발생부(70)는 램에 데이터를 쓰기 시작하면 제2 플래그(POST_FLAG)를 액티브 상태로 만들고, 램에 데이터 쓰기가 종료되면 어드레스 앤드 플래그(ADDR_END_FLAG)를 발생시켜 제2 플래그(POST_FLAG)를 인액티브 상태로 만든다. 다시 램에 데이터를 쓰기 시작하면 제2 플래그(POST_FLAG)를 액티브 상태로 만드는 동작을 반복 수행한다.
그리고, 첨부 도면 도 6에 도시된 바와 같이 쓰기와 스캔 동작이 동시에 일어날 수 있는 구간에서는 제1 스캔인에이블 신호(PRE_SEN1)가 제4 스캔인에이블 신호(SEN)로 출력되고, 스캔만 일어나는 구간에서는 제2 스캔인에이블 신호(PRE_SEN2)가 제4 스캔인에이블 신호(SEN)로 출력된다.
그리고, 먹싱부(50)는 플래그 발생부(70)로부터 입력되는 제2 플래그신호(POST_FLAG), X 어드레스 생성부(10)로부터 입력되는 X 어드레스(PRE_X_ADDR[8:0]), 제 1 신호 발생부(20)로부터 입력되는 제1 쓰기인에이블 신호(PRE_WEN), 스캔어드레스 생성부(30)로부터 입력되는 스캔어드레스(PRE_S_ADDR)와 셀 스캔 어드레스(SEL_SADDR), 제2 신호 발생부(40)로부터 입력되는 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔 인에이블 신호(PRE_SEN2)를 먹싱하여 X 어드레스(X_ADDR[8:0]), 스캔 인에이블신호(INT_SEN) 및 제2 쓰기인에이블 신호(WEN)를 출력한다.
그리고, 제3 신호 발생부(60)는 먹싱부(50)에서 출력되는 제3 스캔인에이블 신호(INT_SEN)에 응하여 제4 스캔인에이블 신호(SEN)를 발생한다. 즉, 상술한 바와 같이, 쓰기 및 스캔이 동시에 일어나는 구간에서는 제1 스캔인에이블 신호(PRE_SEN1)가 제3 스캔인에이블신호(INT_SEN)로 출력되고, 스캔만 일어나는 구간에서는 제2 스캔인에이블 신호(PRE_SEN2)가 제3 스캔에이블신호(INT_SEN)로 출력되어 최종적으로 제4 스캔인에이블 신호(SEN)가 발생시킨다.
한편, 첨부 도면 도 7에 도시된 바와 같이 디스플레이 패널에 화상 데이터를 디스플레이 시키는 RGB 인터페이스 모드시 데이터 인에이블 신호(DE)를 이용하여 제 2 플래그 신호(POST_FLAG)를 생성하고, 상기 생성된 제 2 플래그 신호(POST_FLAG)를 상기 먹싱부(50)로 출력한다. 그리고, 그 이후 과정은 상술한 바와 동일하므로 그 상세한 설명은 생략하기로 한다.
즉, 첨부 도면 도 8에 도시된 바와 같이 RGB 인터페이스(interface)시에는 외부(컨트롤러)로부터 입력되는 신호(DOTCLK, ENABLE ,DB17-0))에 의하여 램(RAM)에 데이터가 업데이트된다. 상기 도트클럭(DOTCLK)은 데이터의 입력클럭이며, 인에이블신호(ENABLE)는 데이터의 유효한 범위를 설정해주는 클럭이다.
따라서, 칩 내부에서는 데이터가 램에 쓰기하고 있는 동안 별도의 타임을 만들어 줄 필요없이 외부로부터 입력되는 인에이블신호(ENABLE)를 이용하여 인에이블이 로우(Low)인 구간에 램에 데이터가 쓰여진다는 플래그를 보내면 된다.
상기에서 설명한 바와 같이 제1 플래그(PRE_FLAG)와 제2 플래그(POST_FLAG)는 인에이블신호(ENABLE)에 의하여 생성되며, 상기 기술한 방식과 동일하게 동작 하게 된다.
이상의 본 발명은 상기 실시예들에 의해 한정되지 않고, 당업자에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 포함되는 본 발명의 취지와 범위에 포함된다.
상기와 같은 구성 및 작용 그리고 바람직한 실시예를 가지는 본 발명은 플래그를 세팅하여 비동기적으로 생성되는 그래픽 램 제어신호인 쓰기신호와 스캔 신호가 충돌되지 않도록 하여 디스플레이될 이미지가 손실되지 않도록 하는 효과가 있다.

Claims (10)

  1. X 어드레스(PRE_X_ADDR[8:0])를 생성하는 X 어드레스 생성부;
    제1 쓰기 인에이블 신호(PRE_WEN) 및 스캔 인에이블 오프신호(SEN_OFF)를 출력하는 제 1 신호 발생부;
    스캔어드레스(PRE_S_ADDR[8:0])와 셀 스캔 어드레스(SEL_SADDR)를 생성하는 스캔어드레스 생성부;
    상기 제 1 신호 발생부에서 입력되는 스캔 인에이블 오프신호(SEN_OFF) 및 외부로부터 입력되는 라인 클럭(CK) 및 오실레이터 클럭(OSCCK)에 응하여 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔인에이블 신호(PRE_SEN2)를 생성하는 제 2 신호 발생부;
    외부로부터 입력되는 어드레스 앤드 플래그(ADDR_END_FLAG), 제1 플래그(PRE_FLAG), 제1 쓰기인에이블 신호(PRE_WEN)에 응하여 제2 플래그 신호(POST_FLAG)를 생성하는 플래그 발생부;
    상기 플래그 발생부로부터 입력되는 제2 플래그신호(POST_FLAG), 상기 X 어드레스 생성부로부터 입력되는 X 어드레스(PRE_X_ADDR[8:0]), 상기 제 1 신호 발생부로부터 입력되는 제1 쓰기인에이블 신호(PRE_WEN), 상기 스캔어드레스 생성부로부터 입력되는 스캔어드레스(PRE_S_ADDR)와 셀 스캔 어드레스(SEL_SADDR), 상기 제2 신호 발생부로부터 입력되는 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔 인에이블 신호(PRE_SEN2)를 먹싱하여 X 어드레스(X_ADDR[8:0], 스캔 인에이블신호(INT_SEN) 및 제2 쓰기인에이블 신호(WEN)를 출력하는 먹싱부; 및
    상기 먹싱부에서 출력되는 제3 스캔 인에이블 신호(INT_SEN)에 응하여 제4 스캔 인에이블 신호(SEN)를 생성하는 제3 신호 발생부;
    를 포함하여 구성되는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
  2. 제 1 항에 있어서, 상기 제 2 신호 발생부는,
    라인 클럭(CK)의 네가티브 에지에서 오실레이터 클럭(OSC_CK)을 카운팅하여 제1 스캔 인에이블신호(PRE_SEN1)를 발생시키고, 상기 제1 스캔인에이블 신호(PRE_SEN1)를 데이터 쓰기 타이밍 블록킹 신호로 이용하여 데이터 쓰기 타이밍을 피하여 제2 스캔인에이블 신호(PRE_SEN2)를 발생시키는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
  3. 제 1 항에 있어서, 상기 플래그 발생부는,
    데이터 쓰기를 시작하면 제1 플래그(PRE_FLAG)를 액티브 상태로 전환하고, 램에 쓰기가 완료되면 어드레스 앤드 플래그(ADDR_END_FLAG)를 발생시킨 후 상기 제1 플래그(PRE_FLAG1)를 인액티브 상태로 전환되도록 하여 그래픽 램에 데이터를 쓰기하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
  4. 제 1 항에 있어서, 상기 제 2 신호 발생부는,
    쓰기 동작 및 스캔 동작이 동시에 발생하는 구간에서는 제1 스캔 인에이블 신호(PRE_SEN1)를 최종 스캔 인에이블 신호(SEN)로 출력하고, 스캔 동작만 발생하는 구간에서는 제2 스캔 인에이블 신호(PRE_SEN2)를 최종 스캔 인에이블 신호(SEN)로 출력하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
  5. 제 1 항에 있어서, 상기 플래그 발생부가,
    디스플레이 패널에 화상 데이터를 디스플레이 시키는 RGB 인터페이스 모드시 데이터 인에이블 신호(DE)를 이용하여 제 2 플래그 신호(POST_FLAG)를 생성하고, 상기 생성된 제 2 플래그 신호(POST_FLAG)를 상기 먹싱부로 출력하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
  6. 디스플레이 드라이버 IC의 그래픽 램 제어방법에 있어서,
    (1) X 어드레스(PRE_X_ADDR[8:0])를 생성하는 과정;
    (2) 제1 쓰기 인에이블 신호(PRE_WEN) 및 스캔 인에이블 오프신호(SEN_OFF)를 출력하는 과정;
    (3) 스캔어드레스(PRE_S_ADDR[8:0])와 셀 스캔 어드레스(SEL_SADDR)를 생성하는 과정;
    (4) 제 1 신호 발생부에서 입력되는 스캔 인에이블 오프신호(SEN_OFF) 및 외부로부터 입력되는 라인 클럭(CK) 및 오실레이터 클럭(OSCCK)에 응하여 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔인에이블 신호(PRE_SEN2)를 생성하는 과정;
    (5) 외부로부터 입력되는 어드레스 앤드 플래그(ADDR_END_FLAG), 제1 플래그(PRE_FLAG), 제1 쓰기인에이블 신호(PRE_WEN)에 응하여 제2 플래그 신호(POST_FLAG)를 생성하는 과정;
    (6) 플래그 발생부로부터 입력되는 제2 플래그신호(POST_FLAG), X 어드레스 생성부로부터 입력되는 X 어드레스(PRE_X_ADDR[8:0]), 제 1 신호 발생부로부터 입력되는 제1 쓰기인에이블 신호(PRE_WEN), 스캔어드레스 생성부로부터 입력되는 스캔어드레스(PRE_S_ADDR)와 셀 스캔 어드레스(SEL_SADDR), 제2 신호 발생부로부터 입력되는 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔 인에이블 신호(PRE_SEN2)를 먹싱하여 X 어드레스(X_ADDR[8:0], 스캔 인에이블신호(INT_SEN) 및 제2 쓰기인에이블 신호(WEN)를 출력하는 과정; 및
    (7) 먹싱부에서 출력되는 제3 스캔 인에이블 신호(INT_SEN)에 응하여 제4 스캔 인에이블 신호(SEN)를 생성하는 과정;
    으로 이루어진 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
  7. 제 6 항에 있어서, 상기 (4) 과정은,
    라인 클럭(CK)의 네가티브 에지에서 오실레이터 클럭(OSC_CK)을 카운팅하여 제1 스캔 인에이블신호(PRE_SEN1)를 발생시키고, 상기 제1 스캔인에이블 신호(PRE_SEN1)를 데이터 쓰기 타이밍 블록킹 신호로 이용하여 데이터 쓰기 타이밍을 피하여 제2 스캔인에이블 신호(PRE_SEN2)를 발생시키는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
  8. 제 6 항에 있어서,
    데이터 쓰기를 시작하면 제1 플래그(PRE_FLAG)를 액티브 상태로 전환하고, 램에 쓰기가 완료되면 어드레스 앤드 플래그(ADDR_END_FLAG)를 발생시킨 후 상기 제1 플래그(PRE_FLAG1)를 인액티브 상태로 전환되도록 하여 그래픽 램에 데이터를 쓰기하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
  9. 제 6 항에 있어서,
    쓰기 동작 및 스캔 동작이 동시에 발생하는 구간에서는 제1 스캔 인에이블 신호(PRE_SEN1)를 최종 스캔 인에이블 신호(SEN)로 출력하고, 스캔 동작만 발생하는 구간에서는 제2 스캔 인에이블 신호(PRE_SEN2)를 최종 스캔 인에이블 신호(SEN)로 출력하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
  10. 제 6 항에 있어서,
    디스플레이 패널에 화상 데이터를 디스플레이 시키는 RGB 인터페이스 모드시 데이터 인에이블 신호(DE)를 이용하여 제 2 플래그 신호(POST_FLAG)를 생성하고, 상기 생성된 제 2 플래그 신호(POST_FLAG)를 먹싱부로 출력하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
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