KR100653834B1 - 디스플레이 드라이버 ic의 그래픽 램 제어장치 및 방법 - Google Patents
디스플레이 드라이버 ic의 그래픽 램 제어장치 및 방법 Download PDFInfo
- Publication number
- KR100653834B1 KR100653834B1 KR1020040115488A KR20040115488A KR100653834B1 KR 100653834 B1 KR100653834 B1 KR 100653834B1 KR 1020040115488 A KR1020040115488 A KR 1020040115488A KR 20040115488 A KR20040115488 A KR 20040115488A KR 100653834 B1 KR100653834 B1 KR 100653834B1
- Authority
- KR
- South Korea
- Prior art keywords
- flag
- signal
- scan
- enable signal
- address
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
- G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
Claims (10)
- X 어드레스(PRE_X_ADDR[8:0])를 생성하는 X 어드레스 생성부;제1 쓰기 인에이블 신호(PRE_WEN) 및 스캔 인에이블 오프신호(SEN_OFF)를 출력하는 제 1 신호 발생부;스캔어드레스(PRE_S_ADDR[8:0])와 셀 스캔 어드레스(SEL_SADDR)를 생성하는 스캔어드레스 생성부;상기 제 1 신호 발생부에서 입력되는 스캔 인에이블 오프신호(SEN_OFF) 및 외부로부터 입력되는 라인 클럭(CK) 및 오실레이터 클럭(OSCCK)에 응하여 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔인에이블 신호(PRE_SEN2)를 생성하는 제 2 신호 발생부;외부로부터 입력되는 어드레스 앤드 플래그(ADDR_END_FLAG), 제1 플래그(PRE_FLAG), 제1 쓰기인에이블 신호(PRE_WEN)에 응하여 제2 플래그 신호(POST_FLAG)를 생성하는 플래그 발생부;상기 플래그 발생부로부터 입력되는 제2 플래그신호(POST_FLAG), 상기 X 어드레스 생성부로부터 입력되는 X 어드레스(PRE_X_ADDR[8:0]), 상기 제 1 신호 발생부로부터 입력되는 제1 쓰기인에이블 신호(PRE_WEN), 상기 스캔어드레스 생성부로부터 입력되는 스캔어드레스(PRE_S_ADDR)와 셀 스캔 어드레스(SEL_SADDR), 상기 제2 신호 발생부로부터 입력되는 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔 인에이블 신호(PRE_SEN2)를 먹싱하여 X 어드레스(X_ADDR[8:0], 스캔 인에이블신호(INT_SEN) 및 제2 쓰기인에이블 신호(WEN)를 출력하는 먹싱부; 및상기 먹싱부에서 출력되는 제3 스캔 인에이블 신호(INT_SEN)에 응하여 제4 스캔 인에이블 신호(SEN)를 생성하는 제3 신호 발생부;를 포함하여 구성되는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
- 제 1 항에 있어서, 상기 제 2 신호 발생부는,라인 클럭(CK)의 네가티브 에지에서 오실레이터 클럭(OSC_CK)을 카운팅하여 제1 스캔 인에이블신호(PRE_SEN1)를 발생시키고, 상기 제1 스캔인에이블 신호(PRE_SEN1)를 데이터 쓰기 타이밍 블록킹 신호로 이용하여 데이터 쓰기 타이밍을 피하여 제2 스캔인에이블 신호(PRE_SEN2)를 발생시키는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
- 제 1 항에 있어서, 상기 플래그 발생부는,데이터 쓰기를 시작하면 제1 플래그(PRE_FLAG)를 액티브 상태로 전환하고, 램에 쓰기가 완료되면 어드레스 앤드 플래그(ADDR_END_FLAG)를 발생시킨 후 상기 제1 플래그(PRE_FLAG1)를 인액티브 상태로 전환되도록 하여 그래픽 램에 데이터를 쓰기하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
- 제 1 항에 있어서, 상기 제 2 신호 발생부는,쓰기 동작 및 스캔 동작이 동시에 발생하는 구간에서는 제1 스캔 인에이블 신호(PRE_SEN1)를 최종 스캔 인에이블 신호(SEN)로 출력하고, 스캔 동작만 발생하는 구간에서는 제2 스캔 인에이블 신호(PRE_SEN2)를 최종 스캔 인에이블 신호(SEN)로 출력하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
- 제 1 항에 있어서, 상기 플래그 발생부가,디스플레이 패널에 화상 데이터를 디스플레이 시키는 RGB 인터페이스 모드시 데이터 인에이블 신호(DE)를 이용하여 제 2 플래그 신호(POST_FLAG)를 생성하고, 상기 생성된 제 2 플래그 신호(POST_FLAG)를 상기 먹싱부로 출력하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어장치.
- 디스플레이 드라이버 IC의 그래픽 램 제어방법에 있어서,(1) X 어드레스(PRE_X_ADDR[8:0])를 생성하는 과정;(2) 제1 쓰기 인에이블 신호(PRE_WEN) 및 스캔 인에이블 오프신호(SEN_OFF)를 출력하는 과정;(3) 스캔어드레스(PRE_S_ADDR[8:0])와 셀 스캔 어드레스(SEL_SADDR)를 생성하는 과정;(4) 제 1 신호 발생부에서 입력되는 스캔 인에이블 오프신호(SEN_OFF) 및 외부로부터 입력되는 라인 클럭(CK) 및 오실레이터 클럭(OSCCK)에 응하여 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔인에이블 신호(PRE_SEN2)를 생성하는 과정;(5) 외부로부터 입력되는 어드레스 앤드 플래그(ADDR_END_FLAG), 제1 플래그(PRE_FLAG), 제1 쓰기인에이블 신호(PRE_WEN)에 응하여 제2 플래그 신호(POST_FLAG)를 생성하는 과정;(6) 플래그 발생부로부터 입력되는 제2 플래그신호(POST_FLAG), X 어드레스 생성부로부터 입력되는 X 어드레스(PRE_X_ADDR[8:0]), 제 1 신호 발생부로부터 입력되는 제1 쓰기인에이블 신호(PRE_WEN), 스캔어드레스 생성부로부터 입력되는 스캔어드레스(PRE_S_ADDR)와 셀 스캔 어드레스(SEL_SADDR), 제2 신호 발생부로부터 입력되는 제1 스캔인에이블 신호(PRE_SEN1) 및 제2 스캔 인에이블 신호(PRE_SEN2)를 먹싱하여 X 어드레스(X_ADDR[8:0], 스캔 인에이블신호(INT_SEN) 및 제2 쓰기인에이블 신호(WEN)를 출력하는 과정; 및(7) 먹싱부에서 출력되는 제3 스캔 인에이블 신호(INT_SEN)에 응하여 제4 스캔 인에이블 신호(SEN)를 생성하는 과정;으로 이루어진 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
- 제 6 항에 있어서, 상기 (4) 과정은,라인 클럭(CK)의 네가티브 에지에서 오실레이터 클럭(OSC_CK)을 카운팅하여 제1 스캔 인에이블신호(PRE_SEN1)를 발생시키고, 상기 제1 스캔인에이블 신호(PRE_SEN1)를 데이터 쓰기 타이밍 블록킹 신호로 이용하여 데이터 쓰기 타이밍을 피하여 제2 스캔인에이블 신호(PRE_SEN2)를 발생시키는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
- 제 6 항에 있어서,데이터 쓰기를 시작하면 제1 플래그(PRE_FLAG)를 액티브 상태로 전환하고, 램에 쓰기가 완료되면 어드레스 앤드 플래그(ADDR_END_FLAG)를 발생시킨 후 상기 제1 플래그(PRE_FLAG1)를 인액티브 상태로 전환되도록 하여 그래픽 램에 데이터를 쓰기하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
- 제 6 항에 있어서,쓰기 동작 및 스캔 동작이 동시에 발생하는 구간에서는 제1 스캔 인에이블 신호(PRE_SEN1)를 최종 스캔 인에이블 신호(SEN)로 출력하고, 스캔 동작만 발생하는 구간에서는 제2 스캔 인에이블 신호(PRE_SEN2)를 최종 스캔 인에이블 신호(SEN)로 출력하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
- 제 6 항에 있어서,디스플레이 패널에 화상 데이터를 디스플레이 시키는 RGB 인터페이스 모드시 데이터 인에이블 신호(DE)를 이용하여 제 2 플래그 신호(POST_FLAG)를 생성하고, 상기 생성된 제 2 플래그 신호(POST_FLAG)를 먹싱부로 출력하는 것을 특징으로 하는 디스플레이 드라이버 IC의 그래픽 램 제어방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040115488A KR100653834B1 (ko) | 2004-12-29 | 2004-12-29 | 디스플레이 드라이버 ic의 그래픽 램 제어장치 및 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040115488A KR100653834B1 (ko) | 2004-12-29 | 2004-12-29 | 디스플레이 드라이버 ic의 그래픽 램 제어장치 및 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060076871A KR20060076871A (ko) | 2006-07-05 |
KR100653834B1 true KR100653834B1 (ko) | 2006-12-04 |
Family
ID=37169016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040115488A KR100653834B1 (ko) | 2004-12-29 | 2004-12-29 | 디스플레이 드라이버 ic의 그래픽 램 제어장치 및 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100653834B1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100817095B1 (ko) * | 2007-01-17 | 2008-03-27 | 삼성전자주식회사 | 비동기 인터페이스 방식에서 계조 보정 처리를 수행할 수있는 디스플레이 드라이버 및 디스플레이 드라이빙 방법 |
KR102071573B1 (ko) | 2013-06-13 | 2020-03-02 | 삼성전자주식회사 | 외부 클락 신호를 이용하여 오실레이터의 주파수를 조절할 수 있는 디스플레이 드라이버 ic, 이를 포함하는 장치, 및 이들의 동작 방법 |
KR102305502B1 (ko) * | 2014-12-22 | 2021-09-28 | 삼성디스플레이 주식회사 | 스캔라인 드라이버 칩 및 이를 포함하는 디스플레이 장치 |
-
2004
- 2004-12-29 KR KR1020040115488A patent/KR100653834B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20060076871A (ko) | 2006-07-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4744074B2 (ja) | 表示メモリ回路および表示コントローラ | |
KR20030011064A (ko) | 반도체 기억 장치와 그 테스트 방법 | |
JPH0528765A (ja) | メモリ制御回路 | |
US7068566B2 (en) | Semiconductor memory device capable of outputting data when a read request not accompanied with an address change being issued | |
JPH05274862A (ja) | 半導体メモリ装置 | |
US6734863B1 (en) | Display controller for display apparatus | |
KR100653834B1 (ko) | 디스플레이 드라이버 ic의 그래픽 램 제어장치 및 방법 | |
JP4383567B2 (ja) | グラフィックメモリ装置のリフレッシュ制御方法及び回路 | |
JP2002133860A (ja) | 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 | |
KR960700490A (ko) | 행방향 주소 스트로브 사이클을 갖지않고 프레임버퍼에 영향을 미치는 동작을 제공하기 위한 방법 및 장치(method and apparatus for providing operations affecting a frame buffer without a row adderss strobe cycle) | |
US5914900A (en) | Circuits, systems and methods for modifying data stored in a memory using logic operations | |
US20060056263A1 (en) | Semiconductor memory device and electronic apparatus | |
JP3633455B2 (ja) | 記憶装置を内蔵した駆動装置およびそれを用いた電気光学装置並びに電子機器 | |
JP4613034B2 (ja) | 表示パネルドライバ装置 | |
US5654934A (en) | Semiconductor memory employing a block-write system | |
JPH103782A (ja) | 半導体記憶装置 | |
KR100568539B1 (ko) | 디스플레이 데이터 제어회로, 이 회로를 위한 메모리, 및이 메모리의 어드레스 발생방법 | |
US20040080503A1 (en) | LCD driver power saving during evaluation | |
KR100575260B1 (ko) | 고속 라이트 기능을 갖는 그래픽 메모리 및 그 고속라이트방법 | |
KR100567044B1 (ko) | 디램의 멀티 로우 컴프레션 테스트장치 | |
JPH03173995A (ja) | マルチポート・ランダム・アクセス・メモリ | |
JPH0574166A (ja) | メモリ装置及びタイムベースコレクタ回路 | |
JPH0430119B2 (ko) | ||
JPH05282858A (ja) | 半導体メモリ装置 | |
JP2000339969A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20141010 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20151007 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20161013 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20181011 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20190923 Year of fee payment: 14 |