JP2001183428A - シュミット特性検査装置 - Google Patents

Abstract

(57)【要約】 【課題】 シュミット入力回路の特性検査の検査時間が
短縮できるシュミット特性検査装置を提供する。 【解決手段】 シュミット特性検査装置１５をクロック
信号１Ｆに同期して電圧を出力するＤＡコンバータ１６
と前記クロック１Ｆに同期してシュミット出力信号１４
が１レベル区間時をカウントするヒステリシス幅カウン
ト回路とスイッチング電圧Ｖｔｈ、Ｖｔｌの測定期間に
は、シュミット入力回路の出力が１レベル期間のみクロ
ックを出力、前記期間後にクロック信号１Ｆを入力する
ことにヒステリシス幅分のクロックが出力されように設
定されたシュミット特性出力回路１Ａで構成することで
デジタル入力、デジタル出力で検査可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関わ
り、特にシュミット入力回路を有した半導体装置と、そ
の検査に関するものである。

【０００２】

【従来の技術】半導体装置においてスレッショルド電圧
が１点である入力回路はスイッチング時に入力信号に発
生するノイズが、内部回路に対して誤動作を生ずる事が
ある。これを防止する為にシュミット入力回路が用いら
れるのが一般的である。

【０００３】従来は、シュミット入力回路の検査を行う
には、シュミット入力端子からの入力信号が内部回路を
経由することなく外部端子に出力できるように検査容易
化を施した上で検査を行っている。

【０００４】一例を従来のシュミット入力回路を有する
半導体装置を示す図１１、シュミット特性を示す図１２
を用いて説明する。

【０００５】図１１において、半導体装置１１１は、シ
ュミット入力回路１１２の入力にシュミット入力端子１
１３が接続され、シュミット入力回路１１２の出力は内
部回路へ接続され分岐点１１５で分岐された配線はシュ
ミット出力端子１１４に接続されておりシュミット入力
端子１１３からの入力信号が内部回路を経由することな
くシュミット出力端子１１４に出力できる検査回路構成
となっている。前記シュミット入力回路１１２の入力ス
イッチング電圧とヒステリシス幅検査を行う場合は、Ｌ
ＳＩテスター１１６の電圧印加装置１１７をシュミット
入力端子１１３に接続し、電圧測定装置１１８をシュミ
ット出力端子１１４に接続する構成となっている。

【０００６】まず、立ち上がり入力スイッチング電圧Ｖ
ｔｈを測定する場合、図１２に示すとおり入力電圧波形
のｔ１〜ｔ８まで一定電圧幅で階段的に上昇する電圧を
電圧印加装置１１７からシュミット入力端子１１３に順
次印加していくと、シュミット入力回路１１２の出力は
シュミット出力端子１１４を通じて、電圧測定装置１１
８で段階毎に測定してシュミット出力波形１２３が得ら
れる。このシュミット出力波形１２３が１レベル→０レ
ベルへ変化した時に電圧印加装置１１７から発生した電
圧が立ち上がりスイッチング電圧Ｖｔｈとして確認でき
る。

【０００７】また、入力スイッチング電圧Ｖｔｌを測定
する場合、入力電圧波形１２１のｔ９〜ｔ１５まで一定
電圧幅で階段的に下降する電圧を電圧印加装置１１７か
らシュミット入力端子１１２に順次印加する。後は、上
述の方法と同様であるが前記シュミット出力波形１２３
が０レベル→１レベルへ変化した時の電圧印加装置１１
７の発生電圧がスイッチング電圧Ｖｔｌとして確認でき
る。

【０００８】

【発明が解決しようとする課題】上述した従来の検査容
易化と検査方法は、汎用ロジックテスターを用いる場合
にテスターの電圧発生装置と電圧測定装置は同期がとれ
ないので、入力電圧を設定し、印加してから出力を測定
完了する為に、あるテストでは約３．５（ｍｓ）必要で
ある。例えば、０Ｖ〜５Ｖまで０．０５Ｖ刻みでシュミ
ット特性を検査する場合、Ｖｔｈ、Ｖｔｌの測定にそれ
ぞれ約１７５（ｍｓ）の時間がかかり、さらに測定した
結果からヒステリシス幅（Ｖｔｈ―Ｖｔｌ）を求める必
要があった。又、Ｎ個のシュミット入力回路を搭載して
いる半導体装置を測定する場合は、Ｎ＊３５０（ｍｓ）
の検査時間が必要となり検査コストが高くなるという問
題がある。

【０００９】そこで本発明は、汎用テスターに搭載され
た同期のとれるパターン発生器と期待値比較器を用いた
検査が可能となり、入力スイッチング電圧とヒステリシ
ス幅が１サイクルで検査可能なシュミット入力検査装置
を提供する事を目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、本発明による第１のシュミット特性検査装置は、
（イ）クロックに同期してデジタル値をアナログ値に変
換するｎビットＤＡコンバータと（ロ）前記クロック信
号とシュミット出力信号を入力にもつＡＮＤ回路１と前
記ＡＮＤ回路１の出力と前記クロック信号とＵＰ／ＤＯ
ＷＮ制御信号を入力に持つｎビットＵＰ／ＤＯＷＮカウ
ンタで構成され、シュミット出力信号が１レベル区間時
のみクロックをカウントするヒステリシス幅カウント回
路と（ハ）前記ｎビットＵＰ／ＤＯＷＮカウンタの出力
信号群を入力にもつNOR回路と前記NOR回路の出力信号と
前記クロック信号を入力にもつＤフリップフロップと前
記Ｄフリップフロップの出力信号と前記AND回路１の出
力を入力に持ち、特性モニター端子を出力にもつAND回
路２で構成され、立ち上がりスイッチング電圧Ｖｔｈと
立ち下がりスイッチング電圧Ｖｔｌの測定期間には、シ
ュミット入力回路の出力が１レベル期間のみクロックを
出力し、前記期間後にクロックを入力することによりｎ
ビットＵＰ／ＤＯＷＮカウンタがゼロになるまでクロッ
クを出力するように設定されたシュミット特性出力回路
を備えていることを特徴とする。

【００１１】ｎビットＤＡコンバータ、ｎビットＵＰ／
ＤＯＷＮカウンタのビット数は入力電圧分解能とステッ
プ数と入力最大電圧を十分考慮してシュミット入力回路
の入力スイッチング電圧Ｖｔｈ、Ｖｔｌが確認できるよ
うに設定する。

【００１２】本発明によるシュミット特性検査について
は、シュミット入力回路の出力をあらかじめ内部回路を
経由することなく外部端子に出力できるよう検査容易化
を施した半導体装置において前記ｎビットＤＡコンバー
タの出力をシュミット入力回路に接続、シュミット入力
回路の出力端子はヒステリシス幅カウント回路の間Ｄ回
路１に接続して実施する。

【００１３】テスターからは、ｎビットデジタル信号、
クロック信号、リセット信号、ＵＰ／ＤＯＷＮ制御信号
を与え、シュミット特性出力回路の特性モニター端子で
期待値を比較する。

【００１４】（I） 第一期間でリセット後、電圧を上
昇するようにｎビットＤＡコンバータにデジタル信号を
与え又、ＵＰ／ＤＯＷＮ信号からはｎビットＵＰ／ＤＯ
ＷＮカウンタがカウントアップする信号を与えシュミッ
ト入力回路の出力が１レベル区間のみ、つまり１レベル
→０レベルに変化するまで入力クロックをカウントアッ
プし、又シュミット特性出力回路からは入力クロックが
出力されるので、スイッチング電圧Ｖｔｈ規格にあわせ
て期待値と比較すればよい。ここで１クロックは入力電
圧の分解能に相当する。

【００１５】(II) 第二期間で電圧を下降するようにｎ
ビットＤＡコンバータにデジタル信号を与え又、ＵＰ／
ＤＯＷＮ信号からはｎビットＵＰ／ＤＯＷＮカウンタが
カウントダウンする信号を与えるとシュミット出力が１
レベル区間のみ、つまり０レベル→１レベルへ変化後か
ら入力クロック信号をカウントダウンし、さらにシュミ
ット特性出力回路からはクロックが出力されるので、ス
イッチング電圧Ｖｔｌ規格にあわせて期待値と比較すれ
ばよい。

【００１６】(III) (Ｉ)〜(II)が終了した時点で、ｎ
ビットＵＰ／ＤＯＷＮカウンタにはＶｔｈ測定とＶｔｌ
測定に入力されたクロック数の差であるヒステリシス幅
が記憶されている。引き続きクロックを入力することに
より、ｎビットＵＰ／ＤＯＷＮカウンタがゼロになるま
でシュミット特性出力回路からは入力クロックが出力さ
れるので、ヒステリシス幅の規格にあわせて期待値と比
較すればよい。

【００１７】このような、本発明のシュミット特性装置
と検査方法によれば、検査装置の入力電圧発生回路と特
性測定回路は同期しており、シュミット特性測定をデジ
タル入力とデジタル出力で行えるので、汎用ロジックテ
スターに存在する互いに同期したパターン発生器と期待
値比較器が使用可能となり、又入力スイッチングレベル
Ｖｔｈ、Ｖｔｌとヒステリシス幅特性検査が連続した１
サイクルで測定出来ることから検査時間の大幅な短縮が
実現可能となる。

【００１８】本発明の第２のシュミット特性検査装置
は、第１のシュミット特性検査装置のヒステリシス幅カ
ウント回路とシュミット特性出力回路を半導体装置内の
シュミット入力回路とシュミット出力端子間に搭載する
ものである。クロック信号、リセット信号は半導体装置
のシステムクロック、システムリセットから得、ＵＰ／
ＤＯＷＮ信号は半導体装置内でクロック信号を入力とす
るカウンタで構成した制御回路を追加し生成する構成で
あることを特徴とする。

【００１９】このような構成にすることにより半導体装
置の検査端子を増設することなく第一のシュミット特性
検査装値の効果が得られる。また半導体装置に取り込む
ことにより高速に検査する際に半導体装置外部の検査治
具の負荷・配線長に起因するインピーダンスアンマッチ
ングによる、ノイズの影響で誤カウントするなどの不具
合は発生せず、さらに安定した高速測定が可能となる。

【００２０】測定方法については、第一のシュミット特
性検査装置と同様である。

【００２１】本発明の第３のシュミット特性検査装置で
あるが、シュミット入力回路は複数搭載していることが
ほとんどである。第一、第二のシュミット入力回路検査
装置において、各シュミット入力回路の出力とヒステリ
シス幅カウント回路間にAND回路、OR回路、セレクタ回
路で構成された同時測定回路を増設した構成とし、同時
測定回路は特性切り替え端子により入力スイッチング電
圧検査とヒステリシス幅検査を切り替える事を特徴と
し、検査については各シュミット入力端子にｎビットＤ
Ａコンバータの出力電圧を同時に与えて測定する事を特
徴とする。本同時測定回路を挿入した場合、第１、第２
のシュミット特性検査装置の特徴上、入力スイッチング
電圧とヒステリシス幅の検査は２サイクル必要となる。
従って、半導体装置に２個のシュミット入力回路を搭載
している場合は１個搭載時の２倍の検査時間がかかる。
しかし３個以上搭載している場合は、２サイクルで検査
可能となり、さらなる検査時間短縮・検査コストの削減
が可能である。

【００２２】本発明の第４のシュミット特性検査装置で
あるが、第一、第二、第三のシュミット特性検査装置に
おいて、シュミット入力回路に接続したＤＡコンバータ
を構成的にコンデンサに変更し、汎用ロジックテスター
に内蔵されている定電流源を利用して、時間に対し直線
的な電圧をシュミット入力回路に与えられるように変更
したものである。コンデンサの第１端子をシュミット入
力回路の入力に接続し、第２端子をＧＮＤに接続する。
さらに前記コンデンサの第一端をリレー１の第１端に接
続し、リレー１の第２端をリレー２，３の第１端に接続
し、リレー２，３の第２端をテスターの定電流源１（＋
電流），定電流源２（−電流）にそれぞれ接続し、さら
に前記容量の第１端はリレー４を介してＧＮＤに接続す
る。リレー２、３の制御はＵＰ／ＤＯＷＮ制御信号を用
いリレー２、３の制御は逆極性となるように設定し、リ
レー１、４の制御はリセット制御信号を用いリレー１、
４の制御は逆極性となるように設定する構成であること
を特徴とする。但し、第二のシュミット特性検査装置に
適応する時は、ＵＰ／ＤＯＷＮ制御端子が存在しないの
で増設する必要がある。

【００２３】又、定電流源の電流の絶対値は同等にし、
クロック信号周波数と定電流の時定数から、要望電圧が
チャージアップ・ダウンして電圧印加できるように設定
する必要がある。

【００２４】本発明によるシュミット特性検査について
は、第一、第二のシュミット特性検査装置と異なる入力
電圧の発生方法のみ説明する。 (I)測定第一期間においては、リレー１をＯＮ、リレー
４をＯＦＦしてコンデンサの電荷をゼロとする。 (II)測定第二期間においては、定電流源１（＋電流）が
出力するようにリレー２をＯＮしてシュミット入力にＣ
に充電しながら電圧を入力しスイッチン電圧Ｖｔｈを測
定する。 (III)測定第三期間においては、定電流源２（−電流）
が出力するようにリレー３をＯＮしてシュミット入力に
コンデンサを放電しながら電圧を入力しスイッチング電
圧Ｖｔｌを測定する。

【００２５】このような構成によればＤＡコンバータの
デジタル入力信号は必要なく入力電圧発生回路の簡単化
が可能となる。

【００２６】

【発明の実施の形態】以下、本発明のシュミット特性検
査装置と検査方法について図面を参照しながら具体的に
説明する。

【００２７】（実施の形態１）図１は実施形態１のシュ
ミットを示す図であり、シュミット入力回路の出力をあ
らかじめ内部回路を経由することなく外部端子に出力で
きるよう検査容易化を施した半導体装置に接続して特性
検査を行うものである。

【００２８】図１において、１１は半導体装置、１２は
シュミット入力回路、１３はシュミット入力端子、１４
はシュミット出力端子、１５はシュミット特性検査装
置、１６は３ビットＤＡコンバータ、１Ａはシュミット
特性出力回路、１７はヒステリシス幅カウント回路、１
８、１ＤはＡＮＤ回路、１９は３ビットＵＰ／ＤＯＷＮ
カウンタ（但し、Ｕ／Ｄが“１”でカウントアップす
る。）、１ＢはＮＯＲ回路、１ＣはＤフリップフロッ
プ、１Ｅは３ビットデジタル入力信号、１Ｆはクロック
信号、１ＧはUP/DOWN制御信号、１Ｈはリセット信号、
１Ｉは特性モニター信号であり、半導体装置１１につい
てシュミット入力端子１３はシュミット入力回路１２の
入力に接続され、前記シュミット入力端子１３の出力は
内部回路へ接続され、さらに前記シュミット外部入力端
子１３の出力はシュミット出力端子１４にも接続されて
おり、シュミット入力端子１３から入力された信号が内
部回路を経由することなくシュミット出力端子１４に出
力できるような構成となっている。

【００２９】シュミット特性検査装置１５については、
シュミット入力電圧発生源は、３ビットＤＡコンバータ
１６のクロック入力にクロック信号１Ｆを接続されてお
り、３ビットデジタル入力信号１Ｅからデジタルデータ
を入力する事でクロックに同期したアナログ値が３ビッ
トＤＡコンバータから出力できるようになっている。シ
ュミット特性測定側は、ヒステリシス幅カウント回路１
７はシュミット出力端子１４を通じて得たシュミット入
力回路１２の出力とクロック信号１Ｆを入力にもつＡＮ
Ｄ回路１８の出力とＵＰ／ＤＯＷＮ制御信号１Ｇとリセ
ット信号１Ｈを入力に持つ３ビットＵＰ／ＤＯＷＮカウ
ンタ１９で構成されており、シュミット入力回路１２の
出力が１レベルの時のみＵＰ／ＤＯＷＮカウンタ１９に
クロック信号が入力される。又、シュミット特性出力回
路１Ａは３ビットＵＰ／ＤＯＷＮカウンタ１９の３ビッ
ト出力を入力にもつNOR回路１Ｂと前記NOR回路１Ｂの出
力をＤ入力に、クロック信号１ＦをＣＫ入力に、リセッ
ト信号１ＨをＲＥＴ入力にもつＤフリップフロップ１Ｃ
とＤフリップフロップ１ＣのＱ出力とAND回路１８の出
力を入力に持ち、特性モニター端子１Ｉを出力にもつAN
D回路１Ｄで構成されており、シュミット入力回路１２
の出力と３ビットＵＰ／ＤOＷＮカウンタ回路１９の出
力に応じて特性モニター端子１Ｉから入力クロック信号
が出力される。

【００３０】つまり上記説明の構成によれば、３ビット
ＤＡコンバータ入力端子１Ｅに入力されるデジタルデー
タに同期したアナログデータを出力し、クロック端子１
Ｆから入力される信号を特性モニター端子１Ｉに出力す
るか否かをシュミット特性出力回路１Ａ，ヒステリシス
幅カウント回路１７で制御することによってシュミット
特性の確認が可能となる。又、３ビットＤＡコンバータ
１６とヒステリシス幅カウント回路１７とシュミット特
性出力回路１Ａはクロック端子１Ｆに接続することで同
期をとっている。

【００３１】実施形態１のシュミット特性検査装置を用
いた検査方法であるが、図２、図３を用いて説明する。

【００３２】図２は実施形態１の検査時の接続を示す
図、図３は実施形態１の検査時動作タイミングを示す図
であるが、図１と同一機能を示す部位については同一符
号を付与し説明を省く。

【００３３】図２において、２１は汎用テスター、２２
はパターン発生器、２３は期待値比較器であるが、汎用
テスター２１においてパターン発生器２２と期待値比較
器２３は同期がとれるのは一般的である。

【００３４】図３において、３１は３ビットＤＡコンバ
ータ１６の出力波形、３２はシュミット入力回路１２の
出力波形、３３は３ビットＤＡコンバータ１６の入力デ
ータ、３４はクロック信号１Ｆの入力波形、３５はリセ
ット信号１７の入力波形、３６はUP/DOWN制御信号１Ｇ
の入力波形、３７は特性モニター信号１Ｉの出力波形、
３８はＡＮＤ回路１８の出力波形、３９は３ビットＵＰ
／ＤＯＥＮカウンタ１９のカウント値、３ＡはNOR回路
１Ｂの出力波形、３ＢはＤフリップフロップ１Ｃの出力
波形である。

【００３５】検査は、シュミット特性検査装置１５の３
ビットデジタル入力信号１Ｅ、クロック信号１Ｆ、ＵＰ
／ＤＯＷＮ制御信号１Ｇ、リセット信号１Ｈをそれぞれ
パターン発生装置に接続し、シュミット特性モニター信
号１Ｉを期待値比較器２３に接続して実施する。

【００３６】まず、３ビットデジタル入力信号１９のデ
ータは、３ビットDAコンバータを用いて入力するため
２³＝８を越えないように、かつシュミット入力回路１
２のスイッチングが十分確認できる入力電圧であるＭＡ
Ｘが発生出来ることを考慮して図３（３１）に示すよう
に設定する。

【００３７】Ｔ０期間はシュミット特性検査装置１５の
リセット期間であり、リセット信号１Ｈにより３ビット
ＵＰ／ＤＯＷＮカウンタ１９のカウント値は“０”にセ
ットされ、Ｄフリップフロップ１Ｃは０レベルにセット
される。又、３ビットＵＰ／ＤＯＷＮカウンタ１９のカ
ウント値ｂは“０”であるのでNOR回路１Ｂの出力は１
レベルとなっている。従って特性モニター端子１Ｉにク
ロック信号は出力されない。

【００３８】Ｔ１〜Ｔ９までは、３ビットＤＡコンバー
タ１６の出力はクロックに同期してMAX電圧まで上昇さ
せスイッチング電圧Ｖｔｈを確認する。

【００３９】Ｔ１期間では、UP/DOWN制御信号１Ｇは１
レベルが入力されるので３ビットＵＰ／ＤＯＷＮカウン
タ１９はUPカウンタとして働く。そしてシュミット入力
回路の出力は１レベルであるのでクロック信号がＡＮＤ
回路１８から出力され、３ビットＵＰ／ＤＯＷＮカウン
タ１９でUPカウントされると同時にＤフリップフロップ
１ＣはＴ０期間でのNOR回路１Ｂの出力１レベルをラッ
チするのでＡＮＤ回路１ＤからはＡＮＤ回路１８の出力
信号をそのまま出力するので、特性モニター信号１Ｉか
らはクロックが出力される。

【００４０】Ｔ２〜Ｔ６期間まではＴ１期間と同様の動
作を繰り返す。尚、Ｔ６動作完了時の３ビットＵＰ／Ｄ
ＯＷＮカウンタのカウント値は“６”である。

【００４１】Ｔ７期間ではシュミット入力回路１２の出
力はスイッチングにより０レベルとなるのでクロック信
号１ＦはＡＮＤ回路１８から出力されず、３ビットＵＰ
／ＤＯＷＮカウンタ１９はUPカウントされない。また、
同時にＡＮＤ回路１ＤからはＡＮＤ回路１８の出力がそ
のまま出力される。このようにスイッチングレベルＶｔ
ｈは特性モニター端子1Ｉのクロック信号が停止される
瞬間であるので、製品仕様の入力アナログ電圧が発生す
るクロック入力期間に期待値Ｌを入れて比較すればよ
い。

【００４２】Ｔ８〜Ｔ９期間は、Ｔ７期間と同様の動作
を繰り返す。尚、Ｔ９動作完了時の３ビットＵＰ／ＤＯ
ＷＮカウンタのカウント値は“６”のままである。

【００４３】Ｔ１０〜Ｔ１７期間では、３ビットＤＡコ
ンバータ１６の出力はクロックに同期して０Ｖまで下降
させスイッチング電圧Ｖｔｈを確認する。

【００４４】Ｔ１０期間では、UP/DOWN制御信号１Ｇは
０レベルが入力されるので３ビットＵＰ／ＤＯＷＮカウ
ンタ１９はDOWNカウンタとして働く。そしてシュミット
入力回路の出力は０レベルであるのでクロック信号がＡ
ＮＤ回路１８から出力されず、３ビットＵＰ／ＤＯＷＮ
カウンタ１９はDOWNカウントしない。又同時にＡＮＤ回
路１ＤはＡＮＤ回路１８の出力をそのまま出力するの
で、特性モニター信号１Ｉからクロックは出力されな
い。

【００４５】Ｔ１１〜Ｔ１３の期間まではＴ１０期間と
同様の動作を繰り返す。尚、Ｔ１２動作完了時の３ビッ
トＵＰ／ＤＯＷＮカウンタのカウント値は“６”のまま
でる。

【００４６】Ｔ１４期間ではシュミット入力回路１２の
出力はスイッチングにより１レベルとなるのでクロック
信号１Ｆに入力されるクロックがＡＮＤ回路１８から出
力され、３ビットＵＰ／ＤＯＷＮカウンタ１９はＤＯＷ
Ｎカウントされる。また、同時にＡＮＤ回路１Ｄからは
ＡＮＤ回路１８の出力信号がそのまま出力される。この
ようにスイッチングレベルＶｔｌは特性モニター端子に
クロック出力が発生する瞬間であるので、製品仕様の入
力アナログ電圧が発生するクロック入力期間に期待値Ｈ
を入れて比較すればよい。

【００４７】Ｔ１５〜Ｔ１７期間は、Ｔ１４期間と同様
の動作を繰り返す。尚、Ｔ１７動作完了時の３ビットＵ
Ｐ／ＤＯＷＮカウンタ１９のカウント値は“２”であ
る。

【００４８】Ｔ１８期間以降は、ヒステリシス幅の特性
を確認するが、ここでＴ１７期間に３ビットＵＰ／ＤＯ
ＷＮカウンタ１９のカウント値“２”は３ビットＤＡコ
ンバータ１６の２STEP分の電圧であるヒステリシス幅を
表していることが確認できる。

【００４９】Ｔ１８〜Ｔ１９期間ではシュミット入力回
路１２の出力は１レベルのままであるのでクロック信号
１Ｆに入力されるクロックがＡＮＤ回路１８から出力さ
れ、３ビットＵＰ／ＤＯＷＮカウンタ１９はＤＯＷＮカ
ウントが続き、同時にＡＮＤ回路１ＤからはＡＮＤ回路
１８の出力信号がそのまま出力される。尚、Ｔ１９につ
いては、３ビットＵＰ／ＤＯＷＮカウンタ１９のカウン
ト値が“０”となるのでNOR回路１Ｂの出力は１レベル
となる。

【００５０】Ｔ２０期間では、Ｔ１９でNOR回路１Ｂの
出力が１レベルとなっているのでＤフリップフロップ１
ＣがラッチしてＡＮＤ回路２に０レベルを出力する。こ
れにより、ＡＮＤ回路１Ｄから出力されるクロックは遮
断され特性モニター端子１Ｉは０レベルを出力する。従
って、Ｔ１８期間以降に特性モニター端子１Ｉから出力
されるクロックの数がヒステリシス幅となるので規格に
合わせて期待値を入れて比較すればよい。

【００５１】尚、説明に使用した、ＤＡコンバータ、Ｕ
Ｐ／ＤＯＷＮカウンタは説明の便宜上３ビットとしたも
のであり、高分解能で測定するときはさらにビット数を
増加させれば良い。

【００５２】このように実施の形態１のシュミット特性
検査装置によれば、入力電圧発生と出力電圧測定がデジ
タル入力、デジタル出力で行えるので汎用テスタの互い
に同期のとれたパターン発生器と期待値比較器を用いて
検査が行え又、スイッチングレベルＶｔｈ、Ｖｔｌとヒ
ステリシス幅特性検査が連続した１サイクルで測定出来
ることから検査時間の短縮が実現可能となり検査コスト
の削減が可能となる。例えば、０Ｖ〜５Ｖまで０．０５
Ｖ刻みでシュミット特性を全て検査する場合、従来の検
査回路・検査方法では３５０ｍｓ、実施形態１の検査回
路・検査方法ではクロック周波数を１ＭＨｚとすると約
２２０μｓで約１６００倍の検査時間短縮となる。尚、
汎用テスターが発生できる限界周波数で検査すればさら
に効果が増す事は言うまでもない。

【００５３】（実施形態２）図４は実施形態２のシュミ
ットを示す図であり、実施の形態１で説明したシュミッ
ト特性検査装置の、シュミット出力測定装置部を被測定
半導体装置に取り込んだ構成となっている。図５は実施
形態２の検査信号タイミング図である。

【００５４】図４において、４１は実施形態２のシュミ
ット特性検査装置、４２は半導体装置のシステムクロッ
ク信号、４３は半導体装置のシステムリセット信号、４
４はUP/DOWN制御信号発生回路、４５は４ビットアップ
カウンタ、４６、４７はNＯＲ回路、４８はOR回路、４
９はＴフリップフロップ、図５において５１はUP/DOWN
制御信号発生回路の出力波形、５２はOR回路４８の出力
波形である。又、図１、図３と同じ機能を有する部位に
ついては説明を省く。シュミット特性検査装置４１のヒ
ステリシス幅測定回路１７とシュミット特性出力回路１
Ａを被測定半導体装置１１のシュミット入力回路１２の
出力とシュミット出力端子１４間に割り込ませる構成と
している。また、クロック信号１Ｆは半導体装置のシス
テムクロック信号４２に接続してクロックを得、リセッ
ト信号１Ｈは被測定半導体装置のシステムリセット信号
３に接続して信号を得、さらにUP/DOWN制御信号はクロ
ック信号１ＨのクロックをもとにUP/DOWN制御信号発生
回路生成４４で生成される構成としている。UP/DOWN制
御信号発生回路４４は、クロック信号１Ｆとリセット信
号１Ｈを入力にもつアップカウンタ４５と、アップカウ
ンタ４５の４ビット出力信号を入力にもつＮＯＲ回路４
６、４７と、NOR回路４６、４７の出力を入力にもつOR
回路４８と、OR回路４８の出力をＴ入力に持ちリセット
信号１ＨをRET入力に持つＴフリップフロップ４９で構
成されており、Ｄフリップフロップ４７のＱ出力はヒス
テリシス幅測定回路１７内の３ビットUP/DOWNカウンタ
１９のＵ／Ｄに接続されている。

【００５５】ここで、アップカウンタ４５は３ビットDA
コンバータの出力が図５のMAX電圧値になるまでのクロ
ックが十分カウントできるようなビット幅を選択し、さ
らにNOR回路４７の出力はカウント出力値が｛（MAＸ値
までのクロック数）−１｝で０レベルとなるように、NO
R回路４６の出力はカウンタ出力値が“１”レベルの時
に０レベルが出力されるように設定する必要がある。

【００５６】ここで実施形態１の動作と異なるUP/DOWN
制御信号発生回路４４の動作を図５を参照して説明す
る。

【００５７】OR回路４８の出力波形は、４ビットUPカウ
ンタ４５のカウント出力値が“１”、“９”の期間すな
わちＴ１，Ｔ９期間で１レベルとなる。このため、Ｔフ
リップフロップのＱ反転出力はＴ９期間以降で１レベル
から０レベルに変化して実施形態１のＵＰ／ＤＯＷＮ切
り替え信号はクロック信号１Ｆから生成できている。

【００５８】このように実施の形態２のシュミット特性
検査装置によれば実施形態１のシュミット特性検査装置
に比べて測定用の外付け部品点数の削減が可能であり、
しかも被測定半導体装置の検査専用端子数を増加するこ
となく効果が得られる。又、半導体装置に取り込むこと
により、高速検査時の負荷・配線長に起因するインピー
ダンスアンマッチングによる、ノイズの影響でカウンタ
が誤カウントするなどの不具合は発生せず、さらに安定
した高速測定が可能となる。

【００５９】（実施形態３）図６は実施形態３のシュミ
ットを示す図であり、実施の形態１で説明したシュミッ
ト特性検査装置で、複数のシュミット入力回路を備えた
半導体装置を測定するためにシュミット出力測定装置部
に同時測定回路を追加した構成となっている。図６にお
いて、６１は同時測定回路、６２はＡＮＤ回路、６３は
OR回路、６４，６５，６６はセレクタ回路、６７は特性
切り替え端子、１２ａ、１２ｂはシュミット入力回路、
１３ａ、１３ｂはシュミット入力端子、１４ａ、１４ｂ
はシュミット出力端子であり、図１と同じ機能をする部
位については説明を省く。半導体装置１１には、３個の
シュミット入力回路が搭載されている場合を例にあげて
いる。同時測定回路６１のＡＮＤ回路６２とOR回路６３
の入力に接続され、出力はシュミット入力回路１２、１
２ａ、１３ｂの出力を入力に持つＡＮＤ回路６２及びOR
回路６３と前記ＡＮＤ回路６２の出力を１選択側にOR回
路６３の出力を０選択側入力に持ちUP/ＤＯＷＮ切り替
え信号をセレクト信号にもつセレクタ６４と前記６５前
記ＡＮＤ回路６２の出力を０選択側にOR回路６３の出力
を１選択側入力に持ちUP/ＤＯＷＮ切り替え信号をセレ
クト信号にもつセレクタ６５と前記セレクタ回路６４，
６５の出力を入力に持ち特性切り替え信号をセレクト信
号に持つセレクタ６６で構成されており、セレクタ６６
の出力はAND回路１８の入力に接続されている。又、３
ビットＤＡコンバータ１６の出力はシュミット入力端子
１３，１３ａ、１３ｂに同時に接続されている。

【００６０】上記の実施形態３のシュミット特性検査装
置の測定動作であるが、同時測定回路６１のみ図を参照
しながら説明を行う。それ以外の回路動作は実施形態１
と同様である。

【００６１】図７は同時測定回路６１の動作タイミング
を示した図であり、７１、７２，７３はシュミット入力
回路１２，１２ａ，１２ｂそれぞれのシュミット出力波
形、７４はセレクタ回路６４の出力波形、７５はセレク
ト回路６５の出力波形である。

【００６２】尚、同時測定回路を使用する第一のシュミ
ット特性検査装置半導体装置では特徴上２サイクルの検
査を行う必要がある。これは複数シュミット入力端子を
同時測定する場合、入力スイッチング電圧Ｖｔｈ、Ｖｔ
ｌはシュミット入力回路７１，７２，７３が全てスイッ
チングした電圧が最も特性が悪く、ヒステリシス幅はシ
ュミット入力回路７１，７２，７３が１つでもスイッチ
ングした時の電圧の差をとる事が一番特性が悪くなるた
めである。

【００６３】１サイクル目は、特性切り替え信号を
“０”に設定してスイッチング電圧の検査を実施する。
よってセレクタ回路６６はセレクタ回路６５の出力を選
択し出力する。

【００６４】期間Ｔ０からＴ９までは、ＵＰ／ＤＯＷＮ
切り替え信号が１レベルであるのでＯＲ回路６３の出力
が選択される。つまり全てのシュミット入力回路がスイ
ッチングすればＯＲ回路６３の出力は反転する。よって
Ｔ８期間がスイッチング電圧Ｖｔｈである。

【００６５】期間Ｔ１０からＴ２０まではＵＰ／ＤＯＷ
Ｎ切り替え信号が０レベルであるのでAND回路６２の出
力が選択される。つまり全てのシュミット入力回路がス
イッチングすればAND回路６２の出力は反転する。よっ
てＴ１５期間がスイッチング電圧Ｖｔｌである。

【００６６】期間Ｔ０〜Ｔ２０動作中に随時セレクタ回
路６６から出力された信号がAND回路１８に入力される
ので特性モニター端子１Ｉで期待値比較すればいい。こ
のときのヒステリシス幅は一番広い場合を示す。

【００６７】２サイクル目は、特性切り替え信号を１レ
ベルに設定してヒステリシス幅の検査を実施する。よっ
てセレクタ回路６６はセレクタ回路６４の出力を選択し
出力する。

【００６８】期間Ｔ０からＴ９までは、ＵＰ／ＤＯＷＮ
切り替え信号が１レベルであるのでAND回路６２の出力
が選択される。つまり１つでもシュミット入力回路がス
イッチングすればAND回路６２の出力は反転する。よっ
てＴ７期間がスイッチング電圧Ｖｔｈである。

【００６９】期間Ｔ１０からＴ２０まではＵＰ／ＤＯＷ
Ｎ切り替え信号が０レベルであるのでAND回路６２の出
力が選択される。つまり１つでもシュミット入力回路が
スイッチングすればAND回路６２の出力は反転する。よ
ってＴ１４期間がスイッチング電圧Ｖｔｌである。

【００７０】期間Ｔ０〜Ｔ２０動作中に随時セレクタ回
路６６から出力された信号がAND回路１８に入力される
ので特性モニター端子１Ｉで期待値比較すればいい。こ
のときのスイッチング電圧Ｖｔｈ、Ｖｔｌは一番特性が
良い場合を示す。

【００７１】以上のように３個のシュミット入力回路を
搭載していても２サイクルの検査で全シュミット入力回
路の最も悪い特性を対象に検査できるので入力シュミッ
ト回路を多く搭載していれば、シュミット回路１つ当た
りの検査時間は短くなり、検査コストをさらに低下する
ことが可能である。尚、シュミット入力回路が２個以上
搭載している場合に適応できるが、２個の場合の検査時
間は１個の場合の２倍必要となる。

【００７２】（実施形態４）図８は実施形態４のシュミ
ットを示す図であり実施形態２のシュミット検査装置に
おいてシュミット入力回路が複数搭載されている場合
に、実施形態３の同時測定回路を適用したものである。

【００７３】実施形態３のシュミットと構成はほぼ同様
であるが、相違する部分のみ説明する。尚、動作につい
ては同様であるので説明を省く。

【００７４】図９において３つの入力シュミット回路を
搭載している場合であり、８１は特性切り替え端子であ
る。

【００７５】図示しているようにシュミット特性をモニ
ターする出力端子は同時測定回路６１を追加することで
シュミット出力端子１４のみとなり、シュミット検査端
子は２本削減できている。しかし、特性切り替え信号８
１は被半導体装置の外部から入力するため、１本専用端
子が必要である。つまり３個のシュミット入力回路を搭
載している場合１本の検査端子が削減できている事にな
る。

【００７６】上記のように、実施形態４のシュミットに
よれば、２個以上のシュミット回路搭載の半導体装置に
適応でき、検査時間を短縮出来る上にシュミット入力回
路が３個以上で１個増える毎に１本ずつ端子削減が可能
である。

【００７７】又、３個以上のシュミット入力回路を搭載
した半導体装置の場合、UP/DOWN制御回路４４を使用せ
ず外部端子を設けても端子数は増加せず、シュミット回
路が４個以上１個増加する毎に１本の端子削除が可能と
なる。

【００７８】（実施形態５）本発明の実施の形態１に係
る図１は被測定半導体装置と実施形態５のシュミットを
示す図であり、シュミット装置の電圧発生源をＤＡコン
バータからコンデンサに変更したものである。

【００７９】図９において９１、９２は定電流源、９３
は電圧発生回路、９４、９５，９６、９７はリレー、９
８はコンデンサ、９９、９Ａはインバータ回路、９Ｂは
接点、９ＣはＤＡコンバータによる電圧発生源を含まな
い図１のシュミット検査装置である。

【００８０】電圧発生回路９３は、汎用テスター２１の
定電流源９１、９２を、リレー９４，９５の第１端にそ
れぞれ接続し、リレー９４，９５のそれぞれの第二端を
互いに接点９Ｂで接続している。リレー９４の制御には
ＵＰ／ＤＯＷＮ信号１Ｇを接続、リレー９５の制御に
は、ＵＰ／ＤＯＷＮ信号１Ｇを入力にもつインバータ回
路９９の出力を接続している。接点９Ｂには、リレー９
７の第１端が接続されており、第２端には以下（１）〜
（３）が接続されている。（１）第１端がＧＮＤに接続
されたリレー９６の第２端。（２）第１端がＧＮＤに接
続されたコンデンサ９８の第２端。（３）半導体装置１
１のシュミット入力端子１３、リレー９６の制御にはリ
セット信号１Ｈを接続、リレー９７の制御には、リセッ
ト信号１Ｈを入力にもつインバータ回路１Ａの出力を接
続している。

【００８１】但し、リレー９５，９６，９７、９８の制
御であるが１レベルでONするものとする。

【００８２】このような構成の電圧発生回路９３の動作
説明について図１０を参照しながら説明する。図１０は
電圧発生回路９３の動作タイミング図であり１０１はコ
ンデンサ９８の出力電圧値であり、実施形態１で説明し
た図２と同様の動作を示す分の説明は省く。尚、電圧発
生回路の比較の為、実施形態１で示したDAコンバータ１
６を使った場合の出力波形も記載している。

【００８３】まず定電流源９１にコンデンサ９８の容量
とMAX電圧を出力するまでの時間で決定する時定数を考
慮して＋電流を決定する。又、定電流源９２は定電流源
９１と絶対値が等しい−電流を設定する必要する。算出
式は設定電流値をＩ、発生ＭＡＸ電圧をＶ、コンデンサ
９８の容量をＣとするＩ＝ＣＶ／ｔで表される。コンデ
ンサ９８の容量は電流と電圧の関係が非線形とならない
ような選択に注意を要する。

【００８４】Ｔ０期間はリセット期間であり、リセット
信号１Ｇが１レベルとなるのでリレー９６がON、９７は
ＯＦＦし、コンデンサ９８にチャージされた電荷を引き
抜く。このとき、ＵＰ／ＤＯＷＮ制御信号１Ｇが１レベ
ルの為、リレー９４がＯＮするが、リレー９７がＯＦＦ
しているのでＧＮＤに大電流が流れることはない。

【００８５】Ｔ１期間においては、リセット信号は０レ
ベルとなりリレー９７がＯＮ、リレー９６がＯＦＦす
る。又、ＵＰ／ＤＯＷＮ制御信号１Ｇが１レベルの為、
リレー９４はＯＮ、リレー９７はOＦＦのままであるの
で定電流源９１からは＋定電流がコンデンサ９８に印加
され時定数に従ってチャージアップされ、１ステップ分
の電圧まで上昇する。

【００８６】Ｔ２〜９まではＴ１と同様の動作を繰り返
し、Ｔ９でコンデンサ９８の電圧はMAX電圧となる。

【００８７】Ｔ１０期間においては、ＵＰ／ＤＯＷＮ制
御信号１Ｇが０レベルになる為、リレー９４はＯＦＦ、
リレー９７はOＮとなるので定電流源９２からは一定電
流がコンデンサ９８から時定数に従って引き抜かれ、１
ステップ分の電圧分下降するする。

【００８８】Ｔ１１〜Ｔ１７まではＴ１０と同様の動作
を繰り返し、Ｔ１７でコンデンサ９８の電圧は０Ｖとな
る。

【００８９】以上のように、クロック信号１Ｆの立ち上
がり時にコンデンサ９８の出力電圧は実施の形態１〜４
でのDAコンバータの出力電圧と同様であることが分か
る。このような構成によれば、３ビットデジタル信号デ
ータの必要もなくなりシュミット入力電圧発生回路の簡
単化が実現できる。尚、実施形態２〜４についても適用
できる。但し、実施形態２、実施形態４については、Ｕ
Ｐ／ＤＯＷＮ信号１Ｇは被測定半導体内で発生している
ため外部には存在しない、従ってテスターから同一信号
を入力することで、適応可能である。

【００９０】

【発明の効果】以上のように、本発明によるシュミット
特性検査装置と検査方法によれば、検査時の入力電圧発
生とシュミット出力測定がデジタルで行えるので汎用テ
スタの一般的機能である同期のとれたパターン発生器と
期待値比較器が使用でき、又入力スイッチング電圧とヒ
ステリシス幅の検査時間が同時に測定でき、さらには、
複数のシュミット入力回路の検査も同時測定可能となる
ので、検査時間短縮が可能であり検査コスト削減を行う
ことが出来る。さらに、シュミット特性検査回路を内蔵
することにより測定精度の向上が可能である。

【図面の簡単な説明】

【図１】実施形態１のシュミット特性検査装置図

【図２】実施形態１の検査時の接続図

【図３】実施形態１の検査時動作タイミングを示す図

【図４】実施形態２のシュミット特性検査装置図

【図５】実施形態２の検査信号タイミング図

【図６】実施形態３のシュミット特性検査装置図

【図７】実施形態３の同時測定回路６１の動作タイミン
グを示した図

【図８】実施形態４のシュミット特性検査装置図

【図９】実施形態５のシュミット特性検査装置図

【図１０】実施形態５の電圧発生回路１０３の動作タイ
ミング図

【図１１】従来のシュミット入力回路を有する半導体装
置を示す図

【図１２】シュミット特性を示す図

【符号の説明】

１１、１１１ 半導体装置 １２、１２ａ、１２ｂ、１１２ シュミット入力回路 １３、１３ａ、１３ｂ、１１３ シュミット入力端子 １４、１４ａ、１４ｂ、１１４ シュミット出力端子 １５ シュミット特性検査回路 １６ ３ビットDAコンバータ １７ ヒステリシス幅カウント回路 １８、１Ｄ、６２ AND回路 １９ ３ビットＵＰ／ＤＯＷＮカウンタ １Ａ シュミット特性出力回路 １Ｂ、４６，４７ NOR回路 １Ｃ Ｄフリップフロップ １Ｅ ３ビットデジタル信号 １Ｆ クロック信号 １Ｇ UP/DOWN制御端子 １Ｈ リセット信号 １Ｉ 特性モニター信号 ２１、１１６ 汎用テスター ２２、１１７ パターン発生器 ２３、１１８ 期待値比較器 ３１ ３ビットDAコンバータ１６の出力波形 ３２ シュミット入力回路１２の出力波形 ３３ ３ビットDAコンバータ１６の入力データ ３４ クロック信号１Ｆの入力波形 ３５ リセット信号１７の入力波形 ３６ UP/DOWN制御信号１Ｇの入力波形 ３７ 特性モニター信号の出力波形 ３８ AND回路１８の出力波形 ３９ ３ビットUP/DOWNカウンタ１９のカウント値 ３Ａ NOR回路１Ｂの出力波形 ３Ｂ Ｄフリップフロップ１Ｃの出力波形 ４１ 実施形態２のシュミット特性検査装置 ４２ 半導体装置のシステムクロック信号 ４３ 半導体装置のシステムリセット信号 ４４ UP/DOWN制御信号発生回路 ４５ ４ビットアップカウンタ ４８、６３ OR回路 ４９ Ｔフリップフロップ ５１ UP/DOWN制御信号発生回路の出力波形 ５２ OR回路４８の出力波形 ６１ 同時測定回路 ６４、６５、６６ セレクタ回路 ６７ 特性切り替え端子 ７１ シュミット入力回路１２のシュミット出力波形 ７２ シュミット入力回路１２ａのシュミット出力波形 ７３ シュミット入力回路１２ｂのシュミット出力波形 ７４ セレクタ回路６４の出力波形 ７５ セレクト回路６５の出力波形 ８１ 特性切り替え端子 ９１、９２ 定電流源 ９３ 電圧発生回路 ９４、９５，９６、９７ リレー ９８ コンデンサ ９９、９Ａ インバータ回路 ９Ｂ、１１５ 接点 ９Ｃ ＤＡコンバータによる電圧発生源を含まない図１
のシュミット検査装置 １０１ コンデンサ９８の出力電圧値 １２１ 入力電圧波形 １２２ ヒステリシス幅 １２３ シュミット出力波形

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AC03 AE06 AE08 AE14 AG07 AH07 AL11 AL16 5J043 AA09 9A001 BB06 EE05 KK31 LL05

Claims (5)

【特許請求の範囲】
1. 【請求項１】クロック信号に同期してデジタル値をアナ
   ログ値に変換するＤＡコンバータと、 前記クロック信号、前記半導体装置のシュミット出力信
   号、リセット信号、及びＵＰ−ＤＯＷＮ制御端子を入力
   信号としてシュミット出力信号が１レベル区間時のみク
   ロックをカウントするヒステリシス幅カウント回路と、 前記ヒステリシス幅カウント回路の出力、クロック信
   号、及びリセット信号を入力信号とし、特性モニター端
   子を出力とし、立ち上がりスイッチング電圧Ｖｔｈと立
   ち下がりスイッチング電圧Ｖｔｌの測定期間に、シュミ
   ット入力回路の出力が１レベル期間のみクロックを出力
   し、前記期間後にクロックを入力することにより、前記
   ヒステリシス幅カウント回路のカウント値がゼロになる
   までクロックを出力するシュミット特性出力回路とを備
   えていることを特徴とするシュミット特性検査装置。
2. 【請求項２】請求項１のシュミット特性検査装置のヒス
   テリシス幅カウント回路とシュミット特性出力回路を、
   半導体装置のシュミット入力回路の出力とシュミット出
   力端子間に搭載し、クロック信号及びリセット信号は半
   導体装置のシステムクロック、システムリセットから
   得、かつＵＰ／ＤＯＷＮ制御信号は半導体装置内でクロ
   ック信号から生成するＵＰ−ＤＯＷＮ制御回路から得る
   事を特徴とするシュミット特性検査装置。
3. 【請求項３】シュミット入力回路のスイッチングが十分
   確認可能な電圧まで０Ｖから一定分解能でクロックに同
   期してアナログ電圧を入力する第１期間で立ち下がりス
   イッチング電圧を測定し特性モニター端子で判定し、そ
   の際ヒステリシス幅カウント回路に半導体装置のシュミ
   ット入力回路が“１”出力の時のみクロックのカウント
   アップを行い、前記電圧から０Ｖまで第１期間と同様の
   一定分解能でクロックに同期してアナログ電圧を入力す
   る第２期間で立ち上がりスイッチング電圧を特性モニタ
   ー端子で測定し、その際ヒステリシス幅カウント回路に
   半導体装置のシュミット入力回路が“１”出力の時のみ
   クロックのカウントダウンし、前記第１，第２期間中の
   ヒステリシス幅カウント回路のカウント値がヒステリシ
   ス幅に相当し、さらにクロックを入力する第３期間にお
   いてヒステリシス幅カウント回路のカウント値の数だけ
   クロックを出力しヒステリシス幅を判定することを特徴
   とする請求項１又は２の半導体特性検査装置を用いた検
   査方法。
4. 【請求項４】複数のシュミット入力回路を備えた半導体
   装置を測定するために全てのシュミット入力回路の出力
   とヒステリシス幅カウント回路間に特性切り替え制御端
   子を備えた同時測定回路を追加したことを特徴とする請
   求項１又は２記載のシュミット特性検査装置。
5. 【請求項５】請求項１又は請求項２又は請求項４のシュ
   ミット特性検査回路におけるシュミット入力回路に接続
   し、アナログ電圧を発生するＤＡコンバータを使用せず
   に、コンデンサの時定数を用いてクロックに同期したア
   ナログ電圧発生回路を用いたシュミット特性検査装置。