JP2001168351A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001168351A JP2001168351A JP35261699A JP35261699A JP2001168351A JP 2001168351 A JP2001168351 A JP 2001168351A JP 35261699 A JP35261699 A JP 35261699A JP 35261699 A JP35261699 A JP 35261699A JP 2001168351 A JP2001168351 A JP 2001168351A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- layer
- anode electrode
- semiconductor device
- stacked structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000010409 thin film Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 239000010408 film Substances 0.000 claims description 64
- 239000004642 Polyimide Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229920001721 polyimide Polymers 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 238000011084 recovery Methods 0.000 abstract description 75
- 238000003475 lamination Methods 0.000 abstract 6
- 238000009413 insulation Methods 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 21
- 238000002347 injection Methods 0.000 description 21
- 239000007924 injection Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 20
- 230000007423 decrease Effects 0.000 description 15
- 239000000969 carrier Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000036039 immunity Effects 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の逆回復特性の向上と逆漏れ電流
の低減の双方を達成する。 【解決手段】 半導体装置は、半導体基板の両面に、一
対のカソード電極およびアノード電極を有し、上記カソ
ード電極にコンタクトしている第１導電型カソード層
と、上記第１導電型カソード層に隣接しかつカソード層
よりも低不純物濃度である第１導電型ドリフト層と、上
記第１導電型ドリフト層に隣接しかつドリフト層よりも
高不純物濃度で上記アノード電極にコンタクトしている
第２導電型アノード層を有する第１積層構造と、上記第
１導電型ドリフト層と上記アノード電極とがショットキ
ー接合をなしている第２積層構造と、上記第１導電型ド
リフト層と上記アノード電極間に絶縁用薄膜が形成され
ている第３積層構造とを備え、前記第２積層構造が前記
第１積層構造および前記第３積層構造と並列に、かつそ
れらの中間となるように配置される。
の低減の双方を達成する。 【解決手段】 半導体装置は、半導体基板の両面に、一
対のカソード電極およびアノード電極を有し、上記カソ
ード電極にコンタクトしている第１導電型カソード層
と、上記第１導電型カソード層に隣接しかつカソード層
よりも低不純物濃度である第１導電型ドリフト層と、上
記第１導電型ドリフト層に隣接しかつドリフト層よりも
高不純物濃度で上記アノード電極にコンタクトしている
第２導電型アノード層を有する第１積層構造と、上記第
１導電型ドリフト層と上記アノード電極とがショットキ
ー接合をなしている第２積層構造と、上記第１導電型ド
リフト層と上記アノード電極間に絶縁用薄膜が形成され
ている第３積層構造とを備え、前記第２積層構造が前記
第１積層構造および前記第３積層構造と並列に、かつそ
れらの中間となるように配置される。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体整流
素子等の半導体装置に関する。
素子等の半導体装置に関する。
【０００２】
【従来の技術】現在、電力用半導体整流素子（ダイオー
ド）はインバーターを始め様々な用途に利用されてお
り、その適用範囲は、耐圧６００Ｖ以下の小・中容量か
ら２．５ｋＶ以上の大容量と広い。また近年、ＩＧＢＴ
に代表される高耐圧かつ大容量の用途において、低損失
かつ高い周波数で動作可能なスイッチング素子が開発さ
れ、実用に供されている。特に、大容量分野では、ＧＴ
Ｏ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ Ｔｈｙｒｉｓｔｏ
ｒ）のＩＧＢＴへの置き換えが進められている。それに
伴い、ダイオードにも同様の用途において、低損失かつ
高い周波数動作が可能な高速リカバリー特性が要求され
ている。さらに近年、パワーエレクトロニクス機器での
ダイオードの動作時におけるＥＭＩノイズの低減のため
に、ソフトリカバリー特性も要求されるようになってき
た。
ド）はインバーターを始め様々な用途に利用されてお
り、その適用範囲は、耐圧６００Ｖ以下の小・中容量か
ら２．５ｋＶ以上の大容量と広い。また近年、ＩＧＢＴ
に代表される高耐圧かつ大容量の用途において、低損失
かつ高い周波数で動作可能なスイッチング素子が開発さ
れ、実用に供されている。特に、大容量分野では、ＧＴ
Ｏ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ Ｔｈｙｒｉｓｔｏ
ｒ）のＩＧＢＴへの置き換えが進められている。それに
伴い、ダイオードにも同様の用途において、低損失かつ
高い周波数動作が可能な高速リカバリー特性が要求され
ている。さらに近年、パワーエレクトロニクス機器での
ダイオードの動作時におけるＥＭＩノイズの低減のため
に、ソフトリカバリー特性も要求されるようになってき
た。
【０００３】電力用半導体整流素子の代表例であるＰｉ
Ｎダイオードは、アノード電極にコンタクトしているＰ
+アノード層と、カソード電極にコンタクトしているＮ+
カソード層との間に高い耐圧を確保するために、両層よ
りも高い比抵抗のＮ-ドリフト層（ｉ層）を有する構造
を持ち、現在広く用いられている整流素子である。
Ｎダイオードは、アノード電極にコンタクトしているＰ
+アノード層と、カソード電極にコンタクトしているＮ+
カソード層との間に高い耐圧を確保するために、両層よ
りも高い比抵抗のＮ-ドリフト層（ｉ層）を有する構造
を持ち、現在広く用いられている整流素子である。
【０００４】図４は、このような従来型ＰｉＮダイオー
ドの断面図である。この図において、高比抵抗のＮ-ド
リフト層２の一方の面に、Ｎ+カソード層３が形成され
ており、カソード電極５にコンタクトしている。さら
に、Ｎ-ドリフト層３の一方の面には、Ｐ+アノード層１
が形成されており、このＰ+アノード層１はアノード電
極４にコンタクトしている。
ドの断面図である。この図において、高比抵抗のＮ-ド
リフト層２の一方の面に、Ｎ+カソード層３が形成され
ており、カソード電極５にコンタクトしている。さら
に、Ｎ-ドリフト層３の一方の面には、Ｐ+アノード層１
が形成されており、このＰ+アノード層１はアノード電
極４にコンタクトしている。
【０００５】ダイオードがオン状態からオフ状態にスイ
ッチするとき（逆回復時）には、過渡的に大きな逆向き
の電流がダイオードに流れる。これを逆回復電流という
が、このときダイオードに、定常的な状態よりも大きな
電気的損失が生じる。この損失を小さくすることが、ダ
イオードの特性に強く要求される。さらに、このときダ
イオード内部には、定常状態の場合に比べて高い電気的
責務が生じる。ダイオードに流れる定常電流を大きくし
たり、阻止状態の電圧を大きくすると、この電気的責務
が大きくなり、そのためダイオードが破壊することがあ
る。電力用途のダイオードにおいて高い信頼性を保証す
るためには、この逆回復耐量を、定格よりもはるかに大
きくすることが強く要求される。
ッチするとき（逆回復時）には、過渡的に大きな逆向き
の電流がダイオードに流れる。これを逆回復電流という
が、このときダイオードに、定常的な状態よりも大きな
電気的損失が生じる。この損失を小さくすることが、ダ
イオードの特性に強く要求される。さらに、このときダ
イオード内部には、定常状態の場合に比べて高い電気的
責務が生じる。ダイオードに流れる定常電流を大きくし
たり、阻止状態の電圧を大きくすると、この電気的責務
が大きくなり、そのためダイオードが破壊することがあ
る。電力用途のダイオードにおいて高い信頼性を保証す
るためには、この逆回復耐量を、定格よりもはるかに大
きくすることが強く要求される。
【０００６】現在、ＰｉＮダイオードの逆回復特性およ
び耐量を改善するための対策として、重金属拡散や電子
線照射などを用いた少数キャリアのライフタイム制御が
広く適用されている。すなわち、ライフタイムを小さく
することで、定常状態における総キャリア濃度が低減さ
れるため、逆回復中に空間電荷領域の広がりで掃き出さ
れるキャリア濃度が減少し、逆回復時間や逆回復ピーク
電流、逆回復電荷を小さくすることができる。また、ホ
ールが空間電荷領域を走り抜けることによる逆回復中の
電界強度も、そのホール濃度の減少により緩和されるた
め、電気的責務が小さくなり逆回復耐量が向上する。さ
らに同様の目的で、マージド・ＰｉＮ／ショットキー・
ダイオード（Ｍｅｒｇｅｄ ＰｉＮ／Ｓｃｈｏｔｔｋｙ
Ｄｉｏｄｅ）（以下「ＭＰＳ」と略称、米国特許第
４，６４１，１７４号明細書参照）といった、少数キャ
リアの注入効率を下げて逆回復特性を向上する構造も開
発されている。
び耐量を改善するための対策として、重金属拡散や電子
線照射などを用いた少数キャリアのライフタイム制御が
広く適用されている。すなわち、ライフタイムを小さく
することで、定常状態における総キャリア濃度が低減さ
れるため、逆回復中に空間電荷領域の広がりで掃き出さ
れるキャリア濃度が減少し、逆回復時間や逆回復ピーク
電流、逆回復電荷を小さくすることができる。また、ホ
ールが空間電荷領域を走り抜けることによる逆回復中の
電界強度も、そのホール濃度の減少により緩和されるた
め、電気的責務が小さくなり逆回復耐量が向上する。さ
らに同様の目的で、マージド・ＰｉＮ／ショットキー・
ダイオード（Ｍｅｒｇｅｄ ＰｉＮ／Ｓｃｈｏｔｔｋｙ
Ｄｉｏｄｅ）（以下「ＭＰＳ」と略称、米国特許第
４，６４１，１７４号明細書参照）といった、少数キャ
リアの注入効率を下げて逆回復特性を向上する構造も開
発されている。
【０００７】図５は、このような従来型ＭＰＳダイオー
ドの断面図である。この図において、高比抵抗のＮ-ド
リフト層２の一方の面に、Ｎ+カソード層３が形成され
ており、カソード電極５にコンタクトしている。さら
に、Ｎ-ドリフト層２の一方の面の一部には、Ｐ+アノー
ド層１が形成されており、このＰ+アノード層１はアノ
ード電極４にコンタクトしている。また、このＰ+アノ
ード層１に並列に、Ｎ-ドリフト層２とアノード電極４
とがショットキー接合７を形成している。
ドの断面図である。この図において、高比抵抗のＮ-ド
リフト層２の一方の面に、Ｎ+カソード層３が形成され
ており、カソード電極５にコンタクトしている。さら
に、Ｎ-ドリフト層２の一方の面の一部には、Ｐ+アノー
ド層１が形成されており、このＰ+アノード層１はアノ
ード電極４にコンタクトしている。また、このＰ+アノ
ード層１に並列に、Ｎ-ドリフト層２とアノード電極４
とがショットキー接合７を形成している。
【０００８】また、特開平５−２１８３８９号公報に
は、ショットキー接合とＰｉＮ構造を並列に配置するこ
とで、例えばキャリアのライフタイム制御をしなくて
も、キャリア濃度を減らすことができ、逆回復ピーク電
流や逆回復電荷を低減させて、逆回復耐量を向上させ得
ることが記載されている。
は、ショットキー接合とＰｉＮ構造を並列に配置するこ
とで、例えばキャリアのライフタイム制御をしなくて
も、キャリア濃度を減らすことができ、逆回復ピーク電
流や逆回復電荷を低減させて、逆回復耐量を向上させ得
ることが記載されている。
【０００９】一方、逆回復特性の他に、オン状態の順電
圧の温度係数も重要な特性の一つである。順電圧の温度
係数とは、定格電流近傍において、室温の順電圧の値に
対する、高温での順電圧の値が高いかどうかの指標のこ
とで、高温での順電圧が室温よりも高いと正、低ければ
負となる。この順電圧の温度係数は、正であることが望
まれる。この理由を説明するため、ダイオードチップ面
内や、チップ間あるいはモジュール間の並列動作時にお
ける電流のバランスについて考える。ある電流集中がチ
ップに生じたとき、そこの部分の温度が局所的に増加す
る。このとき、順電圧の温度係数が正の場合、ダイオー
ドの温度増加に伴い抵抗も増加するため、電流の集中を
緩和する効果が期待できる。一方、温度係数が負の場
合、電流が集中してダイオードの温度が上昇すると、温
度の上昇に伴ってチップの抵抗が下がり、電流の集中が
増大される。この結果、チップ内、チップ間、あるいは
モジュール間の電流のアンバランスが生じる。現在、高
耐圧かつ大容量の用途では、複数のチップやモジュール
の並列動作が増えている。従って、バランスのとれた動
作のために、オン状態における順電圧の正の温度特性が
強く要求される。
圧の温度係数も重要な特性の一つである。順電圧の温度
係数とは、定格電流近傍において、室温の順電圧の値に
対する、高温での順電圧の値が高いかどうかの指標のこ
とで、高温での順電圧が室温よりも高いと正、低ければ
負となる。この順電圧の温度係数は、正であることが望
まれる。この理由を説明するため、ダイオードチップ面
内や、チップ間あるいはモジュール間の並列動作時にお
ける電流のバランスについて考える。ある電流集中がチ
ップに生じたとき、そこの部分の温度が局所的に増加す
る。このとき、順電圧の温度係数が正の場合、ダイオー
ドの温度増加に伴い抵抗も増加するため、電流の集中を
緩和する効果が期待できる。一方、温度係数が負の場
合、電流が集中してダイオードの温度が上昇すると、温
度の上昇に伴ってチップの抵抗が下がり、電流の集中が
増大される。この結果、チップ内、チップ間、あるいは
モジュール間の電流のアンバランスが生じる。現在、高
耐圧かつ大容量の用途では、複数のチップやモジュール
の並列動作が増えている。従って、バランスのとれた動
作のために、オン状態における順電圧の正の温度特性が
強く要求される。
【００１０】
【発明が解決しようとする課題】ＰｉＮダイオードの場
合には、アノード層の不純物濃度を下げて逆回復特性お
よび逆回復耐量を向上させる方法がある。この方法は、
逆回復ピーク電流の抑制に対しては効果がある。しかし
ながら、耐圧を確保するためには、Ｐ+アノード眉の積
分濃度は、最低１．３×１０12／ｃｍ2必要であり、ア
ノード積分濃度をこの値以下に減らすことはできない。
さらに、順バイアス時に５００Ａ／ｃｍ2以上の大電流
が流れると、順電圧が大きくなるというデメリットがあ
る。これは、不純物濃度を下げることにより、少数キャ
リアの注入が小さくなるためである。また、逆回復動作
を速くするためには、上述のように少数キャリアのライ
フタイム制御が必要であるが、例えば電子線などを多く
照射し、ライフタイムを短くすると、順電圧の温度係数
が負になりやすくなる傾向がある。これは、高温（一般
に１２５℃）においては、室温に比べてボルツマン因子
ｅ-△E/kT分だけ高い割合で、キャリアをトラップから
励起できることと、高温におけるキャリアの捕獲断面積
が小さくなるためである。従って、アノード層の不純物
濃度を下げたＰｉＮダイオードでは、現時点において
は、逆回復特性の向上と、順電圧の正の温度特性との両
立は困難である。
合には、アノード層の不純物濃度を下げて逆回復特性お
よび逆回復耐量を向上させる方法がある。この方法は、
逆回復ピーク電流の抑制に対しては効果がある。しかし
ながら、耐圧を確保するためには、Ｐ+アノード眉の積
分濃度は、最低１．３×１０12／ｃｍ2必要であり、ア
ノード積分濃度をこの値以下に減らすことはできない。
さらに、順バイアス時に５００Ａ／ｃｍ2以上の大電流
が流れると、順電圧が大きくなるというデメリットがあ
る。これは、不純物濃度を下げることにより、少数キャ
リアの注入が小さくなるためである。また、逆回復動作
を速くするためには、上述のように少数キャリアのライ
フタイム制御が必要であるが、例えば電子線などを多く
照射し、ライフタイムを短くすると、順電圧の温度係数
が負になりやすくなる傾向がある。これは、高温（一般
に１２５℃）においては、室温に比べてボルツマン因子
ｅ-△E/kT分だけ高い割合で、キャリアをトラップから
励起できることと、高温におけるキャリアの捕獲断面積
が小さくなるためである。従って、アノード層の不純物
濃度を下げたＰｉＮダイオードでは、現時点において
は、逆回復特性の向上と、順電圧の正の温度特性との両
立は困難である。
【００１１】上述のＭＰＳやスタティック・シールディ
ング・ダイオード（ＳｔａｔｉｃＳｈｉｅｌｄｉｎｇ
Ｄｉｏｄｅ、以下「ＳＳＤ」と略称）といったホールの
注入効率を下げる方法は、逆回復特性と正の温度特性と
を両立させることが可能な手段である。これは、オン状
態においてホールの注入が抑えられるために、内部のキ
ャリア濃度を低くでき、その結果、逆回復ピーク電流や
逆回復電荷を向上できるだけでなく、ライフタイム制御
も減少させたり、或いは無しにすることができるためで
ある。しかしながらＭＰＳの場合、チップ内に、ＰｉＮ
の他にショットキー接合を含むために、オフ状態（逆バ
イアス時）、特に高温のときに、ショットキー接合から
の漏れ電流が増加するというデメリットがある。これ
は、ショットキー接合におけるバリアハイトローワリン
グ（バリア高さ低減）の効果によるものである。ソフト
・アンド・ファストリカバリー・ダイオード（Ｓｏｆｔ
ａｎｄ Ｆａｓｔ ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ、以
下「ＳＦＤ」と略称）もショットキー接合を有するの
で、同様のデメリットがある。また、ＳＳＤは、ショッ
トキー接合ではなく薄いＰ−層を形成するため、漏れ電
流は小さくなるが、順バイアス時にはそこからホールが
注入されるため、逆回復特性はＭＰＳ程向上しない。
ング・ダイオード（ＳｔａｔｉｃＳｈｉｅｌｄｉｎｇ
Ｄｉｏｄｅ、以下「ＳＳＤ」と略称）といったホールの
注入効率を下げる方法は、逆回復特性と正の温度特性と
を両立させることが可能な手段である。これは、オン状
態においてホールの注入が抑えられるために、内部のキ
ャリア濃度を低くでき、その結果、逆回復ピーク電流や
逆回復電荷を向上できるだけでなく、ライフタイム制御
も減少させたり、或いは無しにすることができるためで
ある。しかしながらＭＰＳの場合、チップ内に、ＰｉＮ
の他にショットキー接合を含むために、オフ状態（逆バ
イアス時）、特に高温のときに、ショットキー接合から
の漏れ電流が増加するというデメリットがある。これ
は、ショットキー接合におけるバリアハイトローワリン
グ（バリア高さ低減）の効果によるものである。ソフト
・アンド・ファストリカバリー・ダイオード（Ｓｏｆｔ
ａｎｄ Ｆａｓｔ ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ、以
下「ＳＦＤ」と略称）もショットキー接合を有するの
で、同様のデメリットがある。また、ＳＳＤは、ショッ
トキー接合ではなく薄いＰ−層を形成するため、漏れ電
流は小さくなるが、順バイアス時にはそこからホールが
注入されるため、逆回復特性はＭＰＳ程向上しない。
【００１２】本出願人の先願である特願平９−１３６２
５３号では、アノード表面にシリコン酸化膜等の絶縁膜
を形成、パターニングすることにより、順サージ電流耐
量と逆回復特性の両立を達成する構造が提案された。し
かしながらこの構造では、順サージ電流耐量の向上のた
めに積極的にアノード側にキャリアを蓄積させるため、
ＰｉＮに比べて劇的な逆回復特性の向上は難しい。これ
は、絶縁用酸化膜がキャリアをブロックし、酸化膜近傍
にキャリアが蓄積するため、逆回復時にそのキャリアが
逆回復ピーク電流Ｊｐｒの増加をもたらすためである。
５３号では、アノード表面にシリコン酸化膜等の絶縁膜
を形成、パターニングすることにより、順サージ電流耐
量と逆回復特性の両立を達成する構造が提案された。し
かしながらこの構造では、順サージ電流耐量の向上のた
めに積極的にアノード側にキャリアを蓄積させるため、
ＰｉＮに比べて劇的な逆回復特性の向上は難しい。これ
は、絶縁用酸化膜がキャリアをブロックし、酸化膜近傍
にキャリアが蓄積するため、逆回復時にそのキャリアが
逆回復ピーク電流Ｊｐｒの増加をもたらすためである。
【００１３】また、特開平７−１４７４１８号公報で
は、アノード表面にＰ+アノード層をパターニングし、
この層の形成されていないＮ-アノード側表面を酸化膜
で覆うことにより、逆回復特性の向上と逆漏れ電流の低
減の双方を達成する構造が提案されている。
は、アノード表面にＰ+アノード層をパターニングし、
この層の形成されていないＮ-アノード側表面を酸化膜
で覆うことにより、逆回復特性の向上と逆漏れ電流の低
減の双方を達成する構造が提案されている。
【００１４】図６は、この特開平７−１４７４１８号公
報に示された型のダイオード（以下、ＳＤと略称）の断
面構造を示す。この図において、高比抵抗のＮ-ドリフ
ト層２の一方の面に、Ｎ+カソード層３が形成されてお
り、このＮ+カソード層３はカソード電極５にコンタク
トしている。さらに、Ｎ-ドリフト層２の一方の面の一
部には、Ｐ+アノード層１が形成されており、このＰ+ア
ノード層１はアノード電極４にコンタクトしている。ま
た、このＰ+アノード層１に並列に、Ｎ-ドリフト層２と
アノード電極４との間に絶縁用薄膜６が形成された構造
が配置されている。
報に示された型のダイオード（以下、ＳＤと略称）の断
面構造を示す。この図において、高比抵抗のＮ-ドリフ
ト層２の一方の面に、Ｎ+カソード層３が形成されてお
り、このＮ+カソード層３はカソード電極５にコンタク
トしている。さらに、Ｎ-ドリフト層２の一方の面の一
部には、Ｐ+アノード層１が形成されており、このＰ+ア
ノード層１はアノード電極４にコンタクトしている。ま
た、このＰ+アノード層１に並列に、Ｎ-ドリフト層２と
アノード電極４との間に絶縁用薄膜６が形成された構造
が配置されている。
【００１５】この場合、従来のＭＰＳにおけるＮ-ドリ
フト層−メタルショットキー接合部分を全て酸化膜で覆
うことによりショットキー接合をなくし、逆バイアス時
の漏れ電流をＭＰＳに比べて大幅に減少させることがで
きる。しかしながらこの構造では、酸化膜下のＮ-層表
面に、前出の特願平９−１３６２５３号と同じ理由によ
りキャリアの蓄積が生じる。そのため、ＭＰＳ並みの逆
回復特性の向上を達成するのは難しい。
フト層−メタルショットキー接合部分を全て酸化膜で覆
うことによりショットキー接合をなくし、逆バイアス時
の漏れ電流をＭＰＳに比べて大幅に減少させることがで
きる。しかしながらこの構造では、酸化膜下のＮ-層表
面に、前出の特願平９−１３６２５３号と同じ理由によ
りキャリアの蓄積が生じる。そのため、ＭＰＳ並みの逆
回復特性の向上を達成するのは難しい。
【００１６】本発明は、上述した課題を解決するために
なされたものであり、その目的は、逆回復特性を向上さ
せると同時に、逆バイアス時の漏れ電流を大幅に減少さ
せ得る半導体装置を提供することである。
なされたものであり、その目的は、逆回復特性を向上さ
せると同時に、逆バイアス時の漏れ電流を大幅に減少さ
せ得る半導体装置を提供することである。
【００１７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、半導体基板の両面に、一対のカソード
電極およびアノード電極を有する半導体装置において、
前記カソード電極にコンタクトしている第１導電型カソ
ード層と、前記第１導電型カソード層に隣接し、かつ該
第１導電型カソード層よりも低不純物濃度である第１導
電型ドリフト層と、前記第１導電型ドリフト層に隣接
し、かつ該第１導電型ドリフト層よりも高不純物濃度で
前記アノード電極にコンタクトしている第２導電型アノ
ード層とを有する第１積層構造と、前記第１導電型ドリ
フト層２と前記アノード電極４とがショットキー接合を
なしている第２積層構造と、前記第１導電型ドリフト層
２と前記アノード電極４との間に絶縁用薄膜７が形成さ
れている第３積層構造とを備え、前記第２積層構造が前
記第１積層構造および前記第３積層構造と並列に、かつ
それらの中間となるように配置されることを特徴とする
ものである。
めに、本発明は、半導体基板の両面に、一対のカソード
電極およびアノード電極を有する半導体装置において、
前記カソード電極にコンタクトしている第１導電型カソ
ード層と、前記第１導電型カソード層に隣接し、かつ該
第１導電型カソード層よりも低不純物濃度である第１導
電型ドリフト層と、前記第１導電型ドリフト層に隣接
し、かつ該第１導電型ドリフト層よりも高不純物濃度で
前記アノード電極にコンタクトしている第２導電型アノ
ード層とを有する第１積層構造と、前記第１導電型ドリ
フト層２と前記アノード電極４とがショットキー接合を
なしている第２積層構造と、前記第１導電型ドリフト層
２と前記アノード電極４との間に絶縁用薄膜７が形成さ
れている第３積層構造とを備え、前記第２積層構造が前
記第１積層構造および前記第３積層構造と並列に、かつ
それらの中間となるように配置されることを特徴とする
ものである。
【００１８】このような構成によれば、アノード電極に
順方向のバイアスを加えると、まず、第１導電型カソー
ド層（Ｎ+カソード層）から、内蔵電位の最も低い第２
積層構造のショットキー接合へ向かって電子が流れ、順
バイアス電圧がＰＮ接合の内蔵電位を越えると、第２導
電型アノード層（Ｐ+アノード層）からホールが注入さ
れる。ダイオードを流れる電流が増加すると、全電流に
おけるホール電流の成分が増加する。定格電流では、第
２積層構造におけるショットキー接合近傍のキャリア濃
度は、ショットキー接合からは、少数キャリアであるホ
ールが基本的に注入されないため、第１積層構造の同じ
深さにおける濃度に比べて極めて小さい。このため、ア
ノード電極からのホール注入効率は低減される。また、
第１積層構造と第３積層構造の間にショットキー接合領
域（第２積層構造）があるため、第２導電型アノード層
（Ｐ+アノード層）から注入されたホールが第３積層構
造へ到達しにくくなり、第３積層構造でのキャリア濃度
は、酸化膜があるにもかかわらず、その近傍では極めて
小さい。一方、第２積層構造の幅がキャリアの拡散長よ
りも十分短くなると、ショットキー接合が存在している
にもかかわらず、ホールが第３積層構造まで達すること
ができる。従って、ホールの注入効率は下がらず、キャ
リア濃度は減少しない。次に、ダイオードに逆バイアス
を印加する場合には、ショットキー接合ならびにＰＮ接
合から空乏層がひろがる。ショットキー接合からの漏れ
電流は、主に熱電子放出理論による値と、接合界面近傍
における電界強度に依存したバリアハイトの低下による
電流の増加分できまる。本発明の場合には、ショットキ
ー接合の一部、特に電界強度の高い領域を酸化膜で覆う
ことにより、そこからの逆漏れ電流を減少させることが
可能となり、かつアノード注入効率を低く維持すること
ができる。また、逆回復時については、ＭＰＳと同じ程
度にアノードからのホールの注入効率を低減しているた
め、逆回復時、特に、電流が逆向きになり空間電荷領域
がＰＮ接合領域に形成されるときの、空間電荷領域を通
り抜けるホール濃度が低くなり、逆回復ピーク電流が減
少する。また、ＰｉＮに比べて総キャリア濃度を大幅に
減らせるため、逆回復電荷も減少させることができる。
従って、逆回復ピーク電流Ｊｐｒが小さくなり、ソフト
リカバリーとなる。
順方向のバイアスを加えると、まず、第１導電型カソー
ド層（Ｎ+カソード層）から、内蔵電位の最も低い第２
積層構造のショットキー接合へ向かって電子が流れ、順
バイアス電圧がＰＮ接合の内蔵電位を越えると、第２導
電型アノード層（Ｐ+アノード層）からホールが注入さ
れる。ダイオードを流れる電流が増加すると、全電流に
おけるホール電流の成分が増加する。定格電流では、第
２積層構造におけるショットキー接合近傍のキャリア濃
度は、ショットキー接合からは、少数キャリアであるホ
ールが基本的に注入されないため、第１積層構造の同じ
深さにおける濃度に比べて極めて小さい。このため、ア
ノード電極からのホール注入効率は低減される。また、
第１積層構造と第３積層構造の間にショットキー接合領
域（第２積層構造）があるため、第２導電型アノード層
（Ｐ+アノード層）から注入されたホールが第３積層構
造へ到達しにくくなり、第３積層構造でのキャリア濃度
は、酸化膜があるにもかかわらず、その近傍では極めて
小さい。一方、第２積層構造の幅がキャリアの拡散長よ
りも十分短くなると、ショットキー接合が存在している
にもかかわらず、ホールが第３積層構造まで達すること
ができる。従って、ホールの注入効率は下がらず、キャ
リア濃度は減少しない。次に、ダイオードに逆バイアス
を印加する場合には、ショットキー接合ならびにＰＮ接
合から空乏層がひろがる。ショットキー接合からの漏れ
電流は、主に熱電子放出理論による値と、接合界面近傍
における電界強度に依存したバリアハイトの低下による
電流の増加分できまる。本発明の場合には、ショットキ
ー接合の一部、特に電界強度の高い領域を酸化膜で覆う
ことにより、そこからの逆漏れ電流を減少させることが
可能となり、かつアノード注入効率を低く維持すること
ができる。また、逆回復時については、ＭＰＳと同じ程
度にアノードからのホールの注入効率を低減しているた
め、逆回復時、特に、電流が逆向きになり空間電荷領域
がＰＮ接合領域に形成されるときの、空間電荷領域を通
り抜けるホール濃度が低くなり、逆回復ピーク電流が減
少する。また、ＰｉＮに比べて総キャリア濃度を大幅に
減らせるため、逆回復電荷も減少させることができる。
従って、逆回復ピーク電流Ｊｐｒが小さくなり、ソフト
リカバリーとなる。
【００１９】また、本発明は、前記第１導電型ドリフト
層と前記絶縁用薄膜との間に、前記第１導電型ドリフト
層よりも高濃度の第２導電型フロート層が形成されてお
り、この第２導電型フロート層は前記アノード電極とコ
ンタクトせずに電気的に浮いていることを特徴とするも
のである。
層と前記絶縁用薄膜との間に、前記第１導電型ドリフト
層よりも高濃度の第２導電型フロート層が形成されてお
り、この第２導電型フロート層は前記アノード電極とコ
ンタクトせずに電気的に浮いていることを特徴とするも
のである。
【００２０】さらに、本発明は、前記第３積層構造にお
いて、前記第１導電型ドリフト層と前記絶縁用薄膜との
間に、前記第１導電型ドリフト層よりも高濃度の第２導
電型フロート層が形成されており、この第２導電型フロ
ート層の一部が前記アノード電極とコンタクトしている
ことを特徴とするものである。
いて、前記第１導電型ドリフト層と前記絶縁用薄膜との
間に、前記第１導電型ドリフト層よりも高濃度の第２導
電型フロート層が形成されており、この第２導電型フロ
ート層の一部が前記アノード電極とコンタクトしている
ことを特徴とするものである。
【００２１】このような構成によれば、逆バイアス時に
酸化膜下の第２導電型フロート層（Ｐ+フロート層）か
らも空乏層がひろがるため、より強いピンチオフ効果が
生じ、ショットキー接合における電界強度をさらに緩和
することが可能となる。
酸化膜下の第２導電型フロート層（Ｐ+フロート層）か
らも空乏層がひろがるため、より強いピンチオフ効果が
生じ、ショットキー接合における電界強度をさらに緩和
することが可能となる。
【００２２】さらにまた、本発明は、前記第１積層構造
と前記第２積層構造とがストライプ状に配置されている
ことを特徴とするものである。
と前記第２積層構造とがストライプ状に配置されている
ことを特徴とするものである。
【００２３】また、本発明は、前記第２積層構造と前記
第３積層構造とがストライプ状に配置されていることを
特徴とするものである。
第３積層構造とがストライプ状に配置されていることを
特徴とするものである。
【００２４】さらに、本発明は、前記第１積層構造と前
記第２積層構造とがドットセル状に配置されていること
を特徴とするものである。
記第２積層構造とがドットセル状に配置されていること
を特徴とするものである。
【００２５】さらにまた、本発明は、前記第２積層構造
と前記第３積層構造がドットセル状に配置されているこ
とを特徴とするものである。
と前記第３積層構造がドットセル状に配置されているこ
とを特徴とするものである。
【００２６】また、本発明は、前記半導体基板の一方の
主面において前記アノード電極が接触しているか若しく
は覆われている領域を活性領域とし、それ以外の領域を
終端領域としたときに、前記半導体基板のアノード電極
側表面における前記第１積層構造の面積をＷｐとし、前
記半導体基板のアノード電極側表面における前記第２積
層構造の面積をＷｓとし、前記半導体基板のアノード電
極側表面における前記第３積層構造の面積をＷｏｘとし
たとき、前記半導体基板のアノード電極側表面における
前記第２積層構造の面積の比（Ｗｓ／（Ｗｓ＋Ｗｏ
ｘ））が、前記終端領域を除いた活性領域において前記
第１積層構造を除いた領域の２０％以上、すなわち ０．２≦Ｗｓ／（Ｗｓ＋Ｗｏｘ） （１） であることを特徴とするものである。
主面において前記アノード電極が接触しているか若しく
は覆われている領域を活性領域とし、それ以外の領域を
終端領域としたときに、前記半導体基板のアノード電極
側表面における前記第１積層構造の面積をＷｐとし、前
記半導体基板のアノード電極側表面における前記第２積
層構造の面積をＷｓとし、前記半導体基板のアノード電
極側表面における前記第３積層構造の面積をＷｏｘとし
たとき、前記半導体基板のアノード電極側表面における
前記第２積層構造の面積の比（Ｗｓ／（Ｗｓ＋Ｗｏ
ｘ））が、前記終端領域を除いた活性領域において前記
第１積層構造を除いた領域の２０％以上、すなわち ０．２≦Ｗｓ／（Ｗｓ＋Ｗｏｘ） （１） であることを特徴とするものである。
【００２７】このように、比（Ｗｓ／（Ｗｓ十Ｗｏ
ｘ））が２０％以上の場合、逆回復ピーク電流Ｊｐｒは
低くなり、かつこの比に依存しなくなるので、良好な逆
回復特性が得られる。一方、この比（Ｗｓ／（Ｗｓ十Ｗ
ｏｘ））が２０％より小さくなると、逆回復ピーク電流
Ｊｐｒは増加する。これは、第２積層構造の面積Ｗｓの
幅がキャリアの拡散長ＬｐまたはＬｎよりもはるかに短
くなるため、ショットキー接合の効果が小さくなり、ア
ノードからのホール注入効率が高くなるためである。
ｘ））が２０％以上の場合、逆回復ピーク電流Ｊｐｒは
低くなり、かつこの比に依存しなくなるので、良好な逆
回復特性が得られる。一方、この比（Ｗｓ／（Ｗｓ十Ｗ
ｏｘ））が２０％より小さくなると、逆回復ピーク電流
Ｊｐｒは増加する。これは、第２積層構造の面積Ｗｓの
幅がキャリアの拡散長ＬｐまたはＬｎよりもはるかに短
くなるため、ショットキー接合の効果が小さくなり、ア
ノードからのホール注入効率が高くなるためである。
【００２８】さらに、本発明は、前記半導体基板の一方
の主面において前記アノード電極が接触しているか若し
くは覆われている領域を活性領域とし、それ以外の領域
を終端領域としたときに、前記半導体基板のアノード電
極側表面における前記第１積層構造の面積をＷｐとし、
前記半導体基板のアノード電極側表面における前記第２
積層構造の面積をＷｓとし、前記半導体基板のアノード
電極側表面における前記第３積層構造の面積をＷｏｘと
したとき、前記半導体基板のアノード電極側表面におけ
る前記第１積層構造の面積Ｗｐの比（Ｗｐ／（Ｗｐ＋Ｗ
ｓ十Ｗｏｘ））が、前記終端領域を除いた活性領域にお
いて７５％以下、すなわち Ｗｐ／（Ｗｐ＋Ｗｓ十Ｗｏｘ）≦０．７５ （２） であることを特徴とするものである。
の主面において前記アノード電極が接触しているか若し
くは覆われている領域を活性領域とし、それ以外の領域
を終端領域としたときに、前記半導体基板のアノード電
極側表面における前記第１積層構造の面積をＷｐとし、
前記半導体基板のアノード電極側表面における前記第２
積層構造の面積をＷｓとし、前記半導体基板のアノード
電極側表面における前記第３積層構造の面積をＷｏｘと
したとき、前記半導体基板のアノード電極側表面におけ
る前記第１積層構造の面積Ｗｐの比（Ｗｐ／（Ｗｐ＋Ｗ
ｓ十Ｗｏｘ））が、前記終端領域を除いた活性領域にお
いて７５％以下、すなわち Ｗｐ／（Ｗｐ＋Ｗｓ十Ｗｏｘ）≦０．７５ （２） であることを特徴とするものである。
【００２９】このように、Ｗｐの比（Ｗｐ／（Ｗｐ十Ｗ
ｓ＋Ｗｏｘ））が７５％より小さいと、逆回復ピーク電
流Ｊｐｒが十分に小さくなり、良好な逆回復特性を示
す。
ｓ＋Ｗｏｘ））が７５％より小さいと、逆回復ピーク電
流Ｊｐｒが十分に小さくなり、良好な逆回復特性を示
す。
【００３０】さらにまた、本発明は、前記第３積層構造
における前記絶縁用薄膜がシリコン酸化膜であることを
特徴とするものである。
における前記絶縁用薄膜がシリコン酸化膜であることを
特徴とするものである。
【００３１】また、本発明は、前記第３積層構造におけ
るシリコン酸化膜の厚さが、０．０１μｍ〜１０μｍで
あることを特徴とするものである。
るシリコン酸化膜の厚さが、０．０１μｍ〜１０μｍで
あることを特徴とするものである。
【００３２】さらに、本発明は、前記第３積層構造にお
ける前記絶縁用薄膜がポリイミドであることを特徴とす
るものである。
ける前記絶縁用薄膜がポリイミドであることを特徴とす
るものである。
【００３３】さらにまた、本発明は、前記第３積層構造
におけるポリイミド薄膜の厚さが、０．０１μｍ〜１０
μｍであることを特徴とするものである。
におけるポリイミド薄膜の厚さが、０．０１μｍ〜１０
μｍであることを特徴とするものである。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。尚、以下の説明では、ＮまたはＰを付した
層や領域は、それぞれ、電子または正孔を多数キャリア
とする層や領域を意味している。また、上付のサフィッ
クスの＋は比較的高不純物濃度の領域を意味し、−は比
較的低不純物濃度の領域を意味している。また、以下の
実施の形態では、第１導電型をＮ型、第２導電型をＰ型
とするが、これを逆にしてもよい。さらに、絶縁用酸化
膜をシリコン熱酸化膜（または単に酸化膜）とするが、
これはポリイミド等の有機絶縁膜など電気的に絶縁性を
有するものであればよい。また、以下の説明において、
上述した従来例と同様の或いは対応する部分には同一の
符号が付されている。
に説明する。尚、以下の説明では、ＮまたはＰを付した
層や領域は、それぞれ、電子または正孔を多数キャリア
とする層や領域を意味している。また、上付のサフィッ
クスの＋は比較的高不純物濃度の領域を意味し、−は比
較的低不純物濃度の領域を意味している。また、以下の
実施の形態では、第１導電型をＮ型、第２導電型をＰ型
とするが、これを逆にしてもよい。さらに、絶縁用酸化
膜をシリコン熱酸化膜（または単に酸化膜）とするが、
これはポリイミド等の有機絶縁膜など電気的に絶縁性を
有するものであればよい。また、以下の説明において、
上述した従来例と同様の或いは対応する部分には同一の
符号が付されている。
【００３５】実施の形態１．先ず、本発明の実施の形態
１について説明する。図１は、実施の形態１に係る半導
体装置としての整流素子の断面図である。以下、図面に
沿って説明する。半導体基板の両面に、一対のカソード
電極５とアノード電極４とが形成されており、カソード
電極５には第１導電型カソード層としてのＮ+カソード
層３がコンタクトしており、このＮ+カソード層３に隣
接して、該Ｎ+カソード層３よりも低不純物濃度である
第１導電型ドリフト層としての高比抵抗のＮ-ドリフト
層２が設けられ、このＮ-ドリフト層２に隣接して、該
Ｎ-ドリフト層２よりも高不純物濃度の第２導電型アノ
ード層としてのＰ+アノード層１がアノード電極４にコ
ンタクトするように設けられている。このような構造
を、第１積層構造と呼ぶ。
１について説明する。図１は、実施の形態１に係る半導
体装置としての整流素子の断面図である。以下、図面に
沿って説明する。半導体基板の両面に、一対のカソード
電極５とアノード電極４とが形成されており、カソード
電極５には第１導電型カソード層としてのＮ+カソード
層３がコンタクトしており、このＮ+カソード層３に隣
接して、該Ｎ+カソード層３よりも低不純物濃度である
第１導電型ドリフト層としての高比抵抗のＮ-ドリフト
層２が設けられ、このＮ-ドリフト層２に隣接して、該
Ｎ-ドリフト層２よりも高不純物濃度の第２導電型アノ
ード層としてのＰ+アノード層１がアノード電極４にコ
ンタクトするように設けられている。このような構造
を、第１積層構造と呼ぶ。
【００３６】一方、この第１積層構造に並列に、Ｎ-ド
リフト層からなる第１導電型ドリフト層とアノード電極
とがショットキー接合している。このような構造を第２
積層構造と呼ぶ。
リフト層からなる第１導電型ドリフト層とアノード電極
とがショットキー接合している。このような構造を第２
積層構造と呼ぶ。
【００３７】さらに、この第２積層構造に並列に、、Ｎ
-ドリフト層からなる第１導電型ドリフト層とアノード
電極間に、シリコン熱酸化膜等の絶縁用薄膜が形成され
ている。このような構造を第３積層構造と呼ぶ。
-ドリフト層からなる第１導電型ドリフト層とアノード
電極間に、シリコン熱酸化膜等の絶縁用薄膜が形成され
ている。このような構造を第３積層構造と呼ぶ。
【００３８】以上の３つの積層構造が、第１積層構造、
第２積層構造、第３積層構造の順番か、若しくは第３積
層構造、第２積層構造、第１積層構造の順番で、互いに
並列に配置される。重要な点は、ショットキー接合をな
している第２積層構造を間に挟んで、第１積層構造と第
３積層構造とが並列に配置されていることである。
第２積層構造、第３積層構造の順番か、若しくは第３積
層構造、第２積層構造、第１積層構造の順番で、互いに
並列に配置される。重要な点は、ショットキー接合をな
している第２積層構造を間に挟んで、第１積層構造と第
３積層構造とが並列に配置されていることである。
【００３９】次に、この実施の形態１の作用について説
明する。本発明のダイオードにおいて、アノード電極に
順方向のバイアスを加えると、まず、Ｎ+カソード層か
ら、内蔵電位の最も低いショットキー接合（第２積層構
造、Ｎ-ドリフト層とアノード電極）へ向かって電子が
流れる。このとき、ダイオードを流れる電流の多くは電
子電流である。順バイアス電圧がＰ+−Ｎ-接合の内蔵電
位を越えると、Ｐ+アノード層からホールが注入され
る。ダイオードを流れる電流が増加すると、全電流にお
けるホール電流の成分が増加する。定格電流では、第２
積層構造におけるショットキー接合近傍のキャリア濃度
は、第１積層構造の同じ深さにおける濃度に比べて極め
て小さい。これは、ショットキー接合からは、少数キャ
リアであるホールが基本的に注入されないためである。
このため、アノード電極からのホール注入効率は低減さ
れる。第３積層構造でのキャリア濃度は、酸化膜がある
にもかかわらず、その近傍では極めて小さい。これは、
第１積層構造と第３積層構造の間にショットキー接合領
域（第２積層構造）があるため、Ｐ+アノード層から注
入されたホールが第３積層構造へ到達しにくくなり、従
来品（特開平７−１４７４１８号公報に開示されたもの
等）の酸化膜下に比べて、蓄積されるキャリアが少なく
てすむためである。一方、第２積層構造の幅がキャリア
の拡散長よりも十分短くなると、ショットキー接合が存
在しているにもかかわらず、ホールが第３積層構造まで
達することができる。従って、ホールの注入効率は下が
らず、キャリア濃度は減少しない。
明する。本発明のダイオードにおいて、アノード電極に
順方向のバイアスを加えると、まず、Ｎ+カソード層か
ら、内蔵電位の最も低いショットキー接合（第２積層構
造、Ｎ-ドリフト層とアノード電極）へ向かって電子が
流れる。このとき、ダイオードを流れる電流の多くは電
子電流である。順バイアス電圧がＰ+−Ｎ-接合の内蔵電
位を越えると、Ｐ+アノード層からホールが注入され
る。ダイオードを流れる電流が増加すると、全電流にお
けるホール電流の成分が増加する。定格電流では、第２
積層構造におけるショットキー接合近傍のキャリア濃度
は、第１積層構造の同じ深さにおける濃度に比べて極め
て小さい。これは、ショットキー接合からは、少数キャ
リアであるホールが基本的に注入されないためである。
このため、アノード電極からのホール注入効率は低減さ
れる。第３積層構造でのキャリア濃度は、酸化膜がある
にもかかわらず、その近傍では極めて小さい。これは、
第１積層構造と第３積層構造の間にショットキー接合領
域（第２積層構造）があるため、Ｐ+アノード層から注
入されたホールが第３積層構造へ到達しにくくなり、従
来品（特開平７−１４７４１８号公報に開示されたもの
等）の酸化膜下に比べて、蓄積されるキャリアが少なく
てすむためである。一方、第２積層構造の幅がキャリア
の拡散長よりも十分短くなると、ショットキー接合が存
在しているにもかかわらず、ホールが第３積層構造まで
達することができる。従って、ホールの注入効率は下が
らず、キャリア濃度は減少しない。
【００４０】次に、ダイオードに逆バイアスを印加する
場合を考える。逆バイアスを印加すると、ショットキー
接合ならびにＰＮ接合から空乏層がひろがる。ショット
キー接合からの漏れ電流は、主に熱電子放出理論による
値と、接合界面近傍における電界強度に依存したバリア
ハイトの低下による電流の増加分できまる。通常のＭＰ
Ｓでは、Ｐ層から広がる空乏層のピンチオフ効果から、
ショットキー接合における電界強度の増加をある程度抑
えることができるが、その効果を出すには、ショットキ
ー接合の割合を小さくすることが必要である。しかしな
がら、この場合には、順バイアス時のホールの注入効率
は高くなってしまう。一方、本発明の場合には、ショッ
トキー接合の一部、特に電界強度の高い領域を酸化膜で
覆うことにより、そこからの逆漏れ電流を減少させるこ
とが可能となり、かつアノード注入効率を低く維持する
ことができる。
場合を考える。逆バイアスを印加すると、ショットキー
接合ならびにＰＮ接合から空乏層がひろがる。ショット
キー接合からの漏れ電流は、主に熱電子放出理論による
値と、接合界面近傍における電界強度に依存したバリア
ハイトの低下による電流の増加分できまる。通常のＭＰ
Ｓでは、Ｐ層から広がる空乏層のピンチオフ効果から、
ショットキー接合における電界強度の増加をある程度抑
えることができるが、その効果を出すには、ショットキ
ー接合の割合を小さくすることが必要である。しかしな
がら、この場合には、順バイアス時のホールの注入効率
は高くなってしまう。一方、本発明の場合には、ショッ
トキー接合の一部、特に電界強度の高い領域を酸化膜で
覆うことにより、そこからの逆漏れ電流を減少させるこ
とが可能となり、かつアノード注入効率を低く維持する
ことができる。
【００４１】また、逆回復時については、ＭＰＳと同じ
程度にアノードからのホールの注入効率を低減している
ため、逆回復時、特に、電流が逆向きになり空間電荷領
域がＰ+−Ｎ-接合領域に形成されるときの、空間電荷領
域を通り抜けるホール濃度が低くなり、逆回復ピーク電
流の減少が期待できる。また、ＰｉＮに比べて総キャリ
ア濃度を大幅に減らせるため、逆回復電荷も減少させる
ことができる。従って、逆回復ピーク電流Ｊｐｒが小さ
くなり、ソフトリカバリーとなる。
程度にアノードからのホールの注入効率を低減している
ため、逆回復時、特に、電流が逆向きになり空間電荷領
域がＰ+−Ｎ-接合領域に形成されるときの、空間電荷領
域を通り抜けるホール濃度が低くなり、逆回復ピーク電
流の減少が期待できる。また、ＰｉＮに比べて総キャリ
ア濃度を大幅に減らせるため、逆回復電荷も減少させる
ことができる。従って、逆回復ピーク電流Ｊｐｒが小さ
くなり、ソフトリカバリーとなる。
【００４２】実施の形態２．次に、本発明の実施の形態
２について説明する。図２（ａ）は、本発明の実施の形
態２に係る半導体装置としての整流素子の断面図であ
る。この実施の形態２では、絶縁用薄膜（酸化膜）６の
下に、アノード電極４とコンタクトしていないＰ+フロ
ート層８が形成されている。すなわち、このＰ+フロ一
ト層８は電気的にアノード電極４から浮いている。この
実施の形態２のその他の構成は、前記実施の形態１と同
様である。
２について説明する。図２（ａ）は、本発明の実施の形
態２に係る半導体装置としての整流素子の断面図であ
る。この実施の形態２では、絶縁用薄膜（酸化膜）６の
下に、アノード電極４とコンタクトしていないＰ+フロ
ート層８が形成されている。すなわち、このＰ+フロ一
ト層８は電気的にアノード電極４から浮いている。この
実施の形態２のその他の構成は、前記実施の形態１と同
様である。
【００４３】実施の形態３．次に、本発明の実施の形態
３について説明する。図２（ｂ）は、本発明の実施の形
態３に係る半導体装置としての整流素子の断面図であ
る。この実施の形態３では、図２（ｂ）に示すように、
絶縁用薄膜（酸化膜）６の下に、アノード電極４とコン
タクトしていないＰ+フロート層８が形成されている
が、このＰ+フロート層８の一部がアノード電極４にコ
ンタクトしている。この実施の形態３のその他の構成
は、前記実施の形態１と同様である。
３について説明する。図２（ｂ）は、本発明の実施の形
態３に係る半導体装置としての整流素子の断面図であ
る。この実施の形態３では、図２（ｂ）に示すように、
絶縁用薄膜（酸化膜）６の下に、アノード電極４とコン
タクトしていないＰ+フロート層８が形成されている
が、このＰ+フロート層８の一部がアノード電極４にコ
ンタクトしている。この実施の形態３のその他の構成
は、前記実施の形態１と同様である。
【００４４】本発明の実施の形態２及び実施の形態３の
構造では、逆バイアス時に酸化膜６下のＰ+フロート層
８からも空乏層がひろがるため、より強いピンチオフ効
果が生じ、ショットキー接合における電界強度をさらに
緩和することが可能となる。
構造では、逆バイアス時に酸化膜６下のＰ+フロート層
８からも空乏層がひろがるため、より強いピンチオフ効
果が生じ、ショットキー接合における電界強度をさらに
緩和することが可能となる。
【００４５】図３は、本発明の実施の形態１において、
半導体チップ表面のパターンを示した図である。図３
（ａ）は、第１積層構造（ＰｉＮ部）と第２積層構造
（ショットキー部）がストライプ状に分布する場合を示
している。図３（ｂ）は、第２積層構造（ショットキー
部）と第３積層構造（酸化膜部）とがストライプ状に分
布する場合を示している。図３（ｃ）は、第１積層構造
（ＰｉＮ部）と第２積層構造（ショットキー部）とがド
ットセル状に分布する場合を示している。図３（ｄ）
は、第２積層構造（ショットキー部）と第３積層構造
（酸化膜部）がドットセル状に分布する場合を示してい
る。
半導体チップ表面のパターンを示した図である。図３
（ａ）は、第１積層構造（ＰｉＮ部）と第２積層構造
（ショットキー部）がストライプ状に分布する場合を示
している。図３（ｂ）は、第２積層構造（ショットキー
部）と第３積層構造（酸化膜部）とがストライプ状に分
布する場合を示している。図３（ｃ）は、第１積層構造
（ＰｉＮ部）と第２積層構造（ショットキー部）とがド
ットセル状に分布する場合を示している。図３（ｄ）
は、第２積層構造（ショットキー部）と第３積層構造
（酸化膜部）がドットセル状に分布する場合を示してい
る。
【００４６】図７は、膜厚が７０Ωｃｍ／１２０μｍの
Ｎ-ドリフト層における、従来型ＰｉＮダイオードと従
来型ＭＰＳ、ＳＤ構造、そして本発明の実施の形態１及
び２において酸化膜厚を０．０５μｍおよび１．０μｍ
とした場合の各々における逆バイアス時の出力特性を比
較した図である。ここで、ＰｉＮ部のＰ+アノード層
は、表面濃度を７ｘ１０17／ｃｍ3、拡散深さを３μｍ
とした。従来型ＭＰＳのショットキー接合部面積比は５
０％、ＰｉＮ部は５０％である。本発明の実施の形態１
及び２の構造では、ショットキー部７が２５％、酸化膜
部６が２５％、ＰｉＮ部が５０％である。この図に示す
ように、従来のＭＰＳと本発明の実施の形態１とは、逆
漏れ電流がＰｉＮやＳＤよりも高い。これらの構造がシ
ョットキー接合を含むためである。この中で、本発明の
実施の形態２の逆漏れ電流が実施の形態１に比べて低い
のは、ショットキー接合７での電界強度がＰ+フロート
層８の存在により緩和されているためである（図８参
照）。しかしながら、何れの実施の形態においても、上
記スペックのウエハに対して十分な耐圧を示している。
Ｎ-ドリフト層における、従来型ＰｉＮダイオードと従
来型ＭＰＳ、ＳＤ構造、そして本発明の実施の形態１及
び２において酸化膜厚を０．０５μｍおよび１．０μｍ
とした場合の各々における逆バイアス時の出力特性を比
較した図である。ここで、ＰｉＮ部のＰ+アノード層
は、表面濃度を７ｘ１０17／ｃｍ3、拡散深さを３μｍ
とした。従来型ＭＰＳのショットキー接合部面積比は５
０％、ＰｉＮ部は５０％である。本発明の実施の形態１
及び２の構造では、ショットキー部７が２５％、酸化膜
部６が２５％、ＰｉＮ部が５０％である。この図に示す
ように、従来のＭＰＳと本発明の実施の形態１とは、逆
漏れ電流がＰｉＮやＳＤよりも高い。これらの構造がシ
ョットキー接合を含むためである。この中で、本発明の
実施の形態２の逆漏れ電流が実施の形態１に比べて低い
のは、ショットキー接合７での電界強度がＰ+フロート
層８の存在により緩和されているためである（図８参
照）。しかしながら、何れの実施の形態においても、上
記スペックのウエハに対して十分な耐圧を示している。
【００４７】図８の（ａ）は従来型ＭＰＳ、（ｂ），
（ｃ）は本発明の実施の形態１の構造において酸化膜厚
が０．０５μｍ、１．０μｍ、そして（ｄ）は本発明の
実施の形態２の構造において酸化膜厚が１．０μｍのそ
れぞれの場合において、逆バイアス電圧１２００Ｖの時
の電界強度分布を示した図である。従来型ＭＰＳおよび
本発明の実施の形態１の構造において酸化膜厚が５００
Åのように薄い場合には、電界強度分布に違いは無い。
酸化膜厚が１．０μｍのように厚い場合には、ショット
キー接合７と酸化膜６の境界部で電界強度が大きくな
る。これは、酸化膜厚が厚くなると、等電位線の酸化膜
端における曲率ｇｒａｄφが大きくなるためである。一
方、本発明の実施の形態２の構造の場合には、酸化膜厚
が厚い（１．０μｍ）にもかかわらず電界強度は大きく
なってはいない。これは、酸化膜６の下にあるＰ+フロ
ート層８からも空乏層が広がり、ショットキー接合７下
での空乏層のピンチオフ効果がさらに大きくなるためで
ある。
（ｃ）は本発明の実施の形態１の構造において酸化膜厚
が０．０５μｍ、１．０μｍ、そして（ｄ）は本発明の
実施の形態２の構造において酸化膜厚が１．０μｍのそ
れぞれの場合において、逆バイアス電圧１２００Ｖの時
の電界強度分布を示した図である。従来型ＭＰＳおよび
本発明の実施の形態１の構造において酸化膜厚が５００
Åのように薄い場合には、電界強度分布に違いは無い。
酸化膜厚が１．０μｍのように厚い場合には、ショット
キー接合７と酸化膜６の境界部で電界強度が大きくな
る。これは、酸化膜厚が厚くなると、等電位線の酸化膜
端における曲率ｇｒａｄφが大きくなるためである。一
方、本発明の実施の形態２の構造の場合には、酸化膜厚
が厚い（１．０μｍ）にもかかわらず電界強度は大きく
なってはいない。これは、酸化膜６の下にあるＰ+フロ
ート層８からも空乏層が広がり、ショットキー接合７下
での空乏層のピンチオフ効果がさらに大きくなるためで
ある。
【００４８】図９は、図８において、アノード側表面か
ら０．０５μｍの深さにて水平方向に分布する電界強度
を示した図である。この図から明らかなように、酸化膜
厚を厚くすると、電界強度は、先に述べたように、ショ
ットキー接合７と酸化膜６との境界（ｘ＝４０μｍ）で
大きくなる。しかしながら、酸化膜６をつける場合、従
来型ＭＰＳにおいて高い電界強度の部分を酸化膜６で覆
うため、その部分からの電子の流入を無くすることがで
きる。従って、本発明によれば、逆バイアス電圧を大き
くするとき、電界強度の増加によるバリアハイトの低下
に起因した逆漏れ電流の増加を低減させることが可能と
なる。
ら０．０５μｍの深さにて水平方向に分布する電界強度
を示した図である。この図から明らかなように、酸化膜
厚を厚くすると、電界強度は、先に述べたように、ショ
ットキー接合７と酸化膜６との境界（ｘ＝４０μｍ）で
大きくなる。しかしながら、酸化膜６をつける場合、従
来型ＭＰＳにおいて高い電界強度の部分を酸化膜６で覆
うため、その部分からの電子の流入を無くすることがで
きる。従って、本発明によれば、逆バイアス電圧を大き
くするとき、電界強度の増加によるバリアハイトの低下
に起因した逆漏れ電流の増加を低減させることが可能と
なる。
【００４９】図１０、図１２および図１４は、従来型Ｍ
ＰＳ、ＳＤ、本発明の第１構造（酸化膜厚０．０５μm
m）の各々における、順方向電流が２００Ａ／ｃｍ2のと
きのホール密度分布を示した図である。さらに、図１
１、図１３および図１５は、図１０，図１２および図１
４のそれぞれにおいて、ＰｉＮ側の端、およびその逆側
（従来型ＭＰＳではショットキー接合側の端、ＳＤでは
酸化膜側の端）を、深さ方向に切った時の断面のホール
濃度分布について示した図であり、特に本発明の実施の
形態１の構造については、さらに内部のショットキー領
域についてもその断面のホール分布を示している。従来
型ＭＰＳでは、ショットキー接合７の部分でホール濃度
が減少しているのが分かる。一方、ＳＤ構造の場合、酸
化膜６で覆われている領域では、ＰｉＮ部に比べてホー
ル濃度は減少しているものの、従来型ＭＰＳに較べて高
濃度のホールが分布する。これは、酸化膜６がホールを
ブロックする役割をするため、酸化膜下でキャリアが蓄
積することによる。一方、本発明では、酸化膜６がある
にもかかわらず、その近傍のホール濃度はショットキー
領域と同じオーダーの低い濃度で分布していることが分
かる。
ＰＳ、ＳＤ、本発明の第１構造（酸化膜厚０．０５μm
m）の各々における、順方向電流が２００Ａ／ｃｍ2のと
きのホール密度分布を示した図である。さらに、図１
１、図１３および図１５は、図１０，図１２および図１
４のそれぞれにおいて、ＰｉＮ側の端、およびその逆側
（従来型ＭＰＳではショットキー接合側の端、ＳＤでは
酸化膜側の端）を、深さ方向に切った時の断面のホール
濃度分布について示した図であり、特に本発明の実施の
形態１の構造については、さらに内部のショットキー領
域についてもその断面のホール分布を示している。従来
型ＭＰＳでは、ショットキー接合７の部分でホール濃度
が減少しているのが分かる。一方、ＳＤ構造の場合、酸
化膜６で覆われている領域では、ＰｉＮ部に比べてホー
ル濃度は減少しているものの、従来型ＭＰＳに較べて高
濃度のホールが分布する。これは、酸化膜６がホールを
ブロックする役割をするため、酸化膜下でキャリアが蓄
積することによる。一方、本発明では、酸化膜６がある
にもかかわらず、その近傍のホール濃度はショットキー
領域と同じオーダーの低い濃度で分布していることが分
かる。
【００５０】この理由については、以下のように考える
ことができる。従来のＳＤ構造では、酸化膜６で覆われ
ている領域は、Ｐ層とつながっており、かつＰ層はアノ
ード電極４とコンタクトしているので、Ｐ層からＮ-層
へ注入されるホールは、拡散長の長さ応じて濃度を指数
関数的に減衰させながら酸化膜６下へ到達する。しかし
ながら、中性条件を満たすべく電子もこの酸化膜６下の
領域に存在しており、さらに酸化膜６でキャリアがブロ
ックされているため、結果としてこの領域でキャリアが
蓄積する。従って、ＳＤ構造では、Ｐ層が存在しないに
もかかわらず、酸化膜６下でキャリア濃度はそれほど減
衰しない。一方、本発明の場合、Ｐ層と酸化膜６領域と
の間にショットキー接合７領域が存在するので、ホール
はＰ層から注入されるが、ショットキー接合７からは注
入されないため、ホール濃度はこの領域で、ＳＤ構造の
場合に比べて強く減衰する。このため、隣の酸化膜下へ
はホールが到達せず、中性条件を満たすための電子もこ
の領域に存在する必要が無くなる。従って、酸化膜６下
におけるキャリアの蓄積効果は生じないため、この領域
のキャリア濃度はショットキー接合７領域と同じオーダ
ーの低い濃度で分布できる。
ことができる。従来のＳＤ構造では、酸化膜６で覆われ
ている領域は、Ｐ層とつながっており、かつＰ層はアノ
ード電極４とコンタクトしているので、Ｐ層からＮ-層
へ注入されるホールは、拡散長の長さ応じて濃度を指数
関数的に減衰させながら酸化膜６下へ到達する。しかし
ながら、中性条件を満たすべく電子もこの酸化膜６下の
領域に存在しており、さらに酸化膜６でキャリアがブロ
ックされているため、結果としてこの領域でキャリアが
蓄積する。従って、ＳＤ構造では、Ｐ層が存在しないに
もかかわらず、酸化膜６下でキャリア濃度はそれほど減
衰しない。一方、本発明の場合、Ｐ層と酸化膜６領域と
の間にショットキー接合７領域が存在するので、ホール
はＰ層から注入されるが、ショットキー接合７からは注
入されないため、ホール濃度はこの領域で、ＳＤ構造の
場合に比べて強く減衰する。このため、隣の酸化膜下へ
はホールが到達せず、中性条件を満たすための電子もこ
の領域に存在する必要が無くなる。従って、酸化膜６下
におけるキャリアの蓄積効果は生じないため、この領域
のキャリア濃度はショットキー接合７領域と同じオーダ
ーの低い濃度で分布できる。
【００５１】ここで注目すべき点は、以下の通りであ
る。従来型ＭＰＳと本発明品とを比べるとき、ＰｉＮ部
の面積比は双方とも同じ（５０％）である。一方、本発
明品のショットキー比率は２５％であり、従来型ＭＰＳ
（５０％）の半分である。すなわち、ショットキー比率
を小さくしているにもかかわらず、ホールの注入が同程
度に抑制できていることである。
る。従来型ＭＰＳと本発明品とを比べるとき、ＰｉＮ部
の面積比は双方とも同じ（５０％）である。一方、本発
明品のショットキー比率は２５％であり、従来型ＭＰＳ
（５０％）の半分である。すなわち、ショットキー比率
を小さくしているにもかかわらず、ホールの注入が同程
度に抑制できていることである。
【００５２】以上のことは、逆回復特性にも反映してい
る。図１６は、従来型ＰｉＮ、従来型ＭＰＳ、本発明の
実施の形態１の構造（０．０５μｍ、１．０μｍ）、Ｓ
Ｄ構造の各々における逆回復波形を示した図である。本
発明品は、酸化膜厚によらず、従来型ＭＰＳと同等の特
性を示している。すなわち、リカバリーはソフト（緩や
か）であり、蓄積電荷も小さい。しかも、本発明品はシ
ョットキー部の比率が従来品の半分になっている。これ
は、前述の通り、本発明品のアノード注入効率が従来型
ＭＰＳと同じ割合で低減されているために、アノード電
極側のホール濃度が低く、蓄積電荷も少なくなったため
である。一方、従来型ＰｉＮおよびＳＤ構造は逆回復ピ
ーク電流が大きくなり、リカバリーもハード（急激）な
ためスパイク電圧が大きくなっている。
る。図１６は、従来型ＰｉＮ、従来型ＭＰＳ、本発明の
実施の形態１の構造（０．０５μｍ、１．０μｍ）、Ｓ
Ｄ構造の各々における逆回復波形を示した図である。本
発明品は、酸化膜厚によらず、従来型ＭＰＳと同等の特
性を示している。すなわち、リカバリーはソフト（緩や
か）であり、蓄積電荷も小さい。しかも、本発明品はシ
ョットキー部の比率が従来品の半分になっている。これ
は、前述の通り、本発明品のアノード注入効率が従来型
ＭＰＳと同じ割合で低減されているために、アノード電
極側のホール濃度が低く、蓄積電荷も少なくなったため
である。一方、従来型ＰｉＮおよびＳＤ構造は逆回復ピ
ーク電流が大きくなり、リカバリーもハード（急激）な
ためスパイク電圧が大きくなっている。
【００５３】逆回復特性（例えば逆回復ピーク電流）に
対して、本発明におけるショットキー接合領域の面積と
酸化膜領域の面積の比は、大きく影響を及ぼす。
対して、本発明におけるショットキー接合領域の面積と
酸化膜領域の面積の比は、大きく影響を及ぼす。
【００５４】図１７は、本発明の実施の形態１におい
て、第２積層構造の面積Ｗｓおよび第３積層構造の面積
Ｗｏｘの合計（Ｗｓ十Ｗｏｘ）に対する第２積層構造の
面積Ｗｓの割合（Ｗｓ／（Ｗｓ＋Ｗｏｘ））に対する、
逆回復ピーク電流Ｊｐｒの依存性を示した図である。こ
こで、第１積層構造の活性領域におけるＷｐ（半導体基
板のアノード電極側表面における第１積層構造の面積）
の面積比（Ｗｐ／（Ｗｐ十Ｗｓ＋Ｗｏｘ））が２０〜８
０％の場合についても表示している。
て、第２積層構造の面積Ｗｓおよび第３積層構造の面積
Ｗｏｘの合計（Ｗｓ十Ｗｏｘ）に対する第２積層構造の
面積Ｗｓの割合（Ｗｓ／（Ｗｓ＋Ｗｏｘ））に対する、
逆回復ピーク電流Ｊｐｒの依存性を示した図である。こ
こで、第１積層構造の活性領域におけるＷｐ（半導体基
板のアノード電極側表面における第１積層構造の面積）
の面積比（Ｗｐ／（Ｗｐ十Ｗｓ＋Ｗｏｘ））が２０〜８
０％の場合についても表示している。
【００５５】さらに、第１８図はストライプ構造の場合
のＷｐ、ＷｓおよびＷｏｘについて示した図であるが、
ドットセル構造の場合でも同様の議論が成り立つ。図１
７において、Ｗｐの面積比が５０％の場合、比（Ｗｓ／
（Ｗｓ十Ｗｏｘ））が２０％より小さくなると、逆回復
ピーク電流Ｊｐｒは増加する。これは、第２積層構造の
面積Ｗｓの幅がキャリアの拡散長ＬｐまたはＬｎよりも
はるかに短くなるため、ショットキー接合の効果が小さ
くなり、Ｐ+アノード層１からのホール注入効率が高く
なるためである。ここで、比（Ｗｓ／（Ｗｓ十Ｗｏ
ｘ））が０％のときは、ＳＤ構造となる。一方、この比
が２０％以上の場合、逆回復ピーク電流Ｊｐｒは低くな
り、かつこの比に依存しなくなる。これは、本発明品は
前述のように、従来型ＭＰＳ構造（比が１００％に相
当）と同等の特性を示すためである。従って、比Ｗｓ／
（Ｗｓ＋Ｗｏｘ）が２０％以上であることが、良好な逆
回復特性を示すために必要である。一方、Ｗｐの比（Ｗ
ｐ／（Ｗｐ十Ｗｓ＋Ｗｏｘ））が７５％より小さいと、
逆回復ピーク電流Ｊｐｒが十分に小さくなる。従って、
この比が７５％以下であることが望ましい。
のＷｐ、ＷｓおよびＷｏｘについて示した図であるが、
ドットセル構造の場合でも同様の議論が成り立つ。図１
７において、Ｗｐの面積比が５０％の場合、比（Ｗｓ／
（Ｗｓ十Ｗｏｘ））が２０％より小さくなると、逆回復
ピーク電流Ｊｐｒは増加する。これは、第２積層構造の
面積Ｗｓの幅がキャリアの拡散長ＬｐまたはＬｎよりも
はるかに短くなるため、ショットキー接合の効果が小さ
くなり、Ｐ+アノード層１からのホール注入効率が高く
なるためである。ここで、比（Ｗｓ／（Ｗｓ十Ｗｏ
ｘ））が０％のときは、ＳＤ構造となる。一方、この比
が２０％以上の場合、逆回復ピーク電流Ｊｐｒは低くな
り、かつこの比に依存しなくなる。これは、本発明品は
前述のように、従来型ＭＰＳ構造（比が１００％に相
当）と同等の特性を示すためである。従って、比Ｗｓ／
（Ｗｓ＋Ｗｏｘ）が２０％以上であることが、良好な逆
回復特性を示すために必要である。一方、Ｗｐの比（Ｗ
ｐ／（Ｗｐ十Ｗｓ＋Ｗｏｘ））が７５％より小さいと、
逆回復ピーク電流Ｊｐｒが十分に小さくなる。従って、
この比が７５％以下であることが望ましい。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
カソード電極にコンタクトしている第１導電型カソード
層と、前記第１導電型カソード層に隣接し、かつ該第１
導電型カソード層よりも低不純物濃度である第１導電型
ドリフト層と、前記第１導電型ドリフト層に隣接し、か
つ該第１導電型ドリフト層よりも高不純物濃度でアノー
ド電極にコンタクトしている第２導電型アノード層とを
有する第１積層構造と、前記第１導電型ドリフト層２と
前記アノード電極４とがショットキー接合をなしている
第２積層構造と、前記第１導電型ドリフト層２と前記ア
ノード電極４との間に絶縁用薄膜７が形成されている第
３積層構造とを備え、前記第２積層構造が前記第１積層
構造および前記第３積層構造と並列に、かつそれらの中
間となるように配置される構成としたので、アノード電
極に順方向のバイアスを加えた場合、定格電流では、第
２積層構造におけるショットキー接合近傍のキャリア濃
度は、第１積層構造の同じ深さにおける濃度に比べて極
めて小さく、アノード電極からのホール注入効率は低減
される。また、第１積層構造と第３積層構造の間にショ
ットキー接合領域（第２積層構造）があるため、第２導
電型アノード層（Ｐ+アノード層）から注入されたホー
ルが第３積層構造へ到達しにくくなり、第３積層構造で
のキャリア濃度は、酸化膜があるにもかかわらず、その
近傍では極めて小さくなる。
カソード電極にコンタクトしている第１導電型カソード
層と、前記第１導電型カソード層に隣接し、かつ該第１
導電型カソード層よりも低不純物濃度である第１導電型
ドリフト層と、前記第１導電型ドリフト層に隣接し、か
つ該第１導電型ドリフト層よりも高不純物濃度でアノー
ド電極にコンタクトしている第２導電型アノード層とを
有する第１積層構造と、前記第１導電型ドリフト層２と
前記アノード電極４とがショットキー接合をなしている
第２積層構造と、前記第１導電型ドリフト層２と前記ア
ノード電極４との間に絶縁用薄膜７が形成されている第
３積層構造とを備え、前記第２積層構造が前記第１積層
構造および前記第３積層構造と並列に、かつそれらの中
間となるように配置される構成としたので、アノード電
極に順方向のバイアスを加えた場合、定格電流では、第
２積層構造におけるショットキー接合近傍のキャリア濃
度は、第１積層構造の同じ深さにおける濃度に比べて極
めて小さく、アノード電極からのホール注入効率は低減
される。また、第１積層構造と第３積層構造の間にショ
ットキー接合領域（第２積層構造）があるため、第２導
電型アノード層（Ｐ+アノード層）から注入されたホー
ルが第３積層構造へ到達しにくくなり、第３積層構造で
のキャリア濃度は、酸化膜があるにもかかわらず、その
近傍では極めて小さくなる。
【００５７】また、ダイオードに逆バイアスを印加する
場合には、ショットキー接合ならびにＰＮ接合から空乏
層がひろがるが、本発明によれば、ショットキー接合の
一部、特に電界強度の高い領域を酸化膜で覆うことによ
り、そこからの逆漏れ電流を減少させることが可能とな
り、かつアノード注入効率を低く維持することができ
る。
場合には、ショットキー接合ならびにＰＮ接合から空乏
層がひろがるが、本発明によれば、ショットキー接合の
一部、特に電界強度の高い領域を酸化膜で覆うことによ
り、そこからの逆漏れ電流を減少させることが可能とな
り、かつアノード注入効率を低く維持することができ
る。
【００５８】さらに、逆回復時については、ＭＰＳと同
じ程度にアノードからのホールの注入効率を低減してい
るため、逆回復時の空間電荷領域を通り抜けるホール濃
度が低くなり、逆回復ピーク電流が減少する。また、Ｐ
ｉＮに比べて総キャリア濃度を大幅に減らせるため、逆
回復電荷も減少させることができ、従って、逆回復ピー
ク電流Ｊｐｒが小さくなり、ソフトリカバリーを実現す
ることができる。
じ程度にアノードからのホールの注入効率を低減してい
るため、逆回復時の空間電荷領域を通り抜けるホール濃
度が低くなり、逆回復ピーク電流が減少する。また、Ｐ
ｉＮに比べて総キャリア濃度を大幅に減らせるため、逆
回復電荷も減少させることができ、従って、逆回復ピー
ク電流Ｊｐｒが小さくなり、ソフトリカバリーを実現す
ることができる。
【００５９】この結果、従来よりも良好なリカバリー特
性と低い漏れ電流を示す半導体素子を提供することが可
能となる。
性と低い漏れ電流を示す半導体素子を提供することが可
能となる。
【図１】本発明の実施の形態１に係る半導体装置の断面
図である。
図である。
【図２】（ａ）は本発明の実施の形態２に係る半導体装
置の断面図、（ｂ）は本発明の実施の形態３に係る半導
体装置の断面図である。
置の断面図、（ｂ）は本発明の実施の形態３に係る半導
体装置の断面図である。
【図３】本発明の実施の形態１に係る半導体装置の表面
パターンを表す図である。
パターンを表す図である。
【図４】従来のＰｉＮ構造の断面図である。
【図５】従来のＭＰＳ構造の断面図である。
【図６】従来のＳＤ構造の断面図である。
【図７】本発明の実施の形態の逆バイアス出力特性と従
来例の逆バイアス出力特性との比較を示す図である。
来例の逆バイアス出力特性との比較を示す図である。
【図８】（ａ）〜（ｄ）は本発明の実施の形態の逆バイ
アス印加時の電界強度分布と従来例の逆バイアス印加時
の電界強度分布との比較を示す図である。
アス印加時の電界強度分布と従来例の逆バイアス印加時
の電界強度分布との比較を示す図である。
【図９】本発明の実施の形態の逆バイアス印加時の電界
強度分布（断面）と従来例の逆バイアス印加時の電界強
度分布との比較を示す図である。
強度分布（断面）と従来例の逆バイアス印加時の電界強
度分布との比較を示す図である。
【図１０】従来型ＭＰＳの順方向導通時のホール密度分
布を示す図である。
布を示す図である。
【図１１】従来型ＭＰＳの順方向導通時のホール密度分
布（断面）を示す図である。
布（断面）を示す図である。
【図１２】従来型ＳＤの順方向導通時のホール密度分布
を示す図である。
を示す図である。
【図１３】従来型ＳＤの順方向導通時のホール密度分布
（断面）を示す図である。
（断面）を示す図である。
【図１４】本発明の実施の形態の順方向導通時のホール
密度分布を示す図である。
密度分布を示す図である。
【図１５】本発明の実施の形態の順方向導通時のホール
密度分布（断面）を示す図である。
密度分布（断面）を示す図である。
【図１６】本発明の実施の形態の逆回復波形と従来例の
逆回復波形との比較を示す図である。
逆回復波形との比較を示す図である。
【図１７】本発明の実施の形態１における逆回復ピーク
電流のショットキー比依存性を示す図である。
電流のショットキー比依存性を示す図である。
【図１８】本発明の実施の形態１の構造の断面に各パラ
メータを追加した図である。
メータを追加した図である。
１ Ｐ+アノード層 ２ Ｎ-ドリフト層 ３ Ｎ+カソード層 ４ アノード電極 ５ カソード電極 ６ 絶縁用薄膜 ７ ショットキー接合 ８ Ｐ+フロート層
Claims (13)
- 【請求項１】 半導体基板の両面に、一対のカソード電
極およびアノード電極を有する半導体装置において、 前記カソード電極にコンタクトしている第１導電型カソ
ード層と、前記第１導電型カソード層に隣接し、かつカ
ソード層よりも低不純物濃度である第１導電型ドリフト
層と、前記第１導電型ドリフト層に隣接し、かつ該第１
導電型ドリフト層よりも高不純物濃度で前記アノード電
極にコンタクトしている第２導電型アノード層とを有す
る第１積層構造と、 前記第１導電型ドリフト層と前記アノード電極とがショ
ットキー接合をなしている第２積層構造と、 前記第１導電型ドリフト層と前記アノード電極との間に
絶縁用薄膜が形成されている第３積層構造と、 を備え、 前記第２積層構造が前記第１積層構造および前記第３積
層構造と並列に、かつそれらの中間となるように配置さ
れることを特徴とする半導体装置。 - 【請求項２】 前記第３積層構造において、前記第１導
電型ドリフト層と前記絶縁用薄膜との間に、前記第１導
電型ドリフト層よりも高濃度の第２導電型フロート層が
形成されており、この第２導電型フロート層は前記アノ
ード電極とコンタクトせずに電気的に浮いていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第３積層構造において、前記第１導
電型ドリフト層と前記絶縁用薄膜との間に、前記第１導
電型ドリフト層よりも高濃度の第２導電型フロート層が
形成されており、この第２導電型フロート層の一部が前
記アノード電極とコンタクトしていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項４】 前記第１積層構造と前記第２積層構造と
がストライプ状に配置されていることを特徴とする請求
項１乃至３の何れかに記載の半導体装置。 - 【請求項５】 前記第２積層構造と前記第３積層構造と
がストライプ状に配置されていることを特徴とする請求
項１乃至３の何れかに記載の半導体装置。 - 【請求項６】 前記第１積層構造と前記第２積層構造と
がドットセル状に配置されていることを特徴とする請求
項１乃至３の何れかに記載の半導体装置。 - 【請求項７】 前記第２積層構造と前記第３積層構造が
ドットセル状に配置されていることを特徴とする請求項
１乃至３の何れかに記載の半導体装置。 - 【請求項８】 前記半導体基板の一方の主面において前
記アノード電極が接触しているか若しくは覆われている
領域を活性領域とし、それ以外の領域を終端領域とした
ときに、前記半導体基板のアノード電極側表面における
前記第１積層構造の面積をＷｐとし、前記半導体基板の
アノード電極側表面における前記第２積層構造の面積を
Ｗｓとし、前記半導体基板のアノード電極側表面におけ
る前記第３積層構造の面積をＷｏｘとしたとき、前記半
導体基板のアノード電極側表面における前記第２積層構
造の面積の比（Ｗｓ／（Ｗｓ＋Ｗｏｘ））が、前記終端
領域を除いた活性領域において前記第１積層構造を除い
た領域の２０％以上、すなわち ０．２≦Ｗｓ／（Ｗｓ＋Ｗｏｘ） （１） であることを特徴とする請求項１乃至３の何れかに記載
の半導体装置。 - 【請求項９】 前記半導体基板の一方の主面において前
記アノード電極が接触しているか若しくは覆われている
領域を活性領域とし、それ以外の領域を終端領域とした
ときに、前記半導体基板のアノード電極側表面における
前記第１積層構造の面積をＷｐとし、前記半導体基板の
アノード電極側表面における前記第２積層構造の面積を
Ｗｓとし、前記半導体基板のアノード電極側表面におけ
る前記第３積層構造の面積をＷｏｘとしたとき、前記半
導体基板のアノード電極側表面における前記第１積層構
造の面積Ｗｐの比（Ｗｐ／（Ｗｐ＋Ｗｓ十Ｗｏｘ））
が、前記終端領域を除いた活性領域において７５％以
下、すなわち Ｗｐ／（Ｗｐ＋Ｗｓ十Ｗｏｘ）≦０．７５ （２） であることを特徴とする請求項１乃至３の何れかに記載
の半導体装置。 - 【請求項１０】 前記第３積層構造における前記絶縁用
薄膜がシリコン酸化膜であることを特徴とする請求項１
乃至３の何れかに記載の半導体装置。 - 【請求項１１】 前記第３積層構造におけるシリコン酸
化膜の厚さが、０．０１μｍ〜１０μｍであることを特
徴とする請求項１０に記載の半導体装置。 - 【請求項１２】 前記第３積層構造における前記絶縁用
薄膜がポリイミドであることを特徴とする請求項１乃至
３の何れかに記載の半導体装置。 - 【請求項１３】 前記第３積層構造におけるポリイミド
薄膜の厚さが、０．０１μｍ〜１０μｍであることを特
徴とする請求項１２に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35261699A JP2001168351A (ja) | 1999-12-13 | 1999-12-13 | 半導体装置 |
| US09/730,020 US6465874B2 (en) | 1999-12-13 | 2000-12-05 | Power semiconductor rectifier having schottky contact combined with insulation film |
| DE10060506A DE10060506A1 (de) | 1999-12-13 | 2000-12-06 | Halbleiterbauelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35261699A JP2001168351A (ja) | 1999-12-13 | 1999-12-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168351A true JP2001168351A (ja) | 2001-06-22 |
Family
ID=18425273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35261699A Withdrawn JP2001168351A (ja) | 1999-12-13 | 1999-12-13 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6465874B2 (ja) |
| JP (1) | JP2001168351A (ja) |
| DE (1) | DE10060506A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017027977A (ja) * | 2015-07-16 | 2017-02-02 | 富士電機株式会社 | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844251B2 (en) * | 2001-03-23 | 2005-01-18 | Krishna Shenai | Method of forming a semiconductor device with a junction termination layer |
| TW587345B (en) * | 2003-02-21 | 2004-05-11 | Toppoly Optoelectronics Corp | Method and structure of diode |
| JP5565895B2 (ja) * | 2008-03-26 | 2014-08-06 | 日産自動車株式会社 | 半導体装置 |
| JP2010098189A (ja) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | 半導体装置 |
| US8937319B2 (en) * | 2011-03-07 | 2015-01-20 | Shindengen Electric Manufacturing Co., Ltd. | Schottky barrier diode |
| KR101654223B1 (ko) * | 2012-04-13 | 2016-09-05 | 미쓰비시덴키 가부시키가이샤 | 다이오드 |
| CN102709317B (zh) * | 2012-06-07 | 2014-12-03 | 电子科技大学 | 一种低开启电压二极管 |
| CN106558623A (zh) * | 2015-09-25 | 2017-04-05 | 比亚迪股份有限公司 | 快恢复二极管及快恢复二极管的制造方法 |
| CN113471302B (zh) * | 2021-07-09 | 2022-10-14 | 弘大芯源(深圳)半导体有限公司 | 一种带内外电位保护环的肖特基二极管 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641174A (en) | 1983-08-08 | 1987-02-03 | General Electric Company | Pinch rectifier |
| US5278443A (en) * | 1990-02-28 | 1994-01-11 | Hitachi, Ltd. | Composite semiconductor device with Schottky and pn junctions |
| JPH04236463A (ja) | 1991-01-18 | 1992-08-25 | Shindengen Electric Mfg Co Ltd | ショットキバリア半導体装置 |
| US5608244A (en) * | 1992-04-28 | 1997-03-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor diode with reduced recovery current |
| JP2809253B2 (ja) * | 1992-10-02 | 1998-10-08 | 富士電機株式会社 | 注入制御型ショットキーバリア整流素子 |
| JPH07147418A (ja) | 1993-11-25 | 1995-06-06 | Fuji Electric Co Ltd | ダイオード |
| US5859465A (en) | 1996-10-15 | 1999-01-12 | International Rectifier Corporation | High voltage power schottky with aluminum barrier metal spaced from first diffused ring |
| JP3876538B2 (ja) * | 1998-07-27 | 2007-01-31 | 日産自動車株式会社 | 双極性整流素子 |
| US6252288B1 (en) * | 1999-01-19 | 2001-06-26 | Rockwell Science Center, Llc | High power trench-based rectifier with improved reverse breakdown characteristic |
-
1999
- 1999-12-13 JP JP35261699A patent/JP2001168351A/ja not_active Withdrawn
-
2000
- 2000-12-05 US US09/730,020 patent/US6465874B2/en not_active Expired - Lifetime
- 2000-12-06 DE DE10060506A patent/DE10060506A1/de not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017027977A (ja) * | 2015-07-16 | 2017-02-02 | 富士電機株式会社 | 半導体装置 |
| US10229970B2 (en) | 2015-07-16 | 2019-03-12 | Fuji Electric Co., Ltd. | Semiconductor device having schottky electrode connected to anode region |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10060506A1 (de) | 2001-06-21 |
| US6465874B2 (en) | 2002-10-15 |
| US20010015445A1 (en) | 2001-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3968912B2 (ja) | ダイオード | |
| US9312334B2 (en) | Semiconductor component | |
| JP3444081B2 (ja) | ダイオード及び電力変換装置 | |
| US8508016B2 (en) | Bipolar punch-through semiconductor device and method for manufacturing such a semiconductor device | |
| JP2011146682A (ja) | 半導体装置 | |
| JP2007324539A (ja) | トレンチ型絶縁ゲート半導体装置 | |
| JP5135666B2 (ja) | 電力変換装置 | |
| US11967638B2 (en) | Segmented power diode structure with improved reverse recovery | |
| JP2001168351A (ja) | 半導体装置 | |
| JP5017850B2 (ja) | 電力用半導体装置およびそれを用いた電力変換装置 | |
| KR200470297Y1 (ko) | 쇼트키 다이오드 구조 | |
| CN113632238A (zh) | 半导体装置 | |
| JP2000150859A (ja) | ダイオード | |
| CN111092114A (zh) | 半导体装置及半导体装置的制造方法 | |
| JP2001203372A (ja) | 半導体装置 | |
| JP4802430B2 (ja) | 半導体素子 | |
| JP5077508B2 (ja) | 半導体装置およびその製造方法 | |
| JP2019220722A (ja) | 半導体素子 | |
| WO2022224840A1 (ja) | 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法 | |
| JP2007243212A (ja) | 半導体装置およびそれを用いた電力変換装置 | |
| WO2010142342A1 (en) | Power semiconductor device | |
| JP2002118115A (ja) | 半導体装置およびその製造方法 | |
| KR100297704B1 (ko) | 중첩된웰영역을갖는전력용반도체소자 | |
| JP2023121077A (ja) | 半導体装置 | |
| CN114899241A (zh) | 一种具有低开启电压的氧化镓二极管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |