WO2022224840A1 - 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法 - Google Patents

半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法 Download PDF

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智之 三好
克明 齊藤
智康 古川
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株式会社日立パワーデバイス
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    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions

Definitions

  • the present invention relates to the structure of a semiconductor device and its manufacturing method, and in particular to a technique effectively applied to a power semiconductor device for power control.
  • IGBT Insulated Gate Bipolar Transistor
  • FIG. 20 shows a partial circuit diagram of a typical inverter.
  • a diode 99 is connected in anti-parallel with the IGBT 97 having an insulated gate terminal 98 .
  • the inverter is supplied with power from a DC power supply 96, and a voltage is applied to an insulated gate terminal 98 of an IGBT 97 to repeat turn-on and turn-off at high speed, thereby controlling the power supplied to an inductive load 95 connected thereto.
  • the inductive load 95 is, for example, a motor (electric motor).
  • the IGBT 97 and diode 99 generate conduction loss during conduction and switching loss during switching, so it is necessary to reduce the conduction loss and switching loss of the IGBT 97 and diode 99 in order to make the inverter smaller and more efficient.
  • the switching loss consists of turn-on loss and turn-off loss generated from the IGBT 97 and recovery loss generated from the diode 99 during turn-on.
  • FIG. 21 is a cross-sectional view of the IGBT described in Patent Document 1. Both the gate Gs and the gate Gc have a trench shape.
  • a high voltage is applied to the emitter electrode 7 to the insulated gate electrode 91 of the gate Gs and the insulated gate electrode 92 of the gate Gc, the p-type well layer An electron layer, which is an inversion layer, is generated at the gate electrode interface of 2 .
  • the electron layer formed on the surfaces of the insulated gate electrode (Gs) 91 and the insulated gate electrode (Gc) 92 is removed from the emitter electrode 7.
  • electron carriers are injected into the n-type drift layer 1
  • hole carriers are extracted from the p-type collector layer 4
  • conductivity modulation occurs inside the n-type drift layer 1
  • the IGBT becomes conductive.
  • a voltage lower than the threshold voltage that does not form an inversion layer at the interface of the gate electrode of the p-type well layer 2 is applied to the gate.
  • a power loss called turn-off loss occurs due to the current generated at that time and the reverse voltage applied to the emitter electrode 7 and the collector electrode 8 .
  • a voltage lower than the threshold voltage is applied to one of the insulating gate electrodes (Gc) 92 prior to the insulating gate electrode (Gs) 91 immediately before turn-off.
  • Gc insulating gate electrode
  • Gs insulating gate electrode
  • the voltage accumulated in the n ⁇ type drift layer 1 is It is a technology that can dynamically control the carrier concentration in the capacitor, and can reduce the loss that occurs at turn-off.
  • Patent Document 2 discloses a technique in which the injection efficiency of the collector is different.
  • a technique related to a structure in which two IGBTs are connected in parallel is known.
  • FIG. 22 is a circuit diagram of the IGBT described in Patent Document 2.
  • the IGBT is composed of two IGBTs 33 and 34 with different structures, which are connected in parallel to perform the switching function of the IGBT.
  • the two IGBTs 33 and 34 have separate structures of the IGBT 33 with high carrier injection efficiency and low on-voltage and the IGBT 34 with low injection efficiency and high on-voltage, and control their respective gates 35 and 36 independently.
  • the carrier injection efficiency is adjusted by the impurity concentration in the collector regions of the IGBTs 33 and 34 and the carrier lifetime control amount of the drift region.
  • the conducting state by applying a voltage equal to or higher than the threshold voltage to both gates 35 and 36 of the two IGBTs 33 and 34, the two IGBTs 33 and 34 are both conducted and a low ON voltage is obtained.
  • the advantage of this configuration and control technology is that the carrier concentration near the collector region in the drift region, here the average carrier concentration between parallel elements, can be controlled, and by conducting only the IGBT 34 with a high on-voltage, temporary Since the average carrier concentration can be lowered immediately, the current at turn-off can be reduced.
  • Patent Document 3 As a double-gate semiconductor device used for the inverter shown in FIG. 20, for example, a technique disclosed in Patent Document 3 is known.
  • Patent Document 3 discloses an IGBT 51 having only a Gc gate 92 and having a high impurity concentration in the p-type collector layer 4A, and an IGBT 51 having a Gs gate 91 and a Gc gate 92 and having impurities in the p-type collector layer 4B.
  • a semiconductor device composed of an IGBT 52 whose concentration is set low is disclosed. (Fig. 2 of Patent Document 3, etc.)
  • the concentration of carriers near the p-type well layer 2 in the n-type drift layer 1 can be adjusted by bias control of the insulated gate electrode (Gc) 92.
  • Gc insulated gate electrode
  • the carrier concentration in the vicinity of the emitter region in the drift region of the IGBT can be temporarily lowered. It is difficult to increase the reduction speed, and the effect of reducing turn-off loss is small.
  • the carrier concentration near the collector region in the drift region of the IGBT can be temporarily lowered, so that the current reduction speed can be increased at the time of turn-off, while a high voltage is applied. It is difficult to increase speed, and the effect of reducing turn-off loss is small. Also, there is concern about temperature imbalance between the two chips.
  • Patent Documents 1 and 2 have a small IGBT loss reduction effect. capacity was difficult.
  • the IGBT 51 and the IGBT 52 are premised on separate chips. There is room for further improvement, such as the possibility that a difference in heat generation temperature between the IGBT 51 and the IGBT 52 may occur.
  • an object of the present invention is to provide a highly reliable semiconductor device that has both low conduction loss and switching loss, good uniformity of heat generation temperature during operation, and a method for manufacturing the same.
  • the present invention includes a high conductivity region and a low conductivity region within the same semiconductor chip, and a first carrier control region connected to a first gate electrode in the low conductivity region.
  • a gate and a switching gate connected to a second gate electrode that can be controlled independently of the first gate electrode; 2 carrier control gates, and the first carrier control gate out of the first carrier control gate and the switching gate is located at the edge of the low conductivity region on the boundary side with the high conductivity region. are arranged, and the concentration of carriers that can be accumulated during conduction is lower in the low conductivity region than in the high conductivity region.
  • the present invention it is possible to realize a highly reliable semiconductor device having both low conduction loss and switching loss, good uniformity of heat generation temperature during operation, and a manufacturing method thereof.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to Example 1 of the present invention
  • FIG. 2 is a diagram showing a drive circuit diagram and drive signals using the semiconductor device of FIG. 1
  • FIG. 2 is a diagram conceptually showing carrier distribution in a high conductivity period of the semiconductor device of FIG. 1
  • FIG. 2 is a diagram conceptually showing carrier distribution in a low conductivity period of the semiconductor device of FIG. 1
  • FIG. FIG. 4 shows turn-off switching waveforms and power loss
  • 2 is a diagram conceptually showing the power generated during conduction and turn-off switching of the semiconductor device of FIG. 1, and the internal temperature distribution associated with the generated power
  • FIG. 2 is a cross-sectional view of a semiconductor device according to Example 2 of the present invention
  • FIG. 8 is a plan layout diagram of the semiconductor device of FIG. 7;
  • FIG. 3 is a cross-sectional view of a semiconductor device according to Example 3 of the present invention;
  • FIG. 10 is a plan layout diagram of the semiconductor device of FIG. 9;
  • FIG. 10 is a diagram showing a method of manufacturing the semiconductor device of FIG. 9;
  • FIG. 10 is a cross-sectional view of a semiconductor device according to Example 4 of the present invention;
  • 13 is a plan layout diagram of the semiconductor device of FIG. 12;
  • FIG. 11 is a plan layout diagram of a semiconductor device according to Example 5 of the present invention;
  • FIG. 15 is a diagram showing a modification of FIG.
  • (Modification 1 of Embodiment 5) 16 is a diagram showing a cross section and an equivalent circuit of the semiconductor device of FIG. 15;
  • FIG. FIG. 17 is a diagram showing a modification of FIG. 16;
  • (Modification 2 of Embodiment 5) 10A and 10B are a plan layout view and a cross-sectional layout view of a semiconductor device according to Example 6 of the present invention;
  • FIG. 19 is a diagram showing a modification of FIG. 18;
  • (Modification of Example 6) It is a figure which shows the circuit structure of a typical power converter device. 1 is a cross-sectional view of a semiconductor device to which the prior art described in Patent Document 1 is applied;
  • FIG. 1 is a cross-sectional view of a semiconductor device to which the prior art described in Patent Document 1 is applied;
  • FIG. 1 is a circuit diagram of a semiconductor device to which the prior art described in Patent Document 2 is applied;
  • FIG. FIG. 10 is a diagram showing a modification of FIG. 9;
  • FIG. 24 is a diagram showing a method of manufacturing the semiconductor device of FIG. 23; (First irradiation step)
  • FIG. 24 is a diagram showing a method of manufacturing the semiconductor device of FIG. 23; (Second irradiation step)
  • n- and n in the figure indicates that the semiconductor layer is n-type, and that the impurity concentration of n is relatively higher than that of n-.
  • the notation p-, p indicates that the semiconductor layer is of p-type, and that the p-impurity concentration is relatively higher than the p-impurity concentration.
  • FIG. 1 is a cross-sectional view of a semiconductor device 100 of this embodiment.
  • a semiconductor device 100 of this embodiment is a double gate type IGBT having a plurality of trench gate shapes, and has a high conductivity region 21 and a low conductivity region 22 in a common n- type drift layer 20 .
  • the high conductivity region 21 is a region capable of accumulating carriers at a high concentration during IGBT conduction
  • the low conductivity region 22 is a region capable of accumulating carriers at a lower concentration than the high conductivity region 21 during IGBT conduction.
  • a plurality of trench gates arranged above the high conductivity region 21 are connected to carrier control gates (Gc) 23 .
  • a plurality of trench gates arranged above the low conductivity region 22 are connected to carrier control gates (Gc) 23 and switching gates (Gs) 24 .
  • the semiconductor device 100 also includes a p-type well layer 25 vertically adjacent to the n ⁇ type drift layer 20 , and a p-type collector layer 25 vertically adjacent to the n ⁇ type drift layer 20 on the opposite side of the p-type well layer 25 .
  • a layer 26 is provided.
  • a p-type power supply layer 27 and an n-type emitter layer 28 are present adjacent to each other.
  • These p-type well layer 25 and n-type emitter layer 28 form a carrier control gate (Gc) 23, which is a trench gate type first insulating gate having a gate electrode via a gate insulating film (gate oxide film) 29. and a switching gate (Gs) 24 which is a trench gate type second insulating gate.
  • Gc carrier control gate
  • Gs switching gate
  • the emitter electrode 40 has a downwardly convex trench shape and is in contact with the p-type power supply layer 27 and the n-type emitter layer 28 . Also, each trench gate is insulated from each other via the gate insulating film 29 . Also, the n ⁇ type drift layer 20 is adjacent to the p type collector layer 26 on the surface opposite to the p type well layer 25 . A collector electrode 41 is provided in contact with the p-type collector layer 26 . In the semiconductor device 100, the n-drift layer 20, the emitter electrode 40 and the collector electrode 41 of the high conductivity region 21 and the low conductivity region 22 are common, and are configured inside a semiconductor element of one chip.
  • the high conductivity region 21 and the low conductivity region 22 are determined by the distance between the p-type well layer 25 sandwiched between the two trench gates, the concentration of the p-type collector layer 26, and the carrier lifetime in the n- drift layer 20. degree is set. Further, the carrier control gate (Gc) 42 of the high conductivity region 21 and the carrier control gate (Gc) 42 of the low conductivity region 22 arranged at the edge of the boundary between the high conductivity region 21 and the low conductivity region 22 are adjacent to each other. are placed. This is a configuration for exhibiting the effect of reducing the carrier concentration during the carrier extraction period described below.
  • the semiconductor substrate used in this embodiment is made of silicon (Si) or silicon carbide (SiC), for example, and the gate insulating film 29 is made of silicon dioxide (SiO 2 ), for example.
  • FIG. 2 shows a drive circuit diagram and drive signals using the semiconductor device 100 of this embodiment.
  • the semiconductor device 100 of this embodiment exhibits low-loss operation by means of drive signals from gate drivers 44 and 45 that drive the carrier control gate (Gc) 23 and switching gate (Gs) 24, respectively.
  • Reference numeral 48 in the right diagram of FIG. 2 indicates the conducting period of the IGBT
  • reference numeral 49 indicates the non-conducting period.
  • a high conduction period 46 is applied to the carrier control gate (Gc) 23 and the switching gate (Gs) 24, in which a voltage equal to or higher than the threshold voltage for forming an inversion layer in the p-type well layer 25 of the IGBT is applied.
  • a voltage lower than the threshold is applied to the carrier control gate (Gc) 23 and a low conduction period 47 is set in which a voltage equal to or higher than the threshold voltage is applied to the switching gate (Gs) 24 .
  • the concentration of accumulated carriers inside the IGBT increases, leading to low on-voltage performance.
  • the concentration of accumulated carriers inside the IGBT is reduced, and when a voltage lower than the threshold voltage is applied to the switching gate (Gs) 24 and the IGBT is turned off, the reverse blocking voltage is applied to the IGBT at high speed. is applied, and the current is rapidly reduced, so that low-loss turn-off switching 50 can be realized.
  • FIG. 3 shows the carrier distribution of the semiconductor device 100 of this embodiment during the high conductivity period 46.
  • FIG. A positive voltage higher than the threshold voltage for generating an electron layer as an inversion layer in the p-type well layer 25 is applied to the carrier control gate (Gc) 23 and the switching gate (Gs) 24 . It shows the carrier distribution of electrons 51 and holes 52 when a forward voltage is applied to make the IGBT conduct between .
  • Electrons 51 are injected into the n-drift layer 20 from the emitter electrode 40 via the electron layer generated in the p-type well layer 25 .
  • the injected electrons 51 induce the injection of holes 52 from the p-type collector layer 26 , causing conductivity modulation inside the n ⁇ type drift layer 20 .
  • the semiconductor device 100 of this embodiment has the high conductivity region 21.
  • the interval (pitch) of the p-type well layer 25 is wide, and the holes 52 are difficult to escape to the emitter electrode 40.
  • the carrier concentration accumulated in the region 21 by conductivity modulation can be increased.
  • a predetermined current can flow with a low voltage drop, that is, a low ON voltage, and low loss performance during conduction is derived.
  • FIG. 4 shows the carrier distribution of the semiconductor device 100 of this embodiment during a low conduction period 47 in which a negative voltage less than the threshold voltage is applied to the carrier control gate (Gc) 23 after the high conduction period 46.
  • An accumulation layer of holes 52 is formed in the p-type well layer 25 in contact with the carrier control gate (Gc) 23 while a forward voltage is applied between the collector electrode 41 and the emitter electrode 40 to make the IGBT conductive. As a result, the holes 52 that have contributed to the conductivity modulation inside the n ⁇ type drift layer 20 are discharged to the emitter electrode 40 via the accumulation layer.
  • the semiconductor device 100 of the present embodiment has the low conductivity region 22 and, for example, the pitch of the p-type well layer 25 is narrow, the holes 52 contributing to the conductivity modulation are transferred to the carrier control gate ( Since the electrons 51 are easily discharged to the emitter electrode 40 through the accumulation layer by the Gc) 23, and the electrons 51 are continuously injected through the inversion layer by the switching gate (Gs) 24, the profile of the extremely low concentration accumulated carriers 55 is It can be stably formed in the n- drift layer 20 .
  • the carrier control gate (Gc) 42 out of the carrier control gate (Gc) 42 and the switching gate (Gs) 24 at the edge of the low conductivity region 22 on the boundary side with the high conductivity region 21, the accumulated carriers at the boundary between the low conductivity region 22 and the high conductivity region 21 in the n- drift layer 20 can be efficiently discharged through the accumulation layer by the carrier control gate (Gc) 42, and the switching gate ( The injection of electrons 51 from the Gs) 24 into the high conductivity region 21 can be prevented, so that the concentration of accumulated carriers in the low conductivity region 22 can be uniformly reduced.
  • an off-bias is applied to the switching gate (Gs) 24, and when the semiconductor device 100 shifts to a turn-off switching operation in which the conductive state changes to the non-conductive state, the accumulated carrier concentration inside the n- drift layer 20 is low. Since the holes 52 are ejected to the emitter electrode 40 and the electrons 51 are ejected to the collector electrode 41 at high speed, the reverse blocking voltage is applied to the IGBT at high speed, and the current is reduced at high speed. A lossy turn-off switching is realized.
  • the concentration of accumulated carriers inside the IGBT can be controlled by the gate bias of the carrier control gates (Gc) 24 and 42, and in particular the controllability of the concentration can be enhanced by the present invention.
  • Gc carrier control gates
  • FIG. 5 shows a comparison between a turn-off switching waveform 58 of the double-gate IGBT of the present invention and a turn-off switching waveform 57 of the conventional double-gate IGBT based on Patent Document 1.
  • FIG. 5 shows a comparison between a turn-off switching waveform 58 of the double-gate IGBT of the present invention and a turn-off switching waveform 57 of the conventional double-gate IGBT based on Patent Document 1.
  • the IGBT By applying an off - bias to the switching gate ( Gs ) 24, the IGBT changes from a conducting state to a non-conducting state. It also shows the electric power, which is the product of I C and V CE .
  • V CE rises first.
  • V CE rises to the power supply voltage at a higher speed than in the prior art because the carrier concentration in the immediately preceding low conduction period 47 is low. This phenomenon is mainly due to the effect that the carrier concentration near the emitter region of the drift region, that is, near the surface is lowered by the present invention.
  • the carrier concentration in the low conduction period 47 especially the carrier concentration near the collector region of the drift region, that is, near the back surface, is low, so that the collector current I C rapidly decreases, and the tail period decreases to 0A and changes to a non-conducting state. That is, according to the double-gate IGBT of the present invention, both the collector-emitter voltage V CE and the collector current I C can be changed at a higher speed than in the conventional art.
  • the power loss during turn - off switching is calculated by integrating the power due to changes in these V CE and IC . It can be seen that the generated power loss 30 is smaller than the conventional power loss 31 because the change period of is short.
  • FIG. 6 schematically shows the power generated in the high conductivity region 21 and the low conductivity region 22 of the double gate type IGBT of the present invention during conduction and turn-off switching, and the internal temperature distribution associated with the generated power.
  • (1) and (2) indicate the power generated during conduction and turn-off switching, respectively, and (3) indicates the steady-state internal temperature due to repeated conduction and switching.
  • the high conductivity region 21 and the low conductivity region 22 are configured inside the common n-type drift layer 20, and the thermal resistance between the regions is small, thereby producing the effect of temperature uniformity.
  • the small thermal resistance between the regions causes heat to diffuse to the other region.
  • the steady-state internal temperature due to repeated conduction and switching can obtain high temperature uniformity from the high conductivity region 21 to the low conductivity region 22 .
  • the semiconductor device 100 double-gate type IGBT of the present embodiment achieves low-loss performance that achieves both low conduction loss and low turn-off loss, and prevents chip temperature rise caused by power generated during conduction and turn-off switching. internal uniformity is obtained.
  • FIG. 7 is a cross-sectional view of the semiconductor device 200 of this embodiment.
  • a semiconductor device 200 of this embodiment is a double gate type IGBT having a plurality of trench gate shapes, and has a high conductivity region 21 and a low conductivity region 22 in a common n-type drift layer 20 .
  • the high conductivity region 21 is a region capable of accumulating carriers at a high concentration during IGBT conduction
  • the low conductivity region 22 is a region capable of accumulating carriers at a lower concentration than the high conductivity region 21 during IGBT conduction.
  • the interval between the adjacent p-type well layers 25 is defined as a
  • that of the low-conductivity region 22 is defined as b.
  • the relation a ⁇ b is satisfied.
  • the holes 52 injected from the collector electrode 41 into the n ⁇ -type drift layer 20 are less likely to be discharged to the emitter electrode 40 through the p-type well layer 25 during IGBT conduction. That is, the effect of increasing the conductivity modulation in the n ⁇ type drift layer 20 works.
  • the interval a between the high conductivity regions 21 is set to be equal to or larger than the interval b between the low conductivity regions 22 (a ⁇ b), and a carrier
  • the carrier control gate (Gc) 42 out of the control gate (Gc) 42 and the switching gate (Gs) 24
  • the effect of increasing the controllability of the accumulated carrier concentration by the bias of the carrier control gate (Gc) 42 is obtained.
  • low-loss performance and temperature uniformity which are the effects of the present invention, can be obtained.
  • FIG. 8 is a plan layout diagram of the semiconductor device 200 of FIG.
  • the high conductivity region 21 and the low conductivity region 22 are arranged inside the common electric field relaxation region 60 arranged on the outer periphery of the chip.
  • the spacing b between the carrier control gate (Gc) 42 and the switching gate (Gs) 24 of the low conductivity region 22. are arranged with the relation a ⁇ b. More preferably, they are arranged in a relationship of a>b.
  • a plurality of carrier control gates (Gc) 23 and a plurality of switching gates (Gs) 24 are formed by pad electrodes 61 of the carrier control gates (Gc) and pad electrodes 62 of the switching gates (Gs), which are arranged in the chip one by one. , so that a control bias can be applied from the outside.
  • the wiring of the carrier control gate (Gc) 23 and the switching gate (Gs) 24 is made of polysilicon buried under the emitter electrode 40, for example.
  • the high conductivity region 21 and the low conductivity region 22, and the carrier control gate (Gc) 23 and the switching gate (Gs) 24 can be wired within one chip. Some low-loss performance and temperature uniformity are obtained.
  • the semiconductor device 200 double-gate type IGBT of the present embodiment achieves low loss performance that achieves both low conduction loss and low turn-off loss, and prevents chip temperature rise caused by power generated during conduction and turn-off switching. internal uniformity is obtained.
  • FIG. 9 is a cross-sectional view of the semiconductor device 300 of this embodiment.
  • the semiconductor device 300 of this embodiment is a double gate type IGBT having a plurality of trench gate shapes, and has a high conductivity region 21 and a low conductivity region 22 in a common n-type drift layer 20 .
  • the high conductivity region 21 is a region capable of accumulating carriers at a high concentration during IGBT conduction
  • the low conductivity region 22 is a region capable of accumulating carriers at a lower concentration than the high conductivity region 21 during IGBT conduction.
  • the carrier control gate (Gc) 23 provides high controllability of the accumulated carrier concentration.
  • a carrier lifetime killer layer 63 is arranged in the low conductivity region 22 in order to make the carrier lifetime of the n-type drift layer 20 different.
  • the carrier lifetime killer layer 63 is a crystal defect and is produced by irradiation with light ions such as helium and protons.
  • FIG. 10 is a plan layout diagram of the semiconductor device 300 of FIG.
  • a high conductivity region 21 and a low conductivity region 22 are arranged inside a common electric field relaxation region 60 arranged on the outer periphery of the chip.
  • the carrier lifetime killer layer 64 is arranged in the drift region.
  • the drift is shown in which the carrier lifetime killer layer 63 exists also in the electric field relaxation region 60 . This is because the drift in the electric field relaxation region 60 does not require carrier accumulation, and suppressing the concentration of carriers at the boundary between the high conductivity region 21 and the low conductivity region 22 during turn-off switching leads to improved reliability.
  • a carrier lifetime killer layer 63 is arranged in the same manner as the low conductivity region 22 .
  • the carrier lifetime killer layer 63 needs to be selectively formed in the n ⁇ type drift layer 20 of the low conductivity region 22, and patterning is applied to the mask 66 for adjusting the depth during the light ion irradiation 65. This becomes possible.
  • the thickness 67 of the mask 66 covering the low conductivity region 22 is set to the position where the carrier lifetime killer layer 63 stays in the n ⁇ type drift layer 20, while the depth prevents it from entering the high conductivity region 21. do. That is, the semiconductor device 300 of this embodiment is manufactured by irradiating the entire surface of the chip with light ions through the patterned mask 66 having steps.
  • the high conductivity region 21, the low conductivity region 22, the carrier control gate (Gc) 23, and the switching gate (Gs) 24 can be arranged within one chip, which is an effect of the present invention as in the first embodiment. Low loss performance and temperature uniformity are obtained.
  • the semiconductor device 300 double-gate type IGBT of the present embodiment achieves low-loss performance that achieves both low conduction loss and low turn-off loss, and prevents chip temperature rise caused by power generated during conduction and turn-off switching. internal uniformity is obtained.
  • ⁇ Modification of Example 3>> 23 is a diagram showing a modification of FIG. 9.
  • FIG. 9 is a diagram showing a modification of FIG. 9.
  • Another carrier lifetime killer layer 86 may also be provided.
  • the carrier concentration that can be accumulated when the n ⁇ type drift layer 20 in the region where the switching gate (Gs) 24 is arranged is turned on is determined by the carrier control gate (Gc) 23 of the low conductivity region 22.
  • the carrier control gate (Gc) 23 of the low conductivity region 22 are arranged so as to be lower than the carrier concentration that can be accumulated when the n ⁇ -type drift layer 20 is conducting, the effect of the present invention can be further enhanced.
  • 24A and 24B are diagrams showing a method of manufacturing the semiconductor device of FIG. 23, and correspond to the modification of FIG.
  • this manufacturing method has two steps, a first light ion irradiation step (FIG. 24A) and a second light ion irradiation step (FIG. 24B).
  • the first light ion irradiation step shown in FIG. 24A is the same as in FIG. 11, and repeated description is omitted.
  • FIG. 12 is a cross-sectional view of the semiconductor device 400 of this embodiment.
  • a semiconductor device 400 of this embodiment is a double gate type IGBT having a plurality of trench gate shapes, and has a high conductivity region 21 and a low conductivity region 22 in a common n-type drift layer 20 .
  • the high conductivity region 21 is a region capable of accumulating carriers at a high concentration during IGBT conduction
  • the low conductivity region 22 is a region capable of accumulating carriers at a lower concentration than the high conductivity region 21 during IGBT conduction.
  • the carrier concentration that can be accumulated in the high conduction period 46 during conduction is increased, and the carrier concentration that is accumulated in the low conduction region 22 during the low conduction period 47 is reduced, that is, the carrier control gate (Gc ) 23 and 42, a carrier lifetime killer layer 63 is provided in the n ⁇ type drift layer 20 of the low conductivity region 22 for the purpose of obtaining high controllability of the accumulated carrier concentration.
  • the impurity concentration of the p-type collector layer 68 of the high conductivity region 21 and the p-type collector layer 69 of the low conductivity region 22 are made different, and the impurity concentration of the p-type collector layer 68 of the high conductivity region 21 is set to that of the p-type collector layer 69 of the low conductivity region 22 . It is arranged higher than the impurity concentration of the type collector layer 69 .
  • the injection efficiency of holes 52 from the high-concentration p-type collector layer 68 of the high-conductivity region 21 can be increased during the high-conductivity period 46 during conduction, and during the low-conductivity period 47, the low-conductivity
  • the injection efficiency of the holes 52 from the low-concentration p-type collector layer 69 in the region 22 can be lowered, that is, the controllability of the accumulated carrier concentration can be further enhanced.
  • the impurity concentration of each p-type collector layer is changed between the high conductivity region 21 and the low conductivity region 22, and a carrier control layer is provided at the edge of the low conductivity region 22 on the boundary side with the high conductivity region 21.
  • FIG. 13 is a plan layout diagram of the semiconductor device 400 of FIG.
  • the high conductivity region 21 and the low conductivity region 22 are arranged inside the common electric field relaxation region 60 arranged on the outer periphery of the chip.
  • a region 70 in which a high-concentration p-type collector layer 68 is arranged is provided below the drift layer.
  • the drift does not require carrier accumulation, and suppressing the concentration of carriers at the time of turn-off switching to the boundary between the high conductivity region 21 and the low conductivity region 22 improves reliability.
  • the low-concentration p-type collector layer 69 is arranged in the same manner as the low-conductivity region 22 .
  • the semiconductor device 400 double-gate type IGBT of the present embodiment achieves low-loss performance that achieves both low conduction loss and low turn-off loss, and prevents chip temperature rise caused by power generated during conduction and turn-off switching. internal uniformity is obtained.
  • FIG. 14 is a plan layout diagram of the semiconductor device 500 of this embodiment.
  • the semiconductor device 500 of this embodiment is a double gate type IGBT having a plurality of trench gate shapes, and has a configuration in which a plurality of high conductivity regions 21 and low conductivity regions 22 are arranged within one chip.
  • the high conductivity region 21 is a region capable of accumulating carriers at a high concentration during IGBT conduction
  • the low conductivity region 22 is a region capable of accumulating carriers at a lower concentration than the high conductivity region 21 during IGBT conduction.
  • a plurality of high-conductivity regions 21 and low-conductivity regions 22 are arranged inside the common electric field relaxation region 60 arranged on the periphery of the chip.
  • separate deposition of the carrier lifetime killer layer 63 may be introduced as described in the third embodiment, or p-type as described in the fourth embodiment.
  • concentration of the collector layer may be varied to further enhance the effects of the present invention.
  • a plurality of high-conductivity regions 21 and low-conductivity regions 22 are adjacent to each other and configured inside a common electric field relaxation region 60 .
  • a plurality of carrier control gates (Gc) 23 and a plurality of switching gates (Gs) 24 are formed by pad electrodes 61 of the carrier control gates (Gc) and pad electrodes 62 of the switching gates (Gs), which are arranged in the chip one by one. , so that a control bias can be applied from the outside.
  • the wiring of the carrier control gate (Gc) 23 and the switching gate (Gs) 24 is made of polysilicon buried under the emitter electrode 40, for example.
  • the carrier control gate (Gc) 42 out of the carrier control gate (Gc) 42 and the switching gate (Gs) 24 is arranged at the edge of the low conductivity region 22 on the boundary side with the high conductivity region 21 .
  • ⁇ Modification 1 of Embodiment 5>> 15 is a plan layout diagram showing a modification of FIG. 14.
  • This modification is a double gate type IGBT having a plurality of trench gate shapes, and has a configuration in which a plurality of high conductivity regions 21 and low conductivity regions 22 are arranged in one chip.
  • a diode region 71 is arranged at the boundary with the conductive region 22 . As shown in FIG. 20, it is essential that the diode is connected in anti-parallel with the IGBT for the purpose of freewheeling/rectifying operation in the power converter.
  • This modification has a configuration in which a diode is built into a double-gate IGBT chip.
  • the diode region 71 between the high-conductivity region 21 and the low-conductivity region 22, the common n-type drift is suppressed against the heat generated due to the generated power, which increases during IGBT conduction and turn-off switching operations.
  • the effect of heat diffusion to the diode region 71 comprising layer 20 also works to improve the temperature uniformity within the chip.
  • a plurality of diode regions 71 are arranged between a plurality of high-conductivity regions 21 and low-conductivity regions 22; A certain effect of the present invention is exhibited even in the region of .
  • FIG. 16 shows a cross section and an equivalent circuit of the semiconductor device of FIG.
  • the high conductivity region 21, the diode region 71, and the low conductivity region 22 are formed of the common n-type drift layer 20, and the thermal resistance between each region is extremely small.
  • the anode electrode of diode region 71 may be common to emitter electrode 40 of high conductivity region 21 and low conductivity region 22, and the cathode region of diode region 71 may be the collector of high conductivity region 21 and low conductivity region 22. It can be used in common with the electrode 41, and the freewheeling/rectifying operation necessary for predetermined power conversion is possible.
  • n-type drift layer 20 of the diode region 71 an anode well region 73 and an anode feed region 72 in contact therewith are provided, which form the high conductivity region 21 and the low conductivity region 22 of the double-gate IGBT of the present invention. It is formed in the same manufacturing process as the n-type emitter layer 28 .
  • an n-type cathode layer 74 is provided, which is different from the p-type collector layers 68, 69 of the high conductivity region 21 and the low conductivity region 22 and the implanted impurities. formed by
  • the same carrier lifetime killer layer 63 provided in the n ⁇ type drift layer 20 of the low conductivity region 22 may be provided in the n ⁇ type drift layer 20 of the diode region 71 to reduce the recovery switching loss in the diode operation. Contributes to the reduction effect.
  • the high conductivity region 21, the diode region 71, and the low conductivity region 22 are formed of the common n-type drift layer 20, and the thermal resistance between the regions is extremely small, so that the above-described effect of heat diffusion is exhibited.
  • the carrier control gate (Gc) 42 is placed.
  • the carrier control gate (Gc) 42 is placed.
  • FIG. 17 is a diagram showing a modification of FIG. 16.
  • the shape of the gate electrode is such that one surface is in contact with the p-type well layer (emitter well layer) 25 through the gate insulating film 29, and the other surface is the p-type well layer (emitter well layer) 25 as well.
  • the side gate shape is characterized in that the n-drift drift layer 20 does not exist and is in contact with the insulating film (thick oxide film 78).
  • the p-type well layer 25 is formed in the trench gate shape illustrated in Examples 1 to 4, in addition to the MOS capacitor formed by the gate electrode, the gate insulating film 29 and the n- drift layer 20 under the trench gate.
  • a p-type floating layer 15 an n-type drift layer when an n-type drift layer is formed instead of the p-type floating layer 15
  • a gate insulating film 29 are arranged on the surface opposite to the surface on which the A MOS capacitor formed with a gate electrode is arranged in parallel.
  • a thick insulating film 78 is arranged on the surface opposite to the surface facing the p-type well layer 25 (that is, the other surface), and no capacitive component exists. Therefore, the feedback capacitance is formed only by the MOS capacitance formed by the gate electrode under the side gate, the gate insulating film 29 and the n- drift layer 20, and its capacitance value is smaller than that of the trench gate type.
  • the side gate to the present invention, it is possible to enhance the low-loss performance and temperature uniformity, which are the effects of the present invention, as in the first embodiment.
  • the shape of the side gate may have a rectangular cross section like a conventional trench gate, but may have a shape that widens from the emitter electrode 40 side toward the collector electrode 41 side as shown in FIG.
  • the diode region 71 is arranged between the high-conductivity region 21 and the low-conductivity region 22 having side gates, but the diode region 71 is not essential.
  • the side gate structure may be applied to the first to fifth embodiments that do not have the diode region 71 .
  • the configuration of the semiconductor device 500 (double-gate type IGBT) of the present embodiment and its modified example achieves low loss performance that achieves both low conduction loss and low turn-off loss, and electric power generated during conduction and turn-off switching. Within-chip uniformity is obtained for the temperature rise that occurs.
  • FIGS. 18A and 18B are a plan layout diagram (a) and a cross-sectional layout diagram (b) of the semiconductor device 600 of this embodiment.
  • the semiconductor device 600 of this embodiment has a configuration in which an IGBT element chip 79 provided with a high conductivity region 21 and a low conductivity region 22 and a diode element chip 80 are connected in antiparallel.
  • the configuration of the IGBT element is assumed to be a configuration without the diode region 71, and is as described in Examples 1 to 5 (excluding Modifications 1 and 2 of Example 5), The explanation is omitted here.
  • a diode chip 80 as a rectifying element is connected in anti-parallel to the double gate type IGBT chip 79 .
  • a current can flow from the collector terminal of the IGBT to the emitter terminal via the diode chip 80, realizing the function of a power converter such as an inverter.
  • the diode chip 80 is connected in an anti-parallel relationship by electrically connecting the cathode terminal and anode terminal (not shown) to the collector terminal and emitter terminal of the double gate type IGBT chip 79, respectively.
  • the diode chip 80 may be a diode composed of a PN junction formed by doping impurities in a Si substrate or SiC substrate, or a diode composed of an impurity doped layer and a metal Schottky barrier junction. Also, the diode may be a single element, or may be a form in which a plurality of small elements are mounted in parallel.
  • the double-gate type IGBT chip 79 and the diode chip 80 are mounted on the insulating substrate 81 by bonding with a conductive film 82 formed on the same insulating substrate 81 .
  • a solder material or the like is used for joining.
  • the collector electrode of the double gate type IGBT chip 79 and the cathode electrode of the diode chip 80 are electrically connected via the conductive film 82 on the insulating substrate 81 .
  • An electric signal can be introduced to the double gate type IGBT chip 79 and the diode chip 80 by the terminal 83 electrically connected to the conductive film 82 .
  • the emitter electrode of the double-gate IGBT chip 79 and the anode electrode of the diode chip 80 give an electrical signal to the double-gate IGBT chip 79 and the diode chip 80 via a terminal 84 electrically connected to both. be done.
  • terminals 83 and 84 are conductive wires made of aluminum or copper, for example. That is, the two IGBT elements and the diode element are connected in anti-parallel by the insulating substrate 81 on which the metallic film (conductive film 82) is formed and the wire, forming a semiconductor component capable of bidirectional current flow.
  • the heat caused by electric power generated by the operation of each element can be released to the other element, and the temperature rise can be prevented. can be suppressed.
  • FIG. 19 is a modification of FIG.
  • the double-gate IGBT of the present invention provides low loss performance that achieves both low conduction loss and low turn-off loss, and uniformity within the chip against temperature rise caused by power generated during conduction and turn-off switching. Furthermore, by combining diodes connected in anti-parallel, it is possible to provide a power converter composed of IGBTs and diodes that maintains reliability and easily responds to the required capacity.
  • the present invention provides a semiconductor device, a driving device for a semiconductor circuit, and an electric power device suitable for a wide range of applications, from low-power equipment such as air conditioners and microwave ovens to high-power equipment such as automobiles, railroads, and inverters in steelworks. It can be applied to conversion devices.
  • the present invention is not limited to the above-described embodiments, and includes various modifications.
  • the above-described embodiments have been described in detail in order to explain the present invention in an easy-to-understand manner, and are not necessarily limited to those having all the described configurations.
  • it is possible to replace part of the configuration of one embodiment with the configuration of another embodiment and it is also possible to add the configuration of another embodiment to the configuration of one embodiment.
  • n-type cathode layer 76... side gate-shaped carrier control gate (Gc), 77... side gate-shaped switching gate (Gs), 78... thick oxide film, 79... double gate type IGBT chip, 80... diode Chip, 81... Insulating substrate, 82... Conductor Conductive film 83... Terminal electrically connected to conductive film 82 84... Terminal electrically connected to emitter electrode of IGBT and anode electrode of diode 85... Double gate type IGBT chip of modified example 1 and modified example 2 of embodiment 5 , 86 .

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Abstract

低い導通損失とスイッチング損失を併せ持ち、かつ、動作時の発熱温度の均一性が良好な信頼性の高い半導体装置を提供する。同一半導体チップ内に、高伝導領域と、低伝導領域とを備え、前記低伝導領域に、第１のゲート電極に接続された第１のキャリア制御ゲートと、前記第１のゲート電極とは独立して制御が可能な第２のゲート電極に接続されたスイッチングゲートとを有し、前記高伝導領域に、第３のゲート電極に接続された第２のキャリア制御ゲートを有し、前記低伝導領域の前記高伝導領域との境界側の端部には、前記第１のキャリア制御ゲートと前記スイッチングゲートとのうち、前記第１のキャリア制御ゲートが配置され、導通時に蓄積できるキャリア濃度は、前記低伝導領域の方が前記高伝導領域より低いことを特徴とする。

Description

半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法
　本発明は、半導体装置の構造とその製造方法に係り、特に、電力制御用のパワー半導体装置に適用して有効な技術に関する。
　地球温暖化が世界共通の重要な緊急課題となっており、その対策の一つとしてパワーエレクトロニクス技術の貢献期待度が高まっている。特に、電力変換機能を司るインバータの高効率化に向けて、それを構成するパワースイッチング機能を果たすIGBT（Insulated Gate Bipolar Transistor）と、整流機能を果たすダイオードを主としたパワー半導体装置の低消費電力化が求められている。
　図２０に、代表的なインバータの部分回路図を示す。絶縁ゲート端子９８を有するIGBT９７には、IGBT９７と逆並列にダイオード９９が接続されている。インバータは、直流電源９６から電力が供給され、IGBT９７の絶縁ゲート端子９８に電圧が印加され高速にターンオン、ターンオフを繰り返すことで接続された誘導性負荷９５に供給する電力を制御する構成となっている。なお、誘導性負荷９５は、例えばモータ（電動機）である。
　IGBT９７とダイオード９９は導通時に導通損失を発生し、スイッチング時にスイッチング損失を発生するため、インバータを小型化・高効率化するにはIGBT９７とダイオード９９の導通損失とスイッチング損失を低減する必要がある。ここで、スイッチング損失は、IGBT９７から発生するターンオン損失とターンオフ損失、ターンオン時にダイオード９９から発生するリカバリー損失から構成される。
　IGBTの導通損失とターンオフ損失を低減する技術として、例えば特許文献１に記載の２つの独立した制御が可能なゲートを有するダブルゲート型（デュアルゲート型とも呼ぶ）のIGBT構造に関する技術が知られている。
　図２１は、特許文献１に記載されたIGBTの断面図である。ゲートGsとゲートGcはともに、トレンチ形状を有しており、エミッタ電極７に対し、ゲートGsの絶縁ゲート電極９１とゲートGcの絶縁ゲート電極９２に高電圧が印加されると、p型ウェル層２のゲート電極界面に反転層である電子層が生成される。これにより、コレクタ電極８とエミッタ電極７の間に順方向電圧が印加されると、エミッタ電極７から絶縁ゲート電極（Gs）９１と絶縁ゲート電極（Gc）９２の表面に形成された電子層を介し、電子キャリアがn-型ドリフト層１に注入されて、p型コレクタ層４から正孔キャリアを引き出し、n-型ドリフト層１の内部で伝導度変調が生じIGBTは導通状態となる。
　次に、ターンオフ時は、p型ウェル層２のゲート電極界面に反転層を形成しない閾値電圧未満の電圧をゲートに印加することで伝導度変調に寄与していたキャリアがエミッタ電極７とコレクタ電極８へ排出されて非導通状態へ移行し、その際に生じる電流と、エミッタ電極７とコレクタ電極８に印加される逆方向電圧によって、ターンオフ損失と呼ばれる電力損失が生じる。
　ここで、２つの独立した制御が可能なゲートを有する本構造では、ターンオフ直前に、一方の絶縁ゲート電極（Gc）９２に対して絶縁ゲート電極（Gs）９１に先行して閾値電圧未満の電圧を印加することが可能であり、伝導度変調を抑制し、キャリア濃度が低減したドリフト領域を一時的に形成することが可能である。これにより、ターンオフ時に排出されるキャリアによる電流を低減でき、また高速に逆方向電圧がコレクタ電極８、エミッタ電極７間に印加されることで、ターンオフ損失を低減できる。
　即ち、絶縁ゲート電極（Gs）９１と絶縁ゲート電極（Gc）９２に印加するゲートバイアスを、導通状態の直前と非導通状態の直前でそれぞれ変化させることで、n-型ドリフト層１に蓄積されるキャリア濃度を動的に制御することが可能であり、その制御によってターンオフ時に発生する損失を低減することが可能な技術である。
　また、ダブルゲート型の他の態様として、コレクタ領域近傍の蓄積されたキャリア濃度を一時的に低下させ、ターンオフ時の電流を小さくする技術として、例えば特許文献２に記載のコレクタの注入効率の異なる２つのIGBTを並列接続した構造に関する技術が知られている。
　図２２は、特許文献２に記載されたIGBTの回路図である。IGBTは、構造の異なる２つのIGBT３３，３４から構成され、並列に接続してIGBTのスイッチング機能を果たす。２つのIGBT３３，３４は、キャリアの注入効率が高く低オン電圧なIGBT３３と、注入効率が低く高オン電圧なIGBT３４の別構造であり、それぞれのゲート３５，３６を独立に制御する。
　ここで、キャリアの注入効率は、IGBT３３，３４のコレクタ領域における不純物濃度や、ドリフト領域のキャリアライフタイム制御量により調整される。導通状態においては、２つのIGBT３３，３４の両方のゲート３５，３６に、閾値電圧以上の電圧を印加することで、２つのIGBT３３，３４は共に導通し、低いオン電圧が得られる。
　次に、ターンオフ時においては、低オン電圧のIGBT３３のゲート３５を先行して閾値電圧未満の電圧を印加することで、高オン電圧のIGBT３４のみ導通状態とする。この制御を適用することで、一時的にキャリア濃度の低い状態を形成でき、その後の高オン電圧なIGBT３４に閾値電圧未満の電圧を印加することで非導通状態に移行する際の、キャリア排出に伴う電流を低減できる。
　この構成と制御から成る技術の利点は、ドリフト領域におけるコレクタ領域近傍のキャリア濃度、ここでは並列素子間での平均的なキャリア濃度を制御でき、高オン電圧のIGBT３４のみを導通させることで一時的に平均キャリア濃度を下げられることから、ターンオフ時の電流を低減できる点にある。
　なお、上述した図２０のインバータに用いるダブルゲート型の半導体装置として、例えば、特許文献３のような技術が知られている。
　特許文献３には、Ｇｃゲート９２のみを有し、ｐ型コレクタ層４Ａの不純物濃度が高く設定されているＩＧＢＴ５１と、Ｇｓゲート９１とＧｃゲート９２とを有し、ｐ型コレクタ層４Ｂの不純物濃度が低く設定されているＩＧＢＴ５２とにより構成される半導体装置が開示されている。（特許文献３の図２等）
国際公開第２０１４／０３８０６４号 特開２０１２－２４９５０９号公報 特開２０１９－１４５７５８号公報
　しかしながら、上記特許文献１に記載のIGBT構造においては、n-型ドリフト層１におけるp型ウェル層２近傍のキャリアは、絶縁ゲート電極（Gc）９２のバイアス制御により濃度を調整することが可能である一方、p型コレクタ層４近傍のキャリア濃度の制御は困難である。
　この傾向は、IGBTを構成する基板の厚さが大きくなる、即ち、n型エミッタ層３とp型コレクタ層４の間隔が広い高耐圧な構造になるほど顕著であり、ダブルゲート型IGBTのキャリアを制御する効果が小さくなる。従って、ターンオフ時において、n-型ドリフト層１の、特にp型コレクタ層４近傍における高濃度に蓄積されたキャリアが排出されることにより生じる電流が大きく、ダブルゲート型IGBTによるターンオフ損失の低減効果は小さくなる。
　また、上記特許文献２に記載のIGBT構造においては、高オン電圧のIGBT３４のドリフト領域におけるエミッタ領域近傍のキャリア濃度は制御が困難で、キャリア濃度の高い状態からターンオフの制御が入るため、コレクタ－エミッタ間の電圧が逆方向電圧へ推移する際、ドリフト領域内部の空乏化の速度が遅く、電圧の推移時間が長いことに起因し、ターンオフ損失の低減効果が小さい。
　また、異なる不純物濃度やキャリアライフタイムを適用した２チップの構成となるため、導通時やターンオフスイッチング時において発生する電力起因でのIGBT内部の温度のアンバランスが２チップ間で生じ、信頼性の課題や最大接合温度で規定される許容最大電流まで導通電流値を上昇できない懸念がある。
　以上のように、特許文献１の構造においては、IGBTのドリフト領域におけるエミッタ領域近傍のキャリア濃度を一時的に下げられることで、ターンオフ時において、高速に高電圧が印加される一方で、電流の低減速度を高めるのが困難であり、ターンオフ損失の低減効果が小さい。
　また、特許文献２の構造においては、IGBTのドリフト領域におけるコレクタ領域近傍のキャリア濃度を一時的に下げられることで、ターンオフ時において、電流の低減速度を高められる一方で、高電圧が印加される速度を高めるのは困難であり、ターンオフ損失の低減効果が小さい。また、２チップ間の温度アンバランスの懸念がある。
　従って、従来の特許文献１、特許文献２のダブルゲート型IGBTでは、IGBTの損失低減効果は小さく、また特許文献２では動作発熱時の温度均一性に関する課題があり、電流許容量の拡大による大容量化は難しかった。
　また、上記特許文献３に記載の半導体装置では、例えば図２に示されている様に、ＩＧＢＴ５１とＩＧＢＴ５２は、それぞれ別チップで構成されることを前提としており、半導体装置の小型化や動作時にＩＧＢＴ５１とＩＧＢＴ５２の発熱温度差が生じる可能性がある等、更なる改善の余地がある。
　そこで、本発明の目的は、低い導通損失とスイッチング損失を併せ持ち、かつ、動作時の発熱温度の均一性が良好な信頼性の高い半導体装置及びその製造方法を提供することにある。
　上記課題を解決するために、本発明は、同一半導体チップ内に、高伝導領域と、低伝導領域とを備え、前記低伝導領域に、第１のゲート電極に接続された第１のキャリア制御ゲートと、前記第１のゲート電極とは独立して制御が可能な第２のゲート電極に接続されたスイッチングゲートとを有し、前記高伝導領域に、第３のゲート電極に接続された第２のキャリア制御ゲートを有し、前記低伝導領域の前記高伝導領域との境界側の端部には、前記第１のキャリア制御ゲートと前記スイッチングゲートとのうち、前記第１のキャリア制御ゲートが配置され、導通時に蓄積できるキャリア濃度は、前記低伝導領域の方が前記高伝導領域より低いことを特徴とする。
　本発明によれば、低い導通損失とスイッチング損失を併せ持ち、かつ、動作時の発熱温度の均一性が良好な信頼性の高い半導体装置及びその製造方法を実現することができる。
　これにより、半導体装置及びそれを用いた電力変換装置の大容量化と信頼性向上が図れる。
　上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係る半導体装置の断面図である。 図１の半導体装置を用いた駆動回路図及び駆動信号を示す図である。 図１の半導体装置の高伝導期間におけるキャリア分布を概念的に示す図である。 図１の半導体装置の低伝導期間におけるキャリア分布を概念的に示す図である。 ターンオフスイッチング波形及び電力損失を示す図である。 図１の半導体装置の導通時とターンオフスイッチング時の発生電力と、その発生電力に伴う内部温度の分布を概念的に示す図である。 本発明の実施例２に係る半導体装置の断面図である。 図７の半導体装置の平面レイアウト図である。 本発明の実施例３に係る半導体装置の断面図である。 図９の半導体装置の平面レイアウト図である。 図９の半導体装置の製造方法を示す図である。 本発明の実施例４に係る半導体装置の断面図である。 図１２の半導体装置の平面レイアウト図である。 本発明の実施例５に係る半導体装置の平面レイアウト図である。 図１４の変形例を示す図である。（実施例５の変形例１） 図１５の半導体装置の断面及び等価回路を示す図である。 図１６の変形例を示す図である。（実施例５の変形例２） 本発明の実施例６に係る半導体装置の平面配置図及び断面配置図である。 図１８の変形例を示す図である。（実施例６の変形例） 代表的な電力変換装置の回路構成を示す図である。 特許文献１に記載の従来技術を適用した半導体装置の断面図である。 特許文献２に記載の従来技術を適用した半導体装置の回路図である。 図９の変形例を示す図である。（実施例３の変形例） 図２３の半導体装置の製造方法を示す図である。（第１の照射工程） 図２３の半導体装置の製造方法を示す図である。（第２の照射工程）
　以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
　また、図中のn-，nという表記は、半導体層がn型であることを示し、かつnの不純物濃度はn-の不純物濃度よりも相対的に高いことを示す。また、p-，pという表記は、半導体層がp型であることを示し、かつpの不純物濃度はp-の不純物濃度よりも相対的に高いことを示す。
　図１から図６を参照して、本発明の実施例１に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図１は、本実施例の半導体装置１００の断面図である。
　本実施例の半導体装置１００は、複数のトレンチゲート形状を有するダブルゲート型IGBTであり、共通のn-型ドリフト層２０に高伝導領域２１と低伝導領域２２が設けられている。高伝導領域２１は、IGBT導通時に高濃度のキャリアを蓄積できる領域であり、一方、低伝導領域２２は、IGBT導通時に高伝導領域２１よりも低濃度のキャリアを蓄積できる領域である。
　高伝導領域２１の上部に配置された複数のトレンチゲートは、キャリア制御ゲート（Gc）２３に接続される。一方、低伝導領域２２の上部に配置された複数のトレンチゲートは、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４に接続される。
　また、半導体装置１００は、n-型ドリフト層２０に縦方向で隣接するp型ウェル層２５、p型ウェル層２５とは反対側においてn-型ドリフト層２０と縦方向で隣接するp型コレクタ層２６を備える。
　さらに、p型ウェル層２５の上部には、p型給電層２７とn型エミッタ層２８が隣接して存在する。そして、これらp型ウェル層２５、n型エミッタ層２８は、ゲート絶縁膜（ゲート酸化膜）２９を介してゲート電極を有するトレンチゲート型の第１の絶縁ゲートであるキャリア制御ゲート（Gc）２３とトレンチゲート型の第２の絶縁ゲートであるスイッチングゲート（Gs）２４と接している。
　エミッタ電極４０は、下に凸のトレンチ形状を有して、p型給電層２７とn型エミッタ層２８と接している。また、各トレンチゲートは、ゲート絶縁膜２９を介して、互いに絶縁される。また、n-型ドリフト層２０は、p型ウェル層２５とは対極側の表面にて、p型コレクタ層２６と隣接する。そして、p型コレクタ層２６に接したコレクタ電極４１を備える。また、半導体装置１００において、これら高伝導領域２１と低伝導領域２２のn-ドリフト層２０とエミッタ電極４０とコレクタ電極４１は共通であり、１チップの半導体素子の内部に構成される。
　ここで、高伝導領域２１と低伝導領域２２は、２つのトレンチゲートに挟まれたp型ウェル層２５の間隔やp型コレクタ層２６の濃度やn-ドリフト層２０内のキャリアライフタイムによって伝導度が設定される。また、高伝導領域２１と低伝導領域２２との境界側の端部に配置された高伝導領域２１のキャリア制御ゲート（Gc）４２と低伝導領域２２のキャリア制御ゲート（Gc）４２は隣接して配置される。これは、以下に示すキャリア引き抜き期間でのキャリア濃度の低減効果を発揮する為の構成である。
　なお、本実施例で用いる半導体基板は、例えばケイ素（シリコン：Si）もしくは炭化ケイ素（SiC）から形成され、ゲート絶縁膜２９は例えば二酸化ケイ素（SiO2）から形成される。
　次に、図２から図４を用いて、本実施例の半導体装置１００の動作について説明する。
図２は、本実施例の半導体装置１００を用いた駆動回路図及び駆動信号を示している。
　本実施例の半導体装置１００は、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４をそれぞれ駆動するゲートドライバ４４，４５による駆動信号によって、低損失な動作を発揮する。
　図２の右図の符号４８はIGBTの導通期間であり、符号４９は非導通期間を示している。
先ず、IGBT導通期間において、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４に対し、IGBTのp型ウェル層２５に反転層を形成する閾値電圧以上の電圧が印加される高伝導期間４６と、キャリア制御ゲート（Gc）２３には閾値未満の電圧が印加され、スイッチングゲート（Gs）２４に対し、閾値電圧以上の電圧が印加される低伝導期間４７が設定される。
　高伝導期間４６においては、IGBT内部の蓄積キャリア濃度が高まり、低オン電圧の性能が導出される。低伝導期間４７においては、IGBT内部の蓄積キャリア濃度が低減し、続いてスイッチングゲート（Gs）２４に閾値電圧未満の電圧が印加されてIGBTがオフした際に、高速にIGBTに逆阻止の電圧が印加され、さらに、高速に電流が低減することで、低損失なターンオフスイッチング５０を実現できる。
　即ち、図２の右図に示すような駆動信号で図２の左図に示す本実施例のIGBT構造を駆動することで、低損失なIGBT性能が導出される。
　図３は、高伝導期間４６における本実施例の半導体装置１００のキャリア分布を示している。キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４に、p型ウェル層２５に反転層である電子層を生成させる閾値電圧以上の正電圧が印加され、さらに、コレクタ電極４１とエミッタ電極４０の間にIGBTが導通する順方向電圧が印加された際の電子５１と正孔５２のキャリアの分布を示している。
　エミッタ電極４０からp型ウェル層２５内に生成された電子層を経由し、n-ドリフト層２０に電子５１が注入される。そして、n-ドリフト層２０において、注入された電子５１に誘発され、p型コレクタ層２６から正孔５２が注入されて、n-型ドリフト層２０の内部で電導度変調が生じる。
　ここで、本実施例の半導体装置１００は、高伝導領域２１を有しており、例えばp型ウェル層２５の間隔（ピッチ）が広く、正孔５２がエミッタ電極４０へ抜け難く、この高伝導領域２１において電導度変調で蓄積されるキャリア濃度を高めることができる。
　これによって、本実施例の半導体装置１００では、低い電圧降下、即ち低オン電圧で、所定の電流を流すことができ、導通時の低損失な性能が導出される。
　図４は、高伝導期間４６を経て、キャリア制御ゲート（Gc）２３に閾値電圧未満の負電圧が印加された低伝導期間４７における本実施例の半導体装置１００のキャリア分布を示している。
　コレクタ電極４１とエミッタ電極４０の間にIGBTが導通する順方向電圧が印加された状態にて、キャリア制御ゲート（Gc）２３に接するp型ウェル層２５には、正孔５２の蓄積層が形成され、n-型ドリフト層２０の内部で電導度変調に寄与していた正孔５２が蓄積層を介してエミッタ電極４０に排出される。
　ここで、本実施例の半導体装置１００は、低伝導領域２２を有しており、例えばp型ウェル層２５のピッチが狭いため、電導度変調に寄与していた正孔５２がキャリア制御ゲート（Gc）２３による蓄積層を介してエミッタ電極４０へ排出しやすく、またスイッチングゲート（Gs）２４による反転層を介して、電子５１が注入され続けることから、極低濃度な蓄積キャリア５５のプロファイルを安定してn-ドリフト層２０内に形成できる。
　また、低伝導領域２２の高伝導領域２１との境界側の端部に、キャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４とのうち、キャリア制御ゲート（Gc）４２を配置することで、n-ドリフト層２０における低伝導領域２２と高伝導領域２１の境界部における蓄積キャリアを効率よくキャリア制御ゲート（Gc）４２による蓄積層を介して排出でき、また低伝導領域２２のスイッチングゲート（Gs）２４から高伝導領域２１への電子５１の注入を防ぐことができ、これにより低伝導領域２２の蓄積キャリアを均一性よく低濃度化することができる。
　この状態からスイッチンゲート（Gs）２４にオフバイアスが印加され、半導体装置１００が導通状態から非導通状態へ推移するターンオフスイッチング動作に移行すると、n-ドリフト層２０内部の蓄積キャリア濃度が低いために、正孔５２はエミッタ電極４０へ、電子５１はコレクタ電極４１へ高速に排出されるため、高速にIGBTに逆阻止の電圧が印加されるとともに、高速に電流が低減する動作をし、低損失なターンオフスイッチングが実現される。
　即ち、IGBT内部の蓄積キャリア濃度をキャリア制御ゲート（Gc）２４，４２のゲートバイアスによって制御でき、特にその濃度の制御性を本発明によって高めることができ、導通時の低オン電圧な性能と、低いターンオフ損失の性能を両立したIGBTを実現できる。
　次に、図５及び図６を用いて、電力損失とチップ内温度均一性に関する本発明の効果を説明する。図５に、本発明のダブルゲート型IGBTのターンオフスイッチング波形５８と、特許文献１を元にした従来のダブルゲート型IGBTのターンオフスイッチング波形５７の比較を示す。
　スイッチングゲート（Gs）２４にオフバイアスを印加することで、IGBTは導通状態から非導通状態に推移し、図５には、その際のコレクタ電流ICとコレクタ・エミッタ間電圧VCEの変化、またICとVCEの積による電力Powerを示している。
　スイッチンゲート（Gs）２４にオフバイアスが印加されると、IGBT内部のキャリアが排出され、まずVCEが上昇する。ここで、本発明のダブルゲート型IGBTでは、直前の低伝導期間４７でのキャリア濃度が低いことで、従来に対し、高速にVCEが電源電圧まで上昇する。この現象は主に、ドリフト領域のエミッタ領域近傍、即ち表面寄りのキャリア濃度が本発明で下げられている効果である。
　次に、VCEが電源電圧に達すると、ICの低減がはじまる。本発明のダブルゲート型IGBTでは、低伝導期間４７でのキャリア濃度、特にドリフト領域のコレクタ領域近傍、即ち裏面寄りのキャリア濃度が低いことで、高速にコレクタ電流ICが低下し、またテール期間も小さく0Aに至って、非導通状態に推移する。即ち、本発明のダブルゲート型IGBTによれば、コレクタ・エミッタ間電圧VCE、コレクタ電流ICをともに従来に対し高速に変化させることができる。
　これらVCE、ICの変化による電力Powerを積分することでターンオフスイッチング時の電力損失が算出されるが、図５に示すように、本発明のダブルゲート型IGBTによれば、VCE、Icの変化期間が短いことで、発生する電力損失３０が、従来の電力損失３１に対し小さいことが判る。
　図６は、本発明のダブルゲート型IGBTの高伝導領域２１と低伝導領域２２において、導通時とターンオフスイッチング時の発生電力と、その発生電力に伴う内部温度の分布を模式的に示している。図中の（１），（２）は、それぞれ導通時、ターンオフスイッチング時の発生電力を示しており、（３）は導通とスイッチングを繰り返すことによる定常状態の内部温度を示している。
　本発明では、高伝導領域２１と低伝導領域２２は共通のn-型ドリフト層２０の内部に構成され、その領域間の熱抵抗が小さく、これによって温度均一性の効果を生み出す。
　図６の（１）に示す様に、IGBT導通時においては、高伝導領域２１は、蓄積キャリア濃度が高まることで、低伝導領域２２に対し通流する電流量が大きくなるため、発生するPowerも低伝導領域２２に比べて大きい。ここで領域間の熱抵抗が小さいことによって、共通のn-型ドリフト層２０内部で高伝導領域２１から低伝導領域２２へ熱拡散５９が生じる。
　次に、（２）に示すIGBTのターンオフスイッチング時においては、直前の低伝導期間４７において、キャリアは主に低伝導領域２２に蓄積されるため、ターンオフ時の電流は低伝導領域２２が高伝導領域２１に対し大きい。従って、発生するPowerも低伝導領域２２が高伝導領域２１に比べて大きくなる。ここでも領域間の熱抵抗が小さいことによって、共通のドリフト層内部で低伝導領域２２から高伝導領域２１へ熱拡散５９が生じる。
　これら（１）と（２）の動作においてそれぞれ生じる領域間の発熱アンバランスに対し、本発明では領域間の熱抵抗が小さいことで他方への熱拡散が生じる効果が働き、（３）に示す様に、導通とスイッチングを繰り返すことによる定常状態の内部温度は、高伝導領域２１から低伝導領域２２に渡って、高い温度均一性を得ることができる。
　以上より、本実施例の半導体装置１００（ダブルゲート型IGBT）によって、低導通損失と低ターンオフ損失を両立した低損失な性能と、導通時及びターンオフスイッチング時に発生する電力によって生じる温度上昇に対しチップ内均一性が得られる。
　図７及び図８を参照して、本発明の実施例２に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図７は、本実施例の半導体装置２００の断面図である。
　本実施例の半導体装置２００は、複数のトレンチゲート形状を有するダブルゲート型IGBTであり、共通のn-型ドリフト層２０に高伝導領域２１と低伝導領域２２が設けられている。高伝導領域２１は、IGBT導通時に高濃度のキャリアを蓄積できる領域であり、一方、低伝導領域２２は、IGBT導通時に高伝導領域２１よりも低濃度のキャリアを蓄積できる領域である。
　ここで、本実施例では、高伝導領域２１を構成するp型ウェル層２５について、隣り合うp型ウェル層２５との間隔をａと定義し、低伝導領域２２のそれをｂと定義とした時、ａ≧ｂの関係を満たす。
　p型ウェル層２５同士の間隔が広いと、IGBT導通時において、コレクタ電極４１からn-型ドリフト層２０に注入された正孔５２が、p型ウェル層２５を経てエミッタ電極４０に排出され難く、即ちn-型ドリフト層２０内の伝導度変調を高める効果が働く。
　従って、高伝導領域２１の間隔aを低伝導領域２２の間隔ｂ以上（ａ≧ｂ）として構成することとし、かつ、低伝導領域２２の高伝導領域２１との境界側の端部に、キャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４とのうち、キャリア制御ゲート（Gc）４２を配置することで、蓄積キャリア濃度のキャリア制御ゲート（Gc）４２のバイアスによる制御性を高める効果が働き、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。
　図８は、図７の半導体装置２００の平面レイアウト図である。
　本実施例の半導体装置２００は、図８に示す様に、チップの外周に配置された共通の電界緩和領域６０の内側に、高伝導領域２１と低伝導領域２２が配置され、高伝導領域２１の２つのキャリア制御ゲート（Gc）２３，４２に挟まれたウェル領域の間隔aと低伝導領域２２のキャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４に挟まれたウェル領域の間隔ｂが、ａ≧ｂの関係で配置される。より好ましくは、ａ＞ｂの関係で配置される。
　複数のキャリア制御ゲート（Gc）２３と複数のスイッチングゲート（Gs）２４は、それぞれ一つずつチップ内に配置されたキャリア制御ゲート（Gc）のパッド電極６１とスイッチングゲート（Gs）のパッド電極６２に接続され、外部から制御バイアスが印加できる様に構成される。
　なお、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４の配線は、エミッタ電極４０の下に埋め込まれた、例えばポリシリコンで配線される。
　この構成によって、１チップ内部で、高伝導領域２１と低伝導領域２２、及びキャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４を配線でき、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。
　以上より、本実施例の半導体装置２００（ダブルゲート型IGBT）によって、低導通損失と低ターンオフ損失を両立した低損失な性能と、導通時及びターンオフスイッチング時に発生する電力によって生じる温度上昇に対しチップ内均一性が得られる。
　図９から図１１、及び図２３、図２４Ａ、図２４Ｂを参照して、本発明の実施例３に係る絶縁ゲート型（ゲート制御型）の半導体装置とその製造方法について説明する。図９は、本実施例の半導体装置３００の断面図である。
　本実施例の半導体装置３００は、複数のトレンチゲート形状を有するダブルゲート型IGBTであり、共通のn-型ドリフト層２０に高伝導領域２１と低伝導領域２２が設けられている。高伝導領域２１は、IGBT導通時に高濃度のキャリアを蓄積できる領域であり、一方、低伝導領域２２は、IGBT導通時に高伝導領域２１よりも低濃度のキャリアを蓄積できる領域である。
　ここで、本実施例では、高伝導領域２１を構成するn-型ドリフト層２０のキャリアライフタイムを低伝導領域２２のそれに比べて高くすることで、導通時の高伝導期間４６に蓄積できるキャリア濃度を高めることができ、かつ低伝導期間４７に低伝導領域２２で蓄積されるキャリア濃度を下げることができる。即ち、キャリア制御ゲート（Gc）２３により高い蓄積キャリア濃度の制御性が得られる。
　n-型ドリフト層２０のキャリアライフタイムを異ならせるため、本実施例では、低伝導領域２２にキャリアライフタイムキラー層６３を配置する。キャリアライフタイムキラー層６３は結晶欠陥であり、ヘリウムやプロトン等の軽イオンの照射によって生成される。
　高伝導領域２１にはキャリアライフタイムキラー層は存在せず、蓄積キャリア濃度を高められるドリフト層とし、低伝導領域２２にはキャリアライフタイムキラー層６３を存在させ、蓄積キャリア濃度を低減できるドリフト層とし、かつ、低伝導領域２２の高伝導領域２１との境界側の端部に、キャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４とのうち、キャリア制御ゲート（Gc）４２を配置することで、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。
　図１０は、図９の半導体装置３００の平面レイアウト図である。
　本実施例の半導体装置３００は、図１０に示す様に、チップの外周に配置された共通の電界緩和領域６０の内側に、高伝導領域２１と低伝導領域２２が配置され、低伝導領域２２にキャリアライフタイムキラー層６４をドリフト領域内に配置する構成とする。
　また、ここでは、電界緩和領域６０においてもキャリアライフタイムキラー層６３が存在するドリフトとして示した。これは、電界緩和領域６０におけるドリフトは、キャリア蓄積が不要であり、高伝導領域２１や低伝導領域２２との境界へターンオフスイッチング時のキャリアの集中を抑止することが信頼性向上につながるため、キャリアライフタイムキラー層６３を低伝導領域２２と同様に配置する構成とする。
　図１１を用いて、本実施例の半導体装置３００の製造方法を説明する。キャリアライフタイムキラー層６３は、低伝導領域２２のn-型ドリフト層２０内に選択的に形成する必要があり、軽イオン照射６５の際に深さを調整する為のマスク６６にパターニングを施すことで可能となる。
　低伝導領域２２を覆うマスク６６の厚さ６７は、n-型ドリフト層２０内にキャリアライフタイムキラー層６３が留まる位置とし、一方で、高伝導領域２１にはそれが入り込こまない深さとする。即ち、段差を有するパターニングを施したマスク６６越しに軽イオンをチップ全面に照射することで、本実施例の半導体装置３００が製造される。
　これによって、１チップ内部で、高伝導領域２１と低伝導領域２２、及びキャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４を配置でき、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。
　以上より、本実施例の半導体装置３００（ダブルゲート型IGBT）によって、低導通損失と低ターンオフ損失を両立した低損失な性能と、導通時及びターンオフスイッチング時に発生する電力によって生じる温度上昇に対しチップ内均一性が得られる。
　≪実施例３の変形例≫
　図２３は、図９の変形例を示す図である。
　図２３に示す様に、図９の構成に加えて、低伝導領域２２のスイッチングゲート（Gs）２４が配置される領域のn-型ドリフト層２０内に、キャリアライフタイムキラー層６３とは異なる別のキャリアライフタイムキラー層８６をさらに設けてもよい。
　このように、低伝導領域２２内において、スイッチングゲート（Gs）２４が配置される領域のn-型ドリフト層２０の導通時に蓄積できるキャリア濃度を、低伝導領域２２のキャリア制御ゲート（Gc）２３，４２が配置される領域のn-型ドリフト層２０の導通時に蓄積できるキャリア濃度よりも低くなるように構成することで、本発明の効果をさらに高めることができる。
　図２４Ａ及び図２４Ｂは、図２３の半導体装置の製造方法を示す図であり、図１１の変形例に相当する。
　本製造方法は、図２４Ａ及び図２４Ｂに示すように、第１の軽イオン照射工程（図２４Ａ）と第２の軽イオン照射工程（図２４Ｂ）の２つのステップを有する。図２４Ａに示す第１の軽イオン照射工程は、図１１と同様であり、繰り返しとなる説明は省略する。
　図２４Ａに示す第１の軽イオン照射工程により、低伝導領域２２にキャリアライフタイムキラー層６３を形成した後、図２４Ｂに示すように、チップの裏面側に、低伝導領域２２のスイッチングゲート（Gs）２４が配置される領域と対向する領域の厚さ８８が他の領域の厚さよりも薄い、マスク６６とは異なる別のマスク８７を配置し、マスク８７のチップと対向する面とは反対側から軽イオンを照射する。なお、ここでは第１の軽イオン照射工程、第２の軽イオン照射工程の順に実施する例を示したが、第２の軽イオン照射工程、第１の軽イオン照射工程の順に実施してもよい。
　図１２及び図１３を参照して、本発明の実施例４に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図１２は、本実施例の半導体装置４００の断面図である。
　本実施例の半導体装置４００は、複数のトレンチゲート形状を有するダブルゲート型IGBTであり、共通のn-型ドリフト層２０に高伝導領域２１と低伝導領域２２が設けられている。高伝導領域２１は、IGBT導通時に高濃度のキャリアを蓄積できる領域であり、一方、低伝導領域２２は、IGBT導通時に高伝導領域２１よりも低濃度のキャリアを蓄積できる領域である。
　ここで、本実施例では、導通時の高伝導期間４６に蓄積できるキャリア濃度を高め、また、低伝導期間４７に低伝導領域２２で蓄積されるキャリア濃度を低減する、即ちキャリア制御ゲート（Gc）２３，４２のバイアスで、蓄積キャリア濃度の高い制御性を得ることを目的とし、低伝導領域２２のn-型ドリフト層２０内にキャリアライフタイムキラー層６３を設ける。
　さらに、高伝導領域２１のp型コレクタ層６８と低伝導領域２２のp型コレクタ層６９の不純物濃度を異ならせ、高伝導領域２１のp型コレクタ層６８の不純物濃度を低伝導領域２２のp型コレクタ層６９の不純物濃度に対し高く配置する。
　これにより、導通時の高伝導期間４６においては、高伝導領域２１の高濃度p型コレクタ層６８からの正孔５２の注入効率を上げることができ、かつ、低伝導期間４７においては、低伝導領域２２における低濃度p型コレクタ層６９からの正孔５２の注入効率を下げることができ、即ち蓄積キャリア濃度の制御性をさらに高めることができる。
　なお、キャリアライフタイムキラー層６３を存在させなくても、本発明における一定の効果は得られるが、高伝導領域２１及び低伝導領域２２の各p型コレクタ層の不純物濃度の濃度差と組み合わせることで、高い効果が得られる。
　本実施例のように、高伝導領域２１と低伝導領域２２において各p型コレクタ層の不純物濃度を変え、かつ、低伝導領域２２の高伝導領域２１との境界側の端部に、キャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４とのうち、キャリア制御ゲート（Gc）４２を配置することで、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。
　図１３は、図１２の半導体装置４００の平面レイアウト図である。
　本実施例の半導体装置４００は、図１３に示す様に、チップの外周に配置された共通の電界緩和領域６０の内側に、高伝導領域２１と低伝導領域２２が配置され、高伝導領域２１に高濃度p型コレクタ層６８を配置する領域７０をドリフト層下に設ける構成とする。
　また、ここでは、電界緩和領域６０において、そのドリフトは、キャリア蓄積が不要であり、高伝導領域２１や低伝導領域２２との境界へターンオフスイッチング時のキャリアの集中を抑止することが信頼性向上につながるため、低濃度p型コレクタ層６９を低伝導領域２２と同様に配置する構成とする。
　以上より、本実施例の半導体装置４００（ダブルゲート型IGBT）によって、低導通損失と低ターンオフ損失を両立した低損失な性能と、導通時及びターンオフスイッチング時に発生する電力によって生じる温度上昇に対しチップ内均一性が得られる。
　図１４から図１７を参照して、本発明の実施例５に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図１４は、本実施例の半導体装置５００の平面レイアウト図である。
　本実施例の半導体装置５００は、複数のトレンチゲート形状を有するダブルゲート型IGBTであり、かつ複数の高伝導領域２１と低伝導領域２２を１チップ内に配置した構成である。高伝導領域２１は、IGBT導通時に高濃度のキャリアを蓄積できる領域であり、一方、低伝導領域２２は、IGBT導通時に高伝導領域２１よりも低濃度のキャリアを蓄積できる領域である。
　また、チップの外周に配置された共通の電界緩和領域６０の内部に、複数の高伝導領域２１と低伝導領域２２が配置される。
　ここで、高伝導領域２１と低伝導領域２２には、実施例３で説明したようにキャリアライフタイムキラー層６３の打ち分けを導入してもよいし、実施例４で説明したようにp型コレクタ層の濃度を変化させてもよく、本発明の効果をさらに高めることができる。
　複数の高伝導領域２１と低伝導領域２２は互いに隣接して、共通の電界緩和領域６０の内側に構成される。この構成によって、IGBTの導通時とターンオフスイッチング動作時において、一方で大きくなる発生電力起因の発熱に対し、他方への熱拡散の効果が高く働き、チップ内の温度均一性を高めることができる。また、分割して配置する高伝導領域２１と低伝導領域２２の数を増やすことでこの効果をより高めることができる。
　さらに、縦方向（半導体装置５００の長辺方向）に分割して領域の数を増やすだけでなく、横方向（半導体装置５００の短辺方向）にも分割して千鳥の配置とすることで、さらに温度均一性の効果を高めることができる。
　複数のキャリア制御ゲート（Gc）２３と複数のスイッチングゲート（Gs）２４は、それぞれ一つずつチップ内に配置されたキャリア制御ゲート（Gc）のパッド電極６１とスイッチングゲート（Gs）のパッド電極６２に接続され、外部から制御バイアスが印加できる様に構成される。
　なお、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４の配線は、エミッタ電極４０の下に埋め込まれた、例えばポリシリコンで配線される。
　また、特に、横方向（半導体装置５００の短辺方向）にも分割する場合は、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４の配線を効率よく最短距離で引き回す目的で、二層の配線層で構成してもよい。
　また、低伝導領域２２の高伝導領域２１との境界側の端部に、キャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４とのうち、キャリア制御ゲート（Gc）４２を配置する。これにより、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。
　≪実施例５の変形例１≫
　図１５は、図１４の変形例を示す平面レイアウト図である。
　これまでの実施例では、高伝導領域２１と低伝導領域２２とが互いに直接隣接して配置される例を示してきた。
　本変形例は、複数のトレンチゲート形状を有するダブルゲート型IGBTであり、かつ複数の高伝導領域２１と低伝導領域２２を１チップ内に配置した構成であり、さらに、高伝導領域２１と低伝導領域２２との境界にダイオード領域７１を配置する。ダイオードは、図２０において示した様に、電力変換器において、還流・整流動作を目的としIGBTと逆並列に接続することが必要不可欠である。
　本変形例は、ダイオードをダブルゲート型IGBTのチップに内蔵した構成である。ダイオード領域７１を高伝導領域２１と低伝導領域２２の間に配置することで、IGBTの導通時とターンオフスイッチング動作時において、一方で大きくなる発生電力起因の発熱に対し、共通のn-型ドリフト層２０から成るダイオード領域７１への熱拡散の効果も働き、チップ内の温度均一性を高めることができる。
　また、本変形例では、ダイオード領域７１の導通動作とスイッチング動作による発生電力起因の発熱に対し、共通のn-型ドリフト層２０から成るIGBTの高伝導領域２１と低伝導領域２２への熱拡散の効果が働き、ダイオードを別チップとした構成に対し、よりIGBTとダイオードの温度均一性を高め、また温度上昇を抑制することができ、なおかつ、ダイオード領域７１の電界緩和領域６０を削減してその分IGBT領域とダイオード領域の面積を増加することもでき、定格容量の上昇の効果をさらに高めることができる。
　なお、図１５においては、複数の高伝導領域２１と低伝導領域２２の間に複数のダイオード領域７１を配置した構成であるが、実施例１から実施例４に適用して、それぞれ一つずつの領域としても、本発明の一定の効果を発揮する。
　例えば、実施例１（図１）のように、高伝導領域２１と低伝導領域２２をそれぞれ一つずつ有する構成において、高伝導領域２１と低伝導領域２２の間にダイオード領域７１を配置した場合であっても、低伝導領域２２のダイオード領域７１を介した高伝導領域２１との境界側の端部に、キャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４とのうち、キャリア制御ゲート（Gc）４２を配置することで、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。
　図１６に、図１５の半導体装置の断面及び等価回路を示す。
　高伝導領域２１とダイオード領域７１と低伝導領域２２は、共通のn-型ドリフト層２０で形成され、各領域間の熱抵抗は極めて小さい。ダイオード領域７１のアノード電極は、高伝導領域２１と低伝導領域２２のエミッタ電極４０と共通とすることができ、また、ダイオード領域７１のカソード領域は、高伝導領域２１と低伝導領域２２のコレクタ電極４１と共通とすることができ、所定の電力変換に必要な還流・整流動作が可能である。
　ダイオード領域７１のn-型ドリフト層２０の上部には、アノードウェル領域７３とそれと接するアノード給電領域７２が設けられ、これは本発明のダブルゲート型IGBTの高伝導領域２１及び低伝導領域２２のn型エミッタ層２８と同一の製造工程で形成される。
　ダイオード領域７１のn-型ドリフト層２０の下部には、n型カソード層７４が設けられ、これは高伝導領域２１及び低伝導領域２２のp型コレクタ層６８，６９と注入する不純物を変えることで形成される。
　また、ダイオード領域７１のn-型ドリフト層２０に、低伝導領域２２のn-型ドリフト層２０に設けられるキャリアライフタイムキラー層６３と同じものを設けてもよく、ダイオード動作におけるリカバリースイッチング損失の低減効果に寄与する。
　高伝導領域２１とダイオード領域７１と低伝導領域２２は、共通のn-型ドリフト層２０で形成され、各領域間の熱抵抗が極めて小さいことで、上記した熱拡散の効果が発揮される。
　また、低伝導領域２２のダイオード領域７１を介した高伝導領域２１との境界側の端部に、キャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４とのうち、キャリア制御ゲート（Gc）４２を配置する。これにより、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。
　≪実施例５の変形例２≫
　図１７は、図１６の変形例を示す図である。
　本変形例では、ゲート電極の形状を、一方の面はゲート絶縁膜２９を介してp型ウェル層（エミッタウェル層）２５と接し、他方の面はp型ウェル層（エミッタウェル層）２５もn-ドリフトドリフト層２０も存在せず絶縁膜（厚い酸化膜７８）と接することを特徴としたサイドゲート形状とする。
　実施例１から実施例４で図示したトレンチゲート形状では、トレンチゲートの下部におけるゲート電極とゲート絶縁膜２９とn-ドリフト層２０とで形成されるMOS容量に加え、p型ウェル層２５に対向する面とは反対側の面に配置されたp型フローティング層１５（p型フローティング層１５に替えてn-型ドリフト層が形成されている場合はn-型ドリフト層）とゲート絶縁膜２９とゲート電極とで形成されるMOS容量が並列に配置される。これによりトレンチゲート型ではそのMOS容量が帰還容量として働いてその値は大きく、IGBTがターンオフやターンオンスイッチングする際、この容量を充電するミラー期間が発生して、高速な電流・電圧の変化を妨げ、損失を上昇する要因となる。
　一方、本変形例のサイドゲート形状では、p型ウェル層２５に対向する面とは反対側の面（すなわち他方の面）は厚い絶縁膜７８が配置されており、容量成分は存在しない。従って帰還容量は、サイドゲートの下部におけるゲート電極とゲート絶縁膜２９とn-ドリフト層２０とで形成されるMOS容量のみで形成され、トレンチゲート型に対し、その容量値は小さい。
　そのため、トレンチゲート型に対して、スイッチングの際、より高速に電流・電圧が変化し、スイッチング損失が小さくなる。従って、本発明にサイドゲートを適用することで、実施例１と同様に、本発明の効果である低損失な性能と温度均一性を高めることができる。
　サイドゲートの形状は、従来のトレンチゲートのように断面が長方形でもよいが、図１７に示すように、エミッタ電極４０側からコレクタ電極４１側に向かって幅が広くなる形状としてもよい。
　なお、本変形例では、サイドゲートを有した高伝導領域２１と低伝導領域２２の間にダイオード領域７１を配置しているが、ダイオード領域７１については必須ではない。ダイオード領域７１のない実施例１から実施例５にサイドゲートの構造を適用してもよい。ダイオード領域７１と組み合わせた場合は、上述したダイオードを混載させる効果が働き、本発明の効果をさらに高めることができる。
　以上より、本実施例の半導体装置５００（ダブルゲート型IGBT）及びその変形例の構成によって、低導通損失と低ターンオフ損失を両立した低損失な性能と、導通時及びターンオフスイッチング時に発生する電力によって生じる温度上昇に対しチップ内均一性が得られる。
　図１８及び図１９を参照して、本発明の実施例６に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図１８は、本実施例の半導体装置６００の平面配置図（ａ）及び断面配置図（ｂ）である。
　本実施例の半導体装置６００は、高伝導領域２１と低伝導領域２２が設けられたIGBT素子のチップ７９とダイオード素子のチップ８０を逆並列に接続した構成を有する。
　IGBT素子の構成は、ダイオード領域７１を有しない構成を想定しており、実施例１から実施例５（但し、実施例５の変形例１及び変形例２を除く）で説明した通りであり、ここでは説明を割愛する。本実施例では、整流素子であるダイオードチップ８０をダブルゲート型IGBTチップ７９に逆並列に接続する。
　これによって、IGBTのコレクタ端子からエミッタ端子に向けて、ダイオードチップ８０を介して電流を流すことができ、インバータをはじめとした電力変換器の機能を実現できる。
　ダイオードチップ８０は、図示しないカソード端子及びアノード端子を、それぞれダブルゲート型IGBTチップ７９のコレクタ端子及びエミッタ端子と電気的に接続することで、逆並列な関係で接続される。
　ここで、ダイオードチップ８０は、Si基板もしくはSiC基板内に不純物のドーピングで形成されるPN接合からなるダイオードでもよいし、不純物のドーピング層と金属のショットキーバリア接合からなるダイオードでもよい。また、ダイオードは、１素子でもよいし、小型な素子を複数並列に搭載する形態でもよい。
　ダブルゲート型IGBTチップ７９とダイオードチップ８０は、同一の絶縁基板８１上に形成された導電性膜８２と接合されて、絶縁基板８１上に搭載される。接合には半田材料などが用いられる。
　ここで、ダブルゲート型IGBTチップ７９のコレクタ電極とダイオードチップ８０のカソード電極は、絶縁基板８１上の導電性膜８２を介して電気的に接続される。そして導電性膜８２と導通する端子８３によって、ダブルゲート型IGBTチップ７９とダイオードチップ８０に電気的な信号を導入できる。
　さらに、ダブルゲート型IGBTチップ７９のエミッタ電極とダイオードチップ８０のアノード電極は、電気的に双方に接続する端子８４を介して、ダブルゲート型IGBTチップ７９とダイオードチップ８０に電気的な信号を与えられる。
　これらの端子８３，８４は、例えば、アルミニウムや銅を材料とした導電性ワイヤである。即ち、金属性被膜（導電性膜８２）が形成された絶縁基板８１とワイヤとによって、２つのIGBT素子とダイオード素子は、逆並列に接続され、双方向に電流を流せる半導体部品となる。
　ここで、ダイオードチップ８０を２つのダブルゲート型IGBTチップ７９で挟む構成とすることで、各々の素子が動作することによって発生する電力起因の熱を他方の素子へ逃がすことができ、温度上昇を抑制できる。
　ダブルゲート型IGBTチップ７９は、導通時においては、通流する電流とその際の電圧降下によって電力が発生し、素子周辺の熱抵抗によって発熱する。また、ターンオフやターンオンのスイッチング時においては、過渡的な電流や電圧の変化によって電力が発生し、同じく素子周辺の熱抵抗によって発熱する。
　この発熱を抑制することは、素子の温度上昇を抑制でき、より大きな電流を流すことができ、また長期的な信頼性を向上できるため重要である。２つのダブルゲート型IGBTチップ７９の間にダイオードチップ８０を挟むことで、ダブルゲート型IGBTチップ７９の発熱時に、このダイオードチップ８０へ熱拡散できることから熱容量が上昇する。
　従って、ダブルゲート型IGBTチップ７９の動作時における温度上昇を抑制できることから、本発明の効果をさらに高めることができる。
　≪実施例６の変形例≫
　図１９は、図１８の変形例である。
　本変形例では、実施例５の変形例１及び変形例２で説明したダブルゲート型IGBTとダイオードを混載するチップ８５を適用する。
　１チップ内で、IGBT領域とダイオード領域の動作による発熱が生じるが、チップ内の熱拡散による効果で、双方の温度均一性を確保できる。従って、定格容量の調整を目的とする場合、図１９に示す様に、チップ８５を並列接続することで、領域の温度均一性を保ち容量を上昇することが可能である。
　以上より、本発明のダブルゲート型IGBTによって、低導通損失と低ターンオフ損失を両立した低損失な性能と、導通時及びターンオフスイッチング時に発生する電力によって生じる温度上昇に対しチップ内均一性が得られ、さらに、ダイオードを逆並列接続した組合わせにより、信頼性を維持し容易に必要な容量に対応したIGBTとダイオードから成る電力変換器を提供可能である。
　なお、本発明は、エアコンや電子レンジなどの小電力機器から、自動車や鉄道、製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体装置、半導体回路の駆動装置並びに電力変換装置に適用することができる。
　また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。
例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　１…n-型ドリフト層、２…p型ウェル層、３…n型エミッタ層、４…p型コレクタ層、５…ゲート絶縁膜（酸化膜）、７…エミッタ電極、８…コレクタ電極、１２…p型給電層、１５…p型フローティング層またはn-型ドリフト層、１６…厚い絶縁膜、２０…n-型ドリフト層、２１…高伝導領域、２２…低伝導領域、２３…キャリア制御ゲート（Gc）、２４…スイッチングゲート（Gs）、２５…p型ウェル層、２６…p型コレクタ層、２７…p型給電層、２８…n型エミッタ層、２９…ゲート絶縁膜（ゲート酸化膜）、３０…本発明のダブルゲート型IGBTの電力損失、３１…従来のダブルゲート型IGBTの電力損失、３３…低オン電圧のIGBT、３４…高オン電圧のIGBT、３５…低オン電圧のIGBT３３のゲート、３６…高オン電圧のIGBT３４のゲート、３８…ゲートの制御回路、４０…エミッタ電極、４１…コレクタ電極、４２…キャリア制御ゲート（Gc）、４４…ゲートドライバ、４５…ゲートドライバ、４６…高伝導期間、４７…低伝導期間、４８…導通期間、４９…非導通期間、５０…ターンオフスイッチング、５１…電子のキャリア、５２…正孔のキャリア、５３…高濃度の蓄積キャリア、５４…低濃度の蓄積キャリア、５５…極低濃度の蓄積キャリア、５６…蓄積キャリアの低濃度化、５７…従来のダブルゲート型IGBTのターンオフスイッチング波形、５８…本発明のダブルゲート型IGBTのターンオフスイッチング波形、５９…（共通のドリフト層による）熱拡散、６０…電界緩和領域、６１…（キャリア制御ゲート（Gc）の）パッド電極、６２…（スイッチングゲート（Gs）の）パッド電極、６３…キャリアライフタイムキラー層、６４…キャリアライフタイムキラー層を配置する領域、６５…軽イオン照射、６６…（軽イオン照射の際の）マスク、６７…低伝導領域を覆うマスクの厚さ、６８…高伝導領域の高濃度p型コレクタ層、６９…低伝導領域の低濃度p型コレクタ層、７０…高濃度p型コレクタ層を配置する領域、７１…ダイオード領域、７２…アノード給電領域、７３…アノードウェル領域、７４…n型カソード層、７６…サイドゲート形状のキャリア制御ゲート（Gc）、７７…サイドゲート形状のスイッチングゲート（Gs）、７８…厚い酸化膜、７９…ダブルゲート型IGBTチップ、８０…ダイオードチップ、８１…絶縁基板、８２…導電性膜、８３…導電性膜８２と導通する端子、８４…IGBTのエミッタ電極とダイオードのアノード電極と導通する端子、８５…実施例５の変形例１及び変形例２のダブルゲート型IGBTチップ、８６…キャリアライフタイムキラー層、８７…（軽イオン照射の際の）マスク、８８…低伝導領域のスイッチングゲート（Gs）領域を覆うマスクの厚さ、９１…絶縁ゲート電極（Gs）、９２…絶縁ゲート電極（Gc）、９３…制御回路、９４…駆動回路、９５…誘導性負荷、９６…直流電源、９７…IGBT、９８…絶縁ゲート端子、９９…ダイオード、１００…半導体装置（ダブルゲート型IGBT）、２００…半導体装置（ダブルゲート型IGBT）、３００…半導体装置（ダブルゲート型IGBT）、４００…半導体装置（ダブルゲート型IGBT）、５００，５０１…半導体装置（ダブルゲート型IGBT）、６００…半導体装置（ダブルゲート型IGBT）、Ａ…共通のドリフト領域により領域間の熱抵抗が小さい、ＩＴ…内部温度

Claims (15)

  1. 　同一半導体チップ内に、高伝導領域と、低伝導領域とを備え、
    　前記低伝導領域に、第１のゲート電極に接続された第１のキャリア制御ゲートと、前記第１のゲート電極とは独立して制御が可能な第２のゲート電極に接続されたスイッチングゲートとを有し、
    　前記高伝導領域に、第３のゲート電極に接続された第２のキャリア制御ゲートを有し、　前記低伝導領域の前記高伝導領域との境界側の端部には、前記第１のキャリア制御ゲートと前記スイッチングゲートとのうち、前記第１のキャリア制御ゲートが配置され、
    　導通時に蓄積できるキャリア濃度は、前記低伝導領域の方が前記高伝導領域より低いことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記高伝導領域と前記低伝導領域とが互いに直接隣接することを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　絶縁膜を介して前記第２のキャリア制御ゲートに隣接し、エミッタ電極と接続された第１のウェル領域と、
    　絶縁膜を介して前記第１のキャリア制御ゲートおよび前記スイッチングゲートに隣接し、前記エミッタ電極と接続された第２のウェル領域と、を備え、
    　前記第１のゲート電極と前記第２のゲート電極と前記第３のゲート電極に、前記第１のウェル領域および前記第２のウェル領域に反転層が形成される電圧が印加される第１の状態と、
    　前記第１のゲート電極と前記第３のゲート電極に、前記第１のキャリア制御ゲートに隣接する前記第２のウェル領域および前記第２のキャリア制御ゲートに隣接する前記第１のウェル領域に反転層が形成されない電圧が印加され、かつ、前記第２のゲート電極に、前記スイッチングゲートに隣接する前記第２のウェル領域に反転層が形成される電圧が印加される第２の状態と、
    　前記第１のゲート電極と前記第２のゲート電極と前記第３のゲート電極に、前記第１のウェル領域および前記第２のウェル領域に反転層が形成されない電圧が印加される第３の状態と、を有し、
    　導通状態から非導通状態に移行する際において、前記第１の状態、前記第２の状態、前記第３の状態の順に移行することを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記第１のウェル領域と前記第２のウェル領域をそれぞれ複数備え、
    　前記第１のウェル領域同士の間隔は、前記第２のウェル領域同士の間隔よりも広いことを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記高伝導領域と前記低伝導領域は、共通のドリフト層内に配置され、
    　前記低伝導領域のドリフト層内にキャリアライフタイムキラー層を有することを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記低伝導領域の前記スイッチングゲートが配置される領域のドリフト層内に、前記キャリアライフタイムキラー層とは異なる別のキャリアライフタイムキラー層をさらに有することを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記高伝導領域と前記低伝導領域は、共通のドリフト層内に配置され、
    　前記ドリフト層の下部に、コレクタ電極と隣接するキャリア注入層を有し、
    　前記高伝導領域の下部のキャリア注入層の濃度が、前記低伝導領域の下部のキャリア注入層の濃度よりも高いことを特徴とする半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記同一半導体チップ内に、前記高伝導領域と前記低伝導領域とをそれぞれ複数備え、　前記同一半導体チップの外周部に、共通の電界緩和領域を有し、
    　複数の前記高伝導領域と複数の前記低伝導領域が、前記共通の電界緩和領域に囲われて配置されることを特徴とする半導体装置。
  9. 　請求項１に記載の半導体装置において、
    　前記同一半導体チップ内に、前記高伝導領域と前記低伝導領域との境界に配置されたダイオード領域を備えることを特徴とする半導体装置。
  10. 　請求項１に記載の半導体装置において、
    　前記低伝導領域は、前記スイッチングゲートが配置された領域の導通時に蓄積できるキャリア濃度が前記第１のキャリア制御ゲートが配置された領域の導通時に蓄積できるキャリア濃度よりも低いことを特徴とする半導体装置。
  11. 　請求項１に記載の半導体装置において、
    　前記第１のゲート電極と前記第２のゲート電極と前記第３のゲート電極は、絶縁膜に埋め込まれたトレンチ形状であることを特徴とする半導体装置。
  12. 　請求項１に記載の半導体装置において、
    　前記第１のゲート電極と前記第２のゲート電極と前記第３のゲート電極は、一方の面が絶縁膜を介してウェル領域と接し、他方の面はウェル領域もドリフト層も存在せず絶縁膜と接するサイドゲート形状ことを特徴とする半導体装置。
  13. 　請求項１から１２のいずれか１項に記載の半導体装置を搭載した電力変換装置。
  14. 　請求項５に記載の半導体装置を製造する製造方法であって、
    　前記同一半導体チップの裏面側に、前記低伝導領域と対向する領域の厚さが前記高伝導領域と対向する領域の厚さよりも薄いマスクを配置し、
    　前記マスクの前記同一半導体チップと対向する面とは反対側から軽イオンを照射することを特徴とする半導体装置の製造方法。
  15. 　請求項６に記載の半導体装置を製造する製造方法であって、
    　前記同一半導体チップの裏面側に、前記低伝導領域と対向する領域の厚さが前記高伝導領域と対向する領域の厚さよりも薄い第１のマスクを配置し、前記第１のマスクの前記同一半導体チップと対向する面とは反対側から軽イオンを照射する第１の照射工程と、
    　前記同一半導体チップの裏面側に、前記低伝導領域の前記スイッチングゲートが配置される領域と対向する領域の厚さが他の領域の厚さよりも薄い第２のマスクを配置し、前記第２のマスクの前記同一半導体チップと対向する面とは反対側から軽イオンを照射する第２の照射工程とを有することを特徴とする半導体装置の製造方法。
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