JP2001160591A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 隣接する下層配線間の領域に空孔を有する多
層配線構造において、ショート不良を防止できるように
する。 【解決手段】 半導体基板上の絶縁膜の上に複数の下層
配線１１３が形成されている。相対的に幅が狭い第１の
配線間スペース１１４Ａを介して隣接する第１の一対の
下層配線１１３の上にそれぞれ設けられている各ビアコ
ンタクト１０９は、該第１の一対の下層配線１１３が延
びる方向に互いにオフセットするように配置されてい
る。複数の下層配線１１３の上面の上に第１の層間絶縁
膜が形成されており、ビアコンタクト１０９の上部は第
１の層間絶縁膜の上面から突出している。第１の層間絶
縁膜の上を含む絶縁膜の上に第２の層間絶縁膜が、第１
の配線間スペース１１４Ａに空孔が形成されるように堆
積されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年目覚ましく進歩した半導体プロセス
技術によって配線又は素子の超微細化及び高集積化が可
能になった結果、ＵＬＳＩの高性能化が進んできた。し
かし、配線の集積化に伴い、配線における信号の遅延が
デバイスのスピード（動作周波数）を律するようになっ
ている。そのため、いわゆる０．２５μｍ世代以降のＵ
ＬＳＩにおいては、層間絶縁膜の材料として、従来のＳ
ｉＯ₂ （比誘電率ε＝４．３）に代えて、より比誘電率
が低い材料、例えばフッ素をドーピングしたＳｉＯＦ
（ε＝３．５）、又は有機物を含んだＳｉＯ：Ｃ（ε＝
２．８〜３．２）が使用されようとしている。しかし、
これらの材料には吸湿性や耐熱性の点で問題があるの
で、該材料を使用したプロセスを構築することは困難で
ある。

【０００３】そこで、デバイスのスピードに対して特に
影響が大きい配線間の遅延を低減するために、配線間に
形成される絶縁性物質に空孔を意図的に設けることによ
って、配線間の比誘電率を小さくする技術が提案されて
いる（特開昭６２−５６４３号公報）。尚、空孔は空気
によって形成されているため、その比誘電率εは空気と
同じ１．０である。

【０００４】以下、この技術について図１２を参照しな
がら説明する。

【０００５】図１２は、従来の半導体装置の断面構造を
示している。

【０００６】図１２に示すように、半導体装置を構成す
る半導体基板１の上に設けられ、ＳｉＯ₂ からなる絶縁
性物質２中に、第１の配線３、第２の配線４及び第３の
配線５が形成されている。また、絶縁性物質２における
第１の配線３と第２の配線４との間の領域には第１の空
孔６が形成されていると共に、絶縁性物質２における第
２の配線４と第３の配線５との間の領域には第２の空孔
７が形成されている。

【０００７】このとき、例えば、第１の配線３と第２の
配線４との間の容量は、第１の配線３と第１の空孔６と
の間の領域の容量と、第１の空孔６自体の容量と、第１
の空孔６と第２の配線４との間の領域の容量とが直列接
続された合計容量に等しいとみなすことができる。ま
た、空孔自体の比誘電率は絶縁性物質２つまりＳｉＯ₂
の比誘電率の約１／４である。従って、配線間に形成さ
れる絶縁性物質に空孔を設けることによって、配線間の
容量を低減して隣接する配線間における信号の遅延を抑
制できるので、動作マージンが広く、且つ誤動作が生じ
にくい半導体装置を実現できる。また、絶縁性物質とし
てＳｉＯＦ等の新規材料を用いることなく、配線間の容
量を低減できるので、半導体装置の製造プロセスを低コ
スト化できる。

【０００８】

【発明が解決しようとする課題】しかしながら、前記の
半導体装置の構成によると、下層配線と、該下層配線と
接続されるビアホールとがボーダーレスに設計されてい
る場合、言い換えると、下層配線の配線幅とビアホール
の直径とが同一寸法になるように設計されている場合、
ビアホール形成のためのフォトリソグラフィー工程にお
いて位置ずれが生じると、次のような問題が発生する。

【０００９】すなわち、隣接する下層配線間の領域に空
孔を有する層間絶縁膜に、下層配線と接続されるビアホ
ールを形成したときに、ビアホールと空孔とが一体化す
る結果、ビアホールに金属膜を埋め込んでビアコンタク
トを形成すると、該金属膜が空孔にも埋め込まれるの
で、隣接する下層配線同士が接続されてショート不良が
発生する。

【００１０】以下、従来の半導体装置の製造方法を用い
た場合に前記の問題が生じる仕組みについて図１３
（ａ）、（ｂ）及び図１４（ａ）〜（ｃ）を参照しなが
ら詳しく説明する。

【００１１】まず、図１３（ａ）に示すように、半導体
基板１１の上に絶縁膜１２を堆積した後、絶縁膜１２の
上に複数の下層配線１３を形成し、その後、複数の下層
配線１３の上を含む絶縁膜１２の上に層間絶縁膜１４を
形成する。

【００１２】このとき、層間絶縁膜１４としては、ステ
ップカバレッジが悪い絶縁膜、例えばプラズマＣＶＤ法
によって堆積されたＳｉＯ₂ 膜を使用する。これによ
り、隣接する下層配線１３間の領域、つまり配線間スペ
ース１５に空孔１６が形成される。

【００１３】次に、図１３（ｂ）に示すように、レジス
トエッチバック法又は化学的機械研磨（ＣＭＰ）法等を
使用して層間絶縁膜１４の表面を平坦化する。

【００１４】次に、層間絶縁膜１４の上にビアホール形
成領域に開口部を有するレジストパターン（図示省略）
を形成した後、該レジストパターンをマスクとして層間
絶縁膜１４に対してドライエッチングを行なって、図１
４（ａ）に示すように、層間絶縁膜１４にビアホール１
７を形成する。

【００１５】このとき、下層配線１３の配線幅１８とビ
アホール１７の直径１９とが同じ寸法であって、且つ、
フォトリソグラフィーによりレジストパターンを形成し
たときにずれ寸法２０の位置ずれが発生した場合、ビア
ホール１７における下層配線１３の上面からずれた部分
が下層配線１３の上面よりも下側に深く形成されるの
で、ビアホール１７と空孔１６とが一体化する。

【００１６】次に、図１４（ｂ）に示すように、ＣＶＤ
法を用いてビアホール１７にタングステン膜を埋め込ん
で該タングステン膜からなるビアコンタクト２１を形成
した後、図１４（ｃ）に示すように、層間絶縁膜１４の
上にビアコンタクト２１を介して下層配線１３と接続さ
れる上層配線２２を形成する。

【００１７】このとき、図１４（ｂ）に示す工程におい
てＣＶＤ法により堆積されるタングステン膜はステップ
カバレッジが良いので、ビアホール１７と一体化した空
孔１６にもタングステン膜が埋め込まれる結果、隣接す
る一対の下層配線１３がビアコンタクト２１を介して互
いに接続されてショート不良が発生する。配線間スペー
ス１５の比誘電率を低減するために配線間スペース１５
に設ける空孔１６を大きくするに伴って、ショート不良
は一層発生しやすくなる。また、前記の位置ずれに起因
してビアホール１７を形成するときに絶縁膜１２に対し
てまでエッチングが行なわれた場合には、下層配線１３
と半導体基板１１とがビアコンタクト２１を介して互い
に接続されてショート不良が発生する。

【００１８】本発明は、隣接する下層配線間の領域に空
孔を有する多層配線構造において、ショート不良を防止
できるようにすることを目的とする。

【００１９】

【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る半導体装置の製造方法は、基板上の
絶縁膜の上に導電膜を堆積する第１の工程と、導電膜の
上に第１の層間絶縁膜を堆積する第２の工程と、第１の
層間絶縁膜に複数のビアコンタクトを、それぞれ導電膜
に達するように形成する第３の工程と、第１の層間絶縁
膜に対してエッチバックを行なって、複数のビアコンタ
クトのそれぞれの少なくとも上面を第１の層間絶縁膜か
ら露出させる第４の工程と、導電膜をパターン化して、
パターン化された導電膜からなり、複数のビアコンタク
トのそれぞれと接続される複数の下層配線を形成すると
共に、前記複数の下層配線の上面の上に第１の層間絶縁
膜を残存させる第５の工程と、半導体基板の上に第２の
層間絶縁膜を堆積する第６の工程と、第２の層間絶縁膜
を平坦化して、複数のビアコンタクトのそれぞれを露出
させる第７の工程と、第２の層間絶縁膜の上に、複数の
ビアコンタクトのそれぞれと接続する複数の上層配線を
形成する第８の工程とを備え、第５の工程は、相対的に
幅が狭い第１の配線間スペースを介して隣接する第１の
一対の下層配線、及び相対的に幅が広い第２の配線間ス
ペースを介して隣接する第２の一対の下層配線を形成す
る工程を含み、第６の工程は、第１の配線間スペースに
空孔が形成されるように第２の層間絶縁膜を堆積する工
程を含み、第３の工程は、複数のビアコンタクトのう
ち、第１の一対の下層配線の上にそれぞれ設けられる各
ビアコンタクトを、第１の一対の下層配線が延びる方向
に互いにオフセットするように配置する工程を含む。

【００２０】本発明の半導体装置の製造方法によると、
相対的に幅が狭い第１の配線間スペースを介して隣接す
る第１の一対の下層配線の上にそれぞれ設けられる各ビ
アコンタクトを、該第１の一対の下層配線が延びる方向
に互いにオフセットするように配置しているため、ビア
コンタクトの配置ピッチを拡げてビアコンタクトの密集
を防止することができる。このため、第１の配線間スペ
ースに空孔を形成するため半導体基板上に第２の層間絶
縁膜を堆積したときに、ビアコンタクト同士の間の領域
に第２の層間絶縁膜が入り込みやすくなる一方、ビアコ
ンタクトの少なくとも上面を、下層配線上に形成された
第１の層間絶縁膜から露出させているので、第１の配線
間スペースに形成される空孔の上端をビアコンタクトの
上面よりも低くすることができる。

【００２１】従って、第２の層間絶縁膜を平坦化してビ
アコンタクトの上面を露出させたときに、平坦化された
第２の層間絶縁膜の上面において空孔が開口部を形成す
ることを防止できる。その結果、平坦化された第２の層
間絶縁膜の上に、上層配線形成用の導電膜を形成したと
きに、該導電膜が空孔に入り込むことがないので、第１
の配線間スペースを介して隣接する第１の一対の下層配
線が互いに接続されてショート不良が発生する事態、或
いは該第１の一対の下層配線の上にそれぞれ設けられた
各ビアコンタクトが互いに接続されてショート不良が発
生する事態が阻止される。

【００２２】また、本発明の半導体装置の製造方法によ
ると、ビアコンタクト及び下層配線を形成した後、半導
体基板上に第２の層間絶縁膜を堆積して、相対的に幅が
狭い第１の配線間スペースに空孔を形成しているため、
ビアコンタクトと下層配線との間で位置ずれが生じた場
合にも、ビアコンタクトを構成する導電膜が空孔に入り
込むことがないので、第１の配線間スペースを介して隣
接する第１の一対の下層配線が互いに接続されてショー
ト不良が発生する事態が阻止される。

【００２３】本発明の半導体装置の製造方法において、
第５の工程は、複数の下層配線を形成した後、絶縁膜の
上部における第１の配線間スペースの下側の領域を除去
する工程を含むことが好ましい。

【００２４】このようにすると、第１の配線間スペース
に形成される溝を深くして該溝のアスペクト比を高くす
ることができるため、第７の工程において半導体基板上
に第２の層間絶縁膜を堆積するときに、前記の溝に第２
の層間絶縁膜が一層入り込みにくくなるので、第１の配
線間スペースに形成される空孔の大きさを大きくするこ
とができる。

【００２５】本発明に係る半導体装置は、基板上の絶縁
膜の上に形成された複数の下層配線と、複数の下層配線
の上面の上に形成された第１の層間絶縁膜と、第１の層
間絶縁膜の上を含む絶縁膜の上に形成された第２の層間
絶縁膜と、第２の層間絶縁膜の上に形成された複数の上
層配線と、複数の下層配線と複数の上層配線とを接続す
るように形成された複数のビアコンタクトとを備え、複
数の下層配線は、相対的に幅が狭い第１の配線間スペー
スを介して隣接する第１の一対の下層配線、及び相対的
に幅が広い第２の配線間スペースを介して隣接する第２
の一対の下層配線を有し、第２の層間絶縁膜は、第１の
配線間スペースに空孔が形成されるように堆積され、複
数のビアコンタクトは、それぞれその上部が第１の層間
絶縁膜の上面から突出し、複数のビアコンタクトのう
ち、第１の一対の下層配線の上にそれぞれ設けられてい
る各ビアコンタクトは、第１の一対の下層配線が延びる
方向に互いにオフセットするように配置されている。

【００２６】本発明の半導体装置によると、相対的に幅
が狭い第１の配線間スペースを介して隣接する第１の一
対の下層配線の上にそれぞれ設けられている各ビアコン
タクトが、該第１の一対の下層配線が延びる方向に互い
にオフセットするように配置されているため、ビアコン
タクトの配置ピッチを拡げてビアコンタクトの密集を防
止することができる。このため、第１の配線間スペース
に空孔を形成するため第１の層間絶縁膜の上を含む絶縁
膜の上に第２の層間絶縁膜を堆積したときに、ビアコン
タクト同士の間の領域に第２の層間絶縁膜が入り込みや
すくなる一方、ビアコンタクトの上部が、下層配線上に
形成された第１の層間絶縁膜の上面から突出しているの
で、第１の配線間スペースに形成される空孔の上端をビ
アコンタクトの上面よりも低くすることができる。

【００２７】従って、第２の層間絶縁膜を平坦化してビ
アコンタクトの上面を露出させたときに、平坦化された
第２の層間絶縁膜の上面において空孔が開口部を形成す
ることを防止できる。その結果、平坦化された第２の層
間絶縁膜の上に、上層配線形成用の導電膜を形成したと
きに、該導電膜が空孔に入り込むことがないので、第１
の配線間スペースを介して隣接する第１の一対の下層配
線が互いに接続されてショート不良が発生する事態、或
いは該第１の一対の下層配線の上にそれぞれ設けられた
各ビアコンタクトが互いに接続されてショート不良が発
生する事態が阻止される。

【００２８】本発明の半導体装置において、絶縁膜は、
その上部における第１の配線間スペースの下側の領域が
除去されていることが好ましい。

【００２９】このようにすると、第１の配線間スペース
に形成される溝を深くして該溝のアスペクト比を高くす
ることができるため、第１の層間絶縁膜の上を含む絶縁
膜の上に第２の層間絶縁膜を形成するときに、前記の溝
に第２の層間絶縁膜が一層入り込みにくくなるので、第
１の配線間スペースに形成される空孔の大きさを大きく
することができる。

【００３０】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、及
び図３（ａ）、（ｂ）を参照しながら説明する。

【００３１】まず、図１（ａ）に示すように、予め半導
体能動素子（図示せず）が形成された半導体基板１０１
の上に、例えば膜厚０．８μｍの絶縁膜１０２を堆積し
た後、該絶縁膜１０２の上に、例えばアルミニウム膜と
チタン合金膜との積層構造を有する膜厚０．５μｍの第
１の金属層１０３を堆積し、その後、第１の金属層１０
３の上に、例えば膜厚１．０μｍの第１の層間絶縁膜１
０４を堆積する。次に、第１の層間絶縁膜１０４の上
に、ビアホール形成領域に開口部を有する第１のレジス
トパターン１０５を形成した後、該第１のレジストパタ
ーン１０５をマスクとして第１の層間絶縁膜１０４に対
してドライエッチングを行なって、第１の層間絶縁膜１
０４にビアホール１０６を形成する。

【００３２】次に、第１のレジストパターン１０５をは
く離した後、ビアホール１０６を含む第１の層間絶縁膜
１０４の上に全面に亘って、例えばＴｉＮ膜とＴｉ膜と
の積層構造を有するアドヒージョンレイヤー（密着層）
１０７を、ビアホール１０６が途中まで埋まるように堆
積し、その後、アドヒージョンレイヤー１０７の上に全
面に亘って、例えばブランケットタングステン法を用い
てタングステン膜１０８を、ビアホール１０６が完全に
埋まるように堆積する。次に、アドヒージョンレイヤー
１０７及びタングステン膜１０８におけるビアホール１
０６の外側に堆積されている部分をドライエッチング又
はＣＭＰにより除去して、図１（ｂ）に示すように、ビ
アホール１０６に埋め込まれたアドヒージョンレイヤー
１０７及びタングステン膜１０８からなるビアコンタク
ト１０９を形成する。尚、ビアコンタクト１０９は、後
に形成される複数の下層配線（図２（ａ）参照）のそれ
ぞれと接続されるように複数形成されるが、図１（ｂ）
〜（ｄ）、図２（ａ）〜（ｃ）及び図３（ａ）、（ｂ）
においては簡単のため、ビアコンタクト１０９を一個だ
け図示している。また、図１（ｃ）、（ｄ）、図２
（ａ）〜（ｃ）、及び図３（ａ）、（ｂ）においては、
アドヒージョンレイヤー１０７及びタングステン膜１０
８の図示を省略する。

【００３３】次に、図１（ｃ）に示すように、第１の層
間絶縁膜１０４の膜厚が約０．５μｍになるように、第
１の層間絶縁膜１０４に対して０．５μｍ程度のエッチ
バックを行なって、ビアコンタクト１０９の上部を第１
の層間絶縁膜１０４の上面から突出させる。

【００３４】次に、図１（ｄ）に示すように、第１の層
間絶縁膜１０４及びビアコンタクト１０９の上に、下層
配線形成領域をマスクする第２のレジストパターン１１
０を形成する。尚、図１（ｄ）においては、第２のレジ
ストパターン１１０がビアコンタクト１０９に対してず
れ寸法１１１だけ位置ずれした場合を示している。この
とき、例えば、ビアコンタクト１０９の直径が０．３μ
ｍであり、第２のレジストパターン１１０の幅が０．３
μｍであるとすると、ずれ寸法１１１の許容範囲は最大
０．１μｍ程度である。

【００３５】図４（ａ）は、ビアコンタクト１０９と第
２のレジストパターン１１０との位置関係を示す平面図
である。尚、図４（ａ）において、第１の層間絶縁膜１
０４の図示は省略している。また、図４（ａ）における
波線の下側に、ビアコンタクト１０９に対して第２のレ
ジストパターン１１０が位置ずれしている場合を示し、
比較のため、図４（ａ）における波線の上側に、ビアコ
ンタクト１０９に対して第２のレジストパターン１１０
が位置ずれしていない場合を示している。

【００３６】次に、図２（ａ）に示すように、第２のレ
ジストパターン１１０をマスクとして、第１の層間絶縁
膜１０４に対して、酸化膜を除去するためのＣＦ系エッ
チングガスを低温下で使用したドライエッチングを行な
って、第１の層間絶縁膜１０４をパターン化する。この
とき、ビアコンタクト１０９における第２のレジストパ
ターン１１０によりマスクされていない部分（以下、位
置ずれ部分１１２とする）は、ＣＦ系エッチングガスに
よっては除去されない。続いて、第２のレジストパター
ン１１０又はパターン化された第１の層間絶縁膜１０４
及びビアコンタクト１０９をマスクとして、第１の金属
層１０３に対して、アルミニウム膜を除去するためのＣ
ｌ系エッチングガスを使用したドライエッチングを行な
って、第１の金属層１０３からなる複数の下層配線１１
３を形成すると共に絶縁膜１０２における下層配線１１
３が形成されていない部分を露出させる。このとき、ビ
アコンタクト１０９における位置ずれ部分１１２は、Ｃ
ｌ系エッチングガスによっては除去されない。

【００３７】図４（ｂ）は、下層配線１１３とビアコン
タクト１０９との位置関係を示す斜視図である。尚、図
４（ｂ）において、絶縁膜１０２及び第１の層間絶縁膜
１０４の図示は省略している。また、図４（ｂ）におけ
る波線の後側に、ビアコンタクト１０９に対する第２の
レジストパターン１１０の位置ずれが生じなかった場合
を示し、図４（ｂ）における波線の前側に、ビアコンタ
クト１０９に対する第２のレジストパターン１１０の位
置ずれが生じた場合を示している。すなわち、位置ずれ
していない第２のレジストパターン１１０を用いて第１
の金属層１０３をパターニングした場合、ビアコンタク
ト１０９の全面に亘って、ビアコンタクト１０９の直径
と同一の幅を有する下層配線１１３Ａが形成される。一
方、位置ずれしている第２のレジストパターン１１０を
用いて第１の金属層１０３をパターニングした場合、第
１の金属層１０３における第２のレジストパターン１１
０の下側の部分、及び第１の金属層１０３におけるビア
コンタクト１０９の位置ずれ部分１１２（図２（ａ）参
照）の下側の部分が残存するので、図４（ｂ）（波線の
前側）に示すような形状を有する下層配線１１３Ｂが形
成される。従って、ビアコンタクト１０９に対する第２
のレジストパターン１１０の位置ずれの有無に関わら
ず、ビアコンタクト１０９の全面に亘って下層配線１１
３Ａ又は下層配線１１３Ｂからなる下層配線１１３を確
実に形成できるので、下層配線１１３とビアコンタクト
１０９との接続不良が防止される。また、図２（ａ）に
示すように、第１の層間絶縁膜１０４における第２のレ
ジストパターン１１０の下側の部分は除去されないの
で、下層配線１１３上におけるビアコンタクト１０９が
存在していない部分には第１の層間絶縁膜１０４が残存
している。言い換えると、下層配線１１３上には、第１
の層間絶縁膜１０４又はビアコンタクト１０９のいずれ
かが必ず存在している。

【００３８】以下、図２（ａ）に示すように、複数の下
層配線１１３は、相対的に幅が狭い第１の配線間スペー
ス１１４Ａを介して隣接する第１の一対の下層配線１１
３と、相対的に幅が広い第２の配線間スペース１１４Ｂ
を介して隣接する第２の一対の下層配線１１３とを有し
ているものとして説明を行なう。尚、第１の配線間スペ
ース１１４Ａの幅は例えば０．５μｍ以下であり、第２
の配線間スペース１１４Ｂの幅は例えば０．８μｍ以上
である。

【００３９】第１の実施形態の特徴として、第１の配線
間スペース１１４Ａを介して隣接する第１の一対の下層
配線１１３の上にそれぞれ設けられた各ビアコンタクト
１０９は、該第１の一対の下層配線１１３が延びる方向
に互いにオフセットするように配置されている。すなわ
ち、第１の一対の下層配線１１３の上にそれぞれ設けら
れた各ビアコンタクト１０９は、第１の一対の下層配線
１１３が延びる方向に対して垂直な方向（略垂直な方向
を含む）に並ばないように配置されている。

【００４０】図５（ａ）〜（ｃ）は、第１の配線間スペ
ース１１４Ａを介して隣接する第１の一対の下層配線１
１３の上にそれぞれ設けられた各ビアコンタクト１０９
の配置の一例を示す平面図である。尚、図５（ａ）〜
（ｃ）において、絶縁膜１０２及び第１の層間絶縁膜１
０４の図示は省略している。また、図５（ａ）におい
て、第１の一対の下層配線１１３が延びる方向に対して
垂直な方向を一点鎖線で示している。

【００４１】図５（ａ）〜（ｃ）に示すように、第１の
一対の下層配線１１３の上にそれぞれ設けられた各ビア
コンタクト１０９を、該第１の一対の下層配線１１３が
延びる方向に互いにオフセットするように配置すること
により、ビアコンタクト１０９の配置ピッチを拡げてビ
アコンタクト１０９を間引き配置できるので、ビアコン
タクト１０９の密集を防止することができる。

【００４２】具体的には、ビアコンタクト１０９の配置
ピッチとしては、下層配線１１３の設計ルールに基づき
２２０〜３５０ｎｍの範囲内から最適値が選択される。

【００４３】また、下層配線１１３の設計ルールとビア
コンタクト１０９の設計ルールとが基本的に同一の場合
（例えば、下層配線１１３の配線幅とビアコンタクト１
０９の直径とが同一である場合）、ビアコンタクト１０
９の配置ピッチを、下層配線１１３の設計ルールにおけ
る最小配置ピッチの０．５×√５倍以上に設定する。例
えば、最小配置ピッチ２４０ｎｍで隣接する第１の一対
の下層配線１１３の上にそれぞれ設けられた各ビアコン
タクト１０９の配置ピッチは、約２６８ｎｍ以上に設定
する。

【００４４】図６は、最小配置ピッチ（長さＬ）で隣接
し且つ最小配置ピッチの０．５倍（０．５Ｌ）の配線幅
を有する第１の一対の下層配線１１３の上にそれぞれ設
けられた各ビアコンタクト１０９が、最小配置ピッチの
０．５×√５倍（０．５×√５Ｌ）の配置ピッチで配置
されている様子を示す平面図である。尚、図６におい
て、絶縁膜１０２及び第１の層間絶縁膜１０４の図示は
省略している。また、図６において、第１の一対の下層
配線１１３が延びる方向に対して垂直な方向を一点鎖線
で示していると共に、一方のビアコンタクト１０９に対
して該垂直な方向に並ぶように設けられた他方のビアコ
ンタクト１０９を破線で示している。

【００４５】図６に示す場合、最小配置ピッチで隣接す
る第１の一対の下層配線１１３の上にそれぞれ設けられ
た各ビアコンタクト１０９は、該第１の一対の下層配線
１１３が延びる方向に最小配置ピッチの０．５倍（０．
５Ｌ）の距離だけ互いにオフセットするように配置され
ている。

【００４６】次に、図２（ｂ）に示すように、第２のレ
ジストパターン１１０又はパターン化された第１の層間
絶縁膜１０４及びビアコンタクト１０９をマスクとし
て、絶縁膜１０２に対して、ＣＦ系エッチングガスを使
用したドライエッチングを行なって、絶縁膜１０２の上
部における下層配線１１３が形成されていない領域を約
０．５μｍ程度除去する。このようにすると、下層配線
１１３の高さと第１の層間絶縁膜１０４の厚さとの合計
が約１．０μｍであるため、第２のレジストパターン１
１０をはく離すると、第１の配線間スペース１１４Ａ及
び第２の配線間スペース１１４Ｂに、それぞれ深さ約
１．５μｍの第１の溝１１５Ａ及び第２の溝１１５Ｂが
形成される。従って、例えば、第１の配線間スペース１
１４Ａの幅が０．３μｍである場合、第１の溝１１５Ａ
のアスペクトレシオは約５となる。尚、第１の溝１１５
Ａは相対的に高いアスペクトレシオを有し、第２の溝１
１５Ｂは相対的に低いアスペクトレシオを有する。

【００４７】次に、図２（ｃ）に示すように、第２のレ
ジストパターン１１０をはく離した後、半導体基板１０
１の上に全面に亘って、例えばプラズマＣＶＤ装置を使
用して、プラズマ酸化膜からなる第２の層間絶縁膜１１
６を堆積する。

【００４８】このとき、相対的に高いアスペクトレシオ
を有する第１の溝１１５Ａの一部又は全部に、第２の層
間絶縁膜１１６が埋め込まれないようにすることによっ
て、第１の配線間スペース１１４Ａには空孔１１７を形
成する。一方、相対的に低いアスペクトレシオを有する
第２の溝１１５Ｂの全部に、第２の層間絶縁膜１１６が
埋め込まれるようにすることによって、第２の配線間ス
ペース１１４Ｂには空孔を形成しない。

【００４９】ところで、第１の実施形態においては、後
の工程（図３（ａ）参照）においてビアコンタクト１０
９をエッチングストッパーとして用いて第２の層間絶縁
膜１１６を平坦化することにより、ビアコンタクト１０
９を露出させる。このとき、平坦化された第２の層間絶
縁膜１１６の上面において空孔１１７が開口部を形成す
る事態を回避するため、空孔１１７の上端をビアコンタ
クト１０９の上面よりも低くする必要がある。

【００５０】一般的に、配線間スペースの幅が広くなる
に従って、該配線間スペースに形成される空孔の上端が
高くなる。これに対して、第１の実施形態においては、
ビアコンタクト１０９の上部を、下層配線１１３上に形
成された第１の層間絶縁膜１０４の上面から突出させて
いると共に、半導体基板１０１上に第２の層間絶縁膜１
１６を堆積して、相対的に幅が狭い第１の配線間スペー
ス１１４Ａのみに空孔１１７を形成しているので、空孔
１１７の上端をビアコンタクト１０９の上面よりも低く
することができる。

【００５１】但し、第１の配線間スペース１１４Ａを介
して隣接する第１の一対の下層配線１１３の上にそれぞ
れ設けられた複数のビアコンタクト１０９が密集してい
る場合、該複数のビアコンタクト１０９により囲まれた
領域に第２の層間絶縁膜１１６が入り込みにくくなるの
で、第１の配線間スペース１１４Ａに形成される空孔１
１７の上端がビアコンタクト１０９の上面と同程度の高
さに達してしまう。

【００５２】しかしながら、前述したように（図５
（ａ）〜（ｃ）参照）、第１の実施形態においては、第
１の一対の下層配線１１３の上にそれぞれ設けられた各
ビアコンタクト１０９は、該第１の一対の下層配線１１
３が延びる方向に互いにオフセットするように配置され
ている。このため、ビアコンタクト１０９の配置ピッチ
を拡げてビアコンタクト１０９を間引き配置できるの
で、ビアコンタクト１０９の密集を防止することができ
る。従って、ビアコンタクト１０９同士の間の領域に第
２の層間絶縁膜１１６が入り込みやすくなるので、第１
の配線間スペース１１４Ａに形成される空孔１１７の上
端をビアコンタクト１０９の上面よりも確実に低くする
ことができる。

【００５３】次に、図３（ａ）に示すように、例えば、
ビアコンタクト１０９をエッチングストッパーとして用
いたＣＭＰ法により第２の層間絶縁膜１１６を平坦化し
て、ビアコンタクト１０９の上面を露出させる。このと
き、ビアコンタクト１０９の上面が第１の層間絶縁膜１
０４の上面よりも高いため、平坦化された第２の層間絶
縁膜１１６の上面は第１の層間絶縁膜１０４の上面より
も高くなる。

【００５４】次に、ビアコンタクト１０９の上を含む第
２の層間絶縁膜１１６の上に、例えばアルミニウムとチ
タン合金との積層構造からなる第２の金属層（図示省
略）を堆積した後、該第２の金属層の上に、上層配線形
成領域を覆う第３のレジストパターン（図示せず）を形
成し、その後、該第３のレジストパターンをマスクとし
て、第２の金属層に対してドライエッチングを行なっ
て、図３（ｂ）に示すように、第２の金属層からなり、
ビアコンタクト１０９を介して下層配線１１３と接続さ
れる上層配線１１８を形成する。尚、上層配線１１８
は、複数のビアコンタクト１０９を介して複数の下層配
線１１３と接続されるように複数形成されるが、図３
（ｂ）においては簡単のため、上層配線１１８を一個だ
け図示している。

【００５５】このとき、第１の配線間スペース１１４Ａ
に形成された空孔１１７の上端が、ビアコンタクト１０
９の上面よりも低いので、図３（ａ）に示す工程におい
て第２の層間絶縁膜１１６を平坦化してビアコンタクト
１０９の上面を露出させたときに、平坦化された第２の
層間絶縁膜１１６の上面において空孔１１７が開口部を
形成することを防止できる。従って、図３（ｂ）に示す
工程において平坦化された第２の層間絶縁膜１１６の上
に上層配線形成用の第２の金属層を形成したときに、該
第２の金属層が空孔１１７に入り込むことがないので、
第１の配線間スペース１１４Ａを介して隣接する第１の
一対の下層配線１１３が互いに接続されてショート不良
が発生する事態、或いは該第１の一対の下層配線１１３
の上にそれぞれ設けられた各ビアコンタクト１０９が互
いに接続されてショート不良が発生する事態が阻止され
る。

【００５６】以上に説明したように、第１の実施形態に
よると、相対的に幅が狭い第１の配線間スペース１１４
Ａを介して隣接する第１の一対の下層配線１１３の上に
それぞれ設けられた各ビアコンタクト１０９を、該第１
の一対の下層配線１１３が延びる方向に互いにオフセッ
トするように配置しているため、ビアコンタクト１０９
の配置ピッチを拡げてビアコンタクト１０９の密集を防
止することができる。このため、第１の配線間スペース
１１４Ａに空孔１１７を形成するため半導体基板１０１
上に第２の層間絶縁膜１１６を堆積したときに、ビアコ
ンタクト１０９同士の間の領域に第２の層間絶縁膜１１
６が入り込みやすくなる一方、ビアコンタクト１０９の
上部が、下層配線１１３上に形成された第１の層間絶縁
膜１０４の上面から突出しているので、第１の配線間ス
ペース１１４Ａに形成される空孔１１７の上端をビアコ
ンタクト１０９の上面よりも低くすることができる。

【００５７】従って、第２の層間絶縁膜１１６を平坦化
してビアコンタクト１０９の上面を露出させたときに、
平坦化された第２の層間絶縁膜１１６の上面において空
孔１１７が開口部を形成することを防止できる。その結
果、平坦化された第２の層間絶縁膜１１６の上に、上層
配線形成用の導電膜を形成したときに、該導電膜が空孔
１１７に入り込むことがないので、第１の配線間スペー
ス１１４Ａを介して隣接する第１の一対の下層配線１１
３が互いに接続されてショート不良が発生する事態、或
いは該第１の一対の下層配線１１３の上にそれぞれ設け
られた各ビアコンタクト１０９が互いに接続されてショ
ート不良が発生する事態が阻止される。

【００５８】以下、前記の効果について、第１の配線間
スペース１１４Ａを介して隣接する第１の一対の下層配
線１１３の上にそれぞれ設けられた複数のビアコンタク
ト１０９が密集している場合（第１の比較例）と比較し
ながら説明する。尚、第１の比較例において、第１の実
施形態に係る半導体装置と同一の部材には同一の符号を
付すことにより説明を省略する。

【００５９】図７（ａ）は、第１の比較例として第１の
一対の下層配線１１３の上にそれぞれ設けられた複数
の、具体的には４個のビアコンタクト１０９が密集して
いる様子を示す平面図であり、図７（ｂ）は、図７
（ａ）における VII−VII 線の断面図である。尚、図７
（ａ）において、絶縁膜１０２、第１の層間絶縁膜１０
４及び第２の層間絶縁膜１１６の図示は省略している。
また、図７（ａ）において、第１の一対の下層配線１１
３が延びる方向に対して垂直な方向を一点鎖線で示して
いる。

【００６０】図７（ａ）、（ｂ）に示すように、第１の
比較例においては、第１の一対の下層配線１１３の上に
それぞれ設けられた各ビアコンタクト１０９が、該第１
の一対の下層配線１１３が延びる方向に対して垂直な方
向に並ぶように配置されている結果、ビアコンタクト１
０９の配置ピッチが小さくなって複数のビアコンタクト
１０９が密集してしまう。このため、図７（ｂ）に示す
ように、複数のビアコンタクト１０９により囲まれた領
域（ビアコンタクト間領域）に第２の層間絶縁膜１１６
が入り込みにくくなるので、空孔１１７におけるビアコ
ンタクト間領域に形成されている部分（以下、ビアコン
タクト間空孔１１７ａとする）の上端がビアコンタクト
１０９の上面と同程度の高さに達してしまう。

【００６１】従って、第１の比較例においては、第２の
層間絶縁膜１１６を平坦化してビアコンタクト１０９の
上面を露出させたときに（特に、ビアコンタクト１０９
の上部がオーバーエッチングされてしまったときに）、
平坦化された第２の層間絶縁膜１１６の上面においてビ
アコンタクト間空孔１１７ａが開口部を形成してしま
う。その結果、平坦化された第２の層間絶縁膜１１６の
上に、上層配線形成用の導電膜を形成したときに、該導
電膜がビアコンタクト間空孔１１７ａに入り込むので、
第１の一対の下層配線１１３が互いに接続されてショー
ト不良が発生したり、或いは、該第１の一対の下層配線
１１３の上にそれぞれ設けられた各ビアコンタクト１０
９が互いに接続されてショート不良が発生したりする。

【００６２】尚、第１の比較例においては、ビアコンタ
クト間空孔１１７ａ以外の他の空孔１１７の上端は、ビ
アコンタクト１０９の上面、つまりビアコンタクト間空
孔１１７ａの上端よりも低い。また、ビアコンタクト１
０９の高さが設計値よりも高くなるに伴って、ビアコン
タクト間空孔１１７ａの上端の高さとその他の空孔１１
７の上端の高さとの差が拡がる。

【００６３】また、第１の実施形態によると、ビアコン
タクト１０９及び下層配線１１３を形成した後、半導体
基板１０１上に第２の層間絶縁膜１１６を堆積して、相
対的に幅が狭い第１の配線間スペース１１４Ａに空孔１
１７を形成しているため、ビアコンタクト１０９と下層
配線１１３との間で位置ずれが生じた場合にも、ビアコ
ンタクト１０９を構成する導電膜が空孔１１７に入り込
むことがないので、第１の配線間スペース１１４Ａを介
して隣接する第１の一対の下層配線１１３が互いに接続
されてショート不良が発生する事態が阻止される。

【００６４】また、第１の実施形態によると、第１の金
属層１０３及び第１の層間絶縁膜１０４を順次形成した
後、第１の層間絶縁膜１０４にビアコンタクト１０９を
形成し、その後、該ビアコンタクト１０９及び下層配線
形成用マスクパターンをマスクとして第１の層間絶縁膜
１０４及び第１の金属層１０３を順次パターニングし
て、パターン化された第１の金属層１０３からなる下層
配線１１３を形成している。このため、ビアコンタクト
１０９の全面に亘って下層配線１１３を形成することが
できるので、ビアコンタクト１０９と下層配線１１３と
の接続不良を防止することができる。

【００６５】また、第１の実施形態によると、下層配線
１１３の下地となる絶縁膜１０２の上部における下層配
線１１３が形成されていない領域を除去しているため、
言い換えると、絶縁膜１０２の上部における第１の配線
間スペース１１４Ａの下側の領域を除去しているため、
第１の配線間スペース１１４Ａに形成される第１の溝１
１５Ａを深くして該第１の溝１１５Ａのアスペクト比を
高くすることができる。このため、第１の配線間スペー
ス１１４Ａに空孔１１７を形成するため半導体基板１０
１上に第２の層間絶縁膜１１６を堆積するときに、第１
の溝１１５Ａに第２の層間絶縁膜１１６が入り込みにく
くなるので、第１の配線間スペース１１４Ａに形成され
る空孔１１７の大きさを大きくすることができる。

【００６６】尚、第１の実施形態において、第１の層間
絶縁膜１０４に対して０．５μｍ程度のエッチバックを
行なって、ビアコンタクト１０９の上部を第１の層間絶
縁膜１０４の上面から突出させたが、これに限られず、
第１の層間絶縁膜１０４に対してエッチバックを行なっ
て、ビアコンタクト１０９の少なくとも上面を第１の層
間絶縁膜１０４から露出させることが好ましい。

【００６７】また、第１の実施形態において、下層配線
用の材料（第１の金属層１０３）又は上層配線用の材料
（第２の金属層）として、アルミニウムとチタン合金と
の積層構造を用いたが、これに限られず、銅等の他の材
料を用いてもよい。第２の層間絶縁膜１１６として、プ
ラズマ酸化膜を用いたが、これに代えて、埋め込み性能
の良い塗布絶縁膜等を用いてもよい。

【００６８】また、第１の実施形態において、半導体基
板１０１としては、通常のシリコン基板に限られず、多
層配線構造を有する半導体装置に用いることができる基
板、例えば、シリコン基板以外の半導体基板、ＳＯＩ基
板、又は硝子若しくはプラスチック等からなる絶縁性基
板等を用いてもよい。

【００６９】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。尚、第２の実施形態にお
いて、第１の実施形態に係る半導体装置と同一の部材に
は同一の符号を付すことにより説明を省略する。

【００７０】第２の実施形態が第１の実施形態と異なる
点は、上層配線（図３（ｂ）の上層配線１１８参照）の
構造である。具体的には、第２の実施形態においては、
上層配線の構造として埋め込み構造を用いている。

【００７１】また、第２の実施形態に係る半導体装置の
製造方法においては、第１の実施形態に係る半導体装置
の製造方法の図１（ａ）〜（ｄ）、図２（ａ）〜
（ｃ）、及び図３（ａ）に示す工程と同様の処理を行な
うので、図３（ａ）に示す工程以降の製造方法について
図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）を参照しな
がら説明する。但し、第２の実施形態においては、ビア
コンタクト１０９の高さを若干高くしていると共に、第
２の層間絶縁膜１１６の膜厚を若干厚くしている。

【００７２】まず、図８（ａ）に示すように、第２の層
間絶縁膜１１６の上に、上層配線形成領域に開口部を有
する第３のレジストパターン２０１をフォトリソグラフ
ィーにより形成する。尚、図８（ａ）においては、第３
のレジストパターン２０１がビアコンタクト１０９に対
してずれ寸法２０２だけ位置ずれした場合を示してい
る。このとき、例えば、ビアコンタクト１０９の直径が
０．３μｍであり、第３のレジストパターン２０１にお
ける開口部つまり溝部の幅が０．３μｍであるとする
と、ずれ寸法２０２の許容範囲は最大０．１μｍ程度で
ある。

【００７３】次に、第３のレジストパターン２０１をマ
スクとして、第２の層間絶縁膜１１６に対してドライエ
ッチングを行なって、図８（ｂ）に示すように、第２の
層間絶縁膜１１６に深さ０．５μｍの配線溝２０３を形
成した後、第３のレジストパターン２０１をはく離す
る。

【００７４】次に、図９（ａ）に示すように、配線溝２
０３を含む半導体基板１０１の上に全面に亘って、例え
ばチタン合金からなるアドヒージョンレイヤー（図示省
略）、及びアルミニウム、アルミニウムと銅との合金、
又は銅等からなる第２の金属層２０４を順次形成する。
第２の金属層２０４の形成には、真空蒸着法又はＣＶＤ
法等が用いられる。

【００７５】次に、アドヒージョンレイヤー及び第２の
金属層２０４における配線溝２０３の外側に堆積されて
いる部分をＣＭＰにより除去して、図９（ｂ）に示すよ
うに、配線溝２０３に埋め込まれたアドヒージョンレイ
ヤー及び第２の金属層２０４からなる上層配線２０５を
形成する。

【００７６】図１０は、ビアコンタクト１０９に対する
第３のレジストパターン２０１の位置ずれの有無に対応
した、ビアコンタクト１０９と配線溝２０３との位置関
係を示す斜視図である。尚、図１０における波線の後側
に、ビアコンタクト１０９に対する第３のレジストパタ
ーン２０１の位置ずれが生じなかった場合を示し、図１
０における波線の前側に、ビアコンタクト１０９に対す
る第３のレジストパターン２０１の位置ずれが生じた場
合を示している。すなわち、位置ずれしていない第３の
レジストパターン２０１を用いて配線溝２０３Ａを形成
した場合、ビアコンタクト１０９の直径と同一の幅を有
する配線溝２０３Ａが、その両側壁によりビアコンタク
ト１０９を挟むように形成される。従って、配線溝２０
３Ａに金属膜を埋め込んで上層配線２０５を形成した場
合には、ビアコンタクト１０９の側面（配線溝２０３Ａ
の底面よりも上側の部分）の略全体が上層配線２０５と
接続される。一方、位置ずれしている第３のレジストパ
ターン２０１を用いて配線溝２０３Ｂを形成した場合、
ずれ寸法２０２（図８（ｂ）参照）の厚さだけビアコン
タクト１０９の側部が配線溝２０３Ｂの壁面つまり第２
の層間絶縁膜１１６に食い込む。従って、配線溝２０３
Ｂに金属膜を埋め込んで上層配線２０５を形成した場合
には、ビアコンタクト１０９における第２の層間絶縁膜
１１６に食い込んでいない部分の側面つまりビアコンタ
クト１０９の側面（配線溝２０３Ｂの底面よりも上側の
部分）の大部分が上層配線２０５と接続される。

【００７７】以上に説明したように、第２の実施形態に
よると、第１の実施形態と同様の効果に加えて、ビアコ
ンタクト１０９に対する上層配線形成用マスクパターン
（第３のレジストパターン２０１）の位置ずれの有無に
関わらず、ビアコンタクト１０９と上層配線２０５とを
確実に接続できるので、ビアコンタクト１０９と上層配
線２０５との接続不良を防止することができる。

【００７８】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。尚、第３の実施形態にお
いて、第１の実施形態に係る半導体装置と同一の部材に
は同一の符号を付すことにより説明を省略する。

【００７９】第３の実施形態が第１の実施形態と異なる
点は、第２の層間絶縁膜（図２（ｃ）の第２の層間絶縁
膜１１６参照）の構造である。具体的には、第２の実施
形態においては、異なる方法によって形成された少なく
とも２種類の絶縁層からなる第２の層間絶縁膜を用いて
いる。

【００８０】また、第３の実施形態に係る半導体装置の
製造方法においては、図２（ｃ）に示す工程（第２の層
間絶縁膜堆積工程）を除いて第１の実施形態と同様の処
理を行なうので、第２の層間絶縁膜堆積工程についての
み図１１（ａ）を参照しながら説明する。但し、図３
（ｂ）に示す第１の実施形態における上層配線形成工程
に代えて、図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）
に示す第２の実施形態における上層配線形成工程を行な
ってもよい。

【００８１】第３の実施形態においては、第２のレジス
トパターン１１０（図２（ｂ）参照）をはく離した後、
図１１（ａ）に示すように、半導体基板１０１の上にス
テップカバレッジが相対的に悪い絶縁膜、例えば平行平
板型プラズマＣＶＤ装置内でシラン／Ｎ₂ Ｏ系ガスプラ
ズマを用いて堆積されたプラズマ酸化膜（シリコン酸化
膜）からなる下層膜１１６Ａ（第２の層間絶縁膜１１６
の下層部分）を堆積し、その後、下層膜１１６Ａの上に
埋め込み性能が相対的に良い絶縁膜、例えばハイデンシ
ティプラズマ（ＨＤＰ）装置内で半導体基板１０１にバ
イアス電圧を印加しながら堆積されたプラズマ酸化膜
（シリコン酸化膜）からなる上層膜１１６Ｂ（第２の層
間絶縁膜１１６の上層部分）を順次堆積する。より詳細
には、まず、相対的に幅が狭い第１の配線間スペース１
１４Ａに形成された第１の溝１１５Ａの上部を下層膜１
１６Ａにより実質的に覆いつくした後、相対的に幅が広
い第２の配線間スペース１１４Ｂに形成された第２の溝
１１５Ｂを上層膜１１６Ｂにより埋め込む。

【００８２】すなわち、第３の実施形態によると、相対
的に幅が狭い第１の配線間スペース１１４Ａに空孔１１
７を確実に形成することができる共に、相対的に幅が広
い第２の配線間スペース１１４Ｂに空孔が形成されるこ
とを確実に防止できる。従って、第１の実施形態におい
て説明したように、第１の配線間スペース１１４Ａを介
して隣接する第１の一対の下層配線１１３の上にそれぞ
れ設けられた各ビアコンタクト１０９を、該第１の一対
の下層配線１１３が延びる方向に互いにオフセットする
ように配置することにより、第１の配線間スペース１１
４Ａに形成される空孔１１７の上端をビアコンタクト１
０９の上面、つまり第２の層間絶縁膜１１６に対するＣ
ＭＰによる研磨ラインよりも低くすることができるの
で、第１の実施形態と同様の効果が確実に得られる。

【００８３】以下、前記の効果について、第２の層間絶
縁膜１１６としてステップカバレッジが相対的に悪い単
一の絶縁膜のみを用いた場合（第２の比較例）、及び第
２の層間絶縁膜１１６として埋め込み性能が相対的に良
い単一の絶縁膜のみを用いた場合（第３の比較例）と比
較しながら説明する。尚、第２及び第３の比較例におい
て、第３の実施形態に係る半導体装置と同一の部材には
同一の符号を付すことにより説明を省略する。

【００８４】図１１（ｂ）は、第２の比較例として、ス
テップカバレッジが相対的に悪い単一の絶縁膜を用いた
第２の層間絶縁膜堆積工程を示す断面図である。

【００８５】第２の比較例においては、第２の層間絶縁
膜１１６として、平行平板型プラズマＣＶＤ装置内でシ
ラン／Ｎ₂ Ｏ系ガスプラズマを用いることにより堆積さ
れたプラズマ酸化膜を用いる。このようにすると、図１
１（ｂ）に示すように、相対的に幅が狭い第１の配線間
スペース１１４Ａに第１の空孔１１７Ａが形成されると
共に相対的に幅が広い第２の配線間スペース１１４Ｂに
第２の空孔１１７Ｂが形成される。このとき、第２の配
線間スペース１１４Ｂの幅が広いことに起因して、第２
の空孔１１７Ｂの上端がビアコンタクト１０９の上面を
越えてしまう場合がある。その場合、後の工程で第２の
層間絶縁膜１１６を平坦化してビアコンタクト１０９の
上面を露出させたときに、平坦化された第２の層間絶縁
膜１１６の上面において、第２の空孔１１７Ｂが開口部
を形成する。その結果、平坦化された第２の層間絶縁膜
１１６の上に上層配線形成用の導電膜を形成したとき
に、該導電膜が第２の空孔１１７Ｂに入り込んでしまう
ため、上層配線に断線不良が発生したり、或いは第２の
配線間スペース１１４Ｂを介して隣接する第２の一対の
下層配線１１３が互いに接続されてショート不良が発生
したりする。

【００８６】図１１（ｃ）は、第３の比較例として、埋
め込み性能が相対的に良い単一の絶縁膜を用いた第２の
層間絶縁膜堆積工程を示す断面図である。

【００８７】第３の比較例においては、第２の層間絶縁
膜１１６として、ハイデンシティプラズマを用いること
により形成されたプラズマ酸化膜を用いる。このように
すると、図１１（ｃ）に示すように、相対的に幅が狭い
第１の配線間スペース１１４Ａに形成された第１の溝１
１５Ａの底面上及び壁面上にも、第２の層間絶縁膜１１
６が堆積されるので、第１の配線間スペース１１４Ａに
形成される空孔１１７の大きさが小さくなって、配線間
における容量低減効果が減少してしまう。一方、相対的
に幅が広い第２の配線間スペース１１４Ｂに形成された
第２の溝１１５Ｂは、第２の層間絶縁膜１１６により完
全に埋め込まれるので、第２の配線間スペース１１４Ｂ
には空孔が形成されない。

【００８８】尚、第３の実施形態において、下層膜１１
６Ａの膜厚及び上層膜１１６Ｂの膜厚を調整することに
よって、空孔１１７の大きさ又は空孔１１７の上端の高
さを最適化することができる。

【００８９】また、第３の実施形態において、下層膜１
１６Ａとして、平行平板型プラズマＣＶＤ装置内でシラ
ン／Ｎ₂ Ｏ系ガスプラズマを用いて堆積されたプラズマ
酸化膜（シリコン酸化膜）を用いたが、これに代えて、
シランガス、酸素ガス及びアルゴンガスを用いて５ｍｍ
Ｔｏｒｒ（約０．６６５ｐａ）程度の圧力下で堆積され
たシリコン酸化膜等を用いてもよい。

【００９０】また、第３の実施形態において、上層膜１
１６Ｂとして、ハイデンシティプラズマ装置内で半導体
基板１０１にバイアス電圧を印加しながら堆積されたプ
ラズマ酸化膜を用いたが、これに代えて、ポリアリルエ
ーテル等からなる低誘電率有機塗布膜等を用いてもよ
い。上層膜１１６Ｂとして低誘電率有機塗布膜を用いた
場合には、配線間の容量をより一層低減することができ
る。

【００９１】

【発明の効果】本発明によると、隣接する一対の下層配
線間の領域に形成される空孔の上端をビアコンタクトの
上面よりも低くすることができるので、該空孔を形成す
るために半導体基板上に形成された層間絶縁膜を平坦化
してビアコンタクトの上面を露出させたときに、平坦化
された層間絶縁膜の上面において空孔が開口部を形成す
ることを防止できる。このため、平坦化された層間絶縁
膜の上に、上層配線形成用の導電膜を形成したときに、
該導電膜が空孔に入り込むことがないので、隣接する一
対の下層配線が互いに接続されてショート不良が発生す
る事態、或いは該一対の下層配線の上にそれぞれ設けら
れた各ビアコンタクトが互いに接続されてショート不良
が発生する事態が阻止される。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図３】（ａ）、（ｂ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図４】（ａ）は本発明の第１の実施形態に係る半導体
装置の製造方法の一工程における、下層配線形成用のレ
ジストパターンの位置ずれの有無に対応した該レジスト
パターンとビアコンタクトとの位置関係を示す平面図で
あり、（ｂ）は本発明の第１の実施形態に係る半導体装
置の製造方法の一工程における、下層配線形成用のレジ
ストパターンの位置ずれの有無に対応した下層配線とビ
アコンタクトとの位置関係を示す斜視図である。

【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置における、相対的に幅が狭い配線間スペー
スを介して隣接する一対の下層配線の上にそれぞれ設け
られた各ビアコンタクトの配置の一例を示す平面図であ
る。

【図６】本発明の第１の実施形態に係る半導体装置おけ
る、最小配置ピッチで隣接する一対の下層配線の上にそ
れぞれ設けられた各ビアコンタクトの配置の一例を示す
平面図である。

【図７】（ａ）は第１の比較例として、相対的に幅が狭
い配線間スペースを介して隣接する一対の下層配線の上
にそれぞれ設けられた複数のビアコンタクトが密集して
いる様子を示す平面図であり、（ｂ）は（ａ）における
VII−VII 線の断面図である。

【図８】（ａ）、（ｂ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図９】（ａ）、（ｂ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図１０】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程における、上層配線溝形成用のレジス
トパターンの位置ずれの有無に対応した配線溝とビアコ
ンタクトとの位置関係を示す斜視図である。

【図１１】（ａ）は本発明の第３の実施形態に係る半導
体装置の製造方法における第２の層間絶縁膜堆積工程を
示す断面図であり、（ｂ）は第２の比較例としてステッ
プカバレッジが相対的に悪い単一の絶縁膜を用いた第２
の層間絶縁膜堆積工程を示す断面図であり、（ｃ）は第
３の比較例として埋め込み性能が相対的に良い単一の絶
縁膜を用いた第２の層間絶縁膜堆積工程を示す断面図で
ある。

【図１２】従来の半導体装置の構造を示す断面図であ
る。

【図１３】（ａ）、（ｂ）は従来の半導体装置の製造方
法の各工程を示す断面図である。

【図１４】（ａ）〜（ｃ）は従来の半導体装置の製造方
法の各工程を示す断面図である。

【符号の説明】

１０１ 半導体基板 １０２ 絶縁膜 １０３ 第１の金属層 １０４ 第１の層間絶縁膜 １０５ 第１のレジストパターン １０６ ビアホール １０７ アドヒージョンレイヤー １０８ タングステン膜 １０９ ビアコンタクト １１０ 第２のレジストパターン １１１ ずれ寸法 １１２ 位置ずれ部分 １１３ 下層配線 １１３Ａ 第２のレジストパターン１１０の位置ずれが
ない場合の下層配線 １１３Ｂ 第２のレジストパターン１１０の位置ずれが
ある場合の下層配線 １１４Ａ 第１の配線間スペース １１４Ｂ 第２の配線間スペース １１５Ａ 第１の溝 １１５Ｂ 第２の溝 １１６ 第２の層間絶縁膜 １１６Ａ 第２の層間絶縁膜の下層膜 １１６Ｂ 第２の層間絶縁膜の上層膜 １１７ 空孔 １１７ａ ビアコンタクト間空孔 １１７Ａ 第１の空孔 １１７Ｂ 第２の空孔 １１８ 上層配線 ２０１ 第３のレジストパターン ２０２ ずれ寸法 ２０３ 配線溝 ２０３Ａ 第３のレジストパターン２０１の位置ずれが
ない場合の配線溝 ２０３Ｂ 第３のレジストパターン２０１の位置ずれが
ある場合の配線溝 ２０４ 第２の金属層 ２０５ 上層配線 Ｌ 下層配線の最小配置ピッチ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH10 HH11 JJ18 JJ19 JJ33 KK08 KK11 KK18 PP09 QQ08 QQ09 QQ10 QQ11 QQ31 QQ37 QQ48 QQ49 RR04 RR29 SS01 SS02 SS15 SS21 TT02 XX15 XX31

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基板上の絶縁膜の上に導電膜を堆積する
   第１の工程と、 前記導電膜の上に第１の層間絶縁膜を堆積する第２の工
   程と、 前記第１の層間絶縁膜に複数のビアコンタクトを、それ
   ぞれ前記導電膜に達するように形成する第３の工程と、 前記第１の層間絶縁膜に対してエッチバックを行なっ
   て、前記複数のビアコンタクトのそれぞれの少なくとも
   上面を前記第１の層間絶縁膜から露出させる第４の工程
   と、 前記導電膜をパターン化して、パターン化された前記導
   電膜からなり、前記複数のビアコンタクトのそれぞれと
   接続される複数の下層配線を形成すると共に、前記複数
   の下層配線の上面の上に第１の層間絶縁膜を残存させる
   第５の工程と、 前記半導体基板の上に第２の層間絶縁膜を堆積する第６
   の工程と、 前記第２の層間絶縁膜を平坦化して、前記複数のビアコ
   ンタクトのそれぞれを露出させる第７の工程と、 前記第２の層間絶縁膜の上に、前記複数のビアコンタク
   トのそれぞれと接続する複数の上層配線を形成する第８
   の工程とを備え、 前記第５の工程は、相対的に幅が狭い第１の配線間スペ
   ースを介して隣接する第１の一対の下層配線、及び相対
   的に幅が広い第２の配線間スペースを介して隣接する第
   ２の一対の下層配線を形成する工程を含み、 前記第６の工程は、前記第１の配線間スペースに空孔が
   形成されるように第２の層間絶縁膜を堆積する工程を含
   み、 前記第３の工程は、前記複数のビアコンタクトのうち、
   前記第１の一対の下層配線の上にそれぞれ設けられる各
   ビアコンタクトを、前記第１の一対の下層配線が延びる
   方向に互いにオフセットするように配置する工程を含む
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第５の工程は、前記複数の下層配線
   を形成した後、前記絶縁膜の上部における前記第１の配
   線間スペースの下側の領域を除去する工程を含むことを
   特徴とする請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 基板上の絶縁膜の上に形成された複数の
   下層配線と、 前記複数の下層配線の上面の上に形成された第１の層間
   絶縁膜と、 前記第１の層間絶縁膜の上を含む前記絶縁膜の上に形成
   された第２の層間絶縁膜と、 前記第２の層間絶縁膜の上に形成された複数の上層配線
   と、 前記複数の下層配線と前記複数の上層配線とを接続する
   ように形成された複数のビアコンタクトとを備え、 前記複数の下層配線は、相対的に幅が狭い第１の配線間
   スペースを介して隣接する第１の一対の下層配線、及び
   相対的に幅が広い第２の配線間スペースを介して隣接す
   る第２の一対の下層配線を有し、 前記第２の層間絶縁膜は、前記第１の配線間スペースに
   空孔が形成されるように堆積され、 前記複数のビアコンタクトは、それぞれその上部が前記
   第１の層間絶縁膜の上面から突出し、 前記複数のビアコンタクトのうち、前記第１の一対の下
   層配線の上にそれぞれ設けられている各ビアコンタクト
   は、前記第１の一対の下層配線が延びる方向に互いにオ
   フセットするように配置されていることを特徴とする半
   導体装置。
4. 【請求項４】 前記絶縁膜は、その上部における前記第
   １の配線間スペースの下側の領域が除去されていること
   を特徴とする請求項１に記載の半導体装置。