JP4492982B2 - 多層配線を有する半導体装置の製造方法 - Google Patents
多層配線を有する半導体装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年めざましく進歩した半導体プロセス技術によって配線や素子の超微細化及び高集積化が可能になったので、ＵＬＳＩの高性能化が進んできた。しかし、配線の集積化に伴い、配線における信号の遅延がデバイスのスピードを律するようになっている。そのため、いわゆる０．２５μｍ世代以降のＵＬＳＩにおいては、層間絶縁膜の材料として、従来のＳｉＯ2 （比誘電率ε＝４．３）に代わって比誘電率が低い材料、例えば比誘電率が低いフッ素をドーピングしたＳｉＯＦ（ε＝３．５）や有機物を含んだＳｉＯ：Ｃ（ε＝２．８から３．２）が使用されようとしている。しかし、これらの材料には吸湿性や耐熱性の点で問題があるので、該材料を使用したプロセスを構築することが難しい。
【０００３】
また、特に影響が大きい遅延である配線間における遅延を低減するために、配線間の絶縁性物質に空気（ε＝１．０）によって形成される空孔を意図的に設けることによって、配線間における比誘電率を下げる技術が提案されている（特開昭６２−５６４３号公報）。以下、この技術を図２０を参照して説明する。図２０は、従来の半導体装置の構造を示す断面図である。図２０において、半導体装置が有する半導体基板１の上に設けられた絶縁性物質２における、配線３、４間に空孔６を、配線４、５間に空孔７をそれぞれ設ける。該絶縁性物質２の材料としては、ＳｉＯ2 が用いられる。配線３と配線４との間の容量は、配線３から空孔６間の容量と、空孔６それ自体の容量と、空孔６から配線４間の容量とが直列接続された容量に等しいとみなすことができる。空孔以外の部分である絶縁性物質２の材料ＳｉＯ2 の比誘電率に比べて、空気によって形成された空孔における比誘電率は約１／４である。したがって、空孔を設けることによって隣接する配線間の容量を低減できる。このことにより、隣接する配線間における信号の遅延を抑制できるので、動作マージンが広く誤動作しにくい半導体装置を実現でき、かつ、新規材料を使う必要がないので低コストなプロセスになり得る。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の構成によれば、配線と層間接続孔とがボーダーレス、つまり配線幅と層間接続孔の直径とが同一寸法を有するように設計され、かつ、フォトリソグラフィー工程においてアライメントずれが生じた場合には、以下のような問題が発生する。第１に、層間接続孔を開口する際に該層間接続孔と空孔とが一体となるので、層間接続用金属が該一体となった領域に入ることによって配線のショート不良が発生する。第２に、層間接続孔内の層間接続用金属と配線との接続面積が小さいので、接続不良が発生する。
【０００５】
これらの不良を、図２１と図２２とを参照して説明する。図２１（ａ）、図２１（ｂ）及び図２２（ａ）から（ｃ）は、半導体装置が有する多層配線の従来の製造方法を示すプロセスフロー図である。まず、図２１（ａ）に示すように、半導体基板１１の上に絶縁膜１２、第１の配線１３、層間絶縁膜１４を順次形成する。層間絶縁膜１４としてプラズマＣＶＤ法によって堆積されたＳｉＯ2 を使用するので、ステップカバレッジが悪い。すなわち、平坦な部分における堆積膜厚に対する、第１の配線１３間の領域である配線間隙１５における堆積膜厚の比率が低い。このことにより、配線間隙１５における層間絶縁膜１４に空孔１６が形成される。しかし、ステップカバレッジは０％にはならないので、配線間隙１５はそのすべてが空孔にはならず、配線間には層間絶縁膜１４が存在する。したがって、配線間における比誘電率を低減するという目的に対しては、配線間隙１５において層間絶縁膜１４の堆積率をさらに低下させて比誘電率を下げる方法が考えられる。この場合には、空孔１６はさらに大きい領域を占める。次に、図２１（ｂ）に示すように、レジストエッチバック法、化学的機械研磨（ＣＭＰ）法等を使用して層間絶縁膜１４の一部を除去することにより、該層間絶縁膜１４を平坦化する。
【０００６】
次に、図２２（ａ）に示すように、フォトリソグラフィーとドライエッチングとを使用して層間接続孔１７を形成する。ここで、第１の配線の配線幅１８と層間接続孔の直径１９とが同じ寸法であって、かつ、フォトリソグラフィーにおいてずれ寸法２０だけのアライメントずれが発生した場合を考える。この場合には、該アライメントずれによって第１の配線１３の上面からずれた部分の層間接続孔１７は、該上面の位置よりも深く形成される。したがって、層間接続孔１７は空孔１６と一体化する。次に、図２２（ｂ）に示すように、層間接続孔１７の内部へ、ＣＶＤ法を使用してタングステンよりなる層間接続用金属２１を形成する。該ＣＶＤ法によるタングステン２１はステップカバレッジが良いので、図２２（ａ）における層間接続孔１７だけではなく、空孔１６をも埋める。このことにより、空孔１６であった部分へ形成された層間接続用金属２１を介して、隣接する第１の配線１３同士が接続されるショート不良が発生する。配線間隙１５における比誘電率を下げようとすると空孔１６はさらに大きい領域を占めるので、ショート不良がいっそう発生しやすくなる。一方、図２２（ａ）におけるずれ寸法２０がさらに大きくなった場合には、第１の配線１３と層間接続孔１７へ埋め込まれた層間接続用金属２１との接続面積が小さくなるので、第１の配線１３と層間接続用金属２１との接続不良が発生する。特に、層間絶縁膜１４の材料として有機系の材料を使用した場合には、該接続不良が発生しやすい。また、層間接続孔１７においてより深くエッチングされた場合には、形成された層間接続用金属２１によって第１の配線１３と半導体基板１１とが接続されるショート不良が発生する。次に、図２２（ｃ）に示すように、層間接続用金属２１を介して第１の配線１３に接続されるための第２の配線２２を、該層間接続用金属２１と層間絶縁膜１４との上に形成する。
【０００７】
本発明は、上記従来の問題に鑑み、配線間容量を最小限に抑え、かつ、アライメントずれが発生してもショート不良や接続不良が発生しにくい半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明による半導体装置の製造方法は、同一絶縁膜上に形成された複数の配線から構成される下層配線層であって、前記複数の配線が第１配線と、前記第１配線から第１の間隙をおいて隣接する第２配線と、前記第１配線から前記第１の間隙より広い第２の間隙をおいて隣接する第３配線とを含む下層配線層と、前記第１配線、前記第２配線および前記第３配線の上に形成された第１の層間絶縁膜とを備えた構造を形成する工程と、前記第１の間隙の上方を実質的に塞ぎ、前記第１の間隙内に空孔を形成するように、第２の層間絶縁膜の下部を構成する第１層間絶縁層を堆積する工程と、前記第２の層間絶縁膜の上部を構成する、前記第１層間絶縁層よりもカバレッジの良い第２層間絶縁層を堆積することによって前記第２の間隙を埋め込み、かつ前記空孔を完全に覆う工程とを包含する。
【０００９】
前記空孔を露出させないように前記第２の層間絶縁膜を平坦化する工程を更に包含することが好ましい。
【００１０】
前記第２層間絶縁層を前記第１層間絶縁層よりも誘電率の低い有機膜から形成することが好ましい。
【００１１】
本発明による半導体装置は、同一絶縁膜上に形成された複数の配線から構成される下層配線層であって、前記複数の配線が第１配線と、前記第１配線から第１の間隙をおいて隣接する第２配線と、前記第１配線から第２の間隙をおいて隣接する第３配線とを含む下層配線層と、前記第１配線、前記第２配線および前記第３配線の上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に形成され、前記第１配線の上面に接触する接続用金属と、前記第１の間隙および前記第２の間隙の上方に形成され、前記第１の間隙および前記第２の間隙の各々に空孔を形成する第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成され、前記層間接続用金属と電気的に接続される上層配線層とを備えている。
【００１２】
前記上層配線層は埋込構造を持つ配線であり、前記上層配線層は前記第２の層間絶縁膜中に形成されているようにしてもよい。
【００１３】
前記下層配線層の前記下地絶縁膜は、前記第１の間隙および第２の間隙の下部に形成された溝を有しており、前記溝内には、前記下地絶縁膜の上面よりも上に突出しない高さを有する前記第２の層間絶縁膜の一部が存在しているようにしてもよい。
【００１４】
前記層間接続用金属の上端部分は前記第１の層間絶縁膜の上面よりも上に突出していることが好ましい。
【００１５】
前記第１配線は、前記第２配線および／または前記第３配線に向かって局所的に突出する側面部を有しており、前記側面部の上面は、前記層間接続用金属によって覆われていてもよい。また、前記第１配線の前記側面部は、前記層間接続用金属に対して自己整合的に形成されていることが好ましい。
【００１６】
本発明による他の半導体装置は、同一絶縁膜上に形成された複数の配線から構成される下層配線層であって、前記複数の配線が第１配線と、前記第１配線から第１の間隙をおいて隣接する第２配線と、前記第１配線から第２の間隙をおいて隣接する第３配線とを含む下層配線層と、前記第１配線、前記第２配線および前記第３配線の上に形成された第１の層間絶縁膜と、前記下層配線層を覆い、上面が平坦化された第２の層間絶縁膜とを備え、前記第２の間隙は前記第１の間隙よりも広く、前記第２の層間絶縁膜は、第１層間絶縁層と、前記第１層間絶縁層上に形成された第２層間絶縁層を含み、前記第２の層間絶縁膜の上面は平坦化され、前記第１層間絶縁層および前記第２層間絶縁層は前記第１の間隙の上方を塞ぎ、前記第１の間隙内に空孔が形成されており、前記第２の間隙は、前記第１層間絶縁層および前記第２層間絶縁層によって埋め込まれている。
【００１７】
前記第２層間絶縁層は、前記第１層間絶縁層よりもカバレッジが良いことが好ましい。
【００１８】
前記第１層間絶縁層はシリコン酸化膜から形成されており、前記第２層間絶縁層は、前記第１層間絶縁層の誘電率よりも低い誘電率を有する有機塗布膜から形成されていることが好ましい。
【００１９】
本発明による半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、第１の配線用パターンをマスクにして前記第１の層間絶縁膜と第１の配線層とを順次エッチングすることにより、第１の配線を形成する工程と、前記第１の層間絶縁膜と第１の配線とが形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と前記第１の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、前記同一平面の上に第２の金属層を形成し、第２の配線用パターンをマスクにして該第２の金属層をエッチングすることにより第２の配線を形成する工程とを備えている。
【００２０】
本発明による他の半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、第１の配線用パターンをマスクにして前記第１の層間絶縁膜と第１の配線層とを順次エッチングすることにより、第１の配線を形成する工程と、前記第１の層間絶縁膜と第１の配線とが形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と前記第１の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、溝作製用パターンをマスクにして少なくとも前記第１の層間絶縁膜をエッチングすることにより、該第１の層間絶縁膜の表面から所定の深さを有する溝を作成する工程と、前記層間接続用金属と第１の層間絶縁膜と第２の層間絶縁膜との上に第２の金属層を形成し、該第２の金属層のうち前記溝の内部以外に存在する部分を除去することによって第２の配線を形成する工程とを備えている。
【００２１】
本発明による更に他の半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、絶縁膜の上に形成された第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、第１の配線用レジストパターンをマスキングに使用して前記第１の層間絶縁膜と第１の配線層と前記絶縁膜の少なくとも一部とを順次エッチングすることにより、第１の配線を形成する工程と、第１の配線が形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記層間接続用金属の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、前記同一平面の上に第２の金属層を形成し、第２の配線用レジストパターンをマスキングに使用して該第２の金属層をエッチングすることにより第２の配線を形成する工程とを備えている。
【００２２】
本発明による更に他の半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、絶縁膜の上に形成された第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、前記第１の層間絶縁膜の表面から一部をエッチングする工程と、第１の配線用レジストパターンをマスキングに使用して前記第１の層間絶縁膜と第１の配線層とを順次エッチングすることにより、第１の配線を形成する工程と、第１の配線が形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記層間接続用金属の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、前記同一平面の上に第２の金属層を形成し、第２の配線用レジストパターンをマスキングに使用して該第２の金属層をエッチングすることにより第２の配線を形成する工程とを備えている。
【００２３】
本発明による更に他の半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、絶縁膜の上に形成された第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、第１の配線用レジストパターンをマスキングに使用して前記第１の層間絶縁膜と第１の配線層と前記絶縁膜とを順次エッチングすることにより、第１の配線を形成する工程と、第１の配線が形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と前記第１の層間絶縁膜とが各々有する表面を同一平面になるように平坦化する工程と、前記第２の層間絶縁膜の表面を選択的にエッチングした後、第３の層間絶縁膜を堆積する工程と、前記第１の層間絶縁膜の表面が露出するまで前記第３の層間絶縁膜を除去することによって、該第３の層間絶縁膜と前記第１の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、前記同一平面の上に第２の金属層を形成し、第２の配線用レジストパターンをマスキングに使用して該第２の金属層をエッチングすることにより第２の配線を形成する工程とを備えている。
【００２４】
前記第１の配線相互間の配線間隙において前記第２の層間絶縁膜が存在しない閉領域よりなる空孔を更に備えていることが好ましい。
【００２５】
前記第１の層間絶縁膜の誘電率より前記第２の層間絶縁膜の誘電率の方が小さいことが好ましい。
【００２６】
前記第１の配線を形成する工程の前に、前記第１の層間絶縁膜の表面から一部をエッチングする工程を更に備えていてもよい。
【００２７】
前記第２の層間絶縁膜を形成する方法として、高密度プラズマＣＶＤを使用すてもよい。
【００２８】
前記第２の層間絶縁膜を形成する方法として、基板にバイアス電圧を印可した高密度プラズマＣＶＤを使用してもよい。
【００２９】
前記第１の層間絶縁膜に使用する材料の誘電率より前記第２の層間絶縁膜に使用する材料の誘電率の方が小さいことが好ましい。
【００３０】
前記第２の層間絶縁膜を平坦化する工程において、化学的機械研磨を用いることが好ましい。
【００３１】
前記第２の層間絶縁膜を形成する工程は、前記第２の層間絶縁膜の一部を構成する第１層間絶縁層を形成する工程と、前記第２の層間絶縁膜の他の一部を構成する第２層間絶縁層を前記第１層間絶縁層上に形成する工程と包含していてもよい。
【００３２】
前記第１層間絶縁層を形成する工程において、前記第１の配線層が形成する隙間のうち間隔が０．５μｍ以下の隙間に空孔を形成するように前記第１層間絶縁層によって前記間隔が０．５μｍ以下の隙間の上を実質的に覆い、前記第２層間絶縁層を形成する工程においては、前記第１の配線層が形成する隙間のうち、前記第１層間絶縁層によって実質的に覆われていない隙間の内部に前記第２層間絶縁層の一部を進入させてもよい。
【００３３】
前記第１層間絶縁層として、シラン／Ｎ2Ｏ系ガスのプラズマを用いて形成した第１プラズマＣＶＤ膜を使用してもよい。
【００３４】
前記第２層間絶縁層として、基板バイアス電圧を印可した高密度プラズマを用いて形成した第２プラズマＣＶＤ膜を使用してもよい。
【００３５】
前記第２の層間絶縁膜を平坦化する工程は、前記第１層間絶縁層を除去しないようにして前記第２層間絶縁層を除去してもよい。
【００３６】
前記第２の層間絶縁膜を形成する工程は、前記第１の配線の上面から計測した前記空孔の上端の高さを５００ｎｍ以下にすることが好ましい。
【００３７】
前記第２の層間絶縁膜を形成する工程は、前記第１の配線層が形成する隙間のうち間隔が０．８μｍ以下の隙間に空孔を形成することが好ましい。
【００３８】
前記第２の層間絶縁膜を形成する工程は、前記第１の配線層が形成する隙間のうち間隔が０．５μｍ以下の隙間に空孔率が０．５以上の空孔を形成することが好ましい。
【００３９】
前記第２の層間絶縁膜を平坦化する工程は、前記第１層間絶縁層を除去しないようにして前記第２層間絶縁層を除去してもよい。
【００４０】
本発明による半導体装置は、多層配線を有する半導体装置であって、半導体基板の上に形成された第１の配線と、前記第１の配線と他層の配線とを接続するために該第１の配線上へ形成された層間接続用金属と、前記層間接続用金属が存在する部分以外の前記第１の配線におけるすべての領域において形成された第１の層間絶縁膜と、前記半導体基板を平面視した場合において、前記第１の配線以外の領域のすべてにおいて形成された第２の層間絶縁膜と、少なくとも前記層間接続用金属の上に形成され、かつ、該層間接続用金属を介して前記第１の配線に接続された第２の配線とを備えている。
【００４１】
本発明による他の半導体装置は、多層配線を有する半導体装置であって、絶縁膜上に配列された複数の第１の配線層と、前記複数の第１の配線層の各々の上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に開口され、前記複数の第１の配線層上に位置する層間接続孔と、前記層間接続孔に埋め込まれ、前記第１の配線層に接触する層間接続用金属と、前記複数の第１の配線層を覆うように形成された第２の層間絶縁膜と、前記複数の第１の配線層の間において、前記絶縁膜の表面に形成された凹部とを備えている。
【００４２】
本発明による更に他の半導体装置は、多層配線を有する半導体装置であって、絶縁膜上に配列された複数の第１の配線層と、前記複数の第１の配線層の各々の上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に開口され、前記複数の第１の配線層上に位置する層間接続孔と、前記層間接続孔に埋め込まれ、前記第１の配線層に接触する層間接続用金属と、前記第１の配線層が形成されていない領域上に設けられた第２の層間絶縁膜とを備え、前記層間接続用金属の上面が前記第１の層間絶縁膜の上面よりも上に突出している。
【００４３】
前記第２の層間絶縁膜は、前記複数の第１の配線層と、前記第２の層間絶縁膜の一部を構成する第１層間絶縁層と、前記第２の層間絶縁膜の他の一部を構成する第２層間絶縁層とを備え、前記第１層間絶縁層は、前記第１の配線層が形成する隙間のうち間隔が０．５μｍ以下の隙間に空孔を形成するように前記間隔が０．５μｍ以下の隙間の上を実質的に覆い、前記第２層間絶縁層の一部は、前記第１の配線層が形成する隙間のうち、前記第１層間絶縁層によって実質的に覆われていない隙間の内部に進入していることが好ましい。
【００４４】
前記第１の配線の上面から計測した前記空孔の上端の高さは５００ｎｍ以下であることことが好ましい。
【００４５】
前記第１の配線層が形成する隙間のうち間隔が０．８μｍ以下の隙間に空孔が形成されていることが好ましい。
【００４６】
前記第１の配線層が形成する隙間のうち間隔が０．５μｍ以下の隙間に空孔率が０．５以上の空孔が形成されていることが好ましい。
【００４７】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態を、図１〜図３を参照して説明する。図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。まず、図１（ａ）に示すように、予め半導体能動素子（図示せず）を形成した半導体基板１０１の上に、絶縁膜１０２（厚さ０．８μｍ）、アルミニウムとチタン合金との積層構造からなる第１金属層１０３（厚さ０．５μｍ）、第１の層間絶縁膜１０４（厚さ１．０μｍ）を順次堆積させる。その後に層間接続用レジストパターン１０５を形成し、ドライエッチングによって層間接続孔１０６を開口する。
【００４８】
次に、図１（ｂ）に示すように、層間接続用レジストパターン１０５をはく離した後における層間接続孔１０６を有する面へ、例えばＴｉＮ／Ｔｉよりなるアドヒージョンレイヤー１０７を堆積させ、更にブランケットＷ−ＣＶＤ法によってタングステンよりなる層間接続材料１０８を堆積させる。ドライエッチング又はＣＭＰ法によって、層間接続孔１０６の内部以外に存在するアドヒージョンレイヤー１０７及び層間接続材料１０８を除去する。層間接続孔１０６の内部にのみ存在するアドヒージョン１０７と層間接続材料１０８とは、併せて層間接続用金属１０９を構成する。
【００４９】
次に、図１（ｃ）に示すように、第１の層間絶縁膜１０４及び層間接続用金属１０９の上に、第１の配線用レジストパターン（第１の配線層パターンを規定するマスキング層）１１０を形成する。該第１の配線用レジストパターン１１０が、ずれ寸法１１１だけアライメントずれして形成される場合を考える。例えば、層間接続孔１０６の直径を０．３μｍ、第１の配線用レジストパターン１１０の幅を０．３μｍとした場合には、該層間接続孔１０６へ埋め込まれた層間接続用金属１０９と第１の配線用レジストパターン１１０との許容されるずれ寸法１１１は、最大で０．１μｍとなる。
【００５０】
図３（ａ）は、第１の配線用レジストパターン１１０のずれと層間接続用金属１０９との関係を示す平面図である。図３（ａ）の波線下側には、第１の配線用レジストパターン１１０の位置が層間接続用金属１０９の位置からずれている場合が示されており、波線上側には、第１の配線用レジストパターン１１０の位置と層間接続用金属１０９の位置とが整合している場合が示されている。
【００５１】
次に、図１（ｄ）に示すように、酸化膜をパターニングするためのＣＦ系エッチングガスと、アルミニウム膜をパターニングするためのＣｌ系エッチングガスとを使用して、第１の配線用レジストパターン１１０を有する面から、第１の配線用レジストパターン１１０をマスクとして順次ドライエッチングする。まず、低温においてＣＦ系エッチングガスを使用したドライエッチングにより、第１の配線用レジストパターン１１０の開口部における第１の層間絶縁膜１０４を除去する。この場合には、アライメントずれ部分１１２における層間接続用金属１０９は、ＣＦ系エッチングガスによってはほとんどエッチングされない。更に、Ｃｌ系エッチングガスを使用したドライエッチングによって、絶縁膜１０２が露出するまで第１の配線用レジストパターン１１０の開口部における第１の金属層１０３を除去する。このことによって、第１の配線１１３Ａを形成する。この場合にも、アライメントずれ部分１１２における層間接続用金属１０９は、Ｃｌ系エッチングガスによってはエッチングされない。第１の配線１１３Ａを形成するエッチングは、第１の配線用レジストパターン１１０および層間接続用金属１０９の両方がエッチングマスクとして機能している。
【００５２】
図３（ｂ）は、アライメントずれの有無に対応した第１の配線１１３と層間接続用金属１０９との位置関係を示す斜視図である。まず、第１の金属層１０３から、ドライエッチングにより、アライメントずれせず形成された配線１１３Ｂの場合を考える。この場合には、配線１１３Ｂの上面に、該配線１１３Ｂの幅と同一の直径を有する層間接続用金属１０９が形成される。一方、第１の金属層から、ドライエッチングにより、アライメントずれして形成された配線１１３Ｃの場合を考える。この場合には、該ドライエッチングの際に層間接続用金属１０９の下に位置する第１の金属層がエッチングされない。したがって、図８（ａ）におけるアライメントずれ部分１１２において、層間接続用金属１０９の下に位置する第１の金属層がセルフアライメントによってエッチングされずに残るので、図３（ｂ）に示すような形状を持った配線１１３Ｃが形成される。このことにより、層間接続用金属１０９が有する下面の全面に対して、配線１１３Ｂ又は配線１１３Ｃからなる第１の配線１１３Ａが必ず形成される。また、図８（ａ）における第１の配線用レジストパターン１１０の下の部分はエッチングされないので、第１の配線１１３Ａの上であって層間接続用金属１０９が存在しない部分においては、第１の層間絶縁膜１０４がそのまま残る。このことにより、第１の配線１１３Ａの上には、第１の層間絶縁膜１０４又は層間接続用金属１０９のいずれかが必ず存在する。したがって、層間接続用金属１０９又は第１の配線用レジストパターン１１０の下に存在する第１の金属層１０３が、第１の配線１１３Ａを形成する。第１の金属層１０３から形成された第１の配線１１３Ａと、第１の層間絶縁膜１０４との膜厚の合計は１．５μｍである。したがって、隣接する第１の配線１１３Ａ間の領域である配線間隙１１４における、最小幅０．３μｍの部分に形成された溝１１５のアスペクトレシオは約５となる。なお、第１の配線が存在しないフィールド部分１１６へ、配線のダミーパターンを形成してもよい。
【００５３】
このように本実施形態によれば、第１の層間絶縁膜１０４および層間接続用金属１０９の両方の平面パターンが第１の配線１１３Ａの平面パターンを規定する。
【００５４】
次に、図２（ａ）に示すように、第１の配線用レジストパターン１１０をはく離した後の、半導体基板１０１が有する絶縁膜１０２、第１の層間絶縁膜１０４、層間接続用金属１０９の上に、プラズマＣＶＤ装置を使用して第２の層間絶縁膜１１７をそれぞれ堆積する。配線間隙１１４において形成された溝における該配線間隙１１４の領域の一部又は全部が、第２の層間絶縁膜１１７によっては埋め込まれずに空孔１１８となる。特に、高アスペクトレシオを有する溝においては、配線間隙１１４の領域の全部が空孔１１８となる。
【００５５】
次に、図２（ｂ）に示すように、ＣＭＰ法を使用して、第１の層間絶縁膜１０４と層間接続用金属１０９と第２の層間絶縁膜１１７との表面がほぼ同一平面になるように、該第２の層間絶縁膜１１７を平坦化する。第１の層間絶縁膜１０４と第２の層間絶縁膜１１７とを異なる材料にして、第１の層間絶縁膜１０４のＣＭＰにおけるエッチングレートが、第２の層間絶縁膜１１７のエッチングレートよりも小さくなるように設定する。このことにより、第１の層間絶縁膜１０４をエッチングストッパーとして利用する。第２の層間絶縁膜１１７は、高アスペクトレシオを有する溝の上部においてその内部へもある程度埋め込まれるので、ＣＭＰの後に第２の層間絶縁膜１１７の表面において空孔１１８が開口部を形成することはない。
【００５６】
次に、図２（ｃ）に示すように、アルミニウムとチタン合金との積層構造からなる金属層を堆積させ、フォトリソグラフィーとドライエッチングとを使用して第２の配線１１９を形成する。
【００５７】
以上説明したように、本実施形態によれば、配線間隙１１４の領域の一部又は全部が空気よりなる空孔１１８になるので、該配線間隙１１４をはさむ第１の配線１１３Ａ間における比誘電率を低減できる。特に配線間隙１１４へ形成される溝１１５が高アスペクトレシオを有する場合には、該配線間隙１１４の領域の全部が空孔１１８になるので、第１の配線１１３Ａ間における比誘電率を最小値にすることができる。
【００５８】
また、層間接続用金属１０９を形成した後に第１の配線１１３Ａを形成するので、層間接続用金属１０９が有する下面の全面に対して必ず第１の配線１１３Ａが形成される。したがって、第１の配線１１３Ａと層間接続用金属１０９との接続不良を防止できる。
【００５９】
また、第１の層間絶縁膜１０４の層間接続孔１０６に層間接続用金属１０９を形成した後に、第１の配線１１３Ａと第２の層間絶縁膜１１７とを順次形成する。このことによって、第１の配線形成時にアライメントずれが発生しても、第１の配線１１３Ａの上面には層間接続用金属１０９又は第１の層間絶縁膜１０４のいずれかが必ず存在し、かつ、第２の層間絶縁膜１１７と同時に形成される空孔１１８へ層間接続用金属１０９が埋め込まれることはない。したがって、層間接続用金属１０９を介した、第１の配線１１３Ａ同士のショート不良及び配線と半導体基板１０１とのショート不良を防止できる。
【００６０】
（第２の実施形態）
本発明の第２の実施形態を、図４を参照して説明する。図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。図（ａ）に至るまでの工程は図１（ａ）〜（ｄ）と同一なので、第１の実施形態における構成要素と同一のものには同一の符号を付して、その説明を省略する。本実施形態は、第１の実施形態においてプラズマＣＶＤ装置により第２の層間絶縁膜１１７を堆積することに代えて、塗布法によって第２の層間絶縁膜２１７を形成するものである。第２の層間絶縁膜２１７としては、例えば有機ポリシロキサン、フッ素を含んだ有機物等の材料からなる有機膜や無機のポーラス膜等が考えられる。これらの材料は、その多くが流動性を有する。
【００６１】
まず、図４（ａ）に示すように、第１の層間絶縁膜１０４、層間接続用金属１０９、配線間隙２１４の上に上記材料を塗布する。このことにより、配線間隙２１４における溝へ、空孔を生ずることなく該流動性を有する材料を埋め込んで、第２の層間絶縁膜２１７を形成できる。第２の層間絶縁膜２１７の材料として、第１の層間絶縁膜１０４よりも比誘電率が低い材料を選ぶ。したがって、配線間隙２１４をはさむ第１の配線１１３Ａ間における比誘電率を低減できる。次に、図４（ｂ）に示すように、ＣＭＰ法を使用して、第１の層間絶縁膜１０４と層間接続用金属１０９と第２の層間絶縁膜２１７との表面が同一平面になるように、該第２の層間絶縁膜２１７を平坦化する。第１の層間絶縁膜１０４と第２の層間絶縁膜２１７とを異なる材料にして、第１の層間絶縁膜１０４のＣＭＰにおけるエッチングレートが、第２の層間絶縁膜２１７のエッチングレートよりも小さくなるように設定する。このことにより、第１の層間絶縁膜１０４をエッチングストッパーとして利用する。次に、図４（ｃ）に示すように、アルミニウムとチタン合金との積層構造からなる金属層を堆積させ、フォトリソグラフィーとドライエッチングとを使用して第２の配線２１９を形成する。
【００６２】
以上説明したように、本実施形態によれば、第１の層間絶縁膜１０４よりも比誘電率が低い材料を使用した第２の層間絶縁膜２１７によって、配線間隙２１４の領域の全部を埋め込む。したがって、該配線間隙２１４をはさむ第１の配線１１３Ａ間における比誘電率を低減でき、かつ、第２の層間絶縁膜２１７の材料によって該比誘電率を決定できる。
【００６３】
また、層間接続用金属１０９を形成した後に第１の配線１１３Ａを形成するので、層間接続用金属１０９が有する下面の全面に対して必ず第１の配線１１３Ａが形成される。したがって、第１の配線１１３Ａと層間接続用金属１０９との接続不良を防止できる。
【００６４】
また、第１の層間絶縁膜１０４の層間接続孔に層間接続用金属１０９を形成した後に、第１の配線１１３Ａと第２の層間絶縁膜２１７とを順次形成する。このことによって、第１の配線形成時にアライメントずれが発生しても、第１の配線１１３Ａの上面には層間接続用金属１０９又は第１の層間絶縁膜１０４のいずれかが必ず存在し、かつ配線間隙２１４には第２の層間絶縁膜２１７が必ず存在する。したがって、層間接続用金属１０９を介した、第１の配線１１３Ａ同士のショート不良及び配線と半導体基板１０１とのショート不良を防止できる。
【００６５】
（第３の実施形態）
本発明の第３の実施形態を、図５と図６とを参照して説明する。図５（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。図５（ａ）に至るまでの工程は、第１の層間絶縁膜３０４の膜厚（２．５μｍ）を厚くした以外は第１の実施形態、すなわち図１（ａ）〜（ｄ）及び図２（ａ）、（ｂ）と同一なので、第１の実施形態における構成要素と同一のものには同一の符号を付して、その説明を省略する。
【００６６】
まず、図５（ａ）に示すように、第１の層間絶縁膜３０４、層間接続用金属３０９、第２の層間絶縁膜３１７の上に、第２の配線用反転レジストパターン３２０をフォトリソグラフィーによって形成する。該第２の配線用反転レジストパターン３２０が、ずれ寸法３１１だけアライメントずれして形成される場合を考える。例えば、層間接続孔の直径を０．３μｍ、第２の配線用反転レジストパターン３２０が有する溝の幅を０．３μｍとした場合には、該層間接続孔へ埋め込まれた層間接続用金属３０９と第２の配線用反転レジストパターン３２０が有する溝との許容されるずれ寸法３１１は、最大で０．１μｍとなる。次に、図５（ｂ）に示すように、第１の層間絶縁膜３０４と第２の層間絶縁膜３１７とをエッチングして、深さ０．５μｍを有する配線溝３２１Ａを形成する。次に、図５（ｃ）に示すように、チタン合金よりなるアドヒージョンレイヤー（図示せず）を堆積した後に、アルミニウム、アルミニウムと銅との合金、または銅等なる第２の金属層３２２を形成する。該第２の金属層３２２を形成するには、真空蒸着法やＣＶＤ法等が用いられる。次に、図５（ｄ）に示すように、配線溝以外に存在する第２の金属層をＣＭＰ法で除去することによって、第２の配線３２３を形成する。
【００６７】
第２の配線用反転レジストパターン３２０のずれによる第２の配線３２３のずれと、層間接続用金属３０９との関係を、図６と図５（ｂ）〜（ｄ）とを参照して説明する。図６は、アライメントずれの有無に対応し、かつ第２の配線が形成されるべき配線溝と、層間接続用金属との位置関係を示す斜視図である。図６において、ドライエッチングにより、アライメントずれせず形成された配線溝３２１Ｂの場合を考える。この場合には、層間接続用金属３０９の直径と同一の幅を有する配線溝３２１Ｂが形成される。第２の配線は該配線溝３２１Ｂの内部へ形成されるので、層間接続用金属３０９の側面のほぼ全面において該層間接続用金属３０９と第２の配線とが接触する。一方、ドライエッチングにより、アライメントずれして形成された配線溝３２１Ｃの場合を考える。この場合には、層間接続用金属３０９の直径と同一の幅を有する配線溝３２１Ｃが、図５（ｂ）におけるずれ寸法３１１だけずれて形成される。層間接続用金属３０９はエッチングされないので、該層間接続用金属３０９の側面のうちずれ寸法１１１だけ第１の層間絶縁膜３０４へ食い込んだ部分以外は、配線溝３２１Ｃに対して露出する。したがって、層間接続用金属３０９の側面の大部分は、図５（ｃ）における第２の金属層３２２に接触し、更にＣＭＰ後の図５（ｄ）において第２の配線３２３に接触する。
【００６８】
以上説明したように、本実施形態によれば、第２の配線３２３を形成するための第２の配線用反転レジストパターン３２０がアライメントずれした場合でも、層間接続用金属３０９の側面の大部分が第２の配線３２３に接触する。したがって、第１の実施形態と同様の効果に加えて、第２の配線用反転レジストパターン３２０がアライメントずれした場合においても、層間接続用金属３０９と第２の配線３２３との接続における信頼性を向上できる。
【００６９】
（第４の実施形態）
図７（ａ）から（ｄ）、図８（ａ）から（ｃ）ならびに図９（ａ）および（ｂ）を参照しながら、本実施形態に係る半導体装置の製造方法を説明する。
【００７０】
まず、図７（ａ）に示すように、予め半導体能動素子（図示せず）を形成した半導体基板１０１の上に、絶縁膜１０２（厚さ０．８μｍ）、アルミニウムとチタン合金との積層構造からなる第１の金属層１０３（厚さ０．５μｍ）、第１の層間絶縁膜１０４（厚さ１．０μｍ）を順次堆積させる。その後に層間接続用レジストパターン１０５を形成し、ドライエッチングによって層間接続孔１０６を開口する。
【００７１】
次に、図７（ｂ）に示すように、層間接続用レジストパターン１０５をはく離した後における層間接続孔１０６を有する面へ、例えばＴｉＮ／Ｔｉよりなるアドヒージョンレイヤー１０７を堆積させ、更にブランケットＷ−ＣＶＤ法によってタングステンよりなる層間接続材料１０８を堆積させる。ドライエッチング又はＣＭＰ法によって、層間接続孔１０６の内部以外に存在するアドヒージョンレイヤー１０７及び層間接続材料１０８を除去する。層間接続孔１０６の内部にのみ存在するアドヒージョン１０７と層間接続材料１０８とは、併せて層間接続用金属１０９を構成する。
【００７２】
次に、図７（ｃ）に示すように、第１の層間絶縁膜１０４を０．５μｍ程度エッチバックし、第１の層間絶縁膜１０４の残りの膜厚を０．５μｍに調整する。このとき、層間接続用金属１０９は第１の層間絶縁膜１０４の表面から上方に凸状に突出する。
【００７３】
次に、図７（ｄ）に示すように、第１の層間絶縁膜１０４及び層間接続用金属１０９の上に、第１の配線用レジストパターン１１０を形成する。該第１の配線用レジストパターン１１０が、ずれ寸法１１１だけアライメントずれして形成される場合を考える。例えば、層間接続孔１０６の直径を０．３μｍ、第１の配線用レジストパターン１１０の幅を０．３μｍとした場合には、該層間接続孔１０６へ埋め込まれた層間接続用金属１０９と第１の配線用レジストパターン１１０との許容されるずれ寸法１１１は、最大で０．１μｍとなる。
【００７４】
図３（ａ）は、第１の配線用レジストパターン１１０のずれと層間接続用金属１０９との関係を示す平面図である。図３（ａ）の波線下側には、第１の配線用レジストパターン１１０の位置が層間接続用金属１０９の位置からずれている場合が示されており、波線上側には、第１の配線用レジストパターン１１０の位置と層間接続用金属１０９の位置とが整合している場合が示されている。
【００７５】
次に、図８（ａ）に示すように、酸化膜を除去するためのＣＦ系エッチングガスと、アルミニウムを除去するためのＣｌ系エッチングガスとを使用して、第１の配線用レジストパターン１１０を有する面を順次ドライエッチングする。まず、低温においてＣＦ系エッチングガスを使用したドライエッチングにより、第１の配線用レジストパターン１１０の開口部における第１の層間絶縁膜１０４を除去する。この場合には、アライメントずれ部分１１２における層間接続用金属１０９は、ＣＦ系エッチングガスによってはエッチングされない。更に、Ｃｌ系エッチングガスを使用したドライエッチングによって、絶縁膜１０２が露出するまで第１の配線用レジストパターン１１０の開口部における第１の金属層１０３を除去する。このことによって、第１の配線１１３Ａを形成する。この場合にも、アライメントずれ部分１１２における層間接続用金属１０９は、Ｃｌ系エッチングガスによってはエッチングされない。
【００７６】
図３（ｂ）は、アライメントずれの有無に対応した第１の配線１１３と層間接続用金属１０９との位置関係を示す斜視図である。まず、第１の金属層１０３から、ドライエッチングにより、アライメントずれせず形成された配線１１３Ｂの場合を考える。この場合には、配線１１３Ｂの上面に、該配線１１３Ｂの幅と同一の直径を有する層間接続用金属１０９が形成される。一方、第１の金属層から、ドライエッチングにより、アライメントずれして形成された配線１１３Ｃの場合を考える。この場合には、該ドライエッチングの際に層間接続用金属１０９の下に位置する第１の金属層がエッチングされない。したがって、図８（ａ）におけるアライメントずれ部分１１２において、層間接続用金属１０９の下に位置する第１の金属層がセルフアライメントによってエッチングされずに残るので、図３（ｂ）に示すような形状を持った配線１１３Ｃが形成される。このことにより、層間接続用金属１０９が有する下面の全面に対して、配線１１３Ｂ又は配線１１３Ｃからなる第１の配線１１３Ａが必ず形成される。また、図８（ａ）における第１の配線用レジストパターン１１０の下の部分はエッチングされないので、第１の配線１１３Ａの上であって層間接続用金属１０９が存在しない部分においては、第１の層間絶縁膜１０４がそのまま残る。このことにより、第１の配線１１３Ａの上には、第１の層間絶縁膜１０４又は層間接続用金属１０９のいずれかが必ず存在する。
【００７７】
次に、図８（ｂ）に示すように、ＣＦ系エッチングガスを使用したドライエッチングにより、絶縁膜１０２を約０．５μｍ程度彫り込む。このことによって、上下を絶縁膜で挟まれた形の第１の配線１１３Ａを形成する。第１の配線１１３Ａ直下の彫り込まれてない絶縁膜を１１２Ａとする。したがって、層間接続用金属１０９又は第１の配線用レジストパターン１１０の下に存在する第１の金属層１０３が、第１の配線１１３Ａを形成する。
【００７８】
第１の金属層１０３から形成された第１の配線１１３Ａと、第１の層間絶縁膜１０４および絶縁膜１１２Ａとの膜厚の合計は１．５μｍである。したがって、隣接する第１の配線１１３Ａ間の領域である配線間隙１１４における、最小幅０．３μｍの部分に形成された溝１１５のアスペクトレシオは約５となる。なお、第１の配線が存在しないフィールド部分１１６へ、配線のダミーパターンを形成してもよい。
【００７９】
次に、図８（ｃ）に示すように、第１の配線用レジストパターン１１０をはく離した後の、半導体基板１０１が有する絶縁膜１０２、第１の層間絶縁膜１０４、層間接続用金属１０９の上に、プラズマＣＶＤ装置を使用して第２の層間絶縁膜１１７を堆積する。配線間隙１１４において形成された溝における該配線間隙１１４の領域の一部又は全部が、第２の層間絶縁膜１１７によっては埋め込まれずに空孔１１８となる。特に、高アスペクトレシオを有する溝においては、配線間隙１１４の領域の全部が空孔１１８となる。次に、図９（ａ）に示すように、ＣＭＰ法を使用して、層間接続用金属１０９と第２の層間絶縁膜１１７との表面が同一平面になるように、該第２の層間絶縁膜１１７を平坦化する。第２の層間絶縁膜１１７は、高アスペクトレシオを有する溝の上部においてその内部へもある程度埋め込まれるので、ＣＭＰの後に第２の層間絶縁膜１１７の表面において空孔１１８が開口部を形成することはない。次に、図９（ｂ）に示すように、アルミニウムとチタン合金との積層構造からなる金属層を堆積させ、フォトリソグラフィーとドライエッチングとを使用して第２の配線１１９を形成する。
【００８０】
ここで、図１０（ａ）および（ｂ）ならびに図１１（ａ）および（ｂ）を参照しながら、第２の層間絶縁膜１１７の堆積方法によって形成される空孔の形態がどのように変化するかを説明する。
【００８１】
まず、図１０（ａ）を参照する。図１０（ａ）は、第２の層間絶縁膜１１７が溝１１５内に全く入り込んでおらず、空孔が溝１１５内の全てを占めている理想的な形態を示している。この場合、隣接する配線１１３Ａの間には絶縁膜が存在しないため、配線間の容量Ｃ１は非常に小さくなる。また、図１０（ａ）に示す場合、空孔の上端は第１の層間絶縁膜１０４の上面よりも上に広がっていない。このため、第２の層間絶縁膜１１７をＣＭＰ法によって研磨しても、空孔が露出するおそれが小さい。もし、第２の層間絶縁膜１１７をＣＭＰ法によって研磨した場合に研磨表面を介して空孔が外部に通じると、層間絶縁膜として機能が損なわれ、配線間の短絡が生じてしまうおそれがある。
【００８２】
図１０（ｂ）は、第２の層間絶縁膜１１７が溝１１５の底面および側面に堆積し、空孔が溝１１５内の僅かな部分を占めている形態を示している。このような形態は、第２の層間絶縁膜１１７をカバレッジの良い条件で堆積した場合に得られる。例えば、ＴＥＯＳを原料とするプラズマＣＶＤ法による場合、堆積過程中の第２の層間絶縁膜１１７が溝１１５の上部が塞ぐ前に、溝１１５の底面および側面にある程度の膜厚の絶縁膜が堆積する。その結果、配線間１１３Ａの間の容量Ｃ２は大きくなってしまう。
【００８３】
図１１（ａ）は、第２の層間絶縁膜１１７が溝１１５の内部には全く入り込んでおらず、空孔の上部１１８が第１の層間絶縁膜１０４の上面よりも上に広がっている形態を示している。このような形態は、第２の層間絶縁膜１１７をカバレッジが悪く指向性の高い堆積方法で条件で形成した場合に得られる。例えば、ハイデンシティプラズマ（ＨＤＰ）膜と呼ばれる膜から第２の層間絶縁膜１１７を形成した場合、図１１（ａ）のような形態の空孔が得られる。この場合、溝１１５の内部には絶縁膜が堆積しないため、配線１１３Ａの間の容量Ｃ３は小さくなる。
【００８４】
ハイデンシティプラズマ（ＨＤＰ）膜は、ＨＤＰ装置を用いて形成される。このＨＤＰ装置内において、基板にバイアス電圧を印加しながらＨＤＰ膜の堆積を行うと、堆積中に、堆積と競合するようにエッチング現象も生じるため、絶縁膜が溝の底面に堆積し、空孔の上端が第１の層間絶縁膜１０４の上面よりも上に広がらなくなる。このような形態の空孔を図１１（ｂ）に示す。基板にバイアス電圧を印加しながら堆積したＨＤＰ膜で第２の層間絶縁膜を形成すると、溝の底面にわずかに絶縁物が堆積するが、第１の配線層の下層である絶縁膜をエッチングしている場合、堆積した絶縁物は第１の配線層のレベルよりも下に位置するため、配線１１３Ａの間の容量Ｃ４は低く維持される。
【００８５】
従って、図８（ｂ）に示すように、絶縁膜１０２をエッチングする工程を行った場合、溝の底面に僅かに絶縁物が堆積しても、配線１１３Ａの間の容量Ｃ４が低く維持される。このことを図１２（ａ）および（ｂ）を参照しながら説明する。図１２（ａ）は、絶縁膜１０２をエッチングしない工程を行う場合の空孔の一形態を示し、図１２（ｂ）は、絶縁膜１０２をエッチングする工程を行う場合の空孔の一形態を示している。図１２（ａ）の場合、溝の底面に絶縁物が堆積していると、配線と配線との間に絶縁物が存在することになり、容量Ｃ５は、容量Ｃ４よりも大きくなる。このため、図１０（ｂ）および図１１（ｂ）に示すような形態の空孔を形成するような堆積方法で第２の層間絶縁膜を形成する場合は、絶縁膜１０２をエッチングする工程を行い、溝の底面を第１の配線層１１３Ａの下面よりも低くすることが好ましい。
【００８６】
配線間容量の低減という観点からは、図１１（ａ）に示すような形態の空孔が形成されることが最も好ましいが、ＣＭＰによって第２の層間絶縁膜を平坦化する際に空孔の上端が位置するレベルまで第２の層間絶縁膜をエッチングしてしまう可能性が高い。しかし、層間接続用金属１０９を第１の層間絶縁膜１０４の上面のレベルよりも上方に突出させれば、ＣＭＰによって形成する研磨を層間接続用金属１０９の上面のレベルで停止させることが可能になる。つまり、層間接続用金属１０９が一種のエッチングストップ層として機能する。この場合、研磨表面が空孔の上端よりも高い位置にくるように制御することが容易になるので、図１１（ａ）に示す形態の空孔が形成されても問題は生じにくい。また、図１１（ａ）に示す形態の空孔を形成する場合は、絶縁膜１０２をエッチングする必要性は低い。しかし、絶縁膜１０２をエッチングした場合の配線間容量Ｃ３は、絶縁膜１０２を全くエッチングしない場合の配線間容量よりも低い。これは、配線間容量が、隣接する２本の配線の間に位置するある程度の広がりを持った空間の物性によって決定されるため、配線の真横の空間の上下の空間の誘電率にも影響を受けるためである。
【００８７】
以上のことから、第１の配線層１１３Ａの間の領域に位置する絶縁膜１０２を部分的にエッチングすることは、種々の空孔を形成する場合において、配線容量の低減のために有効であることがわかる。
【００８８】
以上説明したように、本実施形態によれば、配線間隙１１４の領域の一部又は全部が空気よりなる空孔１１８になるので、該配線間隙１１４をはさむ第１の配線１１３Ａ間における比誘電率を低減できる。特に配線間隙１１４へ形成される溝１１５が高アスペクトレシオを有する場合には、該配線間隙１１４の領域の全部が空孔１１８になるので、第１の配線１１３Ａ間における比誘電率を最小値にすることができる。
【００８９】
また、層間接続用金属１０９を形成した後に第１の配線１１３Ａを形成するので、層間接続用金属１０９が有する下面の全面に対して必ず第１の配線１１３Ａが形成される。したがって、第１の配線１１３Ａと層間接続用金属１０９との接続不良を防止できる。
【００９０】
また、第１の層間絶縁膜１０４の層間接続孔１０６に層間接続用金属１０９を形成した後に、第１の配線１１３Ａと第２の層間絶縁膜１１７とを順次形成する。このことによって、第１の配線形成時にアライメントずれが発生しても、第１の配線１１３Ａの上面には層間接続用金属１０９又は第１の層間絶縁膜１０４のいずれかが必ず存在し、かつ、第２の層間絶縁膜１１７と同時に形成される空孔１１８へ層間接続用金属１０９が埋め込まれることはない。したがって、層間接続用金属１０９を介した、第１の配線１１３Ａ同士のショート不良及び配線と半導体基板１０１とのショート不良を防止できる。
【００９１】
（第５の実施形態）
図１３（ａ）から（ｄ）を参照しながら、本発明の第５の実施形態を説明する。図１３（ａ）から（ｄ）は、本実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。図１３（ａ）に至るまでの工程は図１（ａ）から（ｄ）ならびに図８（ａ）および（ｂ）と同一なので、第１の実施形態における構成要素と同一のものには同一の符号を付して、その説明を省略する。本実施形態は、第１の実施形態においてプラズマＣＶＤ装置により第２の層間絶縁膜１１７を堆積することに代えて、塗布法によって第２の層間絶縁膜２１２を形成するものである。第２の層間絶縁膜２１２としては、例えば有機ポリシロキサン、フッ素を含んだ有機物等の材料からなる有機膜や無機のポーラス膜等が考えられる。これらの材料は、その多くが流動性を有する。
【００９２】
まず、図１３（ａ）に示すように、半導体基板２０１上に形成された、第１の層間絶縁膜２０４、層間接続用金属２０８、配線間隙２１５の上に上記材料を塗布する。このことにより、配線間隙２１５における溝へ、空孔を生ずることなく該流動性を有する材料を埋め込んで、第２の層間絶縁膜２１２を形成できる。第２の層間絶縁膜２１２の材料として、第１の層間絶縁膜２０４よりも比誘電率が低い材料を選ぶ。したがって、配線間隙２１５をはさむ第１の配線２０３間における比誘電率を低減できる。次に、図１３（ｂ）に示すように、ＣＭＰ法を使用して、第１の層間絶縁膜２０４と層間接続用金属２０８と第２の層間絶縁膜２１２との表面が同一平面になるように、該第２の層間絶縁膜２１２を平坦化する。第１の層間絶縁膜２０４と第２の層間絶縁膜２１２とを異なる材料にして、第１の層間絶縁膜２０４のＣＭＰにおけるエッチングレートが、第２の層間絶縁膜２１２のエッチングレートよりも小さくなるように設定する。このことにより、第１の層間絶縁膜２０４をエッチングストッパーとして利用する。
【００９３】
さらに図１３（ｃ）に示すように、第２の層間絶縁膜２１２のみを約０．３μｍだけ深さ方向に選択的にエッチングした後、第３の層間絶縁膜２１４を約０．５μｍ堆積する。再度、ＣＭＰ法を使用し第１の層間絶縁膜２０４と層間接続用金属２０８と第３の層間絶縁膜２１４との表面が同一平面になるように、第３の層間絶縁膜２１４を平坦化する。
【００９４】
次に、図１３（ｄ）に示すように、アルミニウムとチタン合金との積層構造からなる金属層を堆積させ、フォトリソグラフィーとドライエッチングとを使用して第２の配線２１６を形成する。
【００９５】
以上説明したように、本実施形態によれば、第１の層間絶縁膜２０４よりも比誘電率が低い材料を使用した第２の層間絶縁膜２１２によって、配線間隙２１５の領域の全部を埋め込む。したがって、配線間隙２１５をはさむ第１の配線２０３間における比誘電率を低減でき、かつ、第２の層間絶縁膜２１２の材料によって該比誘電率を決定できる。
【００９６】
また、層間接続用金属２０８を形成した後に第１の配線２０３を形成するので、層間接続用金属２０８が有する下面の全面に対して必ず第１の配線２０３が形成される。したがって、第１の配線２０３と層間接続用金属２０８との接続不良を防止できる。
【００９７】
また、第１の層間絶縁膜２０４の層間接続孔に層間接続用金属２０８を形成した後に、第１の配線２０３と第２の層間絶縁膜２１２とを順次形成する。このことによって、第１の配線形成時にアライメントずれが発生しても、第１の配線２０３の上面には層間接続用金属２０８又は第１の層間絶縁膜２０４のいずれかが必ず存在し、かつ配線間隙２１５には第２の層間絶縁膜２１２が必ず存在する。したがって、層間接続用金属２０８を介した、第１の配線２０３同士のショート不良及び配線と半導体基板２０１とのショート不良を防止できる。
【００９８】
本実施形態においても、第１の配線２０３の間の領域に位置する絶縁膜２０２を部分的にエッチングしている。このため、配線間容量は第２の層間絶縁膜の持つ比誘電率によってほぼ支配される。もし、第１の配線２０３の間の領域に位置する絶縁膜２０２をエッチングしない場合は、第１の配線２０３の間の領域の近傍に位置する絶縁膜２０２が配線間容量をある程度増加させることになる。
【００９９】
また、本実施形態では、第３の層間絶縁膜２１４を設けているため、第２の層間絶縁膜２１２としてエッチング耐性またはプラズマ耐性の弱い材料からなる膜を用いても、第２の配線を形成する工程によって第２の層間絶縁膜が損傷を受けることはない。第３の層間絶縁膜としては、エッチング耐性またはプラズマ耐性の強い材料からなる膜を使用することが好ましい。そのために、第３の層間絶縁膜２１４の比誘電率が高くなっても第１の配線２０３についての配線間容量を増加させることはない。
【０１００】
図１３（ａ）から（ｄ）の実施形態では、配線間隙２１５に空孔を形成していないが、配線間隙２１５に空孔を形成しても良い。
【０１０１】
（第６の実施形態）
本実施形態では、第２の層間絶縁膜を形成するまでの工程は、第５の実施形態と同様である。本実施形態は、第２の層間絶縁膜を形成する工程に特徴を有している。以下、図１４（ａ）および（ｂ）ならびに（ｃ）を参照しながら、第２の層間絶縁膜の形成工程を詳細に説明する。
【０１０２】
図１４（ａ）から（ｃ）は、幅が０．５μｍ以下の比較的に狭い溝（第１の間隙）１１５ａと、幅が０．５μｍよりも大きい比較的に広い溝（例えば、幅０．８μｍ以上、第２の間隙）１１５ｂが形成された領域を示している。ここでは、第１の配線層１１３Ａは、第１〜第３の配線を含んでおり、図中中央に位置する第１の配線と左側に位置する第２の配線との間に第１の間隙１１５ａが形成され、第１の配線と右側に位置する第３の配線との間に第２の間隙１１５ｂが形成されている。
【０１０３】
図１４（ａ）および（ｂ）は、同一種類の絶縁膜から第２の層間絶縁膜１１７を形成した場合の断面を示している。図１４（ａ）の例では、カバレッジが比較的に悪いとされている絶縁膜を堆積している。このようなカバレッジの悪い膜としては、例えば、平行平板型プラズマＣＶＤ装置内でシラン/Ｎ2Ｏ系ガスプラズマを用いて形成したプラズマ酸化膜を使用することができる。このような膜を使用すると、溝１１５ａ及び溝１１５ｂのどちらにも空孔が形成される。幅の比較的に広い溝１１５ｂには大きな空孔が形成される。このため、溝１１５ｂ内の空孔の上部は、ＣＭＰによる研磨予定ラインで示されるレベルを越えることがあり得る。そのような大きな空孔が形成されていると、ＣＭＰによる研磨後に研磨面から空孔が露出してしまうことがある。研磨によって空孔が露出すると、第２層配線の断線不良やショート不良の恐れがある。
【０１０４】
一方、図１４（ｂ）の例では、埋め込み性能の良いとされる絶縁膜を第２の層間絶縁膜１１７として堆積している。このような埋め込み性能の良い膜としては、例えば、ハイデンシティプラズマ（ＨＤＰ）を用いて形成したプラズマ酸化膜を使用することができる。このような膜を使用すると、第２の層間絶縁膜１１７は、幅の比較的に狭い溝１１５ａの底面および側面にも堆積される。その結果、溝１１５ａ内には、溝のサイズよりも小さな空孔が形成される。幅の比較的に広い溝１１５ｂの内部は、第２の層間絶縁膜１１７によって埋められ、そこに空孔は観察されない。ＨＤＰ層は、ＨＤＰ装置を用いて形成される。このＨＤＰ装置内において、基板にバイアス電圧を印加しながらＨＤＰ膜の堆積を行うと、堆積中に、堆積と競合するようにエッチング現象も生じるため、絶縁膜が溝の底面に堆積し埋め込み性能があがる。この場合には、空孔の上端がＣＭＰの研磨ラインによって示されるレベルに達することはない。しかしながら、溝１１５ａ内の空孔が小さくなるため、配線間における容量低減効果は少ない。
【０１０５】
図１４（ｃ）に示す本実施形態では、両者のメリットをとりいれる。すなわち、少なくとも２種類の異なる形成方法によって形成した絶縁層から第２の層間絶縁膜１１７を形成する。より詳細には、まず、第１層間絶縁層１１７ａで幅の比較的に狭い溝１１５ａの上部を実質的に覆いつくした後、第２層間絶縁層１１７ｂによって他の幅の広い溝１１５ｂを埋め込む。具体的には、平行平板型プラズマＣＶＤ装置内でシラン/Ｎ2Ｏ系ガスプラズマを用いて第１層間絶縁層１１７ａを形成した後、ＨＤＰ装置内において基板にバイアス電圧を印加しながら第２層間絶縁層１１７ｂを堆積すればよい。
【０１０６】
第１層間絶縁層１１７ａおよび第２層間絶縁層１１７ｂは典型的にはシリコン酸化膜から形成され得るが、第２層間絶縁層１１７ｂは、例えばポリアリルエーテル等の低誘電率有機塗布膜から形成しても良い。なお、第１層間絶縁層１１７ａは、例えばシランガス、酸素ガスおよびアルゴンガスを用いて圧力５ｍＴｏｒｒのもとで堆積され得る。
【０１０７】
図１４（ｃ）の実施形態によれば、第１の間隙１１５ａに大きな空孔が形成され、第２の間隙１１５ｂが第２層間絶縁層１１７ｂによって埋め込まれ、ＣＭＰによる研磨で空孔が露出することもない。
【０１０８】
空孔の大きさ（配線間隙に占める割合）を増大させると、空孔の上端が高くなる。空孔の大きさおよび空孔の高さは、第１の層間絶縁膜１１７ａおよび第２層間絶縁膜１１７ｂの厚さを調整することによって最適化され得る。
【０１０９】
次に、本実施形態によって作製した多層配線構造の評価結果を示す。
【０１１０】
まず、図１５（ａ）、１５（ｂ）および１５（ｃ）を参照する。
図１５（ａ）は配線間隙と空孔の位置関係とを示している。ここで、「Ｈ」は第１の配線層の上面から空孔の頂点までの距離を示し、「Ｄ」は第１の配線層の下面から空孔の底点までの距離を示している。空孔の占有率「Ｒ」は、配線間隙Ｓに対する空孔の幅Ｗの割合を示す。
【０１１１】
図１５（ｂ）は、空孔の占有率Ｒの配線間隙Ｓに対する依存性を示す。空孔の占有率Ｒは、Ｓ＝０．８μｍ以下の場合に０を越える正の値を示している。占有率Ｒは、配線間隙Ｓの縮小に伴って増加する。Ｓ＝０．３μｍのとき、占有率Ｒは０．９程度の値を示している。
【０１１２】
図１５（ｃ）は、ＨおよびＤの配線間隙依存性を示す。Ｈの値はいかなる配線間隙においても５００ｎｍを越えることなく、予定されるＣＭＰの研磨ライン（配線上８００〜１０００ｎｍ）に達することはない。すなわち、ＣＭＰによって層間絶縁膜１１７を平坦化した後においても、空孔が露出することがない。このため、２層目配線の歩留まりは低下しない。
【０１１３】
次に、図１６を参照しながら、本実施形態によって作製した多層配線の配線間容量の低減効果を説明する。図１６には、比較例として、空孔を配線間に形成しなかった場合のデータを○印で示す。比較例の場合、配線間隙が小さくなるにしたがって単位長あたりの配線間容量が増加するのに対して、本実施形態の配線間容量は、配線間隙が小さくなるに従ってむしろ小さくなる。配線間容量の低下は、配線間隙が小さくなるにしたがって、空孔の配線間隙に対する占有率Ｒが高くなることに起因して生じると考えられる。
【０１１４】
次に、１７（ａ）および（ｂ）を参照する。
【０１１５】
本実施形態による配線間容量の低減効果が、低誘電率層間膜を使用した場合の配線間容量低減効果とを比較する。
【０１１６】
図１７（ａ）は、計算（シミュレーション）に用いたモデルの構成を示す断面図である。図１７（ｂ）は、実効比誘電率の配線間隔依存性を示している。この実効比誘電率は、ある比誘電率をもつ均一な媒体が層間絶縁膜としてい用いられた場合の配線間の容量（単位長さあたり）を計算によって求め、その容量を実測により求めた容量と比較することによって決定された。図１７（ｂ）の□印で示されるように、本実施形態では、配線間隙が小さくなるにしたがって実効比誘電率は減少する。配線間隙が０．８μｍ以下になると、配線間隙内に空孔が形成される。空孔が形成されると、実効比誘電率は急激に低下する。配線間隙が０．３μｍのとき、実効比誘電率は１．８程度に低下する。
【０１１７】
図１８は、層間接続用金属（ビア）の抵抗値と層間接続用金属の直径（ビア直径）との関係を示している。本実施形態と空孔が形成されない比較例とを比べても、両者のビア抵抗値に大きな差はない。
【０１１８】
図１９は、第１の配線層と層間接続用金属との間のアライメントシフト量に対するビア抵抗値の依存性を示す。アライメントシフト量とは、層間接続用金属と第１の配線層との位置あわせずれの大きさを示している。測定に使用したパターンでは、第１の配線層の幅とビア直径とは同じ大きさであるため、第１の配線層と層間接続用金属との重ねあわせマージンはない。図１９からわかるように、従来例では、アライメントシフト量が増加するにしたがってビア抵抗値は増大しているが、本実施形態では、ビア抵抗がアライメントシフトによらず一定の値を維持している。これは、アライメントずれが発生しても、第１の配線層の上面には確実に層間接続用金属が存在するために、第１の配線と層間接続用金属との接触面積は常に最大値に維持されるからである。
【０１１９】
なお、第２の層間絶縁膜１１７は層間接続用金属１０９の形成後に堆積されるため、第２の層間絶縁膜１１７の堆積と同時に形成される空孔が層間接続用金属１０９と接触することはない。したがって、層間接続用金属１０９を介した第１の配線１１３Ａ同士のショート不良も、配線と半導体基板１０１との間のショート不良も発生しない。
【０１２０】
なお、第１の配線層の材料は、Ａｌに限定されない。例えば、Ｃｕであってもよい。第２の層間絶縁膜１１７を構成する第２層間絶縁層１１７ｂとしてプラズマ酸化膜を用いる代わりに、埋め込み性能のよい塗布絶縁膜を用いても良い。また、図１４（ｃ）を参照しながら説明した第２の層間絶縁膜の形成方法は、他の実施形態に適用しても良い効果が得られる。
【０１２１】
上記の各実施形態では、通常のシリコン基板を用いた半導体装置について本発明を説明してきたが、本発明はこれに限定されるわけではない。多層配線構造を有する半導体装置であれば、シリコン以外の半導体基板やＳＯＩ基板を用いたもであって良いし、また、硝子やプラスチックなどの絶縁性基板を用いたものであっても良い。
【０１２２】
【発明の効果】
本発明によれば、層間接続用金属が有する下面の全面に対して必ず第１の配線が形成されるので、第１の配線を形成する際にアライメントずれした場合においても、該第１の配線と層間接続用金属との接続不良を確実に防止できる。また、第２の層間絶縁膜と同時に形成される空孔へ層間接続用金属が埋め込まれることもない。したがって、層間接続用金属を介した第１の配線同士のショート不良及び配線と半導体基板とのショート不良を防止できる。
【０１２３】
また、配線間隙の一部若しくは全部が空気よりなる空孔を形成し、又は配線間隙の全部が低比誘電率の材料によって埋め込めば、該配線間隙をはさむ第１の配線間における比誘電率を低減できる。したがって、該第１の配線間における信号の遅延を抑制して、動作マージンが広く誤動作しにくい半導体装置を実現できる。
【０１２４】
また、層間接続用金属が有する側面の大部分が第２の配線に接触するので、第２の配線を形成する際にアライメントずれした場合においても、該第２の配線と層間接続用金属との接続において信頼性を向上できる。
【０１２５】
また、第１の配線形成時にアライメントずれが発生しても、第１の配線の上面には層間接続用金属又は第１の層間絶縁膜のいずれかが必ず存在し、かつ、第２の層間絶縁膜と同時に形成される空孔へ層間接続用金属が埋め込まれることはない。したがって、層間接続用金属を介した第１の配線同士のショート不良及び配線と半導体基板とのショート不良を防止できる。
【図面の簡単な説明】
【図１】（ａ）から（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。
【図２】（ａ）から（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。
【図３】（ａ）は、本発明の第１の実施形態に係る半導体装置における、アライメントずれの有無に対応した第１の配線と層間接続用金属との位置関係を示す平面図、（ｂ）はその斜視図である。
【図４】（ａ）から（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。
【図５】（ａ）から（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。
【図６】本発明の第３の実施形態に係る半導体装置における、アライメントずれの有無に対応した配線溝と、層間接続用金属との位置関係を示す斜視図である。
【図７】（ａ）から（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】（ａ）から（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図９】（ａ）および（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】（ａ）および（ｂ）は、空孔の形態を示す断面図。
【図１１】（ａ）および（ｂ）は、空孔の他の形態を示す断面図。
【図１２】（ａ）および（ｂ）は、空孔の更に他の形態を示す断面図。
【図１３】（ａ）から（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１４】（ａ）から（ｃ）は、本発明による半導体装置の製造方法の第６の実施形態を示す工程断面図である。
【図１５】（ａ）から（ｃ）は、は、本発明による半導体装置の他の実施形態における空孔の各寸法を示す図である。
【図１６】本発明による半導体装置のある実施形態における配線間隔と単位長あたりの配線間容量との関係を示す図である。
【図１７】（ａ）は、半導体装置の配線間容量を計算するための配線構造の断面図であり、（ｂ）は、配線間隙と実効比誘電率との関係を示すグラフである。
【図１８】本発明の半導体装置のある実施形態におけるビアの直径とビア抵抗との関係を示すグラフである。
【図１９】本発明の半導体装置のある実施形態における第１の配線層とビアとの間にあるアライメントシフト量とビア抵抗との関係を示すグラフである。
【図２０】従来の半導体装置の構造を示す断面図である。
【図２１】（ａ）および（ｂ）は、従来の半導体装置の製造方法を示すプロセスフロー図である。
【図２２】（ａ）から（ｃ）は、従来の半導体装置の製造方法を示すプロセスフロー図である。
【符号の説明】
１０１ 半導体基板
１０２ 絶縁膜
１０３ 第１の金属層
１０４ 第１の層間絶縁膜
１０５ 層間接続用レジストパターン
１０６ 層間接続孔
１０７ アドヒージョンレイヤー
１０８ 層間接続材料
２０８ 層間接続用金属
１１０ 第１の配線用レジストパターン（第１の配線用パターン）
１１１ ずれ寸法
１１２ アライメントずれ部分
１１４ 配線間隙
１１５ 溝
１１６ 第１の配線がないフィールド部分
１１７ 第２の層間絶縁膜
１１８ 空孔
１１９ 第２の配線
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年めざましく進歩した半導体プロセス技術によって配線や素子の超微細化及び高集積化が可能になったので、ＵＬＳＩの高性能化が進んできた。しかし、配線の集積化に伴い、配線における信号の遅延がデバイスのスピードを律するようになっている。そのため、いわゆる０．２５μｍ世代以降のＵＬＳＩにおいては、層間絶縁膜の材料として、従来のＳｉＯ2 （比誘電率ε＝４．３）に代わって比誘電率が低い材料、例えば比誘電率が低いフッ素をドーピングしたＳｉＯＦ（ε＝３．５）や有機物を含んだＳｉＯ：Ｃ（ε＝２．８から３．２）が使用されようとしている。しかし、これらの材料には吸湿性や耐熱性の点で問題があるので、該材料を使用したプロセスを構築することが難しい。
【０００３】
また、特に影響が大きい遅延である配線間における遅延を低減するために、配線間の絶縁性物質に空気（ε＝１．０）によって形成される空孔を意図的に設けることによって、配線間における比誘電率を下げる技術が提案されている（特開昭６２−５６４３号公報）。以下、この技術を図２０を参照して説明する。図２０は、従来の半導体装置の構造を示す断面図である。図２０において、半導体装置が有する半導体基板１の上に設けられた絶縁性物質２における、配線３、４間に空孔６を、配線４、５間に空孔７をそれぞれ設ける。該絶縁性物質２の材料としては、ＳｉＯ2 が用いられる。配線３と配線４との間の容量は、配線３から空孔６間の容量と、空孔６それ自体の容量と、空孔６から配線４間の容量とが直列接続された容量に等しいとみなすことができる。空孔以外の部分である絶縁性物質２の材料ＳｉＯ2 の比誘電率に比べて、空気によって形成された空孔における比誘電率は約１／４である。したがって、空孔を設けることによって隣接する配線間の容量を低減できる。このことにより、隣接する配線間における信号の遅延を抑制できるので、動作マージンが広く誤動作しにくい半導体装置を実現でき、かつ、新規材料を使う必要がないので低コストなプロセスになり得る。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の構成によれば、配線と層間接続孔とがボーダーレス、つまり配線幅と層間接続孔の直径とが同一寸法を有するように設計され、かつ、フォトリソグラフィー工程においてアライメントずれが生じた場合には、以下のような問題が発生する。第１に、層間接続孔を開口する際に該層間接続孔と空孔とが一体となるので、層間接続用金属が該一体となった領域に入ることによって配線のショート不良が発生する。第２に、層間接続孔内の層間接続用金属と配線との接続面積が小さいので、接続不良が発生する。
【０００５】
これらの不良を、図２１と図２２とを参照して説明する。図２１（ａ）、図２１（ｂ）及び図２２（ａ）から（ｃ）は、半導体装置が有する多層配線の従来の製造方法を示すプロセスフロー図である。まず、図２１（ａ）に示すように、半導体基板１１の上に絶縁膜１２、第１の配線１３、層間絶縁膜１４を順次形成する。層間絶縁膜１４としてプラズマＣＶＤ法によって堆積されたＳｉＯ2 を使用するので、ステップカバレッジが悪い。すなわち、平坦な部分における堆積膜厚に対する、第１の配線１３間の領域である配線間隙１５における堆積膜厚の比率が低い。このことにより、配線間隙１５における層間絶縁膜１４に空孔１６が形成される。しかし、ステップカバレッジは０％にはならないので、配線間隙１５はそのすべてが空孔にはならず、配線間には層間絶縁膜１４が存在する。したがって、配線間における比誘電率を低減するという目的に対しては、配線間隙１５において層間絶縁膜１４の堆積率をさらに低下させて比誘電率を下げる方法が考えられる。この場合には、空孔１６はさらに大きい領域を占める。次に、図２１（ｂ）に示すように、レジストエッチバック法、化学的機械研磨（ＣＭＰ）法等を使用して層間絶縁膜１４の一部を除去することにより、該層間絶縁膜１４を平坦化する。
【０００６】
次に、図２２（ａ）に示すように、フォトリソグラフィーとドライエッチングとを使用して層間接続孔１７を形成する。ここで、第１の配線の配線幅１８と層間接続孔の直径１９とが同じ寸法であって、かつ、フォトリソグラフィーにおいてずれ寸法２０だけのアライメントずれが発生した場合を考える。この場合には、該アライメントずれによって第１の配線１３の上面からずれた部分の層間接続孔１７は、該上面の位置よりも深く形成される。したがって、層間接続孔１７は空孔１６と一体化する。次に、図２２（ｂ）に示すように、層間接続孔１７の内部へ、ＣＶＤ法を使用してタングステンよりなる層間接続用金属２１を形成する。該ＣＶＤ法によるタングステン２１はステップカバレッジが良いので、図２２（ａ）における層間接続孔１７だけではなく、空孔１６をも埋める。このことにより、空孔１６であった部分へ形成された層間接続用金属２１を介して、隣接する第１の配線１３同士が接続されるショート不良が発生する。配線間隙１５における比誘電率を下げようとすると空孔１６はさらに大きい領域を占めるので、ショート不良がいっそう発生しやすくなる。一方、図２２（ａ）におけるずれ寸法２０がさらに大きくなった場合には、第１の配線１３と層間接続孔１７へ埋め込まれた層間接続用金属２１との接続面積が小さくなるので、第１の配線１３と層間接続用金属２１との接続不良が発生する。特に、層間絶縁膜１４の材料として有機系の材料を使用した場合には、該接続不良が発生しやすい。また、層間接続孔１７においてより深くエッチングされた場合には、形成された層間接続用金属２１によって第１の配線１３と半導体基板１１とが接続されるショート不良が発生する。次に、図２２（ｃ）に示すように、層間接続用金属２１を介して第１の配線１３に接続されるための第２の配線２２を、該層間接続用金属２１と層間絶縁膜１４との上に形成する。
【０００７】
本発明は、上記従来の問題に鑑み、配線間容量を最小限に抑え、かつ、アライメントずれが発生してもショート不良や接続不良が発生しにくい半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明による半導体装置の製造方法は、同一絶縁膜上に形成された複数の配線から構成される下層配線層であって、前記複数の配線が第１配線と、前記第１配線から第１の間隙をおいて隣接する第２配線と、前記第１配線から前記第１の間隙より広い第２の間隙をおいて隣接する第３配線とを含む下層配線層と、前記第１配線、前記第２配線および前記第３配線の上に形成された第１の層間絶縁膜とを備えた構造を形成する工程と、前記第１の間隙の上方を実質的に塞ぎ、前記第１の間隙内に空孔を形成するように、第２の層間絶縁膜の下部を構成する第１層間絶縁層を堆積する工程と、前記第２の層間絶縁膜の上部を構成する、前記第１層間絶縁層よりもカバレッジの良い第２層間絶縁層を堆積することによって前記第２の間隙を埋め込み、かつ前記空孔を完全に覆う工程とを包含する。
【０００９】
前記空孔を露出させないように前記第２の層間絶縁膜を平坦化する工程を更に包含することが好ましい。
【００１０】
前記第２層間絶縁層を前記第１層間絶縁層よりも誘電率の低い有機膜から形成することが好ましい。
【００１１】
本発明による半導体装置は、同一絶縁膜上に形成された複数の配線から構成される下層配線層であって、前記複数の配線が第１配線と、前記第１配線から第１の間隙をおいて隣接する第２配線と、前記第１配線から第２の間隙をおいて隣接する第３配線とを含む下層配線層と、前記第１配線、前記第２配線および前記第３配線の上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に形成され、前記第１配線の上面に接触する接続用金属と、前記第１の間隙および前記第２の間隙の上方に形成され、前記第１の間隙および前記第２の間隙の各々に空孔を形成する第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成され、前記層間接続用金属と電気的に接続される上層配線層とを備えている。
【００１２】
前記上層配線層は埋込構造を持つ配線であり、前記上層配線層は前記第２の層間絶縁膜中に形成されているようにしてもよい。
【００１３】
前記下層配線層の前記下地絶縁膜は、前記第１の間隙および第２の間隙の下部に形成された溝を有しており、前記溝内には、前記下地絶縁膜の上面よりも上に突出しない高さを有する前記第２の層間絶縁膜の一部が存在しているようにしてもよい。
【００１４】
前記層間接続用金属の上端部分は前記第１の層間絶縁膜の上面よりも上に突出していることが好ましい。
【００１５】
前記第１配線は、前記第２配線および／または前記第３配線に向かって局所的に突出する側面部を有しており、前記側面部の上面は、前記層間接続用金属によって覆われていてもよい。また、前記第１配線の前記側面部は、前記層間接続用金属に対して自己整合的に形成されていることが好ましい。
【００１６】
本発明による他の半導体装置は、同一絶縁膜上に形成された複数の配線から構成される下層配線層であって、前記複数の配線が第１配線と、前記第１配線から第１の間隙をおいて隣接する第２配線と、前記第１配線から第２の間隙をおいて隣接する第３配線とを含む下層配線層と、前記第１配線、前記第２配線および前記第３配線の上に形成された第１の層間絶縁膜と、前記下層配線層を覆い、上面が平坦化された第２の層間絶縁膜とを備え、前記第２の間隙は前記第１の間隙よりも広く、前記第２の層間絶縁膜は、第１層間絶縁層と、前記第１層間絶縁層上に形成された第２層間絶縁層を含み、前記第２の層間絶縁膜の上面は平坦化され、前記第１層間絶縁層および前記第２層間絶縁層は前記第１の間隙の上方を塞ぎ、前記第１の間隙内に空孔が形成されており、前記第２の間隙は、前記第１層間絶縁層および前記第２層間絶縁層によって埋め込まれている。
【００１７】
前記第２層間絶縁層は、前記第１層間絶縁層よりもカバレッジが良いことが好ましい。
【００１８】
前記第１層間絶縁層はシリコン酸化膜から形成されており、前記第２層間絶縁層は、前記第１層間絶縁層の誘電率よりも低い誘電率を有する有機塗布膜から形成されていることが好ましい。
【００１９】
本発明による半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、第１の配線用パターンをマスクにして前記第１の層間絶縁膜と第１の配線層とを順次エッチングすることにより、第１の配線を形成する工程と、前記第１の層間絶縁膜と第１の配線とが形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と前記第１の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、前記同一平面の上に第２の金属層を形成し、第２の配線用パターンをマスクにして該第２の金属層をエッチングすることにより第２の配線を形成する工程とを備えている。
【００２０】
本発明による他の半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、第１の配線用パターンをマスクにして前記第１の層間絶縁膜と第１の配線層とを順次エッチングすることにより、第１の配線を形成する工程と、前記第１の層間絶縁膜と第１の配線とが形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と前記第１の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、溝作製用パターンをマスクにして少なくとも前記第１の層間絶縁膜をエッチングすることにより、該第１の層間絶縁膜の表面から所定の深さを有する溝を作成する工程と、前記層間接続用金属と第１の層間絶縁膜と第２の層間絶縁膜との上に第２の金属層を形成し、該第２の金属層のうち前記溝の内部以外に存在する部分を除去することによって第２の配線を形成する工程とを備えている。
【００２１】
本発明による更に他の半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、絶縁膜の上に形成された第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、第１の配線用レジストパターンをマスキングに使用して前記第１の層間絶縁膜と第１の配線層と前記絶縁膜の少なくとも一部とを順次エッチングすることにより、第１の配線を形成する工程と、第１の配線が形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記層間接続用金属の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、前記同一平面の上に第２の金属層を形成し、第２の配線用レジストパターンをマスキングに使用して該第２の金属層をエッチングすることにより第２の配線を形成する工程とを備えている。
【００２２】
本発明による更に他の半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、絶縁膜の上に形成された第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、前記第１の層間絶縁膜の表面から一部をエッチングする工程と、第１の配線用レジストパターンをマスキングに使用して前記第１の層間絶縁膜と第１の配線層とを順次エッチングすることにより、第１の配線を形成する工程と、第１の配線が形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記層間接続用金属の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、前記同一平面の上に第２の金属層を形成し、第２の配線用レジストパターンをマスキングに使用して該第２の金属層をエッチングすることにより第２の配線を形成する工程とを備えている。
【００２３】
本発明による更に他の半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、絶縁膜の上に形成された第１の配線層の上に第１の層間絶縁膜を形成し、該形成された第１の層間絶縁膜に層間接続孔を開口し、該開口された層間接続孔へ層間接続用金属を埋め込む工程と、第１の配線用レジストパターンをマスキングに使用して前記第１の層間絶縁膜と第１の配線層と前記絶縁膜とを順次エッチングすることにより、第１の配線を形成する工程と、第１の配線が形成された半導体基板上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の表面が露出するまで前記第２の層間絶縁膜を除去することによって、該第２の層間絶縁膜と前記第１の層間絶縁膜とが各々有する表面を同一平面になるように平坦化する工程と、前記第２の層間絶縁膜の表面を選択的にエッチングした後、第３の層間絶縁膜を堆積する工程と、前記第１の層間絶縁膜の表面が露出するまで前記第３の層間絶縁膜を除去することによって、該第３の層間絶縁膜と前記第１の層間絶縁膜と層間接続用金属とが各々有する表面を同一平面になるように平坦化する工程と、前記同一平面の上に第２の金属層を形成し、第２の配線用レジストパターンをマスキングに使用して該第２の金属層をエッチングすることにより第２の配線を形成する工程とを備えている。
【００２４】
前記第１の配線相互間の配線間隙において前記第２の層間絶縁膜が存在しない閉領域よりなる空孔を更に備えていることが好ましい。
【００２５】
前記第１の層間絶縁膜の誘電率より前記第２の層間絶縁膜の誘電率の方が小さいことが好ましい。
【００２６】
前記第１の配線を形成する工程の前に、前記第１の層間絶縁膜の表面から一部をエッチングする工程を更に備えていてもよい。
【００２７】
前記第２の層間絶縁膜を形成する方法として、高密度プラズマＣＶＤを使用すてもよい。
【００２８】
前記第２の層間絶縁膜を形成する方法として、基板にバイアス電圧を印可した高密度プラズマＣＶＤを使用してもよい。
【００２９】
前記第１の層間絶縁膜に使用する材料の誘電率より前記第２の層間絶縁膜に使用する材料の誘電率の方が小さいことが好ましい。
【００３０】
前記第２の層間絶縁膜を平坦化する工程において、化学的機械研磨を用いることが好ましい。
【００３１】
前記第２の層間絶縁膜を形成する工程は、前記第２の層間絶縁膜の一部を構成する第１層間絶縁層を形成する工程と、前記第２の層間絶縁膜の他の一部を構成する第２層間絶縁層を前記第１層間絶縁層上に形成する工程と包含していてもよい。
【００３２】
前記第１層間絶縁層を形成する工程において、前記第１の配線層が形成する隙間のうち間隔が０．５μｍ以下の隙間に空孔を形成するように前記第１層間絶縁層によって前記間隔が０．５μｍ以下の隙間の上を実質的に覆い、前記第２層間絶縁層を形成する工程においては、前記第１の配線層が形成する隙間のうち、前記第１層間絶縁層によって実質的に覆われていない隙間の内部に前記第２層間絶縁層の一部を進入させてもよい。
【００３３】
前記第１層間絶縁層として、シラン／Ｎ2Ｏ系ガスのプラズマを用いて形成した第１プラズマＣＶＤ膜を使用してもよい。
【００３４】
前記第２層間絶縁層として、基板バイアス電圧を印可した高密度プラズマを用いて形成した第２プラズマＣＶＤ膜を使用してもよい。
【００３５】
前記第２の層間絶縁膜を平坦化する工程は、前記第１層間絶縁層を除去しないようにして前記第２層間絶縁層を除去してもよい。
【００３６】
前記第２の層間絶縁膜を形成する工程は、前記第１の配線の上面から計測した前記空孔の上端の高さを５００ｎｍ以下にすることが好ましい。
【００３７】
前記第２の層間絶縁膜を形成する工程は、前記第１の配線層が形成する隙間のうち間隔が０．８μｍ以下の隙間に空孔を形成することが好ましい。
【００３８】
前記第２の層間絶縁膜を形成する工程は、前記第１の配線層が形成する隙間のうち間隔が０．５μｍ以下の隙間に空孔率が０．５以上の空孔を形成することが好ましい。
【００３９】
前記第２の層間絶縁膜を平坦化する工程は、前記第１層間絶縁層を除去しないようにして前記第２層間絶縁層を除去してもよい。
【００４０】
本発明による半導体装置は、多層配線を有する半導体装置であって、半導体基板の上に形成された第１の配線と、前記第１の配線と他層の配線とを接続するために該第１の配線上へ形成された層間接続用金属と、前記層間接続用金属が存在する部分以外の前記第１の配線におけるすべての領域において形成された第１の層間絶縁膜と、前記半導体基板を平面視した場合において、前記第１の配線以外の領域のすべてにおいて形成された第２の層間絶縁膜と、少なくとも前記層間接続用金属の上に形成され、かつ、該層間接続用金属を介して前記第１の配線に接続された第２の配線とを備えている。
【００４１】
本発明による他の半導体装置は、多層配線を有する半導体装置であって、絶縁膜上に配列された複数の第１の配線層と、前記複数の第１の配線層の各々の上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に開口され、前記複数の第１の配線層上に位置する層間接続孔と、前記層間接続孔に埋め込まれ、前記第１の配線層に接触する層間接続用金属と、前記複数の第１の配線層を覆うように形成された第２の層間絶縁膜と、前記複数の第１の配線層の間において、前記絶縁膜の表面に形成された凹部とを備えている。
【００４２】
本発明による更に他の半導体装置は、多層配線を有する半導体装置であって、絶縁膜上に配列された複数の第１の配線層と、前記複数の第１の配線層の各々の上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に開口され、前記複数の第１の配線層上に位置する層間接続孔と、前記層間接続孔に埋め込まれ、前記第１の配線層に接触する層間接続用金属と、前記第１の配線層が形成されていない領域上に設けられた第２の層間絶縁膜とを備え、前記層間接続用金属の上面が前記第１の層間絶縁膜の上面よりも上に突出している。
【００４３】
前記第２の層間絶縁膜は、前記複数の第１の配線層と、前記第２の層間絶縁膜の一部を構成する第１層間絶縁層と、前記第２の層間絶縁膜の他の一部を構成する第２層間絶縁層とを備え、前記第１層間絶縁層は、前記第１の配線層が形成する隙間のうち間隔が０．５μｍ以下の隙間に空孔を形成するように前記間隔が０．５μｍ以下の隙間の上を実質的に覆い、前記第２層間絶縁層の一部は、前記第１の配線層が形成する隙間のうち、前記第１層間絶縁層によって実質的に覆われていない隙間の内部に進入していることが好ましい。
【００４４】
前記第１の配線の上面から計測した前記空孔の上端の高さは５００ｎｍ以下であることことが好ましい。
【００４５】
前記第１の配線層が形成する隙間のうち間隔が０．８μｍ以下の隙間に空孔が形成されていることが好ましい。
【００４６】
前記第１の配線層が形成する隙間のうち間隔が０．５μｍ以下の隙間に空孔率が０．５以上の空孔が形成されていることが好ましい。
【００４７】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態を、図１〜図３を参照して説明する。図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。まず、図１（ａ）に示すように、予め半導体能動素子（図示せず）を形成した半導体基板１０１の上に、絶縁膜１０２（厚さ０．８μｍ）、アルミニウムとチタン合金との積層構造からなる第１金属層１０３（厚さ０．５μｍ）、第１の層間絶縁膜１０４（厚さ１．０μｍ）を順次堆積させる。その後に層間接続用レジストパターン１０５を形成し、ドライエッチングによって層間接続孔１０６を開口する。
【００４８】
次に、図１（ｂ）に示すように、層間接続用レジストパターン１０５をはく離した後における層間接続孔１０６を有する面へ、例えばＴｉＮ／Ｔｉよりなるアドヒージョンレイヤー１０７を堆積させ、更にブランケットＷ−ＣＶＤ法によってタングステンよりなる層間接続材料１０８を堆積させる。ドライエッチング又はＣＭＰ法によって、層間接続孔１０６の内部以外に存在するアドヒージョンレイヤー１０７及び層間接続材料１０８を除去する。層間接続孔１０６の内部にのみ存在するアドヒージョン１０７と層間接続材料１０８とは、併せて層間接続用金属１０９を構成する。
【００４９】
次に、図１（ｃ）に示すように、第１の層間絶縁膜１０４及び層間接続用金属１０９の上に、第１の配線用レジストパターン（第１の配線層パターンを規定するマスキング層）１１０を形成する。該第１の配線用レジストパターン１１０が、ずれ寸法１１１だけアライメントずれして形成される場合を考える。例えば、層間接続孔１０６の直径を０．３μｍ、第１の配線用レジストパターン１１０の幅を０．３μｍとした場合には、該層間接続孔１０６へ埋め込まれた層間接続用金属１０９と第１の配線用レジストパターン１１０との許容されるずれ寸法１１１は、最大で０．１μｍとなる。
【００５０】
図３（ａ）は、第１の配線用レジストパターン１１０のずれと層間接続用金属１０９との関係を示す平面図である。図３（ａ）の波線下側には、第１の配線用レジストパターン１１０の位置が層間接続用金属１０９の位置からずれている場合が示されており、波線上側には、第１の配線用レジストパターン１１０の位置と層間接続用金属１０９の位置とが整合している場合が示されている。
【００５１】
次に、図１（ｄ）に示すように、酸化膜をパターニングするためのＣＦ系エッチングガスと、アルミニウム膜をパターニングするためのＣｌ系エッチングガスとを使用して、第１の配線用レジストパターン１１０を有する面から、第１の配線用レジストパターン１１０をマスクとして順次ドライエッチングする。まず、低温においてＣＦ系エッチングガスを使用したドライエッチングにより、第１の配線用レジストパターン１１０の開口部における第１の層間絶縁膜１０４を除去する。この場合には、アライメントずれ部分１１２における層間接続用金属１０９は、ＣＦ系エッチングガスによってはほとんどエッチングされない。更に、Ｃｌ系エッチングガスを使用したドライエッチングによって、絶縁膜１０２が露出するまで第１の配線用レジストパターン１１０の開口部における第１の金属層１０３を除去する。このことによって、第１の配線１１３Ａを形成する。この場合にも、アライメントずれ部分１１２における層間接続用金属１０９は、Ｃｌ系エッチングガスによってはエッチングされない。第１の配線１１３Ａを形成するエッチングは、第１の配線用レジストパターン１１０および層間接続用金属１０９の両方がエッチングマスクとして機能している。
【００５２】
図３（ｂ）は、アライメントずれの有無に対応した第１の配線１１３と層間接続用金属１０９との位置関係を示す斜視図である。まず、第１の金属層１０３から、ドライエッチングにより、アライメントずれせず形成された配線１１３Ｂの場合を考える。この場合には、配線１１３Ｂの上面に、該配線１１３Ｂの幅と同一の直径を有する層間接続用金属１０９が形成される。一方、第１の金属層から、ドライエッチングにより、アライメントずれして形成された配線１１３Ｃの場合を考える。この場合には、該ドライエッチングの際に層間接続用金属１０９の下に位置する第１の金属層がエッチングされない。したがって、図８（ａ）におけるアライメントずれ部分１１２において、層間接続用金属１０９の下に位置する第１の金属層がセルフアライメントによってエッチングされずに残るので、図３（ｂ）に示すような形状を持った配線１１３Ｃが形成される。このことにより、層間接続用金属１０９が有する下面の全面に対して、配線１１３Ｂ又は配線１１３Ｃからなる第１の配線１１３Ａが必ず形成される。また、図８（ａ）における第１の配線用レジストパターン１１０の下の部分はエッチングされないので、第１の配線１１３Ａの上であって層間接続用金属１０９が存在しない部分においては、第１の層間絶縁膜１０４がそのまま残る。このことにより、第１の配線１１３Ａの上には、第１の層間絶縁膜１０４又は層間接続用金属１０９のいずれかが必ず存在する。したがって、層間接続用金属１０９又は第１の配線用レジストパターン１１０の下に存在する第１の金属層１０３が、第１の配線１１３Ａを形成する。第１の金属層１０３から形成された第１の配線１１３Ａと、第１の層間絶縁膜１０４との膜厚の合計は１．５μｍである。したがって、隣接する第１の配線１１３Ａ間の領域である配線間隙１１４における、最小幅０．３μｍの部分に形成された溝１１５のアスペクトレシオは約５となる。なお、第１の配線が存在しないフィールド部分１１６へ、配線のダミーパターンを形成してもよい。
【００５３】
このように本実施形態によれば、第１の層間絶縁膜１０４および層間接続用金属１０９の両方の平面パターンが第１の配線１１３Ａの平面パターンを規定する。
【００５４】
次に、図２（ａ）に示すように、第１の配線用レジストパターン１１０をはく離した後の、半導体基板１０１が有する絶縁膜１０２、第１の層間絶縁膜１０４、層間接続用金属１０９の上に、プラズマＣＶＤ装置を使用して第２の層間絶縁膜１１７をそれぞれ堆積する。配線間隙１１４において形成された溝における該配線間隙１１４の領域の一部又は全部が、第２の層間絶縁膜１１７によっては埋め込まれずに空孔１１８となる。特に、高アスペクトレシオを有する溝においては、配線間隙１１４の領域の全部が空孔１１８となる。
【００５５】
次に、図２（ｂ）に示すように、ＣＭＰ法を使用して、第１の層間絶縁膜１０４と層間接続用金属１０９と第２の層間絶縁膜１１７との表面がほぼ同一平面になるように、該第２の層間絶縁膜１１７を平坦化する。第１の層間絶縁膜１０４と第２の層間絶縁膜１１７とを異なる材料にして、第１の層間絶縁膜１０４のＣＭＰにおけるエッチングレートが、第２の層間絶縁膜１１７のエッチングレートよりも小さくなるように設定する。このことにより、第１の層間絶縁膜１０４をエッチングストッパーとして利用する。第２の層間絶縁膜１１７は、高アスペクトレシオを有する溝の上部においてその内部へもある程度埋め込まれるので、ＣＭＰの後に第２の層間絶縁膜１１７の表面において空孔１１８が開口部を形成することはない。
【００５６】
次に、図２（ｃ）に示すように、アルミニウムとチタン合金との積層構造からなる金属層を堆積させ、フォトリソグラフィーとドライエッチングとを使用して第２の配線１１９を形成する。
【００５７】
以上説明したように、本実施形態によれば、配線間隙１１４の領域の一部又は全部が空気よりなる空孔１１８になるので、該配線間隙１１４をはさむ第１の配線１１３Ａ間における比誘電率を低減できる。特に配線間隙１１４へ形成される溝１１５が高アスペクトレシオを有する場合には、該配線間隙１１４の領域の全部が空孔１１８になるので、第１の配線１１３Ａ間における比誘電率を最小値にすることができる。
【００５８】
また、層間接続用金属１０９を形成した後に第１の配線１１３Ａを形成するので、層間接続用金属１０９が有する下面の全面に対して必ず第１の配線１１３Ａが形成される。したがって、第１の配線１１３Ａと層間接続用金属１０９との接続不良を防止できる。
【００５９】
また、第１の層間絶縁膜１０４の層間接続孔１０６に層間接続用金属１０９を形成した後に、第１の配線１１３Ａと第２の層間絶縁膜１１７とを順次形成する。このことによって、第１の配線形成時にアライメントずれが発生しても、第１の配線１１３Ａの上面には層間接続用金属１０９又は第１の層間絶縁膜１０４のいずれかが必ず存在し、かつ、第２の層間絶縁膜１１７と同時に形成される空孔１１８へ層間接続用金属１０９が埋め込まれることはない。したがって、層間接続用金属１０９を介した、第１の配線１１３Ａ同士のショート不良及び配線と半導体基板１０１とのショート不良を防止できる。
【００６０】
（第２の実施形態）
本発明の第２の実施形態を、図４を参照して説明する。図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。図（ａ）に至るまでの工程は図１（ａ）〜（ｄ）と同一なので、第１の実施形態における構成要素と同一のものには同一の符号を付して、その説明を省略する。本実施形態は、第１の実施形態においてプラズマＣＶＤ装置により第２の層間絶縁膜１１７を堆積することに代えて、塗布法によって第２の層間絶縁膜２１７を形成するものである。第２の層間絶縁膜２１７としては、例えば有機ポリシロキサン、フッ素を含んだ有機物等の材料からなる有機膜や無機のポーラス膜等が考えられる。これらの材料は、その多くが流動性を有する。
【００６１】
まず、図４（ａ）に示すように、第１の層間絶縁膜１０４、層間接続用金属１０９、配線間隙２１４の上に上記材料を塗布する。このことにより、配線間隙２１４における溝へ、空孔を生ずることなく該流動性を有する材料を埋め込んで、第２の層間絶縁膜２１７を形成できる。第２の層間絶縁膜２１７の材料として、第１の層間絶縁膜１０４よりも比誘電率が低い材料を選ぶ。したがって、配線間隙２１４をはさむ第１の配線１１３Ａ間における比誘電率を低減できる。次に、図４（ｂ）に示すように、ＣＭＰ法を使用して、第１の層間絶縁膜１０４と層間接続用金属１０９と第２の層間絶縁膜２１７との表面が同一平面になるように、該第２の層間絶縁膜２１７を平坦化する。第１の層間絶縁膜１０４と第２の層間絶縁膜２１７とを異なる材料にして、第１の層間絶縁膜１０４のＣＭＰにおけるエッチングレートが、第２の層間絶縁膜２１７のエッチングレートよりも小さくなるように設定する。このことにより、第１の層間絶縁膜１０４をエッチングストッパーとして利用する。次に、図４（ｃ）に示すように、アルミニウムとチタン合金との積層構造からなる金属層を堆積させ、フォトリソグラフィーとドライエッチングとを使用して第２の配線２１９を形成する。
【００６２】
以上説明したように、本実施形態によれば、第１の層間絶縁膜１０４よりも比誘電率が低い材料を使用した第２の層間絶縁膜２１７によって、配線間隙２１４の領域の全部を埋め込む。したがって、該配線間隙２１４をはさむ第１の配線１１３Ａ間における比誘電率を低減でき、かつ、第２の層間絶縁膜２１７の材料によって該比誘電率を決定できる。
【００６３】
また、層間接続用金属１０９を形成した後に第１の配線１１３Ａを形成するので、層間接続用金属１０９が有する下面の全面に対して必ず第１の配線１１３Ａが形成される。したがって、第１の配線１１３Ａと層間接続用金属１０９との接続不良を防止できる。
【００６４】
また、第１の層間絶縁膜１０４の層間接続孔に層間接続用金属１０９を形成した後に、第１の配線１１３Ａと第２の層間絶縁膜２１７とを順次形成する。このことによって、第１の配線形成時にアライメントずれが発生しても、第１の配線１１３Ａの上面には層間接続用金属１０９又は第１の層間絶縁膜１０４のいずれかが必ず存在し、かつ配線間隙２１４には第２の層間絶縁膜２１７が必ず存在する。したがって、層間接続用金属１０９を介した、第１の配線１１３Ａ同士のショート不良及び配線と半導体基板１０１とのショート不良を防止できる。
【００６５】
（第３の実施形態）
本発明の第３の実施形態を、図５と図６とを参照して説明する。図５（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。図５（ａ）に至るまでの工程は、第１の層間絶縁膜３０４の膜厚（２．５μｍ）を厚くした以外は第１の実施形態、すなわち図１（ａ）〜（ｄ）及び図２（ａ）、（ｂ）と同一なので、第１の実施形態における構成要素と同一のものには同一の符号を付して、その説明を省略する。
【００６６】
まず、図５（ａ）に示すように、第１の層間絶縁膜３０４、層間接続用金属３０９、第２の層間絶縁膜３１７の上に、第２の配線用反転レジストパターン３２０をフォトリソグラフィーによって形成する。該第２の配線用反転レジストパターン３２０が、ずれ寸法３１１だけアライメントずれして形成される場合を考える。例えば、層間接続孔の直径を０．３μｍ、第２の配線用反転レジストパターン３２０が有する溝の幅を０．３μｍとした場合には、該層間接続孔へ埋め込まれた層間接続用金属３０９と第２の配線用反転レジストパターン３２０が有する溝との許容されるずれ寸法３１１は、最大で０．１μｍとなる。次に、図５（ｂ）に示すように、第１の層間絶縁膜３０４と第２の層間絶縁膜３１７とをエッチングして、深さ０．５μｍを有する配線溝３２１Ａを形成する。次に、図５（ｃ）に示すように、チタン合金よりなるアドヒージョンレイヤー（図示せず）を堆積した後に、アルミニウム、アルミニウムと銅との合金、または銅等なる第２の金属層３２２を形成する。該第２の金属層３２２を形成するには、真空蒸着法やＣＶＤ法等が用いられる。次に、図５（ｄ）に示すように、配線溝以外に存在する第２の金属層をＣＭＰ法で除去することによって、第２の配線３２３を形成する。
【００６７】
第２の配線用反転レジストパターン３２０のずれによる第２の配線３２３のずれと、層間接続用金属３０９との関係を、図６と図５（ｂ）〜（ｄ）とを参照して説明する。図６は、アライメントずれの有無に対応し、かつ第２の配線が形成されるべき配線溝と、層間接続用金属との位置関係を示す斜視図である。図６において、ドライエッチングにより、アライメントずれせず形成された配線溝３２１Ｂの場合を考える。この場合には、層間接続用金属３０９の直径と同一の幅を有する配線溝３２１Ｂが形成される。第２の配線は該配線溝３２１Ｂの内部へ形成されるので、層間接続用金属３０９の側面のほぼ全面において該層間接続用金属３０９と第２の配線とが接触する。一方、ドライエッチングにより、アライメントずれして形成された配線溝３２１Ｃの場合を考える。この場合には、層間接続用金属３０９の直径と同一の幅を有する配線溝３２１Ｃが、図５（ｂ）におけるずれ寸法３１１だけずれて形成される。層間接続用金属３０９はエッチングされないので、該層間接続用金属３０９の側面のうちずれ寸法１１１だけ第１の層間絶縁膜３０４へ食い込んだ部分以外は、配線溝３２１Ｃに対して露出する。したがって、層間接続用金属３０９の側面の大部分は、図５（ｃ）における第２の金属層３２２に接触し、更にＣＭＰ後の図５（ｄ）において第２の配線３２３に接触する。
【００６８】
以上説明したように、本実施形態によれば、第２の配線３２３を形成するための第２の配線用反転レジストパターン３２０がアライメントずれした場合でも、層間接続用金属３０９の側面の大部分が第２の配線３２３に接触する。したがって、第１の実施形態と同様の効果に加えて、第２の配線用反転レジストパターン３２０がアライメントずれした場合においても、層間接続用金属３０９と第２の配線３２３との接続における信頼性を向上できる。
【００６９】
（第４の実施形態）
図７（ａ）から（ｄ）、図８（ａ）から（ｃ）ならびに図９（ａ）および（ｂ）を参照しながら、本実施形態に係る半導体装置の製造方法を説明する。
【００７０】
まず、図７（ａ）に示すように、予め半導体能動素子（図示せず）を形成した半導体基板１０１の上に、絶縁膜１０２（厚さ０．８μｍ）、アルミニウムとチタン合金との積層構造からなる第１の金属層１０３（厚さ０．５μｍ）、第１の層間絶縁膜１０４（厚さ１．０μｍ）を順次堆積させる。その後に層間接続用レジストパターン１０５を形成し、ドライエッチングによって層間接続孔１０６を開口する。
【００７１】
次に、図７（ｂ）に示すように、層間接続用レジストパターン１０５をはく離した後における層間接続孔１０６を有する面へ、例えばＴｉＮ／Ｔｉよりなるアドヒージョンレイヤー１０７を堆積させ、更にブランケットＷ−ＣＶＤ法によってタングステンよりなる層間接続材料１０８を堆積させる。ドライエッチング又はＣＭＰ法によって、層間接続孔１０６の内部以外に存在するアドヒージョンレイヤー１０７及び層間接続材料１０８を除去する。層間接続孔１０６の内部にのみ存在するアドヒージョン１０７と層間接続材料１０８とは、併せて層間接続用金属１０９を構成する。
【００７２】
次に、図７（ｃ）に示すように、第１の層間絶縁膜１０４を０．５μｍ程度エッチバックし、第１の層間絶縁膜１０４の残りの膜厚を０．５μｍに調整する。このとき、層間接続用金属１０９は第１の層間絶縁膜１０４の表面から上方に凸状に突出する。
【００７３】
次に、図７（ｄ）に示すように、第１の層間絶縁膜１０４及び層間接続用金属１０９の上に、第１の配線用レジストパターン１１０を形成する。該第１の配線用レジストパターン１１０が、ずれ寸法１１１だけアライメントずれして形成される場合を考える。例えば、層間接続孔１０６の直径を０．３μｍ、第１の配線用レジストパターン１１０の幅を０．３μｍとした場合には、該層間接続孔１０６へ埋め込まれた層間接続用金属１０９と第１の配線用レジストパターン１１０との許容されるずれ寸法１１１は、最大で０．１μｍとなる。
【００７４】
図３（ａ）は、第１の配線用レジストパターン１１０のずれと層間接続用金属１０９との関係を示す平面図である。図３（ａ）の波線下側には、第１の配線用レジストパターン１１０の位置が層間接続用金属１０９の位置からずれている場合が示されており、波線上側には、第１の配線用レジストパターン１１０の位置と層間接続用金属１０９の位置とが整合している場合が示されている。
【００７５】
次に、図８（ａ）に示すように、酸化膜を除去するためのＣＦ系エッチングガスと、アルミニウムを除去するためのＣｌ系エッチングガスとを使用して、第１の配線用レジストパターン１１０を有する面を順次ドライエッチングする。まず、低温においてＣＦ系エッチングガスを使用したドライエッチングにより、第１の配線用レジストパターン１１０の開口部における第１の層間絶縁膜１０４を除去する。この場合には、アライメントずれ部分１１２における層間接続用金属１０９は、ＣＦ系エッチングガスによってはエッチングされない。更に、Ｃｌ系エッチングガスを使用したドライエッチングによって、絶縁膜１０２が露出するまで第１の配線用レジストパターン１１０の開口部における第１の金属層１０３を除去する。このことによって、第１の配線１１３Ａを形成する。この場合にも、アライメントずれ部分１１２における層間接続用金属１０９は、Ｃｌ系エッチングガスによってはエッチングされない。
【００７６】
図３（ｂ）は、アライメントずれの有無に対応した第１の配線１１３と層間接続用金属１０９との位置関係を示す斜視図である。まず、第１の金属層１０３から、ドライエッチングにより、アライメントずれせず形成された配線１１３Ｂの場合を考える。この場合には、配線１１３Ｂの上面に、該配線１１３Ｂの幅と同一の直径を有する層間接続用金属１０９が形成される。一方、第１の金属層から、ドライエッチングにより、アライメントずれして形成された配線１１３Ｃの場合を考える。この場合には、該ドライエッチングの際に層間接続用金属１０９の下に位置する第１の金属層がエッチングされない。したがって、図８（ａ）におけるアライメントずれ部分１１２において、層間接続用金属１０９の下に位置する第１の金属層がセルフアライメントによってエッチングされずに残るので、図３（ｂ）に示すような形状を持った配線１１３Ｃが形成される。このことにより、層間接続用金属１０９が有する下面の全面に対して、配線１１３Ｂ又は配線１１３Ｃからなる第１の配線１１３Ａが必ず形成される。また、図８（ａ）における第１の配線用レジストパターン１１０の下の部分はエッチングされないので、第１の配線１１３Ａの上であって層間接続用金属１０９が存在しない部分においては、第１の層間絶縁膜１０４がそのまま残る。このことにより、第１の配線１１３Ａの上には、第１の層間絶縁膜１０４又は層間接続用金属１０９のいずれかが必ず存在する。
【００７７】
次に、図８（ｂ）に示すように、ＣＦ系エッチングガスを使用したドライエッチングにより、絶縁膜１０２を約０．５μｍ程度彫り込む。このことによって、上下を絶縁膜で挟まれた形の第１の配線１１３Ａを形成する。第１の配線１１３Ａ直下の彫り込まれてない絶縁膜を１１２Ａとする。したがって、層間接続用金属１０９又は第１の配線用レジストパターン１１０の下に存在する第１の金属層１０３が、第１の配線１１３Ａを形成する。
【００７８】
第１の金属層１０３から形成された第１の配線１１３Ａと、第１の層間絶縁膜１０４および絶縁膜１１２Ａとの膜厚の合計は１．５μｍである。したがって、隣接する第１の配線１１３Ａ間の領域である配線間隙１１４における、最小幅０．３μｍの部分に形成された溝１１５のアスペクトレシオは約５となる。なお、第１の配線が存在しないフィールド部分１１６へ、配線のダミーパターンを形成してもよい。
【００７９】
次に、図８（ｃ）に示すように、第１の配線用レジストパターン１１０をはく離した後の、半導体基板１０１が有する絶縁膜１０２、第１の層間絶縁膜１０４、層間接続用金属１０９の上に、プラズマＣＶＤ装置を使用して第２の層間絶縁膜１１７を堆積する。配線間隙１１４において形成された溝における該配線間隙１１４の領域の一部又は全部が、第２の層間絶縁膜１１７によっては埋め込まれずに空孔１１８となる。特に、高アスペクトレシオを有する溝においては、配線間隙１１４の領域の全部が空孔１１８となる。次に、図９（ａ）に示すように、ＣＭＰ法を使用して、層間接続用金属１０９と第２の層間絶縁膜１１７との表面が同一平面になるように、該第２の層間絶縁膜１１７を平坦化する。第２の層間絶縁膜１１７は、高アスペクトレシオを有する溝の上部においてその内部へもある程度埋め込まれるので、ＣＭＰの後に第２の層間絶縁膜１１７の表面において空孔１１８が開口部を形成することはない。次に、図９（ｂ）に示すように、アルミニウムとチタン合金との積層構造からなる金属層を堆積させ、フォトリソグラフィーとドライエッチングとを使用して第２の配線１１９を形成する。
【００８０】
ここで、図１０（ａ）および（ｂ）ならびに図１１（ａ）および（ｂ）を参照しながら、第２の層間絶縁膜１１７の堆積方法によって形成される空孔の形態がどのように変化するかを説明する。
【００８１】
まず、図１０（ａ）を参照する。図１０（ａ）は、第２の層間絶縁膜１１７が溝１１５内に全く入り込んでおらず、空孔が溝１１５内の全てを占めている理想的な形態を示している。この場合、隣接する配線１１３Ａの間には絶縁膜が存在しないため、配線間の容量Ｃ１は非常に小さくなる。また、図１０（ａ）に示す場合、空孔の上端は第１の層間絶縁膜１０４の上面よりも上に広がっていない。このため、第２の層間絶縁膜１１７をＣＭＰ法によって研磨しても、空孔が露出するおそれが小さい。もし、第２の層間絶縁膜１１７をＣＭＰ法によって研磨した場合に研磨表面を介して空孔が外部に通じると、層間絶縁膜として機能が損なわれ、配線間の短絡が生じてしまうおそれがある。
【００８２】
図１０（ｂ）は、第２の層間絶縁膜１１７が溝１１５の底面および側面に堆積し、空孔が溝１１５内の僅かな部分を占めている形態を示している。このような形態は、第２の層間絶縁膜１１７をカバレッジの良い条件で堆積した場合に得られる。例えば、ＴＥＯＳを原料とするプラズマＣＶＤ法による場合、堆積過程中の第２の層間絶縁膜１１７が溝１１５の上部が塞ぐ前に、溝１１５の底面および側面にある程度の膜厚の絶縁膜が堆積する。その結果、配線間１１３Ａの間の容量Ｃ２は大きくなってしまう。
【００８３】
図１１（ａ）は、第２の層間絶縁膜１１７が溝１１５の内部には全く入り込んでおらず、空孔の上部１１８が第１の層間絶縁膜１０４の上面よりも上に広がっている形態を示している。このような形態は、第２の層間絶縁膜１１７をカバレッジが悪く指向性の高い堆積方法で条件で形成した場合に得られる。例えば、ハイデンシティプラズマ（ＨＤＰ）膜と呼ばれる膜から第２の層間絶縁膜１１７を形成した場合、図１１（ａ）のような形態の空孔が得られる。この場合、溝１１５の内部には絶縁膜が堆積しないため、配線１１３Ａの間の容量Ｃ３は小さくなる。
【００８４】
ハイデンシティプラズマ（ＨＤＰ）膜は、ＨＤＰ装置を用いて形成される。このＨＤＰ装置内において、基板にバイアス電圧を印加しながらＨＤＰ膜の堆積を行うと、堆積中に、堆積と競合するようにエッチング現象も生じるため、絶縁膜が溝の底面に堆積し、空孔の上端が第１の層間絶縁膜１０４の上面よりも上に広がらなくなる。このような形態の空孔を図１１（ｂ）に示す。基板にバイアス電圧を印加しながら堆積したＨＤＰ膜で第２の層間絶縁膜を形成すると、溝の底面にわずかに絶縁物が堆積するが、第１の配線層の下層である絶縁膜をエッチングしている場合、堆積した絶縁物は第１の配線層のレベルよりも下に位置するため、配線１１３Ａの間の容量Ｃ４は低く維持される。
【００８５】
従って、図８（ｂ）に示すように、絶縁膜１０２をエッチングする工程を行った場合、溝の底面に僅かに絶縁物が堆積しても、配線１１３Ａの間の容量Ｃ４が低く維持される。このことを図１２（ａ）および（ｂ）を参照しながら説明する。図１２（ａ）は、絶縁膜１０２をエッチングしない工程を行う場合の空孔の一形態を示し、図１２（ｂ）は、絶縁膜１０２をエッチングする工程を行う場合の空孔の一形態を示している。図１２（ａ）の場合、溝の底面に絶縁物が堆積していると、配線と配線との間に絶縁物が存在することになり、容量Ｃ５は、容量Ｃ４よりも大きくなる。このため、図１０（ｂ）および図１１（ｂ）に示すような形態の空孔を形成するような堆積方法で第２の層間絶縁膜を形成する場合は、絶縁膜１０２をエッチングする工程を行い、溝の底面を第１の配線層１１３Ａの下面よりも低くすることが好ましい。
【００８６】
配線間容量の低減という観点からは、図１１（ａ）に示すような形態の空孔が形成されることが最も好ましいが、ＣＭＰによって第２の層間絶縁膜を平坦化する際に空孔の上端が位置するレベルまで第２の層間絶縁膜をエッチングしてしまう可能性が高い。しかし、層間接続用金属１０９を第１の層間絶縁膜１０４の上面のレベルよりも上方に突出させれば、ＣＭＰによって形成する研磨を層間接続用金属１０９の上面のレベルで停止させることが可能になる。つまり、層間接続用金属１０９が一種のエッチングストップ層として機能する。この場合、研磨表面が空孔の上端よりも高い位置にくるように制御することが容易になるので、図１１（ａ）に示す形態の空孔が形成されても問題は生じにくい。また、図１１（ａ）に示す形態の空孔を形成する場合は、絶縁膜１０２をエッチングする必要性は低い。しかし、絶縁膜１０２をエッチングした場合の配線間容量Ｃ３は、絶縁膜１０２を全くエッチングしない場合の配線間容量よりも低い。これは、配線間容量が、隣接する２本の配線の間に位置するある程度の広がりを持った空間の物性によって決定されるため、配線の真横の空間の上下の空間の誘電率にも影響を受けるためである。
【００８７】
以上のことから、第１の配線層１１３Ａの間の領域に位置する絶縁膜１０２を部分的にエッチングすることは、種々の空孔を形成する場合において、配線容量の低減のために有効であることがわかる。
【００８８】
以上説明したように、本実施形態によれば、配線間隙１１４の領域の一部又は全部が空気よりなる空孔１１８になるので、該配線間隙１１４をはさむ第１の配線１１３Ａ間における比誘電率を低減できる。特に配線間隙１１４へ形成される溝１１５が高アスペクトレシオを有する場合には、該配線間隙１１４の領域の全部が空孔１１８になるので、第１の配線１１３Ａ間における比誘電率を最小値にすることができる。
【００８９】
また、層間接続用金属１０９を形成した後に第１の配線１１３Ａを形成するので、層間接続用金属１０９が有する下面の全面に対して必ず第１の配線１１３Ａが形成される。したがって、第１の配線１１３Ａと層間接続用金属１０９との接続不良を防止できる。
【００９０】
また、第１の層間絶縁膜１０４の層間接続孔１０６に層間接続用金属１０９を形成した後に、第１の配線１１３Ａと第２の層間絶縁膜１１７とを順次形成する。このことによって、第１の配線形成時にアライメントずれが発生しても、第１の配線１１３Ａの上面には層間接続用金属１０９又は第１の層間絶縁膜１０４のいずれかが必ず存在し、かつ、第２の層間絶縁膜１１７と同時に形成される空孔１１８へ層間接続用金属１０９が埋め込まれることはない。したがって、層間接続用金属１０９を介した、第１の配線１１３Ａ同士のショート不良及び配線と半導体基板１０１とのショート不良を防止できる。
【００９１】
（第５の実施形態）
図１３（ａ）から（ｄ）を参照しながら、本発明の第５の実施形態を説明する。図１３（ａ）から（ｄ）は、本実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。図１３（ａ）に至るまでの工程は図１（ａ）から（ｄ）ならびに図８（ａ）および（ｂ）と同一なので、第１の実施形態における構成要素と同一のものには同一の符号を付して、その説明を省略する。本実施形態は、第１の実施形態においてプラズマＣＶＤ装置により第２の層間絶縁膜１１７を堆積することに代えて、塗布法によって第２の層間絶縁膜２１２を形成するものである。第２の層間絶縁膜２１２としては、例えば有機ポリシロキサン、フッ素を含んだ有機物等の材料からなる有機膜や無機のポーラス膜等が考えられる。これらの材料は、その多くが流動性を有する。
【００９２】
まず、図１３（ａ）に示すように、半導体基板２０１上に形成された、第１の層間絶縁膜２０４、層間接続用金属２０８、配線間隙２１５の上に上記材料を塗布する。このことにより、配線間隙２１５における溝へ、空孔を生ずることなく該流動性を有する材料を埋め込んで、第２の層間絶縁膜２１２を形成できる。第２の層間絶縁膜２１２の材料として、第１の層間絶縁膜２０４よりも比誘電率が低い材料を選ぶ。したがって、配線間隙２１５をはさむ第１の配線２０３間における比誘電率を低減できる。次に、図１３（ｂ）に示すように、ＣＭＰ法を使用して、第１の層間絶縁膜２０４と層間接続用金属２０８と第２の層間絶縁膜２１２との表面が同一平面になるように、該第２の層間絶縁膜２１２を平坦化する。第１の層間絶縁膜２０４と第２の層間絶縁膜２１２とを異なる材料にして、第１の層間絶縁膜２０４のＣＭＰにおけるエッチングレートが、第２の層間絶縁膜２１２のエッチングレートよりも小さくなるように設定する。このことにより、第１の層間絶縁膜２０４をエッチングストッパーとして利用する。
【００９３】
さらに図１３（ｃ）に示すように、第２の層間絶縁膜２１２のみを約０．３μｍだけ深さ方向に選択的にエッチングした後、第３の層間絶縁膜２１４を約０．５μｍ堆積する。再度、ＣＭＰ法を使用し第１の層間絶縁膜２０４と層間接続用金属２０８と第３の層間絶縁膜２１４との表面が同一平面になるように、第３の層間絶縁膜２１４を平坦化する。
【００９４】
次に、図１３（ｄ）に示すように、アルミニウムとチタン合金との積層構造からなる金属層を堆積させ、フォトリソグラフィーとドライエッチングとを使用して第２の配線２１６を形成する。
【００９５】
以上説明したように、本実施形態によれば、第１の層間絶縁膜２０４よりも比誘電率が低い材料を使用した第２の層間絶縁膜２１２によって、配線間隙２１５の領域の全部を埋め込む。したがって、配線間隙２１５をはさむ第１の配線２０３間における比誘電率を低減でき、かつ、第２の層間絶縁膜２１２の材料によって該比誘電率を決定できる。
【００９６】
また、層間接続用金属２０８を形成した後に第１の配線２０３を形成するので、層間接続用金属２０８が有する下面の全面に対して必ず第１の配線２０３が形成される。したがって、第１の配線２０３と層間接続用金属２０８との接続不良を防止できる。
【００９７】
また、第１の層間絶縁膜２０４の層間接続孔に層間接続用金属２０８を形成した後に、第１の配線２０３と第２の層間絶縁膜２１２とを順次形成する。このことによって、第１の配線形成時にアライメントずれが発生しても、第１の配線２０３の上面には層間接続用金属２０８又は第１の層間絶縁膜２０４のいずれかが必ず存在し、かつ配線間隙２１５には第２の層間絶縁膜２１２が必ず存在する。したがって、層間接続用金属２０８を介した、第１の配線２０３同士のショート不良及び配線と半導体基板２０１とのショート不良を防止できる。
【００９８】
本実施形態においても、第１の配線２０３の間の領域に位置する絶縁膜２０２を部分的にエッチングしている。このため、配線間容量は第２の層間絶縁膜の持つ比誘電率によってほぼ支配される。もし、第１の配線２０３の間の領域に位置する絶縁膜２０２をエッチングしない場合は、第１の配線２０３の間の領域の近傍に位置する絶縁膜２０２が配線間容量をある程度増加させることになる。
【００９９】
また、本実施形態では、第３の層間絶縁膜２１４を設けているため、第２の層間絶縁膜２１２としてエッチング耐性またはプラズマ耐性の弱い材料からなる膜を用いても、第２の配線を形成する工程によって第２の層間絶縁膜が損傷を受けることはない。第３の層間絶縁膜としては、エッチング耐性またはプラズマ耐性の強い材料からなる膜を使用することが好ましい。そのために、第３の層間絶縁膜２１４の比誘電率が高くなっても第１の配線２０３についての配線間容量を増加させることはない。
【０１００】
図１３（ａ）から（ｄ）の実施形態では、配線間隙２１５に空孔を形成していないが、配線間隙２１５に空孔を形成しても良い。
【０１０１】
（第６の実施形態）
本実施形態では、第２の層間絶縁膜を形成するまでの工程は、第５の実施形態と同様である。本実施形態は、第２の層間絶縁膜を形成する工程に特徴を有している。以下、図１４（ａ）および（ｂ）ならびに（ｃ）を参照しながら、第２の層間絶縁膜の形成工程を詳細に説明する。
【０１０２】
図１４（ａ）から（ｃ）は、幅が０．５μｍ以下の比較的に狭い溝（第１の間隙）１１５ａと、幅が０．５μｍよりも大きい比較的に広い溝（例えば、幅０．８μｍ以上、第２の間隙）１１５ｂが形成された領域を示している。ここでは、第１の配線層１１３Ａは、第１〜第３の配線を含んでおり、図中中央に位置する第１の配線と左側に位置する第２の配線との間に第１の間隙１１５ａが形成され、第１の配線と右側に位置する第３の配線との間に第２の間隙１１５ｂが形成されている。
【０１０３】
図１４（ａ）および（ｂ）は、同一種類の絶縁膜から第２の層間絶縁膜１１７を形成した場合の断面を示している。図１４（ａ）の例では、カバレッジが比較的に悪いとされている絶縁膜を堆積している。このようなカバレッジの悪い膜としては、例えば、平行平板型プラズマＣＶＤ装置内でシラン/Ｎ2Ｏ系ガスプラズマを用いて形成したプラズマ酸化膜を使用することができる。このような膜を使用すると、溝１１５ａ及び溝１１５ｂのどちらにも空孔が形成される。幅の比較的に広い溝１１５ｂには大きな空孔が形成される。このため、溝１１５ｂ内の空孔の上部は、ＣＭＰによる研磨予定ラインで示されるレベルを越えることがあり得る。そのような大きな空孔が形成されていると、ＣＭＰによる研磨後に研磨面から空孔が露出してしまうことがある。研磨によって空孔が露出すると、第２層配線の断線不良やショート不良の恐れがある。
【０１０４】
一方、図１４（ｂ）の例では、埋め込み性能の良いとされる絶縁膜を第２の層間絶縁膜１１７として堆積している。このような埋め込み性能の良い膜としては、例えば、ハイデンシティプラズマ（ＨＤＰ）を用いて形成したプラズマ酸化膜を使用することができる。このような膜を使用すると、第２の層間絶縁膜１１７は、幅の比較的に狭い溝１１５ａの底面および側面にも堆積される。その結果、溝１１５ａ内には、溝のサイズよりも小さな空孔が形成される。幅の比較的に広い溝１１５ｂの内部は、第２の層間絶縁膜１１７によって埋められ、そこに空孔は観察されない。ＨＤＰ層は、ＨＤＰ装置を用いて形成される。このＨＤＰ装置内において、基板にバイアス電圧を印加しながらＨＤＰ膜の堆積を行うと、堆積中に、堆積と競合するようにエッチング現象も生じるため、絶縁膜が溝の底面に堆積し埋め込み性能があがる。この場合には、空孔の上端がＣＭＰの研磨ラインによって示されるレベルに達することはない。しかしながら、溝１１５ａ内の空孔が小さくなるため、配線間における容量低減効果は少ない。
【０１０５】
図１４（ｃ）に示す本実施形態では、両者のメリットをとりいれる。すなわち、少なくとも２種類の異なる形成方法によって形成した絶縁層から第２の層間絶縁膜１１７を形成する。より詳細には、まず、第１層間絶縁層１１７ａで幅の比較的に狭い溝１１５ａの上部を実質的に覆いつくした後、第２層間絶縁層１１７ｂによって他の幅の広い溝１１５ｂを埋め込む。具体的には、平行平板型プラズマＣＶＤ装置内でシラン/Ｎ2Ｏ系ガスプラズマを用いて第１層間絶縁層１１７ａを形成した後、ＨＤＰ装置内において基板にバイアス電圧を印加しながら第２層間絶縁層１１７ｂを堆積すればよい。
【０１０６】
第１層間絶縁層１１７ａおよび第２層間絶縁層１１７ｂは典型的にはシリコン酸化膜から形成され得るが、第２層間絶縁層１１７ｂは、例えばポリアリルエーテル等の低誘電率有機塗布膜から形成しても良い。なお、第１層間絶縁層１１７ａは、例えばシランガス、酸素ガスおよびアルゴンガスを用いて圧力５ｍＴｏｒｒのもとで堆積され得る。
【０１０７】
図１４（ｃ）の実施形態によれば、第１の間隙１１５ａに大きな空孔が形成され、第２の間隙１１５ｂが第２層間絶縁層１１７ｂによって埋め込まれ、ＣＭＰによる研磨で空孔が露出することもない。
【０１０８】
空孔の大きさ（配線間隙に占める割合）を増大させると、空孔の上端が高くなる。空孔の大きさおよび空孔の高さは、第１の層間絶縁膜１１７ａおよび第２層間絶縁膜１１７ｂの厚さを調整することによって最適化され得る。
【０１０９】
次に、本実施形態によって作製した多層配線構造の評価結果を示す。
【０１１０】
まず、図１５（ａ）、１５（ｂ）および１５（ｃ）を参照する。
図１５（ａ）は配線間隙と空孔の位置関係とを示している。ここで、「Ｈ」は第１の配線層の上面から空孔の頂点までの距離を示し、「Ｄ」は第１の配線層の下面から空孔の底点までの距離を示している。空孔の占有率「Ｒ」は、配線間隙Ｓに対する空孔の幅Ｗの割合を示す。
【０１１１】
図１５（ｂ）は、空孔の占有率Ｒの配線間隙Ｓに対する依存性を示す。空孔の占有率Ｒは、Ｓ＝０．８μｍ以下の場合に０を越える正の値を示している。占有率Ｒは、配線間隙Ｓの縮小に伴って増加する。Ｓ＝０．３μｍのとき、占有率Ｒは０．９程度の値を示している。
【０１１２】
図１５（ｃ）は、ＨおよびＤの配線間隙依存性を示す。Ｈの値はいかなる配線間隙においても５００ｎｍを越えることなく、予定されるＣＭＰの研磨ライン（配線上８００〜１０００ｎｍ）に達することはない。すなわち、ＣＭＰによって層間絶縁膜１１７を平坦化した後においても、空孔が露出することがない。このため、２層目配線の歩留まりは低下しない。
【０１１３】
次に、図１６を参照しながら、本実施形態によって作製した多層配線の配線間容量の低減効果を説明する。図１６には、比較例として、空孔を配線間に形成しなかった場合のデータを○印で示す。比較例の場合、配線間隙が小さくなるにしたがって単位長あたりの配線間容量が増加するのに対して、本実施形態の配線間容量は、配線間隙が小さくなるに従ってむしろ小さくなる。配線間容量の低下は、配線間隙が小さくなるにしたがって、空孔の配線間隙に対する占有率Ｒが高くなることに起因して生じると考えられる。
【０１１４】
次に、１７（ａ）および（ｂ）を参照する。
【０１１５】
本実施形態による配線間容量の低減効果が、低誘電率層間膜を使用した場合の配線間容量低減効果とを比較する。
【０１１６】
図１７（ａ）は、計算（シミュレーション）に用いたモデルの構成を示す断面図である。図１７（ｂ）は、実効比誘電率の配線間隔依存性を示している。この実効比誘電率は、ある比誘電率をもつ均一な媒体が層間絶縁膜としてい用いられた場合の配線間の容量（単位長さあたり）を計算によって求め、その容量を実測により求めた容量と比較することによって決定された。図１７（ｂ）の□印で示されるように、本実施形態では、配線間隙が小さくなるにしたがって実効比誘電率は減少する。配線間隙が０．８μｍ以下になると、配線間隙内に空孔が形成される。空孔が形成されると、実効比誘電率は急激に低下する。配線間隙が０．３μｍのとき、実効比誘電率は１．８程度に低下する。
【０１１７】
図１８は、層間接続用金属（ビア）の抵抗値と層間接続用金属の直径（ビア直径）との関係を示している。本実施形態と空孔が形成されない比較例とを比べても、両者のビア抵抗値に大きな差はない。
【０１１８】
図１９は、第１の配線層と層間接続用金属との間のアライメントシフト量に対するビア抵抗値の依存性を示す。アライメントシフト量とは、層間接続用金属と第１の配線層との位置あわせずれの大きさを示している。測定に使用したパターンでは、第１の配線層の幅とビア直径とは同じ大きさであるため、第１の配線層と層間接続用金属との重ねあわせマージンはない。図１９からわかるように、従来例では、アライメントシフト量が増加するにしたがってビア抵抗値は増大しているが、本実施形態では、ビア抵抗がアライメントシフトによらず一定の値を維持している。これは、アライメントずれが発生しても、第１の配線層の上面には確実に層間接続用金属が存在するために、第１の配線と層間接続用金属との接触面積は常に最大値に維持されるからである。
【０１１９】
なお、第２の層間絶縁膜１１７は層間接続用金属１０９の形成後に堆積されるため、第２の層間絶縁膜１１７の堆積と同時に形成される空孔が層間接続用金属１０９と接触することはない。したがって、層間接続用金属１０９を介した第１の配線１１３Ａ同士のショート不良も、配線と半導体基板１０１との間のショート不良も発生しない。
【０１２０】
なお、第１の配線層の材料は、Ａｌに限定されない。例えば、Ｃｕであってもよい。第２の層間絶縁膜１１７を構成する第２層間絶縁層１１７ｂとしてプラズマ酸化膜を用いる代わりに、埋め込み性能のよい塗布絶縁膜を用いても良い。また、図１４（ｃ）を参照しながら説明した第２の層間絶縁膜の形成方法は、他の実施形態に適用しても良い効果が得られる。
【０１２１】
上記の各実施形態では、通常のシリコン基板を用いた半導体装置について本発明を説明してきたが、本発明はこれに限定されるわけではない。多層配線構造を有する半導体装置であれば、シリコン以外の半導体基板やＳＯＩ基板を用いたもであって良いし、また、硝子やプラスチックなどの絶縁性基板を用いたものであっても良い。
【０１２２】
【発明の効果】
本発明によれば、層間接続用金属が有する下面の全面に対して必ず第１の配線が形成されるので、第１の配線を形成する際にアライメントずれした場合においても、該第１の配線と層間接続用金属との接続不良を確実に防止できる。また、第２の層間絶縁膜と同時に形成される空孔へ層間接続用金属が埋め込まれることもない。したがって、層間接続用金属を介した第１の配線同士のショート不良及び配線と半導体基板とのショート不良を防止できる。
【０１２３】
また、配線間隙の一部若しくは全部が空気よりなる空孔を形成し、又は配線間隙の全部が低比誘電率の材料によって埋め込めば、該配線間隙をはさむ第１の配線間における比誘電率を低減できる。したがって、該第１の配線間における信号の遅延を抑制して、動作マージンが広く誤動作しにくい半導体装置を実現できる。
【０１２４】
また、層間接続用金属が有する側面の大部分が第２の配線に接触するので、第２の配線を形成する際にアライメントずれした場合においても、該第２の配線と層間接続用金属との接続において信頼性を向上できる。
【０１２５】
また、第１の配線形成時にアライメントずれが発生しても、第１の配線の上面には層間接続用金属又は第１の層間絶縁膜のいずれかが必ず存在し、かつ、第２の層間絶縁膜と同時に形成される空孔へ層間接続用金属が埋め込まれることはない。したがって、層間接続用金属を介した第１の配線同士のショート不良及び配線と半導体基板とのショート不良を防止できる。
【図面の簡単な説明】
【図１】（ａ）から（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。
【図２】（ａ）から（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。
【図３】（ａ）は、本発明の第１の実施形態に係る半導体装置における、アライメントずれの有無に対応した第１の配線と層間接続用金属との位置関係を示す平面図、（ｂ）はその斜視図である。
【図４】（ａ）から（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。
【図５】（ａ）から（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示すプロセスフロー図である。
【図６】本発明の第３の実施形態に係る半導体装置における、アライメントずれの有無に対応した配線溝と、層間接続用金属との位置関係を示す斜視図である。
【図７】（ａ）から（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】（ａ）から（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図９】（ａ）および（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】（ａ）および（ｂ）は、空孔の形態を示す断面図。
【図１１】（ａ）および（ｂ）は、空孔の他の形態を示す断面図。
【図１２】（ａ）および（ｂ）は、空孔の更に他の形態を示す断面図。
【図１３】（ａ）から（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１４】（ａ）から（ｃ）は、本発明による半導体装置の製造方法の第６の実施形態を示す工程断面図である。
【図１５】（ａ）から（ｃ）は、は、本発明による半導体装置の他の実施形態における空孔の各寸法を示す図である。
【図１６】本発明による半導体装置のある実施形態における配線間隔と単位長あたりの配線間容量との関係を示す図である。
【図１７】（ａ）は、半導体装置の配線間容量を計算するための配線構造の断面図であり、（ｂ）は、配線間隙と実効比誘電率との関係を示すグラフである。
【図１８】本発明の半導体装置のある実施形態におけるビアの直径とビア抵抗との関係を示すグラフである。
【図１９】本発明の半導体装置のある実施形態における第１の配線層とビアとの間にあるアライメントシフト量とビア抵抗との関係を示すグラフである。
【図２０】従来の半導体装置の構造を示す断面図である。
【図２１】（ａ）および（ｂ）は、従来の半導体装置の製造方法を示すプロセスフロー図である。
【図２２】（ａ）から（ｃ）は、従来の半導体装置の製造方法を示すプロセスフロー図である。
【符号の説明】
１０１ 半導体基板
１０２ 絶縁膜
１０３ 第１の金属層
１０４ 第１の層間絶縁膜
１０５ 層間接続用レジストパターン
１０６ 層間接続孔
１０７ アドヒージョンレイヤー
１０８ 層間接続材料
２０８ 層間接続用金属
１１０ 第１の配線用レジストパターン（第１の配線用パターン）
１１１ ずれ寸法
１１２ アライメントずれ部分
１１４ 配線間隙
１１５ 溝
１１６ 第１の配線がないフィールド部分
１１７ 第２の層間絶縁膜
１１８ 空孔
１１９ 第２の配線
Claims (6)
- 基板上に絶縁膜を形成する工程（ａ）と、
前記基板上に金属膜を形成する工程（ｂ）と、
前記金属膜上に第１層間絶縁膜を形成する工程（ｃ）と、
前記第１層間絶縁膜に、前記金属膜に達する層間接続孔を形成する工程（ｄ）と、
前記層間接続孔内に、層間接続用金属を埋め込む工程（ｅ）と、
前記層間接続用金属の少なくとも一部上及び前記第１層間絶縁膜上にレジストパターンを形成する工程（ｆ）と、
前記レジストパターンをマスクとして前記第１層間絶縁膜をエッチングする工程（ｇ）と、
前記工程（ｇ）の後、前記レジストパターン及び前記層間接続用金属をマスクとして前記金属層をエッチングすることにより配線層を形成する工程（ｈ）と、
前記工程（ｈ）の後、前記レジストパターンを除去する工程（ｉ）と、
前記工程（ｉ）の後、第２層間絶縁膜第１層を形成する工程（ｊ）と、
前記工程（ｊ）の後、第２層間絶縁膜第２層を形成する工程（ｋ）とを備え、
前記配線層は、それぞれ間隙をおいて形成された複数の配線から構成され、
前記間隙は、第１の間隙と、前記第１の間隙よりも広い第２の間隙とを含み、
前記工程（ｊ）において、前記第２層間絶縁膜第１層は、前記第１の間隙の上方を塞ぎ且つ側壁下方を露出させて前記第１の間隙内に空孔を設けると共に、前記第２の間隙上方を開口するように形成され、
前記工程（ｋ）において、前記第２層間絶縁膜第２層は、前記第２の間隙内を埋め込むように形成されることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
前記第２層間絶縁膜第２層を前記第２層間絶縁膜第１層よりも誘電率の低い有機膜から形成する半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法であって、
前記第２層間絶縁膜第２層は、ハイデンシティプラズマを用いて形成されたプラズマ酸化膜であることを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法であって、
前記第２層間絶縁膜第２層は、ハイデンシティプラズマ装置内において基板にバイアスを印加しながら形成されることを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法であって、
前記第２層間絶縁膜第２層は、ポリアリルエーテルを含む低誘電率有機塗布膜であることを特徴とする半導体装置の製造方法。 - 請求項１〜５のいずれかに記載の半導体装置の製造方法であって、
前記第２層間絶縁膜第１層は、プラズマＣＶＤ装置内でシラン/Ｎ２Ｏ系ガスプラズマを用いて形成されたプラズマ酸化膜であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12679599A JP4492982B2 (ja) | 1997-11-06 | 1999-05-07 | 多層配線を有する半導体装置の製造方法 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-304264 | 1997-11-06 | ||
| JP30426497 | 1997-11-06 | ||
| JP34101197 | 1997-12-11 | ||
| JP9-341011 | 1997-12-12 | ||
| JP10-155683 | 1998-06-04 | ||
| JP15568398 | 1998-06-04 | ||
| JP12679599A JP4492982B2 (ja) | 1997-11-06 | 1999-05-07 | 多層配線を有する半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31439898A Division JP2948588B1 (ja) | 1997-11-06 | 1998-11-05 | 多層配線を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058651A JP2000058651A (ja) | 2000-02-25 |
| JP4492982B2 true JP4492982B2 (ja) | 2010-06-30 |
Family
ID=27471243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12679599A Expired - Fee Related JP4492982B2 (ja) | 1997-11-06 | 1999-05-07 | 多層配線を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4492982B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3686325B2 (ja) | 2000-10-26 | 2005-08-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US6838354B2 (en) * | 2002-12-20 | 2005-01-04 | Freescale Semiconductor, Inc. | Method for forming a passivation layer for air gap formation |
| JP4918778B2 (ja) * | 2005-11-16 | 2012-04-18 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1999
- 1999-05-07 JP JP12679599A patent/JP4492982B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000058651A (ja) | 2000-02-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051017 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090910 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
| A521 | Written amendment |
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