JP2001160591A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置及びその製造方法に関する。The present invention relates to a semiconductor device having a multilayer wiring structure and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年目覚ましく進歩した半導体プロセス
技術によって配線又は素子の超微細化及び高集積化が可
能になった結果、ＵＬＳＩの高性能化が進んできた。し
かし、配線の集積化に伴い、配線における信号の遅延が
デバイスのスピード（動作周波数）を律するようになっ
ている。そのため、いわゆる０．２５μｍ世代以降のＵ
ＬＳＩにおいては、層間絶縁膜の材料として、従来のＳ
ｉＯ2 （比誘電率ε＝４．３）に代えて、より比誘電率
が低い材料、例えばフッ素をドーピングしたＳｉＯＦ
（ε＝３．５）、又は有機物を含んだＳｉＯ：Ｃ（ε＝
２．８〜３．２）が使用されようとしている。しかし、
これらの材料には吸湿性や耐熱性の点で問題があるの
で、該材料を使用したプロセスを構築することは困難で
ある。2. Description of the Related Art In recent years, remarkable progress in semiconductor processing technology has made it possible to miniaturize wiring and elements and to achieve high integration, and as a result, the performance of ULSI has been improved. However, with the integration of wiring, the delay of a signal in the wiring determines the speed (operating frequency) of the device. Therefore, the so-called 0.25 μm generation or later U
In LSI, conventional S is used as a material for an interlayer insulating film.
Instead of iO 2 (dielectric constant ε = 4.3), a material having a lower dielectric constant, for example, SiOF doped with fluorine
(Ε = 3.5) or SiO: C (ε =
2.8-3.2) are about to be used. But,
Since these materials have problems in hygroscopicity and heat resistance, it is difficult to construct a process using the materials.
【０００３】そこで、デバイスのスピードに対して特に
影響が大きい配線間の遅延を低減するために、配線間に
形成される絶縁性物質に空孔を意図的に設けることによ
って、配線間の比誘電率を小さくする技術が提案されて
いる（特開昭６２−５６４３号公報）。尚、空孔は空気
によって形成されているため、その比誘電率εは空気と
同じ１．０である。Therefore, in order to reduce the delay between wirings, which has a particularly great influence on the speed of the device, a hole is intentionally provided in an insulating material formed between the wirings. A technique for reducing the rate has been proposed (JP-A-62-5643). Since the holes are formed by air, the relative dielectric constant ε thereof is 1.0, which is the same as that of air.
【０００４】以下、この技術について図１２を参照しな
がら説明する。Hereinafter, this technique will be described with reference to FIG.
【０００５】図１２は、従来の半導体装置の断面構造を
示している。FIG. 12 shows a cross-sectional structure of a conventional semiconductor device.
【０００６】図１２に示すように、半導体装置を構成す
る半導体基板１の上に設けられ、ＳｉＯ2 からなる絶縁
性物質２中に、第１の配線３、第２の配線４及び第３の
配線５が形成されている。また、絶縁性物質２における
第１の配線３と第２の配線４との間の領域には第１の空
孔６が形成されていると共に、絶縁性物質２における第
２の配線４と第３の配線５との間の領域には第２の空孔
７が形成されている。As shown in FIG. 12, a first wiring 3, a second wiring 4 and a third wiring 3 are provided on an insulating material 2 made of SiO 2 and provided on a semiconductor substrate 1 constituting a semiconductor device. The wiring 5 is formed. In addition, a first hole 6 is formed in a region between the first wiring 3 and the second wiring 4 in the insulating material 2, and the second wiring 4 in the insulating material 2 is A second hole 7 is formed in a region between the third wiring 5 and the third wiring 5.
【０００７】このとき、例えば、第１の配線３と第２の
配線４との間の容量は、第１の配線３と第１の空孔６と
の間の領域の容量と、第１の空孔６自体の容量と、第１
の空孔６と第２の配線４との間の領域の容量とが直列接
続された合計容量に等しいとみなすことができる。ま
た、空孔自体の比誘電率は絶縁性物質２つまりＳｉＯ2
の比誘電率の約１／４である。従って、配線間に形成さ
れる絶縁性物質に空孔を設けることによって、配線間の
容量を低減して隣接する配線間における信号の遅延を抑
制できるので、動作マージンが広く、且つ誤動作が生じ
にくい半導体装置を実現できる。また、絶縁性物質とし
てＳｉＯＦ等の新規材料を用いることなく、配線間の容
量を低減できるので、半導体装置の製造プロセスを低コ
スト化できる。At this time, for example, the capacitance between the first wiring 3 and the second wiring 4 is equal to the capacitance of the region between the first wiring 3 and the first hole 6 and the first wiring. The capacity of the hole 6 itself and the first
Can be considered to be equal to the total capacitance connected in series. Further, the relative permittivity of the pores themselves is insulative substance 2, ie, SiO 2
Is about 1/4 of the relative dielectric constant of Therefore, by providing holes in the insulating material formed between the wirings, the capacitance between the wirings can be reduced and the signal delay between adjacent wirings can be suppressed, so that an operation margin is wide and a malfunction does not easily occur. A semiconductor device can be realized. Further, since the capacity between wirings can be reduced without using a new material such as SiOF as an insulating material, the cost of the semiconductor device manufacturing process can be reduced.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、前記の
半導体装置の構成によると、下層配線と、該下層配線と
接続されるビアホールとがボーダーレスに設計されてい
る場合、言い換えると、下層配線の配線幅とビアホール
の直径とが同一寸法になるように設計されている場合、
ビアホール形成のためのフォトリソグラフィー工程にお
いて位置ずれが生じると、次のような問題が発生する。However, according to the configuration of the semiconductor device described above, when the lower wiring and the via hole connected to the lower wiring are designed without a border, in other words, the wiring of the lower wiring is required. If the width and the diameter of the via hole are designed to be the same size,
If a position shift occurs in a photolithography process for forming a via hole, the following problem occurs.
【０００９】すなわち、隣接する下層配線間の領域に空
孔を有する層間絶縁膜に、下層配線と接続されるビアホ
ールを形成したときに、ビアホールと空孔とが一体化す
る結果、ビアホールに金属膜を埋め込んでビアコンタク
トを形成すると、該金属膜が空孔にも埋め込まれるの
で、隣接する下層配線同士が接続されてショート不良が
発生する。That is, when a via hole connected to a lower layer wiring is formed in an interlayer insulating film having a hole in a region between adjacent lower layer wirings, the via hole and the hole are integrated, so that the metal film is formed in the via hole. When the via contact is formed by burying the buried metal, the metal film is buried also in the hole, so that adjacent lower-layer wirings are connected to each other and a short circuit failure occurs.
【００１０】以下、従来の半導体装置の製造方法を用い
た場合に前記の問題が生じる仕組みについて図１３
（ａ）、（ｂ）及び図１４（ａ）〜（ｃ）を参照しなが
ら詳しく説明する。[0010] Hereinafter, a mechanism that causes the above problem when a conventional method of manufacturing a semiconductor device is used will be described with reference to FIG.
This will be described in detail with reference to (a) and (b) and FIGS. 14 (a) to (c).
【００１１】まず、図１３（ａ）に示すように、半導体
基板１１の上に絶縁膜１２を堆積した後、絶縁膜１２の
上に複数の下層配線１３を形成し、その後、複数の下層
配線１３の上を含む絶縁膜１２の上に層間絶縁膜１４を
形成する。First, as shown in FIG. 13A, after an insulating film 12 is deposited on a semiconductor substrate 11, a plurality of lower wirings 13 are formed on the insulating film 12, and then a plurality of lower wirings are formed. An interlayer insulating film 14 is formed on the insulating film 12 including on the insulating film 13.
【００１２】このとき、層間絶縁膜１４としては、ステ
ップカバレッジが悪い絶縁膜、例えばプラズマＣＶＤ法
によって堆積されたＳｉＯ2 膜を使用する。これによ
り、隣接する下層配線１３間の領域、つまり配線間スペ
ース１５に空孔１６が形成される。At this time, as the interlayer insulating film 14, an insulating film having poor step coverage, for example, an SiO 2 film deposited by a plasma CVD method is used. As a result, holes 16 are formed in the region between the adjacent lower-layer wirings 13, that is, in the space 15 between the wirings.
【００１３】次に、図１３（ｂ）に示すように、レジス
トエッチバック法又は化学的機械研磨（ＣＭＰ）法等を
使用して層間絶縁膜１４の表面を平坦化する。Next, as shown in FIG. 13B, the surface of the interlayer insulating film 14 is planarized by using a resist etch-back method or a chemical mechanical polishing (CMP) method.
【００１４】次に、層間絶縁膜１４の上にビアホール形
成領域に開口部を有するレジストパターン（図示省略）
を形成した後、該レジストパターンをマスクとして層間
絶縁膜１４に対してドライエッチングを行なって、図１
４（ａ）に示すように、層間絶縁膜１４にビアホール１
７を形成する。Next, a resist pattern (not shown) having an opening in a via hole formation region on interlayer insulating film 14
Is formed, dry etching is performed on the interlayer insulating film 14 using the resist pattern as a mask, and FIG.
As shown in FIG. 4A, a via hole 1 is formed in the interlayer insulating film 14.
7 is formed.
【００１５】このとき、下層配線１３の配線幅１８とビ
アホール１７の直径１９とが同じ寸法であって、且つ、
フォトリソグラフィーによりレジストパターンを形成し
たときにずれ寸法２０の位置ずれが発生した場合、ビア
ホール１７における下層配線１３の上面からずれた部分
が下層配線１３の上面よりも下側に深く形成されるの
で、ビアホール１７と空孔１６とが一体化する。At this time, the wiring width 18 of the lower wiring 13 and the diameter 19 of the via hole 17 are the same, and
If the resist pattern is formed by photolithography and a position shift of the shift dimension 20 occurs, a portion of the via hole 17 shifted from the upper surface of the lower wiring 13 is formed deeper below the upper surface of the lower wiring 13. The via hole 17 and the hole 16 are integrated.
【００１６】次に、図１４（ｂ）に示すように、ＣＶＤ
法を用いてビアホール１７にタングステン膜を埋め込ん
で該タングステン膜からなるビアコンタクト２１を形成
した後、図１４（ｃ）に示すように、層間絶縁膜１４の
上にビアコンタクト２１を介して下層配線１３と接続さ
れる上層配線２２を形成する。Next, as shown in FIG.
After forming a via contact 21 made of the tungsten film by burying a tungsten film in the via hole 17 by using the method, as shown in FIG. 14C, a lower wiring is formed on the interlayer insulating film 14 via the via contact 21. The upper wiring 22 connected to the wiring 13 is formed.
【００１７】このとき、図１４（ｂ）に示す工程におい
てＣＶＤ法により堆積されるタングステン膜はステップ
カバレッジが良いので、ビアホール１７と一体化した空
孔１６にもタングステン膜が埋め込まれる結果、隣接す
る一対の下層配線１３がビアコンタクト２１を介して互
いに接続されてショート不良が発生する。配線間スペー
ス１５の比誘電率を低減するために配線間スペース１５
に設ける空孔１６を大きくするに伴って、ショート不良
は一層発生しやすくなる。また、前記の位置ずれに起因
してビアホール１７を形成するときに絶縁膜１２に対し
てまでエッチングが行なわれた場合には、下層配線１３
と半導体基板１１とがビアコンタクト２１を介して互い
に接続されてショート不良が発生する。At this time, since the tungsten film deposited by the CVD method in the step shown in FIG. 14B has good step coverage, the tungsten film is buried also in the hole 16 integrated with the via hole 17 so that the tungsten film is adjacent. The pair of lower wirings 13 are connected to each other via the via contact 21, and a short circuit occurs. In order to reduce the dielectric constant of the space 15 between the wirings, the space 15
As the size of the holes 16 provided in the holes becomes larger, short-circuit defects are more likely to occur. Further, when the insulating film 12 is etched to form the via hole 17 due to the above-described positional shift, the lower wiring 13
And the semiconductor substrate 11 are connected to each other via the via contact 21, and a short circuit occurs.
【００１８】本発明は、隣接する下層配線間の領域に空
孔を有する多層配線構造において、ショート不良を防止
できるようにすることを目的とする。An object of the present invention is to prevent a short circuit failure in a multilayer wiring structure having holes in a region between adjacent lower wirings.
【００１９】[0019]
【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る半導体装置の製造方法は、基板上の
絶縁膜の上に導電膜を堆積する第１の工程と、導電膜の
上に第１の層間絶縁膜を堆積する第２の工程と、第１の
層間絶縁膜に複数のビアコンタクトを、それぞれ導電膜
に達するように形成する第３の工程と、第１の層間絶縁
膜に対してエッチバックを行なって、複数のビアコンタ
クトのそれぞれの少なくとも上面を第１の層間絶縁膜か
ら露出させる第４の工程と、導電膜をパターン化して、
パターン化された導電膜からなり、複数のビアコンタク
トのそれぞれと接続される複数の下層配線を形成すると
共に、前記複数の下層配線の上面の上に第１の層間絶縁
膜を残存させる第５の工程と、半導体基板の上に第２の
層間絶縁膜を堆積する第６の工程と、第２の層間絶縁膜
を平坦化して、複数のビアコンタクトのそれぞれを露出
させる第７の工程と、第２の層間絶縁膜の上に、複数の
ビアコンタクトのそれぞれと接続する複数の上層配線を
形成する第８の工程とを備え、第５の工程は、相対的に
幅が狭い第１の配線間スペースを介して隣接する第１の
一対の下層配線、及び相対的に幅が広い第２の配線間ス
ペースを介して隣接する第２の一対の下層配線を形成す
る工程を含み、第６の工程は、第１の配線間スペースに
空孔が形成されるように第２の層間絶縁膜を堆積する工
程を含み、第３の工程は、複数のビアコンタクトのう
ち、第１の一対の下層配線の上にそれぞれ設けられる各
ビアコンタクトを、第１の一対の下層配線が延びる方向
に互いにオフセットするように配置する工程を含む。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises a first step of depositing a conductive film on an insulating film on a substrate; A second step of depositing a first interlayer insulating film thereon, a third step of forming a plurality of via contacts in the first interlayer insulating film so as to reach the conductive film, and a first step of forming a first interlayer insulating film. Performing a fourth step of performing etch-back on the insulating film to expose at least an upper surface of each of the plurality of via contacts from the first interlayer insulating film; and patterning the conductive film,
Forming a plurality of lower-layer wirings made of a patterned conductive film and connected to each of the plurality of via contacts, and leaving a first interlayer insulating film on the upper surfaces of the plurality of lower-layer wirings; A sixth step of depositing a second interlayer insulating film on the semiconductor substrate, a seventh step of flattening the second interlayer insulating film, and exposing each of the plurality of via contacts; An eighth step of forming a plurality of upper wirings respectively connected to the plurality of via contacts on the two interlayer insulating films, wherein the fifth step comprises a step of forming the first wirings having a relatively narrow width between the first wirings. Forming a first pair of lower-layer wirings adjacent to each other via a space and a second pair of lower-layer wirings adjacent to each other via a relatively wide second wiring space; Holes are formed in the first inter-wiring space The third step includes the step of depositing a second interlayer insulating film, and the third step includes, among the plurality of via contacts, each via contact provided on the first pair of lower-layer wirings, respectively. The method includes a step of arranging the lower layer wirings so as to be offset from each other in the extending direction.
【００２０】本発明の半導体装置の製造方法によると、
相対的に幅が狭い第１の配線間スペースを介して隣接す
る第１の一対の下層配線の上にそれぞれ設けられる各ビ
アコンタクトを、該第１の一対の下層配線が延びる方向
に互いにオフセットするように配置しているため、ビア
コンタクトの配置ピッチを拡げてビアコンタクトの密集
を防止することができる。このため、第１の配線間スペ
ースに空孔を形成するため半導体基板上に第２の層間絶
縁膜を堆積したときに、ビアコンタクト同士の間の領域
に第２の層間絶縁膜が入り込みやすくなる一方、ビアコ
ンタクトの少なくとも上面を、下層配線上に形成された
第１の層間絶縁膜から露出させているので、第１の配線
間スペースに形成される空孔の上端をビアコンタクトの
上面よりも低くすることができる。According to the method of manufacturing a semiconductor device of the present invention,
The via contacts provided on the first pair of lower wirings adjacent to each other via the first inter-wiring space having a relatively small width are offset from each other in the direction in which the first pair of lower wirings extend. With such arrangement, it is possible to increase the arrangement pitch of the via contacts and prevent the via contacts from being crowded. For this reason, when the second interlayer insulating film is deposited on the semiconductor substrate to form holes in the first inter-wiring space, the second interlayer insulating film easily enters the region between the via contacts. On the other hand, since at least the upper surface of the via contact is exposed from the first interlayer insulating film formed on the lower wiring, the upper end of the hole formed in the first inter-wiring space is positioned higher than the upper surface of the via contact. Can be lower.
【００２１】従って、第２の層間絶縁膜を平坦化してビ
アコンタクトの上面を露出させたときに、平坦化された
第２の層間絶縁膜の上面において空孔が開口部を形成す
ることを防止できる。その結果、平坦化された第２の層
間絶縁膜の上に、上層配線形成用の導電膜を形成したと
きに、該導電膜が空孔に入り込むことがないので、第１
の配線間スペースを介して隣接する第１の一対の下層配
線が互いに接続されてショート不良が発生する事態、或
いは該第１の一対の下層配線の上にそれぞれ設けられた
各ビアコンタクトが互いに接続されてショート不良が発
生する事態が阻止される。Therefore, when the second interlayer insulating film is planarized to expose the upper surface of the via contact, holes are prevented from forming an opening in the planarized upper surface of the second interlayer insulating film. it can. As a result, when a conductive film for forming an upper layer wiring is formed on the planarized second interlayer insulating film, the conductive film does not enter the holes, so that the first conductive film does not enter the holes.
In which a first pair of lower wirings adjacent to each other are connected to each other via the inter-wiring space, thereby causing a short circuit, or via contacts provided on the first pair of lower wirings are connected to each other. As a result, a situation in which a short circuit occurs is prevented.
【００２２】また、本発明の半導体装置の製造方法によ
ると、ビアコンタクト及び下層配線を形成した後、半導
体基板上に第２の層間絶縁膜を堆積して、相対的に幅が
狭い第１の配線間スペースに空孔を形成しているため、
ビアコンタクトと下層配線との間で位置ずれが生じた場
合にも、ビアコンタクトを構成する導電膜が空孔に入り
込むことがないので、第１の配線間スペースを介して隣
接する第１の一対の下層配線が互いに接続されてショー
ト不良が発生する事態が阻止される。Further, according to the method of manufacturing a semiconductor device of the present invention, after forming a via contact and a lower layer wiring, a second interlayer insulating film is deposited on a semiconductor substrate to form a first narrow insulating film. Since holes are formed in the space between wirings,
Even if the via contact and the lower wiring are displaced, the conductive film forming the via contact does not enter the hole, so that the first pair adjacent to the via contact via the first wiring space. The lower wirings are connected to each other to prevent a short circuit from occurring.
【００２３】本発明の半導体装置の製造方法において、
第５の工程は、複数の下層配線を形成した後、絶縁膜の
上部における第１の配線間スペースの下側の領域を除去
する工程を含むことが好ましい。In the method of manufacturing a semiconductor device according to the present invention,
The fifth step preferably includes a step of forming a plurality of lower wirings and then removing a region below the first inter-wiring space above the insulating film.
【００２４】このようにすると、第１の配線間スペース
に形成される溝を深くして該溝のアスペクト比を高くす
ることができるため、第７の工程において半導体基板上
に第２の層間絶縁膜を堆積するときに、前記の溝に第２
の層間絶縁膜が一層入り込みにくくなるので、第１の配
線間スペースに形成される空孔の大きさを大きくするこ
とができる。By doing so, the groove formed in the first inter-wiring space can be made deeper to increase the aspect ratio of the groove, so that the second interlayer insulating film is formed on the semiconductor substrate in the seventh step. When depositing the film, a second
It becomes more difficult for the interlayer insulating film to enter, so that the size of the holes formed in the first inter-wiring space can be increased.
【００２５】本発明に係る半導体装置は、基板上の絶縁
膜の上に形成された複数の下層配線と、複数の下層配線
の上面の上に形成された第１の層間絶縁膜と、第１の層
間絶縁膜の上を含む絶縁膜の上に形成された第２の層間
絶縁膜と、第２の層間絶縁膜の上に形成された複数の上
層配線と、複数の下層配線と複数の上層配線とを接続す
るように形成された複数のビアコンタクトとを備え、複
数の下層配線は、相対的に幅が狭い第１の配線間スペー
スを介して隣接する第１の一対の下層配線、及び相対的
に幅が広い第２の配線間スペースを介して隣接する第２
の一対の下層配線を有し、第２の層間絶縁膜は、第１の
配線間スペースに空孔が形成されるように堆積され、複
数のビアコンタクトは、それぞれその上部が第１の層間
絶縁膜の上面から突出し、複数のビアコンタクトのう
ち、第１の一対の下層配線の上にそれぞれ設けられてい
る各ビアコンタクトは、第１の一対の下層配線が延びる
方向に互いにオフセットするように配置されている。A semiconductor device according to the present invention includes a plurality of lower wirings formed on an insulating film on a substrate, a first interlayer insulating film formed on upper surfaces of the plurality of lower wirings, A second interlayer insulating film formed on the insulating film including on the first interlayer insulating film, a plurality of upper wirings formed on the second interlayer insulating film, a plurality of lower wirings, and a plurality of upper layers A plurality of via contacts formed so as to connect to the wiring, a plurality of lower wirings, a first pair of lower wirings adjacent to each other via a relatively narrow first inter-wiring space, and A second adjacent line via a relatively wide second inter-wiring space.
, The second interlayer insulating film is deposited so as to form a hole in the space between the first wirings, and the plurality of via contacts each have a first interlayer insulating film at the top thereof. The via contacts protruding from the upper surface of the film and provided on the first pair of lower wirings among the plurality of via contacts are arranged so as to be offset from each other in a direction in which the first pair of lower wirings extend. Have been.
【００２６】本発明の半導体装置によると、相対的に幅
が狭い第１の配線間スペースを介して隣接する第１の一
対の下層配線の上にそれぞれ設けられている各ビアコン
タクトが、該第１の一対の下層配線が延びる方向に互い
にオフセットするように配置されているため、ビアコン
タクトの配置ピッチを拡げてビアコンタクトの密集を防
止することができる。このため、第１の配線間スペース
に空孔を形成するため第１の層間絶縁膜の上を含む絶縁
膜の上に第２の層間絶縁膜を堆積したときに、ビアコン
タクト同士の間の領域に第２の層間絶縁膜が入り込みや
すくなる一方、ビアコンタクトの上部が、下層配線上に
形成された第１の層間絶縁膜の上面から突出しているの
で、第１の配線間スペースに形成される空孔の上端をビ
アコンタクトの上面よりも低くすることができる。According to the semiconductor device of the present invention, each via contact provided on the first pair of lower wirings adjacent to each other via the first wiring space having a relatively small width is formed by the via contact. Since one pair of lower-layer wirings are arranged so as to be offset from each other in the direction in which they extend, the arrangement pitch of the via contacts can be widened and the denseness of the via contacts can be prevented. Therefore, when the second interlayer insulating film is deposited on the insulating film including the first interlayer insulating film in order to form a hole in the space between the first wirings, the region between the via contacts is formed. The second interlayer insulating film is easily inserted into the first wiring, while the upper portion of the via contact protrudes from the upper surface of the first interlayer insulating film formed on the lower wiring, so that the via contact is formed in the space between the first wirings. The upper end of the hole can be lower than the upper surface of the via contact.
【００２７】従って、第２の層間絶縁膜を平坦化してビ
アコンタクトの上面を露出させたときに、平坦化された
第２の層間絶縁膜の上面において空孔が開口部を形成す
ることを防止できる。その結果、平坦化された第２の層
間絶縁膜の上に、上層配線形成用の導電膜を形成したと
きに、該導電膜が空孔に入り込むことがないので、第１
の配線間スペースを介して隣接する第１の一対の下層配
線が互いに接続されてショート不良が発生する事態、或
いは該第１の一対の下層配線の上にそれぞれ設けられた
各ビアコンタクトが互いに接続されてショート不良が発
生する事態が阻止される。Therefore, when the second interlayer insulating film is flattened to expose the upper surface of the via contact, holes are prevented from forming an opening in the flattened upper surface of the second interlayer insulating film. it can. As a result, when a conductive film for forming an upper layer wiring is formed on the planarized second interlayer insulating film, the conductive film does not enter the holes, so that the first conductive film does not enter the holes.
In which a first pair of lower wirings adjacent to each other are connected to each other via the inter-wiring space, thereby causing a short circuit, or via contacts provided on the first pair of lower wirings are connected to each other. As a result, a situation in which a short circuit occurs is prevented.
【００２８】本発明の半導体装置において、絶縁膜は、
その上部における第１の配線間スペースの下側の領域が
除去されていることが好ましい。In the semiconductor device of the present invention, the insulating film
It is preferable that a region under the first inter-wiring space in the upper portion is removed.
【００２９】このようにすると、第１の配線間スペース
に形成される溝を深くして該溝のアスペクト比を高くす
ることができるため、第１の層間絶縁膜の上を含む絶縁
膜の上に第２の層間絶縁膜を形成するときに、前記の溝
に第２の層間絶縁膜が一層入り込みにくくなるので、第
１の配線間スペースに形成される空孔の大きさを大きく
することができる。With this structure, the groove formed in the first inter-wiring space can be made deeper to increase the aspect ratio of the groove, so that the upper surface of the insulating film including the upper surface of the first interlayer insulating film can be formed. When the second interlayer insulating film is formed, the second interlayer insulating film is less likely to enter the groove, so that the size of the holes formed in the first inter-wiring space may be increased. it can.
【００３０】[0030]
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、及
び図３（ａ）、（ｂ）を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A semiconductor device according to a first embodiment of the present invention and a method for manufacturing the same will be described below with reference to FIGS. 1 (a) to 1 (d) and 2 (a) to 2 (a) to 2 (a). This will be described with reference to (c) and FIGS. 3 (a) and 3 (b).
【００３１】まず、図１（ａ）に示すように、予め半導
体能動素子（図示せず）が形成された半導体基板１０１
の上に、例えば膜厚０．８μｍの絶縁膜１０２を堆積し
た後、該絶縁膜１０２の上に、例えばアルミニウム膜と
チタン合金膜との積層構造を有する膜厚０．５μｍの第
１の金属層１０３を堆積し、その後、第１の金属層１０
３の上に、例えば膜厚１．０μｍの第１の層間絶縁膜１
０４を堆積する。次に、第１の層間絶縁膜１０４の上
に、ビアホール形成領域に開口部を有する第１のレジス
トパターン１０５を形成した後、該第１のレジストパタ
ーン１０５をマスクとして第１の層間絶縁膜１０４に対
してドライエッチングを行なって、第１の層間絶縁膜１
０４にビアホール１０６を形成する。First, as shown in FIG. 1A, a semiconductor substrate 101 on which semiconductor active elements (not shown) are formed in advance.
After depositing an insulating film 102 having a thickness of, for example, 0.8 μm, a 0.5 μm-thick first metal having a laminated structure of, for example, an aluminum film and a titanium alloy film is formed on the insulating film 102. A layer 103 is deposited, and then the first metal layer 10
3, a first interlayer insulating film 1 having a thickness of, for example, 1.0 μm.
04 is deposited. Next, after forming a first resist pattern 105 having an opening in a via hole formation region on the first interlayer insulating film 104, the first interlayer insulating film 104 is formed using the first resist pattern 105 as a mask. Of the first interlayer insulating film 1
A via hole 106 is formed at 04.
【００３２】次に、第１のレジストパターン１０５をは
く離した後、ビアホール１０６を含む第１の層間絶縁膜
１０４の上に全面に亘って、例えばＴｉＮ膜とＴｉ膜と
の積層構造を有するアドヒージョンレイヤー（密着層）
１０７を、ビアホール１０６が途中まで埋まるように堆
積し、その後、アドヒージョンレイヤー１０７の上に全
面に亘って、例えばブランケットタングステン法を用い
てタングステン膜１０８を、ビアホール１０６が完全に
埋まるように堆積する。次に、アドヒージョンレイヤー
１０７及びタングステン膜１０８におけるビアホール１
０６の外側に堆積されている部分をドライエッチング又
はＣＭＰにより除去して、図１（ｂ）に示すように、ビ
アホール１０６に埋め込まれたアドヒージョンレイヤー
１０７及びタングステン膜１０８からなるビアコンタク
ト１０９を形成する。尚、ビアコンタクト１０９は、後
に形成される複数の下層配線（図２（ａ）参照）のそれ
ぞれと接続されるように複数形成されるが、図１（ｂ）
〜（ｄ）、図２（ａ）〜（ｃ）及び図３（ａ）、（ｂ）
においては簡単のため、ビアコンタクト１０９を一個だ
け図示している。また、図１（ｃ）、（ｄ）、図２
（ａ）〜（ｃ）、及び図３（ａ）、（ｂ）においては、
アドヒージョンレイヤー１０７及びタングステン膜１０
８の図示を省略する。Next, after the first resist pattern 105 is released, an adhesive having a laminated structure of, for example, a TiN film and a Ti film is formed over the entire surface of the first interlayer insulating film 104 including the via hole 106. John Layer (adhesion layer)
107 is deposited so that the via hole 106 is partially filled, and then a tungsten film 108 is deposited over the entire surface of the adhesion layer 107 using, for example, a blanket tungsten method so that the via hole 106 is completely filled. I do. Next, via hole 1 in adhesion layer 107 and tungsten film 108
1 is removed by dry etching or CMP to form a via contact 109 comprising an adhesion layer 107 and a tungsten film 108 embedded in the via hole 106, as shown in FIG. Form. A plurality of via contacts 109 are formed so as to be connected to each of a plurality of lower wirings (see FIG. 2A) to be formed later.
-(D), FIGS. 2 (a)-(c) and FIGS. 3 (a), (b)
1 shows only one via contact 109 for simplicity. 1 (c), (d), and FIG.
(A) to (c) and FIGS. 3 (a) and 3 (b)
Adhesion layer 107 and tungsten film 10
8 is omitted.
【００３３】次に、図１（ｃ）に示すように、第１の層
間絶縁膜１０４の膜厚が約０．５μｍになるように、第
１の層間絶縁膜１０４に対して０．５μｍ程度のエッチ
バックを行なって、ビアコンタクト１０９の上部を第１
の層間絶縁膜１０４の上面から突出させる。Next, as shown in FIG. 1C, the first interlayer insulating film 104 is about 0.5 μm thick so that the thickness of the first interlayer insulating film 104 becomes about 0.5 μm. Is performed, and the upper portion of the via contact 109 is
From the upper surface of the interlayer insulating film 104.
【００３４】次に、図１（ｄ）に示すように、第１の層
間絶縁膜１０４及びビアコンタクト１０９の上に、下層
配線形成領域をマスクする第２のレジストパターン１１
０を形成する。尚、図１（ｄ）においては、第２のレジ
ストパターン１１０がビアコンタクト１０９に対してず
れ寸法１１１だけ位置ずれした場合を示している。この
とき、例えば、ビアコンタクト１０９の直径が０．３μ
ｍであり、第２のレジストパターン１１０の幅が０．３
μｍであるとすると、ずれ寸法１１１の許容範囲は最大
０．１μｍ程度である。Next, as shown in FIG. 1D, a second resist pattern 11 for masking a lower wiring formation region is formed on the first interlayer insulating film 104 and the via contact 109.
0 is formed. FIG. 1D shows a case where the second resist pattern 110 is displaced from the via contact 109 by a displacement dimension 111. At this time, for example, the diameter of the via contact 109 is 0.3 μm.
m, and the width of the second resist pattern 110 is 0.3
If it is μm, the allowable range of the deviation dimension 111 is about 0.1 μm at the maximum.
【００３５】図４（ａ）は、ビアコンタクト１０９と第
２のレジストパターン１１０との位置関係を示す平面図
である。尚、図４（ａ）において、第１の層間絶縁膜１
０４の図示は省略している。また、図４（ａ）における
波線の下側に、ビアコンタクト１０９に対して第２のレ
ジストパターン１１０が位置ずれしている場合を示し、
比較のため、図４（ａ）における波線の上側に、ビアコ
ンタクト１０９に対して第２のレジストパターン１１０
が位置ずれしていない場合を示している。FIG. 4A is a plan view showing the positional relationship between the via contact 109 and the second resist pattern 110. In FIG. 4A, the first interlayer insulating film 1
Illustration of 04 is omitted. 4A shows a case where the second resist pattern 110 is displaced below the dashed line in FIG.
For comparison, the second resist pattern 110 with respect to the via contact 109 is shown above the wavy line in FIG.
Indicates a case where the position is not shifted.
【００３６】次に、図２（ａ）に示すように、第２のレ
ジストパターン１１０をマスクとして、第１の層間絶縁
膜１０４に対して、酸化膜を除去するためのＣＦ系エッ
チングガスを低温下で使用したドライエッチングを行な
って、第１の層間絶縁膜１０４をパターン化する。この
とき、ビアコンタクト１０９における第２のレジストパ
ターン１１０によりマスクされていない部分（以下、位
置ずれ部分１１２とする）は、ＣＦ系エッチングガスに
よっては除去されない。続いて、第２のレジストパター
ン１１０又はパターン化された第１の層間絶縁膜１０４
及びビアコンタクト１０９をマスクとして、第１の金属
層１０３に対して、アルミニウム膜を除去するためのＣ
ｌ系エッチングガスを使用したドライエッチングを行な
って、第１の金属層１０３からなる複数の下層配線１１
３を形成すると共に絶縁膜１０２における下層配線１１
３が形成されていない部分を露出させる。このとき、ビ
アコンタクト１０９における位置ずれ部分１１２は、Ｃ
ｌ系エッチングガスによっては除去されない。Next, as shown in FIG. 2A, using a second resist pattern 110 as a mask, a CF-based etching gas for removing an oxide film is applied to the first interlayer insulating film 104 at a low temperature. The first interlayer insulating film 104 is patterned by performing dry etching used below. At this time, a portion of the via contact 109 that is not masked by the second resist pattern 110 (hereinafter, referred to as a displacement portion 112) is not removed by the CF-based etching gas. Subsequently, the second resist pattern 110 or the patterned first interlayer insulating film 104
And via contact 109 are used as a mask to remove the aluminum film from first metal layer 103.
By performing dry etching using an l-type etching gas, a plurality of lower wirings 11 composed of the first metal layer 103 are formed.
3 and the lower wiring 11 in the insulating film 102.
The portion where 3 is not formed is exposed. At this time, the position shift portion 112 in the via contact 109 is C
It is not removed by the l-type etching gas.
【００３７】図４（ｂ）は、下層配線１１３とビアコン
タクト１０９との位置関係を示す斜視図である。尚、図
４（ｂ）において、絶縁膜１０２及び第１の層間絶縁膜
１０４の図示は省略している。また、図４（ｂ）におけ
る波線の後側に、ビアコンタクト１０９に対する第２の
レジストパターン１１０の位置ずれが生じなかった場合
を示し、図４（ｂ）における波線の前側に、ビアコンタ
クト１０９に対する第２のレジストパターン１１０の位
置ずれが生じた場合を示している。すなわち、位置ずれ
していない第２のレジストパターン１１０を用いて第１
の金属層１０３をパターニングした場合、ビアコンタク
ト１０９の全面に亘って、ビアコンタクト１０９の直径
と同一の幅を有する下層配線１１３Ａが形成される。一
方、位置ずれしている第２のレジストパターン１１０を
用いて第１の金属層１０３をパターニングした場合、第
１の金属層１０３における第２のレジストパターン１１
０の下側の部分、及び第１の金属層１０３におけるビア
コンタクト１０９の位置ずれ部分１１２（図２（ａ）参
照）の下側の部分が残存するので、図４（ｂ）（波線の
前側）に示すような形状を有する下層配線１１３Ｂが形
成される。従って、ビアコンタクト１０９に対する第２
のレジストパターン１１０の位置ずれの有無に関わら
ず、ビアコンタクト１０９の全面に亘って下層配線１１
３Ａ又は下層配線１１３Ｂからなる下層配線１１３を確
実に形成できるので、下層配線１１３とビアコンタクト
１０９との接続不良が防止される。また、図２（ａ）に
示すように、第１の層間絶縁膜１０４における第２のレ
ジストパターン１１０の下側の部分は除去されないの
で、下層配線１１３上におけるビアコンタクト１０９が
存在していない部分には第１の層間絶縁膜１０４が残存
している。言い換えると、下層配線１１３上には、第１
の層間絶縁膜１０４又はビアコンタクト１０９のいずれ
かが必ず存在している。FIG. 4B is a perspective view showing a positional relationship between the lower wiring 113 and the via contact 109. In FIG. 4B, the illustration of the insulating film 102 and the first interlayer insulating film 104 is omitted. 4B shows a case where the second resist pattern 110 is not displaced with respect to the via contact 109 behind the dashed line in FIG. 4B. This figure shows a case where the second resist pattern 110 is misaligned. That is, the first resist pattern 110 using the second resist pattern
When the metal layer 103 is patterned, a lower wiring 113A having the same width as the diameter of the via contact 109 is formed over the entire surface of the via contact 109. On the other hand, when the first metal layer 103 is patterned by using the second resist pattern 110 which is displaced, the second resist pattern 11 on the first metal layer 103 is formed.
4B (see FIG. 4B) (the front side of the wavy line) because the lower part of the first metal layer 103 and the lower part of the position 112 of the via contact 109 in the first metal layer 103 (see FIG. 2A) remain. The lower layer wiring 113B having the shape shown in FIG. Therefore, the second with respect to the via contact 109
Irrespective of the presence / absence of displacement of the resist pattern 110 of FIG.
Since the lower wiring 113 composed of 3A or the lower wiring 113B can be reliably formed, poor connection between the lower wiring 113 and the via contact 109 is prevented. Further, as shown in FIG. 2A, a portion of the first interlayer insulating film 104 below the second resist pattern 110 is not removed, and thus a portion where the via contact 109 on the lower wiring 113 does not exist. , The first interlayer insulating film 104 remains. In other words, on the lower wiring 113, the first
Either the interlayer insulating film 104 or the via contact 109 always exists.
【００３８】以下、図２（ａ）に示すように、複数の下
層配線１１３は、相対的に幅が狭い第１の配線間スペー
ス１１４Ａを介して隣接する第１の一対の下層配線１１
３と、相対的に幅が広い第２の配線間スペース１１４Ｂ
を介して隣接する第２の一対の下層配線１１３とを有し
ているものとして説明を行なう。尚、第１の配線間スペ
ース１１４Ａの幅は例えば０．５μｍ以下であり、第２
の配線間スペース１１４Ｂの幅は例えば０．８μｍ以上
である。As shown in FIG. 2A, a plurality of lower wirings 113 are formed by a first pair of lower wirings 11 adjacent to each other via a first wiring space 114A having a relatively small width.
3, the second inter-wiring space 114B having a relatively large width
The description will be made assuming that the semiconductor device has a second pair of lower-layer wirings 113 adjacent to each other through the layer. The width of the first inter-wiring space 114A is, for example, 0.5 μm or less,
Is, for example, 0.8 μm or more.
【００３９】第１の実施形態の特徴として、第１の配線
間スペース１１４Ａを介して隣接する第１の一対の下層
配線１１３の上にそれぞれ設けられた各ビアコンタクト
１０９は、該第１の一対の下層配線１１３が延びる方向
に互いにオフセットするように配置されている。すなわ
ち、第１の一対の下層配線１１３の上にそれぞれ設けら
れた各ビアコンタクト１０９は、第１の一対の下層配線
１１３が延びる方向に対して垂直な方向（略垂直な方向
を含む）に並ばないように配置されている。As a feature of the first embodiment, each of the via contacts 109 provided on the first pair of lower wirings 113 adjacent to each other via the first inter-wiring space 114A is different from the first pair of lower wirings 113, respectively. The lower wirings 113 are arranged so as to be offset from each other in the extending direction. That is, the via contacts 109 provided on the first pair of lower layer wirings 113 are arranged in a direction (including a direction substantially perpendicular to) the direction in which the first pair of lower layer wirings 113 extend. Are not arranged.
【００４０】図５（ａ）〜（ｃ）は、第１の配線間スペ
ース１１４Ａを介して隣接する第１の一対の下層配線１
１３の上にそれぞれ設けられた各ビアコンタクト１０９
の配置の一例を示す平面図である。尚、図５（ａ）〜
（ｃ）において、絶縁膜１０２及び第１の層間絶縁膜１
０４の図示は省略している。また、図５（ａ）におい
て、第１の一対の下層配線１１３が延びる方向に対して
垂直な方向を一点鎖線で示している。FIGS. 5A to 5C show a first pair of lower layer wirings 1 adjacent via a first wiring space 114A.
13, via contacts 109 respectively provided on
It is a top view which shows an example of arrangement | positioning. In addition, FIG.
3C, the insulating film 102 and the first interlayer insulating film 1
Illustration of 04 is omitted. In FIG. 5A, the direction perpendicular to the direction in which the first pair of lower wirings 113 extends is indicated by a chain line.
【００４１】図５（ａ）〜（ｃ）に示すように、第１の
一対の下層配線１１３の上にそれぞれ設けられた各ビア
コンタクト１０９を、該第１の一対の下層配線１１３が
延びる方向に互いにオフセットするように配置すること
により、ビアコンタクト１０９の配置ピッチを拡げてビ
アコンタクト１０９を間引き配置できるので、ビアコン
タクト１０９の密集を防止することができる。As shown in FIGS. 5A to 5C, each via contact 109 provided on the first pair of lower wirings 113 is connected to the direction in which the first pair of lower wirings 113 extend. By arranging the via contacts 109 so as to be offset from each other, the arrangement pitch of the via contacts 109 can be widened and the via contacts 109 can be thinned out.
【００４２】具体的には、ビアコンタクト１０９の配置
ピッチとしては、下層配線１１３の設計ルールに基づき
２２０〜３５０ｎｍの範囲内から最適値が選択される。Specifically, an optimum value for the arrangement pitch of the via contacts 109 is selected from the range of 220 to 350 nm based on the design rule of the lower wiring 113.
【００４３】また、下層配線１１３の設計ルールとビア
コンタクト１０９の設計ルールとが基本的に同一の場合
（例えば、下層配線１１３の配線幅とビアコンタクト１
０９の直径とが同一である場合）、ビアコンタクト１０
９の配置ピッチを、下層配線１１３の設計ルールにおけ
る最小配置ピッチの０．５×√５倍以上に設定する。例
えば、最小配置ピッチ２４０ｎｍで隣接する第１の一対
の下層配線１１３の上にそれぞれ設けられた各ビアコン
タクト１０９の配置ピッチは、約２６８ｎｍ以上に設定
する。When the design rule of the lower wiring 113 and the design rule of the via contact 109 are basically the same (for example, the wiring width of the lower wiring 113 and the via contact 1
09 is the same as the diameter of the via contact 10).
9 is set to 0.5 × √5 times or more the minimum arrangement pitch in the design rule of the lower layer wiring 113. For example, the arrangement pitch of each via contact 109 provided on the first pair of lower layer wirings 113 adjacent to each other with a minimum arrangement pitch of 240 nm is set to about 268 nm or more.
【００４４】図６は、最小配置ピッチ（長さＬ）で隣接
し且つ最小配置ピッチの０．５倍（０．５Ｌ）の配線幅
を有する第１の一対の下層配線１１３の上にそれぞれ設
けられた各ビアコンタクト１０９が、最小配置ピッチの
０．５×√５倍（０．５×√５Ｌ）の配置ピッチで配置
されている様子を示す平面図である。尚、図６におい
て、絶縁膜１０２及び第１の層間絶縁膜１０４の図示は
省略している。また、図６において、第１の一対の下層
配線１１３が延びる方向に対して垂直な方向を一点鎖線
で示していると共に、一方のビアコンタクト１０９に対
して該垂直な方向に並ぶように設けられた他方のビアコ
ンタクト１０９を破線で示している。FIG. 6 shows a first pair of lower layer wirings 113 which are adjacent to each other at the minimum arrangement pitch (length L) and have a wiring width of 0.5 times (0.5 L) the minimum arrangement pitch. FIG. 10 is a plan view showing a state in which the provided via contacts 109 are arranged at an arrangement pitch of 0.5 × √5 times (0.5 × √5L) the minimum arrangement pitch. In FIG. 6, illustration of the insulating film 102 and the first interlayer insulating film 104 is omitted. In FIG. 6, the direction perpendicular to the direction in which the first pair of lower wirings 113 extends is indicated by a dashed line, and is provided so as to be aligned with the one via contact 109 in the vertical direction. The other via contact 109 is shown by a broken line.
【００４５】図６に示す場合、最小配置ピッチで隣接す
る第１の一対の下層配線１１３の上にそれぞれ設けられ
た各ビアコンタクト１０９は、該第１の一対の下層配線
１１３が延びる方向に最小配置ピッチの０．５倍（０．
５Ｌ）の距離だけ互いにオフセットするように配置され
ている。In the case shown in FIG. 6, each via contact 109 provided on a first pair of lower layer wirings 113 adjacent to each other at the minimum arrangement pitch is minimum in the direction in which the first pair of lower layer wirings 113 extend. 0.5 times the arrangement pitch (0.
5L) are offset from each other.
【００４６】次に、図２（ｂ）に示すように、第２のレ
ジストパターン１１０又はパターン化された第１の層間
絶縁膜１０４及びビアコンタクト１０９をマスクとし
て、絶縁膜１０２に対して、ＣＦ系エッチングガスを使
用したドライエッチングを行なって、絶縁膜１０２の上
部における下層配線１１３が形成されていない領域を約
０．５μｍ程度除去する。このようにすると、下層配線
１１３の高さと第１の層間絶縁膜１０４の厚さとの合計
が約１．０μｍであるため、第２のレジストパターン１
１０をはく離すると、第１の配線間スペース１１４Ａ及
び第２の配線間スペース１１４Ｂに、それぞれ深さ約
１．５μｍの第１の溝１１５Ａ及び第２の溝１１５Ｂが
形成される。従って、例えば、第１の配線間スペース１
１４Ａの幅が０．３μｍである場合、第１の溝１１５Ａ
のアスペクトレシオは約５となる。尚、第１の溝１１５
Ａは相対的に高いアスペクトレシオを有し、第２の溝１
１５Ｂは相対的に低いアスペクトレシオを有する。Next, as shown in FIG. 2B, using the second resist pattern 110 or the patterned first interlayer insulating film 104 and the via contact 109 as a mask, a CF is applied to the insulating film 102. By performing dry etching using a system etching gas, a region where the lower wiring 113 is not formed in the upper portion of the insulating film 102 is removed by about 0.5 μm. In this case, since the sum of the height of the lower layer wiring 113 and the thickness of the first interlayer insulating film 104 is about 1.0 μm, the second resist pattern 1
When 10 is released, a first groove 115A and a second groove 115B having a depth of about 1.5 μm are formed in the first wiring space 114A and the second wiring space 114B, respectively. Therefore, for example, the first inter-wiring space 1
When the width of 14A is 0.3 μm, the first groove 115A
Has an aspect ratio of about 5. The first groove 115
A has a relatively high aspect ratio, and the second groove 1
15B has a relatively low aspect ratio.
【００４７】次に、図２（ｃ）に示すように、第２のレ
ジストパターン１１０をはく離した後、半導体基板１０
１の上に全面に亘って、例えばプラズマＣＶＤ装置を使
用して、プラズマ酸化膜からなる第２の層間絶縁膜１１
６を堆積する。Next, as shown in FIG. 2C, after the second resist pattern 110 is released, the semiconductor substrate 10 is removed.
A second interlayer insulating film 11 made of a plasma oxide film is formed over the entire surface of the first insulating film 11 using, for example, a plasma CVD apparatus.
6 is deposited.
【００４８】このとき、相対的に高いアスペクトレシオ
を有する第１の溝１１５Ａの一部又は全部に、第２の層
間絶縁膜１１６が埋め込まれないようにすることによっ
て、第１の配線間スペース１１４Ａには空孔１１７を形
成する。一方、相対的に低いアスペクトレシオを有する
第２の溝１１５Ｂの全部に、第２の層間絶縁膜１１６が
埋め込まれるようにすることによって、第２の配線間ス
ペース１１４Ｂには空孔を形成しない。At this time, by preventing the second interlayer insulating film 116 from being buried in part or all of the first groove 115A having a relatively high aspect ratio, the first inter-wiring space 114A is formed. Are formed with holes 117. On the other hand, the second interlayer insulating film 116 is buried in all the second trenches 115B having a relatively low aspect ratio, so that no holes are formed in the second wiring space 114B.
【００４９】ところで、第１の実施形態においては、後
の工程（図３（ａ）参照）においてビアコンタクト１０
９をエッチングストッパーとして用いて第２の層間絶縁
膜１１６を平坦化することにより、ビアコンタクト１０
９を露出させる。このとき、平坦化された第２の層間絶
縁膜１１６の上面において空孔１１７が開口部を形成す
る事態を回避するため、空孔１１７の上端をビアコンタ
クト１０９の上面よりも低くする必要がある。In the first embodiment, the via contact 10 is formed in a later step (see FIG. 3A).
9 is used as an etching stopper to planarize the second interlayer insulating film 116 so that the via contact 10
9 is exposed. At this time, the upper end of the hole 117 needs to be lower than the upper surface of the via contact 109 in order to avoid a situation in which the hole 117 forms an opening in the planarized upper surface of the second interlayer insulating film 116. .
【００５０】一般的に、配線間スペースの幅が広くなる
に従って、該配線間スペースに形成される空孔の上端が
高くなる。これに対して、第１の実施形態においては、
ビアコンタクト１０９の上部を、下層配線１１３上に形
成された第１の層間絶縁膜１０４の上面から突出させて
いると共に、半導体基板１０１上に第２の層間絶縁膜１
１６を堆積して、相対的に幅が狭い第１の配線間スペー
ス１１４Ａのみに空孔１１７を形成しているので、空孔
１１７の上端をビアコンタクト１０９の上面よりも低く
することができる。Generally, as the width of the space between wirings increases, the upper end of the hole formed in the space between wirings becomes higher. On the other hand, in the first embodiment,
The upper portion of the via contact 109 protrudes from the upper surface of the first interlayer insulating film 104 formed on the lower wiring 113, and the second interlayer insulating film 1 is formed on the semiconductor substrate 101.
Since the holes 117 are deposited and the holes 117 are formed only in the first inter-wiring space 114 </ b> A having a relatively small width, the upper ends of the holes 117 can be lower than the upper surfaces of the via contacts 109.
【００５１】但し、第１の配線間スペース１１４Ａを介
して隣接する第１の一対の下層配線１１３の上にそれぞ
れ設けられた複数のビアコンタクト１０９が密集してい
る場合、該複数のビアコンタクト１０９により囲まれた
領域に第２の層間絶縁膜１１６が入り込みにくくなるの
で、第１の配線間スペース１１４Ａに形成される空孔１
１７の上端がビアコンタクト１０９の上面と同程度の高
さに達してしまう。However, when a plurality of via contacts 109 provided on the first pair of lower layer wirings 113 adjacent to each other via the first inter-wiring space 114A are dense, the plurality of via contacts 109 are provided. It is difficult for the second interlayer insulating film 116 to enter the region surrounded by the space between the first wiring space 114A.
The upper end of 17 reaches the same height as the upper surface of via contact 109.
【００５２】しかしながら、前述したように（図５
（ａ）〜（ｃ）参照）、第１の実施形態においては、第
１の一対の下層配線１１３の上にそれぞれ設けられた各
ビアコンタクト１０９は、該第１の一対の下層配線１１
３が延びる方向に互いにオフセットするように配置され
ている。このため、ビアコンタクト１０９の配置ピッチ
を拡げてビアコンタクト１０９を間引き配置できるの
で、ビアコンタクト１０９の密集を防止することができ
る。従って、ビアコンタクト１０９同士の間の領域に第
２の層間絶縁膜１１６が入り込みやすくなるので、第１
の配線間スペース１１４Ａに形成される空孔１１７の上
端をビアコンタクト１０９の上面よりも確実に低くする
ことができる。However, as described above (FIG. 5)
(See (a) to (c)). In the first embodiment, each via contact 109 provided on the first pair of lower layer wirings 113 is connected to the first pair of lower layer wirings 11.
3 are arranged so as to be offset from each other in the extending direction. For this reason, the via contacts 109 can be thinned out by increasing the arrangement pitch of the via contacts 109, so that the denseness of the via contacts 109 can be prevented. Therefore, the second interlayer insulating film 116 can easily enter the region between the via contacts 109, so that the first
The upper end of the hole 117 formed in the inter-wiring space 114A can be reliably made lower than the upper surface of the via contact 109.
【００５３】次に、図３（ａ）に示すように、例えば、
ビアコンタクト１０９をエッチングストッパーとして用
いたＣＭＰ法により第２の層間絶縁膜１１６を平坦化し
て、ビアコンタクト１０９の上面を露出させる。このと
き、ビアコンタクト１０９の上面が第１の層間絶縁膜１
０４の上面よりも高いため、平坦化された第２の層間絶
縁膜１１６の上面は第１の層間絶縁膜１０４の上面より
も高くなる。Next, for example, as shown in FIG.
The second interlayer insulating film 116 is planarized by a CMP method using the via contact 109 as an etching stopper, and the upper surface of the via contact 109 is exposed. At this time, the upper surface of the via contact 109 is
Since the upper surface of the second interlayer insulating film 116 is higher than the upper surface of the first interlayer insulating film 104, the upper surface of the planarized second interlayer insulating film 116 is higher than the upper surface of the first interlayer insulating film 104.
【００５４】次に、ビアコンタクト１０９の上を含む第
２の層間絶縁膜１１６の上に、例えばアルミニウムとチ
タン合金との積層構造からなる第２の金属層（図示省
略）を堆積した後、該第２の金属層の上に、上層配線形
成領域を覆う第３のレジストパターン（図示せず）を形
成し、その後、該第３のレジストパターンをマスクとし
て、第２の金属層に対してドライエッチングを行なっ
て、図３（ｂ）に示すように、第２の金属層からなり、
ビアコンタクト１０９を介して下層配線１１３と接続さ
れる上層配線１１８を形成する。尚、上層配線１１８
は、複数のビアコンタクト１０９を介して複数の下層配
線１１３と接続されるように複数形成されるが、図３
（ｂ）においては簡単のため、上層配線１１８を一個だ
け図示している。Next, a second metal layer (not shown) having a laminated structure of, for example, aluminum and a titanium alloy is deposited on the second interlayer insulating film 116 including on the via contact 109, and then, A third resist pattern (not shown) is formed on the second metal layer so as to cover the upper wiring formation region. Thereafter, the third resist pattern is used as a mask to dry the second metal layer. Etching is performed to form a second metal layer as shown in FIG.
An upper wiring 118 connected to the lower wiring 113 via the via contact 109 is formed. The upper wiring 118
Are formed so as to be connected to a plurality of lower wirings 113 via a plurality of via contacts 109.
In (b), only one upper wiring 118 is shown for simplicity.
【００５５】このとき、第１の配線間スペース１１４Ａ
に形成された空孔１１７の上端が、ビアコンタクト１０
９の上面よりも低いので、図３（ａ）に示す工程におい
て第２の層間絶縁膜１１６を平坦化してビアコンタクト
１０９の上面を露出させたときに、平坦化された第２の
層間絶縁膜１１６の上面において空孔１１７が開口部を
形成することを防止できる。従って、図３（ｂ）に示す
工程において平坦化された第２の層間絶縁膜１１６の上
に上層配線形成用の第２の金属層を形成したときに、該
第２の金属層が空孔１１７に入り込むことがないので、
第１の配線間スペース１１４Ａを介して隣接する第１の
一対の下層配線１１３が互いに接続されてショート不良
が発生する事態、或いは該第１の一対の下層配線１１３
の上にそれぞれ設けられた各ビアコンタクト１０９が互
いに接続されてショート不良が発生する事態が阻止され
る。At this time, the first inter-wiring space 114A
The upper end of the hole 117 formed in the via contact 10
9, the second interlayer insulating film 116 is flattened in the step shown in FIG. 3A so that the upper surface of the via contact 109 is exposed. The hole 117 can be prevented from forming an opening on the upper surface of the opening 116. Therefore, when the second metal layer for forming the upper wiring is formed on the planarized second interlayer insulating film 116 in the step shown in FIG. 117,
A situation in which the first pair of lower wirings 113 adjacent to each other via the first inter-wiring space 114A are connected to each other to cause a short circuit, or the first pair of lower wirings 113
The via contact 109 provided on each of them is connected to each other to prevent a short circuit from occurring.
【００５６】以上に説明したように、第１の実施形態に
よると、相対的に幅が狭い第１の配線間スペース１１４
Ａを介して隣接する第１の一対の下層配線１１３の上に
それぞれ設けられた各ビアコンタクト１０９を、該第１
の一対の下層配線１１３が延びる方向に互いにオフセッ
トするように配置しているため、ビアコンタクト１０９
の配置ピッチを拡げてビアコンタクト１０９の密集を防
止することができる。このため、第１の配線間スペース
１１４Ａに空孔１１７を形成するため半導体基板１０１
上に第２の層間絶縁膜１１６を堆積したときに、ビアコ
ンタクト１０９同士の間の領域に第２の層間絶縁膜１１
６が入り込みやすくなる一方、ビアコンタクト１０９の
上部が、下層配線１１３上に形成された第１の層間絶縁
膜１０４の上面から突出しているので、第１の配線間ス
ペース１１４Ａに形成される空孔１１７の上端をビアコ
ンタクト１０９の上面よりも低くすることができる。As described above, according to the first embodiment, the first inter-wiring space 114 having a relatively small width is used.
A via contacts 109 provided on a first pair of lower layer wirings 113 adjacent to each other via A
Are arranged so as to be offset from each other in the direction in which the pair of lower wirings 113 extend.
Can be increased to prevent the via contacts 109 from being densely packed. Therefore, the semiconductor substrate 101 is formed to form the holes 117 in the first inter-wiring space 114A.
When the second interlayer insulating film 116 is deposited thereon, the second interlayer insulating film 11 is formed in a region between the via contacts 109.
6 easily enters, while the upper part of the via contact 109 protrudes from the upper surface of the first interlayer insulating film 104 formed on the lower wiring 113, so that the holes formed in the first inter-wiring space 114A are formed. The upper end of 117 can be lower than the upper surface of via contact 109.
【００５７】従って、第２の層間絶縁膜１１６を平坦化
してビアコンタクト１０９の上面を露出させたときに、
平坦化された第２の層間絶縁膜１１６の上面において空
孔１１７が開口部を形成することを防止できる。その結
果、平坦化された第２の層間絶縁膜１１６の上に、上層
配線形成用の導電膜を形成したときに、該導電膜が空孔
１１７に入り込むことがないので、第１の配線間スペー
ス１１４Ａを介して隣接する第１の一対の下層配線１１
３が互いに接続されてショート不良が発生する事態、或
いは該第１の一対の下層配線１１３の上にそれぞれ設け
られた各ビアコンタクト１０９が互いに接続されてショ
ート不良が発生する事態が阻止される。Therefore, when the second interlayer insulating film 116 is planarized to expose the upper surface of the via contact 109,
It is possible to prevent the void 117 from forming an opening in the upper surface of the planarized second interlayer insulating film 116. As a result, when a conductive film for forming an upper layer wiring is formed on the planarized second interlayer insulating film 116, the conductive film does not enter the holes 117, so that the first wiring A first pair of lower wirings 11 adjacent via a space 114A
3 are connected to each other to prevent a short circuit, or the via contacts 109 provided on the first pair of lower wirings 113 are connected to each other to prevent a short circuit.
【００５８】以下、前記の効果について、第１の配線間
スペース１１４Ａを介して隣接する第１の一対の下層配
線１１３の上にそれぞれ設けられた複数のビアコンタク
ト１０９が密集している場合（第１の比較例）と比較し
ながら説明する。尚、第１の比較例において、第１の実
施形態に係る半導体装置と同一の部材には同一の符号を
付すことにより説明を省略する。Hereinafter, regarding the above-described effect, the case where the plurality of via contacts 109 provided on the first pair of lower-layer wirings 113 adjacent to each other via the first inter-wiring space 114A are densely packed (the second wiring). Comparative Example 1). In the first comparative example, the same members as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
【００５９】図７（ａ）は、第１の比較例として第１の
一対の下層配線１１３の上にそれぞれ設けられた複数
の、具体的には４個のビアコンタクト１０９が密集して
いる様子を示す平面図であり、図７（ｂ）は、図７
（ａ）における VII−VII 線の断面図である。尚、図７
（ａ）において、絶縁膜１０２、第１の層間絶縁膜１０
４及び第２の層間絶縁膜１１６の図示は省略している。
また、図７（ａ）において、第１の一対の下層配線１１
３が延びる方向に対して垂直な方向を一点鎖線で示して
いる。FIG. 7A shows a first comparative example in which a plurality of, specifically, four via contacts 109 provided on a first pair of lower layer wirings 113 are densely arranged. FIG. 7B is a plan view showing FIG.
It is sectional drawing of the VII-VII line in (a). FIG. 7
3A, the insulating film 102 and the first interlayer insulating film 10
The illustration of the fourth and second interlayer insulating films 116 is omitted.
In FIG. 7A, a first pair of lower layer wirings 11 are formed.
The direction perpendicular to the direction in which 3 extends is indicated by a chain line.
【００６０】図７（ａ）、（ｂ）に示すように、第１の
比較例においては、第１の一対の下層配線１１３の上に
それぞれ設けられた各ビアコンタクト１０９が、該第１
の一対の下層配線１１３が延びる方向に対して垂直な方
向に並ぶように配置されている結果、ビアコンタクト１
０９の配置ピッチが小さくなって複数のビアコンタクト
１０９が密集してしまう。このため、図７（ｂ）に示す
ように、複数のビアコンタクト１０９により囲まれた領
域（ビアコンタクト間領域）に第２の層間絶縁膜１１６
が入り込みにくくなるので、空孔１１７におけるビアコ
ンタクト間領域に形成されている部分（以下、ビアコン
タクト間空孔１１７ａとする）の上端がビアコンタクト
１０９の上面と同程度の高さに達してしまう。As shown in FIGS. 7A and 7B, in the first comparative example, each via contact 109 provided on the first pair of lower layer wirings 113 is formed by the first contact.
Are arranged so as to be arranged in a direction perpendicular to the direction in which the lower wirings 113 extend.
09 becomes small, and a plurality of via contacts 109 are densely arranged. Therefore, as shown in FIG. 7B, the second interlayer insulating film 116 is formed in a region surrounded by the plurality of via contacts 109 (region between via contacts).
Is difficult to enter, so that the upper end of the portion of the hole 117 formed in the region between the via contacts (hereinafter referred to as the hole 117a between the via contacts) reaches the same height as the upper surface of the via contact 109. .
【００６１】従って、第１の比較例においては、第２の
層間絶縁膜１１６を平坦化してビアコンタクト１０９の
上面を露出させたときに（特に、ビアコンタクト１０９
の上部がオーバーエッチングされてしまったときに）、
平坦化された第２の層間絶縁膜１１６の上面においてビ
アコンタクト間空孔１１７ａが開口部を形成してしま
う。その結果、平坦化された第２の層間絶縁膜１１６の
上に、上層配線形成用の導電膜を形成したときに、該導
電膜がビアコンタクト間空孔１１７ａに入り込むので、
第１の一対の下層配線１１３が互いに接続されてショー
ト不良が発生したり、或いは、該第１の一対の下層配線
１１３の上にそれぞれ設けられた各ビアコンタクト１０
９が互いに接続されてショート不良が発生したりする。Therefore, in the first comparative example, when the second interlayer insulating film 116 is planarized to expose the upper surface of the via contact 109 (particularly, when the via contact 109 is exposed).
When the top of is over-etched),
Via-contact holes 117a form openings in the planarized upper surface of second interlayer insulating film 116. As a result, when a conductive film for forming an upper wiring is formed on the planarized second interlayer insulating film 116, the conductive film enters the via-contact holes 117a.
The first pair of lower wirings 113 are connected to each other to cause a short circuit, or each of the via contacts 10 provided on the first pair of lower wirings 113, respectively.
9 are connected to each other, and a short circuit failure occurs.
【００６２】尚、第１の比較例においては、ビアコンタ
クト間空孔１１７ａ以外の他の空孔１１７の上端は、ビ
アコンタクト１０９の上面、つまりビアコンタクト間空
孔１１７ａの上端よりも低い。また、ビアコンタクト１
０９の高さが設計値よりも高くなるに伴って、ビアコン
タクト間空孔１１７ａの上端の高さとその他の空孔１１
７の上端の高さとの差が拡がる。In the first comparative example, the upper end of the hole 117 other than the hole 117a between via contacts is lower than the upper surface of the via contact 109, that is, the upper end of the hole 117a between via contacts. Also, via contact 1
09 becomes higher than the design value, the height of the upper end of the via-contact hole 117 a and the other holes 11
The difference from the height of the upper end of 7 widens.
【００６３】また、第１の実施形態によると、ビアコン
タクト１０９及び下層配線１１３を形成した後、半導体
基板１０１上に第２の層間絶縁膜１１６を堆積して、相
対的に幅が狭い第１の配線間スペース１１４Ａに空孔１
１７を形成しているため、ビアコンタクト１０９と下層
配線１１３との間で位置ずれが生じた場合にも、ビアコ
ンタクト１０９を構成する導電膜が空孔１１７に入り込
むことがないので、第１の配線間スペース１１４Ａを介
して隣接する第１の一対の下層配線１１３が互いに接続
されてショート不良が発生する事態が阻止される。Further, according to the first embodiment, after the via contact 109 and the lower wiring 113 are formed, the second interlayer insulating film 116 is deposited on the semiconductor substrate 101, and the first narrow insulating film 116 is formed. Hole 1 in the space 114A between
17, the conductive film forming the via contact 109 does not enter the hole 117 even when a positional shift occurs between the via contact 109 and the lower wiring 113. The first pair of lower wirings 113 adjacent to each other via the wiring space 114A are connected to each other, thereby preventing a short circuit from occurring.
【００６４】また、第１の実施形態によると、第１の金
属層１０３及び第１の層間絶縁膜１０４を順次形成した
後、第１の層間絶縁膜１０４にビアコンタクト１０９を
形成し、その後、該ビアコンタクト１０９及び下層配線
形成用マスクパターンをマスクとして第１の層間絶縁膜
１０４及び第１の金属層１０３を順次パターニングし
て、パターン化された第１の金属層１０３からなる下層
配線１１３を形成している。このため、ビアコンタクト
１０９の全面に亘って下層配線１１３を形成することが
できるので、ビアコンタクト１０９と下層配線１１３と
の接続不良を防止することができる。Further, according to the first embodiment, after the first metal layer 103 and the first interlayer insulating film 104 are sequentially formed, the via contact 109 is formed in the first interlayer insulating film 104, and thereafter, The first interlayer insulating film 104 and the first metal layer 103 are sequentially patterned by using the via contact 109 and the mask pattern for forming a lower layer wiring as a mask to form a lower layer wiring 113 composed of the patterned first metal layer 103. Has formed. For this reason, since the lower layer wiring 113 can be formed over the entire surface of the via contact 109, a connection failure between the via contact 109 and the lower layer wiring 113 can be prevented.
【００６５】また、第１の実施形態によると、下層配線
１１３の下地となる絶縁膜１０２の上部における下層配
線１１３が形成されていない領域を除去しているため、
言い換えると、絶縁膜１０２の上部における第１の配線
間スペース１１４Ａの下側の領域を除去しているため、
第１の配線間スペース１１４Ａに形成される第１の溝１
１５Ａを深くして該第１の溝１１５Ａのアスペクト比を
高くすることができる。このため、第１の配線間スペー
ス１１４Ａに空孔１１７を形成するため半導体基板１０
１上に第２の層間絶縁膜１１６を堆積するときに、第１
の溝１１５Ａに第２の層間絶縁膜１１６が入り込みにく
くなるので、第１の配線間スペース１１４Ａに形成され
る空孔１１７の大きさを大きくすることができる。Further, according to the first embodiment, the region where the lower wiring 113 is not formed above the insulating film 102 which is the base of the lower wiring 113 is removed.
In other words, since the region below the first inter-wiring space 114A above the insulating film 102 is removed,
First groove 1 formed in first wiring space 114A
15A can be made deep to increase the aspect ratio of the first groove 115A. Therefore, the semiconductor substrate 10 is formed to form the holes 117 in the first inter-wiring space 114A.
When depositing the second interlayer insulating film 116 on the first
It is difficult for the second interlayer insulating film 116 to enter the groove 115A, so that the size of the hole 117 formed in the first inter-wiring space 114A can be increased.
【００６６】尚、第１の実施形態において、第１の層間
絶縁膜１０４に対して０．５μｍ程度のエッチバックを
行なって、ビアコンタクト１０９の上部を第１の層間絶
縁膜１０４の上面から突出させたが、これに限られず、
第１の層間絶縁膜１０４に対してエッチバックを行なっ
て、ビアコンタクト１０９の少なくとも上面を第１の層
間絶縁膜１０４から露出させることが好ましい。In the first embodiment, the first interlayer insulating film 104 is etched back by about 0.5 μm so that the upper portion of the via contact 109 protrudes from the upper surface of the first interlayer insulating film 104. But not limited to this,
It is preferable that at least the upper surface of the via contact 109 be exposed from the first interlayer insulating film 104 by performing etch-back on the first interlayer insulating film 104.
【００６７】また、第１の実施形態において、下層配線
用の材料（第１の金属層１０３）又は上層配線用の材料
（第２の金属層）として、アルミニウムとチタン合金と
の積層構造を用いたが、これに限られず、銅等の他の材
料を用いてもよい。第２の層間絶縁膜１１６として、プ
ラズマ酸化膜を用いたが、これに代えて、埋め込み性能
の良い塗布絶縁膜等を用いてもよい。In the first embodiment, a laminated structure of aluminum and a titanium alloy is used as the material for the lower wiring (the first metal layer 103) or the material for the upper wiring (the second metal layer). However, the present invention is not limited to this, and another material such as copper may be used. Although a plasma oxide film is used as the second interlayer insulating film 116, a coating insulating film or the like having good embedding performance may be used instead.
【００６８】また、第１の実施形態において、半導体基
板１０１としては、通常のシリコン基板に限られず、多
層配線構造を有する半導体装置に用いることができる基
板、例えば、シリコン基板以外の半導体基板、ＳＯＩ基
板、又は硝子若しくはプラスチック等からなる絶縁性基
板等を用いてもよい。In the first embodiment, the semiconductor substrate 101 is not limited to a normal silicon substrate, but may be a substrate that can be used for a semiconductor device having a multilayer wiring structure, for example, a semiconductor substrate other than a silicon substrate, an SOI substrate, or the like. A substrate or an insulating substrate made of glass, plastic, or the like may be used.
【００６９】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。尚、第２の実施形態にお
いて、第１の実施形態に係る半導体装置と同一の部材に
は同一の符号を付すことにより説明を省略する。(Second Embodiment) Hereinafter, a semiconductor device and a method of manufacturing the same according to a second embodiment of the present invention will be described.
This will be described with reference to the drawings. In the second embodiment, the same members as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００７０】第２の実施形態が第１の実施形態と異なる
点は、上層配線（図３（ｂ）の上層配線１１８参照）の
構造である。具体的には、第２の実施形態においては、
上層配線の構造として埋め込み構造を用いている。The difference between the second embodiment and the first embodiment is the structure of the upper wiring (see the upper wiring 118 in FIG. 3B). Specifically, in the second embodiment,
An embedded structure is used as the structure of the upper wiring.
【００７１】また、第２の実施形態に係る半導体装置の
製造方法においては、第１の実施形態に係る半導体装置
の製造方法の図１（ａ）〜（ｄ）、図２（ａ）〜
（ｃ）、及び図３（ａ）に示す工程と同様の処理を行な
うので、図３（ａ）に示す工程以降の製造方法について
図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）を参照しな
がら説明する。但し、第２の実施形態においては、ビア
コンタクト１０９の高さを若干高くしていると共に、第
２の層間絶縁膜１１６の膜厚を若干厚くしている。In the method of manufacturing a semiconductor device according to the second embodiment, FIGS. 1A to 1D and 2A to 2D of the method of manufacturing a semiconductor device according to the first embodiment are shown.
Since the same processes as those shown in FIG. 3C and the process shown in FIG. 3A are performed, the manufacturing method after the process shown in FIG. 3A will be described with reference to FIG. 8A, FIG. This will be described with reference to FIG. However, in the second embodiment, the height of the via contact 109 is slightly increased, and the thickness of the second interlayer insulating film 116 is slightly increased.
【００７２】まず、図８（ａ）に示すように、第２の層
間絶縁膜１１６の上に、上層配線形成領域に開口部を有
する第３のレジストパターン２０１をフォトリソグラフ
ィーにより形成する。尚、図８（ａ）においては、第３
のレジストパターン２０１がビアコンタクト１０９に対
してずれ寸法２０２だけ位置ずれした場合を示してい
る。このとき、例えば、ビアコンタクト１０９の直径が
０．３μｍであり、第３のレジストパターン２０１にお
ける開口部つまり溝部の幅が０．３μｍであるとする
と、ずれ寸法２０２の許容範囲は最大０．１μｍ程度で
ある。First, as shown in FIG. 8A, a third resist pattern 201 having an opening in an upper wiring formation region is formed on the second interlayer insulating film 116 by photolithography. In addition, in FIG.
3 shows a case where the resist pattern 201 is displaced from the via contact 109 by a displacement dimension 202. At this time, for example, assuming that the diameter of the via contact 109 is 0.3 μm and the width of the opening or groove in the third resist pattern 201 is 0.3 μm, the allowable range of the deviation dimension 202 is 0.1 μm at maximum. It is about.
【００７３】次に、第３のレジストパターン２０１をマ
スクとして、第２の層間絶縁膜１１６に対してドライエ
ッチングを行なって、図８（ｂ）に示すように、第２の
層間絶縁膜１１６に深さ０．５μｍの配線溝２０３を形
成した後、第３のレジストパターン２０１をはく離す
る。Next, the second interlayer insulating film 116 is dry-etched using the third resist pattern 201 as a mask, and as shown in FIG. After forming the wiring groove 203 having a depth of 0.5 μm, the third resist pattern 201 is peeled off.
【００７４】次に、図９（ａ）に示すように、配線溝２
０３を含む半導体基板１０１の上に全面に亘って、例え
ばチタン合金からなるアドヒージョンレイヤー（図示省
略）、及びアルミニウム、アルミニウムと銅との合金、
又は銅等からなる第２の金属層２０４を順次形成する。
第２の金属層２０４の形成には、真空蒸着法又はＣＶＤ
法等が用いられる。Next, as shown in FIG.
03, an adhesion layer (not shown) made of, for example, a titanium alloy, aluminum, an alloy of aluminum and copper,
Alternatively, a second metal layer 204 made of copper or the like is sequentially formed.
The second metal layer 204 is formed by a vacuum evaporation method or a CVD method.
Method is used.
【００７５】次に、アドヒージョンレイヤー及び第２の
金属層２０４における配線溝２０３の外側に堆積されて
いる部分をＣＭＰにより除去して、図９（ｂ）に示すよ
うに、配線溝２０３に埋め込まれたアドヒージョンレイ
ヤー及び第２の金属層２０４からなる上層配線２０５を
形成する。Next, a portion of the adhesion layer and the second metal layer 204 that is deposited outside the wiring groove 203 is removed by CMP, and as shown in FIG. An upper wiring 205 including the embedded adhesion layer and the second metal layer 204 is formed.
【００７６】図１０は、ビアコンタクト１０９に対する
第３のレジストパターン２０１の位置ずれの有無に対応
した、ビアコンタクト１０９と配線溝２０３との位置関
係を示す斜視図である。尚、図１０における波線の後側
に、ビアコンタクト１０９に対する第３のレジストパタ
ーン２０１の位置ずれが生じなかった場合を示し、図１
０における波線の前側に、ビアコンタクト１０９に対す
る第３のレジストパターン２０１の位置ずれが生じた場
合を示している。すなわち、位置ずれしていない第３の
レジストパターン２０１を用いて配線溝２０３Ａを形成
した場合、ビアコンタクト１０９の直径と同一の幅を有
する配線溝２０３Ａが、その両側壁によりビアコンタク
ト１０９を挟むように形成される。従って、配線溝２０
３Ａに金属膜を埋め込んで上層配線２０５を形成した場
合には、ビアコンタクト１０９の側面（配線溝２０３Ａ
の底面よりも上側の部分）の略全体が上層配線２０５と
接続される。一方、位置ずれしている第３のレジストパ
ターン２０１を用いて配線溝２０３Ｂを形成した場合、
ずれ寸法２０２（図８（ｂ）参照）の厚さだけビアコン
タクト１０９の側部が配線溝２０３Ｂの壁面つまり第２
の層間絶縁膜１１６に食い込む。従って、配線溝２０３
Ｂに金属膜を埋め込んで上層配線２０５を形成した場合
には、ビアコンタクト１０９における第２の層間絶縁膜
１１６に食い込んでいない部分の側面つまりビアコンタ
クト１０９の側面（配線溝２０３Ｂの底面よりも上側の
部分）の大部分が上層配線２０５と接続される。FIG. 10 is a perspective view showing the positional relationship between the via contact 109 and the wiring groove 203 corresponding to the presence / absence of displacement of the third resist pattern 201 with respect to the via contact 109. FIG. 1 shows a case where no displacement of the third resist pattern 201 with respect to the via contact 109 occurs behind the wavy line in FIG.
The position shift of the third resist pattern 201 with respect to the via contact 109 occurs on the front side of the dashed line at 0. That is, when the wiring groove 203A is formed by using the third resist pattern 201 which is not misaligned, the wiring groove 203A having the same width as the diameter of the via contact 109 sandwiches the via contact 109 between both side walls. Formed. Therefore, the wiring groove 20
When the upper layer wiring 205 is formed by embedding a metal film in 3A, the side surface of the via contact 109 (the wiring groove 203A) is formed.
(The portion above the bottom surface of the substrate) is connected to the upper wiring 205. On the other hand, when the wiring groove 203B is formed using the third resist pattern 201 which is misaligned,
The side portion of the via contact 109 by the thickness of the shift dimension 202 (see FIG. 8B) is the wall surface of the wiring groove 203B, that is, the second portion.
In the interlayer insulating film 116 of FIG. Therefore, the wiring groove 203
In the case where the upper wiring 205 is formed by embedding a metal film in B, the side surface of the portion of the via contact 109 that does not bite into the second interlayer insulating film 116, that is, the side surface of the via contact 109 (above the bottom surface of the wiring groove 203B) Is connected to the upper wiring 205.
【００７７】以上に説明したように、第２の実施形態に
よると、第１の実施形態と同様の効果に加えて、ビアコ
ンタクト１０９に対する上層配線形成用マスクパターン
（第３のレジストパターン２０１）の位置ずれの有無に
関わらず、ビアコンタクト１０９と上層配線２０５とを
確実に接続できるので、ビアコンタクト１０９と上層配
線２０５との接続不良を防止することができる。As described above, according to the second embodiment, in addition to the same effects as those of the first embodiment, the mask pattern (third resist pattern 201) for forming the upper layer wiring with respect to the via contact 109 is formed. Regardless of the presence or absence of the displacement, the via contact 109 and the upper wiring 205 can be reliably connected, so that a connection failure between the via contact 109 and the upper wiring 205 can be prevented.
【００７８】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。尚、第３の実施形態にお
いて、第１の実施形態に係る半導体装置と同一の部材に
は同一の符号を付すことにより説明を省略する。(Third Embodiment) Hereinafter, a semiconductor device and a method of manufacturing the same according to a third embodiment of the present invention will be described.
This will be described with reference to the drawings. In the third embodiment, the same members as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００７９】第３の実施形態が第１の実施形態と異なる
点は、第２の層間絶縁膜（図２（ｃ）の第２の層間絶縁
膜１１６参照）の構造である。具体的には、第２の実施
形態においては、異なる方法によって形成された少なく
とも２種類の絶縁層からなる第２の層間絶縁膜を用いて
いる。The third embodiment differs from the first embodiment in the structure of the second interlayer insulating film (see the second interlayer insulating film 116 in FIG. 2C). Specifically, in the second embodiment, a second interlayer insulating film including at least two types of insulating layers formed by different methods is used.
【００８０】また、第３の実施形態に係る半導体装置の
製造方法においては、図２（ｃ）に示す工程（第２の層
間絶縁膜堆積工程）を除いて第１の実施形態と同様の処
理を行なうので、第２の層間絶縁膜堆積工程についての
み図１１（ａ）を参照しながら説明する。但し、図３
（ｂ）に示す第１の実施形態における上層配線形成工程
に代えて、図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）
に示す第２の実施形態における上層配線形成工程を行な
ってもよい。In the method of manufacturing a semiconductor device according to the third embodiment, the same processing as in the first embodiment is performed except for the step shown in FIG. 2C (second interlayer insulating film deposition step). Therefore, only the second interlayer insulating film deposition step will be described with reference to FIG. However, FIG.
8A and 8B and FIGS. 9A and 9B in place of the upper wiring forming step in the first embodiment shown in FIG.
May be performed in the second embodiment shown in FIG.
【００８１】第３の実施形態においては、第２のレジス
トパターン１１０（図２（ｂ）参照）をはく離した後、
図１１（ａ）に示すように、半導体基板１０１の上にス
テップカバレッジが相対的に悪い絶縁膜、例えば平行平
板型プラズマＣＶＤ装置内でシラン／Ｎ2 Ｏ系ガスプラ
ズマを用いて堆積されたプラズマ酸化膜（シリコン酸化
膜）からなる下層膜１１６Ａ（第２の層間絶縁膜１１６
の下層部分）を堆積し、その後、下層膜１１６Ａの上に
埋め込み性能が相対的に良い絶縁膜、例えばハイデンシ
ティプラズマ（ＨＤＰ）装置内で半導体基板１０１にバ
イアス電圧を印加しながら堆積されたプラズマ酸化膜
（シリコン酸化膜）からなる上層膜１１６Ｂ（第２の層
間絶縁膜１１６の上層部分）を順次堆積する。より詳細
には、まず、相対的に幅が狭い第１の配線間スペース１
１４Ａに形成された第１の溝１１５Ａの上部を下層膜１
１６Ａにより実質的に覆いつくした後、相対的に幅が広
い第２の配線間スペース１１４Ｂに形成された第２の溝
１１５Ｂを上層膜１１６Ｂにより埋め込む。In the third embodiment, after removing the second resist pattern 110 (see FIG. 2B),
As shown in FIG. 11A, an insulating film having relatively poor step coverage, for example, a plasma deposited on a semiconductor substrate 101 using a silane / N 2 O-based gas plasma in a parallel plate type plasma CVD apparatus. Lower film 116A (second interlayer insulating film 116) made of an oxide film (silicon oxide film)
Is deposited on the lower film 116A, and thereafter, an insulating film having a relatively good filling performance, for example, a plasma deposited while applying a bias voltage to the semiconductor substrate 101 in a high-density plasma (HDP) device. An upper film 116B (an upper layer portion of the second interlayer insulating film 116) made of an oxide film (silicon oxide film) is sequentially deposited. More specifically, first, the first inter-wiring space 1 having a relatively small width is used.
The upper part of the first groove 115A formed in the lower film 14A is
After being substantially covered with 16A, the second groove 115B formed in the second inter-wiring space 114B having a relatively large width is buried with the upper film 116B.
【００８２】すなわち、第３の実施形態によると、相対
的に幅が狭い第１の配線間スペース１１４Ａに空孔１１
７を確実に形成することができる共に、相対的に幅が広
い第２の配線間スペース１１４Ｂに空孔が形成されるこ
とを確実に防止できる。従って、第１の実施形態におい
て説明したように、第１の配線間スペース１１４Ａを介
して隣接する第１の一対の下層配線１１３の上にそれぞ
れ設けられた各ビアコンタクト１０９を、該第１の一対
の下層配線１１３が延びる方向に互いにオフセットする
ように配置することにより、第１の配線間スペース１１
４Ａに形成される空孔１１７の上端をビアコンタクト１
０９の上面、つまり第２の層間絶縁膜１１６に対するＣ
ＭＰによる研磨ラインよりも低くすることができるの
で、第１の実施形態と同様の効果が確実に得られる。That is, according to the third embodiment, the holes 11 are formed in the first inter-wiring space 114A having a relatively small width.
7 can be reliably formed, and the formation of holes in the second inter-wiring space 114B having a relatively large width can be surely prevented. Accordingly, as described in the first embodiment, each via contact 109 provided on the first pair of lower wirings 113 adjacent via the first inter-wiring space 114A is connected to the first contact. By disposing the pair of lower wirings 113 so as to be offset from each other in the extending direction, the first inter-wiring space 11 is formed.
The upper end of the hole 117 formed in 4A is connected to the via contact 1
09 for the upper surface of the second interlayer insulating film 116,
Since it can be made lower than the polishing line by MP, the same effect as in the first embodiment can be reliably obtained.
【００８３】以下、前記の効果について、第２の層間絶
縁膜１１６としてステップカバレッジが相対的に悪い単
一の絶縁膜のみを用いた場合（第２の比較例）、及び第
２の層間絶縁膜１１６として埋め込み性能が相対的に良
い単一の絶縁膜のみを用いた場合（第３の比較例）と比
較しながら説明する。尚、第２及び第３の比較例におい
て、第３の実施形態に係る半導体装置と同一の部材には
同一の符号を付すことにより説明を省略する。The above effects will be described below with respect to the case where only a single insulating film having relatively poor step coverage is used as the second interlayer insulating film 116 (second comparative example) and the second interlayer insulating film A description will be given in comparison with a case where only a single insulating film having relatively good embedding performance is used as 116 (third comparative example). In the second and third comparative examples, the same members as those of the semiconductor device according to the third embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００８４】図１１（ｂ）は、第２の比較例として、ス
テップカバレッジが相対的に悪い単一の絶縁膜を用いた
第２の層間絶縁膜堆積工程を示す断面図である。FIG. 11B is a cross-sectional view showing a second interlayer insulating film deposition step using a single insulating film having relatively poor step coverage as a second comparative example.
【００８５】第２の比較例においては、第２の層間絶縁
膜１１６として、平行平板型プラズマＣＶＤ装置内でシ
ラン／Ｎ2 Ｏ系ガスプラズマを用いることにより堆積さ
れたプラズマ酸化膜を用いる。このようにすると、図１
１（ｂ）に示すように、相対的に幅が狭い第１の配線間
スペース１１４Ａに第１の空孔１１７Ａが形成されると
共に相対的に幅が広い第２の配線間スペース１１４Ｂに
第２の空孔１１７Ｂが形成される。このとき、第２の配
線間スペース１１４Ｂの幅が広いことに起因して、第２
の空孔１１７Ｂの上端がビアコンタクト１０９の上面を
越えてしまう場合がある。その場合、後の工程で第２の
層間絶縁膜１１６を平坦化してビアコンタクト１０９の
上面を露出させたときに、平坦化された第２の層間絶縁
膜１１６の上面において、第２の空孔１１７Ｂが開口部
を形成する。その結果、平坦化された第２の層間絶縁膜
１１６の上に上層配線形成用の導電膜を形成したとき
に、該導電膜が第２の空孔１１７Ｂに入り込んでしまう
ため、上層配線に断線不良が発生したり、或いは第２の
配線間スペース１１４Ｂを介して隣接する第２の一対の
下層配線１１３が互いに接続されてショート不良が発生
したりする。In the second comparative example, a plasma oxide film deposited by using a silane / N 2 O-based gas plasma in a parallel plate type plasma CVD apparatus is used as the second interlayer insulating film 116. In this case, FIG.
As shown in FIG. 1B, a first hole 117A is formed in the first inter-wiring space 114A having a relatively small width, and a second hole 117A is formed in the second inter-wiring space 114B having a relatively wide width. Hole 117B is formed. At this time, because the width of the second inter-wiring space 114B is large, the second
In some cases, the upper end of the hole 117B may exceed the upper surface of the via contact 109. In that case, when the second interlayer insulating film 116 is planarized in a later step to expose the upper surface of the via contact 109, the second hole is formed in the planarized upper surface of the second interlayer insulating film 116. 117B forms an opening. As a result, when a conductive film for forming an upper wiring is formed on the planarized second interlayer insulating film 116, the conductive film enters the second hole 117B, and the upper wiring is disconnected. A defect may occur, or a short-circuit defect may occur due to the connection of the second pair of lower wirings 113 adjacent to each other via the second inter-wiring space 114B.
【００８６】図１１（ｃ）は、第３の比較例として、埋
め込み性能が相対的に良い単一の絶縁膜を用いた第２の
層間絶縁膜堆積工程を示す断面図である。FIG. 11C is a cross-sectional view showing, as a third comparative example, a second interlayer insulating film deposition step using a single insulating film having relatively good filling performance.
【００８７】第３の比較例においては、第２の層間絶縁
膜１１６として、ハイデンシティプラズマを用いること
により形成されたプラズマ酸化膜を用いる。このように
すると、図１１（ｃ）に示すように、相対的に幅が狭い
第１の配線間スペース１１４Ａに形成された第１の溝１
１５Ａの底面上及び壁面上にも、第２の層間絶縁膜１１
６が堆積されるので、第１の配線間スペース１１４Ａに
形成される空孔１１７の大きさが小さくなって、配線間
における容量低減効果が減少してしまう。一方、相対的
に幅が広い第２の配線間スペース１１４Ｂに形成された
第２の溝１１５Ｂは、第２の層間絶縁膜１１６により完
全に埋め込まれるので、第２の配線間スペース１１４Ｂ
には空孔が形成されない。In the third comparative example, a plasma oxide film formed by using high-density plasma is used as the second interlayer insulating film 116. By doing so, as shown in FIG. 11C, the first groove 1 formed in the first inter-wiring space 114A having a relatively small width is formed.
The second interlayer insulating film 11 is also formed on the bottom surface and the wall surface of 15A.
6, the size of the holes 117 formed in the first inter-wiring space 114A is reduced, and the effect of reducing the capacitance between the wirings is reduced. On the other hand, the second trench 115B formed in the second inter-wiring space 114B having a relatively large width is completely buried by the second interlayer insulating film 116, so that the second inter-wiring space 114B is formed.
No holes are formed in the.
【００８８】尚、第３の実施形態において、下層膜１１
６Ａの膜厚及び上層膜１１６Ｂの膜厚を調整することに
よって、空孔１１７の大きさ又は空孔１１７の上端の高
さを最適化することができる。In the third embodiment, the lower film 11
By adjusting the film thickness of 6A and the film thickness of the upper layer film 116B, the size of the hole 117 or the height of the upper end of the hole 117 can be optimized.
【００８９】また、第３の実施形態において、下層膜１
１６Ａとして、平行平板型プラズマＣＶＤ装置内でシラ
ン／Ｎ2 Ｏ系ガスプラズマを用いて堆積されたプラズマ
酸化膜（シリコン酸化膜）を用いたが、これに代えて、
シランガス、酸素ガス及びアルゴンガスを用いて５ｍｍ
Ｔｏｒｒ（約０．６６５ｐａ）程度の圧力下で堆積され
たシリコン酸化膜等を用いてもよい。In the third embodiment, the lower film 1
As 16A, a plasma oxide film (silicon oxide film) deposited using a silane / N 2 O-based gas plasma in a parallel plate type plasma CVD apparatus was used.
5 mm using silane gas, oxygen gas and argon gas
A silicon oxide film or the like deposited under a pressure of about Torr (about 0.665 pa) may be used.
【００９０】また、第３の実施形態において、上層膜１
１６Ｂとして、ハイデンシティプラズマ装置内で半導体
基板１０１にバイアス電圧を印加しながら堆積されたプ
ラズマ酸化膜を用いたが、これに代えて、ポリアリルエ
ーテル等からなる低誘電率有機塗布膜等を用いてもよ
い。上層膜１１６Ｂとして低誘電率有機塗布膜を用いた
場合には、配線間の容量をより一層低減することができ
る。In the third embodiment, the upper film 1
As 16B, a plasma oxide film deposited while applying a bias voltage to the semiconductor substrate 101 in a high-density plasma apparatus was used. Instead, a low dielectric constant organic coating film made of polyallyl ether or the like was used. You may. When a low dielectric constant organic coating film is used as the upper film 116B, the capacitance between wirings can be further reduced.
【００９１】[0091]
【発明の効果】本発明によると、隣接する一対の下層配
線間の領域に形成される空孔の上端をビアコンタクトの
上面よりも低くすることができるので、該空孔を形成す
るために半導体基板上に形成された層間絶縁膜を平坦化
してビアコンタクトの上面を露出させたときに、平坦化
された層間絶縁膜の上面において空孔が開口部を形成す
ることを防止できる。このため、平坦化された層間絶縁
膜の上に、上層配線形成用の導電膜を形成したときに、
該導電膜が空孔に入り込むことがないので、隣接する一
対の下層配線が互いに接続されてショート不良が発生す
る事態、或いは該一対の下層配線の上にそれぞれ設けら
れた各ビアコンタクトが互いに接続されてショート不良
が発生する事態が阻止される。According to the present invention, the upper end of a hole formed in a region between a pair of adjacent lower-layer wirings can be made lower than the upper surface of the via contact. When the upper surface of the via contact is exposed by flattening the interlayer insulating film formed on the substrate, it is possible to prevent holes from forming an opening in the upper surface of the flattened interlayer insulating film. Therefore, when a conductive film for forming an upper wiring is formed on the flattened interlayer insulating film,
Since the conductive film does not enter the holes, adjacent lower layers are connected to each other to cause a short circuit, or via contacts provided on the pair of lower layers are connected to each other. As a result, a situation in which a short circuit occurs is prevented.
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 1A to 1D are cross-sectional views showing each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 2A to 2C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図３】（ａ）、（ｂ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 3A and 3B are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図４】（ａ）は本発明の第１の実施形態に係る半導体
装置の製造方法の一工程における、下層配線形成用のレ
ジストパターンの位置ずれの有無に対応した該レジスト
パターンとビアコンタクトとの位置関係を示す平面図で
あり、（ｂ）は本発明の第１の実施形態に係る半導体装
置の製造方法の一工程における、下層配線形成用のレジ
ストパターンの位置ずれの有無に対応した下層配線とビ
アコンタクトとの位置関係を示す斜視図である。FIG. 4A is a view showing a step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention, in which a resist pattern for forming a lower layer wiring and a via contact correspond to presence / absence of displacement of the resist pattern; FIG. 3B is a plan view showing the positional relationship of FIG. 3B, and FIG. 4B is a plan view showing a lower layer corresponding to the presence / absence of displacement of a resist pattern for forming a lower layer wiring in one step of the method of manufacturing a semiconductor device according to the first embodiment of the present invention; FIG. 4 is a perspective view illustrating a positional relationship between a wiring and a via contact.
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置における、相対的に幅が狭い配線間スペー
スを介して隣接する一対の下層配線の上にそれぞれ設け
られた各ビアコンタクトの配置の一例を示す平面図であ
る。FIGS. 5A to 5C are respectively provided on a pair of adjacent lower-layer wirings via a relatively narrow wiring space in the semiconductor device according to the first embodiment of the present invention; FIG. 4 is a plan view showing an example of the arrangement of each via contact.
【図６】本発明の第１の実施形態に係る半導体装置おけ
る、最小配置ピッチで隣接する一対の下層配線の上にそ
れぞれ設けられた各ビアコンタクトの配置の一例を示す
平面図である。FIG. 6 is a plan view showing an example of an arrangement of via contacts provided on a pair of adjacent lower layer wirings at a minimum arrangement pitch in the semiconductor device according to the first embodiment of the present invention.
【図７】（ａ）は第１の比較例として、相対的に幅が狭
い配線間スペースを介して隣接する一対の下層配線の上
にそれぞれ設けられた複数のビアコンタクトが密集して
いる様子を示す平面図であり、（ｂ）は（ａ）における
VII−VII 線の断面図である。FIG. 7A is a first comparative example in which a plurality of via contacts provided on a pair of adjacent lower-layer wirings via a relatively narrow wiring space are densely packed; (B) is a plan view showing (a).
It is sectional drawing of the VII-VII line.
【図８】（ａ）、（ｂ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 8A and 8B are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図９】（ａ）、（ｂ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 9A and 9B are cross-sectional views illustrating steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図１０】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程における、上層配線溝形成用のレジス
トパターンの位置ずれの有無に対応した配線溝とビアコ
ンタクトとの位置関係を示す斜視図である。FIG. 10 shows a positional relationship between a wiring groove and a via contact corresponding to the presence or absence of a positional shift of a resist pattern for forming an upper wiring groove in one step of a method of manufacturing a semiconductor device according to a second embodiment of the present invention. FIG.
【図１１】（ａ）は本発明の第３の実施形態に係る半導
体装置の製造方法における第２の層間絶縁膜堆積工程を
示す断面図であり、（ｂ）は第２の比較例としてステッ
プカバレッジが相対的に悪い単一の絶縁膜を用いた第２
の層間絶縁膜堆積工程を示す断面図であり、（ｃ）は第
３の比較例として埋め込み性能が相対的に良い単一の絶
縁膜を用いた第２の層間絶縁膜堆積工程を示す断面図で
ある。FIG. 11A is a cross-sectional view showing a second interlayer insulating film deposition step in the method for manufacturing a semiconductor device according to the third embodiment of the present invention, and FIG. 11B is a step view as a second comparative example. 2nd using a single insulating film with relatively poor coverage
FIG. 9C is a cross-sectional view showing a step of depositing an interlayer insulating film, and FIG. 10C is a cross-sectional view showing a second interlayer insulating film depositing step using a single insulating film having relatively good filling performance as a third comparative example It is.
【図１２】従来の半導体装置の構造を示す断面図であ
る。FIG. 12 is a cross-sectional view illustrating a structure of a conventional semiconductor device.
【図１３】（ａ）、（ｂ）は従来の半導体装置の製造方
法の各工程を示す断面図である。FIGS. 13A and 13B are cross-sectional views showing respective steps of a conventional method for manufacturing a semiconductor device.
【図１４】（ａ）〜（ｃ）は従来の半導体装置の製造方
法の各工程を示す断面図である。FIGS. 14A to 14C are cross-sectional views illustrating respective steps of a conventional method for manufacturing a semiconductor device.
１０１ 半導体基板 １０２ 絶縁膜 １０３ 第１の金属層 １０４ 第１の層間絶縁膜 １０５ 第１のレジストパターン １０６ ビアホール １０７ アドヒージョンレイヤー １０８ タングステン膜 １０９ ビアコンタクト １１０ 第２のレジストパターン １１１ ずれ寸法 １１２ 位置ずれ部分 １１３ 下層配線 １１３Ａ 第２のレジストパターン１１０の位置ずれが
ない場合の下層配線 １１３Ｂ 第２のレジストパターン１１０の位置ずれが
ある場合の下層配線 １１４Ａ 第１の配線間スペース １１４Ｂ 第２の配線間スペース １１５Ａ 第１の溝 １１５Ｂ 第２の溝 １１６ 第２の層間絶縁膜 １１６Ａ 第２の層間絶縁膜の下層膜 １１６Ｂ 第２の層間絶縁膜の上層膜 １１７ 空孔 １１７ａ ビアコンタクト間空孔 １１７Ａ 第１の空孔 １１７Ｂ 第２の空孔 １１８ 上層配線 ２０１ 第３のレジストパターン ２０２ ずれ寸法 ２０３ 配線溝 ２０３Ａ 第３のレジストパターン２０１の位置ずれが
ない場合の配線溝 ２０３Ｂ 第３のレジストパターン２０１の位置ずれが
ある場合の配線溝 ２０４ 第２の金属層 ２０５ 上層配線 Ｌ 下層配線の最小配置ピッチReference Signs List 101 semiconductor substrate 102 insulating film 103 first metal layer 104 first interlayer insulating film 105 first resist pattern 106 via hole 107 adhesion layer 108 tungsten film 109 via contact 110 second resist pattern 111 displacement dimension 112 displacement Part 113 Lower layer wiring 113A Lower layer wiring when there is no displacement of second resist pattern 110 113B Lower layer wiring when there is displacement of second resist pattern 110 114A First inter-wiring space 114B Second inter wiring space 115A First groove 115B Second groove 116 Second interlayer insulating film 116A Lower film of second interlayer insulating film 116B Upper film of second interlayer insulating film 117 Air hole 117a Air hole between via contacts 117A First Hole 117B Second sky 118 Upper layer wiring 201 Third resist pattern 202 Displacement dimension 203 Wiring groove 203A Wiring groove when there is no positional deviation of third resist pattern 201 203B Wiring groove when there is positional deviation of third resist pattern 201 204 Second Metal layer 205 Upper wiring L Minimum wiring pitch of lower wiring
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH10 HH11 JJ18 JJ19 JJ33 KK08 KK11 KK18 PP09 QQ08 QQ09 QQ10 QQ11 QQ31 QQ37 QQ48 QQ49 RR04 RR29 SS01 SS02 SS15 SS21 TT02 XX15 XX31 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference)
Claims (4)
第１の工程と、 前記導電膜の上に第１の層間絶縁膜を堆積する第２の工
程と、 前記第１の層間絶縁膜に複数のビアコンタクトを、それ
ぞれ前記導電膜に達するように形成する第３の工程と、 前記第１の層間絶縁膜に対してエッチバックを行なっ
て、前記複数のビアコンタクトのそれぞれの少なくとも
上面を前記第１の層間絶縁膜から露出させる第４の工程
と、 前記導電膜をパターン化して、パターン化された前記導
電膜からなり、前記複数のビアコンタクトのそれぞれと
接続される複数の下層配線を形成すると共に、前記複数
の下層配線の上面の上に第１の層間絶縁膜を残存させる
第５の工程と、 前記半導体基板の上に第２の層間絶縁膜を堆積する第６
の工程と、 前記第２の層間絶縁膜を平坦化して、前記複数のビアコ
ンタクトのそれぞれを露出させる第７の工程と、 前記第２の層間絶縁膜の上に、前記複数のビアコンタク
トのそれぞれと接続する複数の上層配線を形成する第８
の工程とを備え、 前記第５の工程は、相対的に幅が狭い第１の配線間スペ
ースを介して隣接する第１の一対の下層配線、及び相対
的に幅が広い第２の配線間スペースを介して隣接する第
２の一対の下層配線を形成する工程を含み、 前記第６の工程は、前記第１の配線間スペースに空孔が
形成されるように第２の層間絶縁膜を堆積する工程を含
み、 前記第３の工程は、前記複数のビアコンタクトのうち、
前記第１の一対の下層配線の上にそれぞれ設けられる各
ビアコンタクトを、前記第１の一対の下層配線が延びる
方向に互いにオフセットするように配置する工程を含む
ことを特徴とする半導体装置の製造方法。A first step of depositing a conductive film on the insulating film on the substrate; a second step of depositing a first interlayer insulating film on the conductive film; A third step of forming a plurality of via contacts in the insulating film so as to reach the conductive film, and performing etch-back on the first interlayer insulating film to form at least each of the plurality of via contacts. A fourth step of exposing an upper surface from the first interlayer insulating film; and patterning the conductive film to form a plurality of lower layers made of the patterned conductive film and connected to each of the plurality of via contacts. A fifth step of forming a wiring and leaving a first interlayer insulating film on the upper surface of the plurality of lower wirings; and a sixth step of depositing a second interlayer insulating film on the semiconductor substrate
A step of flattening the second interlayer insulating film to expose each of the plurality of via contacts; and a step of forming a plurality of via contacts on the second interlayer insulating film, respectively. 8th forming a plurality of upper wirings connected to
Wherein the fifth step is performed between a first pair of lower-layer wirings adjacent to each other via a first wiring space having a relatively small width and a second wiring having a relatively wide width. Forming a second pair of lower-layer wirings adjacent to each other via a space, wherein the sixth step includes forming a second interlayer insulating film so that a hole is formed in the space between the first wirings. A step of depositing, wherein the third step includes:
Manufacturing a semiconductor device, comprising: arranging via contacts provided on the first pair of lower wirings so as to be offset from each other in a direction in which the first pair of lower wirings extend. Method.
を形成した後、前記絶縁膜の上部における前記第１の配
線間スペースの下側の領域を除去する工程を含むことを
特徴とする請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein the fifth step includes, after forming the plurality of lower-layer wirings, removing a region below the first inter-wiring space above the insulating film. The method for manufacturing a semiconductor device according to claim 1.
下層配線と、 前記複数の下層配線の上面の上に形成された第１の層間
絶縁膜と、 前記第１の層間絶縁膜の上を含む前記絶縁膜の上に形成
された第２の層間絶縁膜と、 前記第２の層間絶縁膜の上に形成された複数の上層配線
と、 前記複数の下層配線と前記複数の上層配線とを接続する
ように形成された複数のビアコンタクトとを備え、 前記複数の下層配線は、相対的に幅が狭い第１の配線間
スペースを介して隣接する第１の一対の下層配線、及び
相対的に幅が広い第２の配線間スペースを介して隣接す
る第２の一対の下層配線を有し、 前記第２の層間絶縁膜は、前記第１の配線間スペースに
空孔が形成されるように堆積され、 前記複数のビアコンタクトは、それぞれその上部が前記
第１の層間絶縁膜の上面から突出し、 前記複数のビアコンタクトのうち、前記第１の一対の下
層配線の上にそれぞれ設けられている各ビアコンタクト
は、前記第１の一対の下層配線が延びる方向に互いにオ
フセットするように配置されていることを特徴とする半
導体装置。3. A plurality of lower wirings formed on an insulating film on a substrate, a first interlayer insulating film formed on an upper surface of the plurality of lower wirings, and the first interlayer insulating film A second interlayer insulating film formed on the insulating film including: a plurality of upper wirings formed on the second interlayer insulating film; a plurality of lower wirings; and the plurality of upper layers A plurality of via contacts formed so as to connect to a wiring, wherein the plurality of lower wirings are a first pair of lower wirings adjacent to each other via a first wiring space having a relatively small width; And a second pair of lower wiring layers adjacent to each other via a second wiring space having a relatively large width, wherein the second interlayer insulating film has a hole formed in the first wiring space. The plurality of via contacts are each formed with the upper portion thereof being the Protruding from the upper surface of the interlayer insulating film, wherein each of the plurality of via contacts provided on the first pair of lower wirings extends in a direction in which the first pair of lower wirings extends. A semiconductor device characterized by being arranged so as to be offset from each other.
１の配線間スペースの下側の領域が除去されていること
を特徴とする請求項１に記載の半導体装置。4. The semiconductor device according to claim 1, wherein a region of the insulating film above and below the first inter-wiring space is removed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34206499A JP2001160591A (en) | 1999-12-01 | 1999-12-01 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34206499A JP2001160591A (en) | 1999-12-01 | 1999-12-01 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001160591A true JP2001160591A (en) | 2001-06-12 |
Family
ID=18350887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34206499A Withdrawn JP2001160591A (en) | 1999-12-01 | 1999-12-01 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001160591A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8158446B2 (en) | 2008-07-07 | 2012-04-17 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8405224B2 (en) | 2009-05-19 | 2013-03-26 | Panasonic Corporation | Semiconductor device comprising multilayer interconnect structure with overlapping vias |
-
1999
- 1999-12-01 JP JP34206499A patent/JP2001160591A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8158446B2 (en) | 2008-07-07 | 2012-04-17 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8487305B2 (en) | 2008-07-07 | 2013-07-16 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8405224B2 (en) | 2009-05-19 | 2013-03-26 | Panasonic Corporation | Semiconductor device comprising multilayer interconnect structure with overlapping vias |
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