JP2001153925A - Input buffer circuit - Google Patents
Input buffer circuitInfo
- Publication number
- JP2001153925A JP2001153925A JP33403599A JP33403599A JP2001153925A JP 2001153925 A JP2001153925 A JP 2001153925A JP 33403599 A JP33403599 A JP 33403599A JP 33403599 A JP33403599 A JP 33403599A JP 2001153925 A JP2001153925 A JP 2001153925A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input buffer
- input
- external terminal
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多数の外部接続用
端子を必要とする高精度、多機能ＬＳＩの入力信号端子
部の回路設計に関し、特に、内部回路と共にテスト用回
路を有する半導体集積回路の入力バッファ回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit design of an input signal terminal portion of a high-precision, multifunctional LSI requiring a large number of external connection terminals, and more particularly, to a semiconductor integrated circuit having a test circuit together with an internal circuit. Of the input buffer circuit of FIG.
【０００２】[0002]
【従来の技術】近年、ＬＳＩの多機能化、高集積化に伴
い、各ＬＳＩのピン数は増加傾向にある。しかし、コス
ト効率、小型化を考える上では、必要最小限のピン数に
留めておくことが望ましい。2. Description of the Related Art In recent years, the number of pins of each LSI has been increasing with the increase in the number of functions and the integration of the LSI. However, in consideration of cost efficiency and miniaturization, it is desirable to keep the number of pins to the minimum necessary.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、現状
は、高精度、多機能ＬＳＩをテストするためには、実使
用上では用いないテスト専用ピンが設定される場合が多
く、ピン数増大の原因にもなっている。However, at present, in order to test a high-precision, multi-functional LSI, a test-dedicated pin that is not used in actual use is often set, which causes an increase in the number of pins. Has also become.
【０００４】本発明の主な目的は、高精度、多機能ＬＳ
Ｉを設計するにあたって電流源接続をするようなテスト
入力端子を必要とする場合、余分な端子を増やさず、ピ
ン数の増加を防ぐ方法を提供することにある。The main object of the present invention is to provide a high-precision, multi-function LS
When a test input terminal for connecting a current source is required for designing I, it is an object of the present invention to provide a method for preventing an increase in the number of pins without increasing an extra terminal.
【０００５】[0005]
【課題を解決するための手段】本発明の入力バッファ回
路は、内部回路及びテスト用回路を含み、かつ、少なく
とも前記内部回路に対応する外部端子を有する半導体集
積回路を用意し、前記半導体集積回路には、前記外部端
子から前記内部回路にデジタル信号を入力するために前
記外部端子と前記内部回路との間に挿入される入力バッ
ファ回路が含まれており、前記外部端子に入力デジタル
信号が印加されるときは、前記入力バッファ回路が前記
内部回路に前記入力デジタル信号に応じたデジタル信号
を入力し、前記外部端子に前記テスト用回路に対するテ
スト電流を流すときは、前記入力バッファ回路の出力は
デジタル信号レベルのうちのいずれか一方の信号レベル
にクランプされ、かつ、前記テスト電流は前記半導体集
積回路内にあって前記外部端子に接続されたカレントミ
ラー回路を駆動して前記テスト用回路に前記テスト電流
に概略等しい電流を流すことを特徴とし、前記入力バッ
ファ回路は、第１の適用形態として、一種類の入力バッ
ファにより構成され、前記一種類の入力バッファは、前
記カレントミラー回路のミラー源側を構成するＰチャネ
ルＭＯＳトランジスタと接続されており、前記入力バッ
ファの入力側に前記ＰチャネルＭＯＳトランジスタのソ
ースが接続され、前記入力バッファの出力側に前記Ｐチ
ャネルＭＯＳトランジスタのゲートが接続され、第２の
適用形態として、二種類の入力バッファにより構成さ
れ、前記二種類の入力バッファは、高スレッショルド入
力バッファ及び低スレッショルド入力バッファからな
り、前記高スレッショルド入力バッファ及び前記低スレ
ッショルド入力バッファは共に前記外部端子に接続さ
れ、前記低スレッショルド入力バッファの出力は前記内
部回路に接続され、前記高スレッショルド入力バッファ
は前記カレントミラー回路のミラー源側を構成するＰチ
ャネルＭＯＳトランジスタと接続されており、前記高ス
レッショルド入力バッファの入力側に前記ＰチャネルＭ
ＯＳトランジスタのソースが接続され、前記高スレッシ
ョルド入力バッファの出力側に前記ＰチャネルＭＯＳト
ランジスタのゲートが接続される、というものである。An input buffer circuit according to the present invention comprises a semiconductor integrated circuit including an internal circuit and a test circuit, and having at least an external terminal corresponding to the internal circuit. Includes an input buffer circuit inserted between the external terminal and the internal circuit for inputting a digital signal from the external terminal to the internal circuit, and an input digital signal is applied to the external terminal. When the input buffer circuit inputs a digital signal corresponding to the input digital signal to the internal circuit and supplies a test current to the test circuit to the external terminal, the output of the input buffer circuit is The test current is clamped to one of the digital signal levels and the test current is within the semiconductor integrated circuit; A current mirror circuit connected to the external terminal is driven to supply a current substantially equal to the test current to the test circuit, and the input buffer circuit has one type of input circuit as a first application mode. A buffer, wherein the one type of input buffer is connected to a P-channel MOS transistor forming a mirror source side of the current mirror circuit, and a source of the P-channel MOS transistor is connected to an input side of the input buffer. The gate of the P-channel MOS transistor is connected to the output side of the input buffer. As a second application, the input buffer is constituted by two types of input buffers. The two types of input buffers are a high threshold input buffer and a low threshold A high threshold input buffer comprising a threshold input buffer; And the low threshold input buffer are both connected to the external terminal, the output of the low threshold input buffer is connected to the internal circuit, and the high threshold input buffer is a P-channel MOS Transistor, and the P-channel M is connected to the input side of the high threshold input buffer.
The source of the OS transistor is connected, and the gate of the P-channel MOS transistor is connected to the output side of the high threshold input buffer.
【０００６】又、以上の入力バッファ回路において、前
記カレントミラー回路は、前記ＰチャネルＭＯＳトラン
ジスタと、前記ＰチャネルＭＯＳトランジスタのドレイ
ンに接続されるダイオードと、前記ダイオードのカソー
ドに直列接続されるコレクタ・ベースショートの第１Ｎ
ＰＮバイポーラトランジスタと、前記第１ＮＰＮバイポ
ーラトランジスタとベース・エミッタを共通とする第２
ＮＰＮバイポーラトランジスタとを含んで構成されてお
り、前記第２ＮＰＮバイポーラトランジスタのコレクタ
側が前記テスト用回路に接続される。In the above input buffer circuit, the current mirror circuit includes the P-channel MOS transistor, a diode connected to a drain of the P-channel MOS transistor, and a collector connected in series to a cathode of the diode. 1st N of base short
A second PN bipolar transistor having a common base and emitter with the first NPN bipolar transistor;
An NPN bipolar transistor, and a collector side of the second NPN bipolar transistor is connected to the test circuit.
【０００７】[0007]
【発明の実施の形態】発明の実施形態を説明する前に、
本発明の特徴について簡記しておく。DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing an embodiment of the present invention,
The features of the present invention will be briefly described.
【０００８】本発明の特徴は、半導体集積回路に使用す
る入力バッファ部において、適当なＰチャネルＭＯＳト
ランジスタ、ダイオード、更にバイポーラトランジスタ
で構成されるカレントミラー回路からなる回路を配置す
ることにより、通常のデジタル入力バッファを有する入
力ピンとテスト用電流供給ピンを兼用させ、使用するピ
ン数を削減可能とするものである。A feature of the present invention is that, in an input buffer section used for a semiconductor integrated circuit, a circuit composed of a current mirror circuit composed of an appropriate P-channel MOS transistor, a diode, and a bipolar transistor is arranged, so that an ordinary buffer is provided. An input pin having a digital input buffer is also used as a test current supply pin, and the number of pins used can be reduced.
【０００９】図１に、本発明による通常の入力バッファ
にＰチャネルＭＯＳトランジスタと２段のダイオード及
びカレントミラー回路を付け加えた回路図を示す。FIG. 1 is a circuit diagram in which a P-channel MOS transistor, a two-stage diode, and a current mirror circuit are added to a normal input buffer according to the present invention.
【００１０】この入力バッファ回路構成によれば、図２
のように、入力バッファ１０を介して内部回路３にデジ
タル信号を入力する通常の動作モードに加え、これと同
一のピンに外部の電流源を接続した場合、図３のよう
に、ＰチャネルＭＯＳトランジスタ１１及びダイオード
１２、１３を介して、カレントミラー回路に電流が印加
され、テスト用回路４に電流を供給することができる。According to this input buffer circuit configuration, FIG.
In addition to the normal operation mode in which a digital signal is input to the internal circuit 3 via the input buffer 10 as shown in FIG. 3, when an external current source is connected to the same pin, as shown in FIG. A current is applied to the current mirror circuit via the transistor 11 and the diodes 12 and 13, so that the current can be supplied to the test circuit 4.
【００１１】図３に示す電流源接続時には、外部接続さ
れた外部端子２から入力バッファ１０を介して内部回路
３にはＬレベル信号が安定して入力されるため誤動作を
起こすことはない。また、図２に示す通常動作時には、
入力バッファ１０に外部端子２からＬ／Ｈレベル信号の
入力を行うので、テスト用回路４を動作させる様な電流
が流れることはない。When the current source shown in FIG. 3 is connected, an L level signal is stably input from the externally connected external terminal 2 to the internal circuit 3 via the input buffer 10, so that no malfunction occurs. In the normal operation shown in FIG.
Since the L / H level signal is input from the external terminal 2 to the input buffer 10, a current for operating the test circuit 4 does not flow.
【００１２】従って、ピン数を増やすことなくデジタル
入力ピンをテスト回路用電流供給ピンとして兼用するこ
とができるという効果が得られる。Therefore, an effect is obtained that the digital input pin can be used also as the current supply pin for the test circuit without increasing the number of pins.
【００１３】次に、本発明の第１の実施形態について図
１〜３を参照して、さらに詳細に説明する。図１は、第
１の実施形態の入力バッファ回路１と外部端子２、内部
回路３、テスト用回路４との接続関係を示している。Next, a first embodiment of the present invention will be described in more detail with reference to FIGS. FIG. 1 shows a connection relationship between an input buffer circuit 1 according to the first embodiment, an external terminal 2, an internal circuit 3, and a test circuit 4.
【００１４】図２に示すように、通常動作時には、入力
バッファ１０は外部端子２からのＬ／Ｈ信号を受け、内
部回路３に同相信号を入力する。また、外部端子２には
ＰチャネルＭＯＳトランジスタ１１のソースも接続され
ており、そのドレイン側からダイオード１２、１３を介
して、エミッタが共通に接地５に接続されたバイポーラ
トランジスタ１４、１５で形成されるカレントミラー回
路へと繋がっている。As shown in FIG. 2, during normal operation, input buffer 10 receives an L / H signal from external terminal 2 and inputs an in-phase signal to internal circuit 3. The source of the P-channel MOS transistor 11 is also connected to the external terminal 2, and is formed by bipolar transistors 14 and 15 whose emitters are commonly connected to the ground 5 via the diodes 12 and 13 from the drain side. Connected to the current mirror circuit.
【００１５】図３に示すように、外部端子２に電流源電
源８に電流テスト用の電流源７が接続された場合、入力
電流はこのＰチャネルＭＯＳトランジスタ１１，ダイオ
ード１２、１３を通って、トランジスタ１４及び１５が
駆動され、テスト用回路４に電流が供給される。As shown in FIG. 3, when an external terminal 2 is connected to a current source power supply 8 and a current source 7 for current test, an input current passes through the P-channel MOS transistor 11, diodes 12 and 13, The transistors 14 and 15 are driven, and a current is supplied to the test circuit 4.
【００１６】以下、本実施形態の動作につき説明する。
図２は、外部端子２へ通常使用時のＬ／Ｈ信号を入力す
る場合、回路電源６３に接続されたＰチャネルＭＯＳト
ランジスタ６１及びＮチャネルＭＯＳトランジスタ６２
で構成するＣＭＯＳと入力回路内バッファ６０からなる
外部入力回路６を接続したときの例である。The operation of this embodiment will be described below.
FIG. 2 shows a P-channel MOS transistor 61 and an N-channel MOS transistor 62 connected to a circuit power supply 63 when a normal use L / H signal is input to the external terminal 2.
This is an example when the CMOS and the external input circuit 6 including the buffer 60 in the input circuit are connected.
【００１７】外部入力回路６からのＬ／Ｈ信号によるＰ
チャネルＭＯＳトランジスタ１１への電流の流入はほと
んど無く、テスト用回路４に電流は供給されない。従っ
てＬ／Ｈの信号は、入力バッファ１０を通して、内部回
路３にだけ入力される。P due to the L / H signal from the external input circuit 6
Almost no current flows into the channel MOS transistor 11, and no current is supplied to the test circuit 4. Therefore, the L / H signal is input only to the internal circuit 3 through the input buffer 10.
【００１８】一方、図３は外部端子２に外部の電流源７
を接続した場合の例である。FIG. 3 shows an external terminal 2 connected to an external current source 7.
It is an example in the case of connecting.
【００１９】外部端子２から印加された電流は、Ｐチャ
ネルＭＯＳトランジスタ１１のソース／ドレイン間、ダ
イオード１２、１３及びバイポーラトランジスタ１４の
コレクタ／エミッタ間を流れる。この時、バイポーラト
ランジスタ１４、１５はカレントミラー回路を形成して
いることから、１５のコレクタ／エミッタ間にもほぼ同
じ電流が流れることとなり、テスト用回路４にこの電流
が供給される。The current applied from the external terminal 2 flows between the source / drain of the P-channel MOS transistor 11, and between the collectors / emitters of the diodes 12, 13 and the bipolar transistor 14. At this time, since the bipolar transistors 14 and 15 form a current mirror circuit, substantially the same current flows between the collector and the emitter of the transistor 15, and this current is supplied to the test circuit 4.
【００２０】この時、ＰチャネルＭＯＳトランジスタ１
１のゲートは低電位となり、内部回路３への入力はＬレ
ベルに固定される。尚、ダイオード１２、１３はＰチャ
ネルＭＯＳトランジスタ１１を非飽和領域で動作させる
上で、そのドレイン電位を一定レベル以上とするための
働きがある。At this time, the P-channel MOS transistor 1
The gate of 1 becomes low potential, and the input to the internal circuit 3 is fixed at L level. Note that the diodes 12 and 13 have a function of setting the drain potential of the P-channel MOS transistor 11 to a predetermined level or more in operating the P-channel MOS transistor 11 in an unsaturated region.
【００２１】本発明を使用すれば、カレントミラー回路
のような簡単な回路を追加することにより、通常のデジ
タル入力ピンと、テスト用電流源の接続ピンを兼用する
ことが出来る。また、通常使用時にはテスト用回路へ余
分な電流が流れることがなく、逆にテスト回路への電流
供給時には通常内部回路への入力信号は固定されるた
め、誤動作を防ぐことが出来る。更に、通常使用時とテ
スト使用時の切り替えは外部端子への入力のみに依存し
ており、切り替えのための特別な入力信号や別の端子を
必要としない効果もある。According to the present invention, by adding a simple circuit such as a current mirror circuit, it is possible to use both a normal digital input pin and a connection pin of a test current source. In addition, during normal use, no extra current flows to the test circuit, and conversely, when current is supplied to the test circuit, the input signal to the internal circuit is normally fixed, so that malfunction can be prevented. Further, the switching between the normal use and the test use depends only on the input to the external terminal, and there is an effect that a special input signal for switching and another terminal are not required.
【００２２】次に、本発明の第２の実施形態について図
４を参照して説明する。図４は、スレッショルド電圧の
異なる２種類の入力バッファを有する入力バッファ回路
２１を用いることによって、電流源を接続するテスト時
の内部回路２３への入力をＨレベルに固定できる例であ
る。Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 4 shows an example in which the input to the internal circuit 23 at the time of the test for connecting the current source can be fixed at the H level by using the input buffer circuit 21 having two types of input buffers having different threshold voltages.
【００２３】図４において、入力バッファ３０のスレッ
ショルド電圧Ｖth30は、入力バッファ４０のスレッショ
ルド電圧Ｖth40よりも低くなる様に設定する。これは入
力バッファ３０及び４０を形成する内部トランジスタの
ディメンジョン比を適当に選択することにより可能であ
る。[0023] In FIG. 4, the threshold voltage V Th30 of the input buffer 30 is set so as to be lower than the threshold voltage V Th40 of the input buffer 40. This is possible by appropriately selecting the dimension ratio of the internal transistors forming the input buffers 30 and 40.
【００２４】電流源電源２８に繋がる電流源２７を外部
端子２２に接続した場合、外部端子に印加される電圧Ｖ
22が、Ｖth30＜Ｖ22＜Ｖth40の関係が成立する電圧であ
るとすると、入力バッファ４０の出力は（この場合、Ｐ
チャネルＭＯＳトランジスタ３１のゲート以外には接続
されないとする）ＬレベルでＰチャネルＭＯＳトランジ
スタ３１のソース／ドレイン間に電流が流れ、ダイオー
ド３２、３３、バイポーラトランジスタ３４、３５を通
してテスト用回路２４に電流を流すことができる。この
時、入力バッファ３０の出力はＨレベルで固定となる。
このように、本実施形態では、電流源接続時の内部回路
への入力をＨレベル固定にするという効果が得られる。When the current source 27 connected to the current source power supply 28 is connected to the external terminal 22, the voltage V applied to the external terminal
Assuming that 22 is a voltage that satisfies the relationship of V th30 <V 22 <V th40 , the output of the input buffer 40 is (in this case, P
A current flows between the source and the drain of the P-channel MOS transistor 31 at the L level at the L level, and the current flows to the test circuit 24 through the diodes 32 and 33 and the bipolar transistors 34 and 35. Can be shed. At this time, the output of the input buffer 30 is fixed at the H level.
As described above, in the present embodiment, an effect is obtained that the input to the internal circuit when the current source is connected is fixed at the H level.
【００２５】[0025]
【発明の効果】以上説明したように、本発明の入力バッ
ファ回路構成によれば、入力バッファが導出される外部
端子にカレントミラー回路のような簡単な回路を追加す
ることにより、通常のデジタル入力ピンと、テスト用電
流源の接続ピンを兼用することが出来る。また、通常使
用時にはテスト用回路へ余分な電流が流れることがな
く、逆にテスト用回路への電流供給時には通常内部回路
への入力信号は固定されるため、誤動作を防ぐことが出
来る。更に、通常使用時とテスト使用時の切り替えは外
部端子への入力のみに依存しており、切り替えのための
特別な入力信号や別の端子を必要としない効果もある。As described above, according to the configuration of the input buffer circuit of the present invention, a simple circuit such as a current mirror circuit is added to the external terminal from which the input buffer is derived, so that the normal digital input can be achieved. The pin and the connection pin of the test current source can be shared. In addition, during normal use, no extra current flows to the test circuit. Conversely, when current is supplied to the test circuit, the input signal to the internal circuit is normally fixed, so that malfunction can be prevented. Further, the switching between the normal use and the test use depends only on the input to the external terminal, and there is an effect that a special input signal for switching and another terminal are not required.
【図１】本発明の第１の実施形態による入力バッファ回
路を示すブロック図である。FIG. 1 is a block diagram showing an input buffer circuit according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態の通常動作時の接続状
態を示すブロック図である。FIG. 2 is a block diagram illustrating a connection state during a normal operation of the first embodiment of the present invention.
【図３】本発明の第１の実施形態のテスト用回路への電
流供給時の接続状態を示すブロック図である。FIG. 3 is a block diagram showing a connection state at the time of supplying a current to the test circuit according to the first embodiment of the present invention.
【図４】本発明の第２の実施形態のテスト用回路への電
流供給時の接続状態を示すブロック図である。FIG. 4 is a block diagram illustrating a connection state when supplying a current to a test circuit according to a second embodiment of the present invention.
１、２１ 入力バッファ回路 ２、２２ 外部端子 ３、２３ 内部回路 ４、２４ テスト用回路 ５、２５ 接地 ６ 外部入力回路 ７、２７ 電流源 ８、２８ 電流源電源 １０、３０、４０ 入力バッファ １１、３１、６１ ＰチャネルＭＯＳトランジスタ １２、１３、３２、３３ ダイオード １４、１５、３４、３５ バイポーラトランジスタ ６０ 入力回路内バッファ ６２ ＮチャネルＭＯＳトランジスタ ６３ 回路電源 1, 21 input buffer circuit 2, 22 external terminal 3, 23 internal circuit 4, 24 test circuit 5, 25 ground 6 external input circuit 7, 27 current source 8, 28 current source power supply 10, 30, 40 input buffer 11, 31, 61 P-channel MOS transistor 12, 13, 32, 33 Diode 14, 15, 34, 35 Bipolar transistor 60 Buffer in input circuit 62 N-channel MOS transistor 63 Circuit power supply
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA00 AB02 AH07 AK11 AK14 AK15 AL00 5F038 BE01 BH04 BH05 BH06 BH07 BH19 DF01 DT02 EZ20 5J056 AA01 BB53 BB60 CC02 DD02 DD13 DD35 DD37 DD55 EE07 FF08 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2G032 AA00 AB02 AH07 AK11 AK14 AK15 AL00 5F038 BE01 BH04 BH05 BH06 BH07 BH19 DF01 DT02 EZ20 5J056 AA01 BB53 BB60 CC02 DD02 DD13 DD35 DD37 DD55 EE07 FF08
Claims (6)
つ、少なくとも前記内部回路に対応する外部端子を有す
る半導体集積回路を用意し、前記半導体集積回路には、
前記外部端子から前記内部回路にデジタル信号を入力す
るために前記外部端子と前記内部回路との間に挿入され
る入力バッファ回路が含まれており、前記外部端子に入
力デジタル信号が印加されるときは、前記入力バッファ
回路が前記内部回路に前記入力デジタル信号に応じたデ
ジタル信号を入力し、前記外部端子に前記テスト用回路
に対するテスト電流を流すときは、前記入力バッファ回
路の出力はデジタル信号レベルのうちのいずれか一方の
信号レベルにクランプされ、かつ、前記テスト電流は前
記半導体集積回路内にあって前記外部端子に接続された
カレントミラー回路を駆動して前記テスト用回路に前記
テスト電流に概略等しい電流を流すことを特徴とする入
力バッファ回路。1. A semiconductor integrated circuit including an internal circuit and a test circuit, and having at least an external terminal corresponding to the internal circuit is prepared.
An input buffer circuit inserted between the external terminal and the internal circuit for inputting a digital signal from the external terminal to the internal circuit is included, and when an input digital signal is applied to the external terminal When the input buffer circuit inputs a digital signal corresponding to the input digital signal to the internal circuit and supplies a test current to the test circuit to the external terminal, the output of the input buffer circuit is a digital signal level. And the test current is supplied to the test circuit in the semiconductor integrated circuit and drives a current mirror circuit connected to the external terminal. An input buffer circuit characterized by flowing substantially equal currents.
バッファにより構成される請求項１記載の入力バッファ
回路。2. The input buffer circuit according to claim 1, wherein said input buffer circuit comprises one kind of input buffer.
ントミラー回路のミラー源側を構成するＰチャネルＭＯ
Ｓトランジスタと接続されており、前記入力バッファの
入力側に前記ＰチャネルＭＯＳトランジスタのソースが
接続され、前記入力バッファの出力側に前記Ｐチャネル
ＭＯＳトランジスタのゲートが接続される請求項２記載
の入力バッファ回路。3. The one-input buffer is a P-channel MO constituting a mirror source side of the current mirror circuit.
3. The input according to claim 2, wherein the input is connected to an S transistor, a source of the P-channel MOS transistor is connected to an input side of the input buffer, and a gate of the P-channel MOS transistor is connected to an output side of the input buffer. Buffer circuit.
バッファにより構成され、前記二種類の入力バッファ
は、高スレッショルド入力バッファ及び低スレッショル
ド入力バッファからなる請求項１記載の入力バッファ回
路。4. The input buffer circuit according to claim 1, wherein said input buffer circuit comprises two types of input buffers, and said two types of input buffers comprise a high threshold input buffer and a low threshold input buffer.
前記低スレッショルド入力バッファは共に前記外部端子
に接続され、前記低スレッショルド入力バッファの出力
は前記内部回路に接続され、前記高スレッショルド入力
バッファは前記カレントミラー回路のミラー源側を構成
するＰチャネルＭＯＳトランジスタと接続されており、
前記高スレッショルド入力バッファの入力側に前記Ｐチ
ャネルＭＯＳトランジスタのソースが接続され、前記高
スレッショルド入力バッファの出力側に前記Ｐチャネル
ＭＯＳトランジスタのゲートが接続される請求項４記載
の入力バッファ回路。5. The high-threshold input buffer and the low-threshold input buffer are both connected to the external terminal, the output of the low-threshold input buffer is connected to the internal circuit, and the high-threshold input buffer is connected to the current mirror circuit. Is connected to a P-channel MOS transistor constituting the mirror source side of
5. The input buffer circuit according to claim 4, wherein a source of said P-channel MOS transistor is connected to an input side of said high threshold input buffer, and a gate of said P-channel MOS transistor is connected to an output side of said high threshold input buffer.
ネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトラ
ンジスタのドレインに接続されるダイオードと、前記ダ
イオードのカソードに直列接続されるコレクタ・ベース
ショートの第１ＮＰＮバイポーラトランジスタと、前記
第１ＮＰＮバイポーラトランジスタとベース・エミッタ
を共通とする第２ＮＰＮバイポーラトランジスタとを含
んで構成されており、前記第２ＮＰＮバイポーラトラン
ジスタのコレクタ側が前記テスト用回路に接続される請
求項３又は５記載の入力バッファ回路。6. The current mirror circuit includes a P-channel MOS transistor, a diode connected to a drain of the P-channel MOS transistor, and a collector-base shorted first NPN bipolar transistor connected in series to a cathode of the diode. 6. The test circuit according to claim 3, further comprising: a first NPN bipolar transistor and a second NPN bipolar transistor having a common base and emitter. The collector of the second NPN bipolar transistor is connected to the test circuit. Input buffer circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33403599A JP3413445B2 (en) | 1999-11-25 | 1999-11-25 | Input buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33403599A JP3413445B2 (en) | 1999-11-25 | 1999-11-25 | Input buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001153925A true JP2001153925A (en) | 2001-06-08 |
| JP3413445B2 JP3413445B2 (en) | 2003-06-03 |
Family
ID=18272784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33403599A Expired - Fee Related JP3413445B2 (en) | 1999-11-25 | 1999-11-25 | Input buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3413445B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003004808A (en) * | 2001-06-19 | 2003-01-08 | Nec Corp | Semiconductor device and method of testing the same |
| JP2011179847A (en) * | 2010-02-26 | 2011-09-15 | Renesas Electronics Corp | Test circuit |
| US10446482B2 (en) | 2016-04-27 | 2019-10-15 | Semiconductor Components Industries, Llc | Packaged semiconductor devices with multi-use input contacts and related methods |
-
1999
- 1999-11-25 JP JP33403599A patent/JP3413445B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003004808A (en) * | 2001-06-19 | 2003-01-08 | Nec Corp | Semiconductor device and method of testing the same |
| JP2011179847A (en) * | 2010-02-26 | 2011-09-15 | Renesas Electronics Corp | Test circuit |
| US10446482B2 (en) | 2016-04-27 | 2019-10-15 | Semiconductor Components Industries, Llc | Packaged semiconductor devices with multi-use input contacts and related methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3413445B2 (en) | 2003-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7088167B2 (en) | Level conversion for use in semiconductor device | |
| JPH0436606B2 (en) | ||
| US6577163B1 (en) | Configurable PCI clamp or high voltage tolerant I/O circuit | |
| EP0622903A2 (en) | Input buffer circuit having sleep mode and bus hold function | |
| KR100241201B1 (en) | Bus hold circuit | |
| KR0138949B1 (en) | Semiconductor device having cmos circuit and bipolar circuit mixed | |
| JPH06326582A (en) | Electronic circuit with bicmos driving circuit | |
| JP3413445B2 (en) | Input buffer circuit | |
| JPH09116415A (en) | Output circuit | |
| JP4176152B2 (en) | Voltage divider circuit | |
| US5631580A (en) | BICMOS ECL-CMOS level converter | |
| EP0452919A2 (en) | Bi-MOS semiconductor integrated circuit | |
| JPH0738414A (en) | Integrated logic circuit including single end input logic gate | |
| EP0326952A2 (en) | Bipolar-CMOS interface circuit | |
| US5276362A (en) | BiCMOS TTL to CMOS level translator | |
| JPH11317652A (en) | Output circuit | |
| JP2590681B2 (en) | Semiconductor logic circuit device | |
| JPH1028045A (en) | Mos transistor circuit | |
| JP2743729B2 (en) | ECL level output circuit, ECL / DCFL level conversion input circuit, and semiconductor integrated circuit device | |
| KR0147455B1 (en) | A semiconductor logic circuit | |
| JPH098638A (en) | Cmos input/output buffer circuit | |
| JPH088720A (en) | Tri-state buffer | |
| JP4813910B2 (en) | Interface circuit | |
| JPH05152530A (en) | Semiconductor integrated circuit | |
| JP4658360B2 (en) | Output buffer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080404 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |