JP2001148561A - 配線基板の製造方法 - Google Patents

配線基板の製造方法

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wiring layer
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範征 清水
Koichi Nakahara
光一 中原
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Abstract

(57)【要約】 【課題】メタライズ配線層と銅めっき層との間に空隙が
形成されて密着強度が弱く、銅めっき層に熱が作用した
時、フクレ等の不具合が生じる。 【解決手段】絶縁基体１の表面に形成されたタングステ
ン、モリブデン、マンガンの少なくとも１種を主成分と
するメタライズ配線層２の露出表面にパラジウム活性を
施し、次に前記パラジウム活性を施したメタライズ配線
層２の露出表面に、次亜リン酸塩を還元剤として使用す
るリン系無電解銅めっき液により１次銅めっき層６を被
着形成し、最後に前記１次銅めっき層６の露出表面に、
ホルマリンまたはグリオキシル酸を還元剤として使用す
る無電解銅めっき液により２次銅めっき層７を被着形成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子を収容
するための半導体素子収納用パッケージや混成集積回路
基板等に用いられる配線基板の製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、半導体素子収納用パッケージや混
成集積回路基板等に用いられる配線基板は、一般に、酸
化アルミニウム質焼結体や窒化アルミニウム質焼結体等
の電気絶縁材料から成る絶縁基体と、該絶縁基体の表面
および内部に被着されたタングステン、モリブデン、マ
ンガン等の金属材料から成るメタライズ配線層とにより
形成されており、絶縁基体の表面に半導体素子や容量素
子、抵抗器等の電子部品を搭載するとともに該電子部品
の各電極をメタライズ配線層に錫―鉛半田等の低融点ロ
ウ材やボンディングワイヤ等の接続部材を介して電気的
に接続するようになっている。
【０００３】かかる配線基板は、メタライズ配線層の所
定部位を外部電気回路基板の配線導体に錫―鉛半田等の
低融点ロウ材を介し接続することによって外部電気回路
基板上に実装され、同時に配線基板に搭載されている電
子部品の各電極も所定の外部電気回路に電気的に接続さ
れることとなる。
【０００４】また前記配線基板は、メタライズ配線層が
半田濡れ性の悪いタングステンやモリブデン、マンガン
等の金属材料で形成されているため、そのままでは電子
部品の各電極をメタライズ配線層に錫―鉛半田等の低融
点ロウ材やボンディングワイヤ等の接続部材を介して確
実、強固に電気的接続することができないため、通常、
メタライズ配線層の露出表面には銅等の半田濡れ性やボ
ンディング性に優れた金属から成るめっき層が全体を覆
うように所定厚みに被着されている。
【０００５】なお、前記銅めっき層は、一般に、以下の
方法によってメタライズ配線層上に所定厚みに被着され
ている。
【０００６】即ち、（１）酸化アルミニウム質焼結体、
窒化アルミニウム質焼結体等の電気絶縁材料から成る絶
縁基体と、絶縁基体の表面に形成されたタングステン、
モリブデン、マンガンの少なくとも１種を主成分とする
メタライズ配線層とから成る配線基板を準備するととも
に、前記メタライズ配線層の露出表面にパラジウム活性
液を作用させてパラジウム活性を施し、（２）次に前記
パラジウム活性を施したメタライズ配線層の露出表面
に、銅供給源である硫酸銅と、還元剤であるホルマリン
またはグリオキシル酸とを主成分とし、水酸化ナトリウ
ム等のｐＨ調整剤と、有機酸（塩）等の錯化剤とを添加
して成る無電解銅めっき液を使用して銅めっき層を所定
厚みに被着させる、ことによって行われていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の配線基板の製造方法では、メタライズ配線層の露出
表面に銅めっき層を被着させる無電解銅めっき液がホル
マリンまたはグリオキシル酸を還元剤として使用してお
り、かかる無電解銅めっき液は自己触媒作用を有し、銅
の析出速度が速いことから、メタライズ配線層表面の凸
部に銅が縦方向に優先して析出し、その結果、図４に示
す如く、メタライズ配線層１１表面の凹部に空隙部１３
が形成されしまい、銅めっき層１２とメタライズ配線層
１１との密着強度が弱くなったり、銅めっき層１２に熱
が作用した時、フクレ等の不具合が生じたりするという
問題があった。
【０００８】また同時に、前記ホルマリンを還元剤とし
て使用した無電解銅めっき液は自己触媒作用を有してい
るため析出する銅の粒子が大きなものとなり、下地のメ
タライズ配線層の結晶構造とは大きく異なる結晶構造と
なって銅粒子内に大きな応力が発生、内在してしまい、
その結果、銅めっき層とメタライズ配線層との密着強度
が弱くなるという問題もあった。
【０００９】本発明は上記欠点に鑑み案出されたもの
で、その目的はタングステン、モリブデン、マンガンの
少なくとも１種を主成分とするメタライズ導体層の露出
表面に銅めっき層を無電解めっき法により確実、強固に
被着させることが可能な配線基板の製造方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の配線基板の製造
方法は、（１）絶縁基体と、該絶縁基体の表面に形成さ
れたタングステン、モリブデン、マンガンの少なくとも
１種を主成分とするメタライズ配線層とから成る配線基
板を準備するとともに前記メタライズ配線層の露出表面
にパラジウム活性を施す工程と、（２）前記パラジウム
活性を施したメタライズ配線層の露出表面に、次亜リン
酸塩を還元剤として使用するリン系無電解銅めっき液に
より１次銅めっき層を被着形成する工程と、（３）前記
１次銅めっき層の露出表面に、ホルマリンまたはグリオ
キシル酸を還元剤として使用する無電解銅めっき液によ
り２次銅めっき層を被着形成する工程とから成ることを
特徴とするものである。
【００１１】また本発明の配線基板の製造方法は、前記
１次銅めっき層の厚みが０．０３μm以上であることを
特徴とするものである。
【００１２】本発明の配線基板の製造方法によれば、メ
タライズ配線層の露出表面にパラジウム活性を施した
後、まず次亜リン酸塩を還元剤として用いた自己触媒作
用を有さないリン系無電解銅めっき液により１次銅めっ
き層を被着させることから、メタライズ配線層の表面に
凹凸があるとしても凹部内を含む表面全体に１次銅めっ
き層を均等に形成することができ、同時に前記１次銅め
っき層の表面にホルマリンまたはグリオキシル酸を還元
剤として使用した自己触媒作用を有する無電解銅めっき
液により２次銅めっき層を被着形成させることから、１
次銅めっき層の表面に活性処理を施すことなく２次銅め
っき層を所定厚みに、かつ１次銅めっき層に対し接合強
度を大として被着させることができ、その結果、メタラ
イズ配線層の表面の凹部に空隙部が形成されることはな
くメタライズ配線層と銅めっき層との被着強度を大とし
てフクレ等の不具合を生じることのない配線基板を形成
することができる。
【００１３】
【発明の実施の形態】次に本発明を添付図面に基づいて
詳細に説明する。図１は、本発明の製造方法で製作され
た配線基板を、半導体素子収納用パッケージに適用した
場合の一実施例を示す断面図であり、１は絶縁基体、２
はメタライズ配線層である。この絶縁基体１とメタライ
ズ配線層２とで半導体素子３が搭載される配線基板４が
構成される。
【００１４】前記絶縁基体1は、例えば、酸化アルミニ
ウム質焼結体、ムライト質焼結体、窒化アルミニウム質
焼結体、炭化珪素質焼結体等の電気絶縁材料から成り、
その上面に半導体素子３を搭載する搭載部１ａを有し、
搭載部１ａ表面には半導体素子３がガラスや樹脂、ロウ
材等の接着剤を介して接着固定される。
【００１５】また前記絶縁基体１は、その搭載部１ａ周
辺から下面にかけて多数のメタライズ配線層２が被着形
成されており、該メタライズ配線層２の搭載部１ａ周辺
部位には半導体素子３の各電極がボンディングワイヤ５
を介して電気的に接続され、また絶縁基体１下面に導出
された部位は外部電気回路基板の回路導体と錫―鉛半田
等の低融点ロウ材等を介して電気的に接続される。
【００１６】前記メタライズ配線層２は、図2に示す如
く、その露出表面に1次銅めっき層６および2次銅めっき
層７が順次被着されている。
【００１７】前記1次銅めっき層６および2次銅めっき層
７は、メタライズ配線層２の低融点ロウ材との濡れ性や
ボンディングワイヤ５との接合性を良好なものとする作
用をなす。
【００１８】なお前記絶縁基体１はその上面に前記搭載
部１ａを覆うように蓋体８が取着され、該蓋体８によっ
て絶縁基体１の搭載部１ａに搭載された半導体素子３を
気密封止するようになっている。
【００１９】次に、上述の配線基板の製造方法について
図３（ａ）乃至（ｃ）に基づいて説明する。なお、図
中、図１及び図２と同一箇所には同一符号が付してあ
る。
【００２０】まず、図３（ａ）に示す如く、表面にタン
グステン、モリブデン、マンガンの少なくとも１種を主
成分とするメタライズ配線層２を有する絶縁基体１を準
備するとともに前記メタライズ配線層２の露出表面にパ
ラジウム活性を施す。
【００２１】前記絶縁基体１は、酸化アルミニウム質焼
結体、ムライト質焼結体、窒化アルミニウム質焼結体、
炭化珪素質焼結体等の電気絶縁材料から成り、例えば、
酸化アルミニウム質焼結体から成る場合、酸化アルミニ
ウム、酸化珪素、酸化カルシウム、酸化マグネシウム等
の原料粉末に適当な有機バインダー、溶剤を添加混合し
て泥漿状のセラミックスラリーとなすとともに該セラミ
ックスラリーを従来周知のドクターブレード法やカレン
ダーロール法等のシート成形技術を採用してシート状の
セラミックグリーンシート（セラミック生シート）を
得、しかる後、前記セラミックグリーンシートに切断加
工や打ち抜き加工等を施して適当な形状とするとともに
これを複数枚積層し、最後に前記積層されたセラミック
グリーンシートを還元雰囲気中、約１６００℃の温度で
焼成することによって製作される。
【００２２】また前記メタライズ配線層２は、タングス
テンやモリブデン、モリブデン／マンガン、タングステ
ン／銅、モリブデン／銅、タングステン／モリブデン／
銅、等のタングステン、モリブデン、マンガンの少なく
とも１種を主成分とする金属材料により形成されてい
る。
【００２３】前記メタライズ配線層２は、例えば、タン
グステン等の金属粉末に適当な有機バインダーや溶剤を
添加混合して得た金属ペーストを絶縁基体１となるセラ
ミックグリーンシートに予め従来周知のスクリーン印刷
法により所定パターンに印刷塗布しておくことによっ
て、絶縁基体１の所定位置に被着形成される。
【００２４】前記メタライズ配線層２は、またその露出
表面がパラジウム活性により触媒活性が付与されてお
り、後の工程で次亜リン酸を還元剤として使用する無電
解銅めっき液による銅めっき層の被着形成が可能となっ
ている。
【００２５】前記パラジウム活性は、例えば、メタライ
ズ配線層２の露出表面を、塩化パラジウム等のパラジウ
ム化合物を主成分とするパラジウム活性液中に所定時間
浸漬することにより行われる。
【００２６】次に、次亜リン酸塩を還元剤として用いた
リン系無電解銅めっき液を準備するとともにこのリン系
無電解銅めっき液を用いて、図３（ｂ）に示す如く、前
記パラジウム活性を施したメタライズ配線層２の露出表
面に１次銅めっき層６を被着形成する。
【００２７】前記１次銅めっき層６はメタライズ配線層
２の露出表面の全面を覆うように、その表面の凹凸に沿
って形成され、後の工程で被着形成される２次銅めっき
層７の下地として作用する。この１次銅めっき層６は、
自己触媒作用を有しないリン系無電解銅めっき液を用い
ることにより形成されることから、メタライズ配線層２
の表面に凹凸があるとしても凹部内を含む表面全体に１
次銅めっき層６を均等に形成することができる。
【００２８】なお、前記１次めっき層６は自己触媒作用
を有さないことからその厚みは０．３μｍ以上になるこ
とはなく、同時に０．０３μm未満の薄いものとなると
メタライズ配線層２の表面全体を完全に覆うことが難し
く、２次めっき層７をメタライズ配線層２に強固に被着
させるのが困難となる傾向にある。従って、前記１次銅
めっき層６は、その厚さを０．０３μm以上としておく
ことが好ましい。
【００２９】また、前記１次銅めっき層６は、銅の析出
時に還元剤中のリンが共析することから、リンを１〜１
０重量％程度含有している。
【００３０】そして次に、ホルマリンまたはグリオキシ
ル酸を還元剤として用いた無電解銅めっき液を準備する
とともにこの無電解銅めっき液を用いて前記１次銅めっ
き層６の表面に図３（ｃ）に示す如く、２次銅めっき層
７を被着形成する。
【００３１】前記２次銅めっき層７は、メタライズ配線
層２の露出表面に被着形成される銅めっき層を所定の厚
みとなすとともに、メタライズ配線層２の低融点ロウ材
との濡れ性やボンディングワイヤ５との接合性を良好な
ものとする作用をなす。
【００３２】前記ホルマリンまたはグリオキシル酸を還
元剤として用いた無電解銅めっき液はそれ自体が自己触
媒作用を有するため１次銅めっき層６の表面に活性処理
を施すことなく２次銅めっき層７を所定厚みに、かつ１
次銅めっき層６に対し接合強度を大として被着させるこ
とができ、その結果、メタライズ配線層２の表面の凹部
に空隙部が形成されることはなくメタライズ配線層２と
銅めっき層との被着強度を大としてフクレ等の不具合を
生じることのない配線基板を形成することができる。
【００３３】なお、前記２次銅めっき層７は、その厚み
が１μｍ未満であるとメタライズ配線層２の低融点ロウ
材との濡れ性やボンディングワイヤ５との接合性が悪く
なる危険性があり、また１０μｍを超えると２次銅めっ
き層７を形成する際に発生する応力によってメタライズ
配線層２と銅めっき層との接合強度が低下してしまう危
険性がある。従って、前記２次銅めっき層７はその厚み
を１μｍ〜１０μｍの範囲としておくことが好ましい。
【００３４】また前記メタライズ配線層２は、前記２次
銅めっき層７の表面にさらに金めっき層（図示せず）を
０．０５μｍ〜２μｍの厚さで被着させておくと、銅め
っき層の酸化腐食を有効に防止することができるととも
に、低融点ロウ材の濡れ性やボンディングワイヤの接合
性をより一層優れたものとなすことができる。従って、
前記メタライズ配線層２は、２次銅めっき層７の露出表
面に更に金めっき層を０．０５μｍ〜２μｍの厚さで被
着させておくことがより一層好ましい。
【００３５】前記半導体素子３が搭載される絶縁基体１
は、またその上面に蓋体８が樹脂、ガラス、ロウ材等か
らなる封止材を介して接合され、この蓋体８と絶縁基体
１とによって半導体素子３が内部に気密に封止されるこ
ととなる。
【００３６】前記蓋体８は酸化アルミニウム質焼結体や
ムライト質焼結体、窒化アルミニウム質燒結体等のセラ
ミックス材料、あるいは鉄―ニッケルーコバルト合金や
鉄―ニッケル合金等の金属材料から成り、例えば、酸化
アルミニウム質焼結体から成る場合には、酸化アルミニ
ウム、酸化珪素、酸化マグネシウム、酸化カルシウム等
の原料粉末を従来周知のプレス成形法を採用することに
よって椀状に成形するとともにこれを約１５００℃の温
度で焼成することによって形成される。
【００３７】かくして上述の本発明の配線基板を適用し
た半導体素子収納用パッケージによれば、絶縁基体１の
搭載部１ａ上に半導体素子３をガラス、樹脂、ロウ材等
の接着剤を介し接着固定するとともに該半導体素子３の
各電極をボンディングワイヤ５によりメタライズ配線層
２に電気的に接続させ、しかる後、絶縁基体１の上面に
蓋体８を樹脂やガラス、ロウ材等から成る封止材を介し
て接合させ、絶縁基体１と蓋体８とで形成される内部空
間に半導体素子３を気密に収容することによって最終製
品としての半導体装置となる。
【００３８】なお、上述の配線基板はメタライズ配線層
の表面に被着形成される銅めっき層が非磁性であること
から、前記配線基板に高周波信号を使用する半導体素子
が搭載されメタライズ配線層に高周波信号が伝播された
としても高周波信号に遅延を生じさせることはなく、半
導体素子を高速、かつ正確に作動させることもできる。
【００３９】また、本発明は上述の実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能であり、例えば、本発明の配線基板
を、半導体素子、容量素子、抵抗器等の電子部品を搭載
する混成集積回路用の配線基板に適用してもよい。
【００４０】
【発明の効果】本発明の配線基板の製造方法によれば、
メタライズ配線層の露出表面にパラジウム活性を施した
後、まず次亜リン酸塩を還元剤として用いた自己触媒作
用を有さないリン系無電解銅めっき液により１次銅めっ
き層を被着させることから、メタライズ配線層の表面に
凹凸があるとしても凹部内を含む表面全体に１次銅めっ
き層を均等に形成することができ、同時に前記１次銅め
っき層の表面にホルマリンまたはグリオキシル酸を還元
剤として使用した自己触媒作用を有する無電解銅めっき
液により２次銅めっき層を被着形成させることから、１
次銅めっき層の表面に活性処理を施すことなく２次銅め
っき層を所定厚みに、かつ１次銅めっき層に対し接合強
度を大として被着させることができ、その結果、メタラ
イズ配線層の表面の凹部に空隙部が形成されることはな
くメタライズ配線層と銅めっき層との被着強度を大とし
てフクレ等の不具合を生じることのない配線基板を形成
することができる。
【図面の簡単な説明】
【図１】本発明の製造方法で製作された配線基板を半導
体素子収納用パッケージに適用した場合の一実施例を示
す断面図である。
【図２】図１に示す配線基板の要部拡大断面図である。
【図３】（ａ）乃至（ｃ）は本発明の配線基板の製造方
法を説明するための工程毎の要部断面図である。
【図４】従来の製造方法で製作された配線基板の要部拡
大断面図である。
【符号の説明】
１・・・・絶縁基体 １ａ・・・半導体素子搭載部 ２・・・・メタライズ配線層 ３・・・・半導体素子 ４・・・・配線基板 ５・・・・ボンディングワイヤ ６・・・・１次銅めっき層 ７・・・・２次銅めっき層 ８・・・・蓋体
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K022 AA04 AA42 BA08 BA18 CA04 CA07 CA21 DA01 DB06 4M104 BB04 BB16 BB18 DD51 DD53 FF13 HH08 5E343 AA24 BB14 BB16 BB24 BB39 BB40 BB72 CC73 CC78 DD03 DD33 GG01 GG02

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】（１）絶縁基体と、該絶縁基体の表面に形
    成されたタングステン、モリブデン、マンガンの少なく
    とも１種を主成分とするメタライズ配線層とから成る配
    線基板を準備するとともに前記メタライズ配線層の露出
    表面にパラジウム活性を施す工程と、（２）前記パラジ
    ウム活性を施したメタライズ配線層の露出表面に、次亜
    リン酸塩を還元剤として使用するリン系無電解銅めっき
    液により１次銅めっき層を被着形成する工程と、（３）
    前記１次銅めっき層の露出表面に、ホルマリンまたはグ
    リオキシル酸を還元剤として使用する無電解銅めっき液
    により２次銅めっき層を被着形成する工程とから成る配
    線基板の製造方法。
  2. 【請求項２】前記１次銅めっき層の厚みが０．０３μm
    以上であることを特徴とする請求項１に記載の配線基板
    の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128228A (ja) * 2004-10-26 2006-05-18 Seiko Epson Corp 導電膜の形成方法、配線基板、電子デバイスおよび電子機器
EP1681372A4 (en) * 2003-10-17 2008-07-16 Nippon Mining Co AUTOCATALYTIC DEPOSITION SOLUTION AND AUTOCATALYTIC DEPOSITION PROCESSING METHOD
US7501014B2 (en) 2006-07-07 2009-03-10 Rohm And Haas Electronic Materials Llc Formaldehyde free electroless copper compositions
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US7611569B2 (en) 2006-07-07 2009-11-03 Rohm And Haas Electronic Materials Llc Electroless copper compositions

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1681372A4 (en) * 2003-10-17 2008-07-16 Nippon Mining Co AUTOCATALYTIC DEPOSITION SOLUTION AND AUTOCATALYTIC DEPOSITION PROCESSING METHOD
JP2006128228A (ja) * 2004-10-26 2006-05-18 Seiko Epson Corp 導電膜の形成方法、配線基板、電子デバイスおよび電子機器
US7501014B2 (en) 2006-07-07 2009-03-10 Rohm And Haas Electronic Materials Llc Formaldehyde free electroless copper compositions
US7527681B2 (en) 2006-07-07 2009-05-05 Rohm And Haas Electronic Materials Llp Electroless copper and redox couples
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