JP2002532905A - 横型薄膜シリコンオンインシュレータ（ｓｏｉ）ｊｆｅｔデバイス - Google Patents

横型薄膜シリコンオンインシュレータ（ｓｏｉ）ｊｆｅｔデバイス

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JP2002532905A
JP2002532905A JP2000588812A JP2000588812A JP2002532905A JP 2002532905 A JP2002532905 A JP 2002532905A JP 2000588812 A JP2000588812 A JP 2000588812A JP 2000588812 A JP2000588812 A JP 2000588812A JP 2002532905 A JP2002532905 A JP 2002532905A
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セオドール レタヴィック
エリック ペータース
レーネ ズィング
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Abstract

(57)【要約】 横型薄膜シリコンオンインシュレータ(ＳＯＩ)ＪＦＥＴデバイスは、半導体基板と、前記基板上に絶縁埋込み層と、前記埋込み絶縁層上の第１導電型の半導体薄層にＪＦＥＴデバイスとを有する。前記デバイスは、第１導電型のソース領域と、前記ソース領域から横方向に関して隔てられてた第２導電型の制御領域と、前記制御領域に隣接する第１導電型の横型ドリフト領域とを有する。第１導電型のドレイン領域は、前記横型ドリフト領域によって第１の横方向において前記制御領域から横方向に関して隔てられるように設けられる。少なくとも１つのフィールドプレート電極が、横型ドリフト領域の少なくとも主要部分の上に設けられ、絶縁領域によって前記ドリフト領域から絶縁される。前記制御領域は、前記半導体薄層の一部によって第１の横方向と垂直な第２の横方向において間隔をおいて設けられた制御領域セグメントを有する。こうして通常「オン」のＪＦＥＴデバイスを提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セミコンダクタ・オン・インシュレータ(ＳＯＩ、シリコン・オン
・インシュレータ)デバイスの分野に関し、特に高電圧の用途に適したＳＯＩ Ｊ
ＦＥＴデバイスに関する。
【０００２】
【従来の技術】
高電圧パワーデバイスを製作する際には一般に、降伏電圧、サイズ、「オン」
抵抗、製造の容易さ及び信頼性のような分野においてトレードオフ及び妥協が行
われなければならない。多くの場合、降伏電圧のような1つのパラメータを強化
させると、「オン」抵抗のような別のパラメータの低下を生じさせてしまう。こ
のようなデバイスは、動作及び製作上の欠点を最小にしてすべての分野において
優れた特性を示すことが理想的である。
【０００３】 特に有利な１つの形態の横型薄膜ＳＯＩデバイスは、半導体基板と、基板上の
埋込み絶縁層と、埋込み絶縁層上の横型ＭＯＳデバイスとを有する。このＭＯＳ
デバイス(例えばＭＯＳＦＥＴ)は、埋込み絶縁層上に半導体表面層を有するとと
もに、第１導電型と反対の第２導電型の基体領域の中に形成された第１導電型の
ソース領域と、基体領域のチャネル領域の上にあり且つ絶縁領域によりそこから
絶縁される絶縁ゲート電極と、第１導電型の横型ドリフト領域と、ドリフト領域
によりチャネル領域から横方向に関して隔てられた第１導電型のドレイン領域と
を有する。
【０００４】 この種のデバイスは、関連する米国特許第5,246,870号(方法に関する)及び同
第5,412,241号(装置に関する)の共通する図１に示されている。これは本出願と
共に譲渡されており、参照によってここに盛り込まれる。前述の米国特許の図１
に示されるデバイスは、動作を向上させるために例えばドリフト領域内に線形の
横型ドーピングプロファイルをもつＳＯＩ薄層や、その上のフィールドプレート
のようなさまざまな特徴をもつ横型ＳＯＩ ＭＯＳＦＥＴデバイスである。従来
のように、このデバイスは、ＮＭＯＳ技術と従来呼ばれているプロセスを使用し
て製造される、ｎ型ソース領域及びドレイン領域を具えるｎチャネル又はＮＭＯ
Ｓトランジスタである。一定の厚さをもつ線形にドーピングされたドリフト領域
をもつＳＯＩデバイスは、米国特許第5,300,448号に示されている。これもまた
本出願と共に譲渡されており、ここに参照によって盛り込まれる。
【０００５】 ＳＯＩパワーデバイスの高電圧及び高電流性能パラメータを向上させるための
更に進んだ技法は、米国特許出願第08/998,048号(1997年12月24日出願)に示され
ている。これは本出願と共に譲渡されており、参照によってここに盛り込まれる
。ＳＯＩデバイスの性能を改善するための別の技法は、２種類以上のデバイス構
造を一体化して単一の構造としたハイブリッド型デバイスを形成することである
。例えば米国特許出願第09/122,407号(1998年7月24日出願)には、同一の構造に
おいて横型ＤＭＯＳトランジスタとＬＩＧＢトランジスタとを有するＳＯＩデバ
イスが開示されている。これは、本出願と共に譲渡されており、ここに参照によ
って盛り込まれる。
【０００６】 ＭＯＳパワー半導体デバイスの性能を向上させるために、降伏電圧、サイズ、
電流輸送(current-carrying)能力、製造の容易さというようなパラメータの一層
最適な組合せを達成しようとする現在行われている取り組みの中で数多くの技法
及びアプローチが用いられてきたことは明らかである。すべての上述した構造は
さまざまなレベルのデバイス性能の改善を与えているが、いずれのデバイス又は
構造も高電圧高電流動作のための設計要求のすべてを充分に最適化しているわけ
ではない。
【０００７】 上述した文献は、ＭＯＳトランジスタデバイスに関するものであるが、いくつ
かの用途においては同じように向上した性能を示す高電圧ＳＯＩ ＪＦＥＴデバ
イス構造をもつことが望ましい。ＳＯＩ ＪＦＥＴデバイスは、例えば米国特許
第5,130,770号及び同第5,432,377号に示されていように現在でも存在しているが
、これらのデバイスは、上述したＳＯＩ ＭＯＳデバイスによって例示したよう
な優れた高電圧、高電流性能を示すタイプのものではない。
【０００８】
【発明が解決しようとする課題】
従って、高電圧高電流環境において高い性能を達成することができ、特に「オ
ン」抵抗及び降伏電圧のような動作パラメータが一層最適化されるような好適に
は通常「オン」タイプのＳＯＩ ＪＦＥＴデバイス構造をもつことが望ましい。 更に、上述したような強化されたＳＯＩ ＭＯＳＦＥＴデバイスを製作するた
めに使用されるものに非常に似ているプロセス技術を使用して製作することがで
きるＳＯＩ ＪＦＥＴデバイス構造をもつことが望ましい。
【０００９】
【課題を解決するための手段】
従って本発明の目的は、高電圧、高電流環境において高い性能を達成すること
ができる通常は「オン」タイプのＳＯＩ ＪＦＥＴデバイス構造を提供すること
である。本発明の別の目的は、「オン」抵抗及び降伏電圧のような動作パラメー
タが向上したトランジスタデバイス構造を提供することである。本発明の更に別
の目的は、改善された高電圧及び高電流能力をもつＳＯＩ ＭＯＳＦＥＴデバイ
スを製作するために使用されるものと非常に似ているプロセス技術を使用して製
作することができるトランジスタデバイス構造を提供することである。
【００１０】 本発明によれば、これらの目的は、半導体基板上に埋込み絶縁層が設けられて
いる上述した種類の横型薄膜ＳＯＩ ＪＦＥＴデバイス構造において達成される
。このＪＦＥＴデバイスは、埋込み絶縁層上の第１導電型の半導体薄層の中に設
けられるとともに、第１導電型のソース領域と、第１導電型と反対の第２導電型
であり且つ前記ソース領域から横方向に関して隔てられた制御領域と、前記制御
領域に隣接する第１導電型の横型ドリフト領域と、第１導電型であり且つ前記横
型ドリフト領域により第１の横方向において前記制御領域から横方向に関して隔
てられているドレイン領域とを有する。少なくとも１つのフィールドプレート電
極が、横型ドリフト領域の少なくとも主要部分の上に設けられており、このフィ
ールドプレート電極は、絶縁領域によりドリフト領域から絶縁され、この制御領
域は、半導体薄層の一部により第１の横方向に垂直な第２の横方向において間隔
をおいて設けられた制御領域セグメントを有する。
【００１１】 本発明の好ましい実施例では、横型ドリフト領域は、線形にグレーディングさ
れたドーピングプロファイルを有していてもよく、１つ又は２つのフィールドプ
レート電極が、横型ドリフト領域の上に設けられてもよい。
【００１２】 本発明の別の好ましい実施例では、フィールドプレート電極が第２導電型の制
御領域に接続される。
【００１３】 本発明による横型薄膜ＳＯＩ ＪＦＥＴデバイスは、低い「オン」抵抗及び高
い降伏電圧というような高電圧高電流環境における動作に適したデバイスを実現
する有利な性能特性の組合せを、通常は「オン」のＪＦＥＴデバイスにおいて達
成することができるという点で重要な改善をもたらす。このようなＪＦＥＴデバ
イスは、強化されたＳＯＩ ＭＯＳＦＥＴデバイスを製作するために使用される
ものに非常に似ているプロセス技術を使用して製作することができる。
【００１４】
【発明の実施の形態】
本発明のこれら及び他の特徴は、以下に記述されている実施例から明らかにな
るであろう。
【００１５】 本発明は、添付の図面に関連する以下の記述を参照して完全に理解されること
ができる。
【００１６】 図面に関して、同じ導電型をもつ半導体領域は概して断面図の中で同じ方向に
ハッチングされて示されている。図面は、正確な縮尺で描かれていないことを理
解すべきである。
【００１７】 図１の線２-２に沿って切り取られた図２の略断面図において、横型薄膜ＳＯ
Ｉ ＪＦＥＴトランジスタ20は、半導体基板22と、埋込み絶縁層24と、第１導電
型の半導体表面層26とを有し、この半導体表面層26の中にデバイスが製作される
。ＪＦＥＴトランジスタは、第１導電型のソース領域28と、第１導電型と反対の
第２導電型であり且つ第２導電型の高濃度にドーピングされた制御接点領域31を
有する制御領域30と、制御領域30のエッジ30Aに隣接する第１導電型の横型ドリ
フト領域32と、第１導電型のドレイン領域34とを有する。この構造の上には概し
て参照数字36により示されており以下に更に詳しく記述されるフィールドプレー
ト電極構造が設けられ、酸化物絶縁領域38によってその下にある半導体表面層26
から絶縁される。
【００１８】 フィールドプレート電極構造36は、ポリシリコン部分36Aを有することができ
る。ポリシリコン部分36Aは、ドリフト領域32の一部の上に延在しており、メタ
ライゼーション層36Bに接続される。メタライゼーション層36Bは、ポリシリコン
フィールドプレート電極部分38Aを制御接点領域31に接続している。メタライゼ
ーション層36Bはさらに追加部分36Cを有し、この追加部分36Cは、ドレイン領域3
4の方向において36Aを越えて延在し、それによってフィールドプレート電極構造
36の一部を形成している。このフィールドプレート電極構造36は全体的として横
型ドリフト領域32の主要部分の上に延在している。代替として、ポリシリコン部
分36Aをもっと右にまで延在させ、その上にあるメタライゼーション36Bをそれが
36Aと接触する点を過ぎたところで終わらせて、図２の部分36Cを排除することも
可能である。この場合、ただ１つのフィールドプレート電極(36A)のみが用いら
れる。
【００１９】 図示されているデバイスは、セルフターミネーションである。一般に二酸化珪
素である絶縁領域40及び42がデバイス20の両側に設けられ、隣接する導電性構造
から横方向において当該デバイスを絶縁する役目を果たしているからである。最
後に、ソース領域及びドレイン領域(28、34)への接点が、従来のメタライゼーシ
ョン層44及び46によりそれぞれ設けられる。
【００２０】 図３は、図１の線３-３に沿って切り取られたデバイス20の略断面図を示す。
図３に示すデバイスのほとんどの部分は、図２に示すデバイスの対応する部分と
同一であるので、これらの部分はこれ以上詳しく説明しない。図３は、この断面
図が図２の制御領域30又は制御接点領域31を含まないデバイス20の一部分を経て
切り取られたものであるという点で基本的に図２と異なる。従って第１導電型(
典型的にはｎ型)の連続する導電性経路が、ソース領域28から半導体層26及びド
リフト領域32を経てドレイン領域34まで形成されている。このようにして、ＪＦ
ＥＴデバイス20は、いかなる外部バイアスもないので通常は「オン」のデバイス
として動作する。
【００２１】 本発明の範囲内で、本発明において使用されるＳＯＩ ＪＦＥＴトランジスタ
構造は、上述の先行技術の中で述べたような例えば階段状の酸化物領域38A及び3
8B、薄くされた横型ドリフト領域部分32、ドリフト領域32内の線形にグレーディ
ングされたドーピングプロファイルのような性能を向上させるさまざまな特徴及
び他の所望の性能を向上させる特徴を本発明の精神から逸脱することなく単独で
あるいは組み合わせて有していてもよい。代替として、例えば米国特許第5,300,
448号に示されているような一定の厚さの横型ドリフト領域が使用されていても
よい。
【００２２】 これらの図面に示される簡略化された代表的なデバイスは、特定のデバイス構
造を示しているが、デバイスのジオメトリ及び構造の両方における幅広いバリエ
ーションを本発明の範囲内で用いることができることを理解されたい。ドーピン
グレベル及びディメンジョンは、従来通りのものであるが、前述の先行技術にお
いて詳しく述べた代表的な値と異なっていてもよい。
【００２３】 図１の代表的な略平面図は、図２及び図３の断面図の間の相互関係をより明ら
かに示すような態様で横型ＳＯＩ ＪＦＥＴデバイスの主要な素子を上から見た
図である。図１の構造の素子はすべて図２及び図３の記述に関して既に述べられ
ているので、これらの素子はこれ以上は説明せず、図１を用いて図２及び図３の
構造の素子の間の相互関係を説明する。図１の略平面図において、半導体表面層
26は、その左側にソース領域28と、その右側にドレイン領域34と、デバイスの右
側のドレイン領域に向かって延在する横型ドリフト領域32とを有する。制御領域
30は、図１の垂直方向において間隔をおいて設けられている複数の制御領域セグ
メント30, 30', 30"等を有することが分かる。それぞれの制御領域セグメントは
、対応する制御接点領域31、31'等をその内部に有する。制御領域セグメントは
、図１の垂直方向において間隔をおいて設けられるので、線３-３に沿った部分
のようなデバイスの一部は、もっぱら同じ導電型の材料からなり、従ってゼロバ
イアス状態においては導電性である。図１の線２-２に沿った部分のようなデバ
イスの他の部分は、反対の導電型の制御領域セグメント30を含んでおり、従って
ゼロバイアス状態では非導電性である。通常は「オン」のデバイス20は、制御領
域セグメントと、１つ又は複数のフィールドプレート電極と、他の構造とに適当
な電圧を印加することにより、より詳しく後述するような態様で効率的に「オフ
」に切り替えることができる。図１には３つの制御領域セグメントしか示されて
いないが、本発明は、このセグメント数には制限されないことを理解すべきであ
る。
【００２４】 本発明の通常「オン」のＳＯＩ ＪＦＥＴデバイスを混合モード結合の空乏領
域を使用して「オフ」にすることにより、ソース28からドレイン34に至る通常「
オン」の構造の導通経路をピンチオフさせることができる。本発明による構造に
おいては、間隔をおいて設けられた制御領域セグメント30の間の領域のピンチオ
フによる横方向の空乏が、ＭＯＳキャパシタからの垂直方向の空乏と一体化して
、デバイスレイアウトの関数(function、関連するもの)であるピンチオフ特性を
有するデバイスを達成している。図１から分かるように、横方向の空乏は、第１
導電型の半導体表面層26と、第２導電型の制御領域セグメント30との間に形成さ
れるｐ-ｎ接合を適切にバイアスすることにより達成される。さらに、垂直方向
の空乏は、フィールドプレート構造36と、絶縁領域38と、半導体表面層26との間
、および、半導体表面層26と、埋込み絶縁層24と、半導体基板22との間に形成さ
れるＭＯＳキャパシタから得られる。ＭＯＳキャパシタによって形成される垂直
方向の空乏領域は、制御領域セグメントと半導体薄層との間にある前述のｐ-ｎ
接合により形成される横方向の空乏領域に(図２ではその右側に)隣接し、これら
のさまざまな空乏領域は、デバイスを完全にピンチオフするように相互作用する
ことが可能である。重要なこととして、横方向のピンチオフは、制御領域セグメ
ント30のジオメトリとスペーシングとの関数であり、垂直方向のピンチオフは、
半導体層26の中のドーピングレベルと絶縁層38及び24の厚さとの関数である。こ
うして、通常は「オン」のデバイスをピンチオフするために、接合型電界効果の
振舞いとＭＯＳ電界効果の振舞いとの両方が組み合わされる混合空乏モードを提
供している。さらに本発明は、デバイス動作パラメータの制御を改善し、製造の
容易さを向上させるために、デバイスジオメトリやドーピングレベルのような制
御可能なパラメータの関数としてピンチオフ特性を確立することができるという
重要な利点を与える。
【００２５】 最後に、当業者であれば、本発明によるデバイスは、これに限定されないが制
御領域セグメント30を形成するための打込み及び/又は拡散技法や、図１及び図
２に示したような高濃度にドーピングされた制御接点領域31を含む前述の先行技
術において述べたような既知の先行技術の技法を使用して製作することができる
ことが分かるであろう。さらに、デバイスジオメトリ、ディメンジョン、ドーピ
ングレベル及び構造のさまざまなバリエーションを本発明の範囲内で用いること
ができることが分かるであろう。
【００２６】 本発明は、特にいくつかの好ましい実施例に関して図示され記述されているが
、当業者であれば本発明の精神及び範囲から逸脱することなく形状及び詳細をさ
まざまに変更することができることが分かるであろう。
【図面の簡単な説明】
【図１】本発明の好ましい実施例による横型薄膜ＳＯＩ ＪＦＥＴデバイス
の略平面図。
【図２】図１の線２-２に沿って切り取られた図１の横型薄膜ＳＯＩ ＪＦＥ
Ｔデバイスの略断面図。
【図３】図１の線３-３に沿って切り取られた図１の横型薄膜ＳＯＩ ＪＦＥ
Ｔデバイスの略断面図。
【符号の説明】
２０ ＳＯＩ ＪＦＥＴトランジスタ ２８ ソース領域 ３０ 制御領域 ３２ 横型ドリフト領域 ３４ ドレイン領域 ３６ フィールドプレート電極構造
───────────────────────────────────────────────────── フロントページの続き (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ズィング レーネ オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 5F102 FA01 FA02 GB01 GC01 GC05 GD04 GJ03 GJ10 GR00 GR11

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、前記基板上の埋込み絶縁層と、前記埋込み絶
    縁層上の第１導電型の半導体薄層にＪＦＥＴデバイスとを有し、前記ＪＦＥＴデ
    バイスは、第１導電型のソース領域と、第１導電型と反対の第２導電型であり且
    つ前記ソース領域から横方向に関して隔てられている制御領域と、前記制御領域
    に隣接する第１導電型の横型ドリフト領域と、第１導電型であり且つ前記横型ド
    リフト領域により第１の横方向において前記制御領域から横方向に関して隔てら
    れているドレイン領域と、前記横型ドリフト領域の少なくとも主要部分の上に少
    なくとも１つのフィールドプレート電極とを有し、前記フィールドプレート電極
    は、絶縁領域により前記ドリフト領域から絶縁され、前記制御領域は、前記半導
    体薄層の一部により前記第１の横方向と垂直の第２の横方向において間隔をおい
    て設けられた制御領域セグメントを有する、横型薄膜シリコンオンインシュレー
    タ(ＳＯＩ)ＪＦＥＴデバイス。
  2. 【請求項２】 前記横型ドリフト領域は、線形にグレーディングされたドー
    ピングプロファイルを有する、請求項１に記載の横型薄膜シリコンオンインシュ
    レータ(ＳＯＩ)ＪＦＥＴデバイス。
  3. 【請求項３】 ただ１つのフィールドプレート電極が、前記横型ドリフト領
    域の上に設けられている、請求項１に記載の横型薄膜シリコンオンインシュレー
    タ(ＳＯＩ)ＪＦＥＴデバイス。
  4. 【請求項４】 ２つのフィールドプレート電極が、前記横型ドリフト領域の
    上に設けられている、請求項１に記載の横型薄膜シリコンオンインシュレータ(
    ＳＯＩ)ＪＦＥＴデバイス。
  5. 【請求項５】 前記少なくとも1つのフィールドプレート電極が、前記制御
    領域に接続されている、請求項１に記載の横型薄膜シリコンオンインシュレータ
    (ＳＯＩ)ＪＦＥＴデバイス。
  6. 【請求項６】 前記少なくとも1つのフィールドプレート電極が、制御接点
    領域によって前記制御領域に接続されている、請求項５に記載の横型薄膜シリコ
    ンオンインシュレータ(ＳＯＩ)ＪＦＥＴデバイス。
JP2000588812A 1998-12-14 1999-11-24 横型薄膜シリコンオンインシュレータ（ｓｏｉ）ｊｆｅｔデバイス Withdrawn JP2002532905A (ja)

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US09/211,149 US5973341A (en) 1998-12-14 1998-12-14 Lateral thin-film silicon-on-insulator (SOI) JFET device
US09/211,149 1998-12-14
PCT/EP1999/009178 WO2000036655A1 (en) 1998-12-14 1999-11-24 Lateral thin-film silicon-on-insulator (soi) jfet device

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JP2000588812A Withdrawn JP2002532905A (ja) 1998-12-14 1999-11-24 横型薄膜シリコンオンインシュレータ（ｓｏｉ）ｊｆｅｔデバイス

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US (1) US5973341A (ja)
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DE (1) DE69936839T2 (ja)
TW (1) TW478155B (ja)
WO (1) WO2000036655A1 (ja)

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Publication number Priority date Publication date Assignee Title
JP2007537593A (ja) * 2004-05-11 2007-12-20 クリー　インコーポレイテッド ソース接続フィールドプレートを備えるワイドバンドギャップｈｅｍｔ

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