JP2001127254A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 アレイ構成用の内部構成の変更に対して短期
間で再設計／再配置することができる電源回路を提供す
る。 【解決手段】 アレイ活性化時消費される大電流を供給
するアクティブ降圧回路（ＶＤＣＳ）および昇圧電圧発
生用のＶｐｐポンプをアクティブユニット（ＡＵＰ，Ａ
ＵＶ）としてセル化する。アレイ構成および動作条件に
応じてアクティブユニットＡＵＰおよびＡＵＶを必要数
配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に、半導体集積回路装置内で利用される
内部電圧を発生するための内部電圧発生回路の配置に関
する。より特定的には、この発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）等の半導体メモ
リとロジックとが同一チップ上に集積化されるロジック
混載メモリに含まれるＤＲＡＭ部への電圧供給に適した
内部電圧発生回路の構成に関する。

【０００２】

【従来の技術】図４７は、従来の半導体集積回路装置の
チップレイアウトを概略的に示す図である。図４７にお
いて、半導体集積回路装置９００は、チップ周辺部に配
置されるパッド９０２と、ＤＲＡＭマクロ９０３と、パ
ッド９０２に取囲まれる領域内にそれぞれ配置される第
１の混載回路９０５、第２の混載回路９０７および第３
の混載回路９０９を含む。これらの第１−第３の混載回
路９０５、９０７および９０９は、所定の処理を行なう
ロジック、スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）およびフラッシュメモリなどで構成され
る。

【０００３】この半導体集積回路装置９００において
は、階層設計手法が用いられ、ＤＲＡＭマクロ９０３、
第１−第３の混載回路９０５、９０７および９０９が、
それぞれマクロとして設計され、これらのマクロをチッ
プ上に配置する。

【０００４】ＤＲＡＭマクロ９０３は、たとえば、３２
Ｍビットの記憶容量を有し、かつ入出力データビット数
が２５６ビット（２５６Ｉ／Ｏ）である。

【０００５】半導体技術の進歩により、ロジックとＤＲ
ＡＭとを同一チップ内に形成することが可能となってき
ている。同一チップ上に形成されたＤＲＡＭおよびロジ
ックは、内部配線で相互接続されるだけであり、この内
部配線の負荷は小さいため、ロジックとＤＲＡＭとの間
のデータ転送レートを高くすることができる。また、こ
の内部配線ピッチは、パッド９０２のピッチの影響を受
けないため、内部データバスの幅を大きくすることがで
き、応じてデータ転送のバンド幅を広くすることができ
る。

【０００６】この図４７に示すような半導体集積回路装
置（以下、ロジック混載ＤＲＡＭと称す）９００におい
ては、用途によりロジック（たとえば第１の混載回路９
０５）の処理内容が異なり、応じて、このロジック（た
とえば第１の混載回路９０５）が必要とするメモリ容量
が変化する。したがって、基本となるコアチップを開発
し、このコアチップをもとにそれぞれの用途に応じた記
憶容量を有するメモリ（ＤＲＡＭマクロ９０３）を短期
間で作成する必要がある。

【０００７】短期間で異なる記憶容量を有するメモリア
レイを実現するためには、メモリセルおよびその直接制
御回路（アレイ回路）等の繰返し回路（同一構成を有す
る回路が繰返し配置され、たとえばセンスアンプ、およ
びアドレスデコード回路）のレイアウトを予め個別にセ
ル化し、実際に必要とされる記憶容量に応じてそれぞれ
のセルを配置するのが効率的である。特に近年において
は、その配置を自動的に行なうことのできるモジュール
ジェネレータ等のＣＡＤツールも開発されている。ま
た、ＤＲＡＭマクロにおけるその他の制御回路に対して
も、通常のロジックと同様に、フロアプランに応じて自
動配置配線を実施して、少ない人数でレイアウト期間の
短縮を図ることができるようになってきている。

【０００８】

【発明が解決しようとする課題】ＤＲＡＭにおいては、
さまざまな電圧レベルの内部電圧が用いられる。

【０００９】図４８は、ＤＲＡＭマクロ９０３に含まれ
る内部電圧を発生する回路の構成を概略的に示す図であ
る。図４８において、ＤＲＡＭ用内部電圧発生系（電源
回路）は、外部電源ノード９１０の外部電源電圧ＶＥＸ
からアレイ電源電圧ＶＣＣＳを生成する内部電源回路９
１２と、このアレイ電源電圧ＶＣＣＳを受けて中間電圧
ＶＣＣＰおよびＶＢＬを生成する中間電圧発生回路９１
４と、外部電源ノード９１０の外部電源電圧ＶＥＸを受
けてたとえばチャージポンプ動作を行なって、昇圧電圧
ＶＰＰおよび負の基板バイアス電圧ＶＢＢを生成するポ
ンプ電圧発生回路９１６を含む。

【００１０】図４９は、ＤＲＡＭのアレイ部の構成を示
す図である。図４９において、ＤＲＡＭのメモリアレイ
においては、メモリセルＭＣが行列状に配列され、メモ
リセル行それぞれに対してワード線ＷＬが配置される。
また、メモリセルＭＣの列に対応してビット線対ＢＬお
よび／ＢＬが配置される。メモリセルＭＣは、情報を記
憶するためのキャパシタＭＱと、ワード線ＷＬ上の電位
に応答してメモリキャパシタＭＱをビット線ＢＬ（また
は／ＢＬ）に接続するアクセストランジスタＭＴを含
む。

【００１１】ビット線対ＢＬおよび／ＢＬには、活性化
時これらのビット線ＢＬおよび／ＢＬを中間電圧ＶＢＬ
レベルにプリチャージするビット線イコライズ回路ＢＥ
Ｑと、活性化時ビット線対ＢＬおよび／ＢＬのうちの高
電位のビット線上にアレイ電源電圧ＶＣＣＳを伝達する
センスアンプ回路ＳＡが設けられる。

【００１２】ワード線ＷＬは、選択されると、昇圧電圧
ＶＰＰレベルに駆動される。基板バイアス電圧ＶＢＢ
は、アクセストランジスタＭＴのバックゲートへ与えら
れる。中間電圧ＶＣＣＰは、メモリキャパシタＭＱの一
方電極に与えられる。

【００１３】図４８および図４９に示すように、ＤＲＡ
Ｍ用の内部電圧を発生する部分においては、アレイ電源
電圧を供給するための幅の広い電源配線および内部電圧
ＶＣＣＰ、ＶＢＬ、ＶＰＰおよびＶＢＢを伝達するため
の比較的幅の広い電圧伝達線が配置される。また、ＤＲ
ＡＭのメモリアレイにおいては、信号線がさまざまな電
圧レベルに設定される。

【００１４】内部電源回路９１２、中間電圧発生回路９
１４およびポンプ電圧発生回路９１６においては、基準
電圧または基準電流に従って必要なレベルの電圧を生成
している。これらの基準電圧および基準電流は電源投入
後常時消費される。消費電力を低減するために、この基
準電圧を発生する回路および基準電流を供給する回路の
消費電流は十分小さくされ、これらの基準電流供給回路
および基準電圧発生回路の電流駆動能力は十分小さくさ
れる。このため、基準電流を伝達する信号線および基準
電圧を伝達する信号線は、それらの駆動能力が小さいた
め、他の信号線または基板などからのノイズの影響を非
常に受けやすい。

【００１５】したがって、これらの内部電圧発生系のレ
イアウトを検証するために、一般的に行なわれているレ
イアウト基準チェック（ＤＲＣ：デザイン・ルール・チ
ェック）、スケマー（schema：レイアウトの論理記述）
とレイアウトとの一致検証（ＬＶＳ：レイアウト・ヴァ
ーサス・スケマティック）などのＥＤＡツールを用いた
レイアウト検証のみでは、安定した動作が保証されない
場合が多い。したがって、現状では、熟練した技術者に
よる十分にノイズ対策やマージン確保を施した緻密なレ
イアウト作業が必要となっている。このような電源回路
（内部電圧発生系）レイアウトにおいて、メモリの記憶
容量によってフロアプランが変わった場合、電源配線の
再検討ならびにノイズ耐性および最適な電流供給能力を
得るための配置の再検討などが必要となり、設計が複雑
となるとともにレイアウト期間の短縮が妨げられてしま
う。

【００１６】このような、さまざまな記憶容量に対し柔
軟に対処するために、モジュール構成を利用する方式
が、T. Watanabe et al.,“A Modular Architecture fo
r a 6.4-Gbyte/s, 8-Mb DRAM-Integrated Media Chi
p”, IEEE Journal of Solid Sta-te Circuits, Vol.3
2, No.5, pp.635-641, May 1997に提案されている。ワ
タナベ等は、拡張可能なバンクとデータ読出用のメイン
アンプおよび電圧発生器とを１つのマクロとして取扱っ
ている。ワタナベ等の構成では、電圧発生器の構成は、
メモリ記憶容量が変更されても一定であり、Ｉ／Ｏ構
成、リフレッシュピリオド、およびページサイズなどの
変更に対しては、電源回路構成の変更は想定されていな
い。したがって、このマクロを利用する場合、マクロの
最大予想消費電流の場合を想定して電圧発生器の電流供
給能力を設定する必要があり、その用いられる記憶容量
によっては、必要以上の電流駆動能力を持った電圧発生
器が使用されることになり、必要以上の電流が消費され
るという問題が生じる。

【００１７】また、記憶容量の拡張可能なフロアレイア
ウト方式が、T. Yabe et al.,“AConfigurable DRAM Ma
cro Design for 2112 Derivative Organizations, to b
e Synthesized Using a Memory Generator”, ISSCC 98
Digest, pp.72-73, Feb. 1998に示されている。このヤ
ベ等においては、ＤＲＡＭマクロ内における電源系の配
置プランが示されているが、電圧発生器は、１Ｍビット
の基準アレイに対応して１つ配置されており、この電圧
発生器により、対応の１Ｍビットアレイに必要な電流を
供給している。しかしながら、１バンクが１Ｍビットの
記憶容量を有する場合と１バンクが８Ｍビットの記憶容
量を有する場合、いずれの場合においても、１バンク内
では、同数のワード線が活性化されるため、アレイの消
費電流はほぼ同じである。１バンクが８Ｍビット構成の
場合、このヤベ等の構成では、１Ｍビットブロックそれ
ぞれに電圧発生器が設けられているため、必要な電流供
給能力の８倍の電圧発生器が用いられることになり、大
きな面積ロスとなる。

【００１８】それゆえ、この発明の目的は、構成／動作
条件の変更に容易に対応することのできる内部電圧発生
回路（内部電源回路）を備える半導体集積回路装置を提
供することである。

【００１９】この発明の他の目的は、記憶容量／動作条
件変更に対し柔軟に対応することのできる内部電圧発生
回路を備えるロジック混載メモリを提供することであ
る。

【００２０】この発明のさらに他の目的は、従来短期間
の再設計が困難であった電源系回路を、容易にかつ短期
間で再設計／再配置することができかつ最適なレイアウ
ト面積で最適な能力を有する電源回路の構成およびレイ
アウトの配置構成を提供することである。

【００２１】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、要約すれば、内部回路が使用する内部電
圧を発生する内部電源回路として、内部回路動作時大き
な電流を供給する必要のある回路をアクティブユニット
として基準能力ごとにセル化する。内部回路の消費電流
の大きさに応じて必要な数のアクティブユニットを配置
する。

【００２２】すなわち、請求項１に係る半導体集積回路
装置は、所定の機能を行なうための内部回路と、この内
部回路の活性化時に内部回路が消費する電流を内部回路
へ供給する能力を有しかつ内部回路へ所定の電圧を供給
するための電源回路を備える。電源回路は、予め所定の
電流供給能力を有するようにレイアウトされてセル化さ
れた所定電圧を発生するアクティブユニットを、この内
部回路の電流消費能力に応じた数含む。

【００２３】請求項２に係る半導体集積回路装置は、請
求項１の装置において、内部回路が、各々が情報を記憶
する複数のメモリセルを含み、電源回路が、予めレイア
ウトおよび能力が固定的に定められ、かつ複数のメモリ
セルが形成される基板領域へバイアス電圧を印加するた
めの基板バイアス発生回路をさらに含む。

【００２４】請求項３に係る半導体集積回路装置は、請
求項１の装置において、内部回路が、行列状に配列され
かつ各々が情報を記憶する複数のメモリセルと、アドレ
ス指定されたメモリセル行を選択状態へ駆動するための
行選択回路とを含み、電源回路が、この行選択回路によ
り選択行へ伝達される電圧を発生する回路を含む。

【００２５】請求項４に係る半導体集積回路装置は、請
求項１の装置において、電源回路が、外部電源電圧を降
圧して内部回路に対する動作電源電圧を発生する回路を
含む。

【００２６】請求項５に係る半導体集積回路装置は、請
求項１の装置において、電源回路のアクティブユニット
が第１の領域に配置され、電源回路が、さらに、この第
１の領域と異なる領域に配置され、アクティブユニット
の動作を制御するための制御回路を含む。

【００２７】請求項６に係る半導体集積回路装置は、請
求項５の装置において、第１の領域が第１の方向に沿っ
て延在して設けられ、かつ制御回路からの少なくとも制
御信号をアクティブユニットへ伝達するための制御信号
線がさらに配設される。この制御信号線は、第１の領域
外部に配置される第１の配線部と、第１の方向に沿って
第１の領域上に配設される第２の配線部とを含む。

【００２８】請求項７に係る半導体集積回路装置は、請
求項１の装置において、電源回路が、所定の周期の発振
信号を発生するための発振器と、分周比が変更可能であ
りかつ発振器からの発振信号を設定された分周比により
分周するための分周器と、この分周器の出力信号に従っ
てチャージポンプ動作を行なって所定の電圧を生成する
ためのチャージポンプ回路とを含む。

【００２９】請求項８に係る半導体集積回路装置は、請
求項７に装置において、チャージポンプ回路がアクティ
ブユニットとしてセル化される。

【００３０】請求項９に係る半導体集積回路装置は、請
求項１の装置において、複数のパッドが整列して配置さ
れるパッド帯がさらに設けられ、内部回路が複数のメモ
リセルを有するメモリアレイを含み、電源回路が、メモ
リアレイとパッド帯との間に配置される。

【００３１】請求項１０に係る半導体集積回路装置は、
請求項１の装置において、電源回路が、互いに異なる用
途の電圧を発生する複数種類のアクティブユニットを含
み、これら複数種類のアクティブユニットは同じ電源配
線レイアウトを有する。

【００３２】請求項１１に係る半導体集積回路装置は、
請求項１の装置において、電源回路が、各々が異なる用
途の電圧を所定電圧として生成する複数種類のアクティ
ブユニットを含む。これら複数種類のアクティブユニッ
トは、互いに異なる電源配線レイアウトを有する。

【００３３】請求項１２に係る半導体集積回路装置は、
請求項１の装置において、電源回路が、所定電圧を安定
化するためのデカップル容量を構成するユニットをさら
に含む。

【００３４】請求項１３に係る半導体集積回路装置は、
請求項１の装置において、電源回路が互いに異なる用途
の電圧を所定電圧としてそれぞれ発生する複数種類のア
クティブユニットを含み、各アクティブユニットは、少
なくとも動作制御用の入力信号線を含み、これら複数種
類のアクティブユニットの入力信号線レイアウトは共通
化される。

【００３５】請求項１４に係る半導体集積回路装置は、
請求項１の装置において、電源回路が、互いに異なる用
途の電圧を所定電圧として発生する複数種類のアクティ
ブユニットを含み、これら複数種類のアクティブユニッ
トは同じレイアウトサイズを有する。

【００３６】請求項１５に係る半導体集積回路装置は、
請求項１の装置において、電源回路が、互いにレイアウ
トサイズが異なりかつ互いに用途の異なる電圧を所定電
圧として生成するための複数種類のアクティブユニット
を含む。

【００３７】請求項１６に係る半導体集積回路装置は、
請求項１の装置において、電源回路が、外部電源電圧を
降圧して内部電源電圧を生成して所定電圧として出力す
るための内部降圧回路をアクティブユニットとして含
む。このアクティブユニットは、パッドに結合されてか
つ一方方向に延在して外部電源電圧を伝達する外部電源
線と、この外部電源線と対向して一方方向に延在するよ
うに配置され、内部電源電圧を伝達するための内部電源
線とを含む。

【００３８】請求項１７に係る半導体集積回路装置は、
請求項１の装置において、さらに、内部回路と電源回路
との間に配設され、所定電圧を安定化するためのデカッ
プル容量が設けられる。

【００３９】請求項１８に係る半導体集積回路装置は、
請求項１７の装置において、デカップル容量の配置領域
において電源回路からの所定電圧を伝達する所定電圧線
と内部回路へ所定電圧を伝達するための内部電圧線とが
相互結合される。

【００４０】請求項１９に係る半導体集積回路装置は、
請求項１または１７の装置において、さらに、内部回路
に関して電源回路と対向して配置され、所定電圧を安定
化するためのデカップル容量が設けられる。所定電圧伝
達線は、内部回路上にわたって延在して配置される。

【００４１】請求項２０に係る半導体集積回路装置は、
請求項１の装置において、内部回路が、互いに離れて配
置される第１および第２の回路を含み、電源回路は、第
１および第２の回路に対応して配置され、それぞれ所定
電圧を供給する第１および第２のサブ電源回路を含む。
これら第１および第２のサブ電源回路が、所定電圧を発
生するためのアクティブユニットを含む。これら第１お
よび第２の回路の間の領域に分散して、所定電圧を安定
化するためのデカップル容量が設けられる。

【００４２】請求項２１に係る半導体集積回路装置は、
請求項１、１７または１９の装置において、内部回路が
各々が複数のメモリセルを有しかつ互いに独立に活性化
される複数のメモリバンクを含み、これら複数のメモリ
バンクは整列して配置される。この請求項２１の装置
は、さらに、複数のメモリバンクの間の領域に配置さ
れ、所定電圧を安定化するためのデカップル容量を備え
る。

【００４３】請求項２２に係る半導体集積回路装置は、
請求項１の装置において、内部回路は互いに独立に動作
しかつ互いに離れて配置される複数の機能回路を含む。
電源回路は、複数の機能回路のうちの特定の機能回路近
傍に配置されて基準電圧を発生するための基準電圧発生
回路と、複数の機能回路各々に対応しかつ対応の機能回
路の近傍に配置され、基準電圧発生回路からの基準電圧
を利用して所定電圧を発生するための回路とを含む。こ
の所定電圧発生回路がアクティブユニットを含む。

【００４４】基準能力を有する内部電圧発生回路をアク
ティブユニットとしてセル化しておくことにより、内部
回路の消費電流量に応じてアクティブユニットを必要な
数配置することだけで所定電圧発生回路の能力を最適化
することができ、また面積ロスも生じない。

【００４５】また、すでにセル化されているアクティブ
ユニットを配置するだけであり、この所定電圧発生回路
を一から再設計する必要がなく、この所定電圧発生回路
（電源回路）の再設計および再配置を容易かつ短期間に
行なうことができる。

【００４６】

【発明の実施の形態】［実施の形態１］図１は、この発
明に従うＤＲＡＭマクロの構成を概略的に示す図であ
る。図１において、ＤＲＡＭマクロは、各々が１６Ｍビ
ットの記憶容量を有するメモリアレイＭＡ♯０およびＭ
Ａ♯１と、メモリアレイＭＡ♯０およびＭＡ♯１の間の
領域に配置されてメモリアレイＭＡ♯０およびＭＡ♯１
におけるメモリセル行およびメモリセル列を選択するた
めのロウ・カラムデコーダＲＣＤと、メモリアレイＭＡ
♯０およびＭＡ♯１の選択列とデータの授受を行なうた
めのデータバスＤＢ♯０およびＤＢ♯１と、テスト動作
モード時、テストアドレス信号およびテストデータなど
を受けるテストインタフェースＴＩＯ♯０およびＴＩＯ
♯１と、、メモリアレイＭＡ♯０およびＭＡ♯１とロウ
・カラムデコーダＲＣＤと各種の動作制御を行なう制御
回路ＣＴＬとに対し必要な電圧を供給する電源回路ＰＣ
を含む。

【００４７】テストインタフェースＴＩＯ♯０およびＴ
ＩＯ♯１が設けられているのは、ロジック混載メモリが
チップ上に形成された場合、ＤＲＡＭへは、ロジック回
路を介してアクセスされる。ＤＲＡＭマクロ単体を、チ
ップ搭載時においてもテストするために、テストインタ
フェースＴＩＯ♯０およびＴＩＯ♯１が設けられる。

【００４８】データバスＤＢ♯０およびＤＢ♯１におい
ては、データの読出を行なうためのプリアンプおよびデ
ータの書込を行なうためのライトドライバおよびデータ
転送回路等も配置される。

【００４９】メモリアレイＭＡ♯０およびＭＡ♯１にお
いては、それぞれメモリセルが行列状に配列される。こ
れらのメモリアレイＭＡ♯０およびＭＡ♯１のビット線
方向（Ｉ／Ｏ線方向）の一方側に、電源回路ＰＣを配置
する。この電源回路ＰＣは、メモリアレイ内で用いられ
る負電圧ＶＢＢを発生する負電圧発生回路、メモリセル
のＨレベルデータを規定するアレイ電圧ＶＣＣＳを発生
するアレイ電圧発生回路、アレイ電圧発生時に使用され
る基準電圧を発生するための基準電圧発生回路、データ
保持時に使用される中間電圧（ビット線プリチャージ電
圧ＶＢＬおよびセルプレート電圧ＶＣＰ）を発生する中
間電圧発生回路、メモリセルにＨレベルデータを書込む
ために必要なワード線駆動用の昇圧電圧ＶＰＰを発生す
る昇圧電圧発生回路を含む。

【００５０】この電源回路ＰＣは、また外部電源電圧を
降圧して制御回路ＣＴＬに使用される内部電圧ＶＣＣＰ
を供給するように構成されてもよい。ここで、メモリア
レイＭＡ♯０およびＭＡ♯１のメモリセル配置の基板領
域（Ｐウェル）に対して負電圧ＶＢＢが基板バイアス電
圧として供給される。電源回路ＰＣおよび制御回路ＣＴ
Ｌの基板領域のＰウェルは、接地電圧ＧＮＤレベルに固
定されて高速動作を保証する。

【００５１】電源回路ＰＣを、メモリアレイＭＡ♯０お
よびＭＡ♯１の記憶容量および動作条件（リフレッシュ
周期等）を考慮して、その内部構成を変更する。電源回
路ＰＣには、各電圧を発生するための構成がセルとして
予め基準能力を有するようにレイアウトされたユニット
が配置される。メモリアレイＭＡ♯０およびＭＡ♯１に
おいてメモリセル選択動作が行なわれるとき、大きな電
流が消費される電圧、すなわちセンスアンプ動作時のビ
ット線充放電により消費されるアレイ電圧ＶＣＣＳ、お
よびワード線選択時に使用される昇圧電圧ＶＰＰについ
て特に、アクティブユニットとして基準能力を有するよ
うにレイアウトを設計してセル化して予め準備し、必要
な数のアクティブユニットを電源回路ＰＣ内に配置す
る。

【００５２】一般に、昇圧電圧ＶＰＰおよびアレイ電圧
ＶＣＣＳの消費電流は、一度に活性化されるワード線の
数およびそれに伴って活性化されるセンスアンプの数で
決定される。アレイの記憶容量の変化、バンク構成、Ｉ
／Ｏ構成、ページサイズ（一度のロウ系の回路の活性化
によりセンスアンプによりラッチされるメモリセルデー
タの数）、およびリフレッシュサイクル（複数本のワー
ド線が一度に活性化され、全ワード線が活性化されてリ
フレッシュされるのに必要とされるサイクル）などの構
成が変わると、必然的にこれらの電圧の消費される電流
値も変化する。従来は、この構成の変化に応じて電源配
線およびセル配置の再検討など電源回路のフロアプラン
の再構築が必要となり、チップ再構築に要する時間が長
くなっている。しかしながら、これらの構成の変化は、
たとえばページサイズがｎ倍（ｎは自然数）になる、ま
たは１／ｎ倍になるなど、その変化量は限られたもので
あり、かつ整数倍となる場合がほとんどである（一般に
は、せいぜいｎ＝１、２、４）。

【００５３】したがって、消費電流の変化も（規則的
な）離散値をとるため、効率的な電源系回路の配置を実
現することができる。すなわち、予め、基準となるユニ
ット回路（セル：アクティブユニット）としてそのレイ
アウトを作成し、これらのユニット回路を複数個組合せ
ることにより、チップに必要なアクティブユニット群を
形成し、各構成に応じて最適な電流を供給する。

【００５４】図２は、図１に示す電源回路ＰＣの構成を
概略的に示す図である。図２において、電源回路ＰＣ
は、外部電源電圧ＶＥＸからこの外部電源電圧ＶＥＸに
依存しない基準電圧ＶＲＥＦ（ＢＩＡＳＬ，Ｖｒｅｆ
Ｓ）を生成する基準電圧発生回路１と、外部電源電圧Ｖ
ＥＸを一方動作電源電圧として使用し、基準電圧発生回
路１からの基準電圧ＶＲＥＦに従って所定の電圧レベル
（−１．０Ｖ）の負電圧ＶＢＢを発生するＶＢＢ発生回
路２と、基準電圧ＶＲＥＦに従って、外部電源電圧ＶＥ
Ｘからこの基準電圧ＶＲＥＦが規定する電圧レベル
（２．０Ｖ）のアレイ電圧ＶＣＣＳを生成するアレイ電
圧発生回路３と、外部電源電圧ＶＥＸを一方動作電源電
圧として受けて動作し、基準電圧ＶＲＥＦに従って所定
の電圧レベル（３．６Ｖ）の昇圧電圧ＶＰＰを発生する
ＶＰＰ発生回路４と、アレイ電圧ＶＣＣＳに従って、所
定の中間電圧（ＶＣＣＳ／２）レベルの中間電圧ＶＢＬ
およびＶＣＰを生成する中間電圧発生回路５と、外部電
源電圧ＶＥＸを、周辺回路に対する電源電圧ＶＣＣＰと
して伝達する周辺回路電源線６を含む。

【００５５】ＶＢＢ発生回路２からの負電圧ＶＢＢは、
図１に示すメモリアレイＭＡ♯０およびＭＡ♯１が形成
されるＰウェル（基板領域）へバイアス電圧として印加
される。アレイ電圧発生回路３からのアレイ電圧ＶＣＣ
Ｓは、この図１に示すメモリアレイＭＡ♯０およびＭＡ
♯１のメモリセルデータを検知し増幅するために図示し
ないセンスアンプ回路により使用される。ＶＰＰ発生回
路４からの昇圧電圧ＶＰＰは、図１に示すロウ・カラム
デコーダＲＣＤに含まれるロウデコーダを介して選択ワ
ード線上に伝達される。

【００５６】中間電圧発生回路５からの中間電圧ＶＢＬ
およびＶＣＰは、それぞれ、ビット線をプリチャージす
るための電圧およびメモリキャパシタのセルプレート電
圧として利用される。

【００５７】周辺回路電源線６上の周辺電源電圧ＶＣＣ
Ｐは、図１に示す制御回路ＣＴＬおよびロウ・カラムデ
コーダＲＣＤ等へ、一方動作電源電圧として供給され
る。

【００５８】基準電圧発生回路１は、スタンバイ時の消
費電力低減のために、電流値ができるだけ小さくされた
たとえば１μＡ以下の信号を発生する。すなわち、この
基準電圧発生回路１からの基準電圧ＶＲＥＦは、単に、
ＶＢＢ発生回路２、アレイ電圧発生回路３およびＶＰＰ
発生回路４において、ＭＯＳトランジスタ（絶縁ゲート
型電界効果トランジスタ）のゲートへ、比較基準電圧ま
たはバイアス電圧として印加されるだけである。大きな
電流駆動能力は要求されず、この基準電圧ＶＲＥＦを伝
達する信号線の電流値は極めて小さく、したがってノイ
ズに対して最も感度が高い。電源回路全体としての動作
の安定性を考えると、このようなノイズに感度の高い信
号を発生する基準電圧発生回路１においては内部におけ
る相対的な構成要素（ＭＯＳトランジスタ）の配置およ
びチップ内における位置を変更するのは、ノイズ耐性か
らみて望ましいものではない。

【００５９】一方、アレイ電圧発生回路３からのアレイ
電圧ＶＣＣＳは、メモリアレイＭＡ♯０およびＭＡ♯１
のビット線充放電動作時（センス動作時）に消費され、
またＶＰＰ発生回路４からの昇圧電圧ＶＰＰも、ワード
線選択動作時に消費される。したがって、これらのアレ
イ電圧発生回路３およびＶＰＰ発生回路４が要求される
電流供給能力は、記憶容量または動作条件などにより異
なる。これらの電圧を発生する部分をアクティブユニッ
ト化して、基準能力を持った単位セルとしてレイアウト
を固定する。このアクティブユニットに供給される信号
としては、一部の基準電圧を除けば、アクティブユニッ
トを活性化するための活性化信号のみである。

【００６０】アレイ電圧発生回路３およびＶＰＰ発生回
路４は、外部電源電圧ＶＥＸを、一方動作電源電圧とし
て消費している。昇圧電圧ＶＰＰを発生するためのポン
プ回路およびアレイ電圧発生回路３における基準電圧
（ＶｒｅｆＳ）とアレイ電圧ＶＣＣＳを比較してアレイ
電圧レベルを調整する回路（ＶＤＣ）自体も、十分な大
きさの電流で駆動されており、ノイズに対する安定性も
高い。これらの要因を考慮して、内部電源回路に含まれ
る内部電圧発生回路を、ＤＲＡＭのアレイ構成の変更に
応じて最適配置することができるように、メモリアレイ
の活性化時に大きな電流を供給することが要求されるア
クティブユニットと、これら以外の電源制御回路とを切
り分けて配置する。

【００６１】ＶＢＢ発生回路２からの負電圧ＶＢＢは、
メモリアレイの基板領域（Ｐウェル）へバイアス電圧を
供給し、中間電圧発生回路５からの中間電圧ＶＢＬおよ
びＶＣＰは、ビット線プリチャージ電圧およびメモリセ
ルキャパシタのセルプレート電圧供給のためにそれぞれ
利用される。これらの電圧ＶＢＢ、ＶＢＬおよびＶＣＰ
は、アレイ電圧ＶＣＣＳおよび昇圧電圧ＶＰＰに比べて
消費電力が小さい。これらのＶＢＢ発生回路２および中
間電圧発生回路５は大きな電流供給能力を要求されない
ため、そのレイアウトサイズは小さく、また各電圧ノー
ドに寄生的に生じる安定化容量値が大きいため、回路動
作時の電位変動も少ない（たとえば、メモリアレイの基
板領域のウェルと基板との間のＰＮ接合の容量は極めて
大きい）。したがって、あらゆるアレイ構成に対して、
アレイの最大電流消費を必要とする構成のときに必要と
される能力に、これらのＶＢＢ発生回路２および中間電
圧発生回路５の電流供給能力が適合するように、これら
の回路のレイアウトを統一しても、面積増加はほとんど
生じず、またメモリアレイの記憶容量が小さくなった場
合の安定性の低下も、寄生的に各電圧ノードに生じる安
定化容量が元々大きいため、ほとんど生じず、問題は生
じない。

【００６２】なお、この図２に示す電源回路ＰＣの構成
において、周辺回路へは、周辺電源電圧ＶＣＣＰが周辺
回路電源線６を介して外部電源電圧ＶＥＸが伝達されて
いる。しかしながら、アレイ電圧発生回路３と同様の構
成の内部電圧発生回路（アクティブユニットを含む）を
用いて周辺電源電圧ＶＣＣＰを供給してもよい。

【００６３】図３は、図２に示す基準電圧発生回路１の
構成を概略的に示す図である。図３において、基準電圧
発生回路１は、たとえば３．３Ｖの外部電源電圧ＶＥＸ
を受け、定電流を発生し、この定電流によりバイアス電
圧ＢＩＡＳＬとＩＣＯＮＳＴとを発生し、かつ外部電源
電圧ＶＥＸをフィルタ処理して外部電源電圧ＶＥＸレベ
ルの電源電圧ＶＩＩを生成する電流源１ａと、電流源１
ａからのバイアス電圧ＩＣＯＮＳＴと一定電源電圧ＶＩ
Ｉとに従って基準電圧ＶｒｅｆＳ０を生成するＶｒｅｆ
発生回路１ｂと、外部電源電圧ＶＥＸを一方動作電源電
圧として動作し、Ｖｒｅｆ発生回路１ｂからのハイイン
ピーダンスの基準電圧ＶｒｅｆＳ０をバッファ処理して
たとえば２．０Ｖの基準電圧ＶｒｅｆＳを生成するバッ
ファ１ｃを含む。バッファ１ｃは、比較的大きな電流駆
動能力を有しており、ハイインピーダンスの基準電圧Ｖ
ｒｅｆＳ０に従って、各内部電圧発生回路のゲート容量
を駆動する能力を有する基準電圧ＶｒｅｆＳを生成す
る。

【００６４】図４は、図３に示す電流源１ａの構成の一
例を示す図である。図４において、電流源１ａは、外部
電源電圧ＶＥＸをフィルタ処理して安定な電源電圧ＶＩ
Ｉを電源線１ａｂ上に生成するローパスフィルタ１ａａ
と、この電源線１ａｂ上の電源電圧ＶＩＩを動作電源電
圧として受け、一定電圧レベルのバイアス電圧ＩＣＯＮ
ＳＴおよびＢＩＡＳＬを生成する定電流回路１ａｃを含
む。

【００６５】ローパスフィルタ１ａは、外部電源ノード
に結合される抵抗素子Ｒ１と、電源線１ａｂに結合され
るＭＯＳキャパシタＣ１を含む。このＭＯＳキャパシタ
Ｃ１は、ＰチャネルＭＯＳトランジスタで構成される。
ローパスフィルタ１ａａは、抵抗素子Ｒ１およびＭＯＳ
キャパシタＣ１により、外部電源電圧ＶＥＸをフィルタ
処理し、その高周波ノイズ成分を除去して安定な電源電
圧ＶＩＩを生成する。

【００６６】定電流回路１ａｃは、ノードＮＤ１と電源
線１ａｂの間に接続されかつそのゲートがノードＮＤ１
に接続されるＰチャネルＭＯＳトランジスタＱ１と、ノ
ードＮＤ１と接地ノードの間に接続されかつそのゲート
がノードＮＤ２に接続されるＮチャネルＭＯＳトランジ
スタＱ３と、電源線１ａｂに結合される高抵抗の抵抗素
子Ｒ２と、抵抗素子Ｒ２とノードＮＤ２の間に接続さ
れ、そのゲートがノードＮＤ１に接続されるＰチャネル
ＭＯＳトランジスタＱ２と、ノードＮＤ２と接地ノード
の間に接続されかつそのゲートがノードＮＤ２に接続さ
れるＮチャネルＭＯＳトランジスタＱ４を含む。

【００６７】ノードＮＤ１から電流制限用のバイアス電
圧ＩＣＯＮＳＴが出力され、ノードＮＤ２から、バイア
ス電圧ＢＩＡＳＬが出力される。

【００６８】ＭＯＳトランジスタＱ２は、そのチャネル
幅とチャネル長の比が、ＭＯＳトランジスタＱ１のチャ
ネル幅とチャネル長の比の約１０倍程度に設定される。
したがって、このＭＯＳトランジスタＱ２は、ＭＯＳト
ランジスタＱ１よりも十分大きな電流駆動能力を有す
る。ＭＯＳトランジスタＱ３およびＱ４は、同じ電流供
給能力を有しており、これらのＭＯＳトランジスタＱ３
およびＱ４はカレントミラー回路を構成する。

【００６９】ＰチャネルＭＯＳトランジスタＱ１および
Ｑ２は、それぞれゲート−ソース間電圧ＶＧＳに応じた
電流を流す。ＭＯＳトランジスタＱ３およびＱ４がカレ
ントミラー回路を構成しており、これらのＭＯＳトラン
ジスタＱ３およびＱ４には、同じ大きさの電流が流れ
る。したがって、このＭＯＳトランジスタＱ１およびＱ
２において、ゲート−ソース間電圧ＶＧＳが異なる。す
なわち、ＭＯＳトランジスタＱ１のゲート−ソース間電
圧の絶対値ＶＧＳ１は、ＭＯＳトランジスタＱ２のゲー
ト−ソース間電圧の絶対値ＶＧＳ２よりも大きくなる。
このＭＯＳトランジスタＱ１およびＱ２のソース電圧の
差は、抵抗素子Ｒ２により生じる。したがって、抵抗素
子Ｒ２を介して流れる電流Ｉは、次式で表わされる。

【００７０】Ｉ＝（ＶＧＳ１−ＶＧＳ２）／Ｒ２ 抵抗素子Ｒ２は高抵抗であり、定電流回路１ａｃを流れ
る電流Ｉは、小さな電流値を有する。たとえば、０．４
μＡ程度の値を、この電流Ｉが有する。したがって、バ
イアス電圧ＩＣＯＮＳＴおよびＢＩＡＳＬは、微小電流
で駆動されるため、ノイズに対して感度が高くなり、電
源回路内において、その位置は、固定的に定められる。

【００７１】図５は、図３に示すＶｒｅｆ発生回路１ｂ
およびバッファ１ｃの構成の一例を示す図である。図５
において、Ｖｒｅｆ発生回路１ｂは、電源線１ａｂとノ
ードＮＤ３の間に接続されかつそのゲートにバイアス電
圧ＩＣＯＮＳＴを受けるＰチャネルＭＯＳトランジスタ
Ｑ５と、ノードＮＤ３と接地ノードの間に接続されかつ
そのゲートがノードＮＤ３に接続されるＮチャネルＭＯ
ＳトランジスタＱ６を含む。ＭＯＳトランジスタＱ５
は、図４に示す定電流発生回路のＭＯＳトランジスタＱ
１とカレントミラー回路を構成する。したがって、ＭＯ
ＳトランジスタＱ１およびＱ５が同一サイズの場合に
は、このＭＯＳトランジスタＱ５には、電流Ｉが流れ
る。ＭＯＳトランジスタＱ６は、抵抗モードで動作し、
このＭＯＳトランジスタＱ５から供給される電流Ｉを電
圧に変換して基準電圧ＶｒｅｆＳ０を生成する。ＭＯＳ
トランジスタＱ６の抵抗値は極めて高く、またＭＯＳト
ランジスタＱ５は、その供給電流は微小電流であり、そ
のチャネル抵抗が高い。したがって、この基準電圧Ｖｒ
ｅｆＳ０は、ハイインピーダンスの電圧となる。このハ
イインピーダンスの基準電圧ＶｒｅｆＳ０をバッファ１
ｃによりバッファ処理して、各内部電圧発生回路へ供給
される基準電圧ＶｒｅｆＳを生成する。

【００７２】バッファ１ｃは、外部電源ノードとノード
ＮＤ４の間に接続されかつそのゲートがノードＮＤ４に
接続されるＰチャネルＭＯＳトランジスタＱ７と、外部
電源ノードとノードＮＤ５の間に接続されかつそのゲー
トがノードＮＤ４に接続されるＰチャネルＭＯＳトラン
ジスタＱ８と、ノードＮＤ４とノードＮＤ６の間に接続
されかつそのゲートがノードＮＤ３に接続されるＮチャ
ネルＭＯＳトランジスタＱ９と、ノードＮＤ５とノード
ＮＤ６の間に接続されかつそのゲートがノードＮＤ５に
接続されるＮチャネルＭＯＳトランジスタＱ１０と、ノ
ードＮＤ６と接地ノードの間に接続されかつそのゲート
にバイアス電圧ＢＩＡＳＬを受けるＮチャネルＭＯＳト
ランジスタＱ１１を含む。このバッファ１ｃの出力ノー
ド（ノードＮＤ５）には、基準電圧安定化用のＭＯＳキ
ャパシタＣ２が接続される。

【００７３】ＭＯＳトランジスタＱ１１は、図４に示す
定電流回路１ａｃのＭＯＳトランジスタＱ４とカレント
ミラー回路を構成し、したがって、このＭＯＳトランジ
スタＱ１１には、電流Ｉが流れる（ＭＯＳトランジスタ
Ｑ４およびＱ１１のサイズが同じ場合）。ＭＯＳトラン
ジスタＱ９およびＱ１０は、基準電圧ＶｒｅｆＳ０およ
びＶｒｅｆＳを比較する差動段を構成する。ＭＯＳトラ
ンジスタＱ７およびＱ８は、カレントミラー回路を供給
し、これら両者のサイズが同じ場合には同じ大きさの電
流を供給する。ＭＯＳトランジスタＱ１０が、ゲートお
よびドレインが相互接続されており、電流／電圧変換素
子として機能し、ＭＯＳトランジスタＱ８およびＱ１０
を流れる電流を電圧に変換して基準電圧ＶｒｅｆＳを生
成する。

【００７４】バッファ１ｃにおいて、基準電圧Ｖｒｅｆ
Ｓ０が基準電圧ＶｒｅｆＳよりも高くなった場合には、
ＭＯＳトランジスタＱ９を介して流れる電流がＭＯＳト
ランジスタＱ１０を介して流れる電流よりも大きくな
り、ノードＮＤ５の電圧レベルが上昇する（ＭＯＳトラ
ンジスタＱ７およびＱ８のカレントミラー回路により同
一電流がＭＯＳトランジスタＱ９およびＱ１０に供給さ
れる）。一方、基準電圧ＶｒｅｆＳが、基準電圧Ｖｒｅ
ｆＳ０よりも高い場合には、ＭＯＳトランジスタＱ９を
介して流れる電流が、ＭＯＳトランジスタＱ１０を介し
て流れる電流よりも小さくなり、応じてＭＯＳトランジ
スタＱ１０の流れる電流が減少し、ノードＮＤ５からの
基準電圧ＶｒｅｆＳの電圧レベルが低下する。したがっ
て、基準電圧ＶｒｅｆＳは、基準電圧ＶｒｅｆＳ０と同
一電圧レベルに維持される。この基準電圧ＶｒｅｆＳ
は、安定化容量Ｃ２により、安定に維持される。

【００７５】このバッファ１ｃを利用することにより、
図２に示す各内部電圧発生回路へ、安定に比較的大きな
電流供給能力を持って基準電圧ＶｒｅｆＳを伝達する。
しかしながら、このバッファ１ｃを用いている場合にお
いても、バッファ１ｃを介して流れる電流は、約０．８
μＡ程度である（ＭＯＳトランジスタＱ１１のチャネル
幅とチャネル長の比が、ＭＯＳトランジスタＱ４のそれ
の約２倍に設定される）。したがって、この基準電圧Ｖ
ｒｅｆＳも、やはりノイズに敏感な電圧であり、この基
準電圧ＶｒｅｆＳを伝達する回路および信号線は、メモ
リアレイの構成にかかわらず、予め固定的に設定する
（メモリアレイの最大容量に応じて設定する）。

【００７６】なお、図５において、ＶｒｅｆＳ発生回路
１ｂにおいて、電圧ＶＩＩに代えて、外部電源電圧ＶＥ
Ｘが与えられてもよい。また、ＭＯＳトランジスタＱ６
のゲートへ、バイアス電圧ＢＩＡＳＬが与えられてもよ
い。

【００７７】図６（Ａ）は、図２に示すＶＢＢ発生回路
２の構成を概略的に示す図である。図６（Ａ）におい
て、ＶＢＢ発生回路２は、外部電源電圧ＶＥＸを一方動
作電源電圧として受け、基準電圧発生回路１からのバイ
アス電圧ＢＩＡＳＬに基づいて、負電圧ＶＢＢの電圧レ
ベルを検出する−１．０Ｖ検出器２ａと、−１．０Ｖ検
出器２ａからのレベル検出信号ＥＮＶＢＢＳに従って選
択的に発振動作を行なう低速発振器２ｂと、低速発振器
２ｂからの発振信号に従ってチャージポンプ動作を行な
って負電圧ＶＢＢを生成するＶｂｂポンプ２ｃと、バイ
アス電圧ＢＩＡＳＬに基づいて負電圧ＶＢＢの電圧レベ
ルを検出する−０．８Ｖ検出器２ｄと、アレイ活性化信
号ＡＣＴと−１．０Ｖ検出器２ａからの検出信号とを受
けるＡＮＤ回路２ｅと、ＡＮＤ回路２ｅからの出力信号
と−０．８Ｖ検出器２ｄのレベル検出信号ＥＮＶＢＢＡ
とに従って選択的に発振動作を行なう高速発振器２ｆ
と、高速発振器２ｆからの発振信号に従ってチャージポ
ンプ動作を行なって負電圧ＶＢＢを生成するＶｂｂポン
プ２ｇを含む。このＶＢＢ発生回路２においては、外部
電源電圧ＶＥＸが、各回路に対して一方動作電源電圧と
して供給される。

【００７８】−１．０Ｖ検出器２ａは、負電圧ＶＢＢ
が、−１．０Ｖレベルに到達しているか否かを検出す
る。−０．８Ｖ検出器２ｄは、負電圧ＶＢＢが、−０．
８Ｖレベルに到達したか否かを検出する。アレイ活性化
信号ＡＣＴは、ロウアクセスコマンドが与えられ、図１
に示すメモリアレイＭＡ♯０およびＭＡ♯１において行
選択動作を行ない、選択行を選択状態へ駆動する動作が
指示されたときに活性状態へ駆動される。このアレイ活
性化信号ＡＣＴが活性状態の間、ＤＲＡＭマクロにおい
て、行選択に関連する回路（ロウデコーダ、センスアン
プ等）が活性状態を維持する。

【００７９】ＶＢＢ発生回路２からの負電圧ＶＢＢは、
前述のごとく、メモリアレイＭＡ♯０およびＭＡ♯１の
基板領域（Ｐウェル）へ供給される。このＰウェルの面
積は広く、接合容量も大きな容量値を有しており、回路
動作時の電位変動が少なく、また消費電流もアレイ電圧
および昇圧電圧に比べて少ない。したがって、ＶＢＢ発
生回路２の各構成要素のレイアウトサイズは小さくされ
る。

【００８０】回路動作時において、基板電流が流れると
きに、この負電圧ＶＢＢの電圧レベルが変動することが
考えられる。このため、アレイ活性化信号ＡＣＴの活性
化時ＡＮＤ回路２ｅの出力信号をイネーブルし、負電圧
ＶＢＢが−０．８Ｖ以上の電圧レベルになったとき高速
発振器２ｆを発振動作させ、大きな電荷供給能力を有す
るＶｂｂポンプ２ｇを動作させて、負電圧ＶＢＢを所定
電圧の電圧レベルにまで低下させる。スタンバイ状態時
においては、基板電流は生じず、単に基板リーク電流に
より負電圧ＶＢＢが消費されるだけである。したがっ
て、小さな電荷供給能力を有するＶｂｂポンプ２ｃを低
速発振器２ｂからの発振信号により駆動して、負電圧Ｖ
ＢＢを発生する。Ｖｂｂポンプの電荷供給能力は、チャ
ージポンプ容量の容量値と発振器の周波数の積に比例す
る。この低速発振器２ｂおよび高速発振器２ｆを利用す
ることにより、スタンバイ状態時およびアレイ活性化時
のＶＢＢ発生回路の電荷供給能力を変更する。検出器２
ａおよび２ｂの検出電圧レベルが異なるのは、Ｖｂｂポ
ンプ２ｇ動作時アンダーシュートにより基板バイアスが
不必要に深くなるのを防止するためである。

【００８１】図６（Ｂ）は、図６（Ａ）に示す−１．０
Ｖ検出器２ａおよび−０．８Ｖ検出器２ｄの構成の一例
を示す図である。これらのレベル検出器２ａおよび２ｄ
は、同じ構成を有し、検出レベルが異なるだけであり、
図６（Ｂ）においては、１つのレベル検出器の構成を示
す。

【００８２】図６（Ｂ）において、レベル検出器は、外
部電源ノードとノードＮＤ６の間に接続されかつそのゲ
ートがノードＮＤ６に接続されるＰチャネルＭＯＳトラ
ンジスタＱ１２と、ノードＮＤ６にドレインが結合され
るＮチャネルＭＯＳトランジスタＱ１４と、ＭＯＳトラ
ンジスタＱ１４と負電圧ＶＢＢの供給ノードとの間に接
続されるトリミング可能なレベル検出素子ＴＲと、外部
電源ノードとノードＮＤ７の間に接続されかつそのゲー
トがノードＮＤ６に接続されるＰチャネルＭＯＳトラン
ジスタＱ１３と、ノードＮＤ７と接地ノードの間に接続
されかつそのゲートにバイアス電圧ＢＩＡＳＬを受ける
ＮチャネルＭＯＳトランジスタＱ１５を含む。トリマブ
ルレベル検出素子ＴＲは、ゲートが接地され抵抗モード
で動作するＮチャネルＭＯＳトランジスタＱａと、しき
い値電圧がトリマブルなＮチャネルＭＯＳトランジスタ
を含む。このトリマブルＭＯＳトランジスタのしきい値
電圧を変更することにより、レベル検出器の検出レベル
を調整することができる。なお、このトリマブルＭＯＳ
トランジスタは、ダイオード接続されたＮチャネルＭＯ
Ｓトランジスタであり、その個数が変更されてもよい
（導通時、そのしきい値電圧Ｖｔｈの電圧降下を生じさ
せる）。

【００８３】レベル検出器は、さらに、外部電源ノード
とノーＮＤ８との間に接続されかつそのゲートがノード
ＮＤ８に接続されるＰチャネルＭＯＳトランジスタＱ１
６と、ノードＮＤ８と接地ノードの間に接続されかつそ
のゲートにバイアス電圧ＢＩＡＳＬを受けるＮチャネル
ＭＯＳトランジスタＱ１８と、外部電源ノードとノード
ＮＤ９との間に接続されかつそのゲートがノードＮＤ８
に接続されるＰチャネルＭＯＳトランジスタＱ１３と、
ノードＮＤ９と接地ノードの間に接続されかつそのゲー
トがノードＮＤ７に接続されるＮチャネルＭＯＳトラン
ジスタＱ１９と、外部電源電圧ＶＥＸを一方動作電源電
圧として受けて動作し、ノードＮＤ９の電圧をＣＭＯＳ
レベルの信号に変換する２段のカスケード接続されるＣ
ＭＯＳインバータ回路ＩＶ１およびＩＶ２を含む。

【００８４】バイアス電圧ＢＩＡＳＬをＭＯＳトランジ
スタＱ１４、Ｑ１５、およびＱ１８のゲートへ与えるこ
とにより、これらのＭＯＳトランジスタＱ１４、Ｑ１５
およびＱ１８を定電流源として動作させ、それぞれの電
流ｉ１、ｉ２およびｉ３の電流値をたとえば数μＡ程度
に制限する。このレベル検出器の応答特性は、電流値ｉ
１−ｉ４により決定される。次に、この図６（Ｂ）に示
すレベル検出器の動作について簡単に説明する。

【００８５】ＭＯＳトランジスタＱ１２およびＱ１３
が、カレントミラー回路を構成し、またＭＯＳトランジ
スタＱ１６およびＱ１７が、カレントミラー回路を構成
する。トリマブルレベル検出素子ＴＲにおいては、ＭＯ
ＳトランジスタＱａが、そのゲートが接地ノードに接続
され、ＭＯＳトランジスタＱａと負電圧供給ノードとの
間に、しきい値電圧がトリマブルなまたはダイオード接
続されたその段数がプログラム可能なＭＯＳトランジス
タが接続される。ＭＯＳトランジスタＱａは、ソース電
位がしきい値電圧以下となると導通する。ＭＯＳトラン
ジスタＱａのソース電圧は、負電圧ＶＢＢと、プログラ
マブル素子（しきい値電圧トリマブルＭＯＳトランジス
タ）とにより決定される（ＶＢＢ＋ＶＴＨ（このＶＴＨ
はプログラマブル素子のしきい値電圧の合計））。

【００８６】負電圧ＶＢＢが所定電圧レベル以上のとき
には、ＭＯＳトランジスタＱａはオフ状態にあり、電流
ｉ１は流れず、ノードＮＤ７はＭＯＳトランジスタＱ１
５により、接地電圧レベルに保持される。ＭＯＳトラン
ジスタＱ１８においては、バイアス電圧ＢＩＡＳＬによ
り決定される一定のｉ３が流れる。ノードＮＤ７が接地
電圧レベルのときには、ＭＯＳトランジスタＱ１９がオ
フ状態であり、ノードＮＤ９がＨレベルとなり、インバ
ータ回路ＩＶ１およびＩＶ２からのポンプイネーブル信
号ＥＮＶＢＢ（ＥＮＢＶＶＡ、ＥＮＶＢＢＳ）が、活性
状態のＨレベルとなる。

【００８７】一方、負電圧ＶＢＢが、所定電圧レベル以
下のときには、トリマブルレベル検出素子ＴＲにおい
て、ＭＯＳトランジスタＱａがオン状態となり、ＭＯＳ
トランジスタＱ１２およびＱ１４を介して電流が流れ、
ノードＮＤ７の電圧レベルが上昇する。ノードＮＤ７の
電圧レベルが、バイアス電圧ＢＩＡＳＬよりも高くなる
と、電流ｉ４によりノードＮＤ９の電圧レベルが低下
し、ノードＮＤ９の電圧降下がインバータ回路ＩＶ１お
よびＩＶ２により増幅され、ポンプイネーブル信号ＥＮ
ＶＢＢが、接地電圧レベルのＬレベルとなり、ポンプ動
作が停止される。これにより、負電圧ＶＢＢは、一定の
電圧レベル（−１．０ｖ）のレベルに保持される。

【００８８】図６（Ｂ）に示すように、レベル検出器に
おいては、電流値ｉ１−ｉ４は数μＡ程度の値であり、
スタンバイ電流の仕様値（たとえば２００μＡ）を満た
す。このレベル検出器の応答特性は、電流値ｉ１−ｉ４
を小さくすることにより遅くなるものの、基板領域の大
きな寄生容量により、急激な負電圧ＶＢＢの変化は生じ
ず、十分に安定に負電圧ＶＢＢを供給することができ
る。

【００８９】図６（Ａ）に示す発振器２ｂおよび２ｆ
は、リングオシレータで構成され、またＶｂｂポンプ２
ｃおよび２ｇは、キャパシタを用いたチャージポンプ回
路で構成される。

【００９０】図７は、図２に示すアレイ電圧発生回路３
の構成を概略的に示す図である。図７において、アレイ
電圧発生回路３は、アレイ活性化信号ＡＣＴの活性化時
動作し、外部電源電圧ＶＥＸを降圧してアレイ電圧ＶＣ
ＣＳを生成するアクティブ降圧回路３ａと、常時動作
し、外部電源電圧を降圧してアレイ電圧ＶＣＣＳを生成
するスタンバイ降圧回路３ｂを含む。

【００９１】アクティブ降圧回路３ａは、それぞれが同
じ電流供給能力を有する４つのアクティブユニットＡＵ
Ｖ０−ＡＵＶ３を含む。これらのアクティブユニットＡ
ＵＶ０−ＡＵＶ３は、同一構成およびレイアウトを有す
る。アクティブユニットＡＵＶ０−ＡＵＶ３の各々は、
基準電圧ＶｒｅｆＳとアレイ電圧ＶＣＣＳとを比較する
ための比較器３ａａと、アレイ活性化信号ＡＣＴの活性
化時導通し、比較回路３ａａを活性化する電流源トラン
ジスタ３ａｂと、比較回路３ａａの出力信号に従って外
部電源ノードからアレイ電源線に電流を供給するＰチャ
ネルＭＯＳトランジスタで構成される電流ドライブトラ
ンジスタ３ａｃを含む。アクティブ降圧回路３ａにおい
ては、メモリ記憶容量が最大容量（３２Ｍビット）のと
きに必要とされる電流供給能力の１／４の電流供給能力
を、アクティブユニットＡＵＶ０−ＡＵＶ３がそれぞれ
有する。

【００９２】スタンバイ降圧回路３ｂは、基準電圧Ｖｒ
ｅｆＳとアレイ電源電圧ＶＣＣＳとを比較するための比
較回路３ｂａと、バイアス電圧ＢＩＡＳＬをゲートに受
けて比較回路３ｂａの動作電流を規定する電流源トラン
ジスタ３ｂｂと、比較回路３ｂａの出力信号に従って外
部電源ノードからアレイ電源線へ電流を供給する電流ド
ライブトランジスタ３ｂｃを含む。スタンバイ降圧回路
３ｂは常時動作しており、スタンバイ電流の仕様値を満
たすために、バイアス電圧ＢＩＡＳＬにより比較回路３
ｂの動作電流が制限される。また電流ドライブトランジ
スタ３ｂｃも、電流駆動能力は小さくされる。スタンバ
イ降圧回路３ｂは、消費電流は小さく、また各構成要素
のＭＯＳトランジスタのサイズも小さくレイアウト面積
は小さいため、メモリ最大記憶容量時のリーク電流を補
償する能力を有する。

【００９３】アレイ活性化時においては、選択されるワ
ード線の数等に応じて消費される電流量が大きく異なる
ため、アクティブ降圧回路３ａをアクティブユニットＡ
ＵＶ０−ＡＵＶ３で構成し、必要な消費電流に応じて、
このアクティブユニットの数を調整する。

【００９４】図８は、図２に示す中間電圧発生回路５の
構成を概略的に示す図である。図８において、中間電圧
発生回路５は、アレイ電圧ＶＣＣＳと外部電源電圧ＶＥ
Ｘとを受けてＶＣＣＳ／２の電圧レベルのビット線プリ
チャージ電圧ＶＢＬを生成するＶＢＬ発生回路５ａと、
アレイ電圧ＶＣＣＳと外部電源電圧ＶＥＸとを受けて、
ＶＣＣＳ／２の電圧レベルのセルプレート電圧ＶＣＰを
生成するＶＣＰ発生回路５ｂを含む。

【００９５】これらのＶＢＬ発生回路５ａおよびＶＣＰ
発生回路５ｂは、アレイ電圧ＶＣＣＳに従って中間電圧
を生成し、この中間電圧に従ってソースフォロアモード
で動作するＭＯＳトランジスタにより外部電源ノードか
ら出力ノードへ電流を供給して、必要な電圧レベル（中
間電圧レベル）の中間電圧ＶＢＬおよびＶＣＰを生成す
る。

【００９６】前述のごとく、ビット線プリチャージ電圧
およびセルプレート電圧は、その消費電流は小さい。た
とえばセルプレート電圧ＶＣＰは、単にメモリセルキャ
パシタのセルプレートへ供給されるだけであり、リーク
電流を補償することが要求されるだけである。また、Ｖ
ＢＬ発生回路５ａにおいても、スタンバイ状態時におい
ては、ビット線のリーク電流を補償することが要求さ
れ、またアクティブサイクルからスタンバイサイクル移
行時においては、センスアンプ回路により充放電された
ビット線の短絡が行なわれ、ビット線の中間電圧レベル
への移行が行なわれており、したがって、その際におい
ても、ビット線プリチャージ電圧ＶＢＬの消費は小さ
い。したがって、これらはレイアウトのサイズも小さ
く、最大消費電流に合せて設計しても面積増加はほとん
ど生じない。また、メモリアレイの記憶容量が小さくな
った場合においても、これらの電圧ＶＢＬおよびＶＣＰ
には、ビット線プリチャージ／イコライズトランジスタ
のゲート容量およびメモリキャパシタのセルプレート電
極による大きな寄生容量が生じ、大きな安定化容量が本
来的に存在するため、このアレイサイズが記憶容量低下
により小さくなっても、これらの電圧ＶＢＬおよびＶＣ
Ｐの安定性の低下の程度も極めて小さい。したがって中
間電圧発生回路５は、最大消費電流の規格に合せて設計
する。

【００９７】図９（Ａ）は、図２に示すＶＰＰ発生回路
４の構成を概略的に示す図である。図９（Ａ）におい
て、ＶＰＰ発生回路４は、基準電圧ＶｒｅｆＳとバイア
ス電圧ＢＩＡＳＬと外部電源電圧ＶＥＸとを受け、昇圧
電圧ＶＰＰのレベルを検出するノーマルレベル検出器４
ａと、ノーマルレベル検出器４ａの出力信号ＯＳＣＦｅ
ｎに従って選択的に発振動作を行なう高速発振器４ｂ
と、高速発振器４ｂの出力信号を４分周する４分周器４
ｃと、４分周器４ｃの出力信号ＰＣＬＫ０−ＰＣＬＫ３
に従ってチャージポンプ動作を行なって昇圧電圧ＶＰＰ
を生成するＶｐｐポンプ回路４ｄを含む。

【００９８】このＶｐｐポンプ回路４ｄは、４分周器４
ｃの出力信号ＰＣＬＫ０−ＰＣＬＫ３それぞれに対応し
て設けられるＶｐｐポンプを含む。分周信号ＰＣＬＫ０
−ＰＣＬＫ３それぞれに対応して４つのＶｐｐポンプが
設けられる。すなわち、Ｖｐｐポンプ回路４ｄは、１６
個のＶｐｐポンプを含み、これらのＶｐｐポンプがアク
ティブユニットＡＵＰ００−ＡＵＰ３０としてレイアウ
トされる。アクティブユニットＡＵＰ００−ＡＵＰ３０
の各々は、ＤＲＡＭマクロにおいて要求される最大電流
駆動能力の１／１６の電流駆動能力を有する。

【００９９】ＶＰＰ発生回路４は、さらに、基準電圧Ｖ
ｒｅｆＳとバイアス電圧ＢＩＡＳＬと外部電源電圧ＶＥ
Ｘとを受けて昇圧電圧ＶＰＰのレベルを検出するスタン
バイレベル検出器４ｅと、スタンバイレベル検出器４ｅ
の出力信号ＯＳＣＳｅｎに従って低速で発振動作を行な
う低速発振器４ｆと、低速発振器４ｆの出力信号ＰＣＬ
ＫＳに従ってチャージポンプ動作を行なって昇圧電圧Ｖ
ＰＰを生成するＶｐｐポンプ４ｇを含む。

【０１００】これらのスタンバイレベル検出器４ｅ、低
速発振器４ｆおよびＶｐｐポンプ４ｇは、外部電源電圧
ＶＥＸを一方動作電源電圧として受ける。スタンバイレ
ベル検出器４ｅ、低速発振器４ｆおよびＶｐｐポンプ４
ｇは、スタンバイ状態時における昇圧電圧ＶＰＰのリー
ク電流による低下を補償することが要求されるだけであ
り、その電流供給能力は小さくされる。したがって、こ
れらの回路もＤＲＡＭの最大要求電流に合せてレイアウ
トされる。

【０１０１】図９（Ｂ）は、図９（Ａ）に示すＶｐｐポ
ンプの構成の一例を示す図である。図９（Ｂ）におい
て、Ｖｐｐポンプ（アクティブユニットＡＵＰ）は、４
分周器からの分周信号ＰＣＬＫを受けるインバータ回路
Ｇ１と、インバータ回路Ｇ１の出力信号を所定時間遅延
する遅延バッファ回路Ｇ２と、遅延バッファ回路Ｇ２の
出力信号を所定時間遅延する遅延バッファ回路Ｇ３と、
インバータ回路Ｇ１の出力信号と遅延バッファ回路Ｇ３
の出力信号とを受けるＮＡＮＤ回路Ｇ４と、ＮＡＮＤ回
路Ｇ４の出力信号を受けてプリチャージ信号ＰＲＧを生
成するインバータ回路Ｇ５と、プリチャージ信号ＰＲＧ
に従ってチャージポンプ動作を行なうキャパシタＣ５
と、インバータ回路Ｇ１および遅延バッファ回路Ｇ３の
出力信号を受けるＮＯＲ回路Ｇ６と、ＮＯＲ回路Ｇ６の
出力信号を受けるインバータ回路Ｇ７と、インバータ回
路Ｇ７の出力信号を受けてゲート信号ＧＴＥを生成する
インバータ回路Ｇ８と、インバータ回路Ｇ８からのゲー
ト信号ＧＴＥに従ってチャージポンプ動作を行なうキャ
パシタＣ６と、遅延バッファ回路Ｇ２の出力信号を受け
るインバータ回路Ｇ９と、インバータ回路Ｇ９の出力信
号を受けるインバータ回路Ｇ１０と、インバータ回路Ｇ
１０の出力信号を受けてポンプ信号ＰＵＰを生成するイ
ンバータ回路Ｇ１１と、ポンプ信号ＰＵＰに従ってチャ
ージポンプ動作を行なうキャパシタＣ７を含む。Ｖｐｐ
ポンプは、外部電源電圧ＶＥＸを一方動作電源電圧とし
て利用しており、したがってプリチャージ信号ＰＲＧ、
ゲート信号ＧＴＥおよびポンプ信号ＰＵＰの振幅は、外
部電源電圧ＶＥＸに等しい。

【０１０２】Ｖｐｐポンプ（アクティブユニットＡＵ
Ｐ）はさらに、外部電源ノードとノードＮＤＡの間に接
続されるダイオード接続されたＮチャネルＭＯＳトラン
ジスタＱ２０と、外部電源ノードとノードＮＤＣの間に
接続されかつそのゲートがノードＮＤＡに接続されるＮ
チャネルＭＯＳトランジスタＱ２１と、ノードＮＤＢと
外部電源ノードの間に接続されかつそのゲートがノード
ＮＤＡに接続されるＮチャネルＭＯＳトランジスタＱ２
２と、外部電源ノードとノードＮＤＡの間に接続され、
ノードＮＤＡの最大電圧レベルを外部電源電圧ＶＥＸ＋
２Ｖｔｈレベルにクランプするダイオード接続されたＭ
ＯＳトランジスタＱ２３およびＱ２４と、ノードＮＤＢ
上の信号電圧に従って導通し、ノードＮＤＣから出力ノ
ードへ電荷を供給して昇圧電圧ＶＰＰを生成するＮチャ
ネルＭＯＳトランジスタＱ２５を含む。ノードＮＤＡ
は、キャパシタＣ５に接続され、ノードＮＤＢはキャパ
シタＣ６に接続され、ノードＮＤＣはキャパシタＣ７に
接続される。

【０１０３】次に、図９（Ｂ）に示すＶｐｐポンプの動
作を図１０に示す信号波形図を参照して説明する。遅延
バッファ回路Ｇ２およびＧ３により、プリチャージ信号
ＰＲＧおよびゲート信号ＧＴＥおよびポンプ信号ＰＵＰ
は、互いに位相がずれて変化する。すなわち、分周信号
ＰＣＬＫがＨレベルに立上がると、インバータ回路Ｇ１
の出力信号がＬレベルとなり、応じてプリチャージ信号
ＰＲＧは、Ｌレベルに低下する。プリチャージ信号ＰＲ
Ｇは、遅延バッファ回路Ｇ３およびインバータ回路Ｇ１
の出力信号がともにＨレベルとなると、Ｈレベルに復帰
する。遅延バッファ回路Ｇ２およびＧ３のそれぞれの遅
延時間をたとえば３ｎｓに設定する。

【０１０４】ゲート信号ＧＴＥは、インバータ回路Ｇ１
および遅延バッファ回路Ｇ３の出力信号がともにＬレベ
ルとなるとＨレベルに立上がり、インバータ回路Ｇ１の
出力信号がＨレベルとなると、ゲート信号ＧＴＥがＬレ
ベルに立下がる。したがって、このゲート信号ＧＴＥ
は、分周信号ＰＣＬＫの立上がりに対し遅延バッファ回
路Ｇ２およびＧ３の遅延をもってＨレベルに立上がる。
ここで、インバータ回路Ｇ１の遅延時間は無視してい
る。

【０１０５】ポンプ信号ＰＵＰは、遅延バッファ回路Ｇ
２の出力信号に応じて変化する。したがって、プリチャ
ージ信号ＰＲＧがＬレベルとなり、プリチャージ動作が
完了した後ポンプ信号ＰＵＰが活性化され、ノードＮＤ
Ｃの電圧レベルが上昇する。この後、ゲート信号ＧＴＥ
がＨレベルに立上がり、ＭＯＳトランジスタＱ２５を導
通させ、出力ノードへ電荷を供給する。

【０１０６】ノードＮＤＡは、プリチャージ信号ＰＲＧ
がＨレベルのときには、ＭＯＳトランジスタＱ２３およ
びＱ２４により、ＶＥＸ＋２・Ｖｔｈの電圧レベルに保
持される。ただし、ＭＯＳトランジスタＱ２０−Ｑ２５
のしきい値電圧はすべて等しく、Ｖｔｈとする。このノ
ードＮＤＡが、ＶＥＸ＋２・Ｖｔｈの電圧レベルのとき
には、ＭＯＳトランジスタＱ２１およびＱ２２が導通
し、ノードＮＤＣおよびＮＤＢが外部電源電圧ＶＥＸレ
ベルにプリチャージされる。

【０１０７】プリチャージ信号ＰＲＧがＬレベルに立下
がると、ノードＮＤＡの電圧レベルがプリチャージ電圧
レベルから低下し、次いでＭＯＳトランジスタＱ２０に
より、ＶＥＸ−Ｖｔｈの電圧レベルにクランプされる。
この状態においては、ＭＯＳトランジスタＱ２１および
Ｑ２２がオフ状態となり、ノードＮＤＣおよびＮＤＢの
プリチャージ動作が完了する。次いでポンプ信号ＰＵＰ
がＨレベルに立上がると、ノードＮＤＣが外部電源電圧
ＶＥＸの電圧レベルから、さらに２・ＶＥＸの電圧レベ
ルに上昇する。このときノードＮＤＢはまだ外部電源電
圧ＶＥＸのレベルであり、ＭＯＳトランジスタＱ２５は
オフ状態にある。

【０１０８】次いでゲート信号ＧＴＥがＨレベルに立上
がり、ノードＮＤＢが２・ＶＥＸの電圧レベルに上昇
し、ＭＯＳトランジスタＱ２５が導通し、ノードＮＤＣ
から出力ノードへ電荷が供給される。ノードＮＤＣの電
圧レベルが昇圧電圧ＶＰＰの電圧レベルに応じて低下す
る。

【０１０９】ゲート信号ＧＴＥがＬレベルに立下がる
と、ノードＮＤＢの電圧レベルが、外部電源電圧ＶＥＸ
のレベルに低下する。応じて、ＭＯＳトランジスタＱ２
５がオフ状態となり、電荷供給動作が停止する。次いで
ポンプ信号ＰＵＰがＬレベルに立下がり、ノードＮＤＣ
が、その電圧レベルが外部電源電圧ＶＥＸのレベルだけ
低下する。このときノードＮＤＡは、ＶＥＸ−Ｖｔｈの
電圧レベルであり、プリチャージ動作は行なわれない。

【０１１０】次いでプリチャージ信号ＰＲＧがＨレベル
に立上がり、再びノードＮＤＡが電圧ＶＥＸ＋２・Ｖｔ
ｈのレベルに上昇し、ノードＮＤＢおよびＮＤＣをそれ
ぞれ外部電源電圧ＶＥＸのレベルにプリチャージする。

【０１１１】プリチャージ信号ＰＲＧ、ゲート信号ＧＴ
Ｅおよびポンプ信号ＰＵＰをそれぞれ位相をずらせて活
性化することにより、ノードＮＤＢおよび／またはＮＤ
Ｃから外部電源ノードＶＥＸへ電荷が流出するのを防止
し、効率的なチャージポンプ動作を実行する。

【０１１２】プリチャージ信号ＰＲＧ、ゲート信号ＧＴ
Ｅおよびポンプ信号ＰＵＰの位相をずらせるために遅延
バッファによる遅延時間を確保する必要があり、Ｖｐｐ
ポンプは高速動作させることができない。

【０１１３】また、キャパシタＣ５−Ｃ７の充放電にも
ある時間が必要とされる。したがってＶｐｐポンプを高
速のクロック信号に従ってチャージポンプ動作をさせる
と、かえって貫通電流（電荷流出）により、ポンプ効率
が低下する。そこで、４分周器４ｃを用いて、分周信号
ＰＣＬＫ０−ＰＣＬＫ３を生成し、比較的低速の分周信
号ＰＣＬＫに従ってチャージポンプ動作を互いに位相を
９０度ずらせて実行することにより、効率的なチャージ
ポンプ動作を実現する。

【０１１４】図１１は、図９（Ａ）に示すレベル検出器
４ａおよび４ｅの構成の一例を示す図である。図１１に
おいて、レベル検出器４ａおよび４ｅの各々は、昇圧電
圧ＶＰＰを分圧して分圧電圧ＶＰＤＩＶを生成する分圧
回路を構成するインピーダンス素子Ｚ１およびＺ２と、
外部電源ノードとノードＩＤの間に接続され、かつその
ゲートがノードＮＤ１０に接続されるＰチャネルＭＯＳ
トランジスタＱ３０と、外部電源ノードとノードＮＤ１
１の間に接続されかつそのゲートがノードＮＤ１０に接
続されるＰチャネルＭＯＳトランジスタＱ３１と、ノー
ドＮＤ１０とノードＮＤ１２の間に接続されかつそのゲ
ートに分圧電圧ＶＰＤＩＶを受けるＮチャネルＭＯＳト
ランジスタＱ３２と、ノードＮＤ１１とノードＮＤ１２
の間に接続されかつそのゲートに基準電圧ＶｒｅｆＳを
受けるＮチャネルＭＯＳトランジスタＱ３３と、ノード
ＮＤ１２と接地ノードの間に接続されかつそのゲートに
外部電源電圧ＶＥＸを受けるＮチャネルＭＯＳトランジ
スタＱ３４を含む。

【０１１５】アレイ電圧ＶＣＣＳは、たとえば２．０Ｖ
であり、応じて基準電圧ＶｒｅｆＳも２．０Ｖである。
昇圧電圧ＶＰＰが、たとえば４．０Ｖである。したがっ
て、これらのインピーダンス素子Ｚ１およびＺ２は、昇
圧電圧ＶＰＰを分圧比２で分圧し、ＶＰＰ／２のレベル
の分圧電圧ＶＰＤＩＶを生成する。

【０１１６】ＭＯＳトランジスタＱ３４は電流源トラン
ジスタであり、外部電源電圧ＶＥＸをゲートに受けるこ
とにより大きな動作電流を流し、基準電圧ＶｒｅｆＳと
分圧電圧ＶＰＤＩＶの比較動作を高速で行なう。

【０１１７】レベル検出器４ａおよび４ｅの各々は、さ
らに、外部電源ノードとノードＮＤ１３の間に接続さ
れ、かつそのゲートがノードＮＤ１１に接続されるＰチ
ャネルＭＯＳトランジスタＱ３５と、ノードＮＤ１３と
ノードＮＤ１４の間に接続されかつそのゲートがノード
ＮＤ１１に接続されるＮチャネルＭＯＳトランジスタＱ
３６と、ノードＮＤ１４と接地ノードの間に接続されか
つそのゲートがノードＮＤ１４に接続されるＮチャネル
ＭＯＳトランジスタＱ３７と、ノードＮＤ１３上の信号
を反転してレベル検出信号ＯＵＴを生成するインバータ
回路Ｇ１５を含む。

【０１１８】ＭＯＳトランジスタＱ３７は、その電流駆
動能力が小さくされており、ＭＯＳトランジスタＱ３５
およびＱ３６の動作電流を低減する。

【０１１９】図１１に示すレベル検出器４ａおよび４ｅ
の構成においては、分圧電圧ＶＰＤＩＶが基準電圧Ｖｒ
ｅｆＳよりも高いときには、ノードＮＤ１１の電圧レベ
ルがハイレベルとなり、ノードＮＤ１３からローレベル
の信号が出力される。このノードＮＤ１３のローレベル
の信号が、インバータ回路Ｇ１５により増幅されかつ反
転されて、Ｈレベル（ＣＭＯＳレベル）のレベル検出信
号ＯＵＴが生成される。

【０１２０】分圧電圧ＶＰＤＩＶが基準電圧ＶｒｅｆＳ
よりも低い場合には、ノードＮＤ１１が電圧が低下し、
ノードＮＤ１３の電圧レベルが上昇する。応じて、イン
バータ回路Ｇ１５からのレベル検出信号ＯＵＴがＬレベ
ルとなる。

【０１２１】この差動増幅器を用いて昇圧電圧の電圧レ
ベルを検出するのは以下の理由による。

【０１２２】昇圧電圧ＶＰＰは、選択ワード線上に伝達
する必要がある。その昇圧電圧ＶＰＰが低下した場合、
選択ワード線を高速で選択状態へ駆動することができ
ず、またデコード回路によるデコード動作に誤動作が生
じる可能性がある。したがって、このような昇圧電圧Ｖ
ＰＰの低下を高速で補償するために、図１１に示すよう
なレベル検出器を用いて、昇圧電圧ＶＰＰの電圧レベル
低下を検出する。通常、昇圧電圧ＶＰＰに対して設けら
れるデカップル容量は、３２Ｍビットに対し、たとえば
８ｎＦ程度である。一方、昇圧電圧ＶＰＰの消費電流
は、たとえば１６６ＭＨｚのクロック信号に同期して動
作する場合、約２０ｍＡと大きいため、この昇圧電圧Ｖ
ＰＰが低下した場合、すぐにこのレベル低下を検出して
ＶＰＰポンプ回路を駆動する必要がある。一方、負電圧
ＶＢＢは、メモリアレイ下に設けられた基板領域となる
Ｐウェルのバイアス電圧を一定値に保持することが要求
されるだけであり、消費電流はたとえば数１０μＡ以下
と極めて小さい。したがって、負電圧ＶＢＢは、短時間
で変化しないため、レベル検出器の応答特性は昇圧電圧
ＶＰＰのレベル検出器の応答特性に比べて遅くされてい
る。

【０１２３】図３から図１１において構成を説明した電
源回路において、アクティブ降圧回路およびＶｐｐポン
プをアクティブユニットとしてセル化する。また、これ
らのアクティブユニットの動作を制御する制御回路も、
それぞれセル化してレイアウトを完成する。このアクテ
ィブユニットを必要数配置することにより、効率的な電
源回路の再設計を行なう。

【０１２４】図１２は、この発明の実施の形態１に従う
ＤＲＡＭの全体の構成を概略的に示す図である。図１２
において、ＤＲＡＭマクロは、それぞれ最大１６Ｍビッ
トの記憶容量を有するメモリアレイＭＡ♯０およびＭＡ
♯１と、メモリアレイＭＡ♯０および♯１にそれぞれ対
応しかつ整列して配置される電源制御回路１０ａおよび
１０ｂと、電源制御回路１０ａおよび１０ｂの間に配置
される電源制御回路１０ｃと、メモリアレイＭＡ♯０に
対応して設けられ、電源制御回路１０ａ−１０ｂからの
基準電圧および制御信号に従ってそれぞれ所定の電圧
（ＶＰＰおよびＶＣＣＳ）を発生するアクティブユニッ
ト群１１ａと、メモリアレイＭＡ♯１に対応してかつ整
列して設けられ、電源制御回路１０ａ−１０ｂからの基
準電圧および制御信号に従って所定の電圧ＶＰＰおよび
ＶＣＣＳを生成するアクティブユニット群１１ｂと、ア
クティブユニット群１１ａとメモリアレイＭＡ♯０の間
に配置されるデカップル容量１２ａと、メモリアレイＭ
Ａ♯１とアクティブユニット群１１ｂの間に配置される
デカップル容量１１ｂを含む。

【０１２５】電源制御回路１０ａは、アレイ電圧ＶＣＣ
Ｓを発生するために用いられる基準電圧ＶｒｅｆＳを生
成する基準電圧発生回路を含む。電源制御回路１０ｂ
は、昇圧電圧ＶＰＰを発生するために用いられる分周ク
ロック信号ＰＣＬＫを発生する回路を含む。電源制御回
路１０ｃは、アレイ活性化信号ＡＣＴを発生する制御回
路および中間電圧ＶＢＬおよびＶＣＰを発生する中間電
圧発生回路、およびスタンバイ降圧回路を含む。この電
源制御回路１０ｃからの制御信号および基準電圧が、信
号線１３を介してアクティブユニット群１１ａおよび１
１ｂへ与えられる。信号線１３は、アクティブユニット
群１１ａおよび１１ｂの間にビット線方向に延在して配
置され、次いでアクティブユニット群１１ａおよび１１
ｂに対して行方向に沿って延在して配置される。

【０１２６】デカップル容量１２ａおよび１２ｂは、ア
クティブユニット群１１ａおよび１１ｂ内に含まれるア
クティブユニットそれぞれのデカップル容量の容量値が
不足する場合、この不足容量値を補償する。

【０１２７】アクティブユニット群１１ａおよび１１ｂ
は、それぞれＶｐｐポンプを構成するアクティブユニッ
トＡＵＰおよびアクティブ降圧回路を構成するアクティ
ブユニットＡＵＶを含む。これらのアクティブユニット
群１１ａおよび１１ｂ内に含まれるアクティブユニット
ＡＵＶおよびＡＵＰの数は、メモリアレイＭＡ♯０およ
びＭＡ♯１の記憶容量または動作条件に応じて適当に定
められる。

【０１２８】図１３は、図１２に示す電源制御回路１０
ａ−１０ｃの構成を概略的に示す図である。図１３にお
いて、電源制御回路１０ａは、基準電圧ＶｒｅｆＳを発
生する基準電圧発生回路１と、必要な制御回路等を含む
他回路１８とを含む。基準電圧発生回路１は、電源制御
回路１０ｃに近い領域に配置される。

【０１２９】電源制御回路１０ｂには、負電圧ＶＢＢを
発生するＶＢＢ発生回路２と、ＶＰＰ発生回路４のう
ち、アクティブユニット化されたＶｐｐポンプＡＵＰを
除く構成要素を含むＶｐｐ回路２０が配置される。この
Ｖｐｐ回路２０からは分周信号ＰＣＬＫ０−ＰＣＬＫ３
が生成される。分周信号の信号線をできるだけ短くする
ため、Ｖｐｐ回路２０は、電源制御回路１０ｃに近い領
域に配置される。電源制御回路１０ｃは、スタンバイ降
圧回路３ｂと、中間電圧ＶＢＬおよびＶＣＰを生成する
中間電圧発生回路５と、アクティブ降圧回路を活性化す
るためのアレイ活性化信号ＥＣＴを発生するアレイ化信
号発生回路１９を含む。このアレイ活性化信号発生回路
１９を、電源制御回路１０ｃに配置することにより、ア
レイ活性化信号ＡＣＴの各アクティブユニットに対する
信号配線長を短くし、信号伝搬遅延を低減する。

【０１３０】これらの電源制御回路１０ａ−１０ｃは、
それぞれセル化される。図１４は、この電源制御回路１
０ａ−１０ｃの他の構成を示す図である。図１４におい
ては、電源制御回路１０ａにおいて、基準電圧発生回路
１に隣接してＶＤＣ回路２１が設けられる。ＶＤＣ回路
２１は、アレイ電圧発生回路３のアクティブ降圧回路を
除く回路部分であり、図１３に示すスタンバイ降圧回路
３ｂ、およびアレイ活性化信号発生回路１９を含む。電
源制御回路１０ｂは、図１３に示す構成と同様、Ｖｐｐ
回路２０およびＶＢＢ発生回路２を含む。電源制御回路
１０ｃにおいては中間電圧発生回路５のみが設けられ
る。この図１４に示す配置においても、ＶＤＣ回路２１
を電源制御回路１０ｃに近い領域に配設し、ＶＤＣ回路
２１からのアレイ活性化信号ＡＣＴの信号配線を短くす
る。

【０１３１】基準電圧発生回路１からの基準電圧Ｖｒｅ
ｆＳは、常時一定の電圧レベルであり、ノイズ対策が必
要なだけであり、信号伝搬遅延は特に考慮する必要はな
いため、電源制御回路１０ａにおいては比較回路１８と
ＶＤＣ回路２１との間に配置される。

【０１３２】図１５は、電源制御回路１０ａ−１０ｃか
らアクティブユニット群へ伝達される制御信号および電
圧を示す図である。図１５に示すように、アクティブユ
ニット群１１ａおよび１１ｂへは、基準電圧発生回路１
からの基準電圧ＶｒｅｆＳが基準電圧伝達線２２を介し
て伝達され、またＶＤＣ回路２１またはアレイ活性化信
号発生回路１９からのアレイ活性化信号ＡＣＴが信号線
２３を介してアクティブユニット群１１ａおよび１１ｂ
へ与えられる。さらに、Ｖｐｐ回路２０からの分周信号
ＰＣＬＫ０−ＰＣＬＫ３が信号線２４を介してアクティ
ブユニット群１１ａおよび１１ｂへ与えられる。アレイ
活性化信号ＡＣＴおよび分周信号ＰＣＬＫ０−ＰＣＬＫ
３の信号伝搬遅延をできるだけ小さくする必要があり、
図１３および図１４に示すように、これらの信号を発生
する回路をできるだけメモリアレイＭＡ♯０−ＭＡ♯１
の間の領域に近い部分に配設し、信号線群１３に含まれ
る信号線２３および２４の配線長を短くする。

【０１３３】各電源制御回路１０ａ−１０ｃをそれぞれ
セル化することにより、レイアウトの容易化に加えて、
さらに以下の利点が得られる。

【０１３４】今、図１６（Ａ）に示すように、電源制御
回路♯Ａおよび♯Ｂの間に、高速動作するアクティブ回
路ＡＫが配置されている構成を考える。電源制御回路♯
Ａおよび♯Ｂの間には、アクティブ回路ＡＫを超えて、
ハイインピーダンス線ＨＺＬａおよびＨＺＬｂが配設さ
れる。このハイインピーダンス線ＨＺＬａおよびＨＺＬ
ｂは、たとえば基準電圧ＶｒｅｆＳとバイアス電圧ＢＩ
ＡＳＬを伝達する信号線である。ハイインピーダンス線
ＨＺＬａおよびＨＺＬｂは、ノイズの影響を受けやすい
ため、ノイズ対策を施す必要がある。これらのノイズ対
策を考慮して、電源制御回路♯Ａおよび♯Ｂのレイアウ
トが決定され、またアクティブ回路ＡＫにおいても、ハ
イインピーダンス線に対するノイズの影響を抑制するよ
うに回路構成要素が配置される。

【０１３５】たとえばアレイ構成が異なり、図１６
（Ｂ）に示すように、アクティブ回路ＡＫａおよびＡＫ
ｂがこれらの電源制御回路♯Ａおよび♯Ｂの間に配置さ
れた状態を考える。たとえば、メモリアレイの記憶容量
が増大し、アクティブ降圧回路の数を増加させる構成に
対応する。この場合、電源制御回路♯Ａおよび♯Ｂの間
の距離が長くなり、応じてハイインピーダンス線ＨＺＬ
ａおよびＨＺＬｂの配線長も長くなる。したがって、よ
りノイズの影響をこれらのハイインピーダンス線ＨＺＬ
ａおよびＨＺＬｂが受けやすくなり、電源制御回路♯Ａ
および♯Ｂの回路動作の安定性が損なわれる。この回路
動作の不安定性を取除くため、再度電源制御回路♯Ａお
よび♯Ｂに対しノイズ対策を施すことが必要となり、再
設計の手間がかかる。

【０１３６】また、図１７（Ａ）に示すように、電源制
御回路♯Ｃおよび♯Ｄの間のハイインピーダンス線ＨＺ
Ｌｃと重ならないようにアクティブ回路ＡＫｃおよびＡ
Ｋｄを配置する場合を考える。この場合、電源制御回路
♯Ｃおよび♯Ｄにおいてハイインピーダンス線ＨＺＬｃ
に対するノイズ対策を施す。アクティブ回路ＡＫｃおよ
びＡＫｄは、高速動作していても、ハイインピーダンス
線ＨＺＬｃと重なり合わないため、その影響は十分抑制
される。

【０１３７】しかしながら、図１７（Ｂ）に示すよう
に、たとえばアレイ構成の変更により、アクティブ回路
ＡＫｃおよびＡＫｄの規模が大きくなり、ハイインピー
ダンス線ＨＺＬｃとアクティブ回路ＡＫｃおよびＡＫｄ
が重なり合う状態となった場合、新たにハイインピーダ
ンス線ＨＺＬｃに対するノイズ対策を施す必要がある。
また、アクティブ回路ＡＫｃおよびＡＫｄのサイズが大
きく変更されたため、応じて電源制御回路♯Ｃおよび♯
Ｄとこれらのアクティブ回路ＡＫｃおよびＡＫｄの信号
配線接続も異なるため、電源制御回路♯Ｃおよび♯Ｄも
レイアウトを変更する必要がある。

【０１３８】しかしながら、本実施の形態１のように、
電源制御回路１０ａ−１０ｄをそれぞれセル化しておく
ことにより、またアクティブユニット群と電源制御回路
と電源制御回路間の配線が重なり合わないように配設す
ることにより、ノイズの影響を抑制することができ、ま
た、電源制御回路間および内の相互位置の変更が生じな
いため、回路動作の安定性が保証される。

【０１３９】また、図１８に示すように、電源制御回路
１０ａと電源制御回路１０ｂとの間には、バイアス電圧
ＢＩＡＳＬおよび基準電圧ＶｒｅｆＳを伝達する信号線
が電源制御回路１０ｃを介して配設される。電源制御回
路１０ａからの基準電圧ＶｒｅｆＳが、アクティブユニ
ットへ与えられ、電源制御回路１０ｂからの分周信号Ｐ
ＣＬＫ０−ＰＣＬＫ３がアクティブユニットへ与えられ
る。したがって、これらのバイアス電圧ＢＩＡＳＬおよ
びＶｒｅｆＳに対するノイズ対策を十分に施して、電源
制御回路１０ａ−１０ｃをセル化する。電源制御回路１
０ａ−１０ｃは、アレイ構造などの変更が生じても変更
を受けない回路部分である。したがって常にこれらの電
源制御回路１０ａ−１０ｃそれぞれにおいてレイアウト
を変更する必要がなくセル化された電源制御回路を、ア
レイ構成が変更されても利用することにより、これらの
電源制御回路１０ａ−１０ｃのノイズに対する安定性な
どが損なわれることがなく、再設計および再配置が容易
となる。

【０１４０】また、電源回路においてレイアウト時にノ
イズなどを考慮に最も注意が必要とされる電源制御回路
部分は、セル化された回路を利用するだけでよく、設計
工程が大幅に簡略化される。

【０１４１】図１９は、図１２に示すアクティブユニッ
ト群１１ａのレイアウトを概略的に示す図である。図１
９において、アクティブユニット群１１ａは８個のＶｐ
ｐポンプを含む。これらのＶｐｐポンプは、すべてアク
ティブユニットＡＵＰとしてセル化されている。ワード
線方向（図の水平方向）に整列して配置されるＶｐｐポ
ンプは、それぞれ異なる分周信号ＰＣＬＫ０−ＰＣＬＫ
３に従ってチャージポンプ動作を行なう。Ｖｐｐポンプ
のアクティブユニットＡＵＰにおいては、基準電圧Ｖｒ
ｅｆＳおよびアレイ活性化信号ＡＣＴおよび分周クロッ
ク信号ＰＣＬＫ０−ＰＣＬＫ３を伝達する信号線群１３
ａおよび１３ｂがそれぞれ行方向に整列するＶｐｐポン
プに対し与えられ、各アクティブユニットＡＵＰ内にお
いて、同一の配線レイアウトをもってこれらの信号線群
１３ａおよび１３ｂが配設される。信号線群１３ａおよ
び１３ｂは、列方向に沿って第２の電源制御回路１０ｃ
の下の領域に配設される制御信号線群１３に結合され
る。

【０１４２】アクティブユニット群１１ａはさらに、ア
クティブ降圧回路ＶＤＣＳ０およびＶＤＣＳ１をそれぞ
れ構成するアクティブユニットＡＵＶと、デカップル容
量が形成されるセル化された容量ユニットＵＣを含む。
アクティブ降圧回路ＶＤＣＳ０およびＶＤＣＳ１を構成
するアクティブユニットＡＵＶに対しても、Ｖｐｐポン
プのアクティブユニットＡＵＰと同様水平方向に沿って
信号線群１３ｃが配設される。デカップル容量ユニット
ＵＣに対しても同様、信号線群が、他のアクティブユニ
ットＡＵＰおよびＡＵＶと同様に配設される。

【０１４３】アクティブユニット群１１ａにおいて、信
号線群１３ａ−１３ｃをすべて行方向に延在して配置さ
せ、アクティブユニットＡＵＰおよびＡＵＶならびにデ
カップル容量ユニットＵＣすべてにおいて、同一方向に
これらの基準電圧、分周信号およびアレイ活性化信号を
同一レイアウトで敷設することにより、アクティブユニ
ット群１１ａにおいてさまざまにアクティブユニットＡ
ＵＰおよびＡＵＶならびに容量ユニットＵＬが配設され
ても容易に信号配線を結合することができる。

【０１４４】特に、図１９に示す構成においては、Ｖｐ
ｐポンプを構成するアクティブユニットＡＵＰが整列し
て配置され、またアクティブ降圧回路ＶＤＣＳ（ＶＤＣ
Ｓ０，ＶＤＣＳ１）を構成するアクティブユニットＡＵ
Ｖが別の行に隣接して配置されている。しかしながら、
これらのアクティブユニットＡＵＰおよびＡＵＶに関し
ては、、上下または左右において隣接するアクティブユ
ニットが種類の異なるアクティブユニットで構成されて
もよい。必要な信号配線はすべて同一方向で同じ位置か
ら延在しており、このような配列順序が異なっても容易
に配線接続を行なうことができる。

【０１４５】アクティブユニットＡＵＰにおいて、それ
ぞれＶｐｐポンプの生成する昇圧電圧ＶＰＰを安定化す
るためのデカップル容量（安定化容量）が配置される。
デカップル容量はまた、アクティブ降圧回路を構成する
アクティブユニットＡＵＶについても同様である。これ
らの各アクティブユニットＡＵＰおよびＡＵＶ内にデカ
ップル容量を配置することにより、これらのアクティブ
ユニットＡＵＰおよびＡＵＶのサイズ（縦方向の長さお
よび横方向の長さ）を同じとすることができ、アクティ
ブユニット群１１ａの再配置時に容易にこれらのセル化
されたアクティブユニットＡＵＰおよびＡＵＶを並べ替
えるだけで、必要な能力を有する内部電圧発生回路を実
現することができる。アクティブユニットＡＵＰおよび
ＡＵＶ内に形成されるデカップル容量で、この容量値が
不足する場合には、（セル化された）容量ユニットＵＣ
を用いてデカップル容量を配置し、不足した容量値を補
う。このデカップル容量は、また先の図１２に示すよう
に、メモリアレイとアクティブユニット群１１ａとの間
に形成されてもよい。

【０１４６】アクティブユニットに関して、昇圧電圧Ｖ
ｐｐを生成するＶｐｐポンプと、アレイ電圧ＶＣＣＳを
生成するアクティブ降圧回路ＶＤＣＳを同一サイズに設
定しており、一見するとレイアウトペナルティになるよ
うに見える。しかしながら、発生電圧安定化のためにア
クティブユニットＡＵＰおよびＡＵＶ内にデカップル容
量を配置するため、これらのアクティブユニットＡＵＰ
およびＡＵＶのサイズが同じとなる。容量ユニットＵＣ
は、アクティブユニットは位置の未使用領域であり、ア
レイ構成に応じて個々にデカップル容量がレイアウトさ
れてもよい。

【０１４７】図２０は、１つのアクティブユニットＡＵ
における、または配線の配置条件を示す図である。アク
ティブユニットＡＵにおいては、その上下左右に電源制
御回路、または同種のアクティブユニットまたは異種の
アクティブユニットが隣接して配置される。いずれの場
合においても、レイアウト基準に違反しないようにアク
ティブユニットＡＵ内において各信号線および素子が配
置される。ここで、「レイアウト基準値」とは、プロセ
スの観点から確保する必要のある素子および配線の間隔
および幅等を示す。たとえば、間隔に関しては、レイア
ウト基準値の半分の値を確保してアクティブユニットＡ
Ｕ内に素子／信号線を配置する。アクティブユニットＡ
Ｕを結合した場合、図２０に示すように、アクティブユ
ニットＡＵ内においては、その境界領域からレイアウト
基準値ＬＲの１／２、すなわちＬＲ／２の間隔をおいて
素子または配線が内部に配置されている。したがってア
クティブユニットＡＵを結合した場合、これらの結合ア
クティブユニットＡＵ間においては、素子または配線の
間隔はＬＲとなり、レイアウト基準値が満たされる。し
たがって、これらのアクティブユニットＡＵを並べ替え
る場合においても、プロセス的に不利な最小線幅以下の
線幅で配線または素子が隣接するなどの事態が生じるの
を容易に防止することができる。

【０１４８】図２１（Ａ）は、デカップル容量の構成を
概略的に示す図である。図２１（Ａ）においては、アレ
イ電圧ＶＣＣＳを安定化するためのデカップル容量のレ
イアウトを示す。図２１（Ａ）において、アレイ電圧Ｖ
ＣＣＳを伝達する第１層アルミニウム配線層のアレイ電
源線３０ａおよび３０ｂが互いに平行に配設され、これ
らのアレイ電源線３０ａおよび３０ｂの間に、接地電圧
ＧＮＤを配設する第１層アルミニウム配線層で構成され
る接地線３１が配置される。接地線３１と重なり合うよ
うに、フィールド領域３２が形成される。フィールド領
域３２には、ゲート電極３４と自己整合的に不純物領域
（ソース／ドレイン領域）３３が形成される。ゲート電
極層３４は、たとえば第１層はポリシリコン層で形成さ
れ、コンタクト孔ＣＴを介してアレイ電源線３０ａおよ
び３０ｂに結合される。不純物領域３３は、コンタクト
孔ＣＴを介して接地線３１に結合される。図２１（Ａ）
に示すＭＯＳキャパシタが必要個数だけ、水平方向に繰
返し配設される。アレイ電源線３０ａおよび３０ｂがア
クティブユニットに配置される上層の第３層アルミニウ
ム配線層の電源線および接地線に結合される。

【０１４９】図２１（Ｂ）は、デカップル容量の電気的
等価回路を示す図である。デカップル容量は、図２１
（Ｂ）に示すように、ＮチャネルＭＯＳトランジスタで
構成され、そのゲートがアレイ電圧ＶＣＣを受けるよう
に結合され、ソース／ドレイン領域が接地電圧ＧＮＤを
受けるように接続される。したがって、この基本的な配
置により、必要な大きさのデカップル容量を、（セル化
された）容量ユニットＵＣ内に配置することができる。
アクティブユニットＡＵＰおよびＡＵＶにおいても、図
２１（Ａ）に示すレイアウトと同様のＭＯＳキャパシタ
がデカップル容量として配置される。

【０１５０】図２２は、図１２に示すアクティブユニッ
ト群１１ｂのレイアウトを概略的に示す図である。図２
２に示すように、アクティブユニット群１１ｂにおいて
も、電源制御回路１０ｂに隣接して、Ｖｐｐポンプを構
成するアクティブユニットＡＵＰが整列して配置され、
また別の行にアレイ電圧ＶＣＣＳを活性化時発生するア
クティブ降圧回路ＶＤＣＳを構成するアクティブユニッ
トＡＵＶが整列して配置される。アレイ降圧回路を構成
するアクティブ回路ＡＵＶの両側に、デカップル容量を
構成する容量ユニットＵＣが配置される。この図２２に
示すアクティブユニット１１ｂのレイアウトは図１９に
示すアクティブユニット群１１ａのアクティブユニット
の配置と同じである。電源制御回路１０ｂから分周信号
ＰＣＬＫ０−ＰＣＬＫ３が信号線群１３に伝達され、電
源制御回路１０ａおよび／または電源制御回路１０ｃか
らのアレイ活性化信号ＡＣＴおよび基準電圧ＶｒｅｆＳ
が、信号線群１３を介してアクティブユニットＡＵＰお
よびＡＵＶ上に行方向（図の水平方向）にわたって延在
して配設される。したがって、このアクティブユニット
群１１ｂにおいても、アクティブユニットＡＵＰおよび
ＡＵＶのレイアウトは図１９に示すアクティブユニット
ＡＵＰおよびＡＵＶと同じである。信号線群１３が、そ
れぞれアクティブユニットの行に対応して行方向に延在
する制御信号群１３ａ、１３ｂおよび１３ｃに分離し、
各アクティブユニット上に配設される。

【０１５１】したがってアクティブユニット群が１つの
場合および２つ設けられる場合においても、容易にこれ
らのアクティブユニット群のレイアウトを実現すること
ができる。

【０１５２】また、これらのアクティブユニット群１１
ａおよび１１ｂにおいて、アクティブユニットＡＵＰお
よびＡＵＶそれぞれにおいて信号線群のレイアウトが行
なわれているのは、以下の理由による。

【０１５３】すなわち、図２３に示すように、行方向に
整列して、種類の異なるアクティブユニットが配置され
る構成も考えられる。図２３においては、デカップル容
量を構成する容量ユニットＵＣ、アクティブ降圧回路Ｖ
ＤＣＳを構成するアクティブユニットＡＵＶ、Ｖｐｐポ
ンプを構成するアクティブユニットＡＵＰおよびデカッ
プル容量を構成する容量ユニットＵＣが整列して配置さ
れる。この場合、配線群１３ｄを、基準電圧Ｖｒｅｆ
Ｓ、アレイ活性化信号ＡＣＴおよび分周信号ＰＣＬＫ０
−ＰＣＬＫ３を含む信号群をすべて伝達するように配置
することにより、このような異種の機能のアクティブユ
ニットが整列して配置される場合においても、必要な信
号伝達線のレイアウトを変更する必要がなく、セルの再
配置だけで容易に再配線が実現される。このため、各ア
クティブユニットおよび容量ユニットにおいては、基準
電圧ＶｒｅｆＳ、アレイ活性化信号ＡＣＴおよび分周信
号ＰＣＬＫ０−ＰＣＬＫ３を伝達する信号線（配線）を
すべてレイアウトしてセル化する。

【０１５４】図２４は、図１２に示すデカップル容量１
２ａおよび１２ｂとメモリアレイＭＡ♯０およびＭＡ♯
１の構成を概略的に示す図である。デカップル容量１２
ａおよび１２ｂならびにメモリアレイＭＡ♯０およびＭ
Ａ♯１は同一構成を有するため、図２４においては１つ
のデカップル容量１２と１つのメモリアレイＭＡ♯を示
す。メモリアレイＭＡ♯は、たとえば１２８Ｋビットの
記憶容量を有する基本アレイ４０が行列状に配列され
る。行方向に整列して配置される基本アレイ４０の間
に、サブワード線を選択状態へ駆動するためのサブワー
ドドライバ帯４２が配置される。ここで、ワード線は、
ロウデコーダからの行選択信号を伝達するメインワード
線と、メインワード線上の信号およびサブデコード信号
に従って対応のメモリセル行を選択状態へ駆動するサブ
ワード線とを有する階層（分割）ワード線構造を備え
る。

【０１５５】列方向に隣接する基本アレイの間にセンス
アンプ回路が配置される。センスアンプ回路は行方向に
整列して基本アレイの各列に対応して配置され、１つの
センスアンプ帯４１を構成する。センスアンプ帯４１
と、行方向に整列する基本アレイ４０とで１つの行ブロ
ック４５が形成される。この１つの行ブロック４５は、
１Ｍビットの記憶容量を備える。メモリアレイＭＡ♯に
おいて、記憶容量に応じて必要な数の行ブロック４５が
繰返し配置される。メモリアレイＭＡ♯において、最大
１６個の行ブロック４５を配置することができる。

【０１５６】アクティブユニット群とメモリアレイＭＡ
♯の間にデカップル容量１２を配置する。このデカップ
ル容量は、先の図２１と同様の構成を備える。アクティ
ブユニット群からのアレイ電源電圧ＶＣＣＳおよび昇圧
電圧ＶＰＰは第３層アルミニウム配線層を介してメモリ
アレイ上にわたって延在して配設される。したがってこ
のデカップル容量１２の配置領域において、アクティブ
ユニット群からの内部電圧伝達線と、メモリアレイＭＡ
♯上にわたって延在して配置される内部電圧伝達線とを
接続することができ、特別の配線接続領域を設ける必要
がない。

【０１５７】すなわち、図２５に示すように、デカップ
ル容量１２の配置領域において、アクティブユニットＡ
ＵＰまたはＡＵＶからの内部電圧を伝達する伝達線５０
を、接続配線５１に接続する。この接続配線５１に、メ
モリアレイ上にわたって延在して配置される内部電圧伝
達線５２ａ−５２ｄ…を接続する。電圧伝達線５０、お
よび５２ａ−５２ｄは、第３層アルミニウム配線層で構
成する。接続配線５１を、第２層アルミニウム配線で形
成する。デカップル容量は、図２１（Ａ）に示すよう
に、第１層アルミニウム配線または第２層アルミニウム
配線で構成される。したがってこの接続配線５１は、デ
カップル容量の電極層と同層または上層の配線層であ
り、デカップル容量１２の形成領域を効率的に利用し
て、配線内部電圧伝達線の接続を行なって、メモリアレ
イ上にわたって、所定のピッチで内部電圧伝達線５２ａ
−５２ｄ…を配置することができる。この接続配線５１
をデカップル容量の電極に接続する。

【０１５８】図２６は、ＤＲＡＭマクロの別の構成を概
略的に示す図である。先の図１９および図２２を示すア
クティブユニット群を利用する場合、ＤＲＡＭマクロ
は、３２Ｍビットの記憶容量を有し、メモリアレイＭＡ
♯０およびＭＡ♯１両者を用いる。図２６に示す構成に
おいては、ＩＯ数（入出力データビット数）が先の図１
２および図１９に示す構成に比べて、１／２倍に設定さ
れる。この場合、メモリアレイＭＡ♯０およびＭＡ♯１
の一方のみが利用される。したがって同時に駆動される
センスアンプの数が半減（ページ数が半減）する。これ
に応じて、アクティブユニット群としても、１つのアク
ティブユニット群１１のみが利用される。このアクティ
ブユニット群１１には、８個のＶｐｐポンプを構成する
アクティブユニットＡＵＰと、アクティブアレイ降圧回
路ＶＤＣＳ０およびＶＤＣＳ１を構成するアクティブユ
ニットＡＵＶが配置される。このアクティブユニットＡ
ＵＶの両側にデカップル容量を構成する容量ユニットＵ
Ｃが配置される。電源制御回路１０ａおよび１０ｂが列
方向に整列して配置される。電源制御回路１０ｃは、先
の図１２に示す構成と同様、電源制御回路１０ａに行方
向に隣接して配置される。この電源制御回路１０ａから
の基準電圧ＶｒｅｆＳおよびバイアス電圧ＢＩＡＳＬが
信号線を介して電源制御回路１０ｂへ与えられる。単に
電源制御回路１０ｂの位置および内部レイアウトが先の
図１２以降において示したものと異なるだけであり、容
易にＩＯ数の変更に対応することができる。

【０１５９】図２７は、図２６に示す電源制御回路１０
ｂの内部レイアウトを概略的に示す図である。図２７に
示すように、電源制御回路１０ｂにおいて、電源制御回
路１０ａのバイアス電圧ＢＩＡＳＬおよび基準電圧Ｖｒ
ｅｆＳがＶｐｐ回路２０から内部へ伝達されるように、
内部レイアウトが図１３および図１４に示す内部レイア
ウトと異なる。この場合、単にこの図２７に示す電源制
御回路１０ｂにおいては、図１３および図１４に示す電
源制御回路１０ｂの内部レイアウトを電源制御回路１０
ｃとＶｐｐ発生回路２０の間の軸（Ｙ軸）を中心として
折返す（鏡映反転する）。したがって内部構成要素の相
対位置関係は何ら変化せず、この回路動作性の安定性は
保証される。

【０１６０】単に、鏡映反転操作が行なわれるだけであ
り、内部構成要素の再配置を行なう必要がなく、容易に
配置変更を行なうことができる。

【０１６１】図２８は、ＤＲＡＭマクロの電源回路のさ
らに他の構成を示す図である。図２８に示すＤＲＡＭマ
クロにおいては、先の図１２、図１９および図２２に示
すＤＲＡＭマクロに比べて、ＩＯ数が１／２倍に低減さ
れ、かつリフレッシュサイクルが２倍に長くされる。

【０１６２】したがって、同時に選択されるワード線の
数が半減される。すなわち、ワード線選択時に消費され
る昇圧電圧Ｖｐｐの消費電流量が半減する。応じて、ア
クティブユニット群１１においては、４つのＶｐｐポン
プを構成するアクティブユニットＡＵＰが配置される。
ページサイズがまたＩＯ数の半減により半減されるた
め、２つのアクティブ降圧回路ＶＤＣＳ０およびＶＤＣ
Ｓ１を構成するアクティブユニットＡＵＶが配置され
る。これらのアクティブユニットＡＵＶの両側にデカッ
プル容量を構成する容量ユニットＵＣが配置される。

【０１６３】この図２８に示す構成において電源制御回
路１０ｂの内部レイアウトは図２６に示す電源制御回路
１０ｂと同じである。単にアクティブユニット群１１に
おいて、Ｖｐｐポンプを構成するアクティブユニットＡ
ＵＰの数が半減される。したがって、このような構成の
変更に対しても、単にアクティブユニットＡＵＰの数を
低減するだけで、容易にアレイ構成の変更に対して、電
源回路の構成を変更することができる。

【０１６４】図２９は、アクティブユニット群に対する
電源線の配置を概略的に示す図である。図２９におい
て、パッド帯においてパッドＰＤが整列して配置され
る。このパッド帯は、外部電源電圧ＶＥＸを受ける電源
パッドＰＤｅと接地電圧ＧＮＤを受ける接地パッドＰＤ
ｇを含む。電源パッドＰＤｅは、第３層アルミニウム配
線を介して第２層アルミニウム配線層で形成される外部
電源線６０に接続される。この外部電源線６０は、電源
制御回路領域上にわたって図の水平方向に延在して配置
される。また、接地パッドＰＤｇは、第３層アルミニウ
ム配線層に形成される接地線６１と、電源制御回路領域
上にわたって水平方向に延在して配置される第２層アル
ミニウム配線層で形成される内部接地線６１ａに接続さ
れる。この内部接地線６１ａは、アクティブユニット領
域上にわたって図の垂直方向に延在する第３層アルミニ
ウム配線層で形成される接地線６２に結合される。

【０１６５】また外部電源線６０は、アクティブユニッ
ト群領域の各アクティブユニット領域上にわたって水平
方向に接地線６２と平行に配設される外部電源線６０ａ
に結合される。接地線６２と隣接して、垂直方向に、ア
レイ電圧ＶＣＣＳを伝達する内部電源線６３が配設され
る。この内部電源線６３は、第３層アルミニウム配線層
で形成される。

【０１６６】また、アクティブユニット群領域において
各アクティブユニット上にそれぞれが図の垂直方向（列
方向）に延在する第３層アルミニウム配線層で形成さ
れ、負電圧ＶＢＢを伝達するための負電圧伝達線６５
と、昇圧電圧Ｖｐｐを伝達するための昇圧電圧伝達線６
４が配設される。これらの負電圧伝達線６５および昇圧
電圧伝達線６４は、デカップル容量領域において、この
図の水平方向に延在して配置される第２層アルミニウム
配線層で形成される負電圧線６５ａおよび昇圧電圧線６
６ｂに結合される。このデカップル容量領域において、
これらの負電圧線６５ａおよび昇圧電圧線６６ｂがメモ
リアレイ領域上にわたって延在して配置される第３層ア
ルミニウム配線層で形成される負電圧伝達線Ｖｂｂおよ
び昇圧電圧伝達線Ｖｐｐに結合される。

【０１６７】また、デカップル容量領域においては、接
地線６０ａおよび内部電源線６３が、水平方向に延在し
て配置される第２層アルミニウム配線層に接続され、か
つこの第２層アルミニウム配線層により、メモリアレイ
領域に対するアレイ電源電圧ＶＣＣＳおよび接地電圧Ｇ
ＮＤを伝達する第３層アルミニウム配線層で形成される
内部電源線ＶＣＣＳおよび接地線ＧＮＤに接続される。

【０１６８】メモリアレイ領域においては、昇圧電圧線
Ｖｐｐ、負電圧線Ｖｂｂ、接地線ＧＮＤおよびアレイ電
圧線ＶＣＣＳは、第３層アルミニウム配線層で形成さ
れ、メモリアレイ領域上にわたって列方向に延在して配
置される。メモリアレイ領域の各センスアンプ帯におい
てこのアレイ電圧線ＶＣＣＳおよび接地線ＧＮＤが、行
方向に延在して配置されセンスアンプ帯の各センスアン
プに対する動作電源電圧を供給する。昇圧電圧線Ｖｐｐ
は、メインワード線ドライバおよびサブワード帯に含ま
れるサブワード線デコーダ／ドライバに昇圧電圧ＶＰＰ
を伝達するため、各サブワード帯に対応してメモリアレ
イ領域上にわたって延在して配置される。サブワード線
デコーダは、サブデコード信号を生成して複数のサブワ
ード線の１つを指定する。負電圧線Ｖｂｂは、各メモリ
アレイ領域のウェル領域（基板領域）に負電圧ＶＢＢを
供給する。この負電圧線Ｖｂｂのメモリアレイにおける
負電圧供給態様は、この基板領域の構成に応じて適当に
定められる。

【０１６９】図２９に示すように、アクティブユニット
ＡＵ（ＡＵＶ，ＡＵＰ）および容量ユニットに対して
は、分周信号ＰＣＬＫ０−３、基準電圧ＶｒｅｆＳおよ
びアレイ活性化信号ＡＣＴを伝達する信号線群１３ａが
第２層アルミニウム配線層で形成され、列方向に延在し
て配置される。

【０１７０】同様、垂直方向に沿っては、各アクティブ
ユニットＡＵにおいて、負電圧ＶＢＢを伝達する信号配
線、昇圧電圧ＶＰＰを伝達する昇圧配線、接地電圧ＧＮ
Ｄを伝達する接地線、外部電源電圧を伝達する外部電源
線およびアレイ電圧ＶＣＣＳを伝達する内部電源線を同
一レイアウトで配置する。列方向（図の垂直方向）に整
列して配置されるアクティブユニットにおいては、各電
源線を同一の電源配線の切片で相互接続する。これによ
り、各アクティブユニットＡＵにおいて、電源線のレイ
アウトをすべて同一とすることができる。

【０１７１】また、パッド帯に隣接して電源制御回路領
域を配置することにより、これらの外部電源線６０およ
び接地線６１の配線抵抗を低減する。また、パッド帯に
近接して電源回路を配置することにより、配線抵抗を低
減して、消費電流の大きい混載ＤＲＡＭに対しても、安
定に所望のレベルの電圧を供給することができる。

【０１７２】ここで、電源制御回路領域から負電圧ＶＢ
Ｂおよび昇圧電圧ＶＰＰが延在しているのは、この電源
制御回路領域においても、スタンバイ用の弱いポンプ能
力のポンプ回路の動作により、負電圧ＶＢＢおよび昇圧
電圧ＶＰＰが生成されるためである。

【０１７３】以上のように、この発明の実施の形態１に
従えば、内部回路動作時大きな電流が消費される回路を
アクティブユニットとしてセル化して、そのレイアウト
を固定しているため、内部回路構成の変更時においても
セルの並べ替えにより容易に設計変更を行なうことがで
き、内部のアレイ構成に適した電源回路レイアウトを容
易に実現することができる。また、このセル化したアク
ティブユニットを利用しているため、モジュールジェネ
レータを用いたチップ構築を行なう場合に対してもその
まま適用することができる。基本セルのレイアウトが最
適化されていれば、このセルの配置情報を入力するだけ
で、モジュールジェネレータを用いて各アレイ構成に適
した電源回路レイアウトを実現できる。

【０１７４】また、電源回路の電源制御回路部分は、内
部構成要素の相対的な位置はほとんど変更されないた
め、ノイズマージンの安定性は確実に確保される。

【０１７５】［実施の形態２］図３０は、この発明の実
施の形態２に従う電源回路の要部の構成を概略的に示す
図である。図３０においては、ＶＢＢ発生回路２および
ＶＰＰ発生回路４の構成を示す。ＶＢＢ発生回路２は、
電荷供給能力の大きなＶｂｂポンプ２ｇと高速発振器２
ｆとの間に、ｎ分周器２ｈが配置される。他の構成は、
図６（Ａ）に示すＶＢＢ発生回路の構成と同じであり、
対応する部分には同一参照番号を付し、詳細説明は省略
する。

【０１７６】ＶＰＰ発生回路４においては、高速発振器
４ｂと４分周器４ｄの間に、ｎ分周器４ｈが配置され
る。他の構成は、図９（Ａ）に示す構成と同じであり、
その詳細説明は省略する。これらのｎ分周器２ｈおよび
４ｈは、メタル配線により、その分周比を設定すること
ができる。

【０１７７】ＶＢＢ発生回路は、前述のごとく、電源投
入時、仕様値で定められた時刻（たとえば５００μｓ）
までに、メモリセルアレイの基板領域であるＰウェルの
負荷容量を充電して、所定の電圧（たとえば−１Ｖ）ま
でに到達させることが要求される。この要求により、Ｖ
ＢＢ発生回路の能力（チャージポンプ容量と発振器の周
波数の積に比例する）が定められる。レベル検出器２ａ
および２ｄの応答性も応じて決定される。しかしなが
ら、このレベル検出器におけるスタンバイ電流を低減す
るために、先の図６（Ｂ）に示すように、中間電圧ＢＩ
ＡＳＬ（約１Ｖ程度）を用いて電流ｉ１−ｉ４の大きさ
を制限しており、これらの制限された電流ｉ１−ｉ４に
よりレベル検出器２ａおよび２ｄの応答性が定められて
いる。スタンバイ電流の仕様値（たとえば２００μＡ）
を満たそうとすると、これらのレベル検出器２ａおよび
２ｄにおける消費電流は数１０μＡ以下に抑える必要が
あり、このためレベル検出器２ａおよび２ｄの応答速度
は、せいぜい１μｓ程度となる。

【０１７８】今、メモリアレイのサイズが１／３２倍に
低減された場合を考える。この場合、先の図２４に示す
ように、行ブロック（４５）の数が低減されるため、応
じてＰウェルの面積も１／３２となり、ＶＢＢ発生回路
２が駆動する負荷容量も１／３２倍となる。したがっ
て、ＶＢＢ発生回路が、５００μｓの時間で負荷容量を
所定電圧レベルにまで充電する場合、メモリアレイのサ
イズが１／３２倍に低減されたため、このＰウェルが所
定電圧レベルに到達して安定化するまでに要する時間
が、１５〜１６μｓ程度となる。したがって、ＶＢＢ発
生回路２の能力を変更しない場合、電源投入後、短時間
で、Ｐウェルの電圧が安定化する。しかしながら、この
場合、レベル検出器２ａおよび２ｄの応答速度が低く、
相対的にＶＢＢ発生回路２の電荷供給能力は、大きくな
っているため、このレベル検出器の応答速度の遅れによ
り、Ｐウェルの電圧が必要以上に低下するということが
考えられる。以下、このＶＢＢ発生回路のアレイサイズ
と充電時間との関係について説明する。

【０１７９】図３１（Ａ）に示すように、ＶＢＢ発生回
路が、５００μｓで、−１Ｖの所定電圧レベルに、Ｐウ
ェル（アレイ基板領域）を充電する能力を有している状
態を想定する。このとき、アレイのサイズが、たとえば
３２Ｍビットの記憶容量を有する。

【０１８０】このメモリアレイの記憶容量を１Ｍビット
とし、アレイ面積を１／３２倍の大きさに設定して、Ｖ
ＢＢ発生回路の能力を変更しない状態を考える。この場
合、図３１（Ｂ）に示すように、Ｐウェルは、約１５μ
ｓで、所定の電圧（−１Ｖ）に到達する。しかしなが
ら、このとき、レベル検出器（ディテクタ）の応答の遅
れが１ｎｓ程度存在した場合、Ｐウェルが、所定電圧
（−１Ｖ）よりもさらにその電圧レベルが低下し、この
電圧レベルが低下した後に、レベル検出器（ディテク
タ）２ａおよび２ｄの出力信号に従ってポンプ動作が停
止する。したがって、Ｐウェルが所定電圧レベルよりも
深くバイアスされた状態で、このＤＲＡＭ回路が動作す
る。Ｐウェルのバイアスが深くなった場合、メモリセル
のアクセストランジスタのしきい値電圧が高くなり、デ
ータ読出の遅れ、および蓄積電荷量（Ｈレベルデータ）
の低下などの問題が生じる。

【０１８１】このアンダーシュート量は、図３１（Ｂ）
に示すように僅かな量の場合には致命的な問題とはなら
ない。しかしながら、電源回路を構成するＮチャネルＭ
ＯＳトランジスタが、バックゲート（基板領域）に負電
圧ＶＢＢを受ける場合、このＮチャネルＭＯＳトランジ
スタの動作特性が、負電圧ＶＢＢにより変化するため、
ＶＢＢ発生回路からの負電圧ＶＢＢの電圧レベルが安定
化するまで、このＶＢＢ発生回路を除く電源回路は、正
常な電圧を発生することができない。したがって、この
負電圧ＶＢＢを、仕様値で定められる時間（５００μ
ｓ）ぎりぎりで安定化させる場合、他の内部電圧発生回
路は、その仕様値で定める時間（５００μｓ）内に安定
に内部電圧を発生することができなくなり、仕様値を満
たすことができない。このため、図３１（Ｃ）に示すよ
うに、３２Ｍビット構成において負電圧ＶＢＢを、たと
えば５０μｓで安定化させ、残りの４５０μｓを、他の
内部電圧発生回路の安定化のために用いるという負電圧
発生シーケンスが必要となる。

【０１８２】したがって、この図３１（Ｃ）に示すよう
な負電圧ＶＢＢを供給する能力をＶＢＢ発生回路が有す
る場合、アレイサイズを１／３２倍に低減したとき、図
３１（Ｂ）に示すように、アレイサイズが１／３２倍に
低減された場合、ＶＢＢ発生回路は、約１．６μｓ（５
０／３２μｓ）程度で、負電圧発生回路がＰウェルの充
電を完了してしまう。レベル検出器（ディテクタ）２ａ
および２ｄの応答速度が改善されない場合、図３１
（Ｄ）に示すように、レベル検出器（ディテクタ）２ａ
および２ｂの応答の遅れが１ｎｓ程度であった場合、こ
の応答遅れはＶＢＢ発生回路の充電動作完了に要する時
間１．５ｎｓと同程度の時間であり、レベル検出器（デ
ィテクタ）２ａおよび２ｂの応答の遅れにより、負電圧
ＶＢＢの電圧レベルが、設定値（−１Ｖ）よりも大きく
低下し、動作特性が変化する（ＭＯＳトランジスタのし
きい値電圧が変化する）。

【０１８３】そこで、このアレイサイズに応じて、図３
０に示すｎ分周器２ｈの分周比を調整し、高速発振器２
ｆの出力発振信号を分周して、大きな電荷供給能力を有
するＶｂｂポンプ２ｇの電荷供給能力を低下させる。ア
レイサイズが１／３２倍になった場合には、ｎ分周器２
ｈにおいて、高速発振器２ｆの出力信号を３２分周する
と、図３１（Ｅ）に示すように、最大構成時と全く同様
の負電圧ＶＢＢの変化特性を得ることができる。Ｖｂｂ
ポンプの電荷供給能力は、チャージポンプ動作周波数に
比例するため、チャージポンプ動作周波数を低下させる
ことにより、このＶｂｂポンプ２ｇの電荷供給能力も応
じて低下する。

【０１８４】全く同様の効果は、このＶＢＢ発生回路の
電荷供給能力の大きなポンプ（Ｖｂｂポンプ２ｇ）を、
ＶＰＰ発生回路と同様にアクティブユニット化して必要
な個数配置する構成でも得ることができる。しかしなが
ら、この負電圧ＶＢＢの消費電流は、昇圧電圧ＶＰＰに
比べて少なく、またアクティブポンプ（Ｖｂｂポンプ２
ｇ）のサイズが元々小さいことを考慮すると、これをさ
らに複数個に分割してユニット化した場合、最大構成時
のレイアウトペナルティが大きくなる。したがって、分
周器を利用するかまたはＶＢＢ発生回路の電荷供給能力
の大きなＶｂｂポンプをアクティブユニット化するか
は、最大構成時の面積増大の防止を優先するか、最小構
成時の面積縮小を優先するかに従って選択すればよい。
最大構成時の面積増大の防止を優先する場合には、この
分周器を用いた構成を利用し、最小構成時の面積縮小を
優先する場合には、アクティブポンプ（Ｖｂｂポンプ２
ｇ）をアクティブユニット化する。

【０１８５】ＶＰＰ発生回路に関しては、この負電圧Ｖ
ＢＢと比べて、レベル検出器４ａおよび４ｅの応答速度
がたとえば数１０ｎｓと優れている（図１１参照）。し
たがって、電源投入時の充電動作が問題となるＶＢＢ発
生回路と同様の問題は生じない。むしろ、ＶＰＰ発生回
路は、通常動作時の電荷の供給過剰が問題となる。ＶＰ
Ｐ発生回路においては、アクティブポンプは、図３０に
示すように、Ｖｐｐポンプ回路４ｄの各Ｖｐｐポンプが
アクティブユニット化されており、メモリアレイ構成の
変化に対しては、主として、アクティブユニットの数を
変化させることにより対応できる。最小構成として、ア
クティブユニットを１つだけ使用しかつ分周信号ＰＣＬ
Ｋ０−ＰＣＬＫ３の４相制御を停止させ、４分周器４ｄ
からの１つの分周信号ＰＣＬＫを用いて直接アクティブ
ユニットを駆動することにより、このＶＰＰ発生回路の
電荷供給能力は、アクティブユニット数が１／１６倍に
低下するため、応じて１／１６倍の能力にまで低下す
る。したがって、さらにメモリアレイのサイズが小さく
なった場合にのみ、このｎ分周器４ｈを利用する。この
ｎ分周器４ｈにより、ＶＰＰ発生回路の能力を、最大構
成時の能力の１／１６倍以下の能力にまで低下させるこ
とができ、過剰供給電荷により、昇圧電圧Ｖｐｐレベル
が必要以上に高くなるのを防止することができる。特
に、レイアウト効率の観点からは、アクティブユニット
１個当りのポンプ容量はいたずらに小さくすることがで
きない。したがって、アレイサイズが十分小さいような
構成では、このｎ分周器４ｈを併用するのが効果的であ
る。

【０１８６】ＶＰＰ発生回路４にｎ分周器４ｄを挿入す
ることにより得られるもう１つの利点としては、同一ア
レイ構成でありかつ用途が異なるチップを作成すること
ができることが挙げられる。たとえば、高速動作を目的
に使われるチップを、一部の用途で、低速動作でありか
つ低消費電力動作を実現できるチップとしても使用した
い場合がある。この場合、チップ作成に必要なフォトマ
スクなどの作成に要する初期コストを考慮すると、チッ
プの生産のためには、なるべく同一のマスクセットを使
用し、あるメタル工程のフォトマスクのみを変更するこ
とにより高速動作用のチップと低消費電力動作用のチッ
プとを切換えられるような構成が有効な場合がある。低
消費電力動作用のチップにおいては、ＶＰＰ発生回路は
高速動作品と比べると、低速周波数で動作させれば十分
であり（単位時間当りのワード線選択回数は、低速動作
時、低下する）、また低速の周波数で、十分に、安定に
昇圧電圧ＶＰＰを発生することができる。このため、ｎ
分周器４ｈを予め組込んでおき、このチップが使用され
る動作周波数に応じてメタル工程でこのｎ分周器４ｈの
分周比を可変とする。

【０１８７】図３２は、図３０に示すｎ分周器２ｈおよ
び４ｄの構成の一例を示す図である。図３２において、
ｎ分周器２ｈおよび４ｈの各々は、ｋ個のＴ−フリップ
フロップ（Ｔ−ＦＦ）ＴＦ１−ＴＦｋと、Ｔ−フリップ
フロップＴＦ１−ＴＦ（ｋ−１）の出力部に設けられ、
それぞれ対応のＴ−フリップフロップの出力信号および
入力信号の一方を選択して次段のＴ−フリップフロップ
へ伝達する切換回路ＳＷ１−ＳＷ（ｋ−１）を含む。こ
れらの切換回路ＳＷ１−ＳＷ（ｋ−１）の各々は、その
選択経路が、メタル工程によるマスク配線により設定さ
れる。

【０１８８】Ｔ−フリップフロップＴＦ１−ＴＦｋの各
々は、入力信号ＩＮの立上がりまたは立下がりに応答し
てその出力信号レベルを変化させ、２分周器として動作
する。したがって、切換回路ＳＷ１−ＳＷ（ｋ−１）の
経路を設定することにより、このｎ分周器２ｈおよび４
ｈにおいてカスケード接続されるＴ−フリップフロップ
の数が決定され、応じて分周比を所望の値に設定するこ
とができる。

【０１８９】以上のように、この発明の実施の形態２に
従えば、負電圧ＶＢＢおよび昇圧電圧ＶＰＰを発生する
回路において、内部回路動作時大きな消費電流を供給す
ることが要求されるアクティブポンプを駆動する回路に
可変分周器を配置しているため、負電圧ＶＢＢのアンダ
シュートの発生を防止することができ、また昇圧電圧Ｖ
ＰＰの電荷供給過剰を低減でき、また高速動作および低
消費電力動作いずれの製品にも同一チップで対応するこ
とができる。

【０１９０】［実施の形態３］図３３は、この発明の実
施の形態３に従うＶｐｐポンプのアクティブユニットＡ
ＵＰの電源配置を概略的に示す図である。図３３におい
て、アクティブユニットＡＵＰに対して、第３層アルミ
ニウム配線層（３ＡＬ）により、外部電源電圧ＶＥＸを
伝達する電源線７０、昇圧電圧ＶＰＰを伝達する昇圧電
圧伝達線７１、負電圧ＶＢＢを伝達する負電圧伝達線７
２および接地電圧ＧＮＤを伝達する接地線７３が縦方向
（列方向）に配設される。第２層アルミニウム配線層を
用いて、分周信号ＰＣＬＫ０−ＰＣＬＫ３、アレイ活性
化信号ＡＣＴおよび基準電圧ＶｒｅｆＳを伝達する信号
線群１３が横方向に配設される。

【０１９１】このアクティブユニットＡＵＰにおいて
は、アレイ電圧ＶＣＣＳを伝達する電源線は配置されな
い。このアレイ電源線が不要となるため、これらの配線
７０−７３の線幅を広くすることができ、配線抵抗を低
減し、安定に電圧ＶＥＸ、ＶＰＰ、ＶＢＢおよびＧＮＤ
を伝達することができる。

【０１９２】図３４は、この発明の実施の形態３に従う
Ｖｐｐポンプを構成するアクティブユニットＡＵＶの電
源配置を概略的に示す図である。この図３４において、
アクティブユニットＡＵＶにおいて、アクティブユニッ
トＡＵＰと同様、昇圧電圧ＶＰＰを伝達する昇圧電圧伝
達線７６、負電圧ＶＢＢを伝達する負電圧伝達線７７お
よび接地電圧ＧＮＤを伝達する接地線７８が第３層アル
ミニウム配線層（３ＡＬ）を用いて配設される。

【０１９３】一方、外部電源電圧ＶＥＸを伝達する外部
電源線７４は、このアクティブユニットＡＵＶ内途中ま
で、縦方向に延在して配置される。この外部電圧線７４
と対向して縦方向に、アレイ電圧ＶＣＣＳを伝達するア
レイ電源線７５が第３層アルミニウム配線層を用いて配
設される。横方向に、分周信号ＰＣＬＫ０−ＰＣＬＫ
３、アレイ活性化信号ＡＣＴおよび基準電圧ＶｒｅｆＳ
を伝達する信号線群１３が配設される。またデカップル
容量を構成する容量ユニットＵＣに対してもこのアクテ
ィブユニットＡＵＶにおける電源線配置と同様の電源レ
イアウトが利用される。

【０１９４】この図３４においても、外部電源電圧ＶＥ
Ｘを伝達する外部電源線７４とアレイ電圧ＶＣＣＳを伝
達する内部電源線７５が対向して配置されており、した
がって電源線配置面積として、このアレイ電圧ＶＣＣＳ
を伝達するアレイ電源線７５の線幅を考慮する必要がな
く、アクティブユニットＡＵＰと同様、各配線７４、７
８の線幅を広くすることができる。

【０１９５】これら図３３に示すアクティブユニットＡ
ＵＰおよび図３４に示すアクティブユニットＡＵＶは、
縦方向に整列して配置された場合、各電圧を伝達する電
源線７４、７６、７７および７８が、配線７０−７３と
それぞれ一致するようにレイアウトされる。

【０１９６】図３５は、この発明の実施の形態３に従う
電源回路の電源線配置の構成の一例を示す図である。図
３５においては、８個のＶｐｐポンプを構成するアクテ
ィブユニットＡＵＶと、２つのアレイ降圧回路を構成す
るアクティブユニットＡＵＶが用いられる。

【０１９７】図３５において、パッド帯において外部電
源電圧ＶＥＸを受ける電源パッドＰＤｅおよび接地電圧
ＧＮＤを受ける接地パッドＰＤｇが配置される。電源パ
ッドＰＤｅおよび接地パッドＰＤｇは、それぞれ、電源
制御回路領域においてその水平方向（行方向）に延在し
て第２層アルミニウム配線層で形成される外部電源線６
０ａおよび接地線６１ａに、それぞれ第３層アルミニウ
ム配線層で形成される電源線６０および接地線６１を介
して結合される。電源制御回路領域においては、第２層
アルミニウム配線層が水平方向（行方向）に延在して配
置され、垂直方向（列方向）に延在して第３層アルミニ
ウム配線層が配置される。

【０１９８】アクティブユニット群が配置される領域に
おいては、Ｖｐｐポンプを構成するアクティブユニット
ＡＵＰとアクティブ降圧回路を構成するアクティブユニ
ットＡＵＶと、これらのアクティブ降圧回路を構成する
アクティブユニットＡＵＶの両側に配置される容量ユニ
ットＵＣを含む。これらのアクティブユニットＡＵＰ、
およびＡＵＶならびに容量ユニットＵＣにおける電源配
線は図３３および図３４に示す電源配線と同じである。
列方向に整列して配置されるアクティブユニットにおい
ては、アクティブユニットＡＵＰにおける電源線７０と
アクティブユニットＡＵＶにおける外部電源線７４とが
整列して配置され、このアクティブユニットＡＵＶにお
いて、および容量ユニットＵＣとにおいて、外部電源線
７４と、内部電源電圧を伝達する内部電源線７５とが対
向して整列して配置される。

【０１９９】また同様、アクティブユニットＡＵＰにお
ける接地線７３、負電圧伝達線７２および昇圧電圧伝達
線７１が、アクティブユニットＡＵＰおよび容量ユニッ
トＵＣにおける接地線７８、負電圧伝達線７７および昇
圧電圧伝達線７６と整列して配置される。

【０２００】これらの内部電圧伝達線は、デカップル容
量配置領域において、図の水平方向（行方向）に延在す
る第２層アルミニウム配線層で形成される接続線によ
り、メモリアレイ領域内に延在する内部電源線ＶＣＣ
Ｓ、接地線ＧＮＤ、負電圧伝達線Ｖｂｂ、昇圧電圧伝達
線Ｖｐｐにそれぞれ結合される。

【０２０１】したがって、この図３５に示す構成のよう
に、アクティブ降圧回路を構成するアクティブユニット
ＡＵＶおよびデカップル容量を構成する容量ユニットＵ
Ｃにおいて、外部電源線と内部電源線とを対向して配置
することにより、各内部電圧伝達線の線幅を広くするこ
とができ、配線抵抗を低減して、電圧降下および応答の
遅れなどを生じることなく安定に一定の電圧レベルの電
圧をメモリアレイ領域へ供給することができる。また昇
圧電圧ＶＰＰについては、配線抵抗の低下により、高速
での昇圧電圧ＶＰＰの変化を補償する電圧を供給するこ
とができ、安定に昇圧電圧ＶＰＰを供給することができ
る。

【０２０２】なお、この図３５に示す配置に従えば、ア
クティブ降圧回路を構成するアクティブユニットＡＵＶ
およびデカップル容量を構成する容量ユニットＵＣを、
単にメモリアレイ領域近傍に配置するとともに、Ｖｐｐ
ポンプを構成するアクティブユニットＡＵＰをパッド帯
に近接して電源制御回路領域に隣接して配置することが
要求される。

【０２０３】以上のように、この発明の実施の形態３に
従えば、アクティブ降圧回路およびデカップル容量を構
成するユニットにおいて、外部電源線を伝達する電源線
と内部電源電圧を伝達する電源線とを対向して配置する
ように電源線レイアウトを行なっているため、各内部電
圧伝達線の線幅を広くすることができ、配線抵抗を低減
して安定に所望の電圧レベルの電圧を供給することがで
きる。

【０２０４】［実施の形態４］図３６（Ａ）および
（Ｂ）は、この発明の実施の形態４に従う電源回路の構
成を概略的に示す図である。図３６（Ａ）は、ＭＡ♯０
に対して設けられる電源回路の構成を示し、図３６
（Ｂ）には、メモリアレイＭＡ♯１に対して設けられる
電源回路を示す。図３６（Ａ）において、電源回路は、
基準電圧ＶｒｅｆＳを生成する基準電圧発生回路１およ
び他回路１８を含む電源制御回路１０ａを含む。この電
源制御回路１０ａに隣接して、ＶＤＣ回路（スタンバイ
降圧回路およびアレイ活性化信号発生回路）および中間
電圧発生回路を含む電源制御回路１０ｃが配設される。

【０２０５】電源制御回路１０ａと整列して、アクティ
ブユニット群ＡＵＧａおよびデカップル容量１２ａが配
置される。このアクティブユニット群ＡＵＧａにおいて
は、Ｖｐｐポンプを構成するアクティブユニットＡＵＰ
と、アクティブ降圧回路ＶＤＣＳ０およびＶＤＣＳ１を
それぞれ構成するアクティブユニットＡＵＶと、デカッ
プル容量を構成する容量ユニットＵＣが設けられる。こ
れらのアクティブユニットＡＵＰ、およびＡＵＶおよび
ユニット容量ＵＣには、行方向に沿って、信号線群１３
ａ、１３ｂおよび１３ｃがそれぞれ配設される。これら
のＶｐｐポンプを構成するアクティブユニットＡＵＰ、
アクティブ降圧回路ＶＤＣＳ０およびＶＤＣＳ１を構成
するアクティブユニットＡＵＶ、およびデカップル容量
を構成する容量ユニットＵＣがそれぞれサイズ（行方向
についての幅）が異なる。

【０２０６】図３６（Ｂ）において、電源制御回路１０
ｂが、電源制御回路１０ｃに隣接して配置される。この
電源制御回路１０ｂは、Ｖｐｐポンプを駆動するための
分周信号ＰＣＬＫ０−ＰＣＬＫ３を生成するＶｐｐ回路
２０と、負電圧ＶＢＢを発生するＶＢＢ発生回路２を含
む。

【０２０７】この電源制御回路１０ｂに整列して、アク
ティブユニット群ＡＵＧｂおよびデカップル容量１２ｂ
が配置される。このアクティブユニット群ＡＵＧｂにお
いても、Ｖｐｐポンプを構成するアクティブユニットＡ
ＵＰと、アクティブ降圧回路ＶＤＣＳ３およびＶＤＣＳ
４をそれぞれ構成するアクティブユニットＡＵＶと、デ
カップル容量を構成する容量ユニットＵＣが配置され
る。このアクティブユニット群ＡＵＧｂにおいても、ア
クティブユニットＡＵＰおよびＡＵＶと、容量ユニット
ＵＣのサイズ（行方向についての幅）が互いに異なる。

【０２０８】デカップル容量を構成する容量ユニット
を、予めいくつか配置しておき、アレイ構成の変化に対
してはこの容量ユニットの数を変更する必要がある。し
かしながら、このデカップル容量は、最小構成に対して
も、ある容量値を実現するため、容量ユニットを配置す
る必要があり、この容量ユニットのサイズが、他のアク
ティブユニットのサイズと同じ場合、必要以上の大きな
容量値を有するデカップル容量を配置することになり、
面積利用効率が低下する。

【０２０９】また、アクティブユニット上に予め電源配
線を配設することができないため（電源線は、最上層の
電源配線である、すべてのアクティブユニットを配置し
た後に、電源線（昇圧電圧および負電圧伝達線も含む）
を配線する必要がある。アレイ構成によっては、レイア
ウトサイズをより小さくすることができる場合などが存
在する。

【０２１０】図３７は、アレイ構成の変更例を示す図で
ある。この図３７においては、電源回路は、電源制御回
路１０ａ−１０ｃを含む。基準電圧発生回路１を含む電
源制御回路１０ａと、負電圧発生回路２およびＶｐｐ回
路２０を含む電源制御回路１０ｂが、列方向に沿って整
列して配置される。この電源制御回路１０ｂに列方向に
おいて隣接して、アクティブユニット帯が配置される。
このアクティブユニット帯においては、Ｖｐｐポンプを
構成するアクティブユニットＡＵＰと、アレイ電源電圧
を発生するアクティブ降圧回路を構成するアクティブユ
ニットＡＵＶと、デカップル容量を構成する容量ユニッ
トＵＣが１行に整列して配置される。したがって、この
図３７に示す構成においては、４つのＶｐｐポンプと２
つのアクティブ降圧回路を利用し、アレイ構成の記憶容
量が最小構成に近くなっている。この場合、容量ユニッ
トＵＣ、アクティブユニットＡＵＰおよびＡＵＶのサイ
ズを互いに異ならせることにより、これらのアクティブ
ユニットおよび容量ユニットを整列して配置させること
ができ、電源回路のレイアウト面積を低減することがで
きる。すなわち電源線のレイアウトの自由度は多少低下
するものの、レイアウト面積を小さくする場合に、この
アクティブユニットおよび容量ユニットのサイズを変更
する構成は有効である。

【０２１１】なお、図３７に示す電源回路の構成におい
て、アクティブユニットＡＵＶの電荷供給能力は、最大
構成時の１／４でなく別の値であってもよい。また、ア
クティブユニットＡＵＰも、その電荷供給能力は、最大
構成時の１／１６でなく別の値であってもよい。アクテ
ィブユニットＡＵＰおよびＡＵＶは、それぞれ、ある所
定の基準能力を有していればよい。

【０２１２】以上のように、この発明の実施の形態４に
従えば、アクティブユニットのレイアウトサイズを各種
類ごとに異ならせており、電源回路のレイアウトサイズ
を低減することができる。

【０２１３】［実施の形態５］図３８は、この発明の実
施の形態５に従う半導体集積回路装置の全体構成を概略
的に示す図である。図３８においては、メモリアレイＭ
Ａ♯０およびＭＡ♯１の列方向についての一方側に電源
回路ＰＣが配置される。メモリアレイＭＡ♯０およびＭ
Ａ♯１の間に、ロウデコーダおよびカラムデコーダを含
むロウ・カラムデコーダＲＣＤが配置される。メモリア
レイＭＡ♯０およびＭＡ♯１は、それぞれたとえば１６
Ｍビットの記憶容量を有し、これらメモリアレイＭＡ♯
０およびＭＡ♯１の上に、電源回路ＰＣからの内部電圧
を伝達する電源線ＰＬが列方向に沿って延在して配置さ
れる。これらの電源線ＰＬは、アレイ電圧ＶＣＣＳ、接
地電圧ＧＮＤをそれぞれ伝達する電源線を含む。また、
昇圧電圧ＶＰＰおよび負電圧ＶＢＢを伝達する電圧伝達
線も含む。

【０２１４】メモリアレイＭＡ♯０およびＭＡ♯１に関
して電源回路ＰＣと対向して、データバスＤＢ♯０およ
びＤＢ♯１およびテストインタフェースＴＩＯ♯０およ
びＴＩＯ♯１が配設される。これらのデータバスＤＢ♯
０およびＤＢ♯１の間の領域に、制御回路ＣＴＬが配置
される。

【０２１５】さらに、この電源線ＰＬ上の電圧を安定化
するためのデカップル容量１２ｃおよび１２ｄが、デー
タバスＤＢ♯０およびＤＢ♯１とメモリアレイＭＡ♯０
およびＭＡ♯１の間の領域に配設される。この電源回路
ＰＣからの内部電圧は電源線ＰＬを介してメモリアレイ
ＭＡ♯０およびＭＡ♯１上にわたって伝達される。した
がって、この電源線ＰＬにおける配線抵抗により、内部
電圧の電圧レベルが低下する（接地電圧ＧＮＤおよび負
電圧ＶＢＢの場合には電圧レベルが上昇する）。このレ
ベル変化を抑制するため、デカップル容量１２ｃおよび
１２ｄをメモリアレイＭＡ♯０およびＭＡ♯１に関して
電源回路ＰＣと対向する位置に配置し、この領域におい
て電荷を蓄積する。これにより、デカップル容量１２ｃ
および１２ｄが安定に内部電圧レベルを維持するため、
電源線ＰＬは両側から電荷を供給され内部電源線ＰＬの
配線抵抗による電圧レベルの変化を確実に補償すること
ができる。

【０２１６】［変更例１］図３９は、この発明の実施の
形態５の変更例の構成を概略的に示す図である。この図
３９に示す構成においては、メモリアレイＭＡ♯０およ
びＭＡ♯１の列方向についての両側にデカップル容量が
配設される。すなわち、電源回路ＰＣにおいてメモリア
レイＭＡ♯０およびＭＡ♯１それぞれに対応してデカッ
プル容量１２ａおよび１２ｂが配置され、これらのデカ
ップル容量１２ａおよび１２ｂと対向するように、メモ
リアレイＭＡ♯０およびＭＡ♯１それぞれに対応してデ
カップル容量１２ｃおよび１２ｄが配置される。デカッ
プル容量１２ａおよび１２ｃの合成容量値およびデカッ
プル容量１２ｂおよび１２ｄの合成容量値は、メモリア
レイＭＡ♯０およびＭＡ♯１のサイズに応じた必要な値
である。

【０２１７】この図３９に示すように、メモリアレイＭ
Ａ♯０およびＭＡ♯１の列方向についての両側にデカッ
プル容量１２ａ−１２ｄを配置することにより、電源線
ＰＬの両端電圧が安定化され、メモリアレイＭＡ♯０お
よびＭＡ♯１上にわたって列方向に延在して配置される
電源線ＰＬの電圧降下（レベル変化）を抑制して、安定
に内部電圧を所定の電圧レベルに維持することができ
る。

【０２１８】以上のように、この発明の実施の形態５に
従えば、メモリアレイに関して電源回路と対向してデカ
ップル容量を配置しているため、メモリアレイ上に列方
向に延在して配置される電源線（内部電圧伝達線）の配
線抵抗に起因する内部電圧のレベル変化を抑制して安定
に所望の電圧レベルに内部電圧を維持することができ
る。

【０２１９】［実施の形態６］図４０は、この発明の実
施の形態６に従う半導体集積回路装置の全体の構成を概
略的に示す図である。この図４０に示す構成において
は、メモリアレイＭＡ♯０およびＭＡ♯１の間のロウ・
カラムデコーダＲＣＤの領域において、構成要素である
ＭＯＳトランジスタを利用したデカップル容量素子ＤＣ
が分散して配置される。これらのデカップル容量素子Ｄ
Ｃは、昇圧電圧ＶＰＰ安定化用に用いられてもよく、ま
たメモリアレイＭＡ♯０およびＭＡ♯１上にわたって列
方向に延在して配置される電源線ＰＬに、行方向に延在
する内部電圧伝達線を介して結合されて、これらの電源
線ＰＬ上の電圧を安定化してもよい。これらのデカップ
ル容量素子ＤＣは、ロウ・カラムデコーダＲＣＤの領域
内のメタル配線下層の空き領域を利用して配置される。
この電源回路ＰＣ、データバスＤＢ♯０およびＤＢ♯１
およびテストインタフェースＴＩＯ♯０およびＴＩＯ♯
１は、図１に示す構成と同じであり、対応する部分には
同一参照番号を付し、その詳細説明は省略する。

【０２２０】［変更例１］図４１は、この発明の実施の
形態６の変更例の構成を概略的に示す図である。この図
４１に示す構成においては、メモリアレイＭＡ♯０およ
びＭＡ♯１の列方向についての両側に、デカップル容量
１２ａ，１２ｃおよび１２ｂ，１２ｄが対向して配置さ
れる。他の構成は図４０に示す構成と同じである。この
場合、メモリアレイＭＡ♯０およびＭＡ♯１両側にデカ
ップル容量を配置し、かつロウ・カラムデコーダＲＣＤ
の領域においてデカップル容量素子ＤＣを分散配置する
ことにより、より効率的に電源線ＰＬ上の電圧を安定化
させることができる。

【０２２１】図４２は、この発明の実施の形態６におけ
るデカップル容量素子ＤＣの具体的配置例を示す図であ
る。図４２において、行ブロック４５上にわたって、電
源線としてアレイ電圧ＶＣＣＳ、接地電圧ＧＮＤ、昇圧
電圧ＶＰＰ、および負電圧ＶＢＢをそれぞれ伝達する電
圧伝達線ＰＬｓ、ＰＬｇ、ＰＬｐおよびＰＬｂがたとえ
ば第３層アルミニウム配線により形成されて列方向に延
在して配置される。

【０２２２】行ブロック４５の間には、センスアンプ帯
４１が設けられており、このセンスアンプ帯４１には、
行ブロック４５の各列に対応して設けられるセンスアン
プ回路が配設される。

【０２２３】このセンスアンプ帯４１において、たとえ
ば第１層アルミニウム配線層で形成されるセンス電源線
９０および９１が行方向に沿って延在して配設される。
センス電源線９０および９１は、それぞれアレイ電圧伝
達線ＰＬｓおよび接地電圧伝達線ＰＬｇに結合される。
ロウ・カラムデコーダＲＣＤの配置領域において、デカ
ップル容量素子ＤＣが配置される。このデカップル容量
素子ＤＣはＭＯＳトランジスタで構成され、ゲート電極
層ＤＣｇが、センス電源線９０に接続され、拡散層ＤＣ
ｄが、センス接地線９１に接続される。センス電源線９
０および９１は、このセンスアンプ帯４１に含まれるセ
ンスアンプ回路へ電源電圧を供給するため、低抵抗であ
る。したがって、このセンス電源線９０および９１にデ
カップル容量素子ＤＣ（その数は任意である）を結合す
ることにより、センス電源電圧を安定化させることがで
きる。特に、センス電源線９０および９１は低抵抗であ
り、デカップル容量素子ＤＣにより電圧変化時、高速で
電荷供給が行なわれるため、確実にこれらのセンス電源
線９０および９１の電圧を安定化させることができる。

【０２２４】なお、この実施の形態６において、分散し
てデカップル容量素子ＤＣをロウ・カラムデコーダＲＣ
Ｄの領域内に配置する場合、安定化される電圧は、昇圧
電圧ＶＰＰおよび負電圧ＶＢＢであってもよい。昇圧電
圧ＶＰＰが、サブワードドライバ帯（図２４参照）に沿
って配設される場合、このサブワードドライバ帯の間の
領域に、昇圧電圧ＶＰＰ安定化用のデカップル容量素子
を配置することができる。

【０２２５】なお、メモリアレイＭＡ♯０およびＭＡ♯
１において行方向および列方向に内部電圧伝達線が配設
され、この行方向の内部電圧伝達線のインピーダンスが
低い場合には、分散配置されたデカップル容量素子ＤＣ
を結合することにより、その電圧の安定化を図ることが
できる（抵抗が高い場合、抵抗の影響により、電荷供給
した場合、電圧レベル変化が生じるため、デカップル容
量素子近傍のみ電圧を安定化させることができるだけで
ある）。

【０２２６】以上のように、この発明の実施の形態６に
従えば、デカップル容量素子を、ロウ・カラムデコーダ
ＲＣＤの領域に分散配置させているため、デカップル容
量素子が接続される内部電圧伝達線における間隔を短く
することができ、より内部電圧伝達線上の電圧を安定化
させることができる。

【０２２７】［実施の形態７］図４３は、この発明の実
施の形態７に従う半導体集積回路装置の全体の構成を概
略的に示す図である。この図４３に示す構成において
は、メモリアレイＭＡ♯０が２つのメモリサブアレイＭ
ＡＳ０１およびＭＡＳ００に分割され、またメモリアレ
イＭＡ♯１も、２つのメモリサブアレイＭＡＳ１１およ
びＭＡＳ１０に分割される。メモリサブアレイＭＡＳ０
１およびＭＡＳ１１がバンクＢＫ♯１を構成し、メモリ
サブアレイＭＡＳ００およびＭＡＳ１０が、バンクＢＫ
♯０を構成する。これらのバンクＢＫ♯０およびＢＫ♯
１の間の境界領域に、デカップル容量１２ｅおよび１２
ｆが配設される。他の構成は、図１に示す構成と同じで
あり、対応する部分には同一参照番号を付し詳細説明は
省略する。

【０２２８】この図４３に示すようなバンク構成の場合
においても、メモリアレイＭＡ♯０およびＭＡ♯１上に
列方向にわたって電源回路ＰＣからの内部電圧を伝達す
る内部電圧伝達線ＰＬが配設される。バンク境界領域
は、メモリアレイＭＡ♯０およびＭＡ♯１の列方向につ
いてのほぼ中央領域であり、その中央領域に、デカップ
ル容量１２ｅおよび１２ｆを配設する。

【０２２９】図４４は、このバンク境界領域の構成を概
略的に示す図である。バンクＢＫ♯１は、センスアンプ
帯４１ｂおよびこのセンスアンプ帯４１ｂに隣接するメ
モリセルアレイ（行ブロック）４５ｂを含む。バンクＢ
Ｋ♯０は、センスアンプ帯４１ａおよびこのセンスアン
プ帯４１ａに隣接するメモリセル行ブロック４５ａを含
む。バンクＢＫ♯０およびＢＫ♯１は、それぞれ互いに
独立に、メモリセル行を選択状態へ駆動することができ
る。したがって、センスアンプ帯４１ｂおよび４１ａ
が、それぞれ互いに独立に駆動されるようにバンクＢＫ
♯１およびＢＫ♯０に含まれるメモリセル行ブロック４
５ｂおよびメモリセル行ブロック４５ａそれぞれに対し
別々に設けられる。これらのセンスアンプ帯４１ｂおよ
び４１ａの間のバンク境界領域にデカップル容量１２ｋ
（１２ｅ，１２ｆ）を配設する。内部電圧伝達線（電源
線）ＰＬのほぼ列方向についての中央領域に安定化のた
めのデカップル容量が配設されるため、この内部電圧伝
達線ＰＬにおける電圧変化を抑制することができる。

【０２３０】［変更例］図４５は、この発明の実施の形
態７の変更例の構成を概略的に示す図である。この図４
５に示す構成においては、メモリアレイＭＡ♯０の列方
向に沿っての両側に、デカップル容量１２ａおよび１２
ｃが配設される。このメモリアレイＭＡ♯０は、メモリ
サブアレイＭＡＳ０１およびＭＡＳ００に分割され、こ
れらは、バンクＢＫ♯１およびＢＫ♯０をそれぞれ構成
する。これらのバンクの境界領域に、デカップル容量１
２ｅが配設される。

【０２３１】またメモリアレイＭＡ♯１においても列方
向の両側にデカップル容量１２ｂおよび１２ｄが配設さ
れる。メモリアレイＭＡ♯１は、メモリサブアレイＭＡ
Ｓ１１およびＭＡＳ０１に分割され、これらがバンクＢ
Ｋ♯１およびＢＫ♯０をそれぞれ構成する。このバンク
境界領域において、メモリアレイＭＡ♯１において、デ
カップル容量１２ｆが配設される。

【０２３２】したがって、この図４５に示す構成に従え
ば、デカップル容量は、内部電圧伝達線ＰＬの両端およ
び中央部に配設されることになり、より効果的に、内部
電圧伝達線ＰＬ上に伝達される内部電圧を安定化させる
ことができる。この場合、デカップル容量１２ａ、１２
ｅおよび１２ｃの合計容量値およびデカップル容量１２
ｂ、１２ｆおよび１２ｅの合計容量値は、それぞれ、こ
のメモリアレイ構成に応じて要求されるデカップル容量
の容量値に等しくなるように設定される。デカップル容
量の容量値が同一であっても、デカップル容量が内部電
圧伝達線の両端および中央部に分散して配置させられる
ため、この内部電圧伝達線における電圧変化を確実に抑
制して安定に所望の電圧レベルの内部電圧を伝達するこ
とができる。

【０２３３】以上のように、この発明の実施の形態７に
従えば、バンク構成においてバンク境界領域にデカップ
ル容量を配置しているため、この内部電圧伝達線におい
て、電源回路からデカップル容量までの距離が短くな
り、この内部電圧伝達線の電圧レベル変化を抑制するこ
とができ、安定に所望の電圧レベルの内部電圧を伝達す
ることができる。

【０２３４】［実施の形態８］図４６は、この発明の実
施の形態８に従う半導体集積回路装置の全体の構成を概
略的に示す図である。図４６において、この半導体集積
回路装置は、同一チップ上に２つのメモリＤＲＡＭ１お
よびＤＲＡＭ２と、これらのメモリＤＲＡＭ１およびＤ
ＲＡＭ２とデータの授受を行なうロジックＬＧを含む。

【０２３５】メモリＤＲＡＭ１に対して電源回路ＰＣが
配置され、メモリＤＲＡＭ２に対して電源回路ＰＣＡが
配置される。メモリＤＲＡＭ１の電源回路ＰＣは、電源
制御回路１０ａ、１０ｂおよび１０ｃを含む。この第１
の電源制御回路１０ａは、基準電圧ＶｒｅｆＳおよびバ
イアス電圧ＢＩＡＳＬを発生する基準電圧発生回路（Ｖ
ｒｅｆＳ発生回路）１を含む。第２の電源制御回路１０
ｂは、負電圧ＶＢＢを発生するＶＢＢ発生回路２と、ス
タンバイ時の昇圧電圧ＶＰＰを生成するためのポンプ回
路およびアクティブユニットのＶｐｐポンプを駆動する
ための分周信号を発生するＶｐｐ回路２０を含む。電源
制御回路１０ｃは、アレイ活性化信号を発生する回路お
よびスタンバイ降圧回路を含むＶＤＣ回路および中間電
圧ＶＢＬおよびＶＣＰを発生する中間電圧発生回路（Ｖ
ＣＣ／２発生回路）を含む。これらの電源制御回路の構
成は、先の実施の形態１において説明したものと同様で
ある。

【０２３６】この電源回路ＰＣは、さらに、アクティブ
ユニットＡＵを含むアクティブユニット群ＡＵＧａおよ
びＡＵＧｂを含む。これらのアクティブユニット群ＡＵ
ＧａおよびＡＵＧｂには、容量ユニットＵＣがまた配置
される。これらのアクティブユニット群ＡＵＧａおよび
ＡＵＧｂにおいては、先の実施の形態１から４までにお
いて説明したもののいずれかの構成が用いられる。した
がって、アクティブユニットＡＵが、各種類ごとにその
レイアウトサイズが異なってもよく、また同一であって
もよい。メモリＤＲＡＭ１は、またメモリアレイＭＡお
よびデータバスＤＢを含む。

【０２３７】メモリＤＲＡＭ２の電源回路ＰＣＡは、第
２の電源制御回路１０ｂに相当する電源制御回路１１０
ｂと、第３の電源制御回路１０ｃに相当する電源制御回
路１１０ｃと、アクティブユニット群ＡＵＧｃを含む。
このアクティブユニット群ＡＵＧｃには、Ｖｐｐポン
プ、アクティブ降圧回路、およびデカップル容量をそれ
ぞれ構成するアクティブユニットが配置される。これら
のアクティブユニット群ＡＵＧｃにおけるアクティブユ
ニットのサイズは種類ごとに異なってもよく、また同一
であってもよい。このアクティブユニット群ＡＵＧｃに
おいても、（固定的に）ユニット化（セル化）されたデ
カップル容量が配置される。

【０２３８】電源制御回路１１０ｂは、負電圧ＶＢＢを
発生するＶＢＢ発生回路１１２と、昇圧電圧ＶＰＰを発
生するためのＶｐｐポンプ、およびＶｐｐポンプを駆動
するためのクロック信号を発生する回路を含むＶｐｐ回
路１２０とを備える。

【０２３９】電源制御回路１１０ｃは、中間電圧ＶＢＬ
およびＶＣＰを発生する回路、およびアレイ活性化信号
を発生する回路、およびスタンバイ時のアレイ電源電圧
ＶＣＣＳを発生するためのスタンバイ降圧回路を含む。

【０２４０】このメモリＤＲＡＭ１の電源回路ＰＣか
ら、基準電圧線１０５を介して基準電圧ＶｒｅｆＳおよ
びバイアス電圧ＢＩＡＳＬがメモリＤＲＡＭ２の電源回
路ＰＣＡへ伝達される。すなわち、このメモリＤＲＡＭ
１およびＤＲＡＭ２は、基準電圧ＶｒｅｆＳおよびバイ
アス電圧ＢＩＡＳＬを発生する基準電圧発生回路を共有
する。

【０２４１】システムＬＳＩなどの半導体集積回路装置
においては、アレイ容量の異なるメモリ（ＤＲＡＭ）が
複数個配置される場合もあり得る。このような場合、ト
ータルのチップサイズの制限を考慮すると、ＤＲＡＭそ
れぞれの記憶容量は小さい場合が多い。しかしながら、
メモリの記憶容量が小さくなっても、電源回路、特に電
源制御回路は全く小さくすることができず、ＤＲＡＭマ
クロの面積の縮小を妨げる一要因となる。これは、電源
制御回路は、メモリの記憶容量の大きさにかかわらず、
固定的にユニット化（セル化）されるためである（実施
の形態１参照）。

【０２４２】したがって、電源投入とともに動作し、以
降、内部もしくは外部の信号によって制御されることな
く常時動作する回路は、複数のメモリ間で共有する。す
なわち、基準電圧発生回路１は、電源投入後常時動作し
て、基準電圧ＶｒｅｆＳおよびバイアス電圧ＢＩＡＳＬ
を発生し続ける。したがって、この基準電圧発生回路１
の出力電圧をメモリＤＲＡＭ１およびＤＲＡＭ２で共有
する。

【０２４３】基準電圧ＶｒｅｆＳおよびバイアス電圧Ｂ
ＩＡＳＬを伝達する基準電圧伝達線１０５は、このチッ
プ上を長距離にわたって延在して配設されるため、この
基準電圧伝達線１０５の両側に、接地線などの安定した
電源線を配設して、静電遮蔽を行なってノイズ対策を施
す必要がある。

【０２４４】以上のように、この発明の実施の形態８に
従えば、複数のメモリが同一チップ上に形成される半導
体集積回路装置において、電源回路において常時動作す
る回路をこれら複数のメモリ間で共有するように構成し
ているため、電源回路の面積を低減することができる。

【０２４５】［他の適用例］上述の説明においては、こ
のＤＲＡＭマクロは、ロジックと混載される。しかしな
がら、本発明は、このＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）単体で用いられる場合にも、本
発明は適用可能である。

【０２４６】また、本発明は、内部降圧電圧および／ま
たは昇圧電圧を発生する電源回路を備えるメモリであれ
ば適用可能である。

【０２４７】

【発明の効果】以上のように、この発明に従えば、大電
流を供給する回路をアクティブユニットとしてセル化
し、このアクティブユニットに必要な電源線および信号
線を予めレイアウトしておくように構成しているため、
アクティブユニットの配置の変更または配置数の増減の
みで、さまざまな能力を有する電源回路を容易に実現す
ることができる。メモリの記憶容量に応じてフロアプラ
ンが変更された場合においても、ノイズ耐性の小さな電
源制御回路は共通化しており、何ら変更する必要がな
く、アクティブユニットのみの調整で記憶容量または動
作特性に最適な安定した電源レイアウトを容易かつ短期
間に構築することができる。

【０２４８】すなわち、請求項１に係る発明に従えば、
内部回路の活性化時消費される電流を供給する能力を有
する電源回路において、予め所定能力を有するようにレ
イアウトされてセル化されたアクティブユニットを電源
回路内に配置しているため、この内部回路の能力に応じ
てアクティブユニットの配置および数を異ならせるだけ
で内部回路の能力に応じて最適な能力を有する電源回路
を容易に実現することができる。

【０２４９】請求項２に係る発明に従えば、その能力が
内部回路の構成と独立に固定的に設定された基板バイア
ス発生回路を含んでおり、基板バイアス発生回路を、内
部回路の構成にかかわらず容易に配置することができ
る。

【０２５０】請求項３に係る発明に従えば、選択行へ伝
達される昇圧電圧を発生する回路をアクティブユニット
化しており、この内部回路のメモリアレイの構成に応じ
て、常に最適化された昇圧電圧発生回路を実現すること
ができる。

【０２５１】請求項４に係る発明に従えば、外部電源電
圧から内部回路に対する動作電源電圧を発生する内部降
圧回路を電源回路が含んでおり、この内部降圧回路をア
クティブユニットとして構成しているため、容易に、こ
のメモリアレイの構成に応じて消費電流が低減する場合
においても、内部降圧回路をこの内部構成に応じて容易
に最適化することができる。

【０２５２】請求項５に係る発明に従って、アクティブ
ユニットの動作を制御する電源制御回路をアクティブユ
ニットとは別の電源に配設しているため、容易にアクテ
ィブユニットの配置および数を電源制御回路の影響を受
けることなく変更することができる。

【０２５３】請求項６に係る発明に従えば、アクティブ
ユニットに対しては、電源制御回路からの制御信号を同
一方向に沿って伝達するように構成しているため、アク
ティブユニットのレイアウトを簡略化することができ
る。

【０２５４】請求項７に係る発明に従えば、電源回路
は、可変分周器からの分周発振信号に従ってチャージポ
ンプ動作を行なうように構成しているため、容易に、内
部回路の能力に応じてチャージポンプ能力を変更するこ
とができる。また、分周信号を利用することにより、安
定にチャージポンプ動作を行なうことができる。

【０２５５】請求項８に係る発明に従えば、このチャー
ジポンプ回路をアクティブユニットとしてセル化してい
るため、実際に必要な電荷供給能力を有するチャージポ
ンプ回路を容易に実現することができる。

【０２５６】請求項９に係る発明に従えば、電源回路
を、パッド帯に近接して配置しており、この外部からの
電源線の配線長を短くすることができ、安定に外部電圧
を電源回路に供給することができる。

【０２５７】請求項１０に係る発明に従えば、複数種類
のアクティブユニットが設けられており、各アクティブ
ユニットを同じ電源配線レイアウトを有するように構成
しているため、異種のアクティブユニットを並列して配
置する場合においても、容易に電源配線を行なうことが
できる。

【０２５８】請求項１１に係る発明に従えば、複数種類
のアクティブユニットがそれぞれ、異なる電源配線レイ
アウトを持っており、各アクティブユニットに対して、
電源配線レイアウトを最適化することができる。

【０２５９】請求項１２に係る発明に従えば、電源回路
において、安定化のためのデカップル容量をもユニット
化しているため、容易に、デカップル容量を内部回路の
構成に応じて配置することができる。また、必要電源線
のみを配置することにより電源線幅を広くすることがで
きる。

【０２６０】請求項１３に係る発明に従えば、複数種類
のアクティブユニットの制御用の入力信号線のレイアウ
トをすべて共通化しているため、制御信号線用のレイア
ウトを簡略化でき、またセル配置時においても、容易に
アクティブユニット間の入力信号線を相互接続すること
ができる。

【０２６１】請求項１４に係る発明に従えば、複数種類
のアクティブユニットのレイアウトサイズを同一として
いるために、単なるアクティブユニットの敷詰めだけ
で、必要な能力を有する電源回路を実現することができ
る。

【０２６２】請求項１５に係る発明に従えば、複数種類
のアクティブユニットのレイアウトサイズを互いに異な
らせているため、内部回路構成に応じて、最小面積の電
源回路を実現することができる。

【０２６３】請求項１６に係る発明に従えば、外部電源
降圧用の内部降圧回路を構成するアクティブユニットに
おいては、外部電源線と内部電源線とを対向して配置し
ているため、この電源線の線幅を太くすることにより、
配線抵抗を低減でき、安定に電源電圧を供給することが
できる。

【０２６４】請求項１７または１８に係る発明に従え
ば、内部回路と電源回路との間にデカップル容量を配置
しているため、このデカップル容量配置領域において電
源回路と内部回路との電源線を相互接続することがで
き、電源接続用の専用領域を設ける必要がなく、面積増
大を抑制することができる。

【０２６５】請求項１９に係る発明に従えば、電源回路
と対向してデカップル容量を配置しており、内部電圧線
の配線抵抗に起因する電圧レベルの変化を修正でき、安
定に所定の電圧レベルの内部電圧を内部回路に供給する
ことができる。

【０２６６】請求項２０に係る発明に従えば、内部回路
内の領域内にデカップル容量を分散して配置しているた
め、内部電圧伝達線において短い間隔でデカップル容量
を接続することができ、内部電圧の配線抵抗に起因する
レベル変化を抑制して安定に所定の電圧レベルの内部電
圧を内部回路に供給することができる。

【０２６７】請求項２１に係る発明に従えば、内部回路
を構成する複数のバンクの間の領域のデカップル容量を
配置しており、チップ面積を増大させることなくデカッ
プル容量を配置して、内部電圧を安定に各バンクへ供給
することができる。

【０２６８】請求項２２に係る発明に従えば、内部回路
は複数の機能回路に接続され、この電源回路は、複数の
機能回路に共通に当てられる基準電圧発生回路を機能回
路それぞれに対応して配置される回路とを含んでおり、
この基準電圧発生回路の共有化により、チップ面積増大
を抑制することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従うＤＲＡＭマク
ロの全体の構成を概略的に示す図である。

【図２】 図１に示す電源回路の構成を概略的に示す図
である。

【図３】 図２に示す基準電圧発生回路の構成を概略的
に示す図である。

【図４】 図３に示す電流源の構成の一例を示す図であ
る。

【図５】 図３に示す基準電圧発生回路およびバッファ
の構成を示す図である。

【図６】 （Ａ）は、図２に示すＶＢＢ発生回路の構成
を示し、（Ｂ）は、（Ａ）に示す検出器の構成の一例を
示す図である。

【図７】 図２に示すアレイ電圧発生回路の構成を概略
的に示す図である。

【図８】 図２に示す中間電圧発生回路の構成を概略的
に示す図である。

【図９】 （Ａ）は、図２に示すＶＰＰ発生回路の構成
を示し、（Ｂ）は、（Ａ）に示すＶｐｐポンプの構成の
一例を示す図である。

【図１０】 図９（Ａ）に示すＶｂｂポンプの動作を示
す信号波形図である。

【図１１】 図６（Ａ）および図９（Ａ）に示すレベル
検出器の構成の一例を示す図である。

【図１２】 この発明の実施の形態１に従うＤＲＡＭマ
クロの電源回路の構成を概略的に示す図である。

【図１３】 図１２に示す電源制御回路の構成を概略的
に示す図である。

【図１４】 図１２に示す電源制御回路の他の構成を概
略的に示す図である。

【図１５】 図１２に示す信号線の構成を概略的に示す
図である。

【図１６】 （Ａ）および（Ｂ）は、従来の電源回路の
問題点を説明するための図である。

【図１７】 （Ａ）および（Ｂ）は、従来の電源回路の
問題点を示す図である。

【図１８】 この発明に従う電源回路の有利な効果を示
す図である。

【図１９】 この発明の実施の形態１に従う電源回路の
アクティブユニット群の構成の一例を示す図である。

【図２０】 図１９に示すアクティブユニットのレイア
ウト基準を示す図である。

【図２１】 （Ａ）は、図１９に示すデカップル容量の
構成を概略的に示し、（Ｂ）は、（Ａ）に示すデカップ
ル容量の電気的等価回路である。

【図２２】 この発明の実施の形態１に従う電源回路の
部分の構成を概略的に示す図である。

【図２３】 この発明の実施の形態１におけるアクティ
ブユニットの信号線のレイアウトを概略的に示す図であ
る。

【図２４】 図１に示すメモリアレイの構成を概略的に
示す図である。

【図２５】 この発明の実施の形態１におけるデカップ
ル容量配置領域における電源線の相互接続を概略的に示
す図である。

【図２６】 この発明の実施の形態１における電源回路
の変更例の構成を概略的に示す図である。

【図２７】 図２６に示す電源制御回路の内部構成を概
略的に示す図である。

【図２８】 この発明の実施の形態１における電源回路
の他の変更例の構成を概略的に示す図である。

【図２９】 この発明の実施の形態１における電源回路
の電源線のレイアウトを概略的に示す図である。

【図３０】 この発明の実施の形態２に従う電源回路の
要部の構成を概略的に示す図である。

【図３１】 図３０に示す電源回路の動作を示す信号波
形図である。

【図３２】 図３０に示すｎ分周器の構成の一例を示す
図である。

【図３３】 この発明の実施の形態３に従う電源回路の
アクティブユニットの電源レイアウトを概略的に示す図
である。

【図３４】 この発明の実施の形態３におけるアクティ
ブユニットの電源配線レイアウトを概略的に示す図であ
る。

【図３５】 この発明の実施の形態３に従う電源回路の
電源レイアウトを概略的に示す図である。

【図３６】 （Ａ）および（Ｂ）は、この発明の実施の
形態４に従う電源回路の構成を概略的に示す図である。

【図３７】 この発明の実施の形態４に従う電源回路の
変更例を概略的に示す図である。

【図３８】 この発明の実施の形態５に従う半導体記憶
装置（ＤＲＡＭマクロ）の構成を概略的に示す図であ
る。

【図３９】 この発明の実施の形態５の変更例の構成を
概略的に示す図である。

【図４０】 この発明の実施の形態６に従うＤＲＡＭマ
クロの構成を概略的に示す図である。

【図４１】 この発明の実施の形態６の変更例の構成を
概略的に示す図である。

【図４２】 この発明の実施の形態６におけるデカップ
ル容量素子と電源線との接続を概略的に示す図である。

【図４３】 この発明の実施の形態７に従うＤＲＡＭマ
クロの全体の構成を概略的に示す図である。

【図４４】 図４３に示すＤＲＡＭマクロのバンク境界
領域近傍の構成を概略的に示す図である。

【図４５】 この発明の実施の形態７の変更例の構成を
概略的に示す図である。

【図４６】 この発明の実施の形態８に従う電源回路の
構成を概略的に示す図である。

【図４７】 従来の半導体集積回路装置の全体の構成を
概略的に示す図である。

【図４８】 図４７に示すＤＲＡＭマクロの内部電圧発
生部の構成を概略的に示す図である。

【図４９】 図４８に示す内部電圧を受ける部分の構成
を概略的に示す図である。

【符号の説明】

ＰＣ 電源回路、ＭＡ♯０，ＭＡ♯１ メモリアレイ、
１ 基準電圧発生回路、２ ＶＢＢ発生回路、３ アレ
イ電圧発生回路、４ ＶＰＰ発生回路、５ 中間電圧発
生回路、１ａ 電流源、１ｂ Ｖｒｅｆ発生回路、１ｃ
バッファ、３ａ アクティブ降圧回路、ＡＵＶ０−Ａ
ＵＶ３，ＡＵＶ アクティブユニット、３ｂ スタンバ
イ降圧回路、５ａ ＶＢＬ発生回路、５ｂ ＶＣＰ発生
回路、４ｄ Ｖｐｐポンプ、ＡＵＰ００−ＡＵＰ３３，
ＡＵＰ アクティブユニット、１０ａ−１０ｃ 電源制
御回路、１１ａ，１１ｂ アクティブユニット群、１２
ａ，１２ｂ デカップル容量、２０ Ｖｐｐ回路、２１
ＶＤＣ回路、ＵＣ 容量ユニット、ＶＤＣＳ０−ＶＤ
ＣＳ３ アクティブ降圧回路、１３，１３ａ，１３ｂ，
１３ｃ 信号伝達線、１２ デカップル容量、４０ 基
本アレイ、４１ センスアンプ帯、４５ 行ブロック、
４２ サブワードドライブ帯、５０，５１，５２ａ−５
２ｂ 内部電圧伝達線、２ｈ，４ｈ ｎ分周器、７０，
７４ 外部電源線、７１，７２，７３，７６，７７，７
８ 内部電圧伝達線、７５ アレイ電圧伝達線、１２ｃ
−１２ｆ デカップル容量、ＤＣ デカップル容量素
子、ＰＬ内部電圧伝達線、１２ｋ デカップル容量、４
１ａ，４１ｂ センスアンプ帯、４５ａ，４５ｂ メモ
リセル行ブロック、ＰＣＡ 電源回路、１０５ 基準電
圧伝達線、１１０ｂ，１１０ｃ 電源制御回路、１１２
ＶＢＢ発生回路、１２０ Ｖｐｐ回路、ＡＵＧａ−Ａ
ＵＧｃ アクティブユニット群、ＤＲＡＭ１，ＤＲＡＭ
２ メモリ。

Claims (22)

【特許請求の範囲】
1. 【請求項１】 所定の機能を行なうための内部回路、お
   よび前記内部回路の活性化時前記内部回路が消費する電
   流を前記内部回路へ供給する能力を有し、かつ前記内部
   回路へ少なくとも一種類の所定の電圧を供給するための
   電源回路を備え、前記電源回路は、予め所定の電流供給
   能力を有するようにレイアウトされてセル化されたアク
   ティブユニットを、前記内部回路の電流消費能力に応じ
   た数含む、半導体集積回路装置。
2. 【請求項２】 前記内部回路は、各々が情報を記憶する
   複数のメモリセルを含み、 前記電源回路は、前記内部回路の構成変更にかかわらず
   固定的に電荷供給能力が設定されかつレイアウトされ、
   前記複数のメモリセルが形成される基板領域へバイアス
   電圧を印加するための基板バイアス発生回路をさらに備
   える、請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記内部回路は、行列状に配列されかつ
   各々が情報を記憶する複数のメモリセルと、アドレス指
   定されたメモリセル行を選択状態へ駆動するための行選
   択回路とを含み、 前記電源回路は、前記行選択回路により選択行へ伝達さ
   れる電圧を発生する回路を備える、請求項１記載の半導
   体集積回路装置。
4. 【請求項４】 前記電源回路は、外部電源電圧を降圧し
   て前記内部回路に対する動作電源電圧を発生する回路を
   含む、請求項１記載の半導体集積回路装置。
5. 【請求項５】 前記アクティブユニットは第１の領域に
   配置され、 前記電源回路は、さらに、前記第１の領域と異なる領域
   に配置されて前記アクティブユニットの動作を制御する
   ための制御回路を含む、請求項１記載の半導体集積回路
   装置。
6. 【請求項６】 前記第１の領域は第１の方向に沿って延
   在し、 前記半導体集積回路装置は、さらに、前記制御回路から
   の少なくとも制御信号を伝達するための制御信号線を備
   え、前記制御信号線は、前記第１の領域外部に配置され
   る第１の配線部と、前記第１の方向に沿って前記第１の
   領域上に配置される第２の配線部とを含む、請求項５記
   載の半導体集積回路装置。
7. 【請求項７】 前記電源回路は、 所定の周期の発振信号を発生するための発振器と、 分周比が変更可能でありかつ前記発振器からの発振信号
   を設定された分周比に従って分周する分周器と、 前記分周器の出力信号に従ってチャージポンプ動作を行
   なって前記所定の電圧を生成するためのチャージポンプ
   回路とを含む、請求項１記載の半導体集積回路装置。
8. 【請求項８】 前記チャージポンプ回路が前記アクティ
   ブユニットとしてセル化される、請求項７記載の半導体
   集積回路装置。
9. 【請求項９】 複数のパッドが整列して配置されるパッ
   ド帯をさらに備え、 前記内部回路は、複数のメモリセルを有するメモリアレ
   イを含み、 前記電源回路は、前記メモリアレイと前記パッド帯との
   間に配置される、請求項１記載の半導体集積回路装置。
10. 【請求項１０】 前記電源回路は、互いに異なる用途の
    電圧を発生する複数種類のアクティブユニットを含み、
    前記複数種類のアクティブユニット各々は、同一の電源
    配線レイアウトを有する、請求項１記載の半導体集積回
    路装置。
11. 【請求項１１】 前記電源回路は、各々が互いに異なる
    用途の電圧を前記所定電圧として生成する複数種類のア
    クティブユニットを含み、 前記複数種類のアクティブユニットにおいて異なる種類
    のアクティブユニットは、異なる電源配線レイアウトを
    有する、請求項１記載の半導体集積回路装置。
12. 【請求項１２】 前記電源回路は、前記所定電圧を安定
    化するためのデカップル容量を構成するユニットをさら
    に含む、請求項１記載の半導体集積回路装置。
13. 【請求項１３】 前記電源回路は、複数種類のアクティ
    ブユニットを含み、前記複数種類のアクティブユニット
    の各々は、少なくとも動作制御用入力信号線を含み、前
    記複数種類のアクティブユニット各々の前記入力信号線
    のレイアウトは共通化される、請求項１記載の半導体集
    積回路装置。
14. 【請求項１４】 前記電源回路は、互いに用途の異なる
    電圧を発生する複数種類のアクティブユニットを含み、
    前記複数種類のアクティブユニットの各々は、同じレイ
    アウトサイズを有する、請求項１記載の半導体集積回路
    装置。
15. 【請求項１５】 前記電源回路は、互いにレイアウトサ
    イズが異なりかつ互いに用途の異なる電圧を生成するた
    めの複数種類のアクティブユニットを含む、請求項１記
    載の半導体集積回路装置。
16. 【請求項１６】 前記電源回路は、外部電源電圧を降圧
    して内部電源電圧を生成するための内部降圧回路を前記
    アクティブユニットとして含み、 前記内部降圧回路のアクティブユニットは、パッドに結
    合され、前記外部電源電圧を伝達するための一方方向に
    延在する外部電源線と、前記外部電源線と対向して前記
    一方方向に延在するように配置され、前記内部電源電圧
    を伝達するための内部電源線とを含む、請求項１記載の
    半導体集積回路装置。
17. 【請求項１７】 前記内部回路と前記電源回路との間に
    配設され、前記所定電圧を安定化するためのデカップル
    容量をさらに備える、請求項１記載の半導体集積回路装
    置。
18. 【請求項１８】 前記デカップル容量の配置領域におい
    て、前記電源回路からの所定電圧を伝達する所定電圧線
    と前記内部回路へ前記所定電圧を伝達するための内部電
    圧線とが相互結合される、請求項１７記載の半導体集積
    回路装置。
19. 【請求項１９】 前記内部回路に関して前記電源回路と
    対向して配置され、前記所定電圧を安定化するためのデ
    カップル容量をさらに備え、前記所定電圧は前記内部回
    路上にわたって延在して配置される電圧線を介して伝達
    される、請求項１または１７記載の半導体集積回路装
    置。
20. 【請求項２０】 前記内部回路は、離れて配置される第
    １および第２の回路を含み、 前記電源回路は、前記第１および第２の回路に対応して
    配置される第１および第２のサブ電源回路と、前記第１
    および第２のサブ電源回路の動作を制御するための電源
    制御回路とを含み、前記第１および第２のサブ電源回路
    は前記アクティブユニットを含み、 前記半導体集積回路装置は、さらに、前記第１および第
    ２の回路の間の領域に分散して配置され、前記所定電圧
    を安定化するためのデカップル容量を備える、請求項１
    記載の半導体集積回路装置。
21. 【請求項２１】 前記内部回路は、各々が複数のメモリ
    セルを有しかつ互いに独立に活性化される複数のメモリ
    バンクを含み、前記複数のバンクは整列して配置され、 前記半導体集積回路装置は、さらに、前記複数のメモリ
    バンクの間の領域に配置され、前記所定電圧を安定化す
    るためのデカップル容量を備える、請求項１、１７また
    は１９記載の半導体集積回路装置。
22. 【請求項２２】 前記内部回路は、互いに独立に動作し
    かつ互いに離れて配置される複数の機能回路を含み、 前記電源回路は、 前記複数の機能回路のうちの特定の機能回路近傍に配置
    され、基準電圧を発生するための基準電圧発生回路と、 前記複数の機能回路各々に対応しかつ対応の機能回路の
    近傍に配置され、前記基準電圧発生回路からの基準電圧
    を利用して前記所定電圧を発生する回路を含み、かつ前
    記所定電圧発生回路が前記アクティブユニットを含む、
    請求項１記載の半導体集積回路装置。