JP2007299456A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents
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Abstract
【課題】 行方向に隣接するメモリセル間でビット線を共有する仮想接地線型メモリセルアレイを備える不揮発性半導体記憶装置において、書き込み済みメモリセルを流れる電流が隣接メモリセルの書き込みにより見かけ上変化して読み出しマージンが低下するのを抑制する。
【解決手段】 書き込み対象の選択メモリセルに行方向に隣接する隣接メモリセルの記憶内容を読み出す第1読み出し動作と、第1読み出し動作後に、選択メモリセルに対する書き込み動作を行う第1書き込み動作と、選択メモリセルに対する書き込み動作の終了後に、第1読み出し動作を行った隣接メモリセルの記憶内容を再度読み出す第2読み出し動作と、第2読み出し動作の読み出し結果と第1読み出し動作の読み出し結果が異なる場合に、2つの読み出し結果が一致するまで隣接メモリセルに対して書き込み動作を行う第2書き込み動作とを、実行する。
【選択図】 図3
【解決手段】 書き込み対象の選択メモリセルに行方向に隣接する隣接メモリセルの記憶内容を読み出す第1読み出し動作と、第1読み出し動作後に、選択メモリセルに対する書き込み動作を行う第1書き込み動作と、選択メモリセルに対する書き込み動作の終了後に、第1読み出し動作を行った隣接メモリセルの記憶内容を再度読み出す第2読み出し動作と、第2読み出し動作の読み出し結果と第1読み出し動作の読み出し結果が異なる場合に、2つの読み出し結果が一致するまで隣接メモリセルに対して書き込み動作を行う第2書き込み動作とを、実行する。
【選択図】 図3
Description
本発明は、仮想接地線型のメモリセルアレイを備える不揮発性半導体記憶装置及びその書き込み方法に関する。
フラッシュメモリに代表される不揮発性半導体記憶装置(以下、適宜「フラッシュメモリ等」と称す)は、電源を切っても保存しているデータが消失しないことから、携帯電話、デジタルカメラ、携帯型音楽再生装置等のデジタル携帯機器、デジタルTVやセットトップボックス、或いは、ルータのようなネットワーク機器等、あらゆる製品に利用されており、今後も益々その利用範囲を広げていくことが期待されている。特に、携帯電話やデジタルカメラでは、内蔵されるアプリケーションソフトウェアの増加及び大規模化或いは画像解像度の向上により、必要とされるメモリの記憶容量も年々増加の一途をたどっており、より大容量のフラッシュメモリ等が要求されている。フラッシュメモリ等に対する大容量化の要請に対応するため、フラッシュメモリ等の製造者では、従来から行ってきた製造プロセスの微細化を追求するだけでなく、1つのメモリセルに2ビットを記憶する多値メモリ方式や、メモリセルトランジスタのドレインとソースを隣接するメモリセルトランジスタ間において共有する仮想接地線型メモリセルアレイ方式(例えば、下記の特許文献1参照)のデバイスが開発されている。また、今後は更なる大容量化を行うために、多値メモリ方式と仮想接地線型メモリセルアレイ方式とを併用するフラッシュメモリ等の開発が予想される。
しかし、多値メモリ方式と仮想接地線型メモリセルアレイ方式の2つの方式は、定められたチップ面積の中に、より多くのメモリ容量を搭載することになるため、当然そのペナルティとして、夫々に以下の問題を抱えている。
先ず、多値メモリ方式では、1つのメモリセルに従来は2つの記憶状態(2値=1ビット)しか記憶させないところに、4つの記憶状態(4値=2ビット)を記憶させることになる。尚、記憶状態は、フラッシュメモリセルの場合では、フローティングゲートに注入蓄積された電荷量の多寡によって定まり、メモリセルトランジスタの閾値電圧の差となって現れる。従って、書き込み時の閾値電圧変化を細かく制御し、書き込み後の閾値電圧分布を2値記憶時の閾値電圧分布よりタイトに揃えなければならないとともに、その閾値電圧が時間の経過とともにずれないように設計する必要がある。
また、仮想接地線型メモリセルアレイ方式では、上述の如く、隣接する2つのメモリセルトランジスタ間において、一方側のドレインと他方側のソースが共通で、且つ、ワード線が共通であるため、1つのメモリセルの読み出しを行う際に、読み出し対象となったメモリセル(読み出しメモリセル)にだけその閾値電圧に応じた電流が流れるのではなく、隣接するメモリセル(隣接メモリセル)にも回り込み電流と呼ばれる電流がその閾値電圧に応じて流れるため、読み出し時の動作マージンが小さくなり、誤読み出しの原因となる。特に、多値メモリ方式と組み合せた場合、隣接メモリセルの回り込み電流を極力減らすことが重要になる。
そこで、下記の特許文献1では、読み出しメモリセルだけでなく、回り込み電流が発生する隣接メモリセルのビット線にも電圧を印加することで、仮想接地線型メモリセルアレイ方式の欠点である回り込み電流を低減して、読み出し時の動作マージンの向上を図っている。以下に、仮想接地線型メモリセルアレイ方式の回り込み電流を低減した読み出し方式について説明する。
先ず、フラッシュメモリの構造、及び、書き込み、消去、読み出しの各メモリ動作について簡単に説明する。図4に、フラッシュメモリで最も多く使用されている制御ゲート201とフローティングゲート203を基板面に対して垂直方向に積層したスタック型のメモリセル200の断面構造を模式的に示す。図4では、行方向(図中の左右方向)に隣接する2つのメモリセルを図示しており、破線で囲まれた部分が1つのメモリセル200を表している。メモリセル200は、フローティングゲートを備えたMOSFET構造を有し、P型基板207上に、制御ゲート201、フローティングゲート203、2つの絶縁膜202,204、ドレイン205、及び、ソース206を備えて構成される。制御ゲート201は、通常ポリシリコン(多結晶シリコン)で形成され、行方向に隣接するメモリセル間で相互に接続して行方向に延伸するワード線を構成する。フローティングゲート203は、通常ポリシリコンで形成され、周囲を絶縁膜202,204によって電気的に絶縁され電荷を蓄積保持可能な電荷保持部として機能する。絶縁膜202は、制御ゲート201とフローティングゲート203間を絶縁する絶縁膜で、SiO2−SiN−SiO2の3層膜(ONO膜と呼ぶ)で形成される。絶縁膜204は、基板207とフローティングゲート203間を絶縁するシリコン酸化膜であり、消去時にこの酸化膜を通して流れるトンネル電流によってフローティングゲート203から蓄積されている電荷(電子)を放出することからトンネル絶縁膜と呼ばれ、通常のMOSFETのゲート酸化膜より薄く形成されている。ドレイン205とソース206はN型の埋め込み拡散層で形成され、夫々に列方向(図中の紙面に垂直方向)に隣接するメモリセル間で相互に接続して列方向に延伸するビット線を構成する。ドレイン205とソース206は夫々フローティングゲート203とトンネル絶縁膜204を挟んで一部オーバーラップしている。また、1つのメモリセルのドレイン205は、メモリセルアレイの端部に位置していない限り、隣接するメモリセルのドレインまたはソースと同じ埋め込み拡散層を共有する。図示していないが、ソース206についても同様である。
図4に示すメモリセル200の書き込み、消去、及び、読み出しの各動作は、以下の要領で行われる。書き込み時は、制御ゲート201、ドレイン205、ソース206、基板207に、夫々8V程度、4V程度、0V、0Vを印加し、ドレイン205とソース206間を流れる書き込み電流によってドレイン205近傍で発生するホットエレクトロンが、制御ゲート201に印加された高電圧によって生じる垂直方向の電界によってトンネル絶縁膜204の電位障壁を飛び越えフローティングゲート203に注入されることで、負の蓄積電荷量が増大してフローティングゲート203の電位が下がり、つまり、メモリセル200の閾値電圧が上がり、書き込みが完了する。消去時は、制御ゲート201と基板207に、−8V程度と6V程度を夫々印加し、フローティングゲート203から基板207にトンネル電流により電子を引き抜くことで、負の蓄積電荷量が減少してフローティングゲート203の電位が上がり、つまり、メモリセルの閾値電圧が下がり、消去が完了する。読み出し時は、制御ゲート201、ドレイン205、ソース206、基板207に、夫々4V程度、1V程度、0V、0Vを印加し、メモリセル200のドレイン205とソース206間に閾値電圧に応じて流れるメモリセル電流の大小で記憶されているデータ(“1”または“0”)を判定する。通常、メモリセルの閾値電圧が低く、ドレイン−ソース間に多くの電流が流れる場合を“1”とし、メモリセルの閾値電圧が高く、ドレイン−ソース間の電流が小さい場合を“0”と定義している。
図5に、図4に示すフラッシュメモリセルを行方向及び列方向にマトリクス状に配列してなる仮想接地線型メモリセルアレイと、その周辺回路を簡単に模式的に示したものである。図5では、説明の便宜上、3行×5列のメモリセルアレイを用いている。同一行のメモリセル101〜105の制御ゲートは同じワード線141に接続され、同一行のメモリセル111〜115の制御ゲートは同じワード線142に接続され、同一行のメモリセル121〜125の制御ゲートは同じワード線143に接続されている。更に、同一列のメモリセル101、111、121のドレインとソースは、夫々共通の拡散ビット線131、132に接続されており、同一列のメモリセル102、112、122のドレインとソースは夫々共通の拡散ビット線132、133に接続されている。以下同様に、同一列のメモリセル103、113、123のドレインとソースは、夫々共通の拡散ビット線133、134に接続され、同一列のメモリセル104、114、124のドレインとソースは、夫々共通の拡散ビット線134、135に接続され、同一列のメモリセル105、115、125のドレインとソースは、夫々共通の拡散ビット線135、136に接続されている。このように、列方向に隣接するメモリセルのドレインとソースは共通のビット線に接続され、仮想接地線構造が形成されている。
更に、ビット線131〜136は、ビット線選択回路151を介してデータ線156に接続され、データ線156には書き込み回路152とセンスアンプ154が接続され、センスアンプ154にはリファレンス電流発生回路153が接続され、センスアンプ154で判定されたデータが出力線157を介して、チップ内部の制御回路或いはチップ外部に出力される。このような仮想接地線構造を持つメモリアレイでは、隣接するメモリセル間でドレインとソースが共有されているために、所定のメモリセルを読み出す際に、隣接するメモリセルから回り込み電流が発生し、読み出し時の動作マージンに影響を与える。例えば、メモリセル113を読み出し対象のメモリセルとして読み出す場合を想定し、メモリセル113には“1”が記憶され、隣接するメモリセル112には“0”が記憶されていると仮定する。メモリセル113のデータを読み出すためには、ワード線141、142、143に0V、4V程度、0Vの電圧を夫々印加し、ビット線133に1V程度の電圧を印加し、ビット線134に0Vを印加する。ビット線131と132には、ビット線133からの電流の逆流を阻止するために、ビット線133と同じ電圧(1V程度)を印加する。一般的に、この逆流阻止用に印加される電圧をカウンタバイアスと呼ぶ。よって、読み出しメモリセル113に接続するビット線133、134とワード線142には、夫々0V、1V、4V程度が印加されているために、読み出しメモリセル113を介して、ビット線133からビット線134に電流が流れる。通常、ビット線選択回路151とデータ線156を介して、この電流をセンスアンプ154で読み取り、データの1/0を判別する。しかし、ビット線133には寄生の抵抗成分がある。特に、仮想接地線型メモリセルアレイの場合、ビット線は埋め込み拡散で形成されているため当該抵抗成分が大きくなる。ビット線133に印加されている電圧1Vは、電圧供給源(図示せず)に近いところ(例えば、ビット線選択回路151付近)では1Vを保っているが、メモリセル113付近では、ビット線133の抵抗成分とビット線133を流れる電流によって電圧降下が生じる。隣接メモリセル112は、書き込まれているデータが“0”であっても(つまり、閾値電圧が高くても)、メモリセルの閾値電圧としてはワード線142に4V程度を印加した場合に電流が流れる程度であるとすると、メモリセル113付近のビット線133の電圧降下により、メモリセル112を介して、ビット線132(1V程度が印加されている)からビット線133に電流(回り込み電流)が流れ、実際にメモリセル113を流れる電流は、ビット線133のみから供給される電流とビット線132から供給される電流の合計値となる。従って、センスアンプ154で判別されるビット線133の電流値はメモリセル113にその記憶状態に応じて流れている電流値より必ず小さい値となる。つまり、下記の特許文献1に開示された読み出し方式(逆流阻止用にカウンタバイアスを印加する方式)を採用したとしても、ビット線の寄生抵抗成分による電圧降下によって、その抵抗値とビット線を流れる電流値の応じた回り込み電流が発生して、当該回り込み電流がノイズ電流となって、メモリセルを流れる電流値が正味の電流値より小さく評価されることになる。
次に、仮想接地線型メモリセルアレイ内の或るメモリセルに書き込みを行い、更にその隣接メモリセルに書き込みを行った場合、最初に書き込んだメモリセルの閾値電圧が、隣接メモリセルの回り込み電流により見かけ上変動して読み出しマージンが悪化することを、図5を参照して説明する。
メモリセル112、113のデータが“1”であり、まだ何も書き込まれていない消去状態であるとする。先ず、メモリセル113に書き込みを行うため、ワード線142のみに高電圧(5〜9V程度)を印加し、ビット線134に0Vを印加した後、ビット線133に4V程度の電圧をある一定時間印加する。ビット線133からビット線134に書き込み用の電流が流れ、メモリセル113の閾値電圧が上昇する。この時、当然のことながら、メモリセル112を介したビット線132への電流流入を防ぐためにビット線132にはビット線133と同等の電圧が印加される。書き込み電圧の印加が終了した後、メモリセル113が所定の閾値電圧にまで達したか否かを判断するために、書き込み検証用の読み出し動作(適宜、「書き込みベリファイ」と称す)が行われる。これは、上述の読み出し動作と同じ方法を用い、ワード線142に4V程度、ビット線132、133に1V程度、ビット線134に0Vを印加し、ビット線133を流れる電流をリファレンス電流発生回路153から供給されるリファレンス電流とセンスアンプ154で比較して読み出し、メモリセル113が所定の閾値電圧に達したか否かを判定する。所定の閾値電圧に達していない場合は、再度メモリセル113に対して書き込みが行われ、その都度、上記書き込みベリファイが行われ、メモリセル113が所定の閾値電圧に到達した時点で、書き込み動作が終了する。この書き込みベリファイ時にメモリセル113に流れる電流は、上述のように、ビット線133に流れる電流とメモリセル112を介して流れ込む回り込み電流の合計値となるため、実際にセンスアンプ154で検出される電流は、メモリセル113に流れる電流より小さい値となる。次に、メモリセル113の書き込み完了後に、メモリセル112に書き込みを行う。メモリセル113に対する書き込みと同様に、ワード線142に高電圧(5〜9V)を印加し、ビット線133に0Vを印加し、ビット線131、132に一定時間4V程度の電圧を印加する。書き込み電圧印加後、メモリセル112の書き込みベリファイを行い、メモリセル112の閾値電圧が所定の下限値に到達するまで、書き込み電圧の印加と書き込みベリファイを繰り返す。この時、問題が1つ発生する。メモリセル112に書き込みを行った後、メモリセル113の記憶状態を読み出す場合、メモリセル112の閾値電圧が上昇しているために、メモリセル112を介してビット線133に流れ込む回り込み電流が、メモリセル112に対する書き込み前より減少する。メモリセル113自体に流れるメモリセル電流に変化はないため、メモリセル112からの回り込み電流が減少した分、ビット線133に流れる電流は増加する。従って、メモリセル113に書き込みを行った後、メモリセル112に書き込みを行うと、センスアンプ154側からは、メモリセル113の閾値電圧が見かけ上低下したと捉えられる。従来の2値メモリのように、データ“0”の閾値電圧(書き込み後の閾値電圧)とデータ“1”の閾値電圧(消去状態の閾値電圧)の間が充分に広い場合は、この程度の見かけ上の閾値電圧の低下は問題にならないが、多値メモリのように隣接する記憶状態間の閾値電圧が近接して狭い場合は、読み出しマージンが著しく低下し、誤読み出しを誘引する可能性が高くなる。
このような回り込み電流による誤読み出しを回避する一方法として、メモリセルの書き込む順序を一定方向に揃える方法がある。図5に示すメモリセルアレイの場合では、読み出し対象のメモリセルの左側のビット線がセンスアンプ154に接続されるので、メモリセル111からメモリセル115に向かって、つまり、左側から右側に向かって順番に書き込みを行うことで、上記問題は解消される。しかし、この方法では、書き込み順序が制限されるためランダムな書き込みが行えないという制約が生じる。
本発明は上記の問題に鑑みてなされたものであり、その目的は、仮想接地線型メモリセルアレイを備える不揮発性半導体記憶装置において、書き込み済みメモリセルを流れる電流が隣接メモリセルの書き込みにより見かけ上変化して読み出しマージンが低下するのを抑制する点にある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、1つの第1電極と、1対の第2電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第1電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第2電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルを、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第1電極を夫々共通のワード線に接続し、行方向に隣接する2つの前記メモリセル間で1つの前記第2電極同士を接続し、同一列にある前記メモリセルの一方の前記第2電極を共通の第1ビット線に接続し、同一列にある前記メモリセルの他方の前記第2電極を共通の第2ビット線に接続し、前記第1ビット線と前記第2ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置であって、
前記メモリセルの内の書き込み対象の選択メモリセルに対して前記第2電極間の導通状態が低下する方向に前記電荷保持部の電荷蓄積量を変化させる書き込み動作を行う書き込み手段と、前記選択メモリセルと、前記選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの何れかを選択して、その記憶内容を読み出す読み出し手段と、前記選択メモリセルに対する前記書き込み動作に関連する制御を前記書き込み手段と前記読み出し手段に対して行う書き込み制御手段と、を備え、
前記読み出し手段が前記隣接メモリセルの記憶内容を読み出す第1読み出し動作と、前記第1読み出し動作の後に、前記書き込み手段が前記選択メモリセルに対する前記書き込み動作を行う第1書き込み動作と、前記選択メモリセルに対する前記書き込み動作が終了した後に、前記読み出し手段が前記第1読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第2読み出し動作と、前記第2読み出し動作の読み出し結果と前記第1読み出し動作の読み出し結果が異なる場合に、前記2つの読み出し結果が一致するまで、前記書き込み手段が前記第1読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第2書き込み動作の各動作に対する一連の制御を、前記書き込み制御手段が行うことを第1の特徴とする。
前記メモリセルの内の書き込み対象の選択メモリセルに対して前記第2電極間の導通状態が低下する方向に前記電荷保持部の電荷蓄積量を変化させる書き込み動作を行う書き込み手段と、前記選択メモリセルと、前記選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの何れかを選択して、その記憶内容を読み出す読み出し手段と、前記選択メモリセルに対する前記書き込み動作に関連する制御を前記書き込み手段と前記読み出し手段に対して行う書き込み制御手段と、を備え、
前記読み出し手段が前記隣接メモリセルの記憶内容を読み出す第1読み出し動作と、前記第1読み出し動作の後に、前記書き込み手段が前記選択メモリセルに対する前記書き込み動作を行う第1書き込み動作と、前記選択メモリセルに対する前記書き込み動作が終了した後に、前記読み出し手段が前記第1読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第2読み出し動作と、前記第2読み出し動作の読み出し結果と前記第1読み出し動作の読み出し結果が異なる場合に、前記2つの読み出し結果が一致するまで、前記書き込み手段が前記第1読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第2書き込み動作の各動作に対する一連の制御を、前記書き込み制御手段が行うことを第1の特徴とする。
上記第1の特徴の不揮発性半導体記憶装置によれば、仮想接地線型メモリセルアレイにおける回り込み電流の影響により、選択メモリセルの書き込み動作によって読み出し時における隣接メモリセルを流れる電流値が見かけ上変化して誤読み出しとなる可能性が、隣接メモリセルの第2読み出し動作によって検証され、誤読み出しとなる可能性がある場合は、誤読み出しとならないように隣接メモリセルに対して第2書き込み動作を、選択メモリセルの書き込み動作に付随して実行するので、選択メモリセルの書き込み動作に起因する隣接メモリセルの誤読み出しを未然に防止することができる。
本発明に係る不揮発性半導体記憶装置は、上記第1の特徴に加え、前記隣接メモリセルに接続する前記第1ビット線と前記第2ビット線の内、前記読み出し手段が前記第1読み出し動作において電位または電流の検出に使用する側のビット線が、前記選択メモリセル側に位置していることを第2の特徴とする。
上記第2の特徴の不揮発性半導体記憶装置によれば、選択メモリセルに隣接する2つの隣接メモリセルの内、書き込み動作によって変化した選択メモリセルを流れる回り込み電流が、隣接メモリセルに対する第1読み出し動作において電位または電流の検出に使用する側のビット線を流れる電流に直接変調を与える回り込み電流となる方の隣接メモリセルに対して、第1読み出し動作、第2読み出し動作、及び、第2書き込み動作を実行することになるので、より効果的に隣接メモリセルの誤読み出しを未然に防止することができる。
尚、選択メモリセルが読み出し対象となる隣接メモリセルの接地されるビット線側に位置する場合には、書き込み動作によって変化した選択メモリセルを流れる回り込み電流が、接地されるビット線の電位に変調を与えるため、隣接メモリセルに対する第1読み出し動作において電位または電流の検出に使用する側のビット線を流れる電流に直接変調を与えることはないが、接地されるビット線の電位の変動によって隣接メモリセルを流れるメモリセル電流が見かけ上ではなく実際に変化する。従って、上記第1の特徴の不揮発性半導体記憶装置によれば、選択メモリセルが読み出し対象となる隣接メモリセルの接地されるビット線側に位置する場合においても、当該メモリセル電流の変化による隣接メモリセルの誤読み出しも未然に防止することができる。
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加え、前記書き込み手段が、前記第1及び第2書き込み動作に必要な前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する電圧を発生する書き込み電圧発生回路と、前記書き込み電圧発生回路で発生した電圧を前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する書き込み電圧印加回路を備え、前記読み出し手段が、前記第1及び第2読み出し動作に必要な前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する電圧を発生する読み出し電圧発生回路と、前記読み出し電圧発生回路で発生した電圧を前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する読み出し電圧印加回路と、前記選択メモリセルまたは前記隣接メモリセルに接続する前記第1ビット線と前記第2ビット線の少なくとも何れか一方と電気的に接続して前記選択メモリセルまたは前記隣接メモリセルの記憶内容をリファレンス電位またはリファレンス電流に基づいて読み出すセンス回路と、前記センス回路に対して前記リファレンス電位または前記リファレンス電流を供給するリファレンス供給回路を備えることを第3の特徴とする。
上記第3の特徴の不揮発性半導体記憶装置によれば、上記第1または第2の特徴の不揮発性半導体記憶装置の作用効果を奏し得る書き込み手段及び読み出し手段を具体的に実現できる。
本発明に係る不揮発性半導体記憶装置は、上記第3の特徴に加え、前記リファレンス供給回路が前記センス回路に供給する前記リファレンス電位または前記リファレンス電流の値が、前記第1読み出し動作と前記第2読み出し動作で異なることを第4の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記第4の特徴に加え、前記第2読み出し動作における前記リファレンス電位または前記リファレンス電流の値が、前記第1読み出し動作で読み出された記憶内容を、前記隣接メモリセルに対して書き込んだ際に当該書き込み動作の検証のため読み出し動作に用いた前記リファレンス電位または前記リファレンス電流の値と同じであることを第5の特徴とする。
上記第4または第5の特徴の不揮発性半導体記憶装置によれば、第1読み出し動作は、隣接メモリセルの記憶内容を読み出すことを目的としているため、リファレンス電位またはリファレンス電流としては、リファレンス電位またはリファレンス電流との比較対象となるメモリセルの各記憶状態に応じた電位または電流の分布範囲の隣接する記憶状態間での中間点とすればよく、一方、第2読み出し動作は、当該記憶状態に応じた電位または電流の変動をチェックすることを目的としているため、リファレンス電位またはリファレンス電流としては、メモリセルの各記憶状態に応じた電位または電流の分布範囲の下限値または上限値とすることで、当該記憶状態に応じた電位または電流の変動を本来の読み出しマージンを確保した状態で検出できる。つまり、第2読み出し動作のリファレンス電位またはリファレンス電流を、第1読み出し動作の読み出し結果と異なり易いように設定することで、誤読み出しには至らないが読み出しマージンの低下が生じている場合に対しても、当該隣接メモリセルに対して第2書き込み動作を行うことができ、書き込み動作によって変化した選択メモリセルを流れる回り込み電流の影響による隣接メモリセルに対する読み出しマージンの低下をより効果的に抑制できる。
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加え、前記書き込み制御手段が、前記第1読み出し動作の読み出し結果を一時的に記憶するレジスタを備えることを第6の特徴とする。
上記第6の特徴の不揮発性半導体記憶装置によれば、書き込み制御手段は、隣接メモリセルに対する第2読み出し動作の読み出し結果を、レジスタに記憶した第1読み出し動作の読み出し結果と比較することで、隣接メモリセルに対して第2書き込み動作を行うか否かの判断が行え、上記第1の特徴の不揮発性半導体記憶装置の作用効果を奏し得る書き込み制御手段を具体的に実現できる。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の書き込み方法は、1つの第1電極と、1対の第2電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第1電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第2電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルを、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第1電極を夫々共通のワード線に接続し、行方向に隣接する2つの前記メモリセル間で1つの前記第2電極同士を接続し、同一列にある前記メモリセルの一方の前記第2電極を共通の第1ビット線に接続し、同一列にある前記メモリセルの他方の前記第2電極を共通の第2ビット線に接続し、前記第1ビット線と前記第2ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置において、前記メモリセルに対して前記第2電極間の導通状態が低下する方向に前記電荷保持部の電荷蓄積量を変化させる書き込み動作を行う書き込み方法であって、
前記メモリセルの内の書き込み対象の選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの記憶内容を読み出す第1読み出し動作と、前記第1読み出し動作の後に、前記選択メモリセルに対する前記書き込み動作を行う第1書き込み動作と、前記選択メモリセルに対する前記書き込み動作が終了した後に、前記第1読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第2読み出し動作と、前記第2読み出し動作の読み出し結果と前記第1読み出し動作の読み出し結果が異なる場合に、前記2つの読み出し結果が一致するまで、前記第1読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第2書き込み動作を、行うことを第1の特徴とする。
前記メモリセルの内の書き込み対象の選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの記憶内容を読み出す第1読み出し動作と、前記第1読み出し動作の後に、前記選択メモリセルに対する前記書き込み動作を行う第1書き込み動作と、前記選択メモリセルに対する前記書き込み動作が終了した後に、前記第1読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第2読み出し動作と、前記第2読み出し動作の読み出し結果と前記第1読み出し動作の読み出し結果が異なる場合に、前記2つの読み出し結果が一致するまで、前記第1読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第2書き込み動作を、行うことを第1の特徴とする。
上記第1の特徴の不揮発性半導体記憶装置の書き込み方法によれば、仮想接地線型メモリセルアレイを備えた不揮発性半導体記憶装置に対して、回り込み電流の影響により選択メモリセルの書き込み動作によって読み出し時における隣接メモリセルを流れる電流値が見かけ上変化して誤読み出しとなる可能性が、隣接メモリセルの第2読み出し動作によって検証され、誤読み出しとなる可能性がある場合は、誤読み出しとならないように隣接メモリセルに対して第2書き込み動作を、選択メモリセルの書き込み動作に付随して実行するので、選択メモリセルの書き込み動作に起因する隣接メモリセルの誤読み出しを未然に防止することができる。
本発明に係る不揮発性半導体記憶装置の書き込み方法は、上記第1の特徴に加え、前記隣接メモリセルに接続する前記第1ビット線と前記第2ビット線の内、前記読み出し手段が前記第1読み出し動作において電位または電流の検出に使用する側のビット線が、前記選択メモリセル側に位置していることを第2の特徴とする。
上記第2の特徴の不揮発性半導体記憶装置の書き込み方法によれば、選択メモリセルに隣接する2つの隣接メモリセルの内、書き込み動作によって変化した選択メモリセルを流れる回り込み電流が、隣接メモリセルに対する第1読み出し動作において電位または電流の検出に使用する側のビット線を流れる電流に直接変調を与える回り込み電流となる方の隣接メモリセルに対して、第1読み出し動作、第2読み出し動作、及び、第2書き込み動作を実行することになるので、より効果的に隣接メモリセルの誤読み出しを未然に防止することができる。
本発明に係る不揮発性半導体記憶装置の書き込み方法は、上記何れかの特徴に加え、前記第1読み出し動作と前記第2読み出し動作の夫々において、前記第1及び第2読み出し動作に必要な前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する電圧を発生して、前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加し、前記隣接メモリセルに接続する前記第1ビット線と前記第2ビット線の少なくとも何れか一方を流れるメモリセル電流または前記メモリセル電流を電圧値に変換して得られる読み出し電位と、所定のリファレンス電流またはリファレンス電位を比較して、前記隣接メモリセルの記憶内容を読み出し、前記リファレンス電位または前記リファレンス電流の値が、前記第1読み出し動作と第2読み出し動作で異なることを第3の特徴とする。
本発明に係る不揮発性半導体記憶装置の書き込み方法は、上記第3の特徴に加え、前記第2読み出し動作における前記リファレンス電位または前記リファレンス電流の値が、前記第1読み出し動作で読み出された記憶内容を、前記隣接メモリセルに対して書き込んだ際に当該書き込み動作の検証のため読み出し動作に用いた前記リファレンス電位または前記リファレンス電流の値と同じであることを第4の特徴とする。
上記第3または第4の特徴の不揮発性半導体記憶装置の書き込み方法によれば、第1読み出し動作は、隣接メモリセルの記憶内容を読み出すことを目的としているため、リファレンス電位またはリファレンス電流としては、リファレンス電位またはリファレンス電流との比較対象となるメモリセルの各記憶状態に応じた電位または電流の分布範囲の隣接する記憶状態間での中間点とすればよく、一方、第2読み出し動作は、当該記憶状態に応じた電位または電流の変動をチェックすることを目的としているため、リファレンス電位またはリファレンス電流としては、メモリセルの各記憶状態に応じた電位または電流の分布範囲の下限値または上限値とすることで、当該記憶状態に応じた電位または電流の変動を本来の読み出しマージンを確保した状態で検出できる。つまり、第2読み出し動作のリファレンス電位またはリファレンス電流を、第1読み出し動作の読み出し結果と異なり易いように設定することで、誤読み出しには至らないが読み出しマージンの低下が生じている場合に対しても、当該隣接メモリセルに対して第2書き込み動作を行うことができ、書き込み動作によって変化した選択メモリセルを流れる回り込み電流の影響による隣接メモリセルに対する読み出しマージンの低下をより効果的に抑制できる。
本発明に係る不揮発性半導体記憶装置の書き込み方法は、上記何れかに加え、特徴の前記第1読み出し動作において、読み出した前記隣接メモリセルの記憶内容を一時的に前記不揮発性半導体記憶装置内に設けられたレジスタに記憶することを第5の特徴とする。
上記第5の特徴の不揮発性半導体記憶装置の書き込み方法によれば、隣接メモリセルに対する第2読み出し動作の読み出し結果を、レジスタに記憶した第1読み出し動作の読み出し結果と比較することで、隣接メモリセルに対して第2書き込み動作を行うか否かの判断が行え、上記第1の特徴の不揮発性半導体記憶装置の書き込み方法の作用効果を具体的に奏し得る。
以下、本発明に係る不揮発性半導体記憶装置、及び、その書き込み方法(以下、適宜「本発明装置」及び「本発明方法」と略称する)の実施形態を図面に基づいて説明する。
図1は、本発明装置の一構成例を示すブロック図である。図1に示すように、本発明装置は、一般に市販されているフラッシュメモリと同様に、メモリセルアレイ10、センスアンプ回路11、カラム(列)デコーダ12、ロウ(行)デコーダ13、カラム電圧制御回路14、ロウ電圧制御回路15、ステートマシン16、入出力バッファ17、アドレスバッファ18、コマンドステートロジックインタフェース19、及び、リファレンス供給回路20等を備えて構成される。
本実施形態におけるメモリセルアレイ10は、図4に例示する断面構造を有するフラッシュメモリセルを行方向及び列方向にマトリクス状に配列してなる仮想接地線型メモリセルアレイであり、図5に示す3行×5列のメモリセルアレイと同様の構成となっている。但し、メモリセルアレイの行数及び列数は、特定の値に限定されるものではない。尚、仮想接地線型メモリセルアレイの具体的な構成については、既に背景技術の項で説明してあるので、重複する説明は省略する。
メモリセルアレイ10の各ビット線に、センスアンプ回路11とカラムデコーダ12が接続され、ビット線の選択とデータの検出が行われる。各ワード線にロウ(行)デコーダ13が接続され、ワード線の選択が行われる。カラムデコーダ12、ロウデコーダ13、並びに、センスアンプ回路11には、夫々、カラム電圧制御回路14と、ロウ電圧制御回路15が接続され、これらから諸動作に必要な電圧が供給される。カラムデコーダ12とロウデコーダ13には、外部からアドレスバッファ18を経由して入力されたアドレス信号がロウアドレスとカラムアドレスに分割され各別に入力する。また、センスアンプ回路11で読み出されたメモリセルアレイ10のデータは、その時のメモリ動作モードの違い(読み出しモードまたは書き込み・消去モード)に応じて、入出力バッファ17を経由して外部に出力されるか、或いは、書き込み・消去モードにおける書き込み・消去の検証処理(ベリファイ)に使用される。
センスアンプ回路11、カラム電圧制御回路14と、ロウ電圧制御回路15、カラムデコーダ12、ロウデコーダ13には、ステートマシン16が接続される。このステートマシン16は、外部からコマンドステートロジックインタフェース19を経由して入力されたコマンドに基づきメモリセルアレイ10に対するメモリ動作全体を制御する。
本実施形態では、ステートマシン16が、カラムデコーダ12、ロウデコーダ13、カラム電圧制御回路14、及び、ロウ電圧制御回路15等で構成される書き込み手段、及び、センスアンプ回路11、カラムデコーダ12、ロウデコーダ13、カラム電圧制御回路14、及び、ロウ電圧制御回路15等で構成される読み出し手段に対して、メモリセルアレイ10中の書き込み対象のメモリセルとして選択された選択メモリセルに対する書き込み動作に関連する制御を行う書き込み制御手段として機能し、以下に詳細に説明する本発明方法の処理手順の制御を行う。尚、上記書き込み手段は、当該メモリセルに対して、メモリセルの閾値電圧を上昇させるためにフローティングゲートに電子を注入するのに必要な書き込み電圧を、選択メモリセルに接続するビット線及びワード線に印加する書き込み動作を実行する。また、上記読み出し手段は、読み出しモードまたは書き込み・消去モードにおける書き込み・消去の検証処理での読み出し対象となるメモリセルの記憶情報を読み出す動作を実行する。
ここで、カラム電圧制御回路14は、ステートマシン16の制御下において、書き込み動作時には、4V程度のビット線書き込み電圧を発生するビット線側の書き込み電圧発生回路として機能するとともに、選択メモリセルに接続する1対の選択ビット線の一方側に4V程度の書き込み電圧を印加し、他方側に0V(接地電圧)を印加するビット線側の書き込み電圧印加回路として機能する。尚、選択ビット線以外の非選択ビット線は、カラム電圧制御回路14によって、フローティング状態に設定される。また、カラム電圧制御回路14は、読み出し動作時には、1V程度のビット線電圧とカウンタバイアスを発生するビット線側の読み出し電圧発生回路として機能するとともに、読み出し対象のメモリセルに接続する1対の選択ビット線の一方側に1V程度のビット線電圧を印加し、他方側に0V(接地電圧)を印加するビット線側の読み出し電圧印加回路として機能する。尚、読み出し電圧を印加された側に隣接するメモリセル群に接続する非選択のビット線には、カラム電圧制御回路14によって、1V程度のカウンタバイアスが印加される。
また、ロウ電圧制御回路15は、ステートマシン16の制御下において、書き込み動作時には、8V程度のワード線書き込み電圧を発生するワード線側の書き込み電圧発生回路として機能するとともに、選択メモリセルに接続する選択ワード線に8V程度の書き込み電圧を印加するワード線側の書き込み電圧印加回路として機能する。尚、選択ワード線以外の非選択ワード線は、ロウ電圧制御回路15によって、0V(接地電圧)が印加され、非選択ワード線に接続するメモリセルは全て非活性化される。また、ロウ電圧制御回路15は、読み出し動作時には、4V程度のワード線電圧を発生するワード線側の読み出し電圧発生回路として機能するとともに、読み出し対象のメモリセルに接続する選択ワード線に4V程度のワード線電圧を印加し、選択ワード線以外の非選択ワード線に0V(接地電圧)を印加するワード線側の読み出し電圧印加回路として機能する。
センスアンプ回路11は、公知の差動増幅回路で構成され、1対の差動入力の一方側に入力される選択メモリセルに接続する1対のビット線の一方側を流れるビット線電流と、1対の差動入力の他方側に入力されるリファレンス供給回路20から供給されるリファレンス電流の電流差を増幅する回路形式か、或いは、1対の差動入力の一方側に入力される上記ビット線電流を電圧変換した読み出し電圧と、1対の差動入力の他方側に入力されるリファレンス供給回路20から供給されるリファレンス電圧の電圧差を増幅する回路形式の何れでもよい。従って、リファレンス供給回路20は、センスアンプ回路11の回路形式に応じて、リファレンス電流かリファレンス電圧をセンスアンプ回路11に供給する。
次に、ステートマシン16によって制御される本発明方法の処理手順について説明する。本発明方法は、仮想接地線型のメモリセルアレイ10中の選択メモリセルへ書き込み動作を行う場合であって、選択メモリセルに隣接する隣接メモリセルが既に書き込み済である場合には、先ず書き込み済の隣接メモリセルの状態を確認し、その後に選択メモリセルへの書き込み動作を行い、選択メモリセルへの書き込みが完了した後に、自動的に既に書き込み済の隣接メモリセルの閾値電圧が、所定の閾値電圧より低下していないか否かを確認し、もし所定の閾値電圧より低下している場合は、再度その隣接メモリセルに対して、書き込み動作を行う一連の処理ルーチンを実行するというものである。
図2は、本発明方法を説明するための、1つのメモリセルに4値を記憶する場合の閾値電圧分布を示す。閾値電圧分布301は、消去状態“11”のメモリセルの閾値電圧分布であり、閾値電圧分布302、303、304は夫々、書き込みデータ“10”、“01”、“00”に相当する閾値電圧分布である。消去状態“11”のメモリセルへ、書き込みデータ“10”を書き込んだ時は、メモリセルの閾値電圧が、閾値電圧分布302の下限値である下限閾値電圧318より高くなるまで、選択メモリセルに対する書き込み電圧パルスの印加(書き込み動作)とベリファイ動作が行われ、同様に、書き込みデータ“01”、“00”を書き込んだときは、メモリセルの閾値電圧が夫々、閾値電圧分布303、304の各下限値である下限閾値電圧319、320より高くなるまで、書き込み動作とベリファイ動作が行われる。また、メモリセルの閾値電圧を、参照閾値電圧315、316、317と比較することで、メモリセルに記憶されているデータが、“11”、“10”、“01”、“00”の何れであるかを読み出すことができる。尚、参照閾値電圧315は閾値電圧分布301の上限値と下限閾値電圧318の中間値であり、参照閾値電圧316は閾値電圧分布302の上限値と下限閾値電圧319の中間値であり、参照閾値電圧317は閾値電圧分布303の上限値と下限閾値電圧320の中間値である。
ここで、ベリファイ動作及び読み出し動作に使用される下限閾値電圧318、319、320、及び、参照閾値電圧315、316、317は、夫々、センスアンプ回路11の回路形式に応じて、リファレンス電流かリファレンス電圧として、センスアンプ回路11に供給される。
図3は、本発明方法による書き込みアルゴリズム(一連の処理ルーチン)の一例を示すフローチャートである。ステップ#401にて、書き込みコマンド等がコマンドステートロジックインタフェース19に入力されると、ステートマシン16が当該コマンド入力を認識することにより書き込み処理ルーチンが開始される。
書き込み処理ルーチンが開始されると、直ぐにアドレスバッファ18に入力されたアドレス信号で指定される書き込み対象の選択メモリセルに対して書き込み動作を行うのではなく、先ず、ステップ#402(第1読み出し動作)にて、選択メモリセルに隣接する隣接メモリセルの閾値電圧が、図2に示す閾値電圧分布301〜304の何れの分布内に属するかを、換言すれば、記憶データが“11”、“10”、“01”、“00”の何れであるかを、参照閾値電圧315、316、317を用いて読み出し、読み出したデータをステートマシン16内に構成されたレジスタ21内に記憶する。尚、本実施形態では、レジスタ21は、書き込み処理ルーチンが終了するまで読み出したデータを記憶する一時記憶装置として構成され、必ずしも不揮発性のメモリセルで構成される必要はなく、一般的なスタティックRAMセル或いはフリップフロップ等で構成される。
本実施形態では、ステップ#402で読み出し対象となる隣接メモリセルは、選択メモリセルに対して行方向(ワード線の延伸方向)に隣接する2つのメモリセルの内、隣接メモリセルの読み出し時において、1V程度のビット線電圧が印加され、カラムデコーダ12を介してセンスアンプ回路11に接続する側のビット線を選択メモリセルと共有する側に位置するメモリセルを想定している。
次に、ステップ#403(第1書き込み動作)で、選択メモリセルに対して書き込み動作を行う。例えば、書き込みデータが“10”の場合、選択メモリセルの閾値電圧が、下限閾値電圧318より高くなるまで、書き込み電圧パルス印加とベリファイ動作が行われる。同様に書き込みデータが“01”、“00”の場合、夫々、選択メモリセルの閾値電圧が、下限閾値電圧319、320より高くなるまで、書き込み電圧パルス印加とベリファイ動作が行われる。
次に、ステップ#404で、ステップ#402でレジスタ21に記憶された隣接メモリセルの記憶データが“00”であるか否かを判定し、“00”の場合には(YES分岐)、隣接メモリセルが書き込み済みでないので、書き込み処理ルーチンを終了する(ステップ#408)。
ステップ#404の判定で、隣接メモリセルの記憶データが“00”以外である場合には(NO分岐)、ステップ#405(第2読み出し動作)にて、選択メモリセルに書き込み動作を行ったことで、書き込み済みの隣接メモリセルの閾値電圧が見かけ上、低下したか否かを確認する。具体的には、ステップ#402でレジスタ21に記憶された隣接メモリセルの記憶データが“10”の場合、同じ隣接メモリセルに対して、参照閾値電圧315ではなく、下限閾値電圧318を用いたベリファイ動作を実行する。尚、記憶データが“01”、“00”の場合、同じ隣接メモリセルに対して、参照閾値電圧316、317ではなく、下限閾値電圧319、320を用いたベリファイ動作を実行する。
引き続き、ステップ#406において、ステップ#405のベリファイ動作の結果、隣接メモリセルの閾値電圧が、当初の読み出しデータ“10”、“01”、“00”に対応した下限閾値電圧318、319、320を下回っているかを判定する。
ステップ#406の判定で、隣接メモリセルの閾値電圧が対応する下限閾値電圧318、319、320を下回っていない場合(NO分岐)は、書き込み処理ルーチンを終了する(ステップ#408)。
ステップ#406の判定で、隣接メモリセルの閾値電圧が対応する下限閾値電圧318、319、320を下回っている場合(YES分岐)は、ステップ#407(第2書き込み動作)で、隣接メモリセルに対して書き込み動作を行い、ステップ#405(第2読み出し動作)に戻る。これにより、閾値電圧が見かけ上低下した書き込み済みの隣接メモリセルは、ステップ#406の判定で対応した下限閾値電圧318、319、320を下回
らなくなるまで、ステップ#407(第2書き込み動作)とステップ#405(第2読み出し動作)とステップ#406の判定が繰り返し実行される。
らなくなるまで、ステップ#407(第2書き込み動作)とステップ#405(第2読み出し動作)とステップ#406の判定が繰り返し実行される。
以上の結果、選択メモリセルに隣接するメモリセルが書き込み済みであっても、また、その書き込み済みのデータに拘わらず、選択メモリセルへの書き込み順序を気にすることなく、読み出し時における隣接メモリセルからの回り込み電流による誤読み出しを防止できる。
次に、本発明装置及び本発明方法の別実施形態について説明する。
〈1〉上記実施形態では、本発明方法の書き込み処理ルーチンにおける処理対象となる隣接メモリセルは、選択メモリセルに対して行方向(ワード線の延伸方向)に隣接する2つのメモリセルの内、隣接メモリセルの読み出し時において、1V程度のビット線電圧が印加され、カラムデコーダ12を介してセンスアンプ回路11に接続する側のビット線を選択メモリセルと共有する側に位置するメモリセルを想定したが、同じ行方向の反対側に位置するメモリセルを処理対象としてもよい。また、これら両方の隣接メモリセルを処理対象としてもよい。
〈2〉上記実施形態では、本発明方法の書き込み処理ルーチンは、本発明装置に内蔵のステートマシン16によって制御される場合を想定したが、本発明方法の対象となる仮想接地線型のメモリセルアレイを備える不揮発性半導体装置が、当該ステートマシン16を内蔵しない場合には、または、通常の書き込み・消去動作を制御するステートマシンだけが内蔵されている場合は、外部からの制御によって、本発明方法の書き込み処理ルーチンを実行するようにしても構わない。
〈3〉上記実施形態では、1つのメモリセルに4値を記憶する場合を想定して本発明方法を説明したが、単位メモリセル当たりの記憶データ数は、4値に限定されるものではなく、4値より多くても、また、従来の2値でも、同様の効果を得ることができる。
〈4〉上記実施形態では、メモリセルとして、図4に例示するフローティングゲートを備えたMOSFET構造のフラッシュメモリセルを想定したが、メモリセルの構造は、図4に例示するスタック型のフラッシュメモリセルに限定されるものではない。メモリセルは、1つの第1電極と、1対の第2電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第1電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第2電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルであればよい。例えば、メモリセルは、フローティングゲートに代えて離散的な電子トラップ構造を有するシリコン窒化膜等で電荷保持部が構成される構造であっても構わない。
〈5〉上記実施形態では、本発明装置の一構成例として、図1に示す構成要素を備えた回路構成を例示したが、図1に示す回路構成は一例であり、仮想接地線型メモリセルアレイを備え、本発明方法の書き込み処理ルーチンを実行可能な形態であれば、種々の回路構成が可能である。例えば、メモリセルアレイ10中の書き込み対象のメモリセルとして選択された選択メモリセルに対する書き込み動作に関連する制御を行う書き込み制御手段は、ステートマシン16ではなく、ステートマシン以外の回路手段で構成されていても構わない。
本発明に係る不揮発性半導体記憶装置及びその書き込み方法は、仮想接地線型のメモリセルアレイを備える不揮発性半導体記憶装置に利用可能である。
10: 仮想接地線型メモリセルアレイ
11: センスアンプ回路
12: カラム(列)デコーダ
13: ロウ(行)デコーダ
14: カラム電圧制御回路
15: ロウ電圧制御回路
16: ステートマシン(書き込み制御手段)
17: 入出力バッファ
18: アドレスバッファ
19: コマンドステートロジックインタフェース
20: リファレンス供給回路
21: レジスタ
101〜105、111〜115、121〜125: メモリセル
131〜136: ビット線
141〜143: ワード線
151: ビット線選択回路
152: 書き込み回路
153: リファレンス電流発生回路
154: センスアンプ
156: データ線
157: 出力線
200: フラッシュメモリセル
201: 制御ゲート
202: 絶縁膜(ONO膜)
203: フローティングゲート
204: 絶縁膜(トンネル絶縁膜)
205: ドレイン(N型の埋め込み拡散層)
206: ソース(N型の埋め込み拡散層)
207: P型基板
301〜304: 閾値電圧分布
315〜317: 読み出し動作用の参照閾値電圧
318〜320: ベリファイ動作用の下限閾値電圧
11: センスアンプ回路
12: カラム(列)デコーダ
13: ロウ(行)デコーダ
14: カラム電圧制御回路
15: ロウ電圧制御回路
16: ステートマシン(書き込み制御手段)
17: 入出力バッファ
18: アドレスバッファ
19: コマンドステートロジックインタフェース
20: リファレンス供給回路
21: レジスタ
101〜105、111〜115、121〜125: メモリセル
131〜136: ビット線
141〜143: ワード線
151: ビット線選択回路
152: 書き込み回路
153: リファレンス電流発生回路
154: センスアンプ
156: データ線
157: 出力線
200: フラッシュメモリセル
201: 制御ゲート
202: 絶縁膜(ONO膜)
203: フローティングゲート
204: 絶縁膜(トンネル絶縁膜)
205: ドレイン(N型の埋め込み拡散層)
206: ソース(N型の埋め込み拡散層)
207: P型基板
301〜304: 閾値電圧分布
315〜317: 読み出し動作用の参照閾値電圧
318〜320: ベリファイ動作用の下限閾値電圧
Claims (11)
- 1つの第1電極と、1対の第2電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第1電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第2電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルを、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第1電極を夫々共通のワード線に接続し、行方向に隣接する2つの前記メモリセル間で1つの前記第2電極同士を接続し、同一列にある前記メモリセルの一方の前記第2電極を共通の第1ビット線に接続し、同一列にある前記メモリセルの他方の前記第2電極を共通の第2ビット線に接続し、前記第1ビット線と前記第2ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置であって、
前記メモリセルの内の書き込み対象の選択メモリセルに対して前記第2電極間の導通状態が低下する方向に前記電荷保持部の電荷蓄積量を変化させる書き込み動作を行う書き込み手段と、
前記選択メモリセルと、前記選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの何れかを選択して、その記憶内容を読み出す読み出し手段と、
前記選択メモリセルに対する前記書き込み動作に関連する制御を前記書き込み手段と前記読み出し手段に対して行う書き込み制御手段と、を備え、
前記読み出し手段が前記隣接メモリセルの記憶内容を読み出す第1読み出し動作と、
前記第1読み出し動作の後に、前記書き込み手段が前記選択メモリセルに対する前記書き込み動作を行う第1書き込み動作と、
前記選択メモリセルに対する前記書き込み動作が終了した後に、前記読み出し手段が前記第1読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第2読み出し動作と、
前記第2読み出し動作の読み出し結果と前記第1読み出し動作の読み出し結果が異なる場合に、前記2つの読み出し結果が一致するまで、前記書き込み手段が前記第1読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第2書き込み動作の各動作に対する一連の制御を、前記書き込み制御手段が行うことを特徴とする不揮発性半導体記憶装置。 - 前記隣接メモリセルに接続する前記第1ビット線と前記第2ビット線の内、前記読み出し手段が前記第1読み出し動作において電位または電流の検出に使用する側のビット線が、前記選択メモリセル側に位置していることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記書き込み手段が、前記第1及び第2書き込み動作に必要な前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する電圧を発生する書き込み電圧発生回路と、前記書き込み電圧発生回路で発生した電圧を前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する書き込み電圧印加回路を備え、
前記読み出し手段が、前記第1及び第2読み出し動作に必要な前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する電圧を発生する読み出し電圧発生回路と、前記読み出し電圧発生回路で発生した電圧を前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する読み出し電圧印加回路と、前記選択メモリセルまたは前記隣接メモリセルに接続する前記第1ビット線と前記第2ビット線の少なくとも何れか一方と電気的に接続して前記選択メモリセルまたは前記隣接メモリセルの記憶内容をリファレンス電位またはリファレンス電流に基づいて読み出すセンス回路と、前記センス回路に対して前記リファレンス電位または前記リファレンス電流を供給するリファレンス供給回路を備えることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記リファレンス供給回路が前記センス回路に供給する前記リファレンス電位または前記リファレンス電流の値が、前記第1読み出し動作と前記第2読み出し動作で異なることを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 前記第2読み出し動作における前記リファレンス電位または前記リファレンス電流の値が、前記第1読み出し動作で読み出された記憶内容を、前記隣接メモリセルに対して書き込んだ際に当該書き込み動作の検証のため読み出し動作に用いた前記リファレンス電位または前記リファレンス電流の値と同じであることを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 前記書き込み制御手段が、前記第1読み出し動作の読み出し結果を一時的に記憶するレジスタを備えることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。
- 1つの第1電極と、1対の第2電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第1電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第2電極間の導通状態により前記電荷保持部の電荷蓄積量に応じた記憶内容を読み出し可能な不揮発性のメモリセルを、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第1電極を夫々共通のワード線に接続し、行方向に隣接する2つの前記メモリセル間で1つの前記第2電極同士を接続し、同一列にある前記メモリセルの一方の前記第2電極を共通の第1ビット線に接続し、同一列にある前記メモリセルの他方の前記第2電極を共通の第2ビット線に接続し、前記第1ビット線と前記第2ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置において、
前記メモリセルに対して前記第2電極間の導通状態が低下する方向に前記電荷保持部の電荷蓄積量を変化させる書き込み動作を行う書き込み方法であって、
前記メモリセルの内の書き込み対象の選択メモリセルに行方向に隣接する少なくとも何れか一方側に位置する隣接メモリセルの記憶内容を読み出す第1読み出し動作と、
前記第1読み出し動作の後に、前記選択メモリセルに対する前記書き込み動作を行う第1書き込み動作と、
前記選択メモリセルに対する前記書き込み動作が終了した後に、前記第1読み出し動作を行った前記隣接メモリセルの記憶内容を再度読み出す第2読み出し動作と、
前記第2読み出し動作の読み出し結果と前記第1読み出し動作の読み出し結果が異なる場合に、前記2つの読み出し結果が一致するまで、前記第1読み出し動作を行った前記隣接メモリセルに対して前記書き込み動作を行う第2書き込み動作を、行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 前記隣接メモリセルに接続する前記第1ビット線と前記第2ビット線の内、前記読み出し手段が前記第1読み出し動作において電位または電流の検出に使用する側のビット線が、前記選択メモリセル側に位置していることを特徴とする請求項7に記載の不揮発性半導体記憶装置の書き込み方法。
- 前記第1読み出し動作と前記第2読み出し動作の夫々において、前記第1及び第2読み出し動作に必要な前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加する電圧を発生して、前記第1ビット線と前記第2ビット線及び前記ワード線に夫々印加し、前記隣接メモリセルに接続する前記第1ビット線と前記第2ビット線の少なくとも何れか一方を流れるメモリセル電流または前記メモリセル電流を電圧値に変換して得られる読み出し電位と、所定のリファレンス電流またはリファレンス電位とを比較して、前記隣接メモリセルの記憶内容を読み出し、
前記リファレンス電位または前記リファレンス電流の値が、前記第1読み出し動作と第2読み出し動作で異なることを特徴とする請求項7または8に記載の不揮発性半導体記憶装置の書き込み方法。 - 前記第2読み出し動作における前記リファレンス電位または前記リファレンス電流の値が、前記第1読み出し動作で読み出された記憶内容を、前記隣接メモリセルに対して書き込んだ際に当該書き込み動作の検証のため読み出し動作に用いた前記リファレンス電位または前記リファレンス電流の値と同じであることを特徴とする請求項9に記載の不揮発性半導体記憶装置の書き込み方法。
- 前記第1読み出し動作において、読み出した前記隣接メモリセルの記憶内容を一時的に前記不揮発性半導体記憶装置内に設けられたレジスタ記憶することを特徴とする請求項7〜10の何れか1項に記載の不揮発性半導体記憶装置の書き込み方法。
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JP2006125453A JP2007299456A (ja) | 2006-04-28 | 2006-04-28 | 不揮発性半導体記憶装置及びその書き込み方法 |
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EP4181136A1 (en) * | 2021-11-11 | 2023-05-17 | Samsung Electronics Co., Ltd. | Storage device and operating method of storage device |
CN116486857A (zh) * | 2023-05-17 | 2023-07-25 | 北京大学 | 一种基于电荷再分配的存内计算电路 |
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2006
- 2006-04-28 JP JP2006125453A patent/JP2007299456A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI391947B (zh) * | 2008-08-06 | 2013-04-01 | Macronix Int Co Ltd | 多位階單元記憶體之讀取方法及應用其之讀取電路 |
EP4181136A1 (en) * | 2021-11-11 | 2023-05-17 | Samsung Electronics Co., Ltd. | Storage device and operating method of storage device |
US11961559B2 (en) | 2021-11-11 | 2024-04-16 | Samsung Electronics Co., Ltd. | Storage device and operating method of storage device |
CN116486857A (zh) * | 2023-05-17 | 2023-07-25 | 北京大学 | 一种基于电荷再分配的存内计算电路 |
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