JP2018049912A

JP2018049912A - 半導体装置および電力変換装置

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Publication number: JP2018049912A
Application number: JP2016183954A
Authority: JP
Inventors: 洸太朗川原; Kotaro Kawahara; 史郎日野; Shiro Hino
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-09-21
Filing date: 2016-09-21
Publication date: 2018-03-29
Anticipated expiration: 2036-09-21
Also published as: JP6715736B2

Abstract

【課題】短絡事故発生時に瞬時にゲート電圧を低下させることが可能な半導体装置を提供する。
【解決手段】半導体装置１０は、スイッチング素子１と、当該スイッチング素子１のゲート電極とソース電極もしくはエミッタ電極の間に接続された感温素子２とを備える。感温素子２は、温度が上がると降伏電圧が下がる素子、または、温度が上がると抵抗が下がる素子である。スイッチング素子１は、炭化珪素ドリフト層１０２および当該炭化珪素ドリフト層１０２の表層部に形成されたＰウェル層１０３とを含み、感温素子２とＰウェル層１０３との間には絶縁膜が介在していない。
【選択図】図１

Description

本発明は、半導体装置および電力変換装置に関するものである。

電力用半導体装置に要求される性能として、負荷短絡事故時に破壊せずに耐えうる時間すなわち短絡耐量が、事故発生から遮断装置が作動するまでの時間に対して十分に長いことが挙げられる。従来の半導体装置では、上記の性能を満たすために、ＯＮ抵抗などの素子性能を下げることと引き換えに短絡耐量を増加させていた。半導体装置の素子性能を下げることなく短絡耐量を増加させる方法としては、例えば特許文献１のように、半導体装置にマイクロコンピュータを備える保護回路を設け、負荷短絡が検知されるとマイクロコンピュータがゲート電圧を下げて半導体装置に流れる電流を抑制するという方法がある。

一方、特許文献２、３には、ゲートをサージ電圧から保護するために、ゲート・ソース間にダイオードを配置した構成の半導体装置が示されている。

特許第４９６１６４６号公報特開２００９−２１８３０７号公報特開２０００−２２３７０５号公報

特許文献１のようにマイクロコンピュータを用いて短絡電流を抑制する場合、短絡事故が発生してからマイクロコンピュータがゲート電圧を下げるまでに時間を要し、ゲート電圧が下がる前に半導体装置が破壊する可能性がある。また、特許文献２、３において半導体装置のゲート・ソース間に配置されたダイオードは、短絡事故ではなくサージ電圧を想定したものであるため、半導体装置の温度上昇に敏感でなく、短絡時の半導体装置破壊を防ぐことはできない。

本発明は以上のような課題を解決するためになされたものであり、短絡事故発生時に瞬時にゲート電圧を低下させることが可能な半導体装置を提供することを目的とする。

本発明の第１の局面に係る半導体装置は、スイッチング素子と、前記スイッチング素子のゲート電極と前記スイッチング素子のソース電極もしくはエミッタ電極の間に接続された感温素子と、を備え、前記感温素子は、温度が上がると降伏電圧が下がる素子であり、前記スイッチング素子は、第１導電型のドリフト層および当該ドリフト層の表層部に形成された第２導電型のウェル層とを含み、前記感温素子と前記ウェル層との間に絶縁膜が介在していないものである。

本発明の第２の局面に係る半導体装置は、スイッチング素子と、前記スイッチング素子のゲート電極と前記スイッチング素子のソース電極もしくはエミッタ電極の間に接続された感温素子と、を備え、前記感温素子は、温度が上がると抵抗が下がる素子であり、前記スイッチング素子は、第１導電型のドリフト層および当該ドリフト層の表層部に形成された第２導電型のウェル層とを含み、前記感温素子と前記ウェル層との間に絶縁膜が介在していないものである。

本発明によれば、短絡事故が発生すると瞬時にゲート電圧が低下して半導体装置に流れる電流が抑制されるため、十分に長い短絡耐量を得ることができる。

本発明に係る半導体装置の回路図である。本発明の実施の形態１および２に係る半導体装置の上面図である。本発明の実施の形態１に係る半導体装置の断面図である。本発明の実施の形態１に係る半導体装置の断面図である。本発明の実施の形態１に係る半導体装置の断面図である。本発明の実施の形態１および２に係る半導体装置の変形例を示す上面図である。本発明の実施の形態１に係る半導体装置の変形例を示す断面図である。本発明の実施の形態１に係る半導体装置の変形例を示す断面図である。本発明の実施の形態２に係る半導体装置の断面図である。本発明の実施の形態２に係る半導体装置の断面図である。本発明の実施の形態３および４に係る半導体装置の上面図である。本発明の実施の形態３に係る半導体装置の断面図である。本発明の実施の形態３に係る半導体装置の断面図である。本発明の実施の形態４に係る半導体装置の断面図である。本発明の実施の形態４に係る半導体装置の断面図である。本発明の実施の形態５に係る電力変換システムの構成を示すブロック図である。

本明細書において、各領域の「単位面積当たりの不純物量［ｃｍ^−２］」は、各領域における不純物濃度を深さ方向に積分することで算出される値を示すものとする。また、各領域の不純物濃度が濃度プロファイルを有する場合において、各領域の「不純物濃度［ｃｍ^−３］」は、各領域における不純物濃度のピーク値を示すものとし、各領域の「厚さ」は、不純物濃度が当該領域における不純物濃度のピーク値の１／１０の値以上となる領域までの厚さを指すものとする。ただし、各領域における「ドーズ量［ｃｍ^−２］」を算出する際に用いる「不純物濃度」の値は、不純物濃度のピーク値ではなく、実際の不純物濃度である。

また、本明細書において、「〜上」という場合、構成要素間に介在物が存在することを妨げるものではない。例えば、「Ａ上に設けられたＢ」という記載には、Ａの上にＢが直接設けられた構造だけでなく、ＡとＢとの間に他の要素Ｃが介在する構造をも含まれる。

以下に示す実施の形態では、スイッチング素子の材料がワイドバンドギャップ半導体である炭化珪素である場合を示す。しかし、本発明に係るスイッチング素子の材料はそれに限定されず、例えば、他のワイドバンドギャップ半導体である、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、酸化ガリウム、ダイヤモンドなどを用いることもでき、その場合も炭化珪素の場合と同様の効果が得られる。

また、以下の実施の形態では、第１導電型をＮ型、第２導電型をＰ型として説明するが、反対に、第１導電型をＰ型、第２導電型をＮ型としてもよい。

＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１０の構成を示す回路図である。図１のように、半導体装置１０は、スイッチング素子１と、感温素子２と、ゲート抵抗３と、ゲート端子４と、ソース端子５と、ドレイン端子６とを備えている。

ここでは、スイッチング素子１の一例として、炭化珪素で形成されたＮチャネルＭＯＳＦＥＴを示す。ただし、スイッチング素子１は、ＮチャネルＭＯＳＦＥＴに限られず、例えば、ＰチャネルＭＯＳＦＥＴでもよいし、その他のスイッチング素子、例えばＪＦＥＴ、ＩＧＢＴなどでもよい。ＩＧＢＴの場合、ＭＯＳＦＥＴの「ソース」は「エミッタ」に読み替えられ、「ドレイン」は「コレクタ」に読み替えられる。

ゲート端子４は、ゲート抵抗３を介してスイッチング素子１のゲート電極１Ｇに接続されている。ただし、ゲート抵抗３は、半導体装置１０に外付けされるものであってもよい。ソース端子５は、スイッチング素子１のソース電極１Ｓに接続されている。ドレイン端子６は、スイッチング素子１のドレイン電極１Ｄに接続されている。

感温素子２は、スイッチング素子１のゲート電極１Ｇとソース電極１Ｓとの間に接続されている（スイッチング素子１がＩＧＢＴの場合、感温素子２はゲート電極とエミッタ電極との間に接続される）。本実施の形態において、感温素子２は、温度が上がると降伏電圧が下がる素子であり、例えばツェナーダイオードによって構成することができる。ツェナーダイオードは、アノードに対するカソードの電圧が特定の電圧（この降伏電圧を「降伏電圧」という）以上にならない素子である。ツェナーダイオードの降伏電圧は、温度の上昇に伴って低下する。

図２は、実施の形態１に係る半導体装置１０のスイッチング素子１が形成される活性セルの上面図である。また、図３、図４、図５は、活性セルの断面図であり、それぞれ図２に示す直線Ａ、Ｂ、Ｃに沿った断面に対応している。これらの図に示すように、半導体装置１０は、炭化珪素基板１０１と、炭化珪素ドリフト層１０２と、Ｐウェル層１０３と、Ｎウェル層１０４と、ウェルコンタクト層１０５と、ゲート絶縁膜１０６と、ツェナーアノード層１０７と、ツェナーカソード層１０８と、フィールド絶縁膜１０９と、ゲート電極１１０と、層間絶縁膜１１１と、ソース電極１１２と、ドレイン電極１１３により構成されている。なお、図２では、ゲート絶縁膜１０６、フィールド絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１２およびドレイン電極１１３の図示を省略しており、各半導体領域の配置が示されている。

ＮチャネルＭＯＳＦＥＴであるスイッチング素子１は、Ｎ型の炭化珪素基板１０１の上にＮ型の炭化珪素ドリフト層１０２が形成されて成る基板を用いて形成されている。炭化珪素ドリフト層１０２の表層部には、Ｐウェル層１０３が選択的に形成されている。

図４のように、Ｐウェル層１０３の表層部には、Ｎウェル層１０４およびＰ型のウェルコンタクト層１０５が選択的に形成されている。ここでは、Ｎウェル層１０４は、平面視でウェルコンタクト層１０５を取り囲むように配置されている。また、炭化珪素ドリフト層１０２の上にはゲート絶縁膜１０６が形成されており、その上にゲート電極１１０が形成されている。ゲート電極１１０は、ゲート絶縁膜１０６を介して、Ｎウェル層１０４、Ｐウェル層１０３および炭化珪素ドリフト層１０２の各上面に跨がるように形成されている。ゲート電極１１０の下に位置するＰウェル層１０３の表層部が、スイッチング素子１をＯＮ状態にしたときにチャネルが形成されるチャネル領域１１４となる。

ゲート電極１１０は、図１に示したゲート電極１Ｇに対応しており、ゲート端子４とゲート電極１Ｇとの間にゲート抵抗３が設けられる。先に述べたように、ゲート抵抗３は、外付けでゲート電極１Ｇに接続してもよい。また、ゲート電極１１０の経路長を伸ばしたり導電性を下げたりすることで、ゲート抵抗３をゲート電極１１０に内在させてもよい。

ゲート電極１１０は層間絶縁膜１１１で覆われており、層間絶縁膜１１１の上にソース電極１１２が形成されている。ソース電極１１２は、図１に示したソース電極１Ｓに相当し、ソース端子５に直接接続される。層間絶縁膜１１１には、Ｐウェル層１０３およびＮウェル層１０４に達するコンタクトホールが形成されており、ソース電極１１２はそのコンタクトホールを通してＰウェル層１０３およびＮウェル層１０４に接続している。

また、炭化珪素基板１０１の下面には、ドレイン電極１１３が形成されている。ソース電極１１２は、図１に示したドレイン電極１Ｄに相当し、ドレイン端子６に直接接続される。

一方、図３および図５のように、Ｐウェル層１０３の上には、ツェナーアノード層１０７およびツェナーカソード層１０８からなるツェナーダイオードも形成されている。このツェナーダイオードが、図１の感温素子２に相当する。当該ツェナーダイオードとＰウェル層１０３との間には絶縁膜が介在していない。すなわち、ツェナーアノード層１０７は、Ｐウェル層１０３の上に直接形成されており、ツェナーアノード層１０７の上部にツェナーカソード層１０８が形成されている。また、フィールド絶縁膜１０９は、当該ツェナーダイオードを覆うように形成されている。

図５から分かるように、ツェナーアノード層１０７は、Ｐウェル層１０３およびウェルコンタクト層１０５を通してソース電極１１２に接続されている。また、ツェナーカソード層１０８は、フィールド絶縁膜１０９に形成されたコンタクトホールを通してゲート電極１１０に接続されている。

図２〜図５に示した各領域の大きさや配置は、一例に過ぎず、図１に示す回路図を実現する範囲内で変更可能である。例えば、図５の断面において、フィールド絶縁膜１０９を横方向に後退させる、あるいは、ツェナーアノード層１０７を横方向に張り出させることによって、ツェナーアノード層１０７がソース電極１１２の側面に直接接合するようにしてもよい。そうすることにより、ツェナーアノード層１０７とソース電極１１２間の抵抗値を小さくすることができる。

次に、実施の形態１に係る半導体装置１０の動作について説明する。

感温素子２はツェナーダイオードであるため、半導体装置１０のゲート端子４の電位が感温素子２の降伏電圧より十分に高く設定されると、ソース電極１Ｓを基準にしたゲート電極１Ｇの電圧は感温素子２の降伏電圧と等しい値になる。このとき、ゲート電極１Ｇの電圧はしきい値電圧よりも大きくなり、スイッチング素子１はＯＮ状態になる。ソース端子５に対してドレイン端子６の電位が高い状態で、スイッチング素子１がＯＮ状態になると、ドレイン端子６からソース端子５に向かって電流が流れる。

半導体装置１０に接続された負荷が短絡状態になった場合、スイッチング素子１に大きな電流が流れて温度が上昇し、感温素子２の温度も上がる。それにより、感温素子２の降伏電圧が下がるため、ゲート電極１Ｇの電圧が下がり、スイッチング素子１に流れる電流が抑制される。その結果、半導体装置１０の短絡耐量が延びる。

本実施の形態では、図２のように、感温素子２（ツェナーアノード層１０７およびツェナーカソード層１０８）は活性セルの領域内に配置され、さらに、図３および図５のように、感温素子２はＰウェル層１０３と絶縁膜を介することなく接触している。このような感温素子２の配置により、スイッチング素子１と感温素子２の間の熱伝導が高くなり、スイッチング素子１の温度に感温素子２の温度が素早く追随するようになる。したがって、短絡が発生してスイッチング素子１の温度が上昇すると、感温素子２の温度も素早く上昇し、瞬時にスイッチング素子１のゲート電圧が低下する。

仮に、感温素子２が活性セル領域の外に設置された場合や、感温素子２とＰウェル層１０３との間に絶縁膜が存在した場合には、感温素子２とスイッチング素子１との間の熱伝導が低くなるため、短絡が発生してからゲート電極１Ｇの電圧が低下するまでの時間が長くなり、本発明ほど短絡耐量を延ばすことはできない。

なお、図２では、ツェナーダイオードが１つのＭＯＳＦＥＴセルあたりに一つ設置される例を示したが、ツェナーダイオードの数を間引くことも可能である。図６のように、ツェナーダイオードを間引いた個所に、Ｎウェル層１０４およびウェルコンタクト層１０５を形成すれば、その箇所にもＭＯＳＦＥＴセルが形成されるため、半導体装置１０のＯＮ抵抗値を下げることができる。短絡時の発熱量が各セルで均一であれば、半導体装置１０の中に１つのみツェナーダイオードを配置してもよい。ただし、配置するツェナーダイオードの個数は、ツェナーダイオードの降伏電圧がツェナーダイオードに流れる電流密度にも依存することを考慮して、決定する必要がある。

続いて、実施の形態１に係る半導体装置１０の製造方法について説明する。

まず、Ｎ型の炭化珪素基板１０１とその上にエピタキシャル結晶成長させたＮ型の炭化珪素ドリフト層１０２とを備える基板を用意する。炭化珪素ドリフト層１０２のＮ型の不純物濃度は、炭化珪素基板１０１のＮ型の不純物濃度よりも低く設定される。炭化珪素ドリフト層１０２のＮ型の不純物濃度および厚みは、半導体装置１０の設計耐圧に応じて設定される。例えば、炭化珪素ドリフト層１０２のＮ型の不純物濃度は１．０×１０^１４ｃｍ^−３〜１．０×１０^１６ｃｍ^−３程度、炭化珪素ドリフト層１０２の膜厚は１μｍ〜２００μｍ程度とすることができる。

次に、写真製版処理によりパターニングした注入マスクを用いた不純物（ドーパント）の選択的なイオン注入により、炭化珪素ドリフト層１０２の表層部に、Ｐ型のＰウェル層１０３、Ｎ型のＮウェル層１０４、Ｐ型のウェルコンタクト層１０５をそれぞれ形成する。注入マスクには、例えばフォトレジストやシリコン酸化膜を用いることができる。その後、炭化珪素ドリフト層１０２に注入した不純物を電気的に活性化させるための熱処理を行う。

次に、炭化珪素ドリフト層１０２上にＰ型のポリシリコンをＣＶＤ（Chemical Vapor Deposition）法により堆積し、写真製版処理およびエッチングによるパターニングを行うことにより、ツェナーアノード層１０７を形成する。ツェナーアノード層１０７中の不純物濃度は、実現したいツェナーダイオードの降伏電圧によって決定すればよく、例えば１．０×１０^１７ｃｍ^−３〜１．０×１０^２２ｃｍ^−３程度である。

続いて、ツェナーアノード層１０７の表層部に、注入マスクを用いて不純物をイオン注入することによって、ツェナーカソード層１０８を形成する。ツェナーアノード層１０７をイオン注入で形成した場合は、注入した不純物を電気的に活性化させるための熱処理を行う。

次に、炭化珪素ドリフト層１０２上に、例えばシリコン酸化膜からなるフィールド絶縁膜１０９を、熱酸化法や堆積法などで形成する。そして、フィールド絶縁膜１０９に対して写真製版処理およびエッチングによるパターニングを行う。その後、ゲート絶縁膜１０６を、例えば熱酸化法や堆積法で形成する。そして、ゲート絶縁膜１０６に対して写真製版処理およびエッチングによるパターニングを行う。その後、ゲート絶縁膜１０６上に、例えばポリシリコンから成るゲート電極１１０を形成する。

次に、炭化珪素ドリフト層１０２上に、ＣＶＤ法などによって層間絶縁膜１１１を形成する。そして、例えばドライエッチング法により、層間絶縁膜１１１およびゲート絶縁膜１０６を選択的に除去することで、ソース電極１１２をＮウェル層１０４およびウェルコンタクト層１０５に接続させるためのコンタクトホール（ソースコンタクトホール）を形成する。

続いて、ソースコンタクトホールの内部を含む層間絶縁膜１１１の上に、ソース電極１１２を形成する。ソース電極１１２は、ソースコンタクトホールの底に露出したＮウェル層１０４およびウェルコンタクト層１０５とオーミック接触により接続される。

さらに、ソース電極１１２を形成する過程において、炭化珪素基板１０１の裏面にも同様の手法でシリサイド膜を形成する。それにより、炭化珪素基板１０１の裏面にオーミック接触するドレイン電極１１３が形成される。

以上の工程により、実施の形態１に係る半導体装置１０の活性セルが完成する。

上の説明では、ツェナーアノード層１０７の表層部にイオン注入法でツェナーカソード層１０８を形成する例を示したが、例えば、Ｐ型のポリシリコンとＮ型のポリシリコンとを連続して堆積し、それらを写真製版処理およびエッチングによりパターニングすることで、ツェナーアノード層１０７およびツェナーカソード層１０８を形成してもよい。この場合、図７のように、ツェナーアノード層１０７とツェナーカソード層１０８とが同じ形状のパターンとなる。

また、ツェナーアノード層１０７およびツェナーカソード層１０８はポリシリコン以外の材料、例えば、結晶シリコンや、結晶ＳｉＣ、多結晶ＳｉＣなどで形成することもできる。ツェナーアノード層１０７とツェナーカソード層１０８の材質を変更することで、ツェナーダイオードの設定できる降伏電圧範囲を変えることができる。また、耐熱性の高いＳｉＣ系の材料を用いることで、高温環境下においても高い信頼性が得られる。

また、ゲート絶縁膜１０６、ツェナーアノード層１０７、ツェナーカソード層１０８、フィールド絶縁膜１０９、ゲート電極１１０は、次のような手順で形成してもよい。すなわち、まず、炭化珪素ドリフト層１０２上に、例えば熱酸化法や堆積法でフィールド絶縁膜１０９を形成し、写真製版処理およびエッチングによるパターニングを行う。次に、ゲート絶縁膜１０６を、例えば熱酸化法や堆積法で形成し、ゲート絶縁膜１０６に対して写真製版処理およびエッチングによるパターニングを行う。続いて、ポリシリコンから成るツェナーアノード層１０７およびツェナーカソード層１０８を形成し、最後に、ゲート電極１１０を形成してパターニングを行う。

このように、ゲート絶縁膜１０６を、ツェナーアノード層１０７およびツェナーカソード層１０８よりも前に形成することで、ゲート絶縁膜１０６の特性、およびチャネル領域１１４とゲート絶縁膜１０６との界面の特性を向上するための処理（例えば高温熱処理、窒化処理、酸化処理など）を、ツェナーアノード層１０７およびツェナーカソード層１０８への影響を考慮せずに行うことができる。この手順の場合、図８のように、ツェナーアノード層１０７およびツェナーカソード層１０８が、フィールド絶縁膜１０９で覆われない構成となる。

＜実施の形態２＞
実施の形態１では、感温素子２を構成するツェナーアノード層１０７およびツェナーカソード層１０８がＰウェル層１０３の上に形成される構成としたが、実施の形態２では、ツェナーアノード層１０７およびツェナーカソード層１０８がＰウェル層１０３内に埋め込まれた構成とする。

この場合も、ツェナーアノード層１０７およびツェナーカソード層１０８の材料は、ポリシリコンでよいが、ポリシリコンの代わりに、結晶シリコンや多結晶ＳｉＣを用いることができる。また、Ｐウェル層１０３の材料をそのまま用いた炭化珪素で、ツェナーアノード層１０７およびツェナーカソード層１０８を形成してもよい。ツェナーアノード層１０７およびツェナーカソード層１０８を炭化珪素で形成した場合、ポリシリコンの場合に比べて、半導体装置１０を高温環境下で動作させることができる。一方、ポリシリコンを用いる場合、堆積による形成が可能なことや、加工が容易であることから、多様な設計が可能になるという利点がある。

半導体装置１０のその他の構成要素については、実施の形態１と同様であるので、ここでの説明は省略する。

図９および図１０は、実施の形態２に係る半導体装置１０の活性セルの上面図である。当該半導体装置１０の上面図は図２と同様であり、図９および図１０は、それぞれ図２に示す直線Ａ、Ｃに沿った断面に対応している。直線Ｂに沿った断面は図４と同じである。

ツェナーアノード層１０７およびツェナーカソード層１０８をＰウェル層１０３内に埋め込んだ構成とすることにより、実施の形態１の半導体装置１０に比べ、ツェナーアノード層１０７とツェナーカソード層１０８との界面が、短絡時の電流経路により近くなる。そのため、感温素子２の温度が、スイッチング素子１の温度変化に、より素早く追随するようになる。その結果、スイッチング素子１の短絡破壊を、より確実に防止することができる。

続いて、実施の形態２に係る半導体装置１０の製造方法について説明する。

まず、実施の形態１と同様の手順で、炭化珪素基板１０１および炭化珪素ドリフト層１０２からなる基板に、Ｐウェル層１０３、Ｎウェル層１０４およびウェルコンタクト層１０５を形成する。

次に、Ｐウェル層１０３内に、ツェナーアノード層１０７およびツェナーカソード層１０８を形成する。ツェナーアノード層１０７およびツェナーカソード層１０８の材料をポリシリコンにする場合、エッチングによりＰウェル層１０３にトレンチを形成した後、そのトレンチにＰ型のポリシリコンを埋め込んでツェナーアノード層１０７を形成する。そして、ツェナーアノード層１０７の表層部に注入マスクを用いたイオン注入を行って、ツェナーカソード層１０８を形成する。そして、注入した不純物を電気的に活性化させるための熱処理を行う。

あるいは、Ｐウェル層１０３にトレンチを形成した後、当該トレンチを埋め込むように、Ｐ型のポリシリコンとＮ型のポリシリコンを順次堆積し、それらに写真製版処理およびエッチングによるパターニングを行うことにより、ツェナーアノード層１０７およびツェナーカソード層１０８を形成してもよい。

ツェナーアノード層１０７およびツェナーカソード層１０８の材料を、Ｐウェル層１０３と同じ炭化珪素にする場合、Ｐウェル層１０３の上層部に、注入マスクを用いた選択的なイオン注入を行うことで、ツェナーアノード層１０７およびツェナーカソード層１０８を形成すればよい。

その後は、実施の形態１と同様の手順で、ゲート絶縁膜１０６、フィールド絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１２およびドレイン電極１１３を形成する。それにより、実施の形態２に係る半導体装置１０の活性セルが完成する。

＜実施の形態３＞
実施の形態３では、感温素子２として、温度が上がると抵抗値が下がる素子（すなわち、抵抗値が負の温度係数を持つ素子）を用いる。温度が上がると抵抗値が下がる素子としては、例えば半絶縁素子がある。半絶縁素子は、ある温度範囲（例えば１００℃以下の範囲）では素子中のキャリアが少なく高抵抗であるが、温度が上昇すると素子中のキャリア数が増加して抵抗値が下がる。半絶縁素子は、例えば、室温においては１ＭΩ以上の抵抗値を持つが、温度１００℃以上において抵抗値が１０Ω以下になるように設計することも可能である。室温での抵抗、抵抗値が下がり始める温度、下がった後の抵抗値は、半絶縁素子の材料、不純物濃度、半絶縁素子のバンドギャップ内に存在する深い準位の種類などを変化させて制御することができる。

図１１は、実施の形態３に係る半導体装置１０の活性セルの上面図である。また、図１２および図１３は、活性セルの断面図であり、それぞれ図１１に示す直線Ａ、Ｃに沿った断面に対応している。直線Ｂに沿った断面は図４と同じである。

これらの図から分かるように、実施の形態３に係る半導体装置１０の構成は、実施の形態１の構成に対し、ツェナーアノード層１０７およびツェナーカソード層１０８を、それぞれ導電層１２０および半絶縁層１２１に置き換えたものとなっている。半絶縁層１２１が図１に示した感温素子２に相当する。導電層１２０および半絶縁層１２１の材料としては、ポリシリコンを用いることができる。また、実施の形態１のツェナーアノード層１０７およびツェナーカソード層１０８と同様に、ポリシリコン以外の材料、例えば、結晶シリコンや、結晶ＳｉＣ、多結晶ＳｉＣなどで形成することもできる。

図１に示した感温素子２が、温度が上がると抵抗が下がる素子の場合、ソース電極１Ｓを基準にしたゲート電極１Ｇの電圧は、ゲート抵抗３と感温素子２との抵抗比でゲート端子４の電圧を分圧した値になる。半導体装置１０の通常動作時は、感温素子２の抵抗値は非常に高いため、ゲート電極１Ｇの電位はゲート端子４の電位とおおよそ等しくなる。よって、ゲート端子４にしきい値電圧以上の電圧を印加することで、スイッチング素子１はＯＮ状態になる。

半導体装置１０に接続された負荷が短絡状態になった場合、スイッチング素子１に大きな電流が流れて温度が上昇し、感温素子２の温度も上がる。それにより、感温素子２の抵抗値が下がるため、ゲート電極１Ｇの電圧が下がり、スイッチング素子１に流れる電流が抑制される。その結果、半導体装置１０の短絡耐量が延びる。

実施の形態１と同様に、実施の形態２でも、図１１のように、感温素子２（導電層１２０および半絶縁層１２１）は活性セルの領域内に配置され、さらに、図１２のように、感温素子２はＰウェル層１０３と絶縁膜を介することなく接触している。このような感温素子２の配置により、スイッチング素子１と感温素子２の間の熱伝導が高くなり、スイッチング素子１の温度に感温素子２の温度が素早く追随するようになる。したがって、短絡が発生してスイッチング素子１の温度が上昇すると、感温素子２の温度も素早く上昇し、瞬時にスイッチング素子１のゲート電圧が低下する。

続いて、半導体装置１０の製造方法について説明する。

次に、炭化珪素ドリフト層１０２上にポリシリコンをＣＶＤ法により堆積し、写真製版処理およびエッチングによるパターニングを行うことにより、導電層１２０を形成する。導電層１２０の不純物濃度は、例えば１．０×１０^１５ｃｍ^−３〜１．０×１０^２２ｃｍ^−３程度である。半絶縁層１２１は、導電層１２０の表層部に、注入マスクを用いた電子線照射またはイオン注入を行うことによって形成することができる。導電層１２０に電子線照射やイオン注入を行うと、結晶中の格子原子が弾き飛ばされて大量の欠陥準位が形成され、それによって導電層１２０の一部が半絶縁層１２１となる。

また、半絶縁層１２１は、導電層１２０の材料としてのポリシリコンを堆積した後に、半絶縁性に制御したポリシリコンを堆積し、それらに写真製版処理およびエッチングによるパターニングを行うことにより形成してもよい。このように堆積法で半絶縁層１２１を形成する場合、半絶縁層１２１だけを独立して形成できるため、導電層１２０は無くてもよい。

イオン注入で半絶縁層１２１を形成する場合、電子線照射よりも導電層１２０を半絶縁化させる領域を浅くすることができ、その深さは注入エネルギー・注入イオン種で制御できる。一般的に、注入エネルギーが低く、注入イオンが重い方が半絶縁化する領域は浅くなる。また、例えば炭化珪素におけるバナジウムといった、半導体中でキャリアを捕獲するような深い準位を形成する原子を注入することで、より効率良く半絶縁層１２１を形成することも可能である。上記の深い準位のエネルギー位置は、注入イオン種によって異なり、その位置によって、半絶縁層１２１の室温での抵抗値および半絶縁層１２１の抵抗値が下がり始める温度が変わるため、用途に合わせて注入イオン種を選べばよい。

半絶縁層１２１の不純物濃度は、例えば１．０×１０^１ｃｍ^−３〜１．０×１０^８ｃｍ^−３程度である。不純物濃度を下げるほど、室温でスイッチング素子１のゲート・ソース間に流れる電流を抑えることができるが、堆積法では不純物濃度の管理が難しくなり、電子線照射やイオン注入による形成ではドーズ量を増やす必要があり半絶縁層１２１の形成に時間がかかる。

その後は、実施の形態１と同様の手順で、ゲート絶縁膜１０６、フィールド絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１２およびドレイン電極１１３を形成する。それにより、実施の形態３に係る半導体装置１０の活性セルが完成する。

なお、ゲート絶縁膜１０６の形成工程と導電層１２０および半絶縁層１２１の形成工程との順番は、実施の形態１におけるゲート絶縁膜１０６の形成工程とツェナーアノード層１０７およびツェナーカソード層１０８の形成工程との順番と同様に、入れ替えることができる。

また、導電層１２０および半絶縁層１２１は、ポリシリコン以外の材料、例えば、結晶シリコンや、結晶ＳｉＣ、多結晶ＳｉＣなどで形成することもできる。半絶縁層１２１は、その材料によって、バンドギャップ、深い準位を形成する欠陥・不純物の種類、および深い準位のエネルギー位置が異なり、それによって、半絶縁化に効果的なプロセス、室温での抵抗値、抵抗が大きく変わる温度、高温での抵抗値といった特性も変わる。そのため、用途や作製の容易さを考慮して半絶縁層１２１の材料を選べばよい。

＜実施の形態４＞
実施の形態３では、感温素子２を構成する導電層１２０および半絶縁層１２１がＰウェル層１０３の上に形成される構成としたが、実施の形態４では、導電層１２０および半絶縁層１２１が、Ｐウェル層１０３内に埋め込まれた構成とする。

この場合も、導電層１２０および半絶縁層１２１の材料は、ポリシリコンでよいが、ポリシリコンの代わりに、結晶シリコンや多結晶ＳｉＣを用いることができる。また、Ｐウェル層１０３の材料をそのまま用いた炭化珪素で、導電層１２０および半絶縁層１２１を形成してもよい。導電層１２０および半絶縁層１２１を炭化珪素で形成した場合、ポリシリコンの場合に比べて、半導体装置１０を高温環境下で動作させることができる。一方、ポリシリコンを用いる場合、堆積による形成が可能なことや、加工が容易であることから、多様な設計が可能になるという利点がある。

半導体装置１０のその他の構成要素については、実施の形態３と同様であるので、ここでの説明は省略する。

図１４および図１５は、実施の形態４に係る半導体装置１０の活性セルの上面図である。当該半導体装置１０の上面図は図１１と同様であり、図１４および図１５は、それぞれ図１１に示す直線Ａ、Ｃに沿った断面に対応している。直線Ｂに沿った断面は図４と同じである。

導電層１２０および半絶縁層１２１をＰウェル層１０３内に埋め込んだ構成とすることにより、実施の形態３の半導体装置１０に比べ、感温素子２である半絶縁層１２１が、短絡時の電流経路により近くなる。そのため、感温素子２の温度が、スイッチング素子１の温度変化に、より素早く追随するようになる。その結果、スイッチング素子１の短絡破壊を、より確実に防止することができる。

続いて、実施の形態４に係る半導体装置１０の製造方法について説明する。

次に、Ｐウェル層１０３内に、導電層１２０および半絶縁層１２１を形成する。導電層１２０および半絶縁層１２１の材料をポリシリコンにする場合、エッチングによりＰウェル層１０３にトレンチを形成した後、そのトレンチにポリシリコンを埋め込んで導電層１２０を形成する。そして、導電層１２０の表層部に注入マスクを用いた電子線照射またはイオン注入を行って、半絶縁層１２１を形成する。

あるいは、Ｐウェル層１０３にトレンチを形成した後、当該トレンチを埋め込むように、導電層１２０の材料としてのポリシリコンと、半絶縁層１２１の材料としての半絶縁性に制御したポリシリコンとを順次堆積し、それらに写真製版処理およびエッチングによるパターニングを行うことにより、導電層１２０および半絶縁層１２１を形成してもよい。この場合、導電層１２０は形成しなくてもよい。

また、導電層１２０および半絶縁層１２１の材料を、Ｐウェル層１０３と同じ炭化珪素にする場合、Ｐウェル層１０３の上層部に、注入マスクを用いた選択的な電子線照射またはイオン注入を行うことで、導電層１２０および半絶縁層１２１を形成すればよい。この場合も、導電層１２０は形成しなくてもよい。

その後は、実施の形態１と同様の手順で、ゲート絶縁膜１０６、フィールド絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１２およびドレイン電極１１３を形成する。それにより、実施の形態４に係る半導体装置１０の活性セルが完成する。

＜実施の形態５＞
本実施の形態は、上述した実施の形態１〜４に係る半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに本発明を適用した場合について説明する。

図１６は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。

図１６に示す電力変換システムは、電源２００、電力変換装置３００、負荷４００から構成される。電源２００は、直流電源であり、電力変換装置３００に直流電力を供給する。電源２００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源２００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

電力変換装置３００は、電源２００と負荷４００の間に接続された三相のインバータであり、電源２００から供給された直流電力を交流電力に変換し、負荷４００に交流電力を供給する。電力変換装置３００は、図１６に示すように、直流電力を交流電力に変換して出力する主変換回路３０１と、主変換回路３０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路３０２と、駆動回路３０２を制御する制御信号を駆動回路３０２に出力する制御回路３０３とを備えている。

負荷４００は、電力変換装置３００から供給された交流電力によって駆動される三相の電動機である。なお、負荷４００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

以下、電力変換装置３００の詳細を説明する。主変換回路３０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源２００から供給される直流電力を交流電力に変換し、負荷４００に供給する。主変換回路３０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路３０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路３０１の各スイッチング素子には、上述した実施の形態１〜４のいずれかに係る半導体装置１０を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路３０１の３つの出力端子は、負荷４００に接続される。

駆動回路３０２は、主変換回路３０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路３０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路３０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

制御回路３０３は、負荷４００に所望の電力が供給されるよう主変換回路３０１のスイッチング素子を制御する。具体的には、負荷４００に供給すべき電力に基づいて主変換回路３０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路３０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路３０２に制御指令（制御信号）を出力する。駆動回路３０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

本実施の形態に係る電力変換装置では、主変換回路３０１のスイッチング素子として実施の形態１〜４のいずれかに係る半導体装置を適用するため、スイッチング素子の短絡耐量が向上し、短絡事故発生時の破壊を防止することができる。

本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。

また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１スイッチング素子、２感温素子、３ゲート抵抗、４ゲート端子、５ソース端子、６ドレイン端子、１Ｇゲート電極、１Ｓソース電極、１Ｄドレイン電極、１０半導体装置、１０１炭化珪素基板、１０２炭化珪素ドリフト層、１０３Ｐウェル層、１０４Ｎウェル層、１０５ウェルコンタクト層、１０６ゲート絶縁膜、１０７ツェナーアノード層、１０８ツェナーカソード層、１０９フィールド絶縁膜、１１０ゲート電極、１１１層間絶縁膜、１１２ソース電極、１１３ドレイン電極、１１４チャネル領域、１２０導電層、１２１半絶縁層、２００電源、３００電力変換装置、３０１主変換回路、３０２駆動回路、３０３制御回路、４００負荷。

Claims

スイッチング素子と、
前記スイッチング素子のゲート電極と前記スイッチング素子のソース電極もしくはエミッタ電極の間に接続された感温素子と、
を備え、
前記感温素子は、温度が上がると降伏電圧が下がる素子であり、
前記スイッチング素子は、第１導電型のドリフト層および当該ドリフト層の表層部に形成された第２導電型のウェル層とを含み、
前記感温素子と前記ウェル層との間に絶縁膜が介在していない
ことを特徴とする半導体装置。
前記感温素子は、ツェナーダイオードである
請求項１に記載の半導体装置。
スイッチング素子と、
前記スイッチング素子のゲート電極と前記スイッチング素子のソース電極もしくはエミッタ電極の間に接続された感温素子と、
を備え、
前記感温素子は、温度が上がると抵抗が下がる素子であり、
前記スイッチング素子は、第１導電型のドリフト層および当該ドリフト層の表層部に形成された第２導電型のウェル層とを含み、
前記感温素子と前記ウェル層との間に絶縁膜が介在していない
ことを特徴とする半導体装置。
前記感温素子は、半絶縁素子である
請求項３に記載の半導体装置。
前記感温素子が、前記ウェル層に埋め込まれている
請求項１から請求項４のいずれか一項に記載の半導体装置。
前記スイッチング素子が、炭化珪素で形成されている
請求項１から請求項５のいずれか一項に記載の半導体装置。
前記感温素子が、炭化珪素で形成されている
請求項１から請求項６のいずれか一項に記載の半導体装置。
請求項１から請求項７のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。