JP2001092542A - 安定化電源 - Google Patents
安定化電源Info
- Publication number
- JP2001092542A JP2001092542A JP26588699A JP26588699A JP2001092542A JP 2001092542 A JP2001092542 A JP 2001092542A JP 26588699 A JP26588699 A JP 26588699A JP 26588699 A JP26588699 A JP 26588699A JP 2001092542 A JP2001092542 A JP 2001092542A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- power supply
- output voltage
- resistance
- stabilized power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】 プロセス（作成時）の各抵抗値のばらつきに
起因する出力電圧値の変動幅を抑制できる安定化電源。 【解決手段】 出力電圧値を安定して出力するための安
定化電源回路を本体基板１に設ける。本体基板１に、出
力電圧値を分圧により調節するための、互いに直列に接
続された第１抵抗部２ａと第２抵抗部２ｂとを設ける。
第１抵抗部２ａは、互いに直列に接続された複数の第１
分圧抵抗と、上記各第１分圧抵抗に対し、それぞれ並列
に接続され、かつ、電気導電体で加熱により断線するヒ
ューズとを備える。各第１分圧抵抗の間の少なくとも一
つに第２抵抗部２ｂを配置する。
起因する出力電圧値の変動幅を抑制できる安定化電源。 【解決手段】 出力電圧値を安定して出力するための安
定化電源回路を本体基板１に設ける。本体基板１に、出
力電圧値を分圧により調節するための、互いに直列に接
続された第１抵抗部２ａと第２抵抗部２ｂとを設ける。
第１抵抗部２ａは、互いに直列に接続された複数の第１
分圧抵抗と、上記各第１分圧抵抗に対し、それぞれ並列
に接続され、かつ、電気導電体で加熱により断線するヒ
ューズとを備える。各第１分圧抵抗の間の少なくとも一
つに第２抵抗部２ｂを配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、レーザートリミン
グによって、出力電圧を広範囲に調節できる安定化電源
に関するものである。
グによって、出力電圧を広範囲に調節できる安定化電源
に関するものである。
【０００２】
【従来の技術】従来より、超低電流のレギュレータ（直
流安定化電源）においては、特にＣＭＯＳ（Complement
ary Metal Oxide Semiconductor)構成を有するレギュレ
ータＩＣ（集積回路）においては、基準電圧回路部のプ
ロセス（製造上の）ばらつきに起因する出力電圧の変動
を、出力分圧抵抗部をトリミングすることで、上記出力
電圧を所望の電圧値に調整して補正することが知られて
いる。
流安定化電源）においては、特にＣＭＯＳ（Complement
ary Metal Oxide Semiconductor)構成を有するレギュレ
ータＩＣ（集積回路）においては、基準電圧回路部のプ
ロセス（製造上の）ばらつきに起因する出力電圧の変動
を、出力分圧抵抗部をトリミングすることで、上記出力
電圧を所望の電圧値に調整して補正することが知られて
いる。
【０００３】このようなレギュレータＩＣでは、出力分
圧抵抗部に流れる電流（Ｉ1 ＝Ｖo／（Ｒ3 ＋Ｒ4 ）を
極力抑制するために、第１抵抗部（Ｒ3 ）と、第２抵抗
部（Ｒ4 ）とに、それぞれ数百ｋΩ〜数ＭΩとかなり大
きい抵抗値を有する抵抗をそれぞれ用いているため、上
記第１抵抗部（Ｒ3 ）、第２抵抗部（Ｒ4 ）は、レギュ
レータＩＣの、本体基板面積すなわちチップ面積を左右
する大きさとなっている。
圧抵抗部に流れる電流（Ｉ1 ＝Ｖo／（Ｒ3 ＋Ｒ4 ）を
極力抑制するために、第１抵抗部（Ｒ3 ）と、第２抵抗
部（Ｒ4 ）とに、それぞれ数百ｋΩ〜数ＭΩとかなり大
きい抵抗値を有する抵抗をそれぞれ用いているため、上
記第１抵抗部（Ｒ3 ）、第２抵抗部（Ｒ4 ）は、レギュ
レータＩＣの、本体基板面積すなわちチップ面積を左右
する大きさとなっている。
【０００４】このような出力分圧抵抗部の第１抵抗部
（Ｒ3 ）は、帯状の複数の各抵抗Ｒ31〜Ｒ3n（ｎは、２
以上の正の整数）が互いに直列となるように電気的に接
続されている。さらに、第１抵抗部（Ｒ3 ）では、レー
ザーの照射による加熱によって容易に断線するヒューズ
が、各抵抗Ｒ31〜Ｒ3nに対し、それぞれ並列となるよう
に設けられている。上記ヒューズとしては、多結晶シリ
コン（以下、Poly-Si と称す）、アルミニウム（以下、
Alと称す）、またはAl-Si が用いられている。
（Ｒ3 ）は、帯状の複数の各抵抗Ｒ31〜Ｒ3n（ｎは、２
以上の正の整数）が互いに直列となるように電気的に接
続されている。さらに、第１抵抗部（Ｒ3 ）では、レー
ザーの照射による加熱によって容易に断線するヒューズ
が、各抵抗Ｒ31〜Ｒ3nに対し、それぞれ並列となるよう
に設けられている。上記ヒューズとしては、多結晶シリ
コン（以下、Poly-Si と称す）、アルミニウム（以下、
Alと称す）、またはAl-Si が用いられている。
【０００５】通常、出力電圧（Ｖo ）の設定は、まず、
ウェハ段階（複数のチップが基板上に形成された状態）
でのテストにて、第１抵抗部（Ｒ3 ）と、第２抵抗部
（Ｒ4）との接続点におけるＶadj （Ｖref ）の電圧値
を測定し、続いて、その電圧値に基づき、所望する出力
電圧値（Ｖo ）となるように、以下の式（１）にてＲ3
値を計算し〔Ｒ3 ＝Ｒ4 ×（Ｖo −Ｖref ）／Ｖref …
（１）〕、その後、その計算したＲ3 値となるようにレ
ーザー加工機によるレーザートリミングによって、Poly
-Si 等からなる各ヒューズをそれぞれ加熱してカットつ
まり断線することにより行われる。
ウェハ段階（複数のチップが基板上に形成された状態）
でのテストにて、第１抵抗部（Ｒ3 ）と、第２抵抗部
（Ｒ4）との接続点におけるＶadj （Ｖref ）の電圧値
を測定し、続いて、その電圧値に基づき、所望する出力
電圧値（Ｖo ）となるように、以下の式（１）にてＲ3
値を計算し〔Ｒ3 ＝Ｒ4 ×（Ｖo −Ｖref ）／Ｖref …
（１）〕、その後、その計算したＲ3 値となるようにレ
ーザー加工機によるレーザートリミングによって、Poly
-Si 等からなる各ヒューズをそれぞれ加熱してカットつ
まり断線することにより行われる。
【０００６】なお、レーザートリミング前では、第１抵
抗部（Ｒ3 ）である各抵抗Ｒ31〜Ｒ 3nに対し、それぞれ
並列に接続されている各ヒューズはそれぞれショート状
態（導通状態）にあるため、Ｖo パッドで、Ｖadj （Ｖ
ref ）の電圧値を測定することが可能である。
抗部（Ｒ3 ）である各抵抗Ｒ31〜Ｒ 3nに対し、それぞれ
並列に接続されている各ヒューズはそれぞれショート状
態（導通状態）にあるため、Ｖo パッドで、Ｖadj （Ｖ
ref ）の電圧値を測定することが可能である。
【０００７】このように出力電圧値（Ｖo ）が設定され
た、ウェハ段階での各レギュレータＩＣは、各チップに
それぞれ分断され、続いて、それぞれモールドアッセン
ブリされた後のファイナルテストを行い、仕様の出力電
圧値（Ｖo ）の規格幅から外れるものを不良としてい
る。
た、ウェハ段階での各レギュレータＩＣは、各チップに
それぞれ分断され、続いて、それぞれモールドアッセン
ブリされた後のファイナルテストを行い、仕様の出力電
圧値（Ｖo ）の規格幅から外れるものを不良としてい
る。
【０００８】ここで、レーザートリミング後に、レギュ
レータＩＣを、再度、ウェハ段階でのテストに導入しな
いのは、コスト面を考慮したからである。すなわち、レ
ーザートリミング後に、出力電圧値（Ｖo ）をウェハ段
階（ウェハ状態）で測定することは、可能であるが、時
間がかかりすぎるためコスト面を考慮すると、実質的に
不可能である。このことから、レーザートリミングによ
る出力電圧値（Ｖo ）の調節は、レーザートリミング前
のウェハ段階でのテストのときに、Ｖadj （Ｖ ref ）を
測定して行われる。
レータＩＣを、再度、ウェハ段階でのテストに導入しな
いのは、コスト面を考慮したからである。すなわち、レ
ーザートリミング後に、出力電圧値（Ｖo ）をウェハ段
階（ウェハ状態）で測定することは、可能であるが、時
間がかかりすぎるためコスト面を考慮すると、実質的に
不可能である。このことから、レーザートリミングによ
る出力電圧値（Ｖo ）の調節は、レーザートリミング前
のウェハ段階でのテストのときに、Ｖadj （Ｖ ref ）を
測定して行われる。
【０００９】言い換えると、レーザートリミング後で
は、ウェハ状態で、最終の出力電圧値（Ｖo ）を設定で
きないため、第１抵抗部（Ｒ3 ）、第２抵抗部（Ｒ4 ）
については、設定どおり製造されているものとして計算
し、レーザー加工機によるレーザートリミングにより電
圧調節を行っている。
は、ウェハ状態で、最終の出力電圧値（Ｖo ）を設定で
きないため、第１抵抗部（Ｒ3 ）、第２抵抗部（Ｒ4 ）
については、設定どおり製造されているものとして計算
し、レーザー加工機によるレーザートリミングにより電
圧調節を行っている。
【００１０】図４に示すように、このような第１抵抗部
２２ａ、第２抵抗部２２ｂの配置は、従来では、配線パ
ターンの設定の容易さにより、熱源ともなるパワートラ
ンジスタを含む安定化電源回路２１に対し、隣接すると
共に、それぞれ一つの領域に集めて配置されていた。つ
まり、第１抵抗部２２ａの各抵抗Ｒ31〜Ｒ3nは、互いに
隣り合って平行となるように配置されている。一方、第
２抵抗部２２ｂも、各抵抗Ｒ41〜Ｒ4k（ｋは、２以上の
正の整数）からなり、上記各抵抗Ｒ41〜Ｒ4kが互いに直
列に電気的に接続され、かつ、互いに隣り合って平行と
なるように配置されている。
２２ａ、第２抵抗部２２ｂの配置は、従来では、配線パ
ターンの設定の容易さにより、熱源ともなるパワートラ
ンジスタを含む安定化電源回路２１に対し、隣接すると
共に、それぞれ一つの領域に集めて配置されていた。つ
まり、第１抵抗部２２ａの各抵抗Ｒ31〜Ｒ3nは、互いに
隣り合って平行となるように配置されている。一方、第
２抵抗部２２ｂも、各抵抗Ｒ41〜Ｒ4k（ｋは、２以上の
正の整数）からなり、上記各抵抗Ｒ41〜Ｒ4kが互いに直
列に電気的に接続され、かつ、互いに隣り合って平行と
なるように配置されている。
【００１１】
【発明が解決しようとする課題】ところが、上記従来で
は、安定化電源回路２１のプロセスばらつきに起因する
出力電圧値（Ｖo ）の変動は第１抵抗部２２ａの各ヒュ
ーズのトリミングにより調節できるが、第１抵抗部２２
ａ、第２抵抗部２２ｂの各抵抗のばらつきがある場合、
計算値により出力電圧値（Ｖo ）を設定しているため、
出力電圧値（Ｖo）の精度が悪く、歩留りが劣化すると
いう問題を生じている。
は、安定化電源回路２１のプロセスばらつきに起因する
出力電圧値（Ｖo ）の変動は第１抵抗部２２ａの各ヒュ
ーズのトリミングにより調節できるが、第１抵抗部２２
ａ、第２抵抗部２２ｂの各抵抗のばらつきがある場合、
計算値により出力電圧値（Ｖo ）を設定しているため、
出力電圧値（Ｖo）の精度が悪く、歩留りが劣化すると
いう問題を生じている。
【００１２】すなわち、近年の超低消費電流型のレギュ
レータＩＣにおいては、出力電圧値（Ｖo ）の高精度
化、かつ、低コスト化が求められている。特に、出力電
圧値（Ｖo ）を高精度化すれば、リチウムイオン電池な
どの二次電池で動作する携帯機器などでは電池の寿命を
できるかぎり延ばすことが可能となる。
レータＩＣにおいては、出力電圧値（Ｖo ）の高精度
化、かつ、低コスト化が求められている。特に、出力電
圧値（Ｖo ）を高精度化すれば、リチウムイオン電池な
どの二次電池で動作する携帯機器などでは電池の寿命を
できるかぎり延ばすことが可能となる。
【００１３】従来の技術で述べたとおり、超低消費電流
型のレギュレータＩＣは、ＣＭＯＳ構成をとっており、
出力電圧値（Ｖo ）が、所望値から、基準電圧回路部の
プロセスばらつきに起因して変動するが、出力分圧抵抗
部をトリミングにより抵抗値の比を調整することで出力
電圧値（Ｖo ）を希望の電圧値に合わせ、上記変動を解
消している。
型のレギュレータＩＣは、ＣＭＯＳ構成をとっており、
出力電圧値（Ｖo ）が、所望値から、基準電圧回路部の
プロセスばらつきに起因して変動するが、出力分圧抵抗
部をトリミングにより抵抗値の比を調整することで出力
電圧値（Ｖo ）を希望の電圧値に合わせ、上記変動を解
消している。
【００１４】このような出力電圧値（Ｖo ）の調整で
は、トリミング後では、ウェハ状態にて、最終の出力電
圧値（Ｖo ）を調整できないため、出力分圧抵抗部の各
抵抗については設計どおりに製造されているものと仮定
して計算し、トリミングにより出力電圧値（Ｖo ）の調
節を行っている。
は、トリミング後では、ウェハ状態にて、最終の出力電
圧値（Ｖo ）を調整できないため、出力分圧抵抗部の各
抵抗については設計どおりに製造されているものと仮定
して計算し、トリミングにより出力電圧値（Ｖo ）の調
節を行っている。
【００１５】しかしながら、実際は、抵抗にも、抵抗線
幅、コンタクト抵抗値等のプロセス上のばらつきも生じ
る。第１抵抗部２２ａ、第２抵抗部２２ｂは、それらの
抵抗値の比により出力電圧値（Ｖo ）を設定するため、
１チップ内の各抵抗が同様に、全て例えば＋２％という
ように、ばらつけば問題ないが、１チップ内での各抵抗
のばらつき、つまり変動幅が互いに異なるようにばらつ
く場合、トリミング後の出力電圧値（Ｖo ）は計算値と
ずれてくる。
幅、コンタクト抵抗値等のプロセス上のばらつきも生じ
る。第１抵抗部２２ａ、第２抵抗部２２ｂは、それらの
抵抗値の比により出力電圧値（Ｖo ）を設定するため、
１チップ内の各抵抗が同様に、全て例えば＋２％という
ように、ばらつけば問題ないが、１チップ内での各抵抗
のばらつき、つまり変動幅が互いに異なるようにばらつ
く場合、トリミング後の出力電圧値（Ｖo ）は計算値と
ずれてくる。
【００１６】このため、上記従来では、トリミングによ
り調節しているにもかかわらず、出力電圧値（Ｖo ）の
精度が±２％と悪く、また、トリミング後の出力電圧値
（Ｖ o ）の測定が、チップのモールド後となるため、モ
ールド後の測定で仕様の範囲内に収まらないものは不良
となり、廃棄されるため、モールド後に不良品を廃棄す
ることで、歩留りが劣化すると共に製品コストアップの
要因となっているという問題を生じている。
り調節しているにもかかわらず、出力電圧値（Ｖo ）の
精度が±２％と悪く、また、トリミング後の出力電圧値
（Ｖ o ）の測定が、チップのモールド後となるため、モ
ールド後の測定で仕様の範囲内に収まらないものは不良
となり、廃棄されるため、モールド後に不良品を廃棄す
ることで、歩留りが劣化すると共に製品コストアップの
要因となっているという問題を生じている。
【００１７】
【課題を解決するための手段】本発明の安定化電源は、
以上の課題を解決するために、出力電圧値を安定化して
出力するための安定化電源回路が本体基板に設けられ、
上記本体基板に、出力電圧値を分圧により調節するため
の、互いに直列に接続された第１抵抗部と第２抵抗部と
が設けられ、上記第１抵抗部は、互いに直列に接続され
た複数の第１分圧抵抗と、上記各第１分圧抵抗に対し、
それぞれ並列に接続され、かつ、電気導電体で加熱によ
り断線するヒューズとを備え、上記各第１分圧抵抗の間
の少なくとも一つに、上記第２抵抗部が配置されている
ことを特徴としている。
以上の課題を解決するために、出力電圧値を安定化して
出力するための安定化電源回路が本体基板に設けられ、
上記本体基板に、出力電圧値を分圧により調節するため
の、互いに直列に接続された第１抵抗部と第２抵抗部と
が設けられ、上記第１抵抗部は、互いに直列に接続され
た複数の第１分圧抵抗と、上記各第１分圧抵抗に対し、
それぞれ並列に接続され、かつ、電気導電体で加熱によ
り断線するヒューズとを備え、上記各第１分圧抵抗の間
の少なくとも一つに、上記第２抵抗部が配置されている
ことを特徴としている。
【００１８】一般に、第１抵抗部の各第１分圧抵抗と第
２抵抗部とを、例えばリソグラフィーによって同時に本
体基板上に対し、例えば帯状にそれぞれ作成した場合、
作成時の各抵抗線幅、コンタクト抵抗値などのプロセス
時（作成時）のばらつきにより、各抵抗値が、それぞれ
変動することがある。
２抵抗部とを、例えばリソグラフィーによって同時に本
体基板上に対し、例えば帯状にそれぞれ作成した場合、
作成時の各抵抗線幅、コンタクト抵抗値などのプロセス
時（作成時）のばらつきにより、各抵抗値が、それぞれ
変動することがある。
【００１９】ところで、従来では、第１抵抗部と、第２
抵抗部とを、それぞれ、一つの領域内に集め、互いに隣
り合う位置に形成していたため、第１抵抗部と第２抵抗
部との抵抗値の比における、予期しない変動幅が、上記
ばらつきをそのまま反映したものとなり、上記変動幅が
大きくなって、出力電圧値の精度が悪化するという問題
を生じていた。
抵抗部とを、それぞれ、一つの領域内に集め、互いに隣
り合う位置に形成していたため、第１抵抗部と第２抵抗
部との抵抗値の比における、予期しない変動幅が、上記
ばらつきをそのまま反映したものとなり、上記変動幅が
大きくなって、出力電圧値の精度が悪化するという問題
を生じていた。
【００２０】しかしながら、本発明の構成によれば、上
記各第１分圧抵抗の間の少なくとも一つに、上記第２抵
抗部を配置したことにより、上記ばらつきに起因する、
第１抵抗部と第２抵抗部との抵抗値の比における変動幅
を、従来より抑制することができる。
記各第１分圧抵抗の間の少なくとも一つに、上記第２抵
抗部を配置したことにより、上記ばらつきに起因する、
第１抵抗部と第２抵抗部との抵抗値の比における変動幅
を、従来より抑制することができる。
【００２１】この結果、上記構成では、プロセス時（作
成時）のばらつきにより、各抵抗値がばらついた場合で
も、従来より、そのばらつきの影響を軽減できて、出力
電圧値の精度を向上できるから、歩留りが向上し、コス
トダウンを図れる。
成時）のばらつきにより、各抵抗値がばらついた場合で
も、従来より、そのばらつきの影響を軽減できて、出力
電圧値の精度を向上できるから、歩留りが向上し、コス
トダウンを図れる。
【００２２】本発明では、第２抵抗部は、互いに直列に
接続された複数の第２抵抗を有し、上記の隣り合う各第
１分圧抵抗の各間に、上記第２抵抗がそれぞれ配置され
ていることが好ましい。
接続された複数の第２抵抗を有し、上記の隣り合う各第
１分圧抵抗の各間に、上記第２抵抗がそれぞれ配置され
ていることが好ましい。
【００２３】上記構成によれば、隣り合う各第１分圧抵
抗の各間に、上記第２抵抗がそれぞれ配置されているの
で、前記ばらつきに起因する、第１抵抗部と第２抵抗部
との抵抗値の比における変動幅を、さらに抑制すること
ができる。
抗の各間に、上記第２抵抗がそれぞれ配置されているの
で、前記ばらつきに起因する、第１抵抗部と第２抵抗部
との抵抗値の比における変動幅を、さらに抑制すること
ができる。
【００２４】本発明では、本体基板上における、各第１
分圧抵抗の占める面積に応じて、各第２抵抗の占める面
積が設定されていることが望ましい。
分圧抵抗の占める面積に応じて、各第２抵抗の占める面
積が設定されていることが望ましい。
【００２５】上記構成によれば、各第１分圧抵抗の占め
る面積に応じて、各第２抵抗の占める面積を設定、例え
ば各第１分圧抵抗の占める面積と、各第２抵抗の占める
面積とを略同一となるように設定することにより、前記
ばらつきに起因する、第１抵抗部と第２抵抗部との抵抗
値の比における変動幅を抑制することができる。
る面積に応じて、各第２抵抗の占める面積を設定、例え
ば各第１分圧抵抗の占める面積と、各第２抵抗の占める
面積とを略同一となるように設定することにより、前記
ばらつきに起因する、第１抵抗部と第２抵抗部との抵抗
値の比における変動幅を抑制することができる。
【００２６】本発明では、本体基板上における、各第１
分圧抵抗の間に対する、各第２抵抗の分布が均一となる
ように設定されていることが好ましい。
分圧抵抗の間に対する、各第２抵抗の分布が均一となる
ように設定されていることが好ましい。
【００２７】上記構成によれば、各第１分圧抵抗の間に
対する、各第２抵抗の分布を均一となるように設定する
ことにより、前記ばらつきに起因する、第１抵抗部と第
２抵抗部との抵抗値の比における変動幅を抑制すること
ができる。
対する、各第２抵抗の分布を均一となるように設定する
ことにより、前記ばらつきに起因する、第１抵抗部と第
２抵抗部との抵抗値の比における変動幅を抑制すること
ができる。
【００２８】本発明においては、安定化電源回路は、出
力電圧値を安定に出力するためのパワートランジスタを
有していてもよい。また、本発明では、第１抵抗部と第
２抵抗部とは、パワートランジスタに近接して配置され
ていてもよい。
力電圧値を安定に出力するためのパワートランジスタを
有していてもよい。また、本発明では、第１抵抗部と第
２抵抗部とは、パワートランジスタに近接して配置され
ていてもよい。
【００２９】上記構成によれば、パワートランジスタに
よる熱が第１抵抗部と第２抵抗部とに達して上記第１抵
抗部と第２抵抗部の各抵抗値の少なくとも一部が上昇し
ても、各第１分圧抵抗の間の少なくとも一つに、上記第
２抵抗部を配置したことにより、上記熱により抵抗値が
上昇しても、第１抵抗部と第２抵抗部との抵抗値の比に
おける変動幅を抑制することができる。
よる熱が第１抵抗部と第２抵抗部とに達して上記第１抵
抗部と第２抵抗部の各抵抗値の少なくとも一部が上昇し
ても、各第１分圧抵抗の間の少なくとも一つに、上記第
２抵抗部を配置したことにより、上記熱により抵抗値が
上昇しても、第１抵抗部と第２抵抗部との抵抗値の比に
おける変動幅を抑制することができる。
【００３０】
【発明の実施の形態】本発明の実施の形態について図１
ないし図３に基づいて説明すれば、以下の通りである。
本発明の安定化電源としての超低消費電流型のシリーズ
レギュレータＩＣ（集積回路）は、図２（ａ）に示すよ
うに、シリコン等の半導体からなる本体基板１上に、基
準電圧回路３（図中ではＶref ）と、エラーアンプ４
と、パワートランジスタ５と、定電流源６と、分圧抵抗
部２とを有している。
ないし図３に基づいて説明すれば、以下の通りである。
本発明の安定化電源としての超低消費電流型のシリーズ
レギュレータＩＣ（集積回路）は、図２（ａ）に示すよ
うに、シリコン等の半導体からなる本体基板１上に、基
準電圧回路３（図中ではＶref ）と、エラーアンプ４
と、パワートランジスタ５と、定電流源６と、分圧抵抗
部２とを有している。
【００３１】基準電圧回路３は、ツェナーダイオードや
抵抗等を用いて安定した基準電圧をエラーアンプ４の−
側の入力端子に供給するものである。エラーアンプ４
は、上記基準電圧に基づいて、出力電圧値の誤差を検出
し、パワートランジスタ５のベース電流を制御すること
により、上記出力電圧値を制御するためのオペアンプで
ある。また、上記エラーアンプ４は、Ｖc パッドからの
駆動電圧により駆動されている。定電流源６は、Ｖi パ
ッドから入力される直流を定電流にて基準電圧回路３に
供給することで、上記基準電圧を容易に設定するための
ものである。
抵抗等を用いて安定した基準電圧をエラーアンプ４の−
側の入力端子に供給するものである。エラーアンプ４
は、上記基準電圧に基づいて、出力電圧値の誤差を検出
し、パワートランジスタ５のベース電流を制御すること
により、上記出力電圧値を制御するためのオペアンプで
ある。また、上記エラーアンプ４は、Ｖc パッドからの
駆動電圧により駆動されている。定電流源６は、Ｖi パ
ッドから入力される直流を定電流にて基準電圧回路３に
供給することで、上記基準電圧を容易に設定するための
ものである。
【００３２】パワートランジスタ５は、Ｖi パッドから
入力される直流の１次電圧を、エラーアンプ４からの制
御電流により、Ｖo パッドから出力される安定した出力
電圧値に変換して出力するためのものであり、例えばＰ
chのものが用いられている。このような本体基板１、基
準電圧回路３、エラーアンプ４、パワートランジスタ５
によって、安定化電源回路が形成されている。
入力される直流の１次電圧を、エラーアンプ４からの制
御電流により、Ｖo パッドから出力される安定した出力
電圧値に変換して出力するためのものであり、例えばＰ
chのものが用いられている。このような本体基板１、基
準電圧回路３、エラーアンプ４、パワートランジスタ５
によって、安定化電源回路が形成されている。
【００３３】分圧抵抗部２は、出力電圧値（Ｖo ）を分
圧によって調節するためのものであって、リンドープト
Poly-Si 、ボロンドープトPoly-Si などの抵抗膜からな
り、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposi
tion）などのＣＶＤ法を用いてPoly-Si をデポジション
（成膜）し、その膜に対し、リンまたはボロンなどの不
純物を拡散（ドーピング）させて作成される。
圧によって調節するためのものであって、リンドープト
Poly-Si 、ボロンドープトPoly-Si などの抵抗膜からな
り、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposi
tion）などのＣＶＤ法を用いてPoly-Si をデポジション
（成膜）し、その膜に対し、リンまたはボロンなどの不
純物を拡散（ドーピング）させて作成される。
【００３４】このような分圧抵抗部２は、第１抵抗部
（Ｒ1 ）２ａと、第２抵抗部（Ｒ2 ）２ｂとを互いに直
列に接続して有し、それらの間の接続点（Ｖadj ）の電
圧が、前記エラーアンプ４に供給されて出力電圧値の誤
差を検出するようになっており、よって、第１抵抗部
（Ｒ1 ）２ａの他端はＶo パッドに接続されている。ま
た、第２抵抗部（Ｒ2 ）２ｂの他端は、ＧＮＤパッドに
接続されている。
（Ｒ1 ）２ａと、第２抵抗部（Ｒ2 ）２ｂとを互いに直
列に接続して有し、それらの間の接続点（Ｖadj ）の電
圧が、前記エラーアンプ４に供給されて出力電圧値の誤
差を検出するようになっており、よって、第１抵抗部
（Ｒ1 ）２ａの他端はＶo パッドに接続されている。ま
た、第２抵抗部（Ｒ2 ）２ｂの他端は、ＧＮＤパッドに
接続されている。
【００３５】このような第１抵抗部（Ｒ1 ）２ａは、図
２（ｂ）に示すように、帯状の複数の各第１分圧抵抗Ｒ
11〜Ｒ1n（ｎは、２以上の正の整数）を、互いに直列と
なるように電気的に接続されて有している。
２（ｂ）に示すように、帯状の複数の各第１分圧抵抗Ｒ
11〜Ｒ1n（ｎは、２以上の正の整数）を、互いに直列と
なるように電気的に接続されて有している。
【００３６】さらに、第１抵抗部（Ｒ1 ）２ａには、各
第１分圧抵抗Ｒ11〜Ｒ1nに対し、それぞれ並列に電気的
に接続された、帯状の各ヒューズＨ11〜Ｈ1nが設けられ
ている。各ヒューズＨ11〜Ｈ1nは、それぞれ露出してお
り、よって、各第１分圧抵抗Ｒ11〜Ｒ1nに対し上層とな
るように積層されて形成されている。
第１分圧抵抗Ｒ11〜Ｒ1nに対し、それぞれ並列に電気的
に接続された、帯状の各ヒューズＨ11〜Ｈ1nが設けられ
ている。各ヒューズＨ11〜Ｈ1nは、それぞれ露出してお
り、よって、各第１分圧抵抗Ｒ11〜Ｒ1nに対し上層とな
るように積層されて形成されている。
【００３７】上記ヒューズとしては、レーザーの照射に
よる加熱によって容易に断線するものが用いられ、例え
ばPoly-Si 、Al、またはAl-Si が用いられている。この
ような各ヒューズＨ11〜Ｈ1nを設けたことにより、レー
ザートリミングによって、出力電圧値を広範囲にわた
り、例えばＶo ＝１．０Ｖ〜７．０Ｖまで、０．１Ｖき
ざみの設定が可能となる。
よる加熱によって容易に断線するものが用いられ、例え
ばPoly-Si 、Al、またはAl-Si が用いられている。この
ような各ヒューズＨ11〜Ｈ1nを設けたことにより、レー
ザートリミングによって、出力電圧値を広範囲にわた
り、例えばＶo ＝１．０Ｖ〜７．０Ｖまで、０．１Ｖき
ざみの設定が可能となる。
【００３８】第２抵抗部（Ｒ2 ）２ｂも、帯状の複数の
各第２抵抗Ｒ21〜Ｒ2k（ｋは、２以上の正の整数）を、
互いに直列に電気的に接続して有している。このような
各第１分圧抵抗Ｒ11〜Ｒ1n、各ヒューズＨ11〜Ｈ1nおよ
び各第２抵抗Ｒ21〜Ｒ2kはリソグラフィー技術により容
易に形成することができる。
各第２抵抗Ｒ21〜Ｒ2k（ｋは、２以上の正の整数）を、
互いに直列に電気的に接続して有している。このような
各第１分圧抵抗Ｒ11〜Ｒ1n、各ヒューズＨ11〜Ｈ1nおよ
び各第２抵抗Ｒ21〜Ｒ2kはリソグラフィー技術により容
易に形成することができる。
【００３９】また、各第１分圧抵抗Ｒ11〜Ｒ1n、各ヒュ
ーズＨ11〜Ｈ1n、および各第２抵抗Ｒ21〜Ｒ2kは、図１
に示すように、互いに隣り合って互いに平行に、かつ、
上記三者の長手方向の両端部が互いに揃うように、それ
ぞれ形成されている。これにより、各第１分圧抵抗Ｒ11
〜Ｒ1nおよび各第２抵抗Ｒ21〜Ｒ2kを最密にて配置して
形成できて、それらの、本体基板１上での占有面積を極
小化できる。
ーズＨ11〜Ｈ1n、および各第２抵抗Ｒ21〜Ｒ2kは、図１
に示すように、互いに隣り合って互いに平行に、かつ、
上記三者の長手方向の両端部が互いに揃うように、それ
ぞれ形成されている。これにより、各第１分圧抵抗Ｒ11
〜Ｒ1nおよび各第２抵抗Ｒ21〜Ｒ2kを最密にて配置して
形成できて、それらの、本体基板１上での占有面積を極
小化できる。
【００４０】そして、上記各第１分圧抵抗Ｒ11〜Ｒ1nの
間の少なくとも一つに、上記第２抵抗部（Ｒ2 ）２ｂが
配置されている。具体的には、複数の各第２抵抗Ｒ21〜
Ｒ2kを、上記の隣り合う各第１分圧抵抗Ｒ11〜Ｒ1nの各
間に、それぞれ配置するように、各第１分圧抵抗Ｒ11〜
Ｒ1nおよび各第２抵抗Ｒ21〜Ｒ2kを互いに配線して接続
している。
間の少なくとも一つに、上記第２抵抗部（Ｒ2 ）２ｂが
配置されている。具体的には、複数の各第２抵抗Ｒ21〜
Ｒ2kを、上記の隣り合う各第１分圧抵抗Ｒ11〜Ｒ1nの各
間に、それぞれ配置するように、各第１分圧抵抗Ｒ11〜
Ｒ1nおよび各第２抵抗Ｒ21〜Ｒ2kを互いに配線して接続
している。
【００４１】言い換えると、本発明では、本体基板１上
における、各第１分圧抵抗Ｒ11〜Ｒ 1nの占める面積に応
じて、各第２抵抗Ｒ21〜Ｒ2kの占める面積が、より好ま
しくは同程度の面積となるように設定されている。ま
た、本発明では、本体基板１上における、各第１分圧抵
抗Ｒ11〜Ｒ1nの間に対する、各第２抵抗Ｒ21〜Ｒ2kの分
布が均一となるように設定されている。
における、各第１分圧抵抗Ｒ11〜Ｒ 1nの占める面積に応
じて、各第２抵抗Ｒ21〜Ｒ2kの占める面積が、より好ま
しくは同程度の面積となるように設定されている。ま
た、本発明では、本体基板１上における、各第１分圧抵
抗Ｒ11〜Ｒ1nの間に対する、各第２抵抗Ｒ21〜Ｒ2kの分
布が均一となるように設定されている。
【００４２】このようなレギュレータＩＣでは、レーザ
ートリミング前のウェハ段階でのテストで、接続点（Ｖ
adj ）の電圧をＶo パッドを介して測定して、式（２）
〔Ｒ 1 ＝Ｒ2 ×（Ｖo −Ｖref ）／Ｖref …（２）〕に
基づいて、必要な第１抵抗部（Ｒ1 ）２ａの抵抗値を計
算し、その計算値に基づいてレーザー加工機による、各
ヒューズＨ11〜Ｈ1nに対するレーザートリミングによっ
て、出力電圧値を調節して、所望する出力電圧値が得ら
れる。
ートリミング前のウェハ段階でのテストで、接続点（Ｖ
adj ）の電圧をＶo パッドを介して測定して、式（２）
〔Ｒ 1 ＝Ｒ2 ×（Ｖo −Ｖref ）／Ｖref …（２）〕に
基づいて、必要な第１抵抗部（Ｒ1 ）２ａの抵抗値を計
算し、その計算値に基づいてレーザー加工機による、各
ヒューズＨ11〜Ｈ1nに対するレーザートリミングによっ
て、出力電圧値を調節して、所望する出力電圧値が得ら
れる。
【００４３】その上、上述したように各第１分圧抵抗Ｒ
11〜Ｒ1nからなる第１抵抗部（Ｒ1）２ａおよび第２抵
抗部（Ｒ2 ）２ｂを、できるかぎり交互となるように、
つまり、それらの相互間にそれぞれ配置することによ
り、チップ上での抵抗線幅、コンタクト抵抗値等のばら
つき（製造時の）による抵抗ばらつきに起因する分圧比
の変動幅を抑制でき、たとえ、レーザートリミング前の
ウェハ段階でのテストで、レーザートリミングによっ
て、出力電圧値を調節しても、従来より精度のよい出力
電圧値が得られる。
11〜Ｒ1nからなる第１抵抗部（Ｒ1）２ａおよび第２抵
抗部（Ｒ2 ）２ｂを、できるかぎり交互となるように、
つまり、それらの相互間にそれぞれ配置することによ
り、チップ上での抵抗線幅、コンタクト抵抗値等のばら
つき（製造時の）による抵抗ばらつきに起因する分圧比
の変動幅を抑制でき、たとえ、レーザートリミング前の
ウェハ段階でのテストで、レーザートリミングによっ
て、出力電圧値を調節しても、従来より精度のよい出力
電圧値が得られる。
【００４４】例えば、Ｖadj ＝１Ｖ、Ｒ2 ＝１ＭΩとし
て、出力電圧値としてのＶo ＝３Ｖを設定する場合、Ｒ
1 ＝２ＭΩとする必要がある。ここで、各第１分圧抵抗
Ｒ11〜Ｒ1nおよび各第２抵抗Ｒ21〜Ｒ2kについて、１本
当たり５０ｋΩの抵抗を用いたとすると、Ｒ2 として、
５０ｋΩ×２０本、Ｒ1 として、５０ｋΩ×４０本必要
となる。
て、出力電圧値としてのＶo ＝３Ｖを設定する場合、Ｒ
1 ＝２ＭΩとする必要がある。ここで、各第１分圧抵抗
Ｒ11〜Ｒ1nおよび各第２抵抗Ｒ21〜Ｒ2kについて、１本
当たり５０ｋΩの抵抗を用いたとすると、Ｒ2 として、
５０ｋΩ×２０本、Ｒ1 として、５０ｋΩ×４０本必要
となる。
【００４５】図３に示したように、それぞれ隣の抵抗値
が０．０２％ずれた場合、従来の配置では、Ｖo ＝３．
０１２Ｖとなるのに対して、本発明の配置では、Ｖo ＝
３．０００６Ｖとなり、さらに、それぞれ隣の抵抗値が
０．０５％ずれた場合、従来の配置では、Ｖo ＝３．０
３０２Ｖとなるのに対して、本発明の配置では、Ｖo＝
３．００１５Ｖとの結果となり、かなり改善されたこと
が分かる。
が０．０２％ずれた場合、従来の配置では、Ｖo ＝３．
０１２Ｖとなるのに対して、本発明の配置では、Ｖo ＝
３．０００６Ｖとなり、さらに、それぞれ隣の抵抗値が
０．０５％ずれた場合、従来の配置では、Ｖo ＝３．０
３０２Ｖとなるのに対して、本発明の配置では、Ｖo＝
３．００１５Ｖとの結果となり、かなり改善されたこと
が分かる。
【００４６】また、出力電圧値Ｖo ＝３．２Ｖで使用す
る機器の場合、従来では、Ｖo ＝３．２Ｖ±０．０６４
Ｖ（Ｖo ±２％）となるところを、本発明では、Ｖo ＝
３．２Ｖ±０．０３２〜０．０４８Ｖ（Ｖo ±１％〜±
１．５％）と設定可能となるので、Ｖi パッドへの供給
源として電池を用いたときに、最大約３２ｍＶ分の電圧
降下分が有用となる。
る機器の場合、従来では、Ｖo ＝３．２Ｖ±０．０６４
Ｖ（Ｖo ±２％）となるところを、本発明では、Ｖo ＝
３．２Ｖ±０．０３２〜０．０４８Ｖ（Ｖo ±１％〜±
１．５％）と設定可能となるので、Ｖi パッドへの供給
源として電池を用いたときに、最大約３２ｍＶ分の電圧
降下分が有用となる。
【００４７】これにより、このようなレギュレータＩＣ
における、出力電圧値（Ｖo ）の高精度化によって、無
用な電圧降下分が抑制されるので、リチウムイオン電池
などの二次電池で動作する携帯機器などでは電池の寿命
をできるかぎり延ばすことが可能となる。
における、出力電圧値（Ｖo ）の高精度化によって、無
用な電圧降下分が抑制されるので、リチウムイオン電池
などの二次電池で動作する携帯機器などでは電池の寿命
をできるかぎり延ばすことが可能となる。
【００４８】また、従来と同じ、Ｖo ＝３．２Ｖ±２％
に仕様を設定すれば、精度が向上した分、モールド状態
でテストしても、不良となる割合が減るため、歩留りが
向上し、製品のコストダウンが図れる。
に仕様を設定すれば、精度が向上した分、モールド状態
でテストしても、不良となる割合が減るため、歩留りが
向上し、製品のコストダウンが図れる。
【００４９】その上、上記のように各第１分圧抵抗Ｒ11
〜Ｒ1nおよび各第２抵抗Ｒ21〜Ｒ2kの配置を交互とする
ことにより、パワートランジスタ５のアンバランスによ
る、出力電圧値への影響を軽減できる。
〜Ｒ1nおよび各第２抵抗Ｒ21〜Ｒ2kの配置を交互とする
ことにより、パワートランジスタ５のアンバランスによ
る、出力電圧値への影響を軽減できる。
【００５０】例えば、プロセス（製造上）のばらつきに
より、パワートランジスタ５のどこかに電流が集中する
場所がある場合、図１や図３に示すように配置に設定す
れば、パワートランジスタ５のばらつき特性の影響を、
従来の図４の配置と比較して軽減可能である。従来で
は、パワートランジスタ５のＡ部に電流が集中すると、
抵抗の温度特性により、Ａ部付近の、第１抵抗部の抵抗
値が上昇し、よって、出力電圧値が上昇する。
より、パワートランジスタ５のどこかに電流が集中する
場所がある場合、図１や図３に示すように配置に設定す
れば、パワートランジスタ５のばらつき特性の影響を、
従来の図４の配置と比較して軽減可能である。従来で
は、パワートランジスタ５のＡ部に電流が集中すると、
抵抗の温度特性により、Ａ部付近の、第１抵抗部の抵抗
値が上昇し、よって、出力電圧値が上昇する。
【００５１】このように本発明では、出力電流依存特性
の向上が図れると共に、パワートランジスタ５に近接し
て、第１抵抗部（Ｒ1 ）２ａと、第２抵抗部（Ｒ2 ）２
ｂとを配置することができて、設計上の自由度を向上で
きる。
の向上が図れると共に、パワートランジスタ５に近接し
て、第１抵抗部（Ｒ1 ）２ａと、第２抵抗部（Ｒ2 ）２
ｂとを配置することができて、設計上の自由度を向上で
きる。
【００５２】なお、上記では、安定化電源として、トラ
ンジスタ式のシリーズレギュレータを例に挙げたが、本
発明は、トリミングにより出力電圧値を調整するもので
あれば、特に限定されるものではなく、例えばチョッパ
式のレギュレータや、交流安定化電源にも適用可能であ
る。
ンジスタ式のシリーズレギュレータを例に挙げたが、本
発明は、トリミングにより出力電圧値を調整するもので
あれば、特に限定されるものではなく、例えばチョッパ
式のレギュレータや、交流安定化電源にも適用可能であ
る。
【００５３】
【発明の効果】本発明の安定化電源は、以上のように、
出力電圧値を安定化して出力するための安定化電源回路
が本体基板に設けられ、上記本体基板に、出力電圧値を
分圧により調節するための、第１抵抗部と第２抵抗部と
が互いに直列に接続されて設けられ、上記第１抵抗部
は、互いに直列に接続された複数の第１分圧抵抗と、上
記各第１分圧抵抗に対し、それぞれ並列に接続され、か
つ、電気導電体で加熱により断線するヒューズとを備
え、上記各第１分圧抵抗の間の少なくとも一つに、上記
第２抵抗部が配置されている構成である。
出力電圧値を安定化して出力するための安定化電源回路
が本体基板に設けられ、上記本体基板に、出力電圧値を
分圧により調節するための、第１抵抗部と第２抵抗部と
が互いに直列に接続されて設けられ、上記第１抵抗部
は、互いに直列に接続された複数の第１分圧抵抗と、上
記各第１分圧抵抗に対し、それぞれ並列に接続され、か
つ、電気導電体で加熱により断線するヒューズとを備
え、上記各第１分圧抵抗の間の少なくとも一つに、上記
第２抵抗部が配置されている構成である。
【００５４】それゆえ、上記構成は、各第１分圧抵抗の
間の少なくとも一つに、上記第２抵抗部を配置したこと
により、上記ばらつきに起因する、第１抵抗部と第２抵
抗部との抵抗値の比における変動幅を、従来より抑制す
ることができる。
間の少なくとも一つに、上記第２抵抗部を配置したこと
により、上記ばらつきに起因する、第１抵抗部と第２抵
抗部との抵抗値の比における変動幅を、従来より抑制す
ることができる。
【００５５】この結果、上記構成では、プロセス時（作
成時）のばらつきにより、各抵抗値がばらついた場合で
も、従来より、そのばらつきの影響を軽減できて、出力
電圧値の精度を向上できるから、歩留りが向上し、コス
トダウンを図れるという効果を奏する。
成時）のばらつきにより、各抵抗値がばらついた場合で
も、従来より、そのばらつきの影響を軽減できて、出力
電圧値の精度を向上できるから、歩留りが向上し、コス
トダウンを図れるという効果を奏する。
【図１】本発明の安定化電源の概略説明図である。
【図２】上記安定化電源の説明図であり、（ａ）は上記
安定化電源のブロック図であり、（ｂ）は上記安定化電
源における分圧抵抗部の回路図である。
安定化電源のブロック図であり、（ｂ）は上記安定化電
源における分圧抵抗部の回路図である。
【図３】上記安定化電源の一変形例を示す概略説明図で
ある。
ある。
【図４】従来の安定化電源の概略説明図である。
１ 本体基板 ２ 分圧抵抗部 ２ａ 第１抵抗部 ２ｂ 第２抵抗部 ３ 基準電圧回路（安定化電源回路） ４ エラーアンプ（安定化電源回路） ５ パワートランジスタ（安定化電源回路）
Claims (6)
- 【請求項１】出力電圧を安定化して出力するための安定
化電源回路が本体基板に設けられ、上記本体基板に、出
力電圧を分圧により調節するための、第１抵抗部と第２
抵抗部とが互いに直列に接続されて設けられ、 上記第１抵抗部は、互いに直列に接続された複数の第１
分圧抵抗と、上記各第１分圧抵抗に対し、それぞれ並列
に接続され、かつ、電気導電体で加熱により断線するヒ
ューズとを備え、 上記各第１分圧抵抗の間の少なくとも一つに、上記第２
抵抗部が配置されていることを特徴とする安定化電源。 - 【請求項２】第２抵抗部は、互いに直列に接続された複
数の第２抵抗を有し、 上記の隣り合う各第１分圧抵抗の各間に、上記第２抵抗
がそれぞれ配置されていることを特徴とする請求項１記
載の安定化電源。 - 【請求項３】本体基板上における、各第１分圧抵抗の占
める面積に応じて、各第２抵抗の占める面積が設定され
ていることを特徴とする請求項２記載の安定化電源。 - 【請求項４】本体基板上における、各第１分圧抵抗の間
に対する、各第２抵抗の分布が均一となるように設定さ
れていることを特徴とする請求項２記載の安定化電源。 - 【請求項５】安定化電源回路は、出力電圧を安定に出力
するためのパワートランジスタを有していることを特徴
とする請求項１ないし４の何れか一項に記載の安定化電
源。 - 【請求項６】第１抵抗部と第２抵抗部とは、パワートラ
ンジスタに近接して配置されていることを特徴とする請
求項５記載の安定化電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26588699A JP3558930B2 (ja) | 1999-09-20 | 1999-09-20 | 安定化電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26588699A JP3558930B2 (ja) | 1999-09-20 | 1999-09-20 | 安定化電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001092542A true JP2001092542A (ja) | 2001-04-06 |
| JP3558930B2 JP3558930B2 (ja) | 2004-08-25 |
Family
ID=17423475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26588699A Expired - Fee Related JP3558930B2 (ja) | 1999-09-20 | 1999-09-20 | 安定化電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3558930B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006053898A (ja) * | 2004-07-15 | 2006-02-23 | Rohm Co Ltd | 過電流保護回路およびそれを利用した電圧生成回路ならびに電子機器 |
| JP2010039703A (ja) * | 2008-08-04 | 2010-02-18 | Denso Corp | 電源装置 |
| WO2014041950A1 (ja) * | 2012-09-14 | 2014-03-20 | セイコーインスツル株式会社 | 分圧回路 |
| CN109861674A (zh) * | 2019-04-09 | 2019-06-07 | 深圳市万微微电子技术有限公司 | 一种高精度绝对电压比较器的实现电路 |
-
1999
- 1999-09-20 JP JP26588699A patent/JP3558930B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006053898A (ja) * | 2004-07-15 | 2006-02-23 | Rohm Co Ltd | 過電流保護回路およびそれを利用した電圧生成回路ならびに電子機器 |
| JP2010039703A (ja) * | 2008-08-04 | 2010-02-18 | Denso Corp | 電源装置 |
| JP4591571B2 (ja) * | 2008-08-04 | 2010-12-01 | 株式会社デンソー | 電源装置 |
| US8178996B2 (en) | 2008-08-04 | 2012-05-15 | Denso Corporation | Power supply unit having configurable output voltage ranges |
| WO2014041950A1 (ja) * | 2012-09-14 | 2014-03-20 | セイコーインスツル株式会社 | 分圧回路 |
| JP2014059620A (ja) * | 2012-09-14 | 2014-04-03 | Seiko Instruments Inc | 分圧回路 |
| CN109861674A (zh) * | 2019-04-09 | 2019-06-07 | 深圳市万微微电子技术有限公司 | 一种高精度绝对电压比较器的实现电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3558930B2 (ja) | 2004-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0450648B1 (en) | Semiconductor device whose output characteristic can be adjusted by functional trimming | |
| US8035355B2 (en) | Charge-controlling semiconductor integrated circuit | |
| US4210996A (en) | Trimming method for resistance value of polycrystalline silicon resistors especially used as semiconductor integrated circuit resistors | |
| KR100337905B1 (ko) | 전기적 파라미터를 감지하는 합체형 저항기 | |
| US7898217B2 (en) | Charge control circuit | |
| US8581687B2 (en) | Four-terminal resistor with four resistors and adjustable temperature coefficient of resistance | |
| US20090121694A1 (en) | Non-invasive load current sensing in low dropout (ldo) regulators | |
| US20070085558A1 (en) | On-chip voltage regulator using feedback on process/product parameters | |
| KR20160016623A (ko) | 반도체 집적 회로 장치 및 그것의 출력 전압 조정 방법 | |
| US6590445B2 (en) | Reference voltage generation circuit having reduced temperature sensitivity, an output adjusting method, and an electrical power source | |
| JP2001092542A (ja) | 安定化電源 | |
| JP2003037179A (ja) | 抵抗回路並びにそれを用いた電圧検出回路及び定電圧発生回路 | |
| CN110352395A (zh) | 用于集成电路装置的改进的电流感测 | |
| US5023693A (en) | Transistor with current sensing function | |
| US6586985B1 (en) | Methods and apparatus for trimming packaged electrical devices | |
| CN100429776C (zh) | 微调阻抗元件、半导体器件和微调方法 | |
| CN115236481A (zh) | 一种高精度电流检测方法及其芯片模组 | |
| JPH0775260B2 (ja) | 半導体装置 | |
| JP3549740B2 (ja) | 基準電圧生成回路 | |
| JP3239052B2 (ja) | 半導体集積回路 | |
| JPH05241671A (ja) | 基準電圧発生装置および過電流防止機能付半導体装置 | |
| US20080218249A1 (en) | Semiconductor device and trimming method therefor | |
| CN116306448B (zh) | 一种基于bcd工艺的数模混合集成电路的设计方法 | |
| JPS6059413A (ja) | 電圧安定化集積回路装置 | |
| US6903559B2 (en) | Method and apparatus to determine integrated circuit temperature |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040308 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040519 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080528 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |