JP2001091261A - 振動ジャイロ - Google Patents
振動ジャイロInfo
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- G01—MEASURING; TESTING
- G01C—MEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
- G01C19/00—Gyroscopes; Turn-sensitive devices using vibrating masses; Turn-sensitive devices without moving masses; Measuring angular rate using gyroscopic effects
- G01C19/56—Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces
- G01C19/5642—Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces using vibrating bars or beams
- G01C19/5649—Signal processing
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Gyroscopes (AREA)
Abstract
(57)【要約】
【課題】 ストレー容量バラツキやストレー容量に起因
する諸問題の発生を抑制し、装置の小型化や出力信号の
安定化を可能とする振動ジャイロを提供する。 【解決手段】 振動ジャイロは振動子１を含む。振動子
１は、振動体２と２つの検出手段３ａ，３ｂを備える。
検出手段３ａ，３ｂは配線パターン７ａ，７ｂを介して
バッファアンプ４ａ，４ｂの入力と接続される。配線パ
ターン７ａ，７ｂは負荷抵抗ＲＬ を経て基準電位Ｖｒ
ｅｆ に接続される。バッファアンプ４ａ，４ｂの出力
は加算回路５と差動回路６に入力される。加算回路５の
出力信号は駆動回路へ帰還され、差動回路６の出力信号
は角速度検出信号として次段へ出力される。そして、ド
リブンシールドの駆動信号源として、２つの検出手段３
ａ，３ｂの加算信号である加算回路５の出力を用い、加
算回路５の出力段とバッファアンプ４ａ，４ｂの入力段
との間にドリブンシールド１０が接続される。
する諸問題の発生を抑制し、装置の小型化や出力信号の
安定化を可能とする振動ジャイロを提供する。 【解決手段】 振動ジャイロは振動子１を含む。振動子
１は、振動体２と２つの検出手段３ａ，３ｂを備える。
検出手段３ａ，３ｂは配線パターン７ａ，７ｂを介して
バッファアンプ４ａ，４ｂの入力と接続される。配線パ
ターン７ａ，７ｂは負荷抵抗ＲＬ を経て基準電位Ｖｒ
ｅｆ に接続される。バッファアンプ４ａ，４ｂの出力
は加算回路５と差動回路６に入力される。加算回路５の
出力信号は駆動回路へ帰還され、差動回路６の出力信号
は角速度検出信号として次段へ出力される。そして、ド
リブンシールドの駆動信号源として、２つの検出手段３
ａ，３ｂの加算信号である加算回路５の出力を用い、加
算回路５の出力段とバッファアンプ４ａ，４ｂの入力段
との間にドリブンシールド１０が接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、振動ジャイロに関
し、特に、圧電型の振動ジャイロに関するものである。
し、特に、圧電型の振動ジャイロに関するものである。
【０００２】
【従来の技術】圧電型の振動ジャイロとしては、一般的
に振動体が音片形状のタイプと音叉形状のタイプがあ
る。また、圧電型の振動ジャイロに用いられる振動子
は、振動体自体が圧電セラミックスからなり検出部や駆
動部として電極膜を形成してなるタイプと、振動体が恒
弾性金属等の機械的な振動を生ずる部材からなり検出部
や駆動部として圧電素子を形成してなるタイプがある。
に振動体が音片形状のタイプと音叉形状のタイプがあ
る。また、圧電型の振動ジャイロに用いられる振動子
は、振動体自体が圧電セラミックスからなり検出部や駆
動部として電極膜を形成してなるタイプと、振動体が恒
弾性金属等の機械的な振動を生ずる部材からなり検出部
や駆動部として圧電素子を形成してなるタイプがある。
【０００３】これらの振動ジャイロでは、振動子に回転
角速度が印加された際に発生するコリオリ力に起因した
振動子の屈曲変位を、圧電体で電気信号に変換して、回
路処理により回転角速度に比例した電気出力として得て
いた。
角速度が印加された際に発生するコリオリ力に起因した
振動子の屈曲変位を、圧電体で電気信号に変換して、回
路処理により回転角速度に比例した電気出力として得て
いた。
【０００４】これらの振動ジャイロにおける、振動子か
ら出力される検出信号の回路処理の従来例を、図３を用
いて説明する。
ら出力される検出信号の回路処理の従来例を、図３を用
いて説明する。
【０００５】図３において、１は振動子を示す。振動子
１は、振動体２と２つの検出手段３ａ，３ｂを備える。
２つの検出手段３ａ，３ｂは、それぞれ、配線パターン
７ａ，７ｂを介してバッファアンプ４ａ，４ｂの入力段
と接続される。また、配線パターン７ａ，７ｂは、それ
ぞれ、負荷抵抗ＲＬ を経て基準電位Ｖｒｅｆ に接続さ
れる。バッファアンプ４ａの出力段は加算回路５と差動
回路６に入力され、同様に、バッファアンプ４ｂの出力
段は加算回路５と差動回路６に入力される。そして、加
算回路５の出力信号は駆動回路（図示せず）へ帰還さ
れ、差動回路６の出力信号は角速度検出信号として次段
の検出信号処理回路（図示せず）へ出力される。
１は、振動体２と２つの検出手段３ａ，３ｂを備える。
２つの検出手段３ａ，３ｂは、それぞれ、配線パターン
７ａ，７ｂを介してバッファアンプ４ａ，４ｂの入力段
と接続される。また、配線パターン７ａ，７ｂは、それ
ぞれ、負荷抵抗ＲＬ を経て基準電位Ｖｒｅｆ に接続さ
れる。バッファアンプ４ａの出力段は加算回路５と差動
回路６に入力され、同様に、バッファアンプ４ｂの出力
段は加算回路５と差動回路６に入力される。そして、加
算回路５の出力信号は駆動回路（図示せず）へ帰還さ
れ、差動回路６の出力信号は角速度検出信号として次段
の検出信号処理回路（図示せず）へ出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の振動ジャイロには、次のような問題があった。
来の振動ジャイロには、次のような問題があった。
【０００７】即ち、従来の振動ジャイロにおける検出信
号の処理回路においては、振動子１に接続される配線パ
ターン７ａ，７ｂとグランド（あるいは基準電位）間に
ストレー容量Ｃｓａ，Ｃｓｂがそれぞれ発生している。
号の処理回路においては、振動子１に接続される配線パ
ターン７ａ，７ｂとグランド（あるいは基準電位）間に
ストレー容量Ｃｓａ，Ｃｓｂがそれぞれ発生している。
【０００８】このストレー容量Ｃｓａ，Ｃｓｂは、振動
子１の形状が大きく圧電効果により得られる電気信号が
大きい場合は特に影響がなかったが、近年の振動子１の
形状の小型化に伴い、検出手段である圧電素子の容量は
低減し、前記ストレー容量の影響が無視できなくなり、
２つの検出手段３ａ，３ｂからの出力信号のレベルのバ
ラツキや位相のバラツキなどが発生していた。
子１の形状が大きく圧電効果により得られる電気信号が
大きい場合は特に影響がなかったが、近年の振動子１の
形状の小型化に伴い、検出手段である圧電素子の容量は
低減し、前記ストレー容量の影響が無視できなくなり、
２つの検出手段３ａ，３ｂからの出力信号のレベルのバ
ラツキや位相のバラツキなどが発生していた。
【０００９】このようなバラツキは、ストレー容量Ｃｓ
ａ，Ｃｓｂを等しくすることにより抑制することが可能
であるが、ストレー容量を等しくするためには、２つの
検出手段３ａ，３ｂとバッファアンプ４ａ，４ｂを接続
する配線パターン７ａ，７ｂを、同じ長さ、同じ幅、そ
して、対称な配線パターン形状に形成する必要がある。
ａ，Ｃｓｂを等しくすることにより抑制することが可能
であるが、ストレー容量を等しくするためには、２つの
検出手段３ａ，３ｂとバッファアンプ４ａ，４ｂを接続
する配線パターン７ａ，７ｂを、同じ長さ、同じ幅、そ
して、対称な配線パターン形状に形成する必要がある。
【００１０】しかしながら、前記条件を満たすパターン
形状を形成するには、パターン設計に制約が多く発生
し、回路基板の形状の小型化を阻害する要因となってい
た。
形状を形成するには、パターン設計に制約が多く発生
し、回路基板の形状の小型化を阻害する要因となってい
た。
【００１１】また、前記条件を満たす回路パターンが形
成された回路基板を振動ジャイロ装置に組み込んだ場
合、回路パターンと装置の筐体などの回路外の要素との
間で新たにストレー容量が発生し、回路に影響を及ぼし
ていた。
成された回路基板を振動ジャイロ装置に組み込んだ場
合、回路パターンと装置の筐体などの回路外の要素との
間で新たにストレー容量が発生し、回路に影響を及ぼし
ていた。
【００１２】また、振動ジャイロ装置の動作環境（温度
・湿度など）が変化した場合にもストレー容量が変化
し、振動子からの出力信号が変化してしまっていた。
・湿度など）が変化した場合にもストレー容量が変化
し、振動子からの出力信号が変化してしまっていた。
【００１３】したがって、本発明の目的は、上述の問題
点を解消するためになされたもので、ストレー容量バラ
ツキやストレー容量に起因する諸問題の発生を抑制し、
装置の小型化や出力信号の安定化を可能とする振動ジャ
イロを提供することにある。
点を解消するためになされたもので、ストレー容量バラ
ツキやストレー容量に起因する諸問題の発生を抑制し、
装置の小型化や出力信号の安定化を可能とする振動ジャ
イロを提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明者は鋭意研究を重ねた結果、この回路構成に
ドリブンシールド回路技術を適用し、ストレー容量の発
生自体を抑えることにより、振動ジャイロの特性バラツ
キを低減する構成を発明した。
に、本発明者は鋭意研究を重ねた結果、この回路構成に
ドリブンシールド回路技術を適用し、ストレー容量の発
生自体を抑えることにより、振動ジャイロの特性バラツ
キを低減する構成を発明した。
【００１５】つまり、本発明の振動ジャイロにおいて
は、複数の検出手段を有する振動子、複数の検出手段で
検出される複数の検出信号がそれぞれ入力される複数の
増幅手段を備え、検出手段と増幅手段とを接続する接続
手段が、増幅手段の出力によりドリブンシールドされる
ことを特徴とし、特に、検出手段は、圧電効果により発
生する信号を検出信号として検出し出力することを特徴
としている。
は、複数の検出手段を有する振動子、複数の検出手段で
検出される複数の検出信号がそれぞれ入力される複数の
増幅手段を備え、検出手段と増幅手段とを接続する接続
手段が、増幅手段の出力によりドリブンシールドされる
ことを特徴とし、特に、検出手段は、圧電効果により発
生する信号を検出信号として検出し出力することを特徴
としている。
【００１６】また、複数の検出手段を有する振動子、複
数の検出手段で出力される複数の検出信号がそれぞれ入
力される複数の増幅手段、複数の増幅手段から出力され
る増幅信号が加算される加算手段を備え、検出手段と増
幅手段とを接続する接続手段が、前記加算手段から出力
される加算信号によりドリブンシールドされることを特
徴とし、特に、加算手段は、加算した信号を、１／（加
算した信号の数）の増幅率で増幅して出力することを特
徴としている。
数の検出手段で出力される複数の検出信号がそれぞれ入
力される複数の増幅手段、複数の増幅手段から出力され
る増幅信号が加算される加算手段を備え、検出手段と増
幅手段とを接続する接続手段が、前記加算手段から出力
される加算信号によりドリブンシールドされることを特
徴とし、特に、加算手段は、加算した信号を、１／（加
算した信号の数）の増幅率で増幅して出力することを特
徴としている。
【００１７】これにより、複数の接続手段のパターン形
状に差があったとしても、増幅手段入力段に接続される
見かけ上のストレー容量はほぼゼロとなる。
状に差があったとしても、増幅手段入力段に接続される
見かけ上のストレー容量はほぼゼロとなる。
【００１８】また、加算手段からの出力は、複数の出力
手段のそれぞれとほぼ同一の振幅を有するようになり、
加算手段の出力信号を用いて回路の信号入力部分である
接続手段をドリブンシールドすることが可能となる。
手段のそれぞれとほぼ同一の振幅を有するようになり、
加算手段の出力信号を用いて回路の信号入力部分である
接続手段をドリブンシールドすることが可能となる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。なお、従来例と同一の構成
については同一番号を付し、その説明を省略する。
を参照して詳細に説明する。なお、従来例と同一の構成
については同一番号を付し、その説明を省略する。
【００２０】図１に、本発明の第１の実施の形態に係る
振動ジャイロの回路構成説明図を示す。振動ジャイロは
振動子１を含む。振動子１は、振動体２と２つの検出手
段３ａ，３ｂを備える。
振動ジャイロの回路構成説明図を示す。振動ジャイロは
振動子１を含む。振動子１は、振動体２と２つの検出手
段３ａ，３ｂを備える。
【００２１】振動子１は、従来の技術においても述べた
とおり、音叉形状や音片形状いずれでもよく、振動体２
の材質もエリンバなどの恒弾性金属やチタン酸鉛などを
主成分とする圧電セラミックスなど、機械的振動を発生
するものであればよい。ここで、振動体２を金属で構成
すれば、検出手段３ａ，３ｂとしては、厚み方向に分極
された板状の圧電素子が用いられ、振動体２を圧電セラ
ミックスで構成すれば、検出手段３ａ，３ｂとしては電
極が用いられる。
とおり、音叉形状や音片形状いずれでもよく、振動体２
の材質もエリンバなどの恒弾性金属やチタン酸鉛などを
主成分とする圧電セラミックスなど、機械的振動を発生
するものであればよい。ここで、振動体２を金属で構成
すれば、検出手段３ａ，３ｂとしては、厚み方向に分極
された板状の圧電素子が用いられ、振動体２を圧電セラ
ミックスで構成すれば、検出手段３ａ，３ｂとしては電
極が用いられる。
【００２２】２つの検出手段３ａ，３ｂは、それぞれ、
接続手段としての配線パターン７ａ，７ｂを介して増幅
手段としてのバッファアンプ４ａ，４ｂの入力と接続さ
れる。また、配線パターン７ａ，７ｂは、それぞれ、負
荷抵抗ＲＬ を経て基準電位Ｖｒｅｆ に接続される。バ
ッファアンプ４ａの出力は加算手段としての加算回路５
と差動回路６に入力され、同様に、バッファアンプ４ｂ
の出力は加算回路５と差動回路６に入力される。そし
て、加算回路５の出力信号は駆動回路（図示せず）へ帰
還され、差動回路６の出力信号は角速度検出信号として
次段の検出信号処理回路（図示せず）へ出力される。
接続手段としての配線パターン７ａ，７ｂを介して増幅
手段としてのバッファアンプ４ａ，４ｂの入力と接続さ
れる。また、配線パターン７ａ，７ｂは、それぞれ、負
荷抵抗ＲＬ を経て基準電位Ｖｒｅｆ に接続される。バ
ッファアンプ４ａの出力は加算手段としての加算回路５
と差動回路６に入力され、同様に、バッファアンプ４ｂ
の出力は加算回路５と差動回路６に入力される。そし
て、加算回路５の出力信号は駆動回路（図示せず）へ帰
還され、差動回路６の出力信号は角速度検出信号として
次段の検出信号処理回路（図示せず）へ出力される。
【００２３】この回路構成においては、発明が解決しよ
うとする課題でも述べたとおり、振動子１に接続される
配線パターン７ａ，７ｂと基準電位Ｖｒｅｆ 間にスト
レー容量が発生するため、ドリブンシールド回路技術を
備える構成となっている。それを以下に説明する。
うとする課題でも述べたとおり、振動子１に接続される
配線パターン７ａ，７ｂと基準電位Ｖｒｅｆ 間にスト
レー容量が発生するため、ドリブンシールド回路技術を
備える構成となっている。それを以下に説明する。
【００２４】ドリブンシールドとは、高入力インピーダ
ンスを持つオペアンプ等の増幅器の入力安定性を高める
ために、ガード電極として採用される技術であり、増幅
器の入力部と入力部周辺の基準電位との間に発生するス
トレー容量やリーク電流を防止する回路技術である。
ンスを持つオペアンプ等の増幅器の入力安定性を高める
ために、ガード電極として採用される技術であり、増幅
器の入力部と入力部周辺の基準電位との間に発生するス
トレー容量やリーク電流を防止する回路技術である。
【００２５】図１に示すように、本発明の振動ジャイロ
の回路構成では、ドリブンシールドの駆動信号源とし
て、２つの検出手段３ａ，３ｂの加算信号である加算回
路５の出力を用い、加算回路５の出力段とバッファアン
プ４ａ，４ｂの入力段との間にドリブンシールド１０が
接続され、破線で囲まれるバッファアンプの入力段４
ａ，４ｂがシールドされる構成となっている。
の回路構成では、ドリブンシールドの駆動信号源とし
て、２つの検出手段３ａ，３ｂの加算信号である加算回
路５の出力を用い、加算回路５の出力段とバッファアン
プ４ａ，４ｂの入力段との間にドリブンシールド１０が
接続され、破線で囲まれるバッファアンプの入力段４
ａ，４ｂがシールドされる構成となっている。
【００２６】なお、この加算回路５は、単に２つの検出
手段３ａ，３ｂの出力信号の和をとるだけではなく、１
／２の増幅率を有することにより、２つの検出手段３
ａ，３ｂからそれぞれ出力される出力信号の振幅とほぼ
同じ振幅を有する加算信号を出力する回路となってい
る。
手段３ａ，３ｂの出力信号の和をとるだけではなく、１
／２の増幅率を有することにより、２つの検出手段３
ａ，３ｂからそれぞれ出力される出力信号の振幅とほぼ
同じ振幅を有する加算信号を出力する回路となってい
る。
【００２７】このような回路構成とすることにより、加
算回路５の出力段１ヶ所の信号をドリブンシールドの駆
動源として、２つのバッファアンプ４ａ，４ｂの入力段
となる２つの配線パターン７ａ，７ｂについてドリブン
シールドすることが可能となり、回路の簡略化が達成さ
れる。
算回路５の出力段１ヶ所の信号をドリブンシールドの駆
動源として、２つのバッファアンプ４ａ，４ｂの入力段
となる２つの配線パターン７ａ，７ｂについてドリブン
シールドすることが可能となり、回路の簡略化が達成さ
れる。
【００２８】次に、本発明の第２の実施の形態に係る振
動ジャイロの回路構成説明図を図２に示す。図１に示す
第１の実施の形態に係る振動ジャイロの回路構成説明図
と同一の構成箇所については同一番号を付し、その説明
を省略する。
動ジャイロの回路構成説明図を図２に示す。図１に示す
第１の実施の形態に係る振動ジャイロの回路構成説明図
と同一の構成箇所については同一番号を付し、その説明
を省略する。
【００２９】図２に示す回路では、ドリブンシールドの
駆動源が、個々のバッファアンプ４ａ，４ｂの出力段と
なり、これらの出力段からそれぞれ対応する個々のバッ
ファアンプ４ａ，４ｂの入力段に２つのドリブンシール
ド１０，１０が接続される構成となっている。
駆動源が、個々のバッファアンプ４ａ，４ｂの出力段と
なり、これらの出力段からそれぞれ対応する個々のバッ
ファアンプ４ａ，４ｂの入力段に２つのドリブンシール
ド１０，１０が接続される構成となっている。
【００３０】このように構成することにより、第１の実
施の形態と比較して、ドリブンシールドの駆動源が２ヶ
所になる分、回路が複雑になるが、ストレー容量を抑制
する効果は、第１の実施の形態と同等の効果が得られ
る。
施の形態と比較して、ドリブンシールドの駆動源が２ヶ
所になる分、回路が複雑になるが、ストレー容量を抑制
する効果は、第１の実施の形態と同等の効果が得られ
る。
【００３１】なお、本発明に係る振動ジャイロは前記実
施の形態に限定するものでなく、たとえば、ドリブンシ
ールド１０の回路構成も、前記実施の形態に示した構成
に特に限定されるものではない。
施の形態に限定するものでなく、たとえば、ドリブンシ
ールド１０の回路構成も、前記実施の形態に示した構成
に特に限定されるものではない。
【００３２】さらに、検出手段が２つ以上備えられる多
軸方向角速度検出用の振動ジャイロにおいては、複数の
検出手段に対応してドリブンシールドが構成され、特
に、加算回路の出力をドリブンシールドの駆動源にする
場合は、加算回路の増幅率は、１／（加算回路が加算す
る信号の数）として構成されればよい。
軸方向角速度検出用の振動ジャイロにおいては、複数の
検出手段に対応してドリブンシールドが構成され、特
に、加算回路の出力をドリブンシールドの駆動源にする
場合は、加算回路の増幅率は、１／（加算回路が加算す
る信号の数）として構成されればよい。
【００３３】
【発明の効果】以上のように、本発明による振動ジャイ
ロでは、ストレー容量はほぼゼロとなるように抑えられ
るため、ストレー容量に起因する諸問題が解消される。
ロでは、ストレー容量はほぼゼロとなるように抑えられ
るため、ストレー容量に起因する諸問題が解消される。
【００３４】このため、回路設計において、ストレー容
量差の発生を考慮した回路のパターニングや構造設計が
不要となり、設計の自由度が向上し、振動ジャイロの小
型化も可能となる。
量差の発生を考慮した回路のパターニングや構造設計が
不要となり、設計の自由度が向上し、振動ジャイロの小
型化も可能となる。
【００３５】また、周囲環境の変化が発生しても、スト
レー容量差の変化が発生せず、よっって、振動子の出力
信号の変化も振動子固有の特性による変化のみとなり、
振動ジャイロ出力信号の環境による影響が小さくなると
ともに、振動子固有の特性による変化であることから、
他の回路での補正も容易となり、より安定した信頼性の
高い振動ジャイロの出力信号が得られる。
レー容量差の変化が発生せず、よっって、振動子の出力
信号の変化も振動子固有の特性による変化のみとなり、
振動ジャイロ出力信号の環境による影響が小さくなると
ともに、振動子固有の特性による変化であることから、
他の回路での補正も容易となり、より安定した信頼性の
高い振動ジャイロの出力信号が得られる。
【００３６】さらに、加算手段からの出力を駆動源とし
てドリブンシールドする構成とすると、個々の増幅手段
から出力することが不要となり、これにより、回路をＩ
Ｃ化した場合にピンの数を減らすことが可能となり、ま
た、各々のドリブンシールド回路の回路パターンが同電
位であることから、パターン設計の自由度が向上し、一
層の小型化と設計コストの低減が達成される。
てドリブンシールドする構成とすると、個々の増幅手段
から出力することが不要となり、これにより、回路をＩ
Ｃ化した場合にピンの数を減らすことが可能となり、ま
た、各々のドリブンシールド回路の回路パターンが同電
位であることから、パターン設計の自由度が向上し、一
層の小型化と設計コストの低減が達成される。
【図１】本発明の第１の実施の形態に係る振動ジャイロ
の回路構成説明図である。
の回路構成説明図である。
【図２】本発明の第２の実施の形態に係る振動ジャイロ
の回路構成説明図である。
の回路構成説明図である。
【図３】従来の振動ジャイロの回路構成説明図である。
１ 振動子 ２ 振動体 ３ａ，３ｂ 検出手段 ４ａ，４ｂ バッファアンプ ５ 加算回路 ６ 差動回路 ７ａ，７ｂ 配線パターン １０ ドリブンシールド
Claims (5)
- 【請求項１】 複数の検出手段を有する振動子、前記複
数の検出手段で検出される複数の検出信号がそれぞれ入
力される複数の増幅手段、を備え、前記検出手段と前記
増幅手段とを接続する接続手段が、前記増幅手段の出力
によりドリブンシールドされることを特徴とする、振動
ジャイロ。 - 【請求項２】 前記検出手段は、圧電効果により発生す
る信号を検出信号として検出し出力することを特徴とす
る請求項１に記載の振動ジャイロ。 - 【請求項３】 複数の検出手段を有する振動子、前記複
数の検出手段で出力される複数の検出信号がそれぞれ入
力される複数の増幅手段、前記複数の増幅手段から出力
される増幅信号が加算される加算手段、を備え、前記検
出手段と前記増幅手段とを接続する接続手段が、前記加
算手段から出力される加算信号によりドリブンシールド
されることを特徴とする、振動ジャイロ。 - 【請求項４】 前記加算手段は、加算した信号を、１／
（加算した信号の数）の増幅率で増幅して出力すること
を特徴とする、請求項３に記載の振動ジャイロ。 - 【請求項５】 前記検出手段は、圧電効果により発生す
る信号を検出信号として検出し出力することを特徴とす
る請求項３または４に記載の振動ジャイロ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26582299A JP3425717B2 (ja) | 1999-09-20 | 1999-09-20 | 振動ジャイロ |
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