JP3352405B2 - 露光方法及びそれを用いたデバイス製造方法並びに半導体デバイス - Google Patents
露光方法及びそれを用いたデバイス製造方法並びに半導体デバイスInfo
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、露光方法に関し、
特に、投影露光などの通常露光に代表される第１の露光
方式と、第１の露光方式よりも解像度の高い第２の露光
方式とを用いて複数種のパターンを重ね焼きし、第２の
露光方式に対応する最小線幅を有するパターン（以下、
目標パターンという）を形成する露光方法に関する。本
発明は、ＩＣやＬＳＩ等の半導体チップ、磁気ヘッド等
の検出素子、マイクロマシン、およびＣＣＤ等の撮像素
子といったチップ状デバイスの製造に適用することがで
きる。
特に、投影露光などの通常露光に代表される第１の露光
方式と、第１の露光方式よりも解像度の高い第２の露光
方式とを用いて複数種のパターンを重ね焼きし、第２の
露光方式に対応する最小線幅を有するパターン（以下、
目標パターンという）を形成する露光方法に関する。本
発明は、ＩＣやＬＳＩ等の半導体チップ、磁気ヘッド等
の検出素子、マイクロマシン、およびＣＣＤ等の撮像素
子といったチップ状デバイスの製造に適用することがで
きる。
【０００２】
【従来の技術】ＩＣやＬＳＩおよび液晶パネル等のデバ
イスをフォトリソグラフィ技術を用いて製造する際用い
られる投影露光装置は、現在、エキシマレーザを光源と
するものが主流となっている。しかしながら、このエキ
シマレーザを光源とする投影露光装置をそのまま使用し
たのでは、線幅０．１５μｍ以下の微細パターンを形成
することは困難である。
イスをフォトリソグラフィ技術を用いて製造する際用い
られる投影露光装置は、現在、エキシマレーザを光源と
するものが主流となっている。しかしながら、このエキ
シマレーザを光源とする投影露光装置をそのまま使用し
たのでは、線幅０．１５μｍ以下の微細パターンを形成
することは困難である。
【０００３】解像度を上げるには、理論上では、投影光
学系のＮＡ（開口数）を大きくしたり、露光光の波長を
小さくすれば良いのであるが、現実には、ＮＡを大きく
したり、露光光の波長を小さくすることは容易ではな
い。すなわち、投影光学系の焦点深度はＮＡの自乗に反
比例し、波長λに比例するため、特に投影光学系のＮＡ
を大きくすると焦点深度が小さくなり、焦点合わせが困
難になって生産性が低下する。また、殆どの硝材の透過
率は、遠紫外領域では極端に低く、例えば、λ＝２４８
ｎｍ（ＫｒＦエキシマレーザ）で用いられる熔融石英で
さえ、λ＝１９３ｎｍ以下では殆ど０まで低下する。現
在、通常露光による線幅０．１５μｍ以下の微細パター
ンに対応する露光波長λ＝１５０ｎｍ以下の領域で実用
可能な硝材は実現していない。
学系のＮＡ（開口数）を大きくしたり、露光光の波長を
小さくすれば良いのであるが、現実には、ＮＡを大きく
したり、露光光の波長を小さくすることは容易ではな
い。すなわち、投影光学系の焦点深度はＮＡの自乗に反
比例し、波長λに比例するため、特に投影光学系のＮＡ
を大きくすると焦点深度が小さくなり、焦点合わせが困
難になって生産性が低下する。また、殆どの硝材の透過
率は、遠紫外領域では極端に低く、例えば、λ＝２４８
ｎｍ（ＫｒＦエキシマレーザ）で用いられる熔融石英で
さえ、λ＝１９３ｎｍ以下では殆ど０まで低下する。現
在、通常露光による線幅０．１５μｍ以下の微細パター
ンに対応する露光波長λ＝１５０ｎｍ以下の領域で実用
可能な硝材は実現していない。
【０００４】そこで、被露光基板に対して、２光束干渉
露光と通常の露光との二重露光を行ない、かつその時に
被露光基板に多値的な露光量分布を与えることによっ
て、より高解像度の露光を行なう方法が本出願人により
特願平９−３０４２３２号「露光方法及び露光装置」
（以下、先願という）として出願されている。この先願
の実施例では２光束干渉露光は線幅０．１μｍＬ＆Ｓ
（ラインアンドスペース）の位相シフトマスクを用いて
所謂コヒーレント照明で微細線パターンを露光し、その
後、最小線幅０．１μｍの実素子パターンに対応する形
状で光透過率が部分的に異なるパターンを形成されたマ
スクを用いて通常の露光（例えば部分コヒーレント照明
による露光）を行なっている。この先願の方法によれ
ば、露光波長λが２４８ｎｍ（ＫｒＦエキシマレー
ザ）、投影光学系の像側ＮＡが０．６の投影露光装置を
前記通常露光に用いて、最小線幅０．１０μｍのパター
ンを形成することができる。
露光と通常の露光との二重露光を行ない、かつその時に
被露光基板に多値的な露光量分布を与えることによっ
て、より高解像度の露光を行なう方法が本出願人により
特願平９−３０４２３２号「露光方法及び露光装置」
（以下、先願という）として出願されている。この先願
の実施例では２光束干渉露光は線幅０．１μｍＬ＆Ｓ
（ラインアンドスペース）の位相シフトマスクを用いて
所謂コヒーレント照明で微細線パターンを露光し、その
後、最小線幅０．１μｍの実素子パターンに対応する形
状で光透過率が部分的に異なるパターンを形成されたマ
スクを用いて通常の露光（例えば部分コヒーレント照明
による露光）を行なっている。この先願の方法によれ
ば、露光波長λが２４８ｎｍ（ＫｒＦエキシマレー
ザ）、投影光学系の像側ＮＡが０．６の投影露光装置を
前記通常露光に用いて、最小線幅０．１０μｍのパター
ンを形成することができる。
【０００５】また、微細パターンを露光する他の方法と
して、プローブを用いて感光体に描画露光する、いわゆ
るプローブ露光方式が知られている。プローブとして
は、近接場光、レーザビーム、電子ビーム、トンネル電
流を利用したＳＴＭ、原子間力を利用したＡＦＭなどを
用いることができる。しかしながら、露光面積の全体を
プローブ露光すると、スループットが低いという問題が
ある。そこで、目標パターンのうち通常露光で対応でき
る部分は通常露光により感光体の露光閾値を越える光量
で感光させ、解像度が不足する部分はそれぞれ単独では
感光体の露光閾値に達しないが双方を合わせると感光体
の露光閾値を越える光量の通常露光とプローブ露光とで
重ね焼きすることにより、上記と同様の多値的な露光量
分布を与えることが、例えば、本出願人による特願平１
０−１３７４７６号「露光方法および露光装置」により
提案されている。
して、プローブを用いて感光体に描画露光する、いわゆ
るプローブ露光方式が知られている。プローブとして
は、近接場光、レーザビーム、電子ビーム、トンネル電
流を利用したＳＴＭ、原子間力を利用したＡＦＭなどを
用いることができる。しかしながら、露光面積の全体を
プローブ露光すると、スループットが低いという問題が
ある。そこで、目標パターンのうち通常露光で対応でき
る部分は通常露光により感光体の露光閾値を越える光量
で感光させ、解像度が不足する部分はそれぞれ単独では
感光体の露光閾値に達しないが双方を合わせると感光体
の露光閾値を越える光量の通常露光とプローブ露光とで
重ね焼きすることにより、上記と同様の多値的な露光量
分布を与えることが、例えば、本出願人による特願平１
０−１３７４７６号「露光方法および露光装置」により
提案されている。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
の多重露光を適用して半導体チップ等のデバイスをより
高精度に製造することを可能にする露光方法を提供する
ことにある。
の多重露光を適用して半導体チップ等のデバイスをより
高精度に製造することを可能にする露光方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、微細パターンと基板上に投影したときの
最小線幅が該微細パターンを前記基板上に投影したとき
の最小線幅より広いマスクパターン（以下、ラフパター
ンという）とを前記基板上に重ね焼きして前記微細パタ
ーンの最小線幅に相当する最小線幅を有する目標パター
ンを前記基板上に形成するための露光方法（以下、二重
露光または多重露光という）において、前記目標パター
ンは前記最小線幅を有する第１のパターン部と前記最小
線幅より大きな線幅を有する第２のパターン部とを有
し、前記マスクパターンが、所定の透過率を有する第１
の透過領域と、該第１の透過領域より高い透過率を有す
る第２の透過領域とを有しており、前記第１のパターン
部は前記微細パターンと前記マスクパターンの第１の透
過領域により形成され、前記第２のパターン部は前記マ
スクパターンの前記第２の透過領域により形成され、前
記微細パターンは、前記基板上に形成される１つのチッ
プ領域内でチップ内デバイスが形成されるチップ内デバ
イス形成領域全面を含むような大きさの領域に露光され
ることを特徴とする。
め本発明では、微細パターンと基板上に投影したときの
最小線幅が該微細パターンを前記基板上に投影したとき
の最小線幅より広いマスクパターン（以下、ラフパター
ンという）とを前記基板上に重ね焼きして前記微細パタ
ーンの最小線幅に相当する最小線幅を有する目標パター
ンを前記基板上に形成するための露光方法（以下、二重
露光または多重露光という）において、前記目標パター
ンは前記最小線幅を有する第１のパターン部と前記最小
線幅より大きな線幅を有する第２のパターン部とを有
し、前記マスクパターンが、所定の透過率を有する第１
の透過領域と、該第１の透過領域より高い透過率を有す
る第２の透過領域とを有しており、前記第１のパターン
部は前記微細パターンと前記マスクパターンの第１の透
過領域により形成され、前記第２のパターン部は前記マ
スクパターンの前記第２の透過領域により形成され、前
記微細パターンは、前記基板上に形成される１つのチッ
プ領域内でチップ内デバイスが形成されるチップ内デバ
イス形成領域全面を含むような大きさの領域に露光され
ることを特徴とする。
【０００８】ここで、チップ内デバイス形成領域とは、
ＭＯＳトランジスタ、バイポーラトランジスタおよびダ
イオードなどの能動素子、抵抗素子および容量素子など
の受動素子、ならびに前記能動素子および受動素子をそ
れぞれ電気的に接続するための接続領域の全てまたはい
ずれかを含む領域である。
ＭＯＳトランジスタ、バイポーラトランジスタおよびダ
イオードなどの能動素子、抵抗素子および容量素子など
の受動素子、ならびに前記能動素子および受動素子をそ
れぞれ電気的に接続するための接続領域の全てまたはい
ずれかを含む領域である。
【０００９】前記微細パターンは前記微細パターン露光
領域の全面を一括で露光することが好ましい。例えばス
テップアンドリピート型の露光装置やステップアンドス
キャン型の露光装置を用いる場合、前記微細パターンを
１枚のマスク上に形成し、１回の露光動作により前記微
細パターン露光領域全面分の微細パターンを露光する。
前記微細パターンとしてはストライプ状や市松模様状の
ものなどを用いることができる。また、周期的なパター
ンの他、微細パターンが等ピッチで配列していない非周
期パターンも用いることができる。前記微細パターン露
光領域内の微細パターンは、全面同一種類であっても、
一部向きやパターン形状が異なっていても良い。微細パ
ターン露光領域内の一部に微細パターンを設けない空白
部が存在しても良い。さらに、前記微細パターンは互い
に異なる３つ以上のパターンを有していても良い。
領域の全面を一括で露光することが好ましい。例えばス
テップアンドリピート型の露光装置やステップアンドス
キャン型の露光装置を用いる場合、前記微細パターンを
１枚のマスク上に形成し、１回の露光動作により前記微
細パターン露光領域全面分の微細パターンを露光する。
前記微細パターンとしてはストライプ状や市松模様状の
ものなどを用いることができる。また、周期的なパター
ンの他、微細パターンが等ピッチで配列していない非周
期パターンも用いることができる。前記微細パターン露
光領域内の微細パターンは、全面同一種類であっても、
一部向きやパターン形状が異なっていても良い。微細パ
ターン露光領域内の一部に微細パターンを設けない空白
部が存在しても良い。さらに、前記微細パターンは互い
に異なる３つ以上のパターンを有していても良い。
【００１０】微細パターンがストライプ状の周期パター
ンである場合、前記チップ内デバイス形成領域は前記微
細パターン露光領域より前記周期パターンのパターン１
本分以上内側になるように設定することが好ましい。ま
た、前記周期パターンのパターン幅が０．１５μｍ以下
で、本数が３本以上の場合には該周期パターンの配列方
向に関して前記チップ内デバイス形成領域は前記微細パ
ターン露光領域より該周期パターンのパターン２本分以
上、そして前記周期パターンのパターン幅が０．１２μ
ｍ以下で、本数が３本以上の場合には該周期パターンの
配列方向に関して前記チップ内デバイス形成領域は前記
微細パターン露光領域より前記周期パターンのパターン
４本分以上内側になるように設定することがさらに好ま
しい。また、前記周期パターンの長さ方向に関しては前
記チップ内デバイス形成領域を前記微細パターン露光領
域よりパターン線幅の６倍以上内側になるように設定す
ることが好ましい。
ンである場合、前記チップ内デバイス形成領域は前記微
細パターン露光領域より前記周期パターンのパターン１
本分以上内側になるように設定することが好ましい。ま
た、前記周期パターンのパターン幅が０．１５μｍ以下
で、本数が３本以上の場合には該周期パターンの配列方
向に関して前記チップ内デバイス形成領域は前記微細パ
ターン露光領域より該周期パターンのパターン２本分以
上、そして前記周期パターンのパターン幅が０．１２μ
ｍ以下で、本数が３本以上の場合には該周期パターンの
配列方向に関して前記チップ内デバイス形成領域は前記
微細パターン露光領域より前記周期パターンのパターン
４本分以上内側になるように設定することがさらに好ま
しい。また、前記周期パターンの長さ方向に関しては前
記チップ内デバイス形成領域を前記微細パターン露光領
域よりパターン線幅の６倍以上内側になるように設定す
ることが好ましい。
【００１１】
【作用】二重露光する際、微細パターンはできるだけ均
一であることが望ましい。本発明によれば、微細パター
ン露光領域をチップ内デバイス形成領域より大きくする
ことで、微細パターンの端のエッジ効果や、近接効果、
マイクロローディング効果の影響を受けない部分、すな
わち微細パターンの形状的に均一な部分をチップ内デバ
イス形成領域で使うことが可能となる。また、微細パタ
ーン露光領域の全面を一括で露光した場合には、露光量
の面から、広い範囲での露光量分布制御、およびレジス
ト露光後の状態（酸の拡散など）を均一にすることがで
きる。特に、化学増幅レジストでは露光後現像までの時
間が線幅（ＣＤ）に大きく影響するが、これを均一にす
ることができる。
一であることが望ましい。本発明によれば、微細パター
ン露光領域をチップ内デバイス形成領域より大きくする
ことで、微細パターンの端のエッジ効果や、近接効果、
マイクロローディング効果の影響を受けない部分、すな
わち微細パターンの形状的に均一な部分をチップ内デバ
イス形成領域で使うことが可能となる。また、微細パタ
ーン露光領域の全面を一括で露光した場合には、露光量
の面から、広い範囲での露光量分布制御、およびレジス
ト露光後の状態（酸の拡散など）を均一にすることがで
きる。特に、化学増幅レジストでは露光後現像までの時
間が線幅（ＣＤ）に大きく影響するが、これを均一にす
ることができる。
【００１２】このように、本発明によればチップ内デバ
イス形成領域の微細パターンを均一化することができ、
目標パターンの再現性を上げ、半導体チップ等のデバイ
スを高精度に製造することができる。
イス形成領域の微細パターンを均一化することができ、
目標パターンの再現性を上げ、半導体チップ等のデバイ
スを高精度に製造することができる。
【００１３】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。第１の実施例 半導体チップはチップ外部と信号の送受信を行なうため
に、チップ外周部にパッド部を設けている。その例を図
１に示す。同図において、１０１は基板となる半導体ウ
エハ上に形成された半導体チップ、１０２は半導体チッ
プ内の外周部に設けられたパッド部である。同図に示し
たように、なるべく多くの情報を送受信するために、チ
ップの外周４辺すべてにパッド部を設ける場合がある。
る。第１の実施例 半導体チップはチップ外部と信号の送受信を行なうため
に、チップ外周部にパッド部を設けている。その例を図
１に示す。同図において、１０１は基板となる半導体ウ
エハ上に形成された半導体チップ、１０２は半導体チッ
プ内の外周部に設けられたパッド部である。同図に示し
たように、なるべく多くの情報を送受信するために、チ
ップの外周４辺すべてにパッド部を設ける場合がある。
【００１４】例えばロジック集積回路の場合、このよう
な半導体チップの出力パッド部にはチップ外部の大きな
負荷を駆動するためにインバータ回路（信号反転回路）
を一段または多段に接続したバッファ回路が各パッドご
とに設けられている。また入力パッド部にも内部の回路
を駆動するためのバッファ回路が設けられている。
な半導体チップの出力パッド部にはチップ外部の大きな
負荷を駆動するためにインバータ回路（信号反転回路）
を一段または多段に接続したバッファ回路が各パッドご
とに設けられている。また入力パッド部にも内部の回路
を駆動するためのバッファ回路が設けられている。
【００１５】図２に示したのが出力バッファ回路を有す
る出力パッド部の例である。説明を簡略化するために、
１段のインバータバッファ回路を有する場合を例にとっ
て説明する。同図において、１０はＰ型ＭＯＳトランジ
スタ、１はＰ型ＭＯＳトランジスタ１０のソース領域、
２はＰ型ＭＯＳトランジスタ１０のドレイン領域、２０
はＮ型ＭＯＳトランジスタ、３はＮ型ＭＯＳトランジス
タ２０のソース領域、４はＮ型ＭＯＳトランジスタ２０
のドレイン領域、５はＰ型、Ｎ型ＭＯＳトランジスタ１
０、２０に共通に用いられるゲート電極である。６は各
ソースおよびドレイン領域１〜４と配線層（配線部８、
電源配線９およびグラウンド配線１１）とを接続するコ
ンタクト部、７は半導体チップと外部とを接続するため
のパッド部である。ドレイン領域２、４はコンタクト部
６を介して配線部８に接続し、配線部８はパッド部７に
接続している。Ｐ型ＭＯＳトランジスタ１０のソース領
域１はコンタクト部６を介して電源配線９に接続してい
る。Ｎ型ＭＯＳトランジスタ２０のソース領域３はコン
タクト部６を介してグラウンド配線１１に接続してい
る。ソースおよびドレイン領域１〜４はシリコン基板表
面のシリコン活性化層に形成されており、配線層は、前
記シリコン活性化層上に形成された不図示の絶縁層上に
形成されている。ゲート電極５は、前記絶縁層上にポリ
シリコン層、ポリサイド層、またはそれらの積層で形成
されている。以上のような構成により、Ｐ型ＭＯＳトラ
ンジスタ１０とＮ型ＭＯＳトランジスタ２０でＣＭＯＳ
インバータが形成され、図示を省略した内部回路からゲ
ート配線部１２を介してゲート電極５に伝えられた信号
に応じてパッド部７にはその反転信号が出力される。
る出力パッド部の例である。説明を簡略化するために、
１段のインバータバッファ回路を有する場合を例にとっ
て説明する。同図において、１０はＰ型ＭＯＳトランジ
スタ、１はＰ型ＭＯＳトランジスタ１０のソース領域、
２はＰ型ＭＯＳトランジスタ１０のドレイン領域、２０
はＮ型ＭＯＳトランジスタ、３はＮ型ＭＯＳトランジス
タ２０のソース領域、４はＮ型ＭＯＳトランジスタ２０
のドレイン領域、５はＰ型、Ｎ型ＭＯＳトランジスタ１
０、２０に共通に用いられるゲート電極である。６は各
ソースおよびドレイン領域１〜４と配線層（配線部８、
電源配線９およびグラウンド配線１１）とを接続するコ
ンタクト部、７は半導体チップと外部とを接続するため
のパッド部である。ドレイン領域２、４はコンタクト部
６を介して配線部８に接続し、配線部８はパッド部７に
接続している。Ｐ型ＭＯＳトランジスタ１０のソース領
域１はコンタクト部６を介して電源配線９に接続してい
る。Ｎ型ＭＯＳトランジスタ２０のソース領域３はコン
タクト部６を介してグラウンド配線１１に接続してい
る。ソースおよびドレイン領域１〜４はシリコン基板表
面のシリコン活性化層に形成されており、配線層は、前
記シリコン活性化層上に形成された不図示の絶縁層上に
形成されている。ゲート電極５は、前記絶縁層上にポリ
シリコン層、ポリサイド層、またはそれらの積層で形成
されている。以上のような構成により、Ｐ型ＭＯＳトラ
ンジスタ１０とＮ型ＭＯＳトランジスタ２０でＣＭＯＳ
インバータが形成され、図示を省略した内部回路からゲ
ート配線部１２を介してゲート電極５に伝えられた信号
に応じてパッド部７にはその反転信号が出力される。
【００１６】また、図３に示したのが入力バッファ回路
を有する入力パッド部の例である。同図において図２と
同一部材は同一番号を付記してある。同図のような構成
で、パッド部７に外部から信号が印加されるとその信号
がゲート配線部１２を介してゲート電極５に伝えられ不
図示の内部回路にはＣＭＯＳインバータで反転された信
号が伝えられる。
を有する入力パッド部の例である。同図において図２と
同一部材は同一番号を付記してある。同図のような構成
で、パッド部７に外部から信号が印加されるとその信号
がゲート配線部１２を介してゲート電極５に伝えられ不
図示の内部回路にはＣＭＯＳインバータで反転された信
号が伝えられる。
【００１７】図４は微細線パターンと基板となる半導体
ウエハ上で（または半導体ウエハ上に露光された際に）
最小線幅が該微細線パターンの線幅より広いラフパター
ンとをウエハ上に重ね焼きして前記微細線パターンの線
幅に相当する最小線幅を有する目標パターンをウエハ上
に生成するための多重露光法により、半導体ウエハ上の
半導体チップ内の出力バッファ回路および入力バッファ
回路に簡便なプロセスで微細なＭＯＳトランジスタを形
成して用いるときの微細線パターン（ストライプ状の微
細パターン）の半導体ウエハ上でのパターン形状を示し
たものである。同図において、図１と同一部材は同一番
号を付記してある。４０１は微細線（周期）パターンで
ある。この微細線パターン４０１と重なるように例えば
ゲート層形成用のラフパターンを作成して二重露光する
ことにより、微細なゲート長を有するＭＯＳトランジス
タを容易に形成することができる。本実施例の場合、微
細線パターン４０１の形成領域は入出力バッファ回路を
含み、半導体チップ１０１内のチップ内デバイス形成領
域４０４より僅かに大きくなるように全面形成（露光）
されている。
ウエハ上で（または半導体ウエハ上に露光された際に）
最小線幅が該微細線パターンの線幅より広いラフパター
ンとをウエハ上に重ね焼きして前記微細線パターンの線
幅に相当する最小線幅を有する目標パターンをウエハ上
に生成するための多重露光法により、半導体ウエハ上の
半導体チップ内の出力バッファ回路および入力バッファ
回路に簡便なプロセスで微細なＭＯＳトランジスタを形
成して用いるときの微細線パターン（ストライプ状の微
細パターン）の半導体ウエハ上でのパターン形状を示し
たものである。同図において、図１と同一部材は同一番
号を付記してある。４０１は微細線（周期）パターンで
ある。この微細線パターン４０１と重なるように例えば
ゲート層形成用のラフパターンを作成して二重露光する
ことにより、微細なゲート長を有するＭＯＳトランジス
タを容易に形成することができる。本実施例の場合、微
細線パターン４０１の形成領域は入出力バッファ回路を
含み、半導体チップ１０１内のチップ内デバイス形成領
域４０４より僅かに大きくなるように全面形成（露光）
されている。
【００１８】ここで、チップ内デバイス形成領域とは、
ＭＯＳトランジスタ、バイポーラトランジスタおよびダ
イオードなどの能動素子、抵抗素子および容量素子など
の受動素子ならびに前記能動素子および受動素子をそれ
ぞれ電気的に接続するための接続領域の全てまたはいず
れかを含む領域、すなわち図１の例に照らして説明すれ
ば、半導体チップ１０１の中で、内部回路、周辺回路お
よびそれぞれを接続する接続領域を含む領域である。ま
た、このような周辺回路を示した図２および図３でいう
と、Ｐ型ＭＯＳトランジスタ１０、Ｎ型ＭＯＳトランジ
スタ２０、ＭＯＳトランジスタ１０、２０と配線８、
９、１１を接続するコンタクト部６、図３のＭＯＳトラ
ンジスタ１０、２０のゲート５とパッド部７を接続する
不図示のコンタクト部を含む領域である。なお、チップ
内デバイス形成領域はパッド部１０２の配置に制限され
るものではなく、パッド部と半導体チップの外周の間の
領域にチップ内デバイス形成領域を設けてもなんら問題
はない。また、パッド部の配置はチップ外周部近傍に制
限されるものではなく、チップ中央部近傍に設けられて
も良い。
ＭＯＳトランジスタ、バイポーラトランジスタおよびダ
イオードなどの能動素子、抵抗素子および容量素子など
の受動素子ならびに前記能動素子および受動素子をそれ
ぞれ電気的に接続するための接続領域の全てまたはいず
れかを含む領域、すなわち図１の例に照らして説明すれ
ば、半導体チップ１０１の中で、内部回路、周辺回路お
よびそれぞれを接続する接続領域を含む領域である。ま
た、このような周辺回路を示した図２および図３でいう
と、Ｐ型ＭＯＳトランジスタ１０、Ｎ型ＭＯＳトランジ
スタ２０、ＭＯＳトランジスタ１０、２０と配線８、
９、１１を接続するコンタクト部６、図３のＭＯＳトラ
ンジスタ１０、２０のゲート５とパッド部７を接続する
不図示のコンタクト部を含む領域である。なお、チップ
内デバイス形成領域はパッド部１０２の配置に制限され
るものではなく、パッド部と半導体チップの外周の間の
領域にチップ内デバイス形成領域を設けてもなんら問題
はない。また、パッド部の配置はチップ外周部近傍に制
限されるものではなく、チップ中央部近傍に設けられて
も良い。
【００１９】微細線パターンは、エッジ効果や、近接効
果およびマイクロローディング効果の影響を受けて、配
列方向や長さ方向の両端で露光量や解像度が低下する
が、本実施例によれば、微細線（周期）パターン４０１
の形成領域を入出力バッファ回路となるチップ１０１内
のチップ内デバイス形成領域より僅かに大きくなるよう
に全面露光するようにしたため、露光量や解像度の低い
微細線パターン端部がチップ内デバイス形成領域の外部
に位置することとなる。したがって、チップ内デバイス
形成領域では、微細パターンの形状的に均一な部分のみ
を使うことが可能となり、チップ１０１内の内部回路部
分だけでなく入出力バッファ回路部分をも高精度に形成
することができる。
果およびマイクロローディング効果の影響を受けて、配
列方向や長さ方向の両端で露光量や解像度が低下する
が、本実施例によれば、微細線（周期）パターン４０１
の形成領域を入出力バッファ回路となるチップ１０１内
のチップ内デバイス形成領域より僅かに大きくなるよう
に全面露光するようにしたため、露光量や解像度の低い
微細線パターン端部がチップ内デバイス形成領域の外部
に位置することとなる。したがって、チップ内デバイス
形成領域では、微細パターンの形状的に均一な部分のみ
を使うことが可能となり、チップ１０１内の内部回路部
分だけでなく入出力バッファ回路部分をも高精度に形成
することができる。
【００２０】図５および図６は、微細周期パターン領域
と所望のパターン（５本バー）領域の領域設定の違いを
示したものである。図５は微細周期パターン領域を所望
のパターンと同じ領域までとした場合の二重露光の強度
分布、図６は所望のパターンが良好に作成可能なように
微細周期パターン領域を拡大した場合の二重露光の強度
分布を示す。図５および図６において、上段がレベンソ
ン型位相シフトマスクによる微細周期パターンの露光量
分布、中段がラフパターンによる露光量分布、下段が二
重露光による露光量分布である。横方向にデフォーカス
を変化させた時の状況を示す。各図には露光量分布と５
本バーの位置が示してある。
と所望のパターン（５本バー）領域の領域設定の違いを
示したものである。図５は微細周期パターン領域を所望
のパターンと同じ領域までとした場合の二重露光の強度
分布、図６は所望のパターンが良好に作成可能なように
微細周期パターン領域を拡大した場合の二重露光の強度
分布を示す。図５および図６において、上段がレベンソ
ン型位相シフトマスクによる微細周期パターンの露光量
分布、中段がラフパターンによる露光量分布、下段が二
重露光による露光量分布である。横方向にデフォーカス
を変化させた時の状況を示す。各図には露光量分布と５
本バーの位置が示してある。
【００２１】図５では、特にデフォーカスが発生した場
合、微細周期パターンの両端でのライン形状が乱れ、二
重露光による露光量分布も、両端のパターンと中央のパ
ターンの差が大きい。これに対し、図６のように、所望
のパターン領域よりも両側に４本分多く微細パターンを
設定した場合は、デフォーカスが発生しても、二重露光
後両端のパターンと中央のパターンとで露光量分布の差
は少なくなっており、露光裕度が改善されていることが
分かる。
合、微細周期パターンの両端でのライン形状が乱れ、二
重露光による露光量分布も、両端のパターンと中央のパ
ターンの差が大きい。これに対し、図６のように、所望
のパターン領域よりも両側に４本分多く微細パターンを
設定した場合は、デフォーカスが発生しても、二重露光
後両端のパターンと中央のパターンとで露光量分布の差
は少なくなっており、露光裕度が改善されていることが
分かる。
【００２２】デフォーカス０．４μｍを例にこの点をさ
らに詳しく説明する。図７に解像可能な露光量の幅を示
す。所望のパターン領域が微細周期パターン領域と同じ
場合は、図７（ａ）に示すように、５本バーは解像され
ても、１本ごとの線幅が変わってしまう。これに対し、
微細周期パターン領域を拡大した場合は、図７（ｂ）の
ように、５本バーはそれぞれ所望の線幅に解像でき、そ
の所望の線幅に解像できる露光量にも幅を持つことがで
きる。
らに詳しく説明する。図７に解像可能な露光量の幅を示
す。所望のパターン領域が微細周期パターン領域と同じ
場合は、図７（ａ）に示すように、５本バーは解像され
ても、１本ごとの線幅が変わってしまう。これに対し、
微細周期パターン領域を拡大した場合は、図７（ｂ）の
ように、５本バーはそれぞれ所望の線幅に解像でき、そ
の所望の線幅に解像できる露光量にも幅を持つことがで
きる。
【００２３】図５〜図７は、前記微細周期パターンおよ
び５本バーの線幅および間隔を０．１２μｍとして、光
源がＫｒＦエキシマレーザ（λ＝２４８ｎｍ）で、投影
光学系の像側ＮＡが０．６の投影露光装置を用いて通常
露光を行なった場合のものである。表１は、通常露光に
上記の投影露光装置を用いて、前記線幅および間隔を
０．１２μｍ、０．１３μｍおよび０．１５μｍに設定
した場合、ならびに所望のパターン（目標パターン）の
バーの本数を孤立パターン（１本）、３本および５本に
した場合について微細周期パターンの好ましい拡大量
（パターン本数）をまとめたものである。表１におい
て、パターン本数は、抜きパターン（パターン部光透過
型）ではガラスパターンの本数、残しパターン（パター
ン部遮光型）ではＣｒパターンの本数で表わしている。
び５本バーの線幅および間隔を０．１２μｍとして、光
源がＫｒＦエキシマレーザ（λ＝２４８ｎｍ）で、投影
光学系の像側ＮＡが０．６の投影露光装置を用いて通常
露光を行なった場合のものである。表１は、通常露光に
上記の投影露光装置を用いて、前記線幅および間隔を
０．１２μｍ、０．１３μｍおよび０．１５μｍに設定
した場合、ならびに所望のパターン（目標パターン）の
バーの本数を孤立パターン（１本）、３本および５本に
した場合について微細周期パターンの好ましい拡大量
（パターン本数）をまとめたものである。表１におい
て、パターン本数は、抜きパターン（パターン部光透過
型）ではガラスパターンの本数、残しパターン（パター
ン部遮光型）ではＣｒパターンの本数で表わしている。
【００２４】
【表１】
【００２５】以上のように、微細周期パターンの線幅が
０．１２μｍの場合、微細周期パターン領域を、所望の
パターン領域よりも微細周期パターン４本分以上拡大す
ることが二重露光では有効である。
０．１２μｍの場合、微細周期パターン領域を、所望の
パターン領域よりも微細周期パターン４本分以上拡大す
ることが二重露光では有効である。
【００２６】また、パターンの長手方向について、微細
周期パターン領域をどの位拡大すれば良いかを検討し
た。図８は微細周期パターンの長さ増加分（長さ方向の
拡大分）と二重露光により形成されるパターンの長さを
グラフ化したものである。微細周期パターンの最小線幅
をｗとし、幅ｗ、長さ１４ｗの所望パターン（バーパタ
ーン）を二重露光して形成されるバーパターンの長さを
％で示している。微細周期パターンの長手方向が所望パ
ターンと同じ場合は二重露光の結果形成されるバーパタ
ーンの長さは所望パターンより１４％程度短縮される。
微細周期パターンを長手方向に拡大するにつれ、短縮量
は減少し、最小線幅の６個分でほぼ飽和することが分か
る。そこで、長手方向には最小線幅の６個分（最小線幅
０．１２μｍでは０．７２μｍ）以上、微細周期パター
ン領域を拡大することが好ましい。すなわち、微細周期
パターン露光領域は、それぞれの端部で、所望のパター
ン領域（デバイス形成領域）より周期方向に４本分以
上、長手方向には最小線幅の６個分以上拡大することが
好ましい。
周期パターン領域をどの位拡大すれば良いかを検討し
た。図８は微細周期パターンの長さ増加分（長さ方向の
拡大分）と二重露光により形成されるパターンの長さを
グラフ化したものである。微細周期パターンの最小線幅
をｗとし、幅ｗ、長さ１４ｗの所望パターン（バーパタ
ーン）を二重露光して形成されるバーパターンの長さを
％で示している。微細周期パターンの長手方向が所望パ
ターンと同じ場合は二重露光の結果形成されるバーパタ
ーンの長さは所望パターンより１４％程度短縮される。
微細周期パターンを長手方向に拡大するにつれ、短縮量
は減少し、最小線幅の６個分でほぼ飽和することが分か
る。そこで、長手方向には最小線幅の６個分（最小線幅
０．１２μｍでは０．７２μｍ）以上、微細周期パター
ン領域を拡大することが好ましい。すなわち、微細周期
パターン露光領域は、それぞれの端部で、所望のパター
ン領域（デバイス形成領域）より周期方向に４本分以
上、長手方向には最小線幅の６個分以上拡大することが
好ましい。
【００２７】第２の実施例 図４に示したように微細線パターンとして一種類のパタ
ーンで全てのゲートパターンを形成した場合、領域４０
２のパッド部は図２または３のような配置で形成できる
が、領域４０３のパッド部は図９に示したようにパッド
に対してバッファ回路の向きが９０度異なってしまう。
そのため、バッファ回路に接続する電源配線９の長さが
パッド列により異なりその直列抵抗値の違いにより各バ
ッファ回路で動作速度が異なってしまう。
ーンで全てのゲートパターンを形成した場合、領域４０
２のパッド部は図２または３のような配置で形成できる
が、領域４０３のパッド部は図９に示したようにパッド
に対してバッファ回路の向きが９０度異なってしまう。
そのため、バッファ回路に接続する電源配線９の長さが
パッド列により異なりその直列抵抗値の違いにより各バ
ッファ回路で動作速度が異なってしまう。
【００２８】また、パッドの周囲には図２、３、９に示
したように電源配線およびグラウンド配線１１が敷設さ
れているが、インバータのサイズが大きかったりインバ
ータを多段に接続した場合などバッファ回路領域の一辺
がパッドサイズより大きくなる場合があり、その場合バ
ッファ回路の向きによりこの配線間の領域に効率良く配
置することができなくなりチップサイズが増大する。
したように電源配線およびグラウンド配線１１が敷設さ
れているが、インバータのサイズが大きかったりインバ
ータを多段に接続した場合などバッファ回路領域の一辺
がパッドサイズより大きくなる場合があり、その場合バ
ッファ回路の向きによりこの配線間の領域に効率良く配
置することができなくなりチップサイズが増大する。
【００２９】図１０は本発明の第２の実施例に係る半導
体チップのパッド部の構成を示す。本実施例は、微細線
パターンと最小線幅が該微細線パターンの線幅より広い
ラフパターンとを重ね焼きして前記微細線パターンの線
幅に相当する最小線幅を有する目標パターンを生成する
ための多重露光法において、前記複数の微細線パターン
が少なくとも異なる二つの角度を有する例を示すもので
あり、上記第１の実施例をさらに改良したものである。
体チップのパッド部の構成を示す。本実施例は、微細線
パターンと最小線幅が該微細線パターンの線幅より広い
ラフパターンとを重ね焼きして前記微細線パターンの線
幅に相当する最小線幅を有する目標パターンを生成する
ための多重露光法において、前記複数の微細線パターン
が少なくとも異なる二つの角度を有する例を示すもので
あり、上記第１の実施例をさらに改良したものである。
【００３０】図１０において図１と同一部材は同一番号
を付加してある。図１０において６０１は第１の微細線
パターン群である。６０２は第２の微細線パターン群で
あり、第１の微細線パターン群６０１と直角をなしてい
る。図１０の微細線パターンを用いてバッファ回路のゲ
ートを形成した場合、パッド部と各バッファ回路との相
対的な位置関係は半導体チップの各辺においていずれも
同一に形成することが可能となる。図１０のチップの右
上部を拡大した図を図１１に示す。同図に示したように
パッドの配置に応じて微細線パターンの向きを変えてＭ
ＯＳトランジスタの向きも変えることで、動作特性の均
一な多数のバッファ回路を高集積度に配置形成すること
ができる。
を付加してある。図１０において６０１は第１の微細線
パターン群である。６０２は第２の微細線パターン群で
あり、第１の微細線パターン群６０１と直角をなしてい
る。図１０の微細線パターンを用いてバッファ回路のゲ
ートを形成した場合、パッド部と各バッファ回路との相
対的な位置関係は半導体チップの各辺においていずれも
同一に形成することが可能となる。図１０のチップの右
上部を拡大した図を図１１に示す。同図に示したように
パッドの配置に応じて微細線パターンの向きを変えてＭ
ＯＳトランジスタの向きも変えることで、動作特性の均
一な多数のバッファ回路を高集積度に配置形成すること
ができる。
【００３１】第３の実施例 本発明はパッド部に限るものではなく、半導体チップ内
部のトランジスタ配置に関しても応用できるものであ
る。図１２〜図１４は、半導体チップ内部にも微細パタ
ーンを配置した例を示す。微細パターンは、図１２に示
すように、微細パターン露光領域の全面に形成すること
ができる。また、図１４に示すように、微細パターン露
光領域の内部の一部を除いて形成することもできる。図
１４において、１８０１は微細線パターン中抜き領域で
ある。さらに、図１２〜図１４に示すように、互いに配
列方向の異なる複数の微細線パターン群を形成しても良
い。図１２〜図１４において、第１の微細線パターン１
６０１、１７０１と第２の微細線パターン１６０２、１
７０２とは配列方向が直交している。
部のトランジスタ配置に関しても応用できるものであ
る。図１２〜図１４は、半導体チップ内部にも微細パタ
ーンを配置した例を示す。微細パターンは、図１２に示
すように、微細パターン露光領域の全面に形成すること
ができる。また、図１４に示すように、微細パターン露
光領域の内部の一部を除いて形成することもできる。図
１４において、１８０１は微細線パターン中抜き領域で
ある。さらに、図１２〜図１４に示すように、互いに配
列方向の異なる複数の微細線パターン群を形成しても良
い。図１２〜図１４において、第１の微細線パターン１
６０１、１７０１と第２の微細線パターン１６０２、１
７０２とは配列方向が直交している。
【００３２】第４の実施例 図１５は半導体ウエハ（基板）上に一つのデバイスとし
て形成されるマトリクス型光電変換装置に上記第２の実
施例の考えを適用した例を示す。図１５において、８０
１はマトリクス状に光電変換素子が配列された光電変換
素子領域、８０２は垂直走査回路、８０３は水平走査回
路、８０４は水平読み出し回路部、８０５は出力アンプ
である。
て形成されるマトリクス型光電変換装置に上記第２の実
施例の考えを適用した例を示す。図１５において、８０
１はマトリクス状に光電変換素子が配列された光電変換
素子領域、８０２は垂直走査回路、８０３は水平走査回
路、８０４は水平読み出し回路部、８０５は出力アンプ
である。
【００３３】光電変換素子で発生させられた電荷は各光
電変換素子から垂直走査回路８０２で選択された順に電
荷の状態をそのままもしくは各光電変換素子ごとに設け
られた増幅素子で増幅された後に水平読み出し回路部８
０４に読み出される。その後水平走査回路８０３により
選択された順に出力アンプ８０５を経由して順次読み出
される。
電変換素子から垂直走査回路８０２で選択された順に電
荷の状態をそのままもしくは各光電変換素子ごとに設け
られた増幅素子で増幅された後に水平読み出し回路部８
０４に読み出される。その後水平走査回路８０３により
選択された順に出力アンプ８０５を経由して順次読み出
される。
【００３４】ここで、垂直走査回路８０２は図１５にお
いて縦方向に順次選択していくものであり、ＣＭＯＳイ
ンバータと転送スイッチを組み合わせた方式やＮもしく
はＰ型ＭＯＳトランジスタと容量素子を組み合わせた方
式が一般に知られている。それに対して水平走査回路８
０３は回路方式は垂直走査回路８０２と同様なものであ
るがその走査方向が垂直走査回路８０２と９０度異なる
方向であるため、回路８０２と８０３をそれぞれ構成す
るＭＯＳトランジスタは互いに９０度向きが異なってい
ることが集積度が高く効率の良い配置をするために必要
である。
いて縦方向に順次選択していくものであり、ＣＭＯＳイ
ンバータと転送スイッチを組み合わせた方式やＮもしく
はＰ型ＭＯＳトランジスタと容量素子を組み合わせた方
式が一般に知られている。それに対して水平走査回路８
０３は回路方式は垂直走査回路８０２と同様なものであ
るがその走査方向が垂直走査回路８０２と９０度異なる
方向であるため、回路８０２と８０３をそれぞれ構成す
るＭＯＳトランジスタは互いに９０度向きが異なってい
ることが集積度が高く効率の良い配置をするために必要
である。
【００３５】図１６は本実施例の回路を実現するための
微細線パターン形状を示した図である。同図において９
０１は第１の微細線パターン群である。９０２は第２の
微細線パターン群であり第１の微細線パターン群９０１
と９０度向きが異なっている。第１の微細線パターン群
９０１を用いて垂直走査回路８０２を構成するＭＯＳト
ランジスタのゲート部を作成し、第２の微細線パターン
群９０２を用いて水平走査回路８０３を構成するＭＯＳ
トランジスタのゲート部を作成することで、効率良く各
回路を配置することが可能となる。
微細線パターン形状を示した図である。同図において９
０１は第１の微細線パターン群である。９０２は第２の
微細線パターン群であり第１の微細線パターン群９０１
と９０度向きが異なっている。第１の微細線パターン群
９０１を用いて垂直走査回路８０２を構成するＭＯＳト
ランジスタのゲート部を作成し、第２の微細線パターン
群９０２を用いて水平走査回路８０３を構成するＭＯＳ
トランジスタのゲート部を作成することで、効率良く各
回路を配置することが可能となる。
【００３６】同様なマトリクス駆動を行なう回路とし
て、液晶表示装置があるがこの場合にも同様な効果が得
られることはいうまでもない。また、順次走査回路の代
わりにデコーダ回路を用いる場合もあるがこの場合にも
同様な効果が得られることはいうまでもない。さらに、
ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの各メモリ
においても同様の効果が得られることはいうまでもな
い。また、半導体デバイスだけでなくマイクロマシン等
の機械的なデバイスの製造にも適用可能である。
て、液晶表示装置があるがこの場合にも同様な効果が得
られることはいうまでもない。また、順次走査回路の代
わりにデコーダ回路を用いる場合もあるがこの場合にも
同様な効果が得られることはいうまでもない。さらに、
ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの各メモリ
においても同様の効果が得られることはいうまでもな
い。また、半導体デバイスだけでなくマイクロマシン等
の機械的なデバイスの製造にも適用可能である。
【００３７】また、上記例では、微細線パターンを紙面
左右（０°）と紙面上下（９０°）の向きに配置する例
を述べているが、本発明はこれに限るものではなく、そ
れ以外の角度でも良い。また、形成したい回路構成に応
じて３種類以上の互いに向きの異なる微細線パターンを
用いても良い。
左右（０°）と紙面上下（９０°）の向きに配置する例
を述べているが、本発明はこれに限るものではなく、そ
れ以外の角度でも良い。また、形成したい回路構成に応
じて３種類以上の互いに向きの異なる微細線パターンを
用いても良い。
【００３８】第５の実施例（デバイス構造製造の実施
例） 図１７から図２５は、多重露光方式を用いて本発明に係
るチップ内デバイス構造を製造する工程の説明図であ
る。図１７はシリコン活性領域を作成する工程を示した
ものである。図１７（ａ）に示したマスクパターンを通
常の、例えば露光波長λが２４８ｎｍ（ＫｒＦエキシマ
レーザ）、投影光学系の像側ＮＡが０．６の投影露光装
置を用いて露光し、シリコン活性領域に相当する部分を
残したフォトレジストパターンを半導体ウエハ上に形成
する。そのパターンの外側に、例えば選択酸化法（ＬＯ
ＣＯＳ）を用いてシリコン酸化膜領域を形成してこれを
素子分離領域とすることで、シリコン活性領域を作成す
ることができる。図１７（ｂ）はその平面図であり、図
１７（ｃ）は図１７（ｂ）のＡ−Ａ′断面図である。図
１７（ａ）〜（ｃ）において１００１は作成されたシリ
コン活性領域、１００２は電気的絶縁層からなる素子分
離領域である。
例） 図１７から図２５は、多重露光方式を用いて本発明に係
るチップ内デバイス構造を製造する工程の説明図であ
る。図１７はシリコン活性領域を作成する工程を示した
ものである。図１７（ａ）に示したマスクパターンを通
常の、例えば露光波長λが２４８ｎｍ（ＫｒＦエキシマ
レーザ）、投影光学系の像側ＮＡが０．６の投影露光装
置を用いて露光し、シリコン活性領域に相当する部分を
残したフォトレジストパターンを半導体ウエハ上に形成
する。そのパターンの外側に、例えば選択酸化法（ＬＯ
ＣＯＳ）を用いてシリコン酸化膜領域を形成してこれを
素子分離領域とすることで、シリコン活性領域を作成す
ることができる。図１７（ｂ）はその平面図であり、図
１７（ｃ）は図１７（ｂ）のＡ−Ａ′断面図である。図
１７（ａ）〜（ｃ）において１００１は作成されたシリ
コン活性領域、１００２は電気的絶縁層からなる素子分
離領域である。
【００３９】図１８（ａ）（ｂ）および図１９（ａ）は
ゲート領域を形成するための二重露光方式の原理を示
す。図１８（ａ）は線幅および間隔が半導体ウエハ上に
露光された状態でＬのレベンソンパターン、図１８
（ｂ）はラフパターンである。ラフパターンは透過率１
のパターン領域１１０１と、透過率２のパターン領域１
１０２とからなり、各パターン領域の最小線幅および間
隔が半導体ウエハ上に露光された状態で２Ｌ以上に設定
されている。これらのレベンソンパターンとラフパター
ンそれぞれ上述の２光束干渉露光方式および通常露光方
式により図１９（ａ）に示すように重ね焼きし、その
際、各パターンが焼き付けられるフォトレジストの露光
しきい値Ｅthと各パターンおよびパターン領域による露
光量とを適切な関係に設定することにより、図１９
（ｂ）のパターン１１０３に示すような最小線幅が半導
体ウエハ上に露光された状態でＬのゲートに対応するフ
ォトレジストパターン（目標パターン）を形成すること
ができる。なお、ここに示した透過率１、２は便宜的な
もので、物理的な意味はなく説明を簡単にするために用
いているものである。
ゲート領域を形成するための二重露光方式の原理を示
す。図１８（ａ）は線幅および間隔が半導体ウエハ上に
露光された状態でＬのレベンソンパターン、図１８
（ｂ）はラフパターンである。ラフパターンは透過率１
のパターン領域１１０１と、透過率２のパターン領域１
１０２とからなり、各パターン領域の最小線幅および間
隔が半導体ウエハ上に露光された状態で２Ｌ以上に設定
されている。これらのレベンソンパターンとラフパター
ンそれぞれ上述の２光束干渉露光方式および通常露光方
式により図１９（ａ）に示すように重ね焼きし、その
際、各パターンが焼き付けられるフォトレジストの露光
しきい値Ｅthと各パターンおよびパターン領域による露
光量とを適切な関係に設定することにより、図１９
（ｂ）のパターン１１０３に示すような最小線幅が半導
体ウエハ上に露光された状態でＬのゲートに対応するフ
ォトレジストパターン（目標パターン）を形成すること
ができる。なお、ここに示した透過率１、２は便宜的な
もので、物理的な意味はなく説明を簡単にするために用
いているものである。
【００４０】図１７（ｂ）（ｃ）に示すシリコン活性領
域１００１の上にシリコンの熱酸化によりゲート絶縁膜
を形成し、その後例えばＣＶＤ（Chemical Vapor Depos
ition)法などによりポリシリコン層を形成する。このポ
リシリコン層を前述の二重露光方式を用いて作成したフ
ォトレジストパターンに応じてエッチングしてパターニ
ングすることで、最小線幅Ｌのゲートパターンを形成す
ることができる。図１９（ｂ）はその平面図であり、図
１９（ｃ）は図１９（ｂ）のＡ−Ａ′断面図である。図
１９において１１０３はポリシリコン等よりなるゲート
領域、１１０４はゲート絶縁膜、１１０５はゲート領域
１１０３形成後にイオン注入法により不純物注入を行な
って作成されたＭＯＳトランジスタのソース、ドレイン
領域である。
域１００１の上にシリコンの熱酸化によりゲート絶縁膜
を形成し、その後例えばＣＶＤ（Chemical Vapor Depos
ition)法などによりポリシリコン層を形成する。このポ
リシリコン層を前述の二重露光方式を用いて作成したフ
ォトレジストパターンに応じてエッチングしてパターニ
ングすることで、最小線幅Ｌのゲートパターンを形成す
ることができる。図１９（ｂ）はその平面図であり、図
１９（ｃ）は図１９（ｂ）のＡ−Ａ′断面図である。図
１９において１１０３はポリシリコン等よりなるゲート
領域、１１０４はゲート絶縁膜、１１０５はゲート領域
１１０３形成後にイオン注入法により不純物注入を行な
って作成されたＭＯＳトランジスタのソース、ドレイン
領域である。
【００４１】次に、前記実施例における二重露光の原理
を図２０〜２２を用いてさらに詳しく説明する。二重露
光においては、通常の露光感度設定とは異なり、図２０
および図２１に示す通り、周期パターン露光（レベンソ
ンパターン露光、２光束干渉露光等）での最大露光量を
ｌとした時、感光基板のレジストの露光しきい値Ｅthを
１よりも大きく設定する。この感光基板は周期パターン
露光のみ行なった露光パターン（露光量分布）を現像し
た場合は露光量が不足するので、多少の膜厚変動はある
ものの現像によって膜厚が０となる部分は生じず、エッ
チングによってリソグラフィーパターンは形成されな
い。これは即ち周期パターンの消失と見做すことができ
る。なお、ここではネガ型のフォトレジストを用いた場
合の例を用いて二重露光の説明を行なうが、二重露光は
ポジ型のフォトレジストの場合でも実施できる。図２０
（ａ）および図２１（ａ）はリソグラフィーパターンを
示し（何もできない）、図２０（ｂ）および図２１
（ｂ）は露光量分布と露光しきい値の関係を示す。な
お、図２０（ｂ）および図２１（ｂ）に記載のＥ1 は周
期パターン露光における露光量を、Ｅ2 は通常の投影露
光における露光量を表わしている。
を図２０〜２２を用いてさらに詳しく説明する。二重露
光においては、通常の露光感度設定とは異なり、図２０
および図２１に示す通り、周期パターン露光（レベンソ
ンパターン露光、２光束干渉露光等）での最大露光量を
ｌとした時、感光基板のレジストの露光しきい値Ｅthを
１よりも大きく設定する。この感光基板は周期パターン
露光のみ行なった露光パターン（露光量分布）を現像し
た場合は露光量が不足するので、多少の膜厚変動はある
ものの現像によって膜厚が０となる部分は生じず、エッ
チングによってリソグラフィーパターンは形成されな
い。これは即ち周期パターンの消失と見做すことができ
る。なお、ここではネガ型のフォトレジストを用いた場
合の例を用いて二重露光の説明を行なうが、二重露光は
ポジ型のフォトレジストの場合でも実施できる。図２０
（ａ）および図２１（ａ）はリソグラフィーパターンを
示し（何もできない）、図２０（ｂ）および図２１
（ｂ）は露光量分布と露光しきい値の関係を示す。な
お、図２０（ｂ）および図２１（ｂ）に記載のＥ1 は周
期パターン露光における露光量を、Ｅ2 は通常の投影露
光における露光量を表わしている。
【００４２】この二重露光の特徴は、周期パターン露光
のみでは一見消失する高解像度の露光パターンを通常の
投影露光による露光装置の分解能以下の大きさのパター
ンを含む任意の形状の露光パターンと融合して所望の領
域のみ選択的にレジストの露光しきい値以上露光し、最
終的に所望のリソグラフィーパターンを形成できるとこ
ろにある。
のみでは一見消失する高解像度の露光パターンを通常の
投影露光による露光装置の分解能以下の大きさのパター
ンを含む任意の形状の露光パターンと融合して所望の領
域のみ選択的にレジストの露光しきい値以上露光し、最
終的に所望のリソグラフィーパターンを形成できるとこ
ろにある。
【００４３】図２２（ａ）は通常の投影露光による露光
パターンであり、この実施形態では、通常の投影露光の
解像度は周期パターン露光のための２光束干渉露光の約
半分としている為、ここでは投影露光による露光パター
ンの線幅が２光束干渉露光による露光パターンの線幅の
約２倍として図示してある。
パターンであり、この実施形態では、通常の投影露光の
解像度は周期パターン露光のための２光束干渉露光の約
半分としている為、ここでは投影露光による露光パター
ンの線幅が２光束干渉露光による露光パターンの線幅の
約２倍として図示してある。
【００４４】図２２（ａ）の露光パターンを作る投影露
光を、２光束干渉露光の後に、現像工程なしで、同一レ
ジストの同一領域に重ねて行なったとすると、このレジ
ストの合計の露光量分布は図２２（ｂ）の下部のグラフ
のようになる。なお、ここでは２光束干渉露光の露光量
Ｅ１と投影露光の露光量Ｅ２の比が１：１、レジストの
露光しきい値Ｅthが露光量Ｅ１（＝１）と露光量Ｅ１と
投影露光の露光量Ｅ２の和（＝２）の間に設定されてい
るため、図２２（ｂ）の上部に示したリソグラフィーパ
ターンが形成される。図２２（ｂ）の上部に示す孤立線
パターンは、解像度が２光束干渉露光のものでありかつ
単純な周期的パターンもない。したがって通常の投影露
光で実現できる解像度以上の高解像度のパターンが半導
体ウエハ上で得られたことになる。
光を、２光束干渉露光の後に、現像工程なしで、同一レ
ジストの同一領域に重ねて行なったとすると、このレジ
ストの合計の露光量分布は図２２（ｂ）の下部のグラフ
のようになる。なお、ここでは２光束干渉露光の露光量
Ｅ１と投影露光の露光量Ｅ２の比が１：１、レジストの
露光しきい値Ｅthが露光量Ｅ１（＝１）と露光量Ｅ１と
投影露光の露光量Ｅ２の和（＝２）の間に設定されてい
るため、図２２（ｂ）の上部に示したリソグラフィーパ
ターンが形成される。図２２（ｂ）の上部に示す孤立線
パターンは、解像度が２光束干渉露光のものでありかつ
単純な周期的パターンもない。したがって通常の投影露
光で実現できる解像度以上の高解像度のパターンが半導
体ウエハ上で得られたことになる。
【００４５】多重露光方式は上記以外にもいくつかある
が、他の方式の一例について説明する。図２３はラフパ
ターンマスクとして通常露光では解像できない微細パタ
ーンのボケ像を重ねる二重露光方式のラフパターンマス
ク配置を示す。このマスクは所望の最小線幅が半導体ウ
エハ上に露光された状態でＬのゲートそのもののパター
ンを配置している。このマスクを用いて通常露光する
と、線幅が２Ｌ以上の領域は解像するが、微小線幅の領
域はぼけた露光量分布をレジスト上に形成することにな
る。
が、他の方式の一例について説明する。図２３はラフパ
ターンマスクとして通常露光では解像できない微細パタ
ーンのボケ像を重ねる二重露光方式のラフパターンマス
ク配置を示す。このマスクは所望の最小線幅が半導体ウ
エハ上に露光された状態でＬのゲートそのもののパター
ンを配置している。このマスクを用いて通常露光する
と、線幅が２Ｌ以上の領域は解像するが、微小線幅の領
域はぼけた露光量分布をレジスト上に形成することにな
る。
【００４６】この部分Ｂ−Ｂ′の露光量分布について以
下、詳細に説明する。図２４（ａ）は通常の投影露光に
よる露光パターンを示し、図２４（ｂ）はその露光状態
を示す。この露光パターンは、露光装置の分解能以下の
微細なパターンであるため解像できずに被露光基板物体
上での強度分布はぼけて広がっている。ここで、露光パ
ターンは、通常の投影露光の解像度の約半分の線幅の微
細なパターンとしている。
下、詳細に説明する。図２４（ａ）は通常の投影露光に
よる露光パターンを示し、図２４（ｂ）はその露光状態
を示す。この露光パターンは、露光装置の分解能以下の
微細なパターンであるため解像できずに被露光基板物体
上での強度分布はぼけて広がっている。ここで、露光パ
ターンは、通常の投影露光の解像度の約半分の線幅の微
細なパターンとしている。
【００４７】図２４（ｃ）の露光パターンを作る投影露
光を、図２０（ａ）の周期パターン露光の後に、現像工
程なしで、同一レジストの同一領域に重ねて行なったと
する。その際通常露光パターンの中心を周期パターンの
ピークと合致させておく。すると、このレジストの合計
の露光量分布は図２４（ｄ）のグラフのようになる。こ
こでは周期パターン露光の露光量Ｅ1 と投影露光の露光
量Ｅ2 の比が１：１、レジストの露光しきい値Ｅthが露
光量Ｅ1 （＝１）と露光量Ｅ1 および投影露光の露光量
Ｅ2 の和（＝２）との間に設定されているため、これを
現像すると、図２４（ｃ）に示したリソグラフィーパタ
ーンが半導体ウエハ上に形成される。図２４（ｃ）に示
す孤立線パターンは解像度が周期パターン露光のもので
あり、かつ単純な周期的パターン自体は現像されない。
したがって通常の投影露光で実現できる解像度以上の高
解像度のパターンが得られたことになる。なお、ここに
示した露光量１、２は便宜的なもので、物理的な意味は
なく説明を簡単にするために用いているものである。
光を、図２０（ａ）の周期パターン露光の後に、現像工
程なしで、同一レジストの同一領域に重ねて行なったと
する。その際通常露光パターンの中心を周期パターンの
ピークと合致させておく。すると、このレジストの合計
の露光量分布は図２４（ｄ）のグラフのようになる。こ
こでは周期パターン露光の露光量Ｅ1 と投影露光の露光
量Ｅ2 の比が１：１、レジストの露光しきい値Ｅthが露
光量Ｅ1 （＝１）と露光量Ｅ1 および投影露光の露光量
Ｅ2 の和（＝２）との間に設定されているため、これを
現像すると、図２４（ｃ）に示したリソグラフィーパタ
ーンが半導体ウエハ上に形成される。図２４（ｃ）に示
す孤立線パターンは解像度が周期パターン露光のもので
あり、かつ単純な周期的パターン自体は現像されない。
したがって通常の投影露光で実現できる解像度以上の高
解像度のパターンが得られたことになる。なお、ここに
示した露光量１、２は便宜的なもので、物理的な意味は
なく説明を簡単にするために用いているものである。
【００４８】図２５は、コンタクト領域を形成するため
の三重露光方式の原理を示す。まず、図２５（ａ）に示
す線幅および間隔がそれぞれ半導体ウエハ上に露光され
た状態でＬのストライプパターンからなるレベンソンパ
ターンを２光束干渉露光方式の露光装置によって露光量
１で焼き付け、次いでそのレベンソンパターンを９０度
回転した状態に露光量１で焼き付けると、被露光基板は
図２５（ｂ）に示す状態で半導体ウエハ上に露光され
る。図２５（ｂ）において、１２０１はレベンソンパタ
ーンを介して二回露光されたレベンソン二回露光領域、
１２０２はレベンソンパターンを介して一回露光された
レベンソン一回露光領域、１２０３はレベンソンパター
ン露光時には露光されなかったレベンソン非露光領域で
ある。レベンソン二回露光領域１２０１は露光量２で露
光されている。この露光量２は、被露光基板に塗布され
たフォトレジストの露光しきい値Ｅthよりも低い露光量
に設定されている。
の三重露光方式の原理を示す。まず、図２５（ａ）に示
す線幅および間隔がそれぞれ半導体ウエハ上に露光され
た状態でＬのストライプパターンからなるレベンソンパ
ターンを２光束干渉露光方式の露光装置によって露光量
１で焼き付け、次いでそのレベンソンパターンを９０度
回転した状態に露光量１で焼き付けると、被露光基板は
図２５（ｂ）に示す状態で半導体ウエハ上に露光され
る。図２５（ｂ）において、１２０１はレベンソンパタ
ーンを介して二回露光されたレベンソン二回露光領域、
１２０２はレベンソンパターンを介して一回露光された
レベンソン一回露光領域、１２０３はレベンソンパター
ン露光時には露光されなかったレベンソン非露光領域で
ある。レベンソン二回露光領域１２０１は露光量２で露
光されている。この露光量２は、被露光基板に塗布され
たフォトレジストの露光しきい値Ｅthよりも低い露光量
に設定されている。
【００４９】このように直交する二つのレベンソンパタ
ーンを露光した被露光基板上に、さらに図２６（ａ）に
示すラフマスクパターン１２０４を通常露光方式で露光
量１で露光する。その結果、レベンソン二回露光領域１
２０１とラフマスクパターン１２０４が重複露光された
部分のみが露光量３となっている。ここで前記フォトレ
ジストの露光しきい値Ｅthが露光量２と３の間に来るよ
うに各パターンの露光量を設定することにより、１辺が
Ｌの正方形フォトレジストパターンを形成することがで
きる。なお、ここに示した露光量１、２、３は便宜的な
もので、物理的な意味はなく説明を簡単にするために用
いているものである。
ーンを露光した被露光基板上に、さらに図２６（ａ）に
示すラフマスクパターン１２０４を通常露光方式で露光
量１で露光する。その結果、レベンソン二回露光領域１
２０１とラフマスクパターン１２０４が重複露光された
部分のみが露光量３となっている。ここで前記フォトレ
ジストの露光しきい値Ｅthが露光量２と３の間に来るよ
うに各パターンの露光量を設定することにより、１辺が
Ｌの正方形フォトレジストパターンを形成することがで
きる。なお、ここに示した露光量１、２、３は便宜的な
もので、物理的な意味はなく説明を簡単にするために用
いているものである。
【００５０】図１９（ｄ）に示したポリシリコンゲート
１１０３の上にＣＶＤ法などによりシリコン酸化膜など
からなる層間絶縁膜を堆積した後に、前述の三重露光方
式で作成したフォトレジストパターンに応じてこの層間
絶縁膜をエッチングしてコンタクトホール１２０５を形
成することができる。図２６（ｂ）はその平面図であ
り、図２６（ｃ）はそのＡ−Ａ′断面図である。図２６
において、１２０５はコンタクトホール、１２０６は層
間絶縁膜である。
１１０３の上にＣＶＤ法などによりシリコン酸化膜など
からなる層間絶縁膜を堆積した後に、前述の三重露光方
式で作成したフォトレジストパターンに応じてこの層間
絶縁膜をエッチングしてコンタクトホール１２０５を形
成することができる。図２６（ｂ）はその平面図であ
り、図２６（ｃ）はそのＡ−Ａ′断面図である。図２６
において、１２０５はコンタクトホール、１２０６は層
間絶縁膜である。
【００５１】図２７は配線領域を形成する工程を示した
ものである。図２７（ａ）に示したラフマスクパターン
を通常露光方式で露光し、フォトレジストパターンを形
成する。前述の層間絶縁膜１２０６およびコンタクトホ
ール１２０５の上に例えばスパッタ法などによりアルミ
ニウムなどの金属層を形成する。その後前記通常露光方
式で作成したフォトレジストパターンに応じて金属層を
エッチングすることで所望の配線パターンを形成する。
コンタクトホール１２０５に形成された金属層はシリコ
ン活性領域中のソース、ドレイン領域１１０５と電気的
に導通し、ＭＯＳトランジスタの電極を形成する。図２
７（ｂ）は平面図、図２７（ｃ）はそのＡ−Ａ′断面図
である。同図において、１３０１は金属配線層である。
ものである。図２７（ａ）に示したラフマスクパターン
を通常露光方式で露光し、フォトレジストパターンを形
成する。前述の層間絶縁膜１２０６およびコンタクトホ
ール１２０５の上に例えばスパッタ法などによりアルミ
ニウムなどの金属層を形成する。その後前記通常露光方
式で作成したフォトレジストパターンに応じて金属層を
エッチングすることで所望の配線パターンを形成する。
コンタクトホール１２０５に形成された金属層はシリコ
ン活性領域中のソース、ドレイン領域１１０５と電気的
に導通し、ＭＯＳトランジスタの電極を形成する。図２
７（ｂ）は平面図、図２７（ｃ）はそのＡ−Ａ′断面図
である。同図において、１３０１は金属配線層である。
【００５２】第６の実施例（デバイス生産方法の実施
例） 次に上記説明した露光方法を利用したデバイスの生産方
法の実施例を説明する。図２８は微小デバイス（ＩＣや
ＬＳＩ等の半導体チップ、液晶パネル、ＣＣＤ、薄膜磁
気ヘッド、マイクロマシン等）の製造のフローを示す。
ステップ１（回路設計）ではデバイスのパターン設計を
行なう。ステップ２（マスク製作）では設計したパター
ンを形成したマスクを製作する。一方、ステップ３（ウ
エハ製造）ではシリコンやガラス等の材料を用いてウエ
ハを製造する。ステップ４（ウエハプロセス）は前工程
と呼ばれ、上記用意したマスクとウエハを用いて、リソ
グラフィ技術によってウエハ上に実際の回路を形成す
る。次のステップ５（組み立て）は後工程と呼ばれ、ス
テップ４によって作製されたウエハを用いて半導体チッ
プ化する工程であり、アッセンブリ工程（ダイシング、
ボンディング）、パッケージング工程（チップ封入）等
の工程を含む。ステップ６（検査）ではステップ５で作
製された半導体デバイスの動作確認テスト、耐久性テス
ト等の検査を行なう。こうした工程を経て半導体デバイ
スが完成し、これが出荷（ステップ７）される。
例） 次に上記説明した露光方法を利用したデバイスの生産方
法の実施例を説明する。図２８は微小デバイス（ＩＣや
ＬＳＩ等の半導体チップ、液晶パネル、ＣＣＤ、薄膜磁
気ヘッド、マイクロマシン等）の製造のフローを示す。
ステップ１（回路設計）ではデバイスのパターン設計を
行なう。ステップ２（マスク製作）では設計したパター
ンを形成したマスクを製作する。一方、ステップ３（ウ
エハ製造）ではシリコンやガラス等の材料を用いてウエ
ハを製造する。ステップ４（ウエハプロセス）は前工程
と呼ばれ、上記用意したマスクとウエハを用いて、リソ
グラフィ技術によってウエハ上に実際の回路を形成す
る。次のステップ５（組み立て）は後工程と呼ばれ、ス
テップ４によって作製されたウエハを用いて半導体チッ
プ化する工程であり、アッセンブリ工程（ダイシング、
ボンディング）、パッケージング工程（チップ封入）等
の工程を含む。ステップ６（検査）ではステップ５で作
製された半導体デバイスの動作確認テスト、耐久性テス
ト等の検査を行なう。こうした工程を経て半導体デバイ
スが完成し、これが出荷（ステップ７）される。
【００５３】図２９は上記ウエハプロセスの詳細なフロ
ーを示す。ステップ１１（酸化）ではウエハの表面を酸
化させる。ステップ１２（ＣＶＤ）ではウエハ表面に絶
縁膜を形成する。ステップ１３（電極形成）ではウエハ
上に電極を蒸着によって形成する。ステップ１４（イオ
ン打込み）ではウエハにイオンを打ち込む。ステップ１
５（レジスト処理）ではウエハに感光剤を塗布する。ス
テップ１６（露光）では上記した多重露光や通常露光
等、最小線幅に応じた露光方法によって回路パターンを
ウエハに焼付露光する。ステップ１７（現像）では露光
したウエハを現像する。ステップ１８（エッチング）で
は現像したレジスト像以外の部分を削り取る。ステップ
１９（レジスト剥離）ではエッチングが済んで不要とな
ったレジストを取り除く。これらのステップを繰り返し
行なうことによって、ウエハ上に多重に回路パターンが
形成される。
ーを示す。ステップ１１（酸化）ではウエハの表面を酸
化させる。ステップ１２（ＣＶＤ）ではウエハ表面に絶
縁膜を形成する。ステップ１３（電極形成）ではウエハ
上に電極を蒸着によって形成する。ステップ１４（イオ
ン打込み）ではウエハにイオンを打ち込む。ステップ１
５（レジスト処理）ではウエハに感光剤を塗布する。ス
テップ１６（露光）では上記した多重露光や通常露光
等、最小線幅に応じた露光方法によって回路パターンを
ウエハに焼付露光する。ステップ１７（現像）では露光
したウエハを現像する。ステップ１８（エッチング）で
は現像したレジスト像以外の部分を削り取る。ステップ
１９（レジスト剥離）ではエッチングが済んで不要とな
ったレジストを取り除く。これらのステップを繰り返し
行なうことによって、ウエハ上に多重に回路パターンが
形成される。
【００５４】なお、本実施例では、ゲートパターンとコ
ンタクトホールの形成に多重露光を用いているが、これ
に限るものでなく、例えば微細な配線の形成に用いても
良い。
ンタクトホールの形成に多重露光を用いているが、これ
に限るものでなく、例えば微細な配線の形成に用いても
良い。
【００５５】本実施例の生産方法を用いれば、従来は製
造が難しかった高集積度のデバイスを低コストに製造す
ることができる。
造が難しかった高集積度のデバイスを低コストに製造す
ることができる。
【００５６】
【発明の効果】以上のように、本発明によれば、微細パ
ターン露光領域をチップ内デバイス形成領域を含むよう
に、チップ内デバイス形成領域より大きくしたため、微
細パターンの端のエッジ効果や、近接効果、マイクロロ
ーディング効果の影響を受けない微細パターンをチップ
内デバイス形成領域で使うことが可能となる。また、上
記微細パターン全部を１枚のマスク上に形成して１露光
動作で露光するようにすれば、広い範囲での露光量分布
制御およびレジスト露光後の状態（酸の拡散など）の均
一性を確保することができる。これにより、半導体チッ
プを高精度に製造することができる。特に、化学増幅レ
ジストでは露光後現像までの時間が線幅（ＣＤ）に大き
く影響するので、露光後現像までの時間の均一化は半導
体チップ等のデバイスの高精度化に大いに役立つ。
ターン露光領域をチップ内デバイス形成領域を含むよう
に、チップ内デバイス形成領域より大きくしたため、微
細パターンの端のエッジ効果や、近接効果、マイクロロ
ーディング効果の影響を受けない微細パターンをチップ
内デバイス形成領域で使うことが可能となる。また、上
記微細パターン全部を１枚のマスク上に形成して１露光
動作で露光するようにすれば、広い範囲での露光量分布
制御およびレジスト露光後の状態（酸の拡散など）の均
一性を確保することができる。これにより、半導体チッ
プを高精度に製造することができる。特に、化学増幅レ
ジストでは露光後現像までの時間が線幅（ＣＤ）に大き
く影響するので、露光後現像までの時間の均一化は半導
体チップ等のデバイスの高精度化に大いに役立つ。
【図１】 本発明の一実施例に係る半導体チップの構成
を示す図である。
を示す図である。
【図２】 図１の半導体チップにおける出力バッファ回
路の構成を示す図である。
路の構成を示す図である。
【図３】 図１の半導体チップにおける入力バッファ回
路の構成を示す図である。
路の構成を示す図である。
【図４】 図１の半導体チップ内の出力バッファ回路お
よび入力バッファ回路の微細パターンを形成するために
用いる微細線パターンの形状および配置を示す図であ
る。
よび入力バッファ回路の微細パターンを形成するために
用いる微細線パターンの形状および配置を示す図であ
る。
【図５】 微細線周期パターン領域と所望のパターン領
域とが同一である場合の露光状態を示す図である。
域とが同一である場合の露光状態を示す図である。
【図６】 微細線周期パターン領域を微細線パターンの
配列方向両側に微細線パターンの４本分ずつ所望のパタ
ーン領域より拡大した場合の露光状態を示す図である。
配列方向両側に微細線パターンの４本分ずつ所望のパタ
ーン領域より拡大した場合の露光状態を示す図である。
【図７】 図５および図６の二重露光により解像可能な
露光量の幅を示す図である。
露光量の幅を示す図である。
【図８】 微細線パターンを長手方向において所望のパ
ターン領域より延長した場合の長さ増加分と二重露光に
より形成されるパターンの長さとの関係を示すグラフで
ある。
ターン領域より延長した場合の長さ増加分と二重露光に
より形成されるパターンの長さとの関係を示すグラフで
ある。
【図９】 図１の半導体チップ内で出力バッファ回路の
角度が図３と９０度異なる場合の構成例を示す図であ
る。
角度が図３と９０度異なる場合の構成例を示す図であ
る。
【図１０】 本発明の第２の実施例に係る半導体チップ
のパッド部の構成を示す図である。
のパッド部の構成を示す図である。
【図１１】 図１０の半導体チップの右上部の拡大図で
ある。
ある。
【図１２】 半導体チップ内部にも微細パターンを配置
した例を示す図である。
した例を示す図である。
【図１３】 半導体チップ内部にも微細パターンを配置
した他の例を示す図である。
した他の例を示す図である。
【図１４】 半導体チップ内部にも微細パターンを配置
したが、空白部をも設けた例を示す図である。
したが、空白部をも設けた例を示す図である。
【図１５】 本発明の多重露光を適用して製造されるマ
トリクス型光電変換装置の構成を示す図である。
トリクス型光電変換装置の構成を示す図である。
【図１６】 図１５の装置におけるチップ内デバイスの
微細なパターンを形成するための微細線パターンの配置
状態を示す図である。
微細なパターンを形成するための微細線パターンの配置
状態を示す図である。
【図１７】 シリコン活性領域を作成する工程を示す図
である。
である。
【図１８】 二重露光方式の原理説明図である。
【図１９】 二重露光方式の原理説明図である。
【図２０】 微細線露光による露光パターンを示す模式
図である。
図である。
【図２１】 二重露光によるラフパターンなしの部分の
露光パターンを示す模式図である。
露光パターンを示す模式図である。
【図２２】 通常の投影露光による露光パターンを示す
模式図である。
模式図である。
【図２３】 ボケ像を重ねる二重露光に用いるマスクを
示す図である。
示す図である。
【図２４】 二重露光により形成される露光パターンを
示す模式図である。
示す模式図である。
【図２５】 コンタクト領域を形成するための三重露光
方式の原理を示す図である。
方式の原理を示す図である。
【図２６】 上記三重露光方式の原理を示す図である。
【図２７】 配線領域を形成する工程を示す説明図であ
る。
る。
【図２８】 微小デバイスの製造の流れを示す図であ
る。
る。
【図２９】 図２８におけるウエハプロセスの詳細な流
れを示す図である。
れを示す図である。
１，３：ソース領域、２，４：ドレイン領域、５：ゲー
ト電極、６：コンタクト部、７，１０２：パッド部、
８：配線部、９：電源配線、１０：Ｐ型ＭＯＳトランジ
スタ、１１：グラウンド配線、１２：ゲート配線部、２
０：Ｎ型ＭＯＳトランジスタ、１０１：半導体チップ、
１０２：パッド部、４０１：微細線（周期）パターン、
４０２，４０３：パッド部が形成される領域、４０４：
チップ内デバイス形成領域、６０１，９０１，１６０
１，１７０１：第１の微細線パターン群、６０２，９０
２，１６０２，１７０２：第２の微細線パターン群、８
０１：光電変換素子領域、８０２：垂直走査回路、８０
３：水平走査回路、８０４：水平読み出し回路部、８０
５：出力アンプ、１００１：シリコン活性領域、１００
２：素子分離領域、１１０１：透過率１のパターン領
域、１１０２：透過率２のパターン領域、１１０３：ゲ
ート領域、１１０４：ゲート絶縁膜、１１０５：ソース
またはドレイン領域、１２０１：レベンソン二回露光領
域、１２０２：レベンソン一回露光領域、１２０３：レ
ベンソン非露光領域、１２０４：ラフマスクパターン、
１２０５：コンタクトホール、１２０６：層間絶縁膜、
１８０１：微細線パターン中抜き領域。
ト電極、６：コンタクト部、７，１０２：パッド部、
８：配線部、９：電源配線、１０：Ｐ型ＭＯＳトランジ
スタ、１１：グラウンド配線、１２：ゲート配線部、２
０：Ｎ型ＭＯＳトランジスタ、１０１：半導体チップ、
１０２：パッド部、４０１：微細線（周期）パターン、
４０２，４０３：パッド部が形成される領域、４０４：
チップ内デバイス形成領域、６０１，９０１，１６０
１，１７０１：第１の微細線パターン群、６０２，９０
２，１６０２，１７０２：第２の微細線パターン群、８
０１：光電変換素子領域、８０２：垂直走査回路、８０
３：水平走査回路、８０４：水平読み出し回路部、８０
５：出力アンプ、１００１：シリコン活性領域、１００
２：素子分離領域、１１０１：透過率１のパターン領
域、１１０２：透過率２のパターン領域、１１０３：ゲ
ート領域、１１０４：ゲート絶縁膜、１１０５：ソース
またはドレイン領域、１２０１：レベンソン二回露光領
域、１２０２：レベンソン一回露光領域、１２０３：レ
ベンソン非露光領域、１２０４：ラフマスクパターン、
１２０５：コンタクトホール、１２０６：層間絶縁膜、
１８０１：微細線パターン中抜き領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 G03F 7/20 521
Claims (16)
- 【請求項１】 微細パターンと基板上に投影したときの
最小線幅が該微細パターンを前記基板上に投影したとき
の最小線幅より広いマスクパターンとを前記基板上に重
ね焼きして前記微細パターンの最小線幅に相当する最小
線幅を有する目標パターンを前記基板上に形成するため
の露光方法において、 前記目標パターンは前記最小線幅を有する第１のパター
ン部と前記最小線幅より大きな線幅を有する第２のパタ
ーン部とを有し、 前記マスクパターンが、所定の透過率を有する第１の透
過領域と、該第１の透過領域より高い透過率を有する第
２の透過領域とを有しており、 前記第１のパターン部は前記微細パターンと前記マスク
パターンの第１の透過領域により形成され、前記第２の
パターン部は前記マスクパターンの前記第２の透過領域
により形成され、 前記微細パターンは、前記基板上に形成される１つのチ
ップ領域内でチップ内デバイスが形成されるチップ内デ
バイス形成領域全面を含むような大きさの領域に露光さ
れることを特徴とする露光方法。 - 【請求項２】 前記微細パターンの全部が１枚のマスク
上に形成され、１回の露光動作により前記微細パターン
露光領域に露光されることを特徴とする請求項１記載の
露光方法。 - 【請求項３】 前記微細パターンがストライプ状パター
ンであることを特徴とする請求項１または２記載の露光
方法。 - 【請求項４】 前記微細パターンが一定の周期を持つ周
期パターンであることを特徴とする請求項１または２記
載の露光方法。 - 【請求項５】 前記周期パターンの配列方向に関して前
記チップ内デバイス形成領域は前記微細パターン露光領
域より少なくとも前記周期パターンのパターン１本分だ
け内側にあることを特徴とする請求項４記載の露光方
法。 - 【請求項６】 前記周期パターンのパターン幅が０．１
５μｍ以下で、前記周期パターンの本数が３本以上の場
合、前記周期パターンの配列方向に関して前記チップ内
デバイス形成領域は前記微細パターン露光領域より少な
くとも前記周期パターンのパターン２本分だけ内側にあ
ることを特徴とする請求項４記載の露光方法。 - 【請求項７】 前記周期パターンのパターン幅が０．１
２μｍ以下で、前記周期パターンの本数が３本以上の場
合、前記周期パターンの配列方向に関して前記チップ内
デバイス形成領域は前記微細パターン露光領域より少な
くとも前記周期パターンのパターン４本分だけ内側にあ
ることを特徴とする請求項４記載の露光方法。 - 【請求項８】 前記周期パターンの長さ方向に関して前
記チップ内デバイス形成領域は前記微細パターン露光領
域より該周期パターンの線幅の６倍以上内側にあること
を特徴とする請求項４〜７のいずれかに記載の露光方
法。 - 【請求項９】 前記周期パターンが一定の周期を持つス
トライプ状パターンであることを特徴とする請求項４〜
８のいずれかに記載の露光方法。 - 【請求項１０】 前記周期パターンは第１周期パターン
と該第１周期パターンとは配列方向が異なる第２周期パ
ターンとからなることを特徴とする請求項４〜９のいず
れかに記載の露光方法。 - 【請求項１１】 前記第１および第２周期パターンの配
列方向は直交関係にあることを特徴とする請求項１０記
載の露光方法。 - 【請求項１２】 前記周期パターンは配列方向が互いに
異なる複数の周期パターンの集合を有し、前記チップ内
で複数のパッドが第１および第２方向に沿って配列さ
れ、前記第１方向に沿って配列されているパッドの周囲
には前記第１方向に沿って周期パターンが配列されてい
る周期パターン集合を設け、前記第２方向に沿って配列
されているパッドの周囲には前記第２方向に沿って周期
パターンが配列されている周期パターン集合を設けるこ
とを特徴とする請求項１０または１１記載の露光方法。 - 【請求項１３】 前記周期パターンは配列方向が互いに
異なる３つ以上のパターンとからなることを特徴とする
請求項４〜９のいずれかに記載の露光方法。 - 【請求項１４】 前記微細パターンは前記微細パターン
露光領域の全面に形成されることを特徴とする請求項１
〜１３のいずれかに記載の露光方法。 - 【請求項１５】 前記微細パターンは前記微細パターン
露光領域の内部の一部を除いて形成されることを特徴と
する請求項１〜１３のいずれかに記載の露光方法。 - 【請求項１６】 前記請求項１〜１５のいずれかに記載
の方法を用いてデバイスを製造することを特徴とするデ
バイス製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27248498A JP3352405B2 (ja) | 1998-09-10 | 1998-09-10 | 露光方法及びそれを用いたデバイス製造方法並びに半導体デバイス |
| TW088115418A TW463255B (en) | 1998-09-10 | 1999-09-07 | Exposure method and device manufacturing method using the same |
| US09/391,633 US6828085B2 (en) | 1998-09-10 | 1999-09-07 | Exposure method and device manufacturing method using the same |
| EP99307119A EP0986094A3 (en) | 1998-09-10 | 1999-09-08 | Exposure method and device manufacturing method using the same |
| KR1019990038811A KR20000047483A (ko) | 1998-09-10 | 1999-09-10 | 노광방법 및 그를 사용한 디바이스제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27248498A JP3352405B2 (ja) | 1998-09-10 | 1998-09-10 | 露光方法及びそれを用いたデバイス製造方法並びに半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091221A JP2000091221A (ja) | 2000-03-31 |
| JP3352405B2 true JP3352405B2 (ja) | 2002-12-03 |
Family
ID=17514577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27248498A Expired - Lifetime JP3352405B2 (ja) | 1998-09-10 | 1998-09-10 | 露光方法及びそれを用いたデバイス製造方法並びに半導体デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6828085B2 (ja) |
| EP (1) | EP0986094A3 (ja) |
| JP (1) | JP3352405B2 (ja) |
| KR (1) | KR20000047483A (ja) |
| TW (1) | TW463255B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002025373A2 (en) * | 2000-09-13 | 2002-03-28 | Massachusetts Institute Of Technology | Method of design and fabrication of integrated circuits using regular arrays and gratings |
| US6674108B2 (en) * | 2000-12-20 | 2004-01-06 | Honeywell International Inc. | Gate length control for semiconductor chip design |
| JP2004111866A (ja) * | 2002-09-20 | 2004-04-08 | Canon Inc | 半導体装置の製造方法 |
| JP4280509B2 (ja) | 2003-01-31 | 2009-06-17 | キヤノン株式会社 | 投影露光用マスク、投影露光用マスクの製造方法、投影露光装置および投影露光方法 |
| KR100634437B1 (ko) * | 2004-10-05 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자 제조용 마스크 및 그 제조방법 |
| US7763396B2 (en) * | 2006-02-16 | 2010-07-27 | Oracle America, Inc. | Method and apparatus for fabricating semiconductor chips using varying areas of precision |
| JP2007287928A (ja) * | 2006-04-17 | 2007-11-01 | Nec Electronics Corp | 半導体集積回路およびその製造方法ならびにマスク |
| US8431328B2 (en) * | 2007-02-22 | 2013-04-30 | Nikon Corporation | Exposure method, method for manufacturing flat panel display substrate, and exposure apparatus |
| JP2008277318A (ja) * | 2007-04-25 | 2008-11-13 | Elpida Memory Inc | パターン形成方法 |
| US20080299499A1 (en) * | 2007-05-30 | 2008-12-04 | Naomasa Shiraishi | Exposure method, method of manufacturing plate for flat panel display, and exposure apparatus |
| JP5008479B2 (ja) * | 2007-06-28 | 2012-08-22 | ラピスセミコンダクタ株式会社 | レジストパターンの形成方法及びフォトマスク |
| WO2009125529A1 (ja) * | 2008-04-11 | 2009-10-15 | パナソニック株式会社 | マスクパターンの生成方法及びパターン形成方法 |
Family Cites Families (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594017A (ja) | 1982-06-30 | 1984-01-10 | Toshiba Corp | 電子ビ−ム露光方法 |
| US4456371A (en) | 1982-06-30 | 1984-06-26 | International Business Machines Corporation | Optical projection printing threshold leveling arrangement |
| US4680084A (en) | 1984-08-21 | 1987-07-14 | American Telephone And Telegraph Company, At&T Bell Laboratories | Interferometric methods and apparatus for device fabrication |
| US4869999A (en) | 1986-08-08 | 1989-09-26 | Hitachi, Ltd. | Method of forming pattern and projection aligner for carrying out the same |
| US4902899A (en) | 1987-06-01 | 1990-02-20 | International Business Machines Corporation | Lithographic process having improved image quality |
| JP2650962B2 (ja) | 1988-05-11 | 1997-09-10 | 株式会社日立製作所 | 露光方法及び素子の形成方法並びに半導体素子の製造方法 |
| US4947413A (en) | 1988-07-26 | 1990-08-07 | At&T Bell Laboratories | Resolution doubling lithography technique |
| JP2680074B2 (ja) | 1988-10-24 | 1997-11-19 | 富士通株式会社 | 荷電粒子ビーム露光を用いた半導体装置の製造方法 |
| US5087537A (en) * | 1989-10-11 | 1992-02-11 | International Business Machines Corporation | Lithography imaging tool and related photolithographic processes |
| JPH04206813A (ja) * | 1990-11-30 | 1992-07-28 | Matsushita Electric Ind Co Ltd | 露光方法 |
| US5673102A (en) | 1991-02-22 | 1997-09-30 | Canon Kabushiki Kaisha | Image farming and microdevice manufacturing method and exposure apparatus in which a light source includes four quadrants of predetermined intensity |
| JP3084761B2 (ja) * | 1991-02-28 | 2000-09-04 | 株式会社ニコン | 露光方法及びマスク |
| US5364716A (en) | 1991-09-27 | 1994-11-15 | Fujitsu Limited | Pattern exposing method using phase shift and mask used therefor |
| JPH0689839A (ja) | 1992-09-09 | 1994-03-29 | Fujitsu Ltd | 微細パターン形成方法および微細パターン露光装置 |
| US5415835A (en) | 1992-09-16 | 1995-05-16 | University Of New Mexico | Method for fine-line interferometric lithography |
| JP2864915B2 (ja) | 1992-12-07 | 1999-03-08 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP3234084B2 (ja) | 1993-03-03 | 2001-12-04 | 株式会社東芝 | 微細パターン形成方法 |
| WO1994024610A1 (en) | 1993-04-13 | 1994-10-27 | Astarix, Inc. | High resolution mask programmable via selected by low resolution photomasking |
| JP3015224B2 (ja) | 1993-05-26 | 2000-03-06 | キヤノン株式会社 | 露光方法 |
| US5705321A (en) | 1993-09-30 | 1998-01-06 | The University Of New Mexico | Method for manufacture of quantum sized periodic structures in Si materials |
| JP2636700B2 (ja) | 1993-10-04 | 1997-07-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3275575B2 (ja) | 1993-10-27 | 2002-04-15 | キヤノン株式会社 | 投影露光装置及び該投影露光装置を用いたデバイスの製造方法 |
| JPH07226362A (ja) | 1994-02-10 | 1995-08-22 | Ricoh Co Ltd | フォトレジストパターン形成方法 |
| JP3044997B2 (ja) | 1994-02-16 | 2000-05-22 | ブラザー工業株式会社 | 画像形成装置における現像装置 |
| JPH07253649A (ja) | 1994-03-15 | 1995-10-03 | Toshiba Corp | 露光用マスク及び投影露光方法 |
| US5563012A (en) | 1994-06-30 | 1996-10-08 | International Business Machines Corporation | Multi mask method for selective mask feature enhancement |
| JPH08234552A (ja) | 1995-02-23 | 1996-09-13 | Canon Inc | 画像形成装置、プロセスカートリッジ、現像装置及び現像剤補給容器 |
| US5759744A (en) | 1995-02-24 | 1998-06-02 | University Of New Mexico | Methods and apparatus for lithography of sparse arrays of sub-micrometer features |
| US5532090A (en) | 1995-03-01 | 1996-07-02 | Intel Corporation | Method and apparatus for enhanced contact and via lithography |
| US5595843A (en) | 1995-03-30 | 1997-01-21 | Intel Corporation | Layout methodology, mask set, and patterning method for phase-shifting lithography |
| JPH09199390A (ja) | 1996-01-16 | 1997-07-31 | Hitachi Ltd | パターン形成方法、投影露光装置および半導体装置の製造方法 |
| US5786700A (en) * | 1996-05-20 | 1998-07-28 | International Business Machines Corporation | Method for determining interconnection resistance of wire leads in electronic packages |
| JPH1041223A (ja) | 1996-07-24 | 1998-02-13 | Nikon Corp | 露光方法および露光装置 |
| US6239861B1 (en) | 1996-11-19 | 2001-05-29 | Nikon Corporation | Exposure method and scanning type exposure apparatus |
| JPH10207038A (ja) | 1997-01-28 | 1998-08-07 | Matsushita Electric Ind Co Ltd | レチクル及びパターン形成方法 |
| JPH10213895A (ja) | 1997-01-30 | 1998-08-11 | Sony Corp | レチクルの合わせ測定用マーク |
| JP3408166B2 (ja) | 1997-09-30 | 2003-05-19 | キヤノン株式会社 | トナー供給容器及び電子写真画像形成装置 |
| JP3101594B2 (ja) | 1997-11-06 | 2000-10-23 | キヤノン株式会社 | 露光方法及び露光装置 |
| JP3274396B2 (ja) * | 1997-11-07 | 2002-04-15 | 株式会社東芝 | パターン測定方法 |
| JP3363787B2 (ja) * | 1998-05-02 | 2003-01-08 | キヤノン株式会社 | 露光方法および露光装置 |
| JP3311302B2 (ja) * | 1998-10-27 | 2002-08-05 | キヤノン株式会社 | 露光方法 |
-
1998
- 1998-09-10 JP JP27248498A patent/JP3352405B2/ja not_active Expired - Lifetime
-
1999
- 1999-09-07 TW TW088115418A patent/TW463255B/zh not_active IP Right Cessation
- 1999-09-07 US US09/391,633 patent/US6828085B2/en not_active Expired - Fee Related
- 1999-09-08 EP EP99307119A patent/EP0986094A3/en not_active Withdrawn
- 1999-09-10 KR KR1019990038811A patent/KR20000047483A/ko active Search and Examination
Also Published As
| Publication number | Publication date |
|---|---|
| US6828085B2 (en) | 2004-12-07 |
| KR20000047483A (ko) | 2000-07-25 |
| EP0986094A3 (en) | 2002-06-12 |
| TW463255B (en) | 2001-11-11 |
| EP0986094A2 (en) | 2000-03-15 |
| US20020187440A1 (en) | 2002-12-12 |
| JP2000091221A (ja) | 2000-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070920 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080920 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090920 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100920 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100920 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110920 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110920 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120920 Year of fee payment: 10 |