JP2003092532A - Ｃｍｏｓ回路を有する電子機器 - Google Patents
Ｃｍｏｓ回路を有する電子機器Info
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Abstract
(57)【要約】
【課題】 消費電流の増大を抑え、動作電圧の上限はそ
のままに、動作電圧の下限を低下させたＣＭＯＳ回路を
提供する。 【解決手段】 ＳＯＩ構造のＭＯＳトランジスタとしＣ
ＭＯＳ回路のプラス側電源端子と、電力供給手段のプラ
ス側端子の間に、ディプレッション型のＮチャネル型Ｍ
ＯＳトランジスタ（以降Ｄ型ＮＭＯＳと略称する。）を
設け、ソースをＣＭＯＳ回路のプラス側電源端子に接続
し、ドレインを電力供給手段のプラス側端子に接続し、
ゲートは、前記電力供給手段のプラス側端子の電圧が、
前記ＣＭＯＳ回路の動作電圧の上限を超えても、該Ｄ型
ＮＭＯＳのソースが、前記ＣＭＯＳ回路の動作電圧の上
限以下となり、しかも、前記電力供給手段のプラス側端
子の電圧が、前記ＣＭＯＳ回路の動作電圧の下限付近で
は、前記電力供給手段のプラス側端子の電圧と同じ電圧
となるような電圧を入力する構成とした。
のままに、動作電圧の下限を低下させたＣＭＯＳ回路を
提供する。 【解決手段】 ＳＯＩ構造のＭＯＳトランジスタとしＣ
ＭＯＳ回路のプラス側電源端子と、電力供給手段のプラ
ス側端子の間に、ディプレッション型のＮチャネル型Ｍ
ＯＳトランジスタ（以降Ｄ型ＮＭＯＳと略称する。）を
設け、ソースをＣＭＯＳ回路のプラス側電源端子に接続
し、ドレインを電力供給手段のプラス側端子に接続し、
ゲートは、前記電力供給手段のプラス側端子の電圧が、
前記ＣＭＯＳ回路の動作電圧の上限を超えても、該Ｄ型
ＮＭＯＳのソースが、前記ＣＭＯＳ回路の動作電圧の上
限以下となり、しかも、前記電力供給手段のプラス側端
子の電圧が、前記ＣＭＯＳ回路の動作電圧の下限付近で
は、前記電力供給手段のプラス側端子の電圧と同じ電圧
となるような電圧を入力する構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ回路を有
する電子機器に関するものであり、特に、低電圧動作が
要求されるＣＭＯＳ回路を有する電子機器に関する。
する電子機器に関するものであり、特に、低電圧動作が
要求されるＣＭＯＳ回路を有する電子機器に関する。
【０００２】
【従来の技術】図４に従来の電圧検出回路の概略回路図
を示す。図４に示すように、従来の電圧検出回路は、主
にPチャネル型ＭＯＳトランジスタ（以降ＰＭＯＳと略
称する。）と、Nチャネル型ＭＯＳトランジスタ（以降
ＮＭＯＳと略称する。）と、ソースとゲートの電位差が
０Vでもドレイン電流が流れる構成のディプレッション
タイプNチャネル型ＭＯＳトランジスタ（以降D型ＮＭＯ
Ｓと略称する。）と、抵抗とで構成されており、第１の
ＰＭＯＳ３０４は、ソースが電源端子１０１に、ドレイ
ンが自らのゲートとD型ＮＭＯＳ３０５のドレインと、
第２のＰＭＯＳ３０６のゲートにそれぞれ接続され、D
型ＮＭＯＳ３０５は、ソースが自らのゲートとＧＮＤ端
子１０２に接続され、第２のＰＭＯＳ３０６は、ソース
が電源端子１０１に、ドレインが第１のＮＭＯＳ３０７
のドレインと第２のＮＭＯＳ３１１のゲートにそれぞれ
接続され、第１のＮＭＯＳ３０７は、ソースがGND端子
１０２に、ゲートが第１の抵抗１０９の第２電極と第２
の抵抗１０８の第１の電極にそれぞれ接続され、第１の
抵抗１０９の第１の電極は、電源端子１０１に接続さ
れ、第２の抵抗１０８の第２の電極は、ＧＮＤ端子１０
２に接続され、出力抵抗１１０は、第１の電極が電源端
子１０１に、第２の電極が出力端子１０３と第２のＮＭ
ＯＳ３１１のドレインにそれぞれ接続され、第２のＮＭ
ＯＳ３１１のソースがＧＮＤ端子１０２に接続された構
成である。
を示す。図４に示すように、従来の電圧検出回路は、主
にPチャネル型ＭＯＳトランジスタ（以降ＰＭＯＳと略
称する。）と、Nチャネル型ＭＯＳトランジスタ（以降
ＮＭＯＳと略称する。）と、ソースとゲートの電位差が
０Vでもドレイン電流が流れる構成のディプレッション
タイプNチャネル型ＭＯＳトランジスタ（以降D型ＮＭＯ
Ｓと略称する。）と、抵抗とで構成されており、第１の
ＰＭＯＳ３０４は、ソースが電源端子１０１に、ドレイ
ンが自らのゲートとD型ＮＭＯＳ３０５のドレインと、
第２のＰＭＯＳ３０６のゲートにそれぞれ接続され、D
型ＮＭＯＳ３０５は、ソースが自らのゲートとＧＮＤ端
子１０２に接続され、第２のＰＭＯＳ３０６は、ソース
が電源端子１０１に、ドレインが第１のＮＭＯＳ３０７
のドレインと第２のＮＭＯＳ３１１のゲートにそれぞれ
接続され、第１のＮＭＯＳ３０７は、ソースがGND端子
１０２に、ゲートが第１の抵抗１０９の第２電極と第２
の抵抗１０８の第１の電極にそれぞれ接続され、第１の
抵抗１０９の第１の電極は、電源端子１０１に接続さ
れ、第２の抵抗１０８の第２の電極は、ＧＮＤ端子１０
２に接続され、出力抵抗１１０は、第１の電極が電源端
子１０１に、第２の電極が出力端子１０３と第２のＮＭ
ＯＳ３１１のドレインにそれぞれ接続され、第２のＮＭ
ＯＳ３１１のソースがＧＮＤ端子１０２に接続された構
成である。
【０００３】また、電源端子１０１は、電池等の電力供
給手段のプラス側端子が接続され、ＧＮＤ端子１０２
は、前記電力供給手段のマイナス側端子が接続される構
成である。
給手段のプラス側端子が接続され、ＧＮＤ端子１０２
は、前記電力供給手段のマイナス側端子が接続される構
成である。
【０００４】そして、上記構成の従来の電圧検出回路に
おいて、第１のＰＭＯＳ３０４と第２のＰＭＯＳ３０６
とＤ型ＮＭＯＳ３０５と第１のＮＭＯＳ３０７とで構成
される部分が電圧検出部、第１の抵抗１０９と第２の抵
抗１０８で構成される部分がブリーダ抵抗部、出力抵抗
１１０と出力端子１０３と第２のＮＭＯＳ３１１とで構
成される部分が出力部である。また、前記ブリーダ抵抗
部は、電源端子１０１の電圧を第１の抵抗１０９と第２
の抵抗１０８とで分圧することで発生させた分圧電圧を
出力し、前記電圧検出部は前記分圧電圧の電圧を検出す
ることで、電源端子１０１の電圧を間接的に検出し、前
記出力部は、前期電圧検出部の検出結果を出力端子１０
３の電圧に反映させる構成である。
おいて、第１のＰＭＯＳ３０４と第２のＰＭＯＳ３０６
とＤ型ＮＭＯＳ３０５と第１のＮＭＯＳ３０７とで構成
される部分が電圧検出部、第１の抵抗１０９と第２の抵
抗１０８で構成される部分がブリーダ抵抗部、出力抵抗
１１０と出力端子１０３と第２のＮＭＯＳ３１１とで構
成される部分が出力部である。また、前記ブリーダ抵抗
部は、電源端子１０１の電圧を第１の抵抗１０９と第２
の抵抗１０８とで分圧することで発生させた分圧電圧を
出力し、前記電圧検出部は前記分圧電圧の電圧を検出す
ることで、電源端子１０１の電圧を間接的に検出し、前
記出力部は、前期電圧検出部の検出結果を出力端子１０
３の電圧に反映させる構成である。
【０００５】さらに、図２に電圧検出回路の電源端子１
０１の電圧（以降電源電圧と略称する。）に対する出力
端子１０３の電圧（以降出力電圧と略称する。）のグラ
フを示す。図２に示す太線と点線部分が上記した従来の
電圧検出回路のグラフである。なお、太線と細線部分
は、以降で述べる本発明の電圧検出回路のグラフであ
る。図２からわかるように、出力電圧が電源電圧の状態
から、電源電圧を低下させて行くと、所定の電源電圧を
境に、出力電圧はＧＮＤ端子の電圧（以降ＧＮＤ電圧と
略称する。）となることがわかる。しかし、本来出力電
圧が、ＧＮＤ電圧まで低下した場合、さらに電源電圧を
低下させても、出力電圧は、ＧＮＤ電圧を維持できるは
ずであるが、電源電圧がある電圧以下に達すると、出力
電圧がＧＮＤ電圧よりも高くなってしまう現象が発生し
てしまうこともわかる。このような現象が起こる電源電
圧の領域は、不定領域と呼ばれており、上記構成の従来
の電圧検出回路が、電源電圧の低下により動作できなく
なるのが原因である。また、前記従来の電圧検出回路
は、０．６Ｖ程度の高い電源電圧から前記不定領域に入
ってしまう。
０１の電圧（以降電源電圧と略称する。）に対する出力
端子１０３の電圧（以降出力電圧と略称する。）のグラ
フを示す。図２に示す太線と点線部分が上記した従来の
電圧検出回路のグラフである。なお、太線と細線部分
は、以降で述べる本発明の電圧検出回路のグラフであ
る。図２からわかるように、出力電圧が電源電圧の状態
から、電源電圧を低下させて行くと、所定の電源電圧を
境に、出力電圧はＧＮＤ端子の電圧（以降ＧＮＤ電圧と
略称する。）となることがわかる。しかし、本来出力電
圧が、ＧＮＤ電圧まで低下した場合、さらに電源電圧を
低下させても、出力電圧は、ＧＮＤ電圧を維持できるは
ずであるが、電源電圧がある電圧以下に達すると、出力
電圧がＧＮＤ電圧よりも高くなってしまう現象が発生し
てしまうこともわかる。このような現象が起こる電源電
圧の領域は、不定領域と呼ばれており、上記構成の従来
の電圧検出回路が、電源電圧の低下により動作できなく
なるのが原因である。また、前記従来の電圧検出回路
は、０．６Ｖ程度の高い電源電圧から前記不定領域に入
ってしまう。
【０００６】
【発明が解決しようとする課題】上記従来の電圧検出回
路で問題となるのは、上記従来の電圧検出回路と、前記
電力供給手段の電力で駆動される負荷回路を有した電子
機器において、前記負荷回路を上記従来の電圧検出回路
の出力電圧を利用してリセットする場合である。
路で問題となるのは、上記従来の電圧検出回路と、前記
電力供給手段の電力で駆動される負荷回路を有した電子
機器において、前記負荷回路を上記従来の電圧検出回路
の出力電圧を利用してリセットする場合である。
【０００７】この場合、前記電池等の電力供給手段の電
圧の低下とともに、前記負荷回路の電源電圧も低下する
ので、前記負荷回路の電源電圧が、所定の電圧以下とな
ると、前記負荷回路は不安定動作することで、システム
的、あるいは、ハード的に致命的ダメージを受ける問題
が発生する。
圧の低下とともに、前記負荷回路の電源電圧も低下する
ので、前記負荷回路の電源電圧が、所定の電圧以下とな
ると、前記負荷回路は不安定動作することで、システム
的、あるいは、ハード的に致命的ダメージを受ける問題
が発生する。
【０００８】この問題を防止するために、前記電力供給
手段の電力が、前記負荷回路が不安定動作する電圧以下
となった場合、前記従来の電圧検出回路は、出力電圧を
電源電圧からＧＮＤ電圧に低下させることで、前記負荷
回路をリセットし、さらに、前記電力供給手段の電力
が、前記負荷回路が完全に動作できなくなる電圧以下に
なるまで、前記従来の電圧検出回路は、出力電圧をＧＮ
Ｄ電圧に維持し、前記負荷回路のリセットを持続させる
必要がある。
手段の電力が、前記負荷回路が不安定動作する電圧以下
となった場合、前記従来の電圧検出回路は、出力電圧を
電源電圧からＧＮＤ電圧に低下させることで、前記負荷
回路をリセットし、さらに、前記電力供給手段の電力
が、前記負荷回路が完全に動作できなくなる電圧以下に
なるまで、前記従来の電圧検出回路は、出力電圧をＧＮ
Ｄ電圧に維持し、前記負荷回路のリセットを持続させる
必要がある。
【０００９】ところが、上記従来の電圧検出回路は、前
記不定領域に入る電源電圧が高い。従って、上記従来の
電圧検出回路では、前記電力供給手段の電力が、前記負
荷回路が完全に動作できなくなる電圧よりも高い電圧で
前記不定領域に入ってしまう。このため、前記負荷回路
が不安定動作する電源電圧で、前記負荷回路のリセット
が解除されてしまうので、前記負荷回路はシステム的、
あるいは、ハード的に致命的ダメージを受ける問題が防
止できていなかった。また、この問題は、最近の前記負
荷回路の低電圧動作化に伴い、前記負荷回路の不安定動
作する電源電圧領域も低電圧化しているので、さらに深
刻な問題となりつつある。
記不定領域に入る電源電圧が高い。従って、上記従来の
電圧検出回路では、前記電力供給手段の電力が、前記負
荷回路が完全に動作できなくなる電圧よりも高い電圧で
前記不定領域に入ってしまう。このため、前記負荷回路
が不安定動作する電源電圧で、前記負荷回路のリセット
が解除されてしまうので、前記負荷回路はシステム的、
あるいは、ハード的に致命的ダメージを受ける問題が防
止できていなかった。また、この問題は、最近の前記負
荷回路の低電圧動作化に伴い、前記負荷回路の不安定動
作する電源電圧領域も低電圧化しているので、さらに深
刻な問題となりつつある。
【００１０】なお、前記従来の電圧検出回路では、上記
問題の発生を防止するために、図４で示す各ＰＭＯＳと
各ＮＭＯＳのしきい値電圧を低下することで、前記不定
領域に入る電源電圧を下げる方法が採用される場合もあ
った。しかし、この場合、前記各ＰＭＯＳと前記各ＮＭ
ＯＳのリーク電流が増大し、その結果、この方法を採用
した前記従来の電圧検出回路の消費電流が増大してしま
うと言った問題が発生していた。
問題の発生を防止するために、図４で示す各ＰＭＯＳと
各ＮＭＯＳのしきい値電圧を低下することで、前記不定
領域に入る電源電圧を下げる方法が採用される場合もあ
った。しかし、この場合、前記各ＰＭＯＳと前記各ＮＭ
ＯＳのリーク電流が増大し、その結果、この方法を採用
した前記従来の電圧検出回路の消費電流が増大してしま
うと言った問題が発生していた。
【００１１】つまり、上記内容をまとめると、前記従来
の電圧検出回路は、上記したような問題を防止するため
に、消費電流の増大を防止しつつ、前記不定領域に入る
電源電圧を低下させると言う課題があった。
の電圧検出回路は、上記したような問題を防止するため
に、消費電流の増大を防止しつつ、前記不定領域に入る
電源電圧を低下させると言う課題があった。
【００１２】なお、上記では電圧検出回路の課題につい
て述べたが、この課題は、他の機能を有するＣＭＯＳ回
路であっても、低電圧動作が要求される場合は、共通の
課題であることは言うまでもない。
て述べたが、この課題は、他の機能を有するＣＭＯＳ回
路であっても、低電圧動作が要求される場合は、共通の
課題であることは言うまでもない。
【００１３】
【課題を解決するための手段】そこで、本発明の第１の
手段では、所望の機能を有するＣＭＯ回路と、該ＣＭＯ
Ｓ回路を駆動する電力を供給する電力供給手段とで構成
され、前記ＣＭＯＳ回路は、少なくとも内部のある回路
が、完全空乏型ＳＯＩ構造のＭＯＳトランジスタで構成
されており、さらに、前記電力供給手段のプラス側端子
と前記ある回路のプラス側電源端子の間に、ドレインの
電圧がある電圧以上の場合は、ソース電圧を所望の電圧
以下に抑え、ドレインの電圧がある電圧未満の場合は、
ソースの電圧をドレインの電圧が同じとなるようなゲー
ト電圧を与えたディプレッション型のＮチャネル型ＭＯ
Ｓトランジスタを有し、前記ある回路は、該ディプレッ
ション型のＮチャネル型ＭＯＳトランジスタのドレイン
からソースへと供給される前記電力供給手段の電力で駆
動される構成の電子機器とした。これにより、前記電力
供給手段に供給する電力の電圧が高い物を採用でき、し
かも、前記電力供給手段の電力の電圧が低下しても動作
することが可能で、しかも、消費電力の少ない前記ＣＭ
ＯＳ回路を有した電子機器が実現可能となる。
手段では、所望の機能を有するＣＭＯ回路と、該ＣＭＯ
Ｓ回路を駆動する電力を供給する電力供給手段とで構成
され、前記ＣＭＯＳ回路は、少なくとも内部のある回路
が、完全空乏型ＳＯＩ構造のＭＯＳトランジスタで構成
されており、さらに、前記電力供給手段のプラス側端子
と前記ある回路のプラス側電源端子の間に、ドレインの
電圧がある電圧以上の場合は、ソース電圧を所望の電圧
以下に抑え、ドレインの電圧がある電圧未満の場合は、
ソースの電圧をドレインの電圧が同じとなるようなゲー
ト電圧を与えたディプレッション型のＮチャネル型ＭＯ
Ｓトランジスタを有し、前記ある回路は、該ディプレッ
ション型のＮチャネル型ＭＯＳトランジスタのドレイン
からソースへと供給される前記電力供給手段の電力で駆
動される構成の電子機器とした。これにより、前記電力
供給手段に供給する電力の電圧が高い物を採用でき、し
かも、前記電力供給手段の電力の電圧が低下しても動作
することが可能で、しかも、消費電力の少ない前記ＣＭ
ＯＳ回路を有した電子機器が実現可能となる。
【００１４】さらに、本発明の第２の手段では、前記Ｃ
ＭＯＳ回路は、前電力供給手段のプラス側端子の電圧を
検出する機能を有する電圧検出回路であり、該電圧検出
回路は、電圧検出結果を出力する出力端子と、前記電力
供給手段のプラス側端子の電圧を分圧した分圧電圧を出
力する分圧抵抗部と、前記分圧電圧を検出し、検出結果
を出力信号に反映させる電圧検出部と、前記出力信号を
ゲートに受けた完全空乏型ＳＯＩ構造のNチャネル型Ｍ
ＯＳトランジスタを有し、該ＭＯＳトランジスタのドレ
イン電流を変動することで、前記出力端子の電圧を変動
させる出力部とで構成されており、さらに、前記電圧検
出部は、完全空乏型ＳＯＩ構造のＭＯＳトランジスタで
構成され、前記電力供給手段のプラス側端子と、前記電
圧検出部のプラス側電源端子の間に、前記ディプレッシ
ョン型のＮチャネル型ＭＯＳトランジスタを設け、前記
電圧検出回路は、該ディプレッション型のＮチャネル型
ＭＯＳトランジスタのドレインからソースへ供給される
前記電力供給手段の電力を利用して駆動され、さらに、
前記出力部の完全空乏型ＳＯＩ構造のNチャネル型ＭＯ
Ｓトランジスタのドレインと、前記出力端子端子の間に
も、前記ディプレッション型のＮチャネル型ＭＯＳトラ
ンジスタを設け、該ディプレッション型のＮチャネル型
ＭＯＳトランジスタのドレインとソース間に、前記完全
空乏型ＳＯＩ構造のNチャネル型ＭＯＳトランジスタの
ドレイン電流が流れる構成の電子機器とした。これによ
り、前記電力供給手段に供給する電力の電圧が高い物を
採用でき、しかも、前記電力供給手段の電力の電圧が低
下しても、電圧検出結果が前記出力端子に反映されるだ
けでなく、消費電力も少ない前記電圧検出回路を有した
電子機器が実現可能となる。
ＭＯＳ回路は、前電力供給手段のプラス側端子の電圧を
検出する機能を有する電圧検出回路であり、該電圧検出
回路は、電圧検出結果を出力する出力端子と、前記電力
供給手段のプラス側端子の電圧を分圧した分圧電圧を出
力する分圧抵抗部と、前記分圧電圧を検出し、検出結果
を出力信号に反映させる電圧検出部と、前記出力信号を
ゲートに受けた完全空乏型ＳＯＩ構造のNチャネル型Ｍ
ＯＳトランジスタを有し、該ＭＯＳトランジスタのドレ
イン電流を変動することで、前記出力端子の電圧を変動
させる出力部とで構成されており、さらに、前記電圧検
出部は、完全空乏型ＳＯＩ構造のＭＯＳトランジスタで
構成され、前記電力供給手段のプラス側端子と、前記電
圧検出部のプラス側電源端子の間に、前記ディプレッシ
ョン型のＮチャネル型ＭＯＳトランジスタを設け、前記
電圧検出回路は、該ディプレッション型のＮチャネル型
ＭＯＳトランジスタのドレインからソースへ供給される
前記電力供給手段の電力を利用して駆動され、さらに、
前記出力部の完全空乏型ＳＯＩ構造のNチャネル型ＭＯ
Ｓトランジスタのドレインと、前記出力端子端子の間に
も、前記ディプレッション型のＮチャネル型ＭＯＳトラ
ンジスタを設け、該ディプレッション型のＮチャネル型
ＭＯＳトランジスタのドレインとソース間に、前記完全
空乏型ＳＯＩ構造のNチャネル型ＭＯＳトランジスタの
ドレイン電流が流れる構成の電子機器とした。これによ
り、前記電力供給手段に供給する電力の電圧が高い物を
採用でき、しかも、前記電力供給手段の電力の電圧が低
下しても、電圧検出結果が前記出力端子に反映されるだ
けでなく、消費電力も少ない前記電圧検出回路を有した
電子機器が実現可能となる。
【００１５】そしてさらに、本発明の第３の手段とし
て、前記電子機器は、さらに、所望の機能を有した負荷
回路を有し、該負荷回路は、前記電力供給手段の電力で
駆動し、さらに、前記電力供給手段の電力の電圧がある
電圧以下の場合、前記電圧検出回路の出力端子の電圧に
より、リセットされる構成とした。これにより、前記電
力供給手段に供給する電力の電圧が高い物を採用でき、
しかも、前記電力供給手段の電力の電圧が低下しても、
電圧検出結果が前記出力端子に反映されるだけでなく、
消費電力も少ない前記電圧検出回路と、前記電力供給手
段の電力の電圧が低下しても、システム的、あるいは、
ハード的に、致命的なダメージを受けることない前記負
荷回路とを有する電子機器が実現可能となる。
て、前記電子機器は、さらに、所望の機能を有した負荷
回路を有し、該負荷回路は、前記電力供給手段の電力で
駆動し、さらに、前記電力供給手段の電力の電圧がある
電圧以下の場合、前記電圧検出回路の出力端子の電圧に
より、リセットされる構成とした。これにより、前記電
力供給手段に供給する電力の電圧が高い物を採用でき、
しかも、前記電力供給手段の電力の電圧が低下しても、
電圧検出結果が前記出力端子に反映されるだけでなく、
消費電力も少ない前記電圧検出回路と、前記電力供給手
段の電力の電圧が低下しても、システム的、あるいは、
ハード的に、致命的なダメージを受けることない前記負
荷回路とを有する電子機器が実現可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の実施の形態に係わ
る電圧検出回路の概略回路図である。図４で示す従来の
電圧検出回路は、各ＭＯＳトタンジスタが通常のバルク
構造なのに対し、本発明の電圧検出回路は、サブスレッ
シュホールド特性がバルク構造のＭＯＳトランジスタよ
りも良い完全空乏型ＳＯＩ構造のＭＯＳトランジスタを
採用した。従って、本発明の電圧検出回路で採用する完
全空乏型ＳＯＩ構造のPチャネル型ＭＯＳトランジスタ
（以降ＦＤＳＯＩＰＭＯＳと略称する。）と完全空乏型
ＳＯＩ構造のNチャネル型ＭＯＳトランジスタ（以降Ｆ
ＤＳＯＩＮＭＯＳと略称する。）は、前記従来の電圧検
出回路で採用したＰＭＯＳとＮＭＯＳと比べ、オフリー
ク電流は同じ程度であるが、しきい値電圧を低くするこ
とが出来た。
に基づいて説明する。図１は本発明の実施の形態に係わ
る電圧検出回路の概略回路図である。図４で示す従来の
電圧検出回路は、各ＭＯＳトタンジスタが通常のバルク
構造なのに対し、本発明の電圧検出回路は、サブスレッ
シュホールド特性がバルク構造のＭＯＳトランジスタよ
りも良い完全空乏型ＳＯＩ構造のＭＯＳトランジスタを
採用した。従って、本発明の電圧検出回路で採用する完
全空乏型ＳＯＩ構造のPチャネル型ＭＯＳトランジスタ
（以降ＦＤＳＯＩＰＭＯＳと略称する。）と完全空乏型
ＳＯＩ構造のNチャネル型ＭＯＳトランジスタ（以降Ｆ
ＤＳＯＩＮＭＯＳと略称する。）は、前記従来の電圧検
出回路で採用したＰＭＯＳとＮＭＯＳと比べ、オフリー
ク電流は同じ程度であるが、しきい値電圧を低くするこ
とが出来た。
【００１７】なお、本発明の電圧検出回路では、前記従
来の電圧検出回路で用いたＤ型ＮＭＯＳと同じ機能が必
要な部分には、他のＭＯＳトランジスタが完全空乏型の
ＳＯＩ構造なので、同一のチップ上での構成し易さの点
から完全空乏型ＳＯＩ構造のディプレッションタイプN
チャネル型ＭＯＳトランジスタ（以降D型ＦＤＳＯＩＮ
ＭＯＳと略称する。）を用いたが、Ｄ型ＮＭＯＳを用い
ても良い。
来の電圧検出回路で用いたＤ型ＮＭＯＳと同じ機能が必
要な部分には、他のＭＯＳトランジスタが完全空乏型の
ＳＯＩ構造なので、同一のチップ上での構成し易さの点
から完全空乏型ＳＯＩ構造のディプレッションタイプN
チャネル型ＭＯＳトランジスタ（以降D型ＦＤＳＯＩＮ
ＭＯＳと略称する。）を用いたが、Ｄ型ＮＭＯＳを用い
ても良い。
【００１８】また、図４に示す従来の電圧検出回路と構
成が異なる点は、新たに第３のＤ型ＦＤＳＯＩＮＭＯＳ
１１２と第３のＦＤＳＯＩＮＭＯＳ１１４と第４のＦＤ
ＳＯＩＮＭＯＳ１１３等で構成される定電圧出力回路を
設けた点と、図４に示す電圧検出部を構成する第１のＰ
ＭＯＳ３０４、第２のＰＭＯＳ３０６、Ｄ型ＮＭＯＳ３
０５、そして、第１のＮＭＯＳ３０７を、図１に示すよ
うに、第１のＦＤＳＯＩＮＭＯＳ１０４、第２のＦＤＳ
ＯＩＮＭＯＳ１０６、第１のＤ型ＦＤＳＯＩＮＭＯＳ１
０５、そして、第１のＦＤＳＯＩＮＭＯＳ１０７にそれ
ぞれ置き換えた点と、図４で示す出力部を構成する第２
のＮＭＯＳ３１１を、図１に示す第２のＦＤＳＯＩＮＭ
ＯＳ１１１に置き換えた点と、電圧検出部と電源端子１
０１の間に、ドレインを電源端子１０１に、ソースを第
１のＦＤＳＯＩＰＭＯＳ１０４と第２のＦＤＳＯＩＰＭ
ＯＳ１０６のソースに、そして、ゲートを前記定電圧出
力回路の出力に接続した第１のＤ型ＦＤＳＯＩＮＭＯＳ
１１５を設けた点と、出力部の出力端子１０３と第２の
ＦＤＳＯＩＮＭＯＳ１１１の間に、ソースを第２のＦＤ
ＳＯＩＮＭＯＳ１１１のドレインに、ドレインを出力端
子に、そして、ゲートを前記定電圧出力回路の出力に接
続した第２のＤ型ＦＤＳＯＩＮＭＯＳ１１６を設けた点
である。
成が異なる点は、新たに第３のＤ型ＦＤＳＯＩＮＭＯＳ
１１２と第３のＦＤＳＯＩＮＭＯＳ１１４と第４のＦＤ
ＳＯＩＮＭＯＳ１１３等で構成される定電圧出力回路を
設けた点と、図４に示す電圧検出部を構成する第１のＰ
ＭＯＳ３０４、第２のＰＭＯＳ３０６、Ｄ型ＮＭＯＳ３
０５、そして、第１のＮＭＯＳ３０７を、図１に示すよ
うに、第１のＦＤＳＯＩＮＭＯＳ１０４、第２のＦＤＳ
ＯＩＮＭＯＳ１０６、第１のＤ型ＦＤＳＯＩＮＭＯＳ１
０５、そして、第１のＦＤＳＯＩＮＭＯＳ１０７にそれ
ぞれ置き換えた点と、図４で示す出力部を構成する第２
のＮＭＯＳ３１１を、図１に示す第２のＦＤＳＯＩＮＭ
ＯＳ１１１に置き換えた点と、電圧検出部と電源端子１
０１の間に、ドレインを電源端子１０１に、ソースを第
１のＦＤＳＯＩＰＭＯＳ１０４と第２のＦＤＳＯＩＰＭ
ＯＳ１０６のソースに、そして、ゲートを前記定電圧出
力回路の出力に接続した第１のＤ型ＦＤＳＯＩＮＭＯＳ
１１５を設けた点と、出力部の出力端子１０３と第２の
ＦＤＳＯＩＮＭＯＳ１１１の間に、ソースを第２のＦＤ
ＳＯＩＮＭＯＳ１１１のドレインに、ドレインを出力端
子に、そして、ゲートを前記定電圧出力回路の出力に接
続した第２のＤ型ＦＤＳＯＩＮＭＯＳ１１６を設けた点
である。
【００１９】さらに、前記定電圧出力回路は、第３のＤ
型ＦＤＳＯＩＮＭＯＳ１１２は、ドレインが電源端子１
０１、ソースが自らのゲートと第１のノード１１７とに
それぞれ接続され、第４のＦＤＳＯＩＮＭＯＳ１１３
は、ドレインが自らのゲートと第１のノード１１７とに
それぞれ接続され、第３のＦＤＳＯＩＮＭＯＳ１１４
は、ソースがＧＮＤ端子１０２、ドレインが自らのゲー
トにそれぞれ接続され、第４のＦＤＳＯＩＮＭＯＳ１１
３のソースと第３のＦＤＳＯＩＮＭＯＳ１１４のドレイ
ン間には、自らのゲートとドレインを接続した複数のＦ
ＤＳＯＩＮＭＯＳが直列接続された構造であり、この直
列接続された複数のＦＤＳＯＩＮＭＯＳの数で、前記定
電圧出力回路が出力する定電圧の電圧値を調節すること
が可能である。なお、第１のノード１１７は、前記定電
圧出力回路の出力であり、前記定電圧出力回路の各ＭＯ
Ｓトランジスタは、バルク構造でも良い。
型ＦＤＳＯＩＮＭＯＳ１１２は、ドレインが電源端子１
０１、ソースが自らのゲートと第１のノード１１７とに
それぞれ接続され、第４のＦＤＳＯＩＮＭＯＳ１１３
は、ドレインが自らのゲートと第１のノード１１７とに
それぞれ接続され、第３のＦＤＳＯＩＮＭＯＳ１１４
は、ソースがＧＮＤ端子１０２、ドレインが自らのゲー
トにそれぞれ接続され、第４のＦＤＳＯＩＮＭＯＳ１１
３のソースと第３のＦＤＳＯＩＮＭＯＳ１１４のドレイ
ン間には、自らのゲートとドレインを接続した複数のＦ
ＤＳＯＩＮＭＯＳが直列接続された構造であり、この直
列接続された複数のＦＤＳＯＩＮＭＯＳの数で、前記定
電圧出力回路が出力する定電圧の電圧値を調節すること
が可能である。なお、第１のノード１１７は、前記定電
圧出力回路の出力であり、前記定電圧出力回路の各ＭＯ
Ｓトランジスタは、バルク構造でも良い。
【００２０】先ず、上記構成の本発明の電圧検出回路の
回路性能について説明する。図２は、上記本発明の電圧
検出回路の電源電圧に対する出力電圧のグラフを示した
ものである。太線部分と細線部分が本発明の電圧検出回
路の電源電圧に対する出力電圧のグラフである。図２か
らわかるように、点線と太線で示す前期従来の電圧検出
回路の電源電圧に対する出力電圧のグラフよりも低い電
源電圧まで前記不定領域に入らないことがわかる。これ
は、図１に示すの前記電圧検出部の第１のＦＤＳＯＩＰ
ＭＯＳ１０４と第２のＦＤＳＯＩＰＭＯＳ１０６と第１
のＦＤＳＯＩＮＭＯＳ１０７のしきい値電圧と、同じく
図１に示す前記出力部の第２のＦＤＳＯＩＮＭＯＳ１１
１のしきい値電圧が低いためである。なお、図１で示す
本発明の電圧検出回路の消費電流は、図４に示す従来の
電圧検出回路よりも、前記定電圧出力回路の消費電流分
増加はしたものの、前記電圧検出部と出力部消費電流
は、同程度の消費電流とすることが出来た。これは、図
１で示す各ＭＯＳトランジスタのリーク電流を、図４で
示す各ＭＯＳトタンジスタのリーク電流と同じ程度に抑
えることができたためである。
回路性能について説明する。図２は、上記本発明の電圧
検出回路の電源電圧に対する出力電圧のグラフを示した
ものである。太線部分と細線部分が本発明の電圧検出回
路の電源電圧に対する出力電圧のグラフである。図２か
らわかるように、点線と太線で示す前期従来の電圧検出
回路の電源電圧に対する出力電圧のグラフよりも低い電
源電圧まで前記不定領域に入らないことがわかる。これ
は、図１に示すの前記電圧検出部の第１のＦＤＳＯＩＰ
ＭＯＳ１０４と第２のＦＤＳＯＩＰＭＯＳ１０６と第１
のＦＤＳＯＩＮＭＯＳ１０７のしきい値電圧と、同じく
図１に示す前記出力部の第２のＦＤＳＯＩＮＭＯＳ１１
１のしきい値電圧が低いためである。なお、図１で示す
本発明の電圧検出回路の消費電流は、図４に示す従来の
電圧検出回路よりも、前記定電圧出力回路の消費電流分
増加はしたものの、前記電圧検出部と出力部消費電流
は、同程度の消費電流とすることが出来た。これは、図
１で示す各ＭＯＳトランジスタのリーク電流を、図４で
示す各ＭＯＳトタンジスタのリーク電流と同じ程度に抑
えることができたためである。
【００２１】次に、上記本発明の電圧検出回路の回路的
特徴について説明する。図３は、上記本発明の電圧検出
回路の電源電圧に対する第１のノード１１７と第２のノ
ード１１８と第３のノード１１９の電圧を示したグラフ
である。なお、このグラフの電源電圧範囲は、上記本発
明の電圧検出回路の出力端子が、電源電圧と等しくなる
範囲である。
特徴について説明する。図３は、上記本発明の電圧検出
回路の電源電圧に対する第１のノード１１７と第２のノ
ード１１８と第３のノード１１９の電圧を示したグラフ
である。なお、このグラフの電源電圧範囲は、上記本発
明の電圧検出回路の出力端子が、電源電圧と等しくなる
範囲である。
【００２２】図３に示すように、どのノードもある電源
電圧までは、電源電圧と同じ電圧であるが、電源電圧の
上昇とともに、先ず、２Ｖ程度の電源電圧から太線と一
点鎖線とで示す第１のノード１１７の電圧が、電源電圧
が上昇してもほとんど上昇しなくなり、次に、２．５Ｖ
程度の電源電圧から太線と二点鎖線で示す第２のノード
１１８と第３のノード１１９の電圧がほとんど上昇しな
くなる。このように、上記本発明の電圧検出回路は、第
１のノード１１７と第２のノード１１８と第３のノード
１１９をある電圧以上に上昇させない構成としてある。
これは、図１で示す各ＦＤＳＯＩのＭＯＳトランジスタ
の各端子間電圧が３Ｖ程度になると、該各ＦＤＳＯＩの
ＭＯＳトランジスタにキンクやパンチスルーが発生した
り、該各ＦＤＳＯＩのＭＯＳトランジスタの埋め込み酸
化膜をゲート酸化膜とし、同じく該各ＦＤＳＯＩのＭＯ
Ｓトランジスタの共通支持基板をゲートとしたバックチ
ャネルの悪影響が顕著となり、該各ＦＤＳＯＩのＭＯＳ
トランジスタで構成する回路が正常に動作できなくなっ
たり、該各ＦＤＳＯＩのＭＯＳトランジスタが破壊して
しまったりするのを防止するためである。
電圧までは、電源電圧と同じ電圧であるが、電源電圧の
上昇とともに、先ず、２Ｖ程度の電源電圧から太線と一
点鎖線とで示す第１のノード１１７の電圧が、電源電圧
が上昇してもほとんど上昇しなくなり、次に、２．５Ｖ
程度の電源電圧から太線と二点鎖線で示す第２のノード
１１８と第３のノード１１９の電圧がほとんど上昇しな
くなる。このように、上記本発明の電圧検出回路は、第
１のノード１１７と第２のノード１１８と第３のノード
１１９をある電圧以上に上昇させない構成としてある。
これは、図１で示す各ＦＤＳＯＩのＭＯＳトランジスタ
の各端子間電圧が３Ｖ程度になると、該各ＦＤＳＯＩの
ＭＯＳトランジスタにキンクやパンチスルーが発生した
り、該各ＦＤＳＯＩのＭＯＳトランジスタの埋め込み酸
化膜をゲート酸化膜とし、同じく該各ＦＤＳＯＩのＭＯ
Ｓトランジスタの共通支持基板をゲートとしたバックチ
ャネルの悪影響が顕著となり、該各ＦＤＳＯＩのＭＯＳ
トランジスタで構成する回路が正常に動作できなくなっ
たり、該各ＦＤＳＯＩのＭＯＳトランジスタが破壊して
しまったりするのを防止するためである。
【００２３】つまり、上記したような回路的特徴を有し
た上記本発明の電圧検出回路は、電源電圧が３Ｖ以上の
場合でも、破壊したり誤動作したりしないので、電池容
量の大きなＬｉ系の電池（電池電圧が３〜４Ｖ程度）等
の供給する電力の電圧が高い電力供給手段で動作させる
ことができるとともに、該電力供給手段の電力の電圧を
検出することができる。
た上記本発明の電圧検出回路は、電源電圧が３Ｖ以上の
場合でも、破壊したり誤動作したりしないので、電池容
量の大きなＬｉ系の電池（電池電圧が３〜４Ｖ程度）等
の供給する電力の電圧が高い電力供給手段で動作させる
ことができるとともに、該電力供給手段の電力の電圧を
検出することができる。
【００２４】なお、上記本発明の電圧検出回路で用いた
各ＦＤＳＯＩのＭＯＳトランジスタの共通支持基板は、
第１のノード１１７、あるいは、第２のノード１１８と
同じ電圧となる様に構成することで、各ＦＤＳＯＩＰＭ
ＯＳでの前記バックチャネルによる悪影響はなくなると
ともに、各ＦＤＳＯＩＮＭＯＳでの前記バックチャネル
による悪影響は軽減され、該共通支持基板をＧＮＤ電圧
と同じ電圧となる様に構成とすることで、各ＦＤＳＯＩ
ＮＭＯＳでの前記バックチャネルによる悪影響はなくな
るとともに、各ＦＤＳＯＩＰＭＯＳでの前記バックチャ
ネルによる悪影響は軽減されることは言うまでもない。
各ＦＤＳＯＩのＭＯＳトランジスタの共通支持基板は、
第１のノード１１７、あるいは、第２のノード１１８と
同じ電圧となる様に構成することで、各ＦＤＳＯＩＰＭ
ＯＳでの前記バックチャネルによる悪影響はなくなると
ともに、各ＦＤＳＯＩＮＭＯＳでの前記バックチャネル
による悪影響は軽減され、該共通支持基板をＧＮＤ電圧
と同じ電圧となる様に構成とすることで、各ＦＤＳＯＩ
ＮＭＯＳでの前記バックチャネルによる悪影響はなくな
るとともに、各ＦＤＳＯＩＰＭＯＳでの前記バックチャ
ネルによる悪影響は軽減されることは言うまでもない。
【００２５】また、図３に示すように、第１のノード１
１７と第２のノード１１８と第３のノード１１９の電圧
は、ある電源電圧未満では、電源電圧と同じ電圧とな
る。これも上記本発明の電圧検出回路の回路的特徴であ
る。特に重要なのは、第２のノード１１８の電圧が前記
電圧検出部の最低動作電圧付近の場合に、第２のノード
１１８の電圧は、最も高い電圧である電源電圧と同じ電
圧となることである。なぜなら、電源電圧よりも第２の
ノード１１８の電圧が低下するほど、高い電源電圧で前
記電源電圧検出部が動作できなくなってしまい、その結
果、前記不定領域に入る電源電圧が高くなってしまうか
らである。つまり、前記不定領域に入る電源電圧を最も
低い電圧とするために、上記本発明の電圧電圧検出回路
では、前記電圧検出部と電源端子の間にゲートに前記定
電圧出力回路からの定電圧が入力され、ドレインに電源
端子１０１が接続され、ソースに前記電圧検出部の電源
端子である第２のノード１１８が接続された第２のＤ型
ＦＤＳＯＩＮＭＯＳ１１５を設けることで、電源電圧が
高い場合は、前記電圧検出部の電源端子である第２のノ
ード１１８に過度の電圧がかかることを防止するととも
に、電源電圧が低い場合は、前記電圧検出部の電源端子
である第２のノード１１８が、電源電圧と同じ電圧とな
るよう構成したのである。
１７と第２のノード１１８と第３のノード１１９の電圧
は、ある電源電圧未満では、電源電圧と同じ電圧とな
る。これも上記本発明の電圧検出回路の回路的特徴であ
る。特に重要なのは、第２のノード１１８の電圧が前記
電圧検出部の最低動作電圧付近の場合に、第２のノード
１１８の電圧は、最も高い電圧である電源電圧と同じ電
圧となることである。なぜなら、電源電圧よりも第２の
ノード１１８の電圧が低下するほど、高い電源電圧で前
記電源電圧検出部が動作できなくなってしまい、その結
果、前記不定領域に入る電源電圧が高くなってしまうか
らである。つまり、前記不定領域に入る電源電圧を最も
低い電圧とするために、上記本発明の電圧電圧検出回路
では、前記電圧検出部と電源端子の間にゲートに前記定
電圧出力回路からの定電圧が入力され、ドレインに電源
端子１０１が接続され、ソースに前記電圧検出部の電源
端子である第２のノード１１８が接続された第２のＤ型
ＦＤＳＯＩＮＭＯＳ１１５を設けることで、電源電圧が
高い場合は、前記電圧検出部の電源端子である第２のノ
ード１１８に過度の電圧がかかることを防止するととも
に、電源電圧が低い場合は、前記電圧検出部の電源端子
である第２のノード１１８が、電源電圧と同じ電圧とな
るよう構成したのである。
【００２６】なお、上記の場合以外に、第１のノード１
１７の電圧が電源電圧よりも低下しすぎた場合も、第の
ノード１１８の電圧が電源電圧より低下してしまう。従
って、上記本発明の電圧検出回路では、前記した構成の
定電圧出力回路を採用し、その出力を第１のノード１１
７とすることにより、電源電圧が低い場合は、第１のノ
ード１１７と電源電圧が同じ電圧となるようにした。
１７の電圧が電源電圧よりも低下しすぎた場合も、第の
ノード１１８の電圧が電源電圧より低下してしまう。従
って、上記本発明の電圧検出回路では、前記した構成の
定電圧出力回路を採用し、その出力を第１のノード１１
７とすることにより、電源電圧が低い場合は、第１のノ
ード１１７と電源電圧が同じ電圧となるようにした。
【００２７】また、上記したような電源電圧が高い場合
ではノード電圧の上昇を防ぎ、電源電圧が低い場合では
ノード電圧を電源電圧と同じにするよう機能する本発明
の回路構成部分は、このような電圧となる必要があるノ
ードを有する他のＣＭＯＳ回路にも応用できることは言
うまでもない。特に、低電圧動作の性能はそのままに、
最大動作電圧を向上させることを目標とするＣＭＯＳ回
路において、該ＣＭＯＳ回路のプラス側電源端子の電圧
制御に上記本発明の回路構成部分を応用することで、上
記目標が達成された該ＣＭＯＳ回路が実現できるし、ア
ナログ回路部分においては、該アナログ回路部のプラス
側電源端子の電圧制御に上記本発明の回路構成部分を応
用することで、ある電源電圧以上では電源電圧が変動し
てもアナログ特性の変動しない該アナログ回路部を実現
することができる。
ではノード電圧の上昇を防ぎ、電源電圧が低い場合では
ノード電圧を電源電圧と同じにするよう機能する本発明
の回路構成部分は、このような電圧となる必要があるノ
ードを有する他のＣＭＯＳ回路にも応用できることは言
うまでもない。特に、低電圧動作の性能はそのままに、
最大動作電圧を向上させることを目標とするＣＭＯＳ回
路において、該ＣＭＯＳ回路のプラス側電源端子の電圧
制御に上記本発明の回路構成部分を応用することで、上
記目標が達成された該ＣＭＯＳ回路が実現できるし、ア
ナログ回路部分においては、該アナログ回路部のプラス
側電源端子の電圧制御に上記本発明の回路構成部分を応
用することで、ある電源電圧以上では電源電圧が変動し
てもアナログ特性の変動しない該アナログ回路部を実現
することができる。
【００２８】そしてさらに、図１で示すように、上記本
発明の電圧検出回路は、出力電圧変動させるための第２
のＦＤＳＯＩＮＭＯＳ１１１のドレインと、出力端子１
０３との間にゲートに前記定電圧出力回路からの定電圧
が入力され、ドレインに出力端子１０３が接続され、ソ
ースに第２のＦＤＳＯＩＮＭＯＳ１１１のドレインが接
続された第３のＤ型ＦＤＳＯＩＮＭＯＳ１１６を設ける
ことで、ある電源電圧以上では、出力電圧が電源電圧と
同じ電圧となり、しかも、第２のＦＤＳＯＩＮＭＯＳの
ドレインに過度の電圧がかかるのを防止するとともに、
前記ある電源電圧未満では、前記不定領域に入る電源電
圧までは、出力電圧をＧＮＤ電圧とすることが出来るよ
うにした。
発明の電圧検出回路は、出力電圧変動させるための第２
のＦＤＳＯＩＮＭＯＳ１１１のドレインと、出力端子１
０３との間にゲートに前記定電圧出力回路からの定電圧
が入力され、ドレインに出力端子１０３が接続され、ソ
ースに第２のＦＤＳＯＩＮＭＯＳ１１１のドレインが接
続された第３のＤ型ＦＤＳＯＩＮＭＯＳ１１６を設ける
ことで、ある電源電圧以上では、出力電圧が電源電圧と
同じ電圧となり、しかも、第２のＦＤＳＯＩＮＭＯＳの
ドレインに過度の電圧がかかるのを防止するとともに、
前記ある電源電圧未満では、前記不定領域に入る電源電
圧までは、出力電圧をＧＮＤ電圧とすることが出来るよ
うにした。
【００２９】なお、図１あるいは、図４に示す出力対抗
１１０は、同じく図１あるいは図４で示す出力端子１０
３と接続される前記負荷回路の端子が、抵抗でプルアッ
プされている場合は必要ないことは言うまでもない。
１１０は、同じく図１あるいは図４で示す出力端子１０
３と接続される前記負荷回路の端子が、抵抗でプルアッ
プされている場合は必要ないことは言うまでもない。
【００３０】上記してきたたように、本発明の電圧検出
回路は、内部の各ＭＯＳトランジスタにＦＤＳＯＩのＭ
ＯＳトランジスタを採用した構成と、電源電圧がＦＤＳ
ＯＩのＭＯＳトランジスタの挙動がおかしくなる３Ｖ以
上の電圧となっても、各ＦＤＳＯＩのＭＯＳトランジス
タの各端子間の電圧を３Ｖ以下に抑え、しかも、電源電
圧が低下した場合は、各ＦＤＳＯＩのＭＯＳトランジス
タの各端子間の電圧を抑えることを行わない機能を有し
た構成とすることにより、前記本発明の電圧検出回路
は、前記従来の電圧検出回路の課題として述べた、消費
電流の増大を抑え、前記不定領域に入る電源電圧を下げ
ると言う課題を解決することができるとともに、内蔵す
るＦＤＳＯＩのＭＯＳトランジスタの挙動がおかしくな
る３Ｖ以上の電圧を供給する電力供給手段を採用して
も、前記不定領域に入る電源電圧が低下する特徴を維持
しながら、その他の特性については、前記従来の電圧検
出回路と変わりない特性を有することが可能となる。
回路は、内部の各ＭＯＳトランジスタにＦＤＳＯＩのＭ
ＯＳトランジスタを採用した構成と、電源電圧がＦＤＳ
ＯＩのＭＯＳトランジスタの挙動がおかしくなる３Ｖ以
上の電圧となっても、各ＦＤＳＯＩのＭＯＳトランジス
タの各端子間の電圧を３Ｖ以下に抑え、しかも、電源電
圧が低下した場合は、各ＦＤＳＯＩのＭＯＳトランジス
タの各端子間の電圧を抑えることを行わない機能を有し
た構成とすることにより、前記本発明の電圧検出回路
は、前記従来の電圧検出回路の課題として述べた、消費
電流の増大を抑え、前記不定領域に入る電源電圧を下げ
ると言う課題を解決することができるとともに、内蔵す
るＦＤＳＯＩのＭＯＳトランジスタの挙動がおかしくな
る３Ｖ以上の電圧を供給する電力供給手段を採用して
も、前記不定領域に入る電源電圧が低下する特徴を維持
しながら、その他の特性については、前記従来の電圧検
出回路と変わりない特性を有することが可能となる。
【００３１】そしてさらに、上記のような特性を有する
本発明の電圧検出回路の出力電圧を、前記本発明の電圧
検出回路の電源端子に接続される電力供給手段が、電源
端子に接続される負荷回路のリセット信号として利用す
ることで、前記負荷回路の動作が完全に停止する停止電
圧以下の電源電圧まで、リセット信号が維持できるの
で、前記負荷回路が、システム的、ハード的に致命的ダ
メージを受けるのを防止することが可能となる。
本発明の電圧検出回路の出力電圧を、前記本発明の電圧
検出回路の電源端子に接続される電力供給手段が、電源
端子に接続される負荷回路のリセット信号として利用す
ることで、前記負荷回路の動作が完全に停止する停止電
圧以下の電源電圧まで、リセット信号が維持できるの
で、前記負荷回路が、システム的、ハード的に致命的ダ
メージを受けるのを防止することが可能となる。
【００３２】なお、上記では、本発明の電圧検出回路に
ついて述べたが、本発明を他の機能を有する回路であっ
ても、低電圧動作が要求される場合は、共通の課題であ
ることは言うまでもない。
ついて述べたが、本発明を他の機能を有する回路であっ
ても、低電圧動作が要求される場合は、共通の課題であ
ることは言うまでもない。
【００３３】
【発明の効果】本発明によれば、ある機能を果たす回路
において、消費電流の増大を最小限に抑えつつ、最大動
作電圧はそのままで、最低動作電圧を低下させることが
出来る。
において、消費電流の増大を最小限に抑えつつ、最大動
作電圧はそのままで、最低動作電圧を低下させることが
出来る。
【００３４】また、本発明を利用した電圧検出回路にお
いては、従来の電圧検出回路と比べ、消費電流の増大を
最小限に抑えつつ、最大動作電圧はそのままで、該電圧
検出回路の出力信号が不定領域に入る電源電圧を低下さ
せることが出来る。
いては、従来の電圧検出回路と比べ、消費電流の増大を
最小限に抑えつつ、最大動作電圧はそのままで、該電圧
検出回路の出力信号が不定領域に入る電源電圧を低下さ
せることが出来る。
【００３５】そしてさらに、電池等の電力供給手段の電
力で動作する演算処理回路等の負荷回路と、該負荷回路
と同じ電力で動作する本発明を利用した電圧検出回路を
設け、該電圧検出回路で、前記電力の電圧を検出し、前
記電力の電圧がある電圧以下の場合、該前記電圧検出回
路の出力信号にて前記負荷回路をリセットする構成の電
子機器において、本発明を利用した電圧検出回路は、前
記負荷回路が完全に動作できなくなる前記電力の電圧以
下まで、前記負荷回路のリセットを維持することが出来
るので、前記負荷回路がシステム的、あるいは、ハード
的に、致命的なダメージを受けることを防止することが
出来るとともに、前記電子機器の消費電流の増加は最小
限に抑えることができ、しかも、前記電力の電圧を低下
させる必要がないので、容量が大きい代わりに前記電力
の電圧が高くなる電池が採用できるので、前記電子機器
の動作時間の低下を抑えることができる。
力で動作する演算処理回路等の負荷回路と、該負荷回路
と同じ電力で動作する本発明を利用した電圧検出回路を
設け、該電圧検出回路で、前記電力の電圧を検出し、前
記電力の電圧がある電圧以下の場合、該前記電圧検出回
路の出力信号にて前記負荷回路をリセットする構成の電
子機器において、本発明を利用した電圧検出回路は、前
記負荷回路が完全に動作できなくなる前記電力の電圧以
下まで、前記負荷回路のリセットを維持することが出来
るので、前記負荷回路がシステム的、あるいは、ハード
的に、致命的なダメージを受けることを防止することが
出来るとともに、前記電子機器の消費電流の増加は最小
限に抑えることができ、しかも、前記電力の電圧を低下
させる必要がないので、容量が大きい代わりに前記電力
の電圧が高くなる電池が採用できるので、前記電子機器
の動作時間の低下を抑えることができる。
【図１】本発明の実施の形態に係わる電圧検出回路の概
略回路図である。
略回路図である。
【図２】本発明の電圧検出回路の電源電圧に対する出力
電圧のグラフを示したものである。
電圧のグラフを示したものである。
【図３】本発明の電圧検出回路の電源電圧に対する第１
のノードと第２のノードと第３のノードの電圧を示した
グラフである。
のノードと第２のノードと第３のノードの電圧を示した
グラフである。
【図４】従来の電圧検出回路の概略回路図である。
１０１ 電源端子
１０２ ＧＮＤ端子
１０３ 出力端子
１０４ 第１のＦＤＳＯＩＰＭＯＳ
１０５ 第１のＤ型ＦＤＳＯＩＮＭＯＳ
１０６ 第２のＦＤＳＯＩＰＭＯＳ
１０７ 第１のＦＤＳＯＩＮＭＯＳ
１０８ 第２の抵抗
１０９ 第１の抵抗
１１０ 出力抵抗
１１１ 第２のＦＤＳＯＩＮＭＯＳ
１１２ 第３のＤ型ＦＤＳＯＩＮＭＯＳ
１１３ 第４のＦＤＳＯＩＮＭＯＳ
１１４ 第３のＦＤＳＯＩＮＭＯＳ
１１５ 第２ＦＤＳＯＩＮＭＯＳ
１１６ 第４のＦＤＳＯＩＮＭＯＳ
１１７ 第１のノード
１１８ 第２のノード
１１９ 第３のノード
３０４ 第１のＰＭＯＳ
３０５ 第１のＤ型ＮＭＯＳ
３０６ 第２のＰＭＯＳ
３０７ 第１のＮＭＯＳ
Claims (3)
- 【請求項１】 所望の機能を有するＣＭＯＳ回路と、該
ＣＭＯＳ回路を駆動する電力を供給する電力供給手段と
で構成される電子機器であって、前記ＣＭＯＳ回路は、
完全空乏型ＳＯＩ構造のＭＯＳトランジスタを有し、さ
らに、前記電力供給手段のプラス側端子と前記ある回路
のプラス側電源端子の間に、ドレインの電圧がある電圧
以上の場合は、ソース電圧を所望の電圧以下に抑え、ド
レインの電圧がある電圧未満の場合は、ソースの電圧を
ドレインの電圧が同じとなるようなゲート電圧を与えた
ディプレッション型のＮチャネル型ＭＯＳトランジスタ
を有し、前記ある回路は、該ディプレッション型のＮチ
ャネル型ＭＯＳトランジスタのドレインからソースへと
供給される前記電力供給手段の電力で駆動されることを
特徴とする電子機器。 - 【請求項２】 前記ＣＭＯＳ回路は、前電力供給手段の
プラス側端子の電圧を検出する機能を有する電圧検出回
路であり、該電圧検出回路は、電圧検出結果を出力する
出力端子と、前記電力供給手段のプラス側端子の電圧を
分圧した分圧電圧を出力する分圧抵抗部と、前記分圧電
圧を検出し、検出結果を出力信号に反映させる電圧検出
部と、前記出力信号をゲートに受けた完全空乏型ＳＯＩ
構造のNチャネル型ＭＯＳトランジスタを有し、該ＭＯ
Ｓトランジスタのドレイン電流を変動することで、前記
出力端子の電圧を変動させる出力部とで構成されてお
り、さらに、前記電圧検出部は、完全空乏型ＳＯＩ構造
のＭＯＳトランジスタで構成され、前記電力供給手段の
プラス側端子と、前記電圧検出部のプラス側電源端子の
間に、前記ディプレッション型のＮチャネル型ＭＯＳト
ランジスタを設け、前記電圧検出回路は、該ディプレッ
ション型のＮチャネル型ＭＯＳトランジスタのドレイン
からソースへ供給される前記電力供給手段の電力を利用
して駆動され、さらに、前記出力部の完全空乏型ＳＯＩ
構造のNチャネル型ＭＯＳトランジスタのドレインと、
前記出力端子端子の間にも、前記ディプレッション型の
Ｎチャネル型ＭＯＳトランジスタを設け、該ディプレッ
ション型のＮチャネル型ＭＯＳトランジスタのドレイン
とソース間に、前記完全空乏型ＳＯＩ構造のNチャネル
型ＭＯＳトランジスタのドレイン電流が流れる構成とし
たことを特徴とする請求項１記載の電子機器。 - 【請求項３】 前記電子機器は、さらに、所望の機能を
有した負荷回路を有し、該負荷回路は、前記電力供給手
段の電力で駆動し、さらに、前記電力供給手段の電力の
電圧がある電圧以下の場合、前記電圧検出回路の出力端
子の電圧によりリセットされる構成としたことを特徴と
する請求項２記載の電子機器。
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| JP2001283202A JP4794782B2 (ja) | 2001-09-18 | 2001-09-18 | 電圧検出回路、及び電子機器 |
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| JP2016127480A (ja) * | 2015-01-06 | 2016-07-11 | ラピスセミコンダクタ株式会社 | パワーオンリセット回路、半導体装置、及びパワーオンリセット回路の制御方法 |
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| JP2008004741A (ja) * | 2006-06-22 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びそれを備えた情報機器、通信機器、ａｖ機器及び移動体 |
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- 2002-09-18 CN CNB021428131A patent/CN1258875C/zh not_active Expired - Fee Related
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