JP2001060802A - 回路素子基板と半導体装置及びその製造方法 - Google Patents

回路素子基板と半導体装置及びその製造方法

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dielectric
conductor
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conductor pattern
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明彦 奥洞
Takayuki Hirabayashi
崇之 平林
Hideyuki Shikichi
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Abstract

(57)【要約】 【課題】誘電体基板を張り合わせて所望の特性の回路素
子基板を得る。 【解決手段】共振器を構成するパターン１１ａ，１１ｂ
が形成された配線板１１と、パターン１１ａ，１１ｂと
略等しいパターン１２ａ，１２ｂが形成された配線板１
２を、導体パターンを対向させてプリプレグ１３を介し
て接着する。配線板１１，１２の外面に接地導体を設け
ることで、トリプレート構造の帯域フィルタを形成でき
る。パターン１１ａ，１２ａを接続して信号の入力側と
し、パターン１１ｂ，１２ｂを接続して信号の出力側と
することで、プリプレグ１３の厚さ等の影響を受けるこ
となく所望の周波数特性とすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、回路素子基板と
半導体装置及びその製造方法に関する。詳しくは、両面
に導体層が形成された第１の誘電体基板の一方の面に
は、回路素子の動作を設定する第１の導体パターンを形
成し、両面に導体層が形成された第２の誘電体基板の一
方の面には、第１の導体パターンと対向して重なり合わ
されたときに第１の導体パターンと略等しい形状となる
第２の導体パターンを形成し、第１の誘電体基板と第２
の誘電体基板を第１の導体パターンと第２の導体パター
ンが対向して重なり合うように接着用誘電体層を介して
張り合わせて回路素子基板を構成するものとし、また、
第１あるいは第２の導体パターンと接続された半導体素
子を有するものとし、第１の導体パターンと第２の導体
パターンを接続して信号の入出力を行うことで、２つの
誘電体基板を接着する接着用誘電体層の厚みによらず、
所望の周波数特性を得るものである。
【０００２】
【従来の技術】近年、情報通信技術の進展に伴い、移動
体通信機器やＩＳＤＮあるいはコンピュータ装置等の様
々な機器に、無線あるいは有線で高速にデータ等を伝送
するための回路ブロックが搭載されるようになってい
る。
【０００３】このような回路ブロックを機器に搭載する
際には、高速にデータ等を伝送できるだけでなくノイズ
等を考慮した構成が望まれる。さらに、携行可能な機器
に搭載する場合にあっては、部品の小型化や複合化及び
多機能化等が図られている。例えば、高周波回路に於け
る機能ブロックにおいて、半導体素子のみを主に用いる
ことでＶＣＯ(Voltage Controlled Oscillator)やフィ
ルタを実現することは波長が短くなることで困難とな
り、分布定数回路を用いてフィルタや高周波整合回路あ
るいは結合回路を小型化、集積化することなどが研究さ
れている。
【０００４】ここで、例えば１／４λ結合路（λは波
長）を用いた平面伝送路であるマイクロストリップ線路
やコプレーナ導波管を用いることで、高性能な帯域フィ
ルタを精度良く基板上に形成することが可能とされてい
る。しかし、このような回路素子は、基板表面に形成さ
れるので他の外部回路との干渉が生じ易く、曲がり部分
などから電磁波の放射が行われて他の機器の誤動作の原
因となってしまう。このため、回路全体をシールドした
り電波吸収材を用いることで電磁波の影響を防止しなけ
ればならず、構造が複雑で大規模となりコストアップと
なってしまう。さらに、回路が平面的に形成されること
から、周波数の比較的低い領域ではサイズが大きくなっ
てしまう。
【０００５】そこで、このような帯域フィルタでは、信
号線を２枚の接地導体で囲んだストリップライン構造を
用いることで電磁波の影響を防止すると共、ステップイ
ンピーダンス共振構造をとることにより、共振器を短縮
させてコンパクトなサイズとすることが知られている。
【０００６】このステップインピーダンス共振構造の帯
域フィルタは図１５に示すように外部接地導体２０１の
内層に誘電体基板２０２を構成し、さらにその間にステ
ップ状にインピーダンスの異なる構造の２つの信号導体
層で構成された共振器２０３を有している。なお、図１
６は図１５に示す帯域フィルタの周波数特性を示してお
り、「ｆ0」は中心周波数、「ＷT」は信号の透過帯域幅
である。
【０００７】
【発明が解決しようとする課題】ところで、図１５に示
すような帯域フィルタとしての回路素子基板において、
誘電体基板の厚みや回路素子の動作を設定する導体パタ
ーンの加工精度のばらつきが生じると高周波特性のズレ
を生じてしまう。図１７は、誘電体厚みの変化と中心周
波数の変化の関係の一例を示しており、例えば誘電体基
板の厚みが５％程度変化しただけで中心周波数は１〜２
％変化してしまう。ここで、帯域フィルタの中心周波数
が５ＧＨｚであるときには、最大１００ＭＨｚ程度の周
波数変化を生じてしまうこととなり、実用に供するのは
困難である。このため、高周波特性のズレを防止するた
めには、高精度な基板加工技術とパターン形成技術が必
要とされることとなり帯域フィルタを形成した基板が高
価となってしまう。
【０００８】また、マイクロ波やミリ波を使用する通信
機器のフロントエンドを安価に作成するためには、従来
より用いられているセラミック基板に代えて、ガラス布
基材エポキシ樹脂基板やガラス布基材ＢＴレジン（ビス
マレイミド−トリアジン樹脂）基板等の有機基板を用い
る必要がある。しかし、有機基板では従来より用いられ
ているセラミック基板とは基板作成方法が異なり、複数
の有機基板を積層して帯域フィルタを形成した場合に
は、誘電体層の一部となる接着層の厚みをコントロール
することが難しく、所望の特性を得ることが困難となっ
てしまう。
【０００９】図１８は、誘電体基板として有機基板を用
いたときの構成を示しており、図１８Ａは分解斜視図、
図１８Ｂは図１８Ａの位置ＰＡでの断面概略図である。
図１８Ａに示すように、２つの有機基板２１０，２１５
を用いて帯域フィルタが形成される。一方の有機基板２
１０は両面プリント配線板が用いられて、この両面プリ
ント配線板２１０の接着面側（誘電体基板２１５と対向
する面側）には、共振構造等の導体パターン２１０ａ，
２１０ｂが形成されると共に、他方の面はシールド面２
１０ｃとされる。また、有機基板２１５は片面プリント
配線板が用いられて、この片面プリント配線板２１５の
導体が形成された面はシールド面２１５ｃとされる。
【００１０】両面プリント配線板２１０の導体パターン
２１０ａが形成された面（パターン面）と、片面プリン
ト配線板２１５のシールド面２１５ｃでない面側が対向
するものとされて、この両面プリント配線板２１０と片
面プリント配線板２１５の間に基板接着用のプリプレグ
２１８が挟み込まれて圧着加熱されることにより、ステ
ップインピーダンス共振構造の帯域フィルタが形成され
る。
【００１１】ここで、両面プリント配線板２１０や片面
プリント配線板２１５の厚みは、高精度で容易に管理す
ることができる。しかし、接着用誘電体層であるプリプ
レグ２１８の厚みは、加工条件や、プリント配線板のパ
ターン率等によって左右されやすく、所望の厚みにコン
トロールすることが困難である。
【００１２】このため、プリプレグ２１８の厚みがばら
つきを生じたときには所望の特性を得ることができず歩
留まりの悪化を招いてしまうことから、安価な基板素材
を用いても帯域フィルタが形成された基板は高価となっ
てしまう。
【００１３】そこで、この発明では、誘電体基板を張り
合わせても所望の特性を得ることができる回路素子基板
と半導体装置及び製造方法を提供するものである。
【００１４】
【課題を解決するための手段】この発明に係る回路素子
基板は、第１の導体パターンが形成された第１の誘電体
基板と第２の導体パターンが形成された第２の誘電体基
板が、互いの導体パターンを対向させて接着用誘電体層
を介して接着され、第１の導体パターンは所望の動作の
回路素子のパターンに設定されると共に、第２の導体パ
ターンは第１の導体パターンと対向して重なり合わされ
たときに第１の導体パターンと略等しい形状となるよう
に設定され、接着された第１及び第２の誘電体基板の外
面に接地導体を設けたものである。
【００１５】また、回路素子基板の製造方法は、両面に
導体層が形成された第１の誘電体基板の一方の面には、
回路素子の動作を設定する第１の導体パターンを形成
し、両面に導体層が形成された第２の誘電体基板の一方
の面には、第１の導体パターンと対向して重なり合わさ
れたときに第１の導体パターンと略等しい形状となる第
２の導体パターンを形成し、第１の誘電体基板と第２の
誘電体基板を第１の導体パターンと第２の導体パターン
が対向して重なり合うように接着用誘電体層を介して張
り合わせるものである。
【００１６】また半導体装置は、第１の導体パターンが
形成された第１の誘電体基板と第２の導体パターンが形
成された第２の誘電体基板が、互いの導体パターンを対
向させて接着用誘電体層を介して接着され、第１の導体
パターンは所望の動作の回路素子のパターンに設定され
ると共に、第２の導体パターンは第１の導体パターンと
対向して重なり合わされたときに第１の導体パターンと
略等しい形状となるように設定され、第１の導体パター
ンと第２の導体パターンは接続部材によって接続され、
少なくとも、第１あるいは第２の導体パターンと接続さ
れた半導体素子を有するものである。
【００１７】さらに、半導体装置の製造方法は、両面に
導体層が形成された第１の誘電体基板の一方の面には、
回路素子の動作を設定する第１の導体パターンを形成
し、両面に導体層が形成された第２の誘電体基板の一方
の面には、第１の導体パターンと対向して重なり合わさ
れたときに第１の導体パターンと略等しい形状となる第
２の導体パターンを形成し、第１の誘電体基板と第２の
誘電体基板を第１の導体パターンと第２の導体パターン
が対向して重なり合うように接着用誘電体層を介して張
り合わせて接続部材によって第１の導体パターンと第２
の導体パターンを接続すると共に、少なくとも第１ある
いは第２の導体パターンと半導体素子を接続するもので
ある。
【００１８】この発明においては、両面に導体層が形成
された第１の誘電体基板、例えば両面銅張積層板の一方
の面には、回路素子として帯域フィルタを構成する場
合、第１の導体パターンとして共振器パターンが形成さ
れる。また、第２の両面銅張積層板の一方の面には、第
１の両面銅張積層板の共振器パターンと対向して重なり
合うように略等しい形状の共振器パターンが形成され
る。この第１及び第２の両面銅張積層板は、共振器パタ
ーンが対向して重なり合うように接着用誘電体層を介し
て張り合わされる。また第１の両面銅張積層板の共振器
パターンや第２の両面銅張積層板の共振器パターンは、
絶縁性誘電体層を介して略等しい形状の共振器パターン
が複層化される。さらに、第１の両面銅張積層板の共振
器パターンと第２の両面銅張積層板の共振器パターンが
例えば突起電極によって接続されて、第１あるいは第２
の両面銅張積層板のいずれかの共振器パターンにはＭＭ
ＩＣ等の半導体素子が接続される。この半導体素子は、
共振器パターンと接続されたバイアホールやスルーホー
ルを介して張り合わされた第１及び第２の両面銅張積層
板の外面側に設けられる。また、第１あるいは第２の両
面銅張積層板のいずれかの共振器パターンとＭＭＩＣ等
の半導体素子のバンプが接続されてから第１及び第２の
両面銅張積層板が張り合わされて、半導体素子が内装さ
れる。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて図を参照しながら詳細に説明する。図１は本発明
の基本構造を示しており、２つの誘電体基板１１，１２
を用いて回路素子基板、例えばステップインピーダンス
共振構造(Step Impedance Resonance:SIR)の帯域フィル
タを形成するものである。この２つの誘電体基板１１，
１２としては、両面に導体層が形成された誘電体基板
（以下、単に「両面プリント配線板」という）、例えば
両面銅張積層板を用いるものとして、それぞれの両面プ
リント配線板の一方の面には、共振器を構成する導体パ
ターン（以下「パターン」という）１１ａ，１１ｂ及び
パターン１２ａ，１２ｂを形成する。このパターンは、
両面プリント配線板１１に設けたパターン１１ａ，１１
ｂと両面プリント配線板１２に設けたパターン１２ａ，
１２ｂを対向させたときに、図１Ａに示すようにパター
ン１１ａ，１２ａが重なり合って一致すると共に、パタ
ーン１１ｂ，１２ｂが重なり合って一致するよう形成す
る。
【００２０】このパターンが形成された２つの両面プリ
ント配線板１１，１２を、基板接着用のプリプレグ１３
を挟んで、上述のようにパターン１１ａ，１２ａ及びパ
ターン１１ｂ，１２ｂが重なり合って一致するように配
設するものとし、その後、圧着加熱して２つの両面プリ
ント配線板１１，１２を接着する。ここで、パターン１
１ａとパターン１２ａを接続すると共にパターン１１ｂ
とパターン１２ｂを接続し、さらに両面プリント配線板
１１，１２のパターンが形成されていないシールド面１
１ｃ，１２ｃを接続することにより、プリプレグ１３の
厚みの変化によらず所望のフィルタ特性のＳＩＲ構造の
帯域フィルタ(Band-pass Filter)機能を有した回路素子
基板を得ることができるものである。なお図１Ｂは、図
１Ａの一点鎖線で示す位置ＰＢでの断面概略図である。
【００２１】図２は図１に示す構造の回路素子基板の製
造方法を示している。誘電体基板である両面プリント配
線板２１，２２は、例えばガラス布基材にエポキシ樹脂
を含浸させた基板（アメリカ電気工業規格(National El
ectrical Manufacturers Association:NEMA)のＦＲ−４
に相当する基板）、ガラス転移温度Ｔgの高いエポキシ
樹脂を用いたＦＲ−５相当の基板、ＢＴレジン（ビスマ
レイド−トリアジン樹脂）やＰＰＥ（ポリフェニレンエ
ーテル）、テフロン、ポリイミドなどのように低誘電率
（ε＜４）、低ｔａｎδ（δ＜０．０１）である樹脂を
使用して高周波特性が良好なものとされた基板を用い
る。なお、以下に示す接着方法が適用可能な基板であれ
ば他の基板でも良い。また、ガラス布基板に限らずポリ
イミド、アクリレート、ポリオレフィンなどあらゆる重
合体の有機基板を用いることもできる。さらに、アルミ
ナ、ムライト、ガラスセラミックなどのセラミック基板
や、セラミック基板と有機基板の混合物であるコンポジ
ット基板であってもよい。
【００２２】両面プリント配線板２１，２２にパターン
２１ａ，２１ｂ，２２ａ，２２ｂを形成する場合には、
エッチングによって不要とされた銅箔部分を除去する
が、この場合には銅箔が薄いほうが加工精度を高めるこ
とができる。また、帯域フィルタで帯域制限する信号の
周波数が高い場合には、表皮効果によってパターンの銅
箔表面にしか電流が流れないことから銅箔を薄いものと
しても、所望のフィルタ特性を得ることが可能となる。
このため、図２Ａに示すように、パターンが形成される
面の銅箔は、例えば通常使用される銅箔の厚さが１８μ
ｍであるときに、これよりも薄い１２μｍや９μｍある
いは５μｍなどの銅箔が用いられる。一方、パターンが
形成されない面の銅箔は、微細加工等の処理が不要であ
ると共に、この銅箔がシールドとして用いられることか
ら、パターンが形成される面の銅箔よりも厚いほうが望
ましい。
【００２３】次に、図２Ｂに示すように両面プリント配
線板２１，２２の銅箔の薄い面側に信号線のパターン２
１ａ，２１ｂ，２２ａ，２２ｂを精度良く形成する。こ
こで、パターン２１ａ，２１ｂ，２２ａ，２２ｂは、上
述したようにパターン２１ａとパターン２２ａが重なり
合って一致するように形成すると共に、パターン２１ｂ
とパターン２２ｂが重なり合って一致するように形成す
る。その後、図２Ｃに示すように例えば一方の両面プリ
ント配線板２１のパターン形成面に、接着フィルムであ
るラミネータ（プリプレグに相当）２３を貼着する。
【００２４】さらに、２つの両面プリント配線板２１，
２２のパターン２１ａ，２２ａ及びパターン２１ｂ，２
２ｂが重なり合って一致するように位置決めしてから図
２Ｄに示すように重ね合わせ、さらに圧着してパターン
２１ａとパターン２２ａを接続すると共にパターン２１
ｂとパターン２２ｂを接続し、さらに両面プリント配線
板２１，２２のシールド面２１ｃ，２２ｃを接続するこ
とで図１に示すような帯域フィルタとしての回路素子基
板を形成することができる。
【００２５】なお、第１の方法では、接着フィルム２３
を用いて２つの両面プリント配線板２１，２２を貼り合
わせるものとしたが、接着剤を用いて両面プリント配線
板を貼り合わせるものとしても良い。ここで、接着剤と
しては、エポキシ系樹脂やポリイミド樹脂、アクリル系
樹脂、ゴム系樹脂が用いられる。
【００２６】また接着剤は、印刷法、接着剤を薄いフィ
ルム状にして流し、その下に基板を走らせることで接着
剤を塗布するカーテンコート法、回転させた基板上に接
着剤を落とし、遠心力を利用して接着剤を塗布するスピ
ンコート法、あるいは接着剤の表面張力を利用するもの
として、基板上からこぼれ落ちない程度に接着剤を落と
すことで接着剤の塗布を行うメニスカスコート法などに
よって塗布することができる。このようにして接着剤が
塗布された基板を位置合わせして貼り合わせると共に圧
着加熱硬化することにより、図１に示すような帯域フィ
ルタとしての回路素子基板を形成することができる。
【００２７】ところで、上述の第１の方法では、２つの
両面プリント配線板２１，２２の組み合わせによってＳ
ＩＲ構造の帯域フィルタを形成するものとしたが、スト
リップ伝送路として、信号線路を多層構造としても良
い。
【００２８】図３及び図４は、パターンを多層構造とし
た場合の製造方法を示している。図３Ａに示す１つの両
面プリント配線板３１の薄い銅箔面に第１の方法と同様
にして、図３Ｂに示すように共振器用のパターン３１
ａ，３１ｂを形成し、図３Ｃに示すように印刷法やカー
テンコート法等によって絶縁性誘電体材料３２、例えば
エポキシ樹脂等を塗布する。
【００２９】その後、リフロー炉で加熱処理して絶縁性
誘電体材料３２を硬化させたのち表面研磨などを行い平
坦化を図り、平坦化された絶縁性誘電体材料３２の表面
に無電解メッキ法等によって銅箔層３３を図３Ｄに示す
ように形成する。さらに銅箔層３３にレジスト３４を塗
布したのち下層のパターン３１ａ，３１ｂと同一のパタ
ーンで露光し、更にパターン以外の部分のレジストを除
去してエッチング処理を行う。このため、絶縁性誘電体
材料３２の表面には、図３Ｅに示すように下層のパター
ン３１ａ，３１ｂと同一のパターン３３ａ，３３ｂを形
成することができる。
【００３０】また、もう１つの両面プリント配線板３５
の薄い銅箔面側にも図３Ａ〜図３Ｅと同様にして２層の
パターン３５ａ，３５ｂ，３７ａ，３７ｂを形成する。
なお、この両面プリント配線板のパターン３５ａ，３５
ｂ，３７ａ，３７ｂは、２つの両面プリント配線板３
１，３５を対向させたときに、パターン３１ａ，３３
ａ，３５ａ，３７ａが重なり合って一致すると共に、パ
ターン３１ｂ，３３ｂ，３５ｂ，３７ｂが重なり合って
一致するように形成する。
【００３１】その後、第１の方法と同様に、一方の両面
プリント配線板、例えば両面プリント配線板３１のパタ
ーン形成面に、図４Ａに示すように接着フィルムである
ラミネータ（プリプレグに相当）３８を貼着して、パタ
ーンが重なり合うように２つの両面プリント配線板３
１，３５を貼り合わせて、パターン３１ａ，３３ａ，３
５ａ，３７ａの接続やパターン３１ｂ，３３ｂ，３５
ｂ，３７ｂの接続等を行うことで、図４Ｂに示すように
帯域フィルタとしての多層構造の回路素子基板を形成す
ることができる。
【００３２】このように、パターンを多層化することで
信号線路の表面積が大きくなることから、信号の周波数
が高い領域での表皮効果による影響が改善されて、損失
の少ない帯域フィルタを形成することができる。
【００３３】なお、上述の方法では、絶縁性誘電体材料
３２，３６としてエポキシ樹脂を用いるものとしたが、
ポリイミド、アクリレート、ＢＣＢ（ベンゾシクロブテ
ン）などの有機材料を用いて誘電体層を形成することも
できる。さらに、低温ＣＶＤ法などの薄膜プロセスを用
いて二酸化シリコン（ＳｉＯ2）や窒化シリコン（Ｓｉ
Ｎ）などの無機材料の誘電体層を形成し、その後、研磨
材や酸及びアルカリ溶液等を用いて表面を研磨するＣＭ
Ｐ（Chemical Mechanical Polishing）や凹凸を埋める
ように被膜して全面をエッチングするエッチバック等の
方法によって平坦化を行い、さらに平坦面状にリフトオ
フ法等によってパターンを形成しても良い。すなわち、
パターンを形成する部分以外をレジストで覆ったのち、
ＣｕやＮｉ／ＡｕあるいはＴｉ／Ｐｔ／Ａｕなどを用い
た金属層を付着させて、その後レジストと共にパターン
を形成する部分以外の金属層を除去することによりパタ
ーンを形成することもできる。
【００３４】このようにして形成した例えば帯域フィル
タは、高周波用のディスクリート素子やＭＭＩＣ（Mono
lithic Microwave Integrated Circuit）などの半導体
素子と接続して用いられる。ここで、基板に形成された
帯域フィルタ等と半導体素子を接続する場合には、接続
線の引き回しよる損失や他の回路への干渉を避けるた
め、接続線が短くなるように半導体素子を帯域フィルタ
としての回路素子基板上に実装することが必要となる。
【００３５】次に、図５及び図６を用いて回路素子基板
に半導体素子例えばＭＭＩＣをフリップチップ実装して
半導体装置を構成する場合の製造方法を説明する。図５
Ａに示すように一方の両面プリント配線板４１には、帯
域フィルタを構成するためのパターン４１ａ，４１ｂを
形成すると共に、信号の入出力部分には金や銅を用いて
突起電極（バンプ）４２を形成する。このバンプ４２は
メッキ法やボールボンディング法等を用いて形成するこ
とができる。
【００３６】他方の両面プリント配線板４３には、図５
Ｂに示すように帯域フィルタを構成するパターン４３
ａ，４３ｂを上述の両面銅張積層４１と同様に形成す
る。さらに、信号の出力部分には信号取り出し用のバイ
アホール(Via Hole)４４を形成する。このバイアホール
４４は、パターンの信号出力部分に限られるものではな
く、後述するＭＭＩＣ５０に他の信号を供給したり、Ｍ
ＭＩＣ５０から出力された信号を他の処理回路に供給で
きるように、ＭＭＩＣ５０のバンプ５１に対応する位置
にも必要に応じて設けられる。
【００３７】このようにパターンやバイアホールが形成
されると、図５Ｃに示すように一方の両面プリント配線
板、例えば両面プリント配線板４１のパターン形成面に
接着剤４５が塗布される。さらに、他方の両面プリント
配線板４３のパターンが接着剤の塗布された両面プリン
ト配線板のパターンと対向して重なり合うように位置出
しが行われる。
【００３８】その後、図５Ｄに示すように、２つの両面
プリント配線板４１，４３を圧着加熱して、両面プリン
ト配線板４１のパターン４１ａと両面プリント配線板４
３のパターン４３ａをバンプ４２によって接続する。ま
た、同様にしてパターン４１ｂとパターン４３ｂを接続
して、両面プリント配線板４１，４３を貼り合わせるこ
とで帯域フィルタとしての回路素子基板４９を生成す
る。
【００３９】次に、図６Ａに示すように、フリップチッ
プ実装するためにＭＭＩＣ５０に設けられたバンプ５１
を、両面プリント配線板４３のバイアホール４４と接続
された接続パッド４４ｐ上に載置する。さらに、加熱圧
着ヘッド６０によってＭＭＩＣ５０のバンプ５１と両面
プリント配線板４３の接続パッド４４ｐを熱圧接法によ
って接続する。このため、図６Ｂに示すように帯域フィ
ルタを構成するパターンとＭＭＩＣ５０を短い接続線で
接続することができる。
【００４０】また、帯域フィルタを構成するパターンと
ＭＭＩＣ５０を短い接続線で接続する上述の方法では、
バイアホール４４を予め形成してから基板の貼り合わせ
を行うものとしたが、基板を貼り合わせてからスルーホ
ールを形成し、その後、メッキ処理を行って導通処理を
行うものとしたり、導電性ペーストを用いてＶｉａＦｉ
ｌｌｉｎｇ処理を行い各層のパターンの接続を行うもの
としてもよい。
【００４１】次に、図７及び図８を用いて半導体装置の
他の製造方法について説明する。図７Ａに示すように、
両面プリント配線板７１の一方の面には帯域フィルタを
形成するためのパターン７１ａ，７１ｂを形成すると共
に、他方の面にはスルーホールの形成位置に合わせてラ
ンド７２を設ける。また図７Ｂに示すように、他方の両
面プリント配線板７３には、両面プリント配線板７１と
同様に一方の面に帯域フィルタを形成するためのパター
ン７３ａ，７３ｂを形成するものとし、他方の面にはス
ルーホールの形成位置に合わせてランド７４を設ける。
また、ＭＭＩＣ５０を載置するためのランド７５も形成
する。
【００４２】両面プリント配線板７１，７３のいずれか
一方の両面プリント配線板、例えば両面プリント配線板
７１のパターンが形成された面には図７Ｃに示すように
接着剤７６を塗布する。さらに、他方の両面プリント配
線板７３のパターンが、接着剤７６の塗布された両面プ
リント配線板７１のパターンと対向して重なり合うよう
に位置出しする。その後、図７Ｄに示すように２つの両
面プリント配線板７１，７３を圧着加熱して貼り付け
る。
【００４３】次に、ドリルやレーザ光等を利用して図７
Ｅに示すように所定の位置にスルーホール７７を形成す
る。さらに、メッキ処理によって図８Ａに示すようにス
ルーホール７７の内壁に金属層７８を形成することで、
ランドやパターン等の接続を行う。また、両面プリント
配線板７１，７３のシールド面の接続も行う。なお、図
示せずもスルーホール７７に導電性ペーストを充填する
ことで、ランドとパターン等の接続を行うものとしても
良い。このようにして、接着された２つの両面プリント
配線板７１，７３の各層の接続が完了して、帯域フィル
タを形成できる。
【００４４】その後、図８Ｂに示すように、両面プリン
ト配線板７３のシールド面側に形成されているＭＭＩＣ
用のランド７５上にＭＭＩＣ５０を載置すると共に、加
熱圧着ヘッドによってＭＭＩＣ５０のバンプ５１と両面
プリント配線板７３のランド７５を熱圧接法によってボ
ンディングする。このため、図５及び図６で示した場合
と同様に、帯域フィルタとＭＭＩＣ５０を短い接続線で
接続した半導体装置７０を形成することができる。
【００４５】なお、ＭＭＩＣと両面プリント配線板との
接続は、ＭＭＩＣにはんだバンプを形成すると共に、両
面プリント配線板の接続パッド上に予めはんだを供給し
ておき、ＭＭＩＣと両面プリント配線板をはんだ接続す
るものとしても良い。さらにワイヤボンディング法等の
他の方法を用いてＭＭＩＣと両面プリント配線板を接続
することもできる。
【００４６】ところで上述の方法は、貼り合わされた両
面プリント配線板のシールド面側に半導体素子を実装し
て半導体装置を形成する場合を示したが、貼り合わされ
たプリント配線板内に半導体素子を内蔵させることで、
損失を低下させると共に外部回路との干渉を低減させる
こともできる。
【００４７】図９は、貼り合わせた両面プリント配線板
内に半導体素子を内蔵させた半導体装置の製造方法を示
している。半導体素子、例えば高周波信号を処理するＭ
ＭＩＣ５５では、ガリウム・ヒ素基板が多く用いられ
る。このガリウム・ヒ素基板を用いたＭＭＩＣ５５は、
機械的研磨(Mechanical Polishing)とウェット・エッチ
ングを組み合わせたＣＭＰ法でＭＭＩＣ５５の裏面を処
理することにより、基板厚を例えば２０μｍ〜３０μｍ
程度まで薄くすることができる。また薄型化したＭＭＩ
Ｃ５５に形成されている接続パッド上にはバンプ５６を
形成する。
【００４８】このように薄型化及びバンプ形成が行われ
たＭＭＩＣ５５は、図９Ａに示すように、一方の両面プ
リント配線板８１の所定の位置にフェイスアップとして
載置する。なお、ＭＭＩＣ５５の載置位置には、ＭＭＩ
Ｃ５５で生じた熱の放熱やグランドプレーン形成のため
のサーマルバイア８２を必要に応じて形成する。この両
面プリント配線板８１のＭＭＩＣ５５の載置面側には、
帯域フィルタを形成するためのパターン８１ａ，８１ｂ
を形成すると共に、パターン８１ａ，８１ｂ上にバンプ
８３を形成する。
【００４９】また、他方の両面プリント配線板８４に
は、図９Ｂに示すように、両面プリント配線板８１と同
様に、一方の面に帯域フィルタを形成するためのパター
ン８４ａ，８４ｂを形成すると共に、ＭＭＩＣ５５のバ
ンプ５６と接続される接続パッド８５を形成する。
【００５０】その後、図９Ｃに示すように、ＭＭＩＣ５
５が載置された両面プリント配線板８１に接着剤８６を
塗布する。この接着剤８６が塗布された両面プリント配
線板８１上に、両面プリント配線板８１に形成されたパ
ターン８１ａ，８１ｂと対応するパターン８４ａ，８４
ｂ及び接続パッド８５を形成した両面プリント配線板８
４を、パターンを対向させて重なり合うように配設す
る。
【００５１】次に２つの両面プリント配線板８１，８４
を貼り合わせて加熱圧着して接着すると共に、パターン
８１ａ，８１ｂとパターン８４ａ，８４ｂ及びＭＭＩＣ
５５のバンプ５６と両面プリント配線板８４の接続パッ
ド８５を接続することで、図９Ｄに示すようにＭＭＩＣ
５５が内蔵された半導体装置８０を形成することができ
る。
【００５２】なお、図９の方法では両面プリント配線板
８１にＭＭＩＣ５５を載置してから両面プリント配線板
８１，８４の接続及びＭＭＩＣ５５のバンプ５６と両面
プリント配線板８４の接続パッド８５の接続を行うもの
としたが、ＭＭＩＣ５５のバンプ５６と両面プリント配
線板８４の接続パッド８５の接続を行ってから両面プリ
ント配線板８１，８４の接続を行うものとしても良い。
この場合には、図１０Ａに示すように、薄型化及びバン
プ形成が行われたＭＭＩＣ５５を接続パッド８５が形成
された両面プリント配線板８４の所定の位置、すなわち
接続パッド８５上にＭＭＩＣ５５のバンプ５６が位置す
るようにフェイスダウンで載置する。その後、熱圧着法
に接続パッド８５とバンプ５６を接続する。
【００５３】次に、図１０Ｂに示すように、接着剤８６
が塗布された両面プリント配線板８１上に、ＭＭＩＣ５
５が接続されている両面プリント配線板８４を、パター
ンを対向させて重なり合うように配設する。
【００５４】その後、２つの両面プリント配線板８１，
８４を貼り合わせて加熱圧着することで、図１０Ｃに示
すようにＭＭＩＣ５５が内蔵された半導体装置８０を形
成することができる。なお、ＭＭＩＣ５５はガリウム・
ヒ素基板に限られるものではなく、シリコン基板やゲル
マニウム基板等であっても良いことは勿論である。
【００５５】また、半導体素子がＨＥＭＴ(High Electr
on Mobility Transistor)やＨＢＴ(Heterojunction Bip
olar Transistor)などのように化合物半導体を用いてエ
ピタキシャル成長等によって生成される場合、犠牲層(S
acrifice Layer)を酸等によって可溶させることにより
デバイス部分を切り取って分離することができる。この
切り取られたデバイス部分を両面プリント配線板上に転
写して、貼り合わせた両面プリント配線板内に半導体素
子を内蔵させるものとしても良い。
【００５６】図１１及び図１２は、半導体素子を内蔵さ
れた半導体装置の他の製造方法を示しており、半導体チ
ップからデバイス部分を切り取って両面プリント配線板
上に転写することにより、積層基板内に半導体素子を内
蔵させる方法を示している。
【００５７】図１１Ａに示すように、化合物半導体基
板、例えばＧａＡｓ基板９１に犠牲層となるＡｌＡｓ層
９２を形成して、このＡｌＡｓ層９２上にデバイス層や
配線及びバンプ等からなるデバイス部９３を形成する。
またデバイス部９３の上には表面保護並びにデバイス部
９３を転写するためのワックス層９５を設ける。
【００５８】このように構成された半導体チップ９０
は、図１１Ｂに示すように、ワックス層９５が基板面側
となるよう転写用１次基板９６上に載置する。ここで、
半導体チップ９０を転写用１次基板９６上に載置した状
態でワックス層９５が溶融する温度、例えば６０°〜１
００°Ｃ程度に加熱したのち冷却することで、半導体チ
ップ９０を転写用１次基板９６に接着することができ
る。さらに、希薄ＨＦ（フッ酸）やＢＨＦ（バッファフ
ッ酸）あるいはＨＣｌなどの酸でＡｌＡｓ層９２を溶解
することにより、ＧａＡｓ基板９１とデバイス部９３が
分離されてＧａＡｓ基板９１を取り除くことができる。
このとき、転写用１次基板９６上にはデバイス部９３だ
けが接着された状態となる。
【００５９】このようにして、ＧａＡｓ基板９１から分
離されたデバイス部９３は、図１１Ｃに示すように、熱
可塑性の接着剤９７等を用いて転写用２次基板９８と接
着すると共に、ワックス層９５が溶融する温度に加熱す
ることで図１１Ｄに示すように、デバイス部９３と転写
用１次基板９６を分離することができる。ここで、デバ
イス部９３のバンプ９４と後述する両面プリント配線板
１０１に形成された接続パッド１０２を正しくボンディ
ングできるように、必要に応じて洗浄やクリーニングを
行う。
【００６０】転写用２次基板９８に接着されているデバ
イス部９３は、図１２Ａに示すように、デバイス部９３
のバンプ９４が両面プリント配線板１０１の接続パッド
１０２の位置となるようにフェイスダウンで両面プリン
ト配線板１０１に載置する。その後、熱圧着法等によっ
て接続パッド１０２とバンプ９４を接続する。
【００６１】次に、デバイス部９３と転写用２次基板９
８を接着している接着剤９７を塑性変形する温度に加熱
することにより、デバイス部９３と転写用２次基板９８
を図１２Ｂに示すように分離する。
【００６２】その後、接着剤９７の塗布された両面プリ
ント配線板１０４上に、デバイス部９３が載置されてい
る両面プリント配線板１０１を、パターンを対向させて
重なり合うように配設して加熱圧着することにより、２
つの両面プリント配線板１０１，１０４を貼り合わせる
ことで、デバイス部９３が内蔵された半導体装置１０５
を形成することができる。
【００６３】なお、シリコン基板上に形成したデバイス
部を転写する場合には、犠牲層としてポーラスポリシリ
コンやアモルファスカーボン層を用いることができる。
また、ＩｎＰ基板上に形成したデバイス部を転写する場
合には、ＡｌＩｎＡｓ層を犠牲層として用いることもで
きる。
【００６４】また、上述の実施の形態では、ＳＩＲ構造
の帯域フィルタの場合について説明したが、回路素子は
帯域フィルタに限られるものではなく、低域フィルタや
高域フィルタあるいは結合器等であってもよい。例えば
図１３は低域フィルタの場合を示しており、両面プリン
ト配線板１１１，１１５のそれぞれの一方の面に低域フ
ィルタを構成するパターン１１１ａ，１１５ａを形成す
ると共に他方の面をシールド面１１２，１１６とする。
このパターン１１１ａ，１１５ａが重なり合うように接
着部材を用いて両面プリント配線板１１１，１１５を貼
り合わせて、パターン１１１ａ，１１５ａを接続するこ
とにより、接着部材の影響を受けることなく所望の特性
の低域フィルタを構成することができる。
【００６５】また、高域フィルタの場合には、図１４に
示すように両面プリント配線板１２１，１２４，１２７
を用いて、両面プリント配線板１２１，１２４の一方の
面には高域フィルタを構成するためのパターン１２１
ａ，１２４ａを形成する。また、両面プリント配線板１
２４の他方の面と両面プリント配線板１２７の一方の面
には高域フィルタを構成するためのパターン１２４ｂ，
１２７ｂを形成し、両面プリント配線板１２１，１２７
の他方の面はシールド面１２２，１２８とする。このパ
ターン１２１ａ，１２４ａが重なり合うように接着部材
を用いて両面プリント配線板１２１，１２４を貼り合わ
せると共に、パターン１２４ｂ，１２７ｂが重なり合う
ように接着部材を用いて両面プリント配線板１２４，１
２７を貼り合わせて、パターン１２１ａ，１２４ａを接
続すると共にパターン１２４ｂ，１２７ｂを接続するこ
とにより、接着部材の影響を受けることなく所望の特性
の高域フィルタを構成することができる。
【００６６】さらに、回路素子は分布定数回路としてフ
ィルタ等を形成する場合に限られるものではなく、集中
定数回路例えばコンデンサ等を構成するものとしても良
い。この場合には接着部材の影響を受けることなく所望
の容量等を設定することができる。
【００６７】
【発明の効果】この発明によれば、第１の導体パターン
が形成された第１の誘電体基板と第２の導体パターンが
形成された第２の誘電体基板が、互いの導体パターンを
対向させて接着用誘電体層を介して接着されると共に、
第１の導体パターンと第２の導体パターンが略等しい形
状となるように設定され、接着された第１及び第２の誘
電体基板の外面には接地導体が設けられる。このため、
第１及び第２の導体パターンと接地導体によって回路素
子、例えば帯域フィルタ等を形成したときに、第１と第
２の導体パターンを接続して用いることで、接着用誘電
体層の誘電率や厚さ等の影響を受けることなく所望の周
波数特性の回路素子を構成することができる。
【００６８】また、導体パターンを複層とすることで信
号線路の表面積を大きくなり、高周波領域での表皮効果
による影響を改善して損失を少なくできる。また、導体
パターンの厚さは、接地導体よりも薄いものされること
から、導体パターンの加工精度を高めることができる。
さらに、第１あるいは第２の導体パターンと接続される
半導体素子が回路素子基板の基板上あるいは基板内に内
装されて、短い接続線によって接続されることから、接
続線の引き回しによる損失や他の回路への干渉を少なく
できる。
【図面の簡単な説明】
【図１】帯域フィルタの構成を示す図である。
【図２】帯域フィルタの製造方法を示す図である。
【図３】パターンを多層化した帯域フィルタの製造方法
（１／２）を示す図である。
【図４】パターンを多層化した帯域フィルタの製造方法
（２／２）を示す図である。
【図５】半導体装置の製造方法（１／２）を示す図であ
る。
【図６】半導体装置の製造方法（２／２）を示す図であ
る。
【図７】半導体装置の他の製造方法（１／２）を示す図
である。
【図８】半導体装置の他の製造方法（２／２）を示す図
である。
【図９】半導体素子を内装した半導体装置の製造方法を
示す図である。
【図１０】半導体素子を内装した半導体装置の他の製造
方法を示す図である。
【図１１】半導体素子を内装した半導体装置の他の製造
方法（１／２）を示す図である。
【図１２】半導体素子を内装した半導体装置の他の製造
方法（２／２）を示す図である。
【図１３】低域フィルタの構成を示す図である。
【図１４】高域フィルタの構成を示す図である。
【図１５】帯域フィルタの構成を示す図である。
【図１６】帯域フィルタの周波数特性を示す図である。
【図１７】誘電体厚みの変化と中心周波数の変化の関係
を示す図である。
【図１８】有機基板を用いた従来の帯域フィルタの構成
を示す図である。
【符号の説明】
１１，２１，２２，３１，３５，４１，４３，７１，７
３，８１，８４，１０１，１０４，１１１，１１５，１
２１，１２４，１２７，２０２，２１０・・・誘電体基
板（両面プリント配線板）、１１ａ，１１ｂ，１２ａ，
１２ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ，３１ａ，３
１ｂ，３３ａ，３３ｂ，３５ａ，３５ｂ，３７ａ，３７
ｂ，４１ａ，４１ｂ，４３ａ，４３ｂ，７１ａ，７１
ｂ，８１ａ，８１ｂ，８４ａ，８４ｂ，１１１ａ，１１
５ａ，１２１ａ，１２４ａ，１２４ｂ，１２７ｂ，２１
０ａ，２１０ｂ・・・導体パターン、１１ｃ，１２ｃ，
２１ｃ，２２ｃ，１１２,１１６，１２２，１２８，２
０１，２１０ｃ，２１５ｃ・・・シールド面、１３・・
・プリプレグ、２３・・・接着フィルム、３２，３６・
・・絶縁性誘電体材料、３３・・・銅箔層、３４・・・
レジスト、４２，５１，５６，８３，９４・・・突起電
極（バンプ）、４４・・・バイアホール、４４ｐ，８
５，１０２・・・接続パッド、４５，７６，８６，９７
・・・接着剤、４９・・・回路素子基板、７０，８０，
１０５・・・半導体装置、７２，７４，７５・・・ラン
ド、７７・・・スルーホール、７８・・・金属層、８２
・・・サーマルバイア、９０・・・半導体チップ、９３
・・・デバイス部、９５・・・ワックス層、９６・・・
転写用１次基板、９８・・・転写用２次基板、２０３・
・・共振器、２１０・・・有機基板（両面プリント配線
板）、２１５・・・有機基板（片面プリント配線板）、
２１８・・・プリプレグ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｐ 3/08 Ｈ０１Ｐ 11/00 Ｆ 11/00 Ｇ Ｈ０５Ｋ 1/14 Ａ Ｈ０５Ｋ 1/14 Ｈ０１Ｌ 23/12 Ｎ (72)発明者 敷地 秀行 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5E344 AA01 AA22 BB02 BB06 CD01 DD10 EE08 5J006 HB05 HB15 HB17 HB21 JA01 JA31 LA02 LA12 LA25 LA28 NA03 NB07 NC02 PA03 PA04 PB01 5J014 CA04 CA54 CA57

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 第１の導体パターンが形成された第１の
    誘電体基板と第２の導体パターンが形成された第２の誘
    電体基板が、互いの導体パターンを対向させて接着用誘
    電体層を介して接着され、 前記第１の導体パターンは所望の動作の回路素子のパタ
    ーンに設定されると共に、前記第２の導体パターンは前
    記第１の導体パターンと対向して重なり合わされたとき
    に前記第１の導体パターンと略等しい形状となるように
    設定され、 接着された前記第１及び第２の誘電体基板の外面に接地
    導体を設けたことを特徴とする回路素子基板。
  2. 【請求項２】 前記第１及び第２の誘電体基板の一方あ
    るいは両方の誘電体基板には、導体パターン上に絶縁性
    誘電体層を介して略等しい形状の導体パターンを少なく
    とも１層以上設けたことを特徴とする請求項１記載の回
    路素子基板。
  3. 【請求項３】 前記第１及び第２の誘電体基板として両
    面プリント配線板を用いるものとし、前記導体パターン
    の形成されていない面の導体層を接地導体としたことを
    特徴とする請求項１記載の回路素子基板。
  4. 【請求項４】 前記導体パターンの厚さは、前記接地導
    体とされた導体層よりも薄いものとしたことを特徴とす
    る請求項３記載の回路素子基板。
  5. 【請求項５】 両面に導体層が形成された第１の誘電体
    基板の一方の面には、回路素子の動作を設定する第１の
    導体パターンを形成し、 両面に導体層が形成された第２の誘電体基板の一方の面
    には、前記第１の導体パターンと対向して重なり合わさ
    れたときに前記第１の導体パターンと略等しい形状とな
    る第２の導体パターンを形成し、 前記第１の誘電体基板と前記第２の誘電体基板を前記第
    １の導体パターンと前記第２の導体パターンが対向して
    重なり合うように接着用誘電体層を介して張り合わせる
    ことを特徴とする回路素子基板の製造方法。
  6. 【請求項６】 前記第１及び第２の誘電体基板の一方あ
    るいは両方には、それぞれの導体パターン上に絶縁性誘
    電体層を介して略等しい形状の導体パターンを少なくと
    も１層以上形成したのち、前記第１の誘電体基板と前記
    第２の誘電体基板の張り合わせを行うことを特徴とする
    請求項５記載の回路素子基板の製造方法。
  7. 【請求項７】 第１の導体パターンが形成された第１の
    誘電体基板と第２の導体パターンが形成された第２の誘
    電体基板が、互いの導体パターンを対向させて接着用誘
    電体層を介して接着され、 前記第１の導体パターンは所望の動作の回路素子のパタ
    ーンに設定されると共に、前記第２の導体パターンは前
    記第１の導体パターンと対向して重なり合わされたとき
    に前記第１の導体パターンと略等しい形状となるように
    設定され、 前記第１の導体パターンと前記第２の導体パターンは接
    続部材によって接続され、 少なくとも、前記第１あるいは第２の導体パターンと接
    続された半導体素子を有することを特徴とする半導体装
    置。
  8. 【請求項８】 前記第１及び第２の誘電体基板の一方あ
    るいは両方には、導体パターン上に絶縁性誘電体層を介
    して略等しい形状の導体パターンを少なくとも１層以上
    設けたことを特徴とする請求項７記載の半導体装置。
  9. 【請求項９】 前記半導体素子は、接着された前記第１
    の誘電体基板と前記第２の誘電体基板間に内装されたこ
    とを特徴とする請求項７記載の半導体装置。
  10. 【請求項１０】 前記半導体素子は、前記第１あるいは
    第２の誘電体基板の前記導体パターンが形成された面と
    は異なる面に配設され、 前記第１あるいは第２の誘電体基板には、前記第１ある
    いは第２の導体パターンと前記半導体素子を接続する接
    続手段を有することを特徴とする請求項７記載の半導体
    装置。
  11. 【請求項１１】 両面に導体層が形成された第１の誘電
    体基板の一方の面には、回路素子の動作を設定する第１
    の導体パターンを形成し、 両面に導体層が形成された第２の誘電体基板の一方の面
    には、前記第１の導体パターンと対向して重なり合わさ
    れたときに前記第１の導体パターンと略等しい形状とな
    る第２の導体パターンを形成し、 前記第１の誘電体基板と前記第２の誘電体基板を前記第
    １の導体パターンと前記第２の導体パターンが対向して
    重なり合うように接着用誘電体層を介して張り合わせて
    接続部材によって前記第１の導体パターンと前記第２の
    導体パターンを接続すると共に、少なくとも前記第１あ
    るいは第２の導体パターンと半導体素子を接続すること
    を特徴とする半導体装置の製造方法。
  12. 【請求項１２】 前記第１及び第２の誘電体基板の一方
    あるいは両方には、それぞれの導体パターン上に絶縁性
    誘電体層を介して略等しい形状の導体パターンを少なく
    とも１層以上形成したのち、前記第１の誘電体基板と前
    記第２の誘電体基板の張り合わせを行うことを特徴とす
    る請求項１１記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第１あるいは第２の誘電体基板に
    は、前記導体パターンと前記半導体素子を接続する接続
    手段を有するものとし、 前記第１の誘電体基板と前記第２の誘電体基板を張り合
    わせた後、前記第１あるいは第２の誘電体基板の前記導
    体パターンが形成された面とは異なる面に前記半導体素
    子を配設し、前記接続手段によって前記半導体素子と前
    記第１あるいは第２の導体パターンとを接続することを
    特徴とする請求項１１記載の半導体装置の製造方法。
  14. 【請求項１４】 前記半導体素子を薄く加工したのち前
    記第１あるいは第２の導体パターンと接続し、 その後、前記第１の誘電体基板と前記第２の誘電体基板
    を張り合わせることを特徴とする請求項１１記載の半導
    体装置の製造方法。
  15. 【請求項１５】 前記半導体素子を薄く加工したのち前
    記第１あるいは第２の誘電体基板の一方の誘電体基板に
    貼着するものとし、 その後、前記第１の誘電体基板と前記第２の誘電体基板
    を張り合わせることで、他方の誘電体基板の導体パター
    ンと前記半導体素子を接続することを特徴とする請求項
    １１記載の半導体装置の製造方法。
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