JP2006245167A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 ２種類以上の電源電圧に対応するように複数のＭＯＳＦＥＴを同一半導体基板上に混載する半導体装置において、微細化を進めても高性能を維持することが可能なゲート構造を提供する。
【解決手段】 半導体基板１に形成され、高誘電体材料を用いたゲート絶縁膜９を備えたＭＯＳＦＥＴと高誘電体材料を含まないゲート絶縁膜１０を備えたＭＯＳＦＥＴを有し前記高誘電体材料を用いたゲート絶縁膜を備えたＭＯＳＦＥＴのゲート電極がシリサイドもしくは金属で構成され、前記高誘電体材料を含まないゲート絶縁膜を備えたＭＯＳＦＥＴのゲート電極が多結晶又は非晶質シリコンもしくはシリコンゲルマニウムから構成されている。１つの半導体基板に混載された低電圧動作ＭＯＳＦＥＴ及び高電圧動作ＭＯＳＦＥＴの各々に最適なゲート電極を提供することが可能となり微細化を進めて素子性能低下を避ける。
【選択図】 図４
【解決手段】 半導体基板１に形成され、高誘電体材料を用いたゲート絶縁膜９を備えたＭＯＳＦＥＴと高誘電体材料を含まないゲート絶縁膜１０を備えたＭＯＳＦＥＴを有し前記高誘電体材料を用いたゲート絶縁膜を備えたＭＯＳＦＥＴのゲート電極がシリサイドもしくは金属で構成され、前記高誘電体材料を含まないゲート絶縁膜を備えたＭＯＳＦＥＴのゲート電極が多結晶又は非晶質シリコンもしくはシリコンゲルマニウムから構成されている。１つの半導体基板に混載された低電圧動作ＭＯＳＦＥＴ及び高電圧動作ＭＯＳＦＥＴの各々に最適なゲート電極を提供することが可能となり微細化を進めて素子性能低下を避ける。
【選択図】 図４
Description
本発明は、半導体装置を構成するＭＯＳＦＥＴにおけるゲート電極及びゲート絶縁膜に関するものである。
ＬＳＩなどの半導体装置に用いられるＭＯＳＦＥＴは、素子の高集積化、低コスト化、高性能化を実現するために、サイズの縮小化が続いている。ゲート絶縁膜厚も同様にスケーリングされるが、実際の厚さである物理膜厚が２ｎｍ以下になると、トンネル現象によりゲート電極から基板中に電流が流れるようになる。このゲートリーク電流を低減するには、物理膜厚を厚くする必要がある。ＭＯＳＦＥＴを微細ゲート長領域で動作させるにはゲート絶縁膜の薄膜化が必要であり、リーク電流を低減することとは相反している。ただし、このゲート絶縁膜の薄膜化は、電気的な絶縁膜厚の薄膜化を意味しており、物理膜厚が厚くても膜の誘電率を高くすることにより電気的な膜厚を薄くすることが可能である。この高誘電体ゲート絶縁膜材料としては種々検討されており、Ｈｆ、Ｚｒ等の酸化物のシリケートが最近対象材料として研究されている。例えば、ＨｆとＳｉの酸化物、ＨｆＳｉＯ（ハフニウムシリケート）をゲート絶縁膜として用いることが報告されている（非特許文献１）。しかし、ハフニウムシリケートなどの高誘電体ゲート絶縁膜を多結晶シリコン（ｐｏｌｙ−Ｓｉ）系のゲート電極と組み合わせるとフラットバンド電位（Ｖfb）がシフトし、通常のチャネルイオン注入では閾値の制御が困難であることが報告されている（非特許文献２）。
しかし、このＶfbシフトは、金属ゲート電極を使用すれば起こらないことが知られている。しかし、メタルゲート電極を使用する場合、ｎＭＯＳ、ｐＭＯＳ各々の閾値電圧制御に適した仕事関数を持つ材料を適用する必要がある。
また、近年、ゲート電極を完全にシリサイド化した金属ゲートを実現する方法が提案されているが、この方式では仕事関数はmid-gap 付近にしかならず、閾値電圧の設定が難しい。しかも、ＬＳＩは、複数のＭＯＳＦＥＴにより構成され、低電圧で動作するコア部のＭＯＳＦＥＴと入出力（Ｉ／Ｏ）部に用いられる高電圧動作のＭＯＳＦＥＴが用いられる場合が多い。ＬＳＩによっては３種類以上の酸化膜厚が用いられることもある。この高い電源電圧で動作させるＭＯＳＦＥＴは、低い電圧で動作するＭＯＳＦＥＴより厚いゲート絶縁膜が用いられ、必ずしも高誘電体材料を用いる必要はない。
また、近年、ゲート電極を完全にシリサイド化した金属ゲートを実現する方法が提案されているが、この方式では仕事関数はmid-gap 付近にしかならず、閾値電圧の設定が難しい。しかも、ＬＳＩは、複数のＭＯＳＦＥＴにより構成され、低電圧で動作するコア部のＭＯＳＦＥＴと入出力（Ｉ／Ｏ）部に用いられる高電圧動作のＭＯＳＦＥＴが用いられる場合が多い。ＬＳＩによっては３種類以上の酸化膜厚が用いられることもある。この高い電源電圧で動作させるＭＯＳＦＥＴは、低い電圧で動作するＭＯＳＦＥＴより厚いゲート絶縁膜が用いられ、必ずしも高誘電体材料を用いる必要はない。
したがって、通常はゲートリーク電流が問題となる低電圧動作用ＭＯＳＦＥＴのみに高誘電体ゲート絶縁膜を使用し、高電圧動作用ＭＯＳＦＥＴなどには従来の酸化膜系ゲート絶縁膜を使用することが望ましい。このような酸化膜系ゲート絶縁膜に金属ゲート電極を使用することは、閾値電圧制御及び製造コストの点からも望ましくないし、高性能なＭＯＳＦＥＴを集積した半導体装置を実現することは困難であった。
また、特許文献１には、高電圧動作Ｔｒである入出力部のゲート絶縁膜にシリコン酸化膜を用い、低電圧動作Ｔｒである内部回路ゲート絶縁膜に膜厚の異なる高誘電率膜を用い、ゲート電極にはポリシリコンとシリサイド層を用いる低電圧動作Ｔｒ及び高電圧動作Ｔｒを混載させた半導体装置が記載されている。
Ｔ．Ｗａｔａｎａｂｅ ｅｔ ａｌ．，ＶＬＳＩ‘０３ Ｃ．Ｈｏｂｂｓ ｅｔ ａｌ．，ＶＬＳＩ‘０３ 特開２０００−３０７０１０号公報
また、特許文献１には、高電圧動作Ｔｒである入出力部のゲート絶縁膜にシリコン酸化膜を用い、低電圧動作Ｔｒである内部回路ゲート絶縁膜に膜厚の異なる高誘電率膜を用い、ゲート電極にはポリシリコンとシリサイド層を用いる低電圧動作Ｔｒ及び高電圧動作Ｔｒを混載させた半導体装置が記載されている。
Ｔ．Ｗａｔａｎａｂｅ ｅｔ ａｌ．，ＶＬＳＩ‘０３ Ｃ．Ｈｏｂｂｓ ｅｔ ａｌ．，ＶＬＳＩ‘０３
本発明は、２種類以上の電源電圧に対応するように複数のＭＯＳＦＥＴを同一半導体基板上に混載する半導体装置において、微細化を進めても高性能を維持することが可能なゲート構造を提供する。
本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成された高誘電体材料を用いた第１のゲート絶縁膜と前記ゲート絶縁膜上に形成された第１のゲート電極とを備えた第１のＭＯＳＦＥＴと、前記半導体基板に形成された前記高誘電体材料を含まない第２のゲート絶縁膜と前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備えた第２のＭＯＳＦＥＴとを具備し、前記第１のゲート電極が第１のシリサイドもしくは金属で構成され、前記第２のゲート電極が多結晶又は非晶質シリコンもしくはシリコンゲルマニウムから構成されたことを特徴としている。
本発明の半導体装置の製造方法の一態様は、半導体基板の第１領域上に高誘電体膜を形成し、前記半導体基板の第２領域上に酸化膜を形成する工程と、前記高誘電体膜及び酸化膜上にそれぞれ多結晶若しくは非晶質シリコン若しくはシリコンゲルマニウム膜からなる第１のゲート電極及び第２のゲート電極を形成する工程と、前記第１及び第２のゲート電極をマスクとして、それぞれソース／ドレイン領域を形成する工程と、前記第１のゲート電極をフルシリサイド化し、前記第２のゲート電極の上面にシリサイドを形成する工程とを具備したことを特徴としている。
１つの半導体基板に混載された低電圧動作ＭＯＳＦＥＴ及び高電圧動作ＭＯＳＦＥＴの各々に最適なゲート電極を提供することが可能となり、微細化を進めることによる素子の性能低下を避けることができる。
本発明は、２種類以上の電源電圧に対応する様に複数のＭＯＳＦＥＴを同一半導体基板上に混載する半導体装置において、高誘電体ゲート絶縁膜を有するＭＯＳＦＥＴには金属ゲート電極を用い、酸化膜系ゲート絶縁膜を有するＭＯＳＦＥＴには多結晶シリコン系のゲート電極を使用することにより、低消費電力であり、微細化を進めても高性能を維持することが可能な半導体装置を特徴とする。ここでいう高誘電体ゲート絶縁膜の比誘電率は８以上である。
以下、実施例を参照して発明の実施の形態を説明する。
以下、実施例を参照して発明の実施の形態を説明する。
まず、図１乃至図４を参照して本発明の一実施例である実施例１を説明する。
図１乃至図４は、この実施例における半導体装置の製造工程を説明する断面図である。表面領域にＳＴＩ(Shallow Trench Isolation)などの素子分離領域２が形成されたシリコンなどの半導体基板に酸化処理により膜厚１〜１０ｎｍ程度の犠牲酸化層３を形成する。そして、所定の素子領域をフォトレジスト４によりマスクしてイオン注入を行ってウェル領域の形成及び閾値電圧の調整を行う（図１（ａ））。次に、犠牲酸化膜３を半導体基板１から剥離し、あらためて半導体基板１を熱処理してゲート絶縁膜となる膜厚１〜１０ｎｍ程度のシリコン酸化膜５を形成する。このシリコン酸化膜５は、後に高電圧動作ＭＯＳＦＥＴ用の厚膜ゲート絶縁膜となる。このときゲートリーク電流を低減させるためと不純物がゲート電極から半導体基板へ突き抜るのを抑制するためにゲート絶縁膜中に窒素を含有させても良い。窒素を含有させる方式は、酸化膜形成時に窒素を含むガスを流しても良いし、絶縁膜形成後に酸化膜表面を窒化する処理を施しても良い。この方式の違いにより本発明の本質が失われることはない。
図１乃至図４は、この実施例における半導体装置の製造工程を説明する断面図である。表面領域にＳＴＩ(Shallow Trench Isolation)などの素子分離領域２が形成されたシリコンなどの半導体基板に酸化処理により膜厚１〜１０ｎｍ程度の犠牲酸化層３を形成する。そして、所定の素子領域をフォトレジスト４によりマスクしてイオン注入を行ってウェル領域の形成及び閾値電圧の調整を行う（図１（ａ））。次に、犠牲酸化膜３を半導体基板１から剥離し、あらためて半導体基板１を熱処理してゲート絶縁膜となる膜厚１〜１０ｎｍ程度のシリコン酸化膜５を形成する。このシリコン酸化膜５は、後に高電圧動作ＭＯＳＦＥＴ用の厚膜ゲート絶縁膜となる。このときゲートリーク電流を低減させるためと不純物がゲート電極から半導体基板へ突き抜るのを抑制するためにゲート絶縁膜中に窒素を含有させても良い。窒素を含有させる方式は、酸化膜形成時に窒素を含むガスを流しても良いし、絶縁膜形成後に酸化膜表面を窒化する処理を施しても良い。この方式の違いにより本発明の本質が失われることはない。
続いて低電圧動作ＭＯＳＦＥＴを形成する部分（低電圧動作領域）のゲート絶縁膜（シリコン酸化膜５）を剥離し、低電圧動作用の高誘電体材料、例えば、ハフニウムシリケート（ＨｆＳｉＯ）などの膜厚０．１〜１０ｎｍ程度のゲート絶縁膜となる高誘電体膜６を堆積させる。この高誘電体膜６を堆積してから、高電圧動作ＭＯＳＦＥＴが形成されている領域（高電圧動作領域）のみ高誘電体膜６を選択的に除去する（図１（ｂ））。
高誘電体膜６を形成してから、半導体基板１上にゲート電極となる膜厚２０〜２００ｎｍ程度の多結晶シリコン膜７を堆積させる。この実施例では多結晶シリコン膜を堆積するが、非晶質シリコン膜でも、ゲルマニウムをを含む多結晶シリコン（多結晶シリコンゲルマニウム）膜でも、またこれら膜の積層構造でもよい。その後、シリコン窒化膜もしくはシリコン酸化膜などの膜厚１０〜２００ｎｍ程度の絶縁膜８を堆積する。その後、高誘電体膜６のゲート絶縁膜を用いたＭＯＳＦＥＴ形成領域上の絶縁膜８を除去する（図２（ａ））。続いて、通常のフォトリソグラフィー技術を用いて、ゲート電極９、１０をパターニング形成する。このとき酸化膜系ゲート絶縁膜を有するＭＯＳＦＥＴ（高電圧動作領域）のみ多結晶シリコン膜７上に絶縁膜８を積層した構造となる（図２（ｂ））。
高誘電体膜６を形成してから、半導体基板１上にゲート電極となる膜厚２０〜２００ｎｍ程度の多結晶シリコン膜７を堆積させる。この実施例では多結晶シリコン膜を堆積するが、非晶質シリコン膜でも、ゲルマニウムをを含む多結晶シリコン（多結晶シリコンゲルマニウム）膜でも、またこれら膜の積層構造でもよい。その後、シリコン窒化膜もしくはシリコン酸化膜などの膜厚１０〜２００ｎｍ程度の絶縁膜８を堆積する。その後、高誘電体膜６のゲート絶縁膜を用いたＭＯＳＦＥＴ形成領域上の絶縁膜８を除去する（図２（ａ））。続いて、通常のフォトリソグラフィー技術を用いて、ゲート電極９、１０をパターニング形成する。このとき酸化膜系ゲート絶縁膜を有するＭＯＳＦＥＴ（高電圧動作領域）のみ多結晶シリコン膜７上に絶縁膜８を積層した構造となる（図２（ｂ））。
続いて、ソース／ドレイン領域となる浅い拡散領域１１を形成した後、ゲート電極９、１０横に側壁絶縁膜１２、１３を形成する。その後ソース／ドレイン領域となる深い拡散領域１４を形成し、その半導体基板１の表面に形成されていてＭＯＳＦＥＴが形成されていない部分の絶縁膜（シリコン酸化膜５や高誘電体膜６など）を剥離した後、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏなどの金属膜（図示しない）を１〜２０ｎｍ程度堆積し、熱処理を施すことにより、拡散領域１４上及び絶縁膜８で被覆されていない多結晶シリコン膜７の表面にシリサイド層１５を形成する（図３（ａ））。
その後、半導体基板１表面にＭＯＳＦＥＴを被覆するようにシリコン酸化膜などの絶縁膜１６を堆積し、次いで、ＣＭＰなどの平坦化プロセスによりＭＯＳＦＥＴのゲート電極９、１０が露出するまで堆積した絶縁膜１６を除去する。この処理により、低電圧動作領域では高誘電体膜６をゲート絶縁膜とするＭＯＳＦＥＴのゲート電極９を構成するシリサイド層１５が露出し、高電圧動作領域ではシリコン酸化膜５をゲート絶縁膜とするＭＯＳＦＥＴのゲート電極１０を構成する多結晶シリコン膜７が露出する。この時、多結晶シリコン膜７に堆積していた絶縁膜８も同時に除去する。その後、シリサイドを形成するためのＮｉ、Ｐｔ、Ｔｉ、Ｃｏなどの金属膜１７を再度堆積させ、ゲート電極９、１０のみシリサイド反応を生じさせる（図３（ａ））。このとき、堆積する金属膜の膜厚と反応熱処理温度、時間を最適化することにより、高電圧動作領域のＭＯＳＦＥＴのゲート電極１０の多結晶シリコン膜７は表面の一部がシリサイド化されるのみですべてがシリサイド化されず、低電圧動作領域のＭＯＳＦＥＴのゲート電極９の多結晶シリコン膜７はすべてシリサイド化される。
即ち、このシリサイド化処理によって、ゲート電極９は、シリサイド層１５ａからなり、ゲート電極１０は、多結晶シリコン膜７及びこの上に積層されたシリサイド層７ａから構成されるようになる。これは、高誘電体膜のゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極９には予めシリサイド層１５が形成されているため、シリコン酸化膜のゲート絶縁膜を有するＭＯＳＦＥＴより短時間もしくは薄い金属膜でゲート電極が完全にシリサイド化されるためである。
次に、全面にシリコン酸化膜などの絶縁膜１８を堆積させて半導体基板１に形成されたＭＯＳＦＥＴを被覆する。そして、絶縁膜１８を平坦化処理してからゲート電極９、１０と不純物拡散領域１４上のシリサイド層１５とを露出するように所定の位置にコンタクト孔をＲＩＥなどの異方性エッチングなどを用いて形成する。そして、コンタクト孔に、例えば、タングステンなどの金属を接続配線１９として埋め込み、外部との接続を行う。次に、平坦化された絶縁膜１８表面に配線パターン１９ａを形成する。配線パターン１９ａは、外部接続端子を含み、接続配線１９を介してゲート電極９、１０や不純物拡散領域１４に電気的に接続される。その後は、従来から知られている通常のＭＯＳＦＥＴ製造プロセスによって、半導体装置を完成させる（図４）。
次に、全面にシリコン酸化膜などの絶縁膜１８を堆積させて半導体基板１に形成されたＭＯＳＦＥＴを被覆する。そして、絶縁膜１８を平坦化処理してからゲート電極９、１０と不純物拡散領域１４上のシリサイド層１５とを露出するように所定の位置にコンタクト孔をＲＩＥなどの異方性エッチングなどを用いて形成する。そして、コンタクト孔に、例えば、タングステンなどの金属を接続配線１９として埋め込み、外部との接続を行う。次に、平坦化された絶縁膜１８表面に配線パターン１９ａを形成する。配線パターン１９ａは、外部接続端子を含み、接続配線１９を介してゲート電極９、１０や不純物拡散領域１４に電気的に接続される。その後は、従来から知られている通常のＭＯＳＦＥＴ製造プロセスによって、半導体装置を完成させる（図４）。
この実施例により、１つの半導体基板に形成された高誘電体ゲート絶縁膜を有する低電圧動作ＭＯＳＦＥＴ及びシリコン酸化膜のゲート絶縁膜を有する高電圧動作ＭＯＳＦＥＴに最適なゲート電極を提供することが可能となり、微細化を進めることによる素子の性能低下を避けることができる。例えば、１つのシリコンチップに、例えば、１〜１．２Ｖ程度の低電圧動作ＭＯＳＦＥＴを論理回路やメモリ回路などの主回路に形成し、これより動作電圧の高い、例えば、２．５〜３．３Ｖ程度の高電圧動作ＭＯＳＦＥＴをＩ／Ｏなどの周辺回路に形成することができ、しかもこれらを実施例で説明した最適な条件で作り込むことができる。
本実施例では、高誘電体ゲート絶縁膜としてハフニウムシリケートを用いたが、所望のゲートリーク電流を達成できる材料で有れば、ハフニウムシリケートに限らず、ＨｆＯ2 、ＺｒＯ2 、Ａｌ2 Ｏ3 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 やこれら以外の材料を用いても構わない。また、シリサイドを形成する金属材料も、本実施例で示した、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ以外にＥｒ、Ｒｕ、Ｔａやこれら以外の材料を用いても構わない。また金属ゲートとする材料は、本実施例で示したシリサイド以外に、ＴａＮ、ＴｉＮなどのメタル窒化物や、ＴｉＢ、ＴａＢなどの硼化物、Ｗ、Ｍｏなどの金属を用いても良く、またＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴで使用する金属材料を変えても良い。これら材料を変更することにより本発明の本質が失われることはない。
次に、図５を参照して実施例２を説明する。
図５は、この実施例における半導体装置の製造工程を説明する断面図である。この実施例は、ゲート電極材料として多結晶シリコンにゲルマニウムを含有させた膜と多結晶シリコン膜とを用い、これら材料の膜厚の違いによって、シリサイド化をゲート電極全部に対して行うか、シリサイド化を部分的に行うか作り分けることに特徴がある。この実施例は、複数のゲート絶縁膜を形成し、ゲート電極材料となる多結晶シリコン膜を堆積する工程までは、実施例１と同様である。
図５は、この実施例における半導体装置の製造工程を説明する断面図である。この実施例は、ゲート電極材料として多結晶シリコンにゲルマニウムを含有させた膜と多結晶シリコン膜とを用い、これら材料の膜厚の違いによって、シリサイド化をゲート電極全部に対して行うか、シリサイド化を部分的に行うか作り分けることに特徴がある。この実施例は、複数のゲート絶縁膜を形成し、ゲート電極材料となる多結晶シリコン膜を堆積する工程までは、実施例１と同様である。
ＳＴＩなどの素子分離領域２２が形成されたシリコンなどの半導体基板２１の表面に、低電圧動作領域には高誘電体膜のゲート絶縁膜となる膜厚０．１〜１０ｎｍ程度の、例えば、ハフニウムシリケート（ＨｆＳｉＯ）などの高誘電体膜２６が形成され、高電圧動作領域にはシリコン酸化膜のゲート絶縁膜となる膜厚１〜１０ｎｍ程度のシリコン酸化膜２５が形成されている。高誘電体膜２６を形成してから、半導体基板２１上にゲート電極となる膜厚２０〜１００ｎｍ程度の多結晶シリコン膜２７を堆積させる。その後、多結晶シリコン膜２７上に膜厚２０〜１００ｎｍ程度の多結晶シリコンゲルマニウム膜２８を堆積させる。多結晶シリコンゲルマニウム膜２８は、Ｓｉx Ｇｅ1-x （０＜ｘ＜１）なる一般式で表される。膜中のＧｅ濃度はｘの範囲で適宜選ぶことができる。次に、この多結晶シリコンゲルマニウム膜２８の低電圧動作領域を被覆している部分をエッチングなどにより除去する（図５（ａ））。
そして、通常のフォトリソグラフィー技術を用いて、多結晶シリコン膜２７と多結晶シリコンゲルマニウム膜２８とをパターニングして、低電圧動作領域に多結晶シリコン膜２７からなるゲート電極２３、高電圧動作領域に多結晶シリコン膜２７とこの上に積層された多結晶シリコンゲルマニウム膜２８からなるゲート電極２４を形成する。つまり低電圧動作領域の高誘電体膜のゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極高さは、高電圧動作領域のシリコン酸化膜のゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極高さより低くなる（図５（ｂ））。次に、ゲート電極２３、２４をマスクにして、不純物のイオン注入及び熱拡散などの方法により浅い不純物拡散領域２１ａを形成し、その後、ゲート電極２３、２４横にシリコン窒化膜などの側壁絶縁膜２９、３０を形成する。その後、側壁絶縁膜２９、３０をマスクにして、不純物のイオン注入及び熱拡散などの方法を用いて深い不純物拡散領域２１ｂを形成する。浅い不純物拡散領域２１ａ及び深い不純物拡散領域２１ｂは、ＭＯＳＦＥＴのソース／ドレイン領域を構成する。
次に、ゲート絶縁膜、ゲート電極及び側壁絶縁膜で構成されるゲート構造が形成されている領域以外のシリコン酸化膜２５、２６を半導体基板２１表面から剥離する。そして、半導体基板２１表面の不純物拡散領域２１ｂ上、ゲート電極２３、２４上にＮｉ、Ｐｔ、Ｔｉ、Ｃｏなどの金属膜を堆積させ、熱処理を施して、不純物拡散領域２１ｂ上にシリサイド層２１ｃを形成し、低電圧動作領域の高誘電体膜のゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極２３の多結晶シリコン膜を全てシリサイド化し、高電圧動作領域のシリコン酸化膜のゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極２４を構成する多結晶シリコンゲルマニウム膜及び多結晶シリコン膜の一部をシリサイド化し多結晶シリコン膜２７のゲート絶縁膜２５に接する部分はシリサイド化しないで多結晶シリコン膜が残るようにする。不純物拡散領域２１ｂ上のシリサイド層２１ｃは、ゲート電極を構成するシリサイドと同じ材料である（図５（ｃ））。
このように、この実施例では、高誘電体膜のゲート絶縁膜を有するＭＯＳＦＥＴは、シリコン酸化膜のゲート絶縁膜を有するＭＯＳＦＥＴよりゲート電極膜厚が薄いために、サリサイドプロセスを通常通り行っても、先にゲート電極がすべてシリサイド化される。堆積する金属膜と熱処理温度、時間を最適化することで、十分マージンのあるプロセスとすることが出来る。また、この実施例によれば、実施例１のように平坦化によりゲート電極上部を露出させる工程（図３（ｂ）参照）が不要になるため、工程が簡略化される。
次に、図６を参照して実施例３を説明する。
図６は、半導体装置を説明する断面図である。この実施例は、ＳＯＩ基板にＭＯＳＦＥＴを形成することに特徴がある。図６（ａ）に示された半導体装置は、低電圧動作領域にＳＯＩ基板が設けられている。シリコンなどの半導体基板３１の表面領域にはＳＴＩなどの素子分離領域３２が形成されており、低電圧動作領域にはＳＯＩ基板に高誘電体膜のゲート絶縁膜を有するＭＯＳＦＥＴが形成され、高電圧動作領域には、通常のバルク基板にシリコン酸化膜のゲート絶縁膜を有するＭＯＳＦＥＴが形成されている。
図６は、半導体装置を説明する断面図である。この実施例は、ＳＯＩ基板にＭＯＳＦＥＴを形成することに特徴がある。図６（ａ）に示された半導体装置は、低電圧動作領域にＳＯＩ基板が設けられている。シリコンなどの半導体基板３１の表面領域にはＳＴＩなどの素子分離領域３２が形成されており、低電圧動作領域にはＳＯＩ基板に高誘電体膜のゲート絶縁膜を有するＭＯＳＦＥＴが形成され、高電圧動作領域には、通常のバルク基板にシリコン酸化膜のゲート絶縁膜を有するＭＯＳＦＥＴが形成されている。
低電圧動作領域のＳＯＩ基板は、半導体基板３１に形成されたシリコン酸化膜などの絶縁層３８とその上に形成されたシリコンのエピタキシャル層４１から構成されている。このエピタキシャル層４１にはソース／ドレイン領域を構成する浅い不純物拡散領域４３と深い不純物拡散領域４４とが形成され、その不純物拡散領域間の上に膜厚０．１〜１０ｎｍ程度の高誘電体膜３６からなるゲート絶縁膜が形成され、その上にＮｉ、Ｐｔ、Ｔｉ、Ｃｏなどのいずれかの金属のシリサイド層４８から構成されたゲート電極３３が形成されている。ゲート電極３３の側面（横）にはシリコン窒化膜などの側壁絶縁膜３９が設けられている。また、深い不純物拡散領域４４上にはゲート電極のシリサイドと同じ材料からなるシリサイド層４７が形成されている。
高電圧動作領域には、ソース／ドレイン領域を構成する浅い不純物拡散領域３１ａと深い不純物拡散領域３１ｂとが形成され、その不純物拡散領域間の上に膜厚１〜１０ｎｍ程度のシリコン酸化膜３５からなるゲート絶縁膜が形成され、その上に多結晶シリコン膜３７及びその上のＮｉ、Ｐｔ、Ｔｉ、Ｃｏなどから選ばれた金属のシリサイド層４９から構成されたゲート電極３４が形成されている。ゲート電極３４の側面（横）にはシリコン窒化膜などの側壁絶縁膜４０が設けられている。また、深い不純物拡散領域３１ｂ上にはゲート電極３４のシリサイド層と同じ材料からなるシリサイド層４７が形成されている。
次に、図６（ｂ）に示された半導体装置は、低電圧動作領域及び高電圧動作領域にＳＯＩ基板が設けられている。シリコンなどの半導体基板３１の表面領域にはＳＴＩなどの素子分離領域３２が形成されており、低電圧動作領域及び高電圧動作領域の夫々には部分ＳＯＩ基板にＭＯＳＦＥＴが形成されている。
次に、図６（ｂ）に示された半導体装置は、低電圧動作領域及び高電圧動作領域にＳＯＩ基板が設けられている。シリコンなどの半導体基板３１の表面領域にはＳＴＩなどの素子分離領域３２が形成されており、低電圧動作領域及び高電圧動作領域の夫々には部分ＳＯＩ基板にＭＯＳＦＥＴが形成されている。
低電圧動作領域のＳＯＩ基板は、図６（ａ）と同じ構造である。高電圧動作領域のＳＯＩ基板は、半導体基板３１に形成されたシリコン酸化膜などの絶縁層３８とその上に形成されたシリコンのエピタキシャル層４２から構成されている。エピタキシャル層４２は、低電圧動作領域のエピタキシャル層４１より厚く堆積している。このエピタキシャル層４２にはソース／ドレイン領域を構成する浅い不純物拡散領域４５と深い不純物拡散領域４６とが形成され、その不純物拡散領域間の上に膜厚１〜１０ｎｍ程度のシリコン酸化膜３５のゲート絶縁膜が形成され、その上に多結晶シリコン３７及びその上に積層され、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏなどから選択された金属のシリサイド層４９から構成されたゲート電極３４が形成されている。ゲート電極３４の側面（横）にはシリコン窒化膜などの側壁絶縁膜４０が設けられている。また、深い不純物拡散領域４５上にはゲート電極のシリサイド層４８、４９と同じ材料からなるシリサイド層４７が形成されている。
この実施例において、ゲート電極のシリサイド化工程は、実施例１、２において説明したいずれを用いて良い。また、ＳＯＩ基板上のＭＯＳＦＥＴは、部分空乏型でも良く完全空乏型でも良いが、安定した閾値電圧が得られるという点からは完全空乏型の方が望ましい。完全空乏型のＭＯＳＦＥＴの場合、ゲート電極の仕事関数はMid-gap 付近が望ましくこの実施例で容易に実現可能である。また、Ｉ／Ｏ部などの周辺回路では、より高い電源電圧での動作と複数の閾値電圧を必要とするため、ゲート電極に金属を用いるよりも従来の多結晶シリコン系のゲート電極を用いた方が都合がよい。
この実施例により、異なる電源電圧に最適化したＭＯＳＦＥＴを安価に提供することが可能となる。またＩ／Ｏ等の高い電源電圧で使用されるシリコン酸化膜のゲート絶縁膜を有するＭＯＳＦＥＴも部分空乏型のＳＯＩ基板としてもよい。このような構成によって不純物拡散領域の寄生容量が低減され、従来より高速に動作することが可能となる。
この実施例により、異なる電源電圧に最適化したＭＯＳＦＥＴを安価に提供することが可能となる。またＩ／Ｏ等の高い電源電圧で使用されるシリコン酸化膜のゲート絶縁膜を有するＭＯＳＦＥＴも部分空乏型のＳＯＩ基板としてもよい。このような構成によって不純物拡散領域の寄生容量が低減され、従来より高速に動作することが可能となる。
１、２１、３１・・・半導体基板
２、２２、３２・・・素子分離領域
３・・・犠牲酸化層
４・・・フォトレジスト
５、２５、３５・・・シリコン酸化膜
６、２６、３６・・・高誘電体膜
７、２７、３７・・・多結晶シリコン膜
７ａ、１５、１５ａ、４７、４８、４９・・・シリサイド層
８、１６、１８・・・絶縁膜
３８・・・絶縁層
９、１０、２３、２４、３３、３４・・・ゲート電極
１１、２１ａ、３１ａ、４３、４５・・・浅い不純物拡散領域
１２、１３、２９、３０、３９、４０・・・側壁絶縁膜
１４、２１ｂ、３１ｂ、４４、４６・・・深い不純物拡散領域
２８・・・多結晶シリコンゲルマニウム膜
４１、４２・・・エピタキシャル層
２、２２、３２・・・素子分離領域
３・・・犠牲酸化層
４・・・フォトレジスト
５、２５、３５・・・シリコン酸化膜
６、２６、３６・・・高誘電体膜
７、２７、３７・・・多結晶シリコン膜
７ａ、１５、１５ａ、４７、４８、４９・・・シリサイド層
８、１６、１８・・・絶縁膜
３８・・・絶縁層
９、１０、２３、２４、３３、３４・・・ゲート電極
１１、２１ａ、３１ａ、４３、４５・・・浅い不純物拡散領域
１２、１３、２９、３０、３９、４０・・・側壁絶縁膜
１４、２１ｂ、３１ｂ、４４、４６・・・深い不純物拡散領域
２８・・・多結晶シリコンゲルマニウム膜
４１、４２・・・エピタキシャル層
Claims (5)
- 半導体基板と、
前記半導体基板に形成された高誘電体材料を用いた第１のゲート絶縁膜と前記ゲート絶縁膜上に形成された第１のゲート電極とを備えた第１のＭＯＳＦＥＴと、
前記半導体基板に形成された前記高誘電体材料を含まない第２のゲート絶縁膜と前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備えた第２のＭＯＳＦＥＴとを具備し、
前記第１のゲート電極が第１のシリサイドもしくは金属で構成され、前記第２のゲート電極が多結晶又は非晶質シリコンもしくはシリコンゲルマニウムから構成されたことを特徴とする半導体装置。 - 前記第２のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウム上には第２のシリサイドもしくは金属が形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記第１のＭＯＳＦＥＴは、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン炭結晶層からなるＳＯＩ基板上に形成され、前記第２のＭＯＳＦＥＴは、前記半導体基板に形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
- 前記第１及び第２のＭＯＳＦＥＴは、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン炭結晶層からなるＳＯＩ基板上に形成され、前記第１のＭＯＳＦＥＴは、完全空乏型ＳＯＩ構造であり、前記第２のＭＯＳＦＥＴは、部分空乏型ＳＯＩ構造であることを特徴とする請求項１又は請求項２に記載の半導体装置。
- 半導体基板の第１領域上に高誘電体膜を形成し、前記半導体基板の第２領域上に酸化膜を形成する工程と、
前記高誘電体膜及び酸化膜上にそれぞれ多結晶若しくは非晶質シリコン若しくはシリコンゲルマニウム膜からなる第１のゲート電極及び第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極をマスクとして、それぞれソース／ドレイン領域を形成する工程と、
前記第１のゲート電極をフルシリサイド化し、前記第２のゲート電極の上面にシリサイドを形成する工程とを具備したことを特徴とする半導体装置の製造方法。
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