JP2001060400A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2001060400A JP2001060400A JP11235716A JP23571699A JP2001060400A JP 2001060400 A JP2001060400 A JP 2001060400A JP 11235716 A JP11235716 A JP 11235716A JP 23571699 A JP23571699 A JP 23571699A JP 2001060400 A JP2001060400 A JP 2001060400A
- Authority
- JP
- Japan
- Prior art keywords
- spare
- information
- circuit
- word line
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 不良アドレスをプログラムするためのプログ
ラム素子の増大によるチップ面積増を抑えることのでき
る半導体集積回路装置を提供すること。 【解決手段】 メモリセルと情報のやりとりを行う複数
のビット線と、このビット線に情報を取り出すメモリセ
ルを選択する複数のワード線WLと、正常に情報を取り
出すことができないメモリセルに接続されているワード
線を救済するためのスペアワード線SWLとを具備す
る。さらに正常に情報を取り出すことができないメモリ
セルを救済するための救済情報を保持し、この救済情報
に基いたワード線WLのスペアワード線SWLへの置き
換え、および救済情報に基いたワード線WLのリフレッ
シュ周期の変更でそれぞれ共有されるスペア判定回路5
を具備する。
ラム素子の増大によるチップ面積増を抑えることのでき
る半導体集積回路装置を提供すること。 【解決手段】 メモリセルと情報のやりとりを行う複数
のビット線と、このビット線に情報を取り出すメモリセ
ルを選択する複数のワード線WLと、正常に情報を取り
出すことができないメモリセルに接続されているワード
線を救済するためのスペアワード線SWLとを具備す
る。さらに正常に情報を取り出すことができないメモリ
セルを救済するための救済情報を保持し、この救済情報
に基いたワード線WLのスペアワード線SWLへの置き
換え、および救済情報に基いたワード線WLのリフレッ
シュ周期の変更でそれぞれ共有されるスペア判定回路5
を具備する。
Description
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
に係わり、特に不良救済用のリダンダンシ回路の増加の
抑制に関する。
に係わり、特に不良救済用のリダンダンシ回路の増加の
抑制に関する。
【0002】
【従来の技術】近年、1トランジスタ/1キャパシタ型
のメモリセル構造を持つダイナミック型半導体記憶装置
(DRAM)は、メモリセルの改良・微細加工技術及び
回路設計技術の進歩により、その高集積化、およびその
微細化が著しく進んでおり、今後もこの流れは続くと思
われる。
のメモリセル構造を持つダイナミック型半導体記憶装置
(DRAM)は、メモリセルの改良・微細加工技術及び
回路設計技術の進歩により、その高集積化、およびその
微細化が著しく進んでおり、今後もこの流れは続くと思
われる。
【0003】DRAMの高集積化、つまり記憶容量の大
規模化に伴い、1チップに集積されるメモリセルの数
は、著しく増えている。このため、メモリセルアレイ内
で不良セルが発生する確率も高くなっており、不良セル
をスペアセルに置き換えるリダンダンシ技術が益々重要
になってきている。
規模化に伴い、1チップに集積されるメモリセルの数
は、著しく増えている。このため、メモリセルアレイ内
で不良セルが発生する確率も高くなっており、不良セル
をスペアセルに置き換えるリダンダンシ技術が益々重要
になってきている。
【0004】一般的なリダンダンシ技術は、不良セルが
発生した際、これをスペアセルに置き換えるものであ
る。たとえばあるワード線に接続されたメモリセルに不
良なものが発見されたとき、この不良セルを含むワード
線を、スペアセルに接続されたスペアワード線に置き換
える。一般にメモリの集積度・微細化の進展とともに、
不良セルを置き換えるためのスペアワード線、あるいは
スペアカラム選択線の数や、不良セルのアドレス情報な
どを記憶するためのヒューズの数も増大していく傾向に
ある。
発生した際、これをスペアセルに置き換えるものであ
る。たとえばあるワード線に接続されたメモリセルに不
良なものが発見されたとき、この不良セルを含むワード
線を、スペアセルに接続されたスペアワード線に置き換
える。一般にメモリの集積度・微細化の進展とともに、
不良セルを置き換えるためのスペアワード線、あるいは
スペアカラム選択線の数や、不良セルのアドレス情報な
どを記憶するためのヒューズの数も増大していく傾向に
ある。
【0005】また、不良セルをスペアセルに置き換える
ためには、外部から入力されるアドレス情報がヒューズ
にプログラムされた情報に一致するかどうかの判定をし
なければならない。この判定のためのスペア判定回路の
数、あるいはその規模も、メモリセルやヒューズの増大
にともなって増大していく傾向にある。
ためには、外部から入力されるアドレス情報がヒューズ
にプログラムされた情報に一致するかどうかの判定をし
なければならない。この判定のためのスペア判定回路の
数、あるいはその規模も、メモリセルやヒューズの増大
にともなって増大していく傾向にある。
【0006】このようなリダンダンシ技術は、主にワー
ド線やメモリセルに欠陥があって正常に読み書きできな
い場合に用いられてきたが、最近では、リフレッシュ周
期を延ばすためにも用いられている。DRAMの待機時
の消費電力を低く抑えるためには、リフレッシュ周期は
長い方がよい。リフレッシュ周期とは、メモリセルのデ
ータの減衰を補償するために、定期的にメモリセルに対
してデータを再書き込みする周期を指す。例えば全ての
ワード線を32msecでリフレッシュする場合に比べて、全
てのワード線を64msecでリフレッシュすることができれ
ば、待機時の消費電力は、半分になる。
ド線やメモリセルに欠陥があって正常に読み書きできな
い場合に用いられてきたが、最近では、リフレッシュ周
期を延ばすためにも用いられている。DRAMの待機時
の消費電力を低く抑えるためには、リフレッシュ周期は
長い方がよい。リフレッシュ周期とは、メモリセルのデ
ータの減衰を補償するために、定期的にメモリセルに対
してデータを再書き込みする周期を指す。例えば全ての
ワード線を32msecでリフレッシュする場合に比べて、全
てのワード線を64msecでリフレッシュすることができれ
ば、待機時の消費電力は、半分になる。
【0007】しかしこの場合、リフレッシュ周期が32ms
ecでは問題なく動作するが、64msecでは不良してしまう
ポーズ特性の悪いメモリセルも何らかの方法で救済しな
ければならない。これらの不良まで上述したようなスペ
アワード線で置き換えようとするとチップ面積への影響
が非常に大きい。
ecでは問題なく動作するが、64msecでは不良してしまう
ポーズ特性の悪いメモリセルも何らかの方法で救済しな
ければならない。これらの不良まで上述したようなスペ
アワード線で置き換えようとするとチップ面積への影響
が非常に大きい。
【0008】この問題を解決するために、ポーズ特性の
良い普通のメモリセルは長い周期でリフレッシュして、
ポーズ特性の悪いメモリセルだけをそれより短い周期で
リフレッシュすることで消費電力を抑えようとする方式
が提案されている。
良い普通のメモリセルは長い周期でリフレッシュして、
ポーズ特性の悪いメモリセルだけをそれより短い周期で
リフレッシュすることで消費電力を抑えようとする方式
が提案されている。
【0009】(参考文献:Y.Idei, et.al., "Dual-Peri
od Self-Refresh Scheme for Low-Power DRAM's with O
n-Chip PROM Mode Resister", IEEE J.Solid-State Cir
cuits, vol33, No.2, Feb. 1988. :S.Takase, et.a
l., "A 1.6GB/s DRAM with Flexible Mapping Redundan
cy Technique and Additional Refresh Scheme", IEEEI
SSCC digest of technical papers, Feb.1999.)
od Self-Refresh Scheme for Low-Power DRAM's with O
n-Chip PROM Mode Resister", IEEE J.Solid-State Cir
cuits, vol33, No.2, Feb. 1988. :S.Takase, et.a
l., "A 1.6GB/s DRAM with Flexible Mapping Redundan
cy Technique and Additional Refresh Scheme", IEEEI
SSCC digest of technical papers, Feb.1999.)
【0010】
【発明が解決しようとする課題】しかし、これらの方法
においても、何らかの方法で、ポーズ特性の悪いメモリ
セルに接続されたワード線を指定しなければならない。
例えば後者の例では約8000本のワード線を4本単位でま
とめて約2000本のヒューズを用意することでプログラム
しているが、チップ面積への影響は大きい。
においても、何らかの方法で、ポーズ特性の悪いメモリ
セルに接続されたワード線を指定しなければならない。
例えば後者の例では約8000本のワード線を4本単位でま
とめて約2000本のヒューズを用意することでプログラム
しているが、チップ面積への影響は大きい。
【0011】この発明は、上記の事情に鑑み為されたも
ので、その目的は、不良アドレスをプログラムするため
のプログラム素子の増大によるチップ面積増を抑えるこ
とのできる半導体集積回路装置を提供することにある。
ので、その目的は、不良アドレスをプログラムするため
のプログラム素子の増大によるチップ面積増を抑えるこ
とのできる半導体集積回路装置を提供することにある。
【0012】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第1の態様に係る半導体集積回路装置
は、メモリセルと情報のやりとりを行う複数のビット線
と、前記ビット線に情報を取り出すメモリセルを選択す
る複数のワード線と、正常に情報を取り出すことができ
ないメモリセルに接続されているワード線を救済するた
めのスペアワード線と、前記正常に情報を取り出すこと
ができないメモリセルを救済するための救済情報を保持
し、この救済情報に基いた前記ワード線の前記スペアワ
ード線への置き換え、および前記救済情報に基いた前記
ワード線のリフレッシュ周期の変更の機能を有するスペ
ア判定回路とを具備することを特徴としている。
に、この発明の第1の態様に係る半導体集積回路装置
は、メモリセルと情報のやりとりを行う複数のビット線
と、前記ビット線に情報を取り出すメモリセルを選択す
る複数のワード線と、正常に情報を取り出すことができ
ないメモリセルに接続されているワード線を救済するた
めのスペアワード線と、前記正常に情報を取り出すこと
ができないメモリセルを救済するための救済情報を保持
し、この救済情報に基いた前記ワード線の前記スペアワ
ード線への置き換え、および前記救済情報に基いた前記
ワード線のリフレッシュ周期の変更の機能を有するスペ
ア判定回路とを具備することを特徴としている。
【0013】また、上記目的を達成するために、この発
明の第2の態様に係る半導体集積回路装置は、メモリセ
ルと情報のやりとりを行う複数のビット線と、前記ビッ
ト線を選択するカラム選択線と、前記ビット線に情報を
取り出すメモリセルを選択する複数のワード線と、正常
に情報を取り出すことができないメモリセルに接続され
ているワード線を救済するためのスペアワード線、およ
び正常に情報を取り出すことができないメモリセルに接
続されているビット線を救済するためのスペアビット線
と、前記スペアビット線を選択するスペアカラム選択線
と、前記正常に情報を取り出すことができないメモリセ
ルを救済するための救済情報を保持し、この救済情報に
基いた前記ワード線の前記スペアワード線への置き換
え、および前記救済情報に基いた前記カラム選択線の前
記スペアカラム選択線への置き換えの機能を有するスペ
ア判定回路とを具備することを特徴としている。
明の第2の態様に係る半導体集積回路装置は、メモリセ
ルと情報のやりとりを行う複数のビット線と、前記ビッ
ト線を選択するカラム選択線と、前記ビット線に情報を
取り出すメモリセルを選択する複数のワード線と、正常
に情報を取り出すことができないメモリセルに接続され
ているワード線を救済するためのスペアワード線、およ
び正常に情報を取り出すことができないメモリセルに接
続されているビット線を救済するためのスペアビット線
と、前記スペアビット線を選択するスペアカラム選択線
と、前記正常に情報を取り出すことができないメモリセ
ルを救済するための救済情報を保持し、この救済情報に
基いた前記ワード線の前記スペアワード線への置き換
え、および前記救済情報に基いた前記カラム選択線の前
記スペアカラム選択線への置き換えの機能を有するスペ
ア判定回路とを具備することを特徴としている。
【0014】また、上記目的を達成するために、この発
明の第3の態様に係る半導体集積回路装置は、メモリセ
ルと情報のやりとりを行う複数のビット線と、前記ビッ
ト線を選択するカラム選択線と、前記ビット線に情報を
取り出すメモリセルを選択する複数のワード線と、正常
に情報を取り出すことができないメモリセルに接続され
ているワード線を救済するためのスペアワード線、およ
び正常に情報を取り出すことができないメモリセルに接
続されているビット線を救済するためのスペアビット線
と、前記スペアビット線を選択するスペアカラム選択線
と、前記正常に情報を取り出すことができないメモリセ
ルを救済するための救済情報を保持し、この救済情報に
基いた前記ワード線の前記スペアワード線への置き換
え、前記救済情報に基いた前記カラム選択線の前記スペ
アカラム選択線への置き換え、および前記救済情報に基
いた前記ワード線のリフレッシュ周期の変更の機能を有
するスペア判定回路とを具備することを特徴としてい
る。
明の第3の態様に係る半導体集積回路装置は、メモリセ
ルと情報のやりとりを行う複数のビット線と、前記ビッ
ト線を選択するカラム選択線と、前記ビット線に情報を
取り出すメモリセルを選択する複数のワード線と、正常
に情報を取り出すことができないメモリセルに接続され
ているワード線を救済するためのスペアワード線、およ
び正常に情報を取り出すことができないメモリセルに接
続されているビット線を救済するためのスペアビット線
と、前記スペアビット線を選択するスペアカラム選択線
と、前記正常に情報を取り出すことができないメモリセ
ルを救済するための救済情報を保持し、この救済情報に
基いた前記ワード線の前記スペアワード線への置き換
え、前記救済情報に基いた前記カラム選択線の前記スペ
アカラム選択線への置き換え、および前記救済情報に基
いた前記ワード線のリフレッシュ周期の変更の機能を有
するスペア判定回路とを具備することを特徴としてい
る。
【0015】上記第1〜第3の態様に係る半導体集積回
路装置であると、スペアワード線への置き換え、および
リフレッシュ周期の変更の機能を有するスペア判定回
路、あるいはスペアワード線への置き換え、およびスペ
アカラム選択線への置き換えの機能を有するスペア判定
回路、あるいはスペアワード線への置き換え、スペアカ
ラム選択線への置き換え、およびリフレッシュ周期の変
更の機能を有するスペア判定回路を具備する。
路装置であると、スペアワード線への置き換え、および
リフレッシュ周期の変更の機能を有するスペア判定回
路、あるいはスペアワード線への置き換え、およびスペ
アカラム選択線への置き換えの機能を有するスペア判定
回路、あるいはスペアワード線への置き換え、スペアカ
ラム選択線への置き換え、およびリフレッシュ周期の変
更の機能を有するスペア判定回路を具備する。
【0016】このようなスペア判定回路を具備すること
で、1つのスペア判定回路を、互いに異なった救済モー
ドに対応させることが可能となり、記憶容量の増大に伴
ったスペア判定回路の数の増加を抑制でき、チップ面積
増を抑えることができる。
で、1つのスペア判定回路を、互いに異なった救済モー
ドに対応させることが可能となり、記憶容量の増大に伴
ったスペア判定回路の数の増加を抑制でき、チップ面積
増を抑えることができる。
【0017】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通の部分には共通の参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通の部分には共通の参照符号を付す。
【0018】[第1の実施形態]図1は、この発明の第
1の実施形態に係るDRAMのブロック図である。
1の実施形態に係るDRAMのブロック図である。
【0019】図1に示すように、DRAMチップには、
複数のダイナミック型メモリセル(図示せず)が行列状
に配置されたメモリセルアレイが設けられている。この
例では、メモリセルアレイは、4つのメモリセルブロッ
ク1に分割されている。
複数のダイナミック型メモリセル(図示せず)が行列状
に配置されたメモリセルアレイが設けられている。この
例では、メモリセルアレイは、4つのメモリセルブロッ
ク1に分割されている。
【0020】メモリセルブロック1には複数のワード線
WLが配置されており、それぞれ行方向に並ぶ複数のダ
イナミック型メモリセルのゲートに接続されている。ワ
ード線WLはローデコーダ(Row dec.)2によって選択
される。また、メモリセルブロック1には複数のスペア
ワード線SWLが配置されており、それぞれ行方向に並
ぶ複数のダイナミック型メモリセル(スペアセル)に接
続されている。スペアワード線SWLはスペアローデコ
ーダ(spare Row dec.)3によって選択される。この例
では、スペアワード線SWLは、1つのメモリセルブロ
ック1に対して2セット配置されている。したがって、
図1に示すメモリセルアレイは、全部で8セットのスペ
アワード線SWLを持つことになる。
WLが配置されており、それぞれ行方向に並ぶ複数のダ
イナミック型メモリセルのゲートに接続されている。ワ
ード線WLはローデコーダ(Row dec.)2によって選択
される。また、メモリセルブロック1には複数のスペア
ワード線SWLが配置されており、それぞれ行方向に並
ぶ複数のダイナミック型メモリセル(スペアセル)に接
続されている。スペアワード線SWLはスペアローデコ
ーダ(spare Row dec.)3によって選択される。この例
では、スペアワード線SWLは、1つのメモリセルブロ
ック1に対して2セット配置されている。したがって、
図1に示すメモリセルアレイは、全部で8セットのスペ
アワード線SWLを持つことになる。
【0021】ローデコーダ2およびスペアローデコーダ
3はそれぞれ、ロー系制御回路4によって制御される。
ロー系制御回路4はローデコーダ2およびスペアローデ
コーダ3にアドレス信号、ロー系タイミング信号、制御
信号などを出力する。
3はそれぞれ、ロー系制御回路4によって制御される。
ロー系制御回路4はローデコーダ2およびスペアローデ
コーダ3にアドレス信号、ロー系タイミング信号、制御
信号などを出力する。
【0022】ワード線WLをスペアワード線SWLに置
き換えるか否かの判定は、スペア判定回路5が行う。1
つのスペア判定回路5は、一度の不良置き換えをするた
めの救済回路の単位ブロックであり、複数セット設けら
れる。この例では4セット設けられている。4セットの
スペア判定回路5は、メモリセルアレイ内の8セットの
スペアワード線SWLの中から、任意のスペアワード線
SWLを選ぶ。この方式は、不良の発生を統計的に考え
た場合、メモリセルブロック1個あたり2セットのスペ
アワード線SWLは必要だが、メモリセルアレイ全体で
は、4セットのスペアワード線SWLの置き換えしか必
要ないことが予測される場合に有効である。即ち、スペ
ア判定回路5とスペアワード線SWLとの関係が1対1
でないので、不要な面積増を抑えることができる。
き換えるか否かの判定は、スペア判定回路5が行う。1
つのスペア判定回路5は、一度の不良置き換えをするた
めの救済回路の単位ブロックであり、複数セット設けら
れる。この例では4セット設けられている。4セットの
スペア判定回路5は、メモリセルアレイ内の8セットの
スペアワード線SWLの中から、任意のスペアワード線
SWLを選ぶ。この方式は、不良の発生を統計的に考え
た場合、メモリセルブロック1個あたり2セットのスペ
アワード線SWLは必要だが、メモリセルアレイ全体で
は、4セットのスペアワード線SWLの置き換えしか必
要ないことが予測される場合に有効である。即ち、スペ
ア判定回路5とスペアワード線SWLとの関係が1対1
でないので、不要な面積増を抑えることができる。
【0023】4セットのスペア判定回路5のうち一つで
も“ワード線WLをスペアワード線SWLに置き換え
る”と判定した場合、プリチャージ回路6によってプリ
チャージされていた信号線、即ち信号bRDHITは“LOW”
レベルとなる。信号bRDHITが“LOW”レベルとなると、
ロー系制御回路4は、ローデコーダ2に代えてスペアロ
ーデコーダ3を活性化する。この結果、特定のワード線
WLがスペアワード線SWLに置き換えられる。
も“ワード線WLをスペアワード線SWLに置き換え
る”と判定した場合、プリチャージ回路6によってプリ
チャージされていた信号線、即ち信号bRDHITは“LOW”
レベルとなる。信号bRDHITが“LOW”レベルとなると、
ロー系制御回路4は、ローデコーダ2に代えてスペアロ
ーデコーダ3を活性化する。この結果、特定のワード線
WLがスペアワード線SWLに置き換えられる。
【0024】第1の実施形態に係るDRAMが具備する
スペア判定回路5は、ワード線のリフレッシュ周期を変
更するか否かの判定を、さらに行う。4セットのスペア
判定回路5のうち一つでも“ワード線のリフレッシュ周
期を変更する”と判定した場合、プリチャージ回路6に
よってプリチャージされていた信号線、即ち信号bSRFON
は“LOW”レベルとなる。信号bSRFONが“LOW”レベルと
なると、ロー系制御回路4は、特定のワード線WLのリ
フレッシュ周期を、たとえば64msecから32msecに変更す
る。
スペア判定回路5は、ワード線のリフレッシュ周期を変
更するか否かの判定を、さらに行う。4セットのスペア
判定回路5のうち一つでも“ワード線のリフレッシュ周
期を変更する”と判定した場合、プリチャージ回路6に
よってプリチャージされていた信号線、即ち信号bSRFON
は“LOW”レベルとなる。信号bSRFONが“LOW”レベルと
なると、ロー系制御回路4は、特定のワード線WLのリ
フレッシュ周期を、たとえば64msecから32msecに変更す
る。
【0025】次に、この発明の第1の実施形態に係るD
RAMが具備するスペア判定回路5について、より詳細
に説明する。
RAMが具備するスペア判定回路5について、より詳細
に説明する。
【0026】図2は、この発明の第1の実施形態に係る
スペア判定回路5の全体を示す回路図、図3は、この発
明の第1の実施形態に係るスペア判定回路5の一つを示
す回路図である。
スペア判定回路5の全体を示す回路図、図3は、この発
明の第1の実施形態に係るスペア判定回路5の一つを示
す回路図である。
【0027】図2、図3に示すように、スペア判定回路
5はそれぞれ、判定回路11、判定回路11からの出力
信号をラッチするラッチ回路12、bRDHIT出力回路1
3、bSRFON出力回路14などから構成されている。
5はそれぞれ、判定回路11、判定回路11からの出力
信号をラッチするラッチ回路12、bRDHIT出力回路1
3、bSRFON出力回路14などから構成されている。
【0028】また、スペア判定回路5には、プログラム
部としてヒューズ回路群が設けられる。ヒューズ回路群
には、該スペア判定回路5を使用するか否かのイネーブ
ル情報、不良アドレス情報、およびスペアワード線に置
換するかリフレッシュ周期を変更するかの切替情報がプ
ログラムされる。
部としてヒューズ回路群が設けられる。ヒューズ回路群
には、該スペア判定回路5を使用するか否かのイネーブ
ル情報、不良アドレス情報、およびスペアワード線に置
換するかリフレッシュ周期を変更するかの切替情報がプ
ログラムされる。
【0029】図4(A)〜(C)はヒューズ回路群の回
路図であり、図4(A)は不良アドレス情報用ヒューズ
回路、図4(B)はイネーブル情報用ヒューズ回路、図
4(C)は切替情報用ヒューズ回路をそれぞれ示してい
る。
路図であり、図4(A)は不良アドレス情報用ヒューズ
回路、図4(B)はイネーブル情報用ヒューズ回路、図
4(C)は切替情報用ヒューズ回路をそれぞれ示してい
る。
【0030】まず、図4(A)に示すように、不良アド
レス情報用ヒューズ回路21は、ヒューズ(Fuse)を含
む。このヒューズには、不良アドレス情報がプログラム
される。ヒューズ回路21から出力された不良アドレス
情報はラッチ回路22に入力され、ここにラッチされ
る。ラッチ回路22の出力は、ヒューズ情報比較回路2
3に入力される。ヒューズ情報比較回路23は、ラッチ
回路22にラッチされた不良アドレス情報と入力アドレ
ス情報とを比較し、アドレス信号ADD、およびその相補
信号(反転信号)であるbADDのどちらか一方を選択し、
出力信号MISとして出力する。
レス情報用ヒューズ回路21は、ヒューズ(Fuse)を含
む。このヒューズには、不良アドレス情報がプログラム
される。ヒューズ回路21から出力された不良アドレス
情報はラッチ回路22に入力され、ここにラッチされ
る。ラッチ回路22の出力は、ヒューズ情報比較回路2
3に入力される。ヒューズ情報比較回路23は、ラッチ
回路22にラッチされた不良アドレス情報と入力アドレ
ス情報とを比較し、アドレス信号ADD、およびその相補
信号(反転信号)であるbADDのどちらか一方を選択し、
出力信号MISとして出力する。
【0031】また、図4(B)に示すように、イネーブ
ル情報用ヒューズ回路31は、ヒューズ(Fuse)を含
む。このヒューズには、イネーブル情報がプログラムさ
れる。ラッチ回路32は、ヒューズ回路31から出力さ
れたイネーブル情報をラッチする。ラッチ回路32は、
ヒューズ回路31の出力FLATと逆相のレベルを持つ出力
信号bRDENBを出力する。
ル情報用ヒューズ回路31は、ヒューズ(Fuse)を含
む。このヒューズには、イネーブル情報がプログラムさ
れる。ラッチ回路32は、ヒューズ回路31から出力さ
れたイネーブル情報をラッチする。ラッチ回路32は、
ヒューズ回路31の出力FLATと逆相のレベルを持つ出力
信号bRDENBを出力する。
【0032】また、図4(C)に示すように、切替情報
用ヒューズ回路41は、ヒューズ(Fuse)を含む。この
ヒューズには、切替情報がプログラムされる。ラッチ回
路42は、ヒューズ回路41から出力された切替情報を
ラッチする。ラッチ回路42の出力は、インバータ43
の入力に接続されている。インバータ43は、ラッチ回
路42の出力FLATと同相のレベルを持つ出力信号SRFを
出力する。
用ヒューズ回路41は、ヒューズ(Fuse)を含む。この
ヒューズには、切替情報がプログラムされる。ラッチ回
路42は、ヒューズ回路41から出力された切替情報を
ラッチする。ラッチ回路42の出力は、インバータ43
の入力に接続されている。インバータ43は、ラッチ回
路42の出力FLATと同相のレベルを持つ出力信号SRFを
出力する。
【0033】次に、ヒューズ回路群の動作を説明する。
【0034】図5(A)はヒューズ回路群の動作を示す
動作波形図である。
動作波形図である。
【0035】図5(A)に示す信号bFUP、信号FDWNは、
電源投入時に活性となる信号である。まず、電源の投入
とともに電源電位Vccは“HIGH”レベルに向かって上昇
する。これにともなって信号bFUPの電位が上昇する(時
刻tON)。
電源投入時に活性となる信号である。まず、電源の投入
とともに電源電位Vccは“HIGH”レベルに向かって上昇
する。これにともなって信号bFUPの電位が上昇する(時
刻tON)。
【0036】電源電位Vccが“HIGH”レベルになって一
定の時間が経過した後、信号bFUPの電位は“LOW”レベ
ルに遷移する。これにより、ヒューズ回路21、31お
よび41それぞれに設けられたPMOS P1〜P3が
オンする(時刻t1)。PMOS P1〜P3がそれぞ
れオンすることで、ヒューズ回路21、31および41
それぞれの出力ノードFLATは“HIGH”レベルとなり、ラ
ッチ回路22、32および42はそれぞれ“HIGH”レベ
ルの初期情報をラッチする。信号bFUPは、ラッチ回路2
2、32および42がそれぞれ、出力レベル(FLAT)の
“HIGH”レベルをラッチするのに十分な時間が経過した
後、“HIGH”レベルに遷移する。
定の時間が経過した後、信号bFUPの電位は“LOW”レベ
ルに遷移する。これにより、ヒューズ回路21、31お
よび41それぞれに設けられたPMOS P1〜P3が
オンする(時刻t1)。PMOS P1〜P3がそれぞ
れオンすることで、ヒューズ回路21、31および41
それぞれの出力ノードFLATは“HIGH”レベルとなり、ラ
ッチ回路22、32および42はそれぞれ“HIGH”レベ
ルの初期情報をラッチする。信号bFUPは、ラッチ回路2
2、32および42がそれぞれ、出力レベル(FLAT)の
“HIGH”レベルをラッチするのに十分な時間が経過した
後、“HIGH”レベルに遷移する。
【0037】信号bFUPが“HIGH”レベルに遷移した後、
信号FDWNが“HIGH”レベルに遷移する。これにより、ヒ
ューズ回路21、31および41それぞれに設けられた
NMOS N1〜N3がオンする(時刻t2)。NMO
S N1〜N3がそれぞれオンすることで、ヒューズ回
路21、31および41それぞれの出力ノード(FLAT)
は、ヒューズが“切れている”とき“LOW”レベルに遷
移し、“切れていない”とき“HIGH”レベルを保つ。こ
れにより、ラッチ回路22、32および42はそれぞれ
ヒューズの状態に応じた情報をラッチする。信号FDWN
は、ラッチ回路22、32および42がそれぞれ、出力
レベル(FLAT)の“LOW”レベルをラッチするのに十分
な時間が経過した後、“LOW”レベルに遷移する。
信号FDWNが“HIGH”レベルに遷移する。これにより、ヒ
ューズ回路21、31および41それぞれに設けられた
NMOS N1〜N3がオンする(時刻t2)。NMO
S N1〜N3がそれぞれオンすることで、ヒューズ回
路21、31および41それぞれの出力ノード(FLAT)
は、ヒューズが“切れている”とき“LOW”レベルに遷
移し、“切れていない”とき“HIGH”レベルを保つ。こ
れにより、ラッチ回路22、32および42はそれぞれ
ヒューズの状態に応じた情報をラッチする。信号FDWN
は、ラッチ回路22、32および42がそれぞれ、出力
レベル(FLAT)の“LOW”レベルをラッチするのに十分
な時間が経過した後、“LOW”レベルに遷移する。
【0038】このようにしてラッチ回路22、32およ
び42にはそれぞれ、ヒューズの状態、即ちヒューズが
“切れている”か、“切れていない”かに応じた情報が
ラッチされる。
び42にはそれぞれ、ヒューズの状態、即ちヒューズが
“切れている”か、“切れていない”かに応じた情報が
ラッチされる。
【0039】次に、ヒューズの状態に応じたラッチ例に
ついて、ラッチ回路22に着目して説明する。
ついて、ラッチ回路22に着目して説明する。
【0040】まず、ヒューズ情報比較回路23の出力信
号MISが“LOW”レベルとなったときに、“不良アドレス
情報と入力アドレス情報とが一致したと判定する”、と
仮定する。この場合、アドレス信号ADD=HIGHのとき、不
良アドレス情報と入力アドレス情報とをマッチさせるの
で、ヒューズを切れば良い。この結果、ラッチ回路22
の出力によって、アドレス信号ADDをトランスファする
トランスファゲート24を“オフ”させた状態、アドレ
ス信号bADDをトランスファするトランスファゲート25
を“オン”させた状態にできる。アドレス信号ADD=HIGH
であれば、アドレス信号bADD=LOWであるため、出力信号
MISは“LOW”レベルとなる。図5(B)に、ヒューズの
状態と出力信号MISとの関係を示しておく。
号MISが“LOW”レベルとなったときに、“不良アドレス
情報と入力アドレス情報とが一致したと判定する”、と
仮定する。この場合、アドレス信号ADD=HIGHのとき、不
良アドレス情報と入力アドレス情報とをマッチさせるの
で、ヒューズを切れば良い。この結果、ラッチ回路22
の出力によって、アドレス信号ADDをトランスファする
トランスファゲート24を“オフ”させた状態、アドレ
ス信号bADDをトランスファするトランスファゲート25
を“オン”させた状態にできる。アドレス信号ADD=HIGH
であれば、アドレス信号bADD=LOWであるため、出力信号
MISは“LOW”レベルとなる。図5(B)に、ヒューズの
状態と出力信号MISとの関係を示しておく。
【0041】図2、図3に示す信号MIS0〜MIS3はそれぞ
れ、図4(A)に示すヒューズ情報比較回路23からの
出力信号である。信号MIS0〜MIS3はそれぞれ、入力アド
レス信号と不良アドレス情報とが一致した場合に“LO
W”レベルとなり、一致しなかった場合に“HIGH”レベ
ルとなる。
れ、図4(A)に示すヒューズ情報比較回路23からの
出力信号である。信号MIS0〜MIS3はそれぞれ、入力アド
レス信号と不良アドレス情報とが一致した場合に“LO
W”レベルとなり、一致しなかった場合に“HIGH”レベ
ルとなる。
【0042】図2、図3に示す信号bRDENBは、図4
(B)に示すラッチ回路32からの出力信号である。信
号bRDENBは、該スペア判定回路5を使用する場合に“LO
W”レベルとなり、使用しない場合に“HIGH”レベルと
なる。
(B)に示すラッチ回路32からの出力信号である。信
号bRDENBは、該スペア判定回路5を使用する場合に“LO
W”レベルとなり、使用しない場合に“HIGH”レベルと
なる。
【0043】図2、図3に示す信号SRFは、図4(C)
に示すインバータ43の出力信号である。ワード線をス
ペアワード線に置換する場合に“LOW”レベルとなり、
リフレッシュ周期を変更する場合に“HIGH”レベルとな
る。
に示すインバータ43の出力信号である。ワード線をス
ペアワード線に置換する場合に“LOW”レベルとなり、
リフレッシュ周期を変更する場合に“HIGH”レベルとな
る。
【0044】図2、図3に示す信号RACTは、ロー系回路
を活性とする期間を示す信号である。この例では、たと
えば信号RACTは、スペア判定回路5を活性とする期間に
“HIGH”レベルとなる。
を活性とする期間を示す信号である。この例では、たと
えば信号RACTは、スペア判定回路5を活性とする期間に
“HIGH”レベルとなる。
【0045】次に、スペア判定回路5の動作を説明す
る。
る。
【0046】図6(A)は不良アドレス情報と入力アド
レス情報とが一致しなかった場合の動作波形図であり、
図6(B)は不良アドレス情報と入力アドレス情報とが
一致した場合の動作波形図である。
レス情報とが一致しなかった場合の動作波形図であり、
図6(B)は不良アドレス情報と入力アドレス情報とが
一致した場合の動作波形図である。
【0047】[入力アドレス情報と不良アドレス情報と
が一致しない場合]まず、図6(A)に示すように、信
号RACTが“HIGH”レベルになり、判定回路11の出力の
プリチャージが解除される。
が一致しない場合]まず、図6(A)に示すように、信
号RACTが“HIGH”レベルになり、判定回路11の出力の
プリチャージが解除される。
【0048】入力アドレス情報と不良アドレス情報とが
一致しない場合は、4セットのヒューズ情報比較回路2
3の出力MIS0〜MIS3のうち、少なくとも一つが“HIGH”
レベルとなる。この例では、出力MIS1が“HIGH”レベル
となっている。この結果、判定回路11の出力は、プリ
チャージレベル(“HIGH”レベル)から“LOW”レベル
となり、ラッチ回路12の出力ノードCMP0は“LOW”レ
ベルから“HIGH”レベルとなる。
一致しない場合は、4セットのヒューズ情報比較回路2
3の出力MIS0〜MIS3のうち、少なくとも一つが“HIGH”
レベルとなる。この例では、出力MIS1が“HIGH”レベル
となっている。この結果、判定回路11の出力は、プリ
チャージレベル(“HIGH”レベル)から“LOW”レベル
となり、ラッチ回路12の出力ノードCMP0は“LOW”レ
ベルから“HIGH”レベルとなる。
【0049】リダンダンシ判定のためのタイミングを規
定しているノードCMP1は、ノードCMP0の電位が変化する
のに必要な十分な時間が経過した後、“HIGH”レベルか
ら“LOW”レベルとなる。
定しているノードCMP1は、ノードCMP0の電位が変化する
のに必要な十分な時間が経過した後、“HIGH”レベルか
ら“LOW”レベルとなる。
【0050】bRDHIT出力回路13は、NORゲート回路
15を含む。このNORゲート回路15は、切替情報SR
Fが“LOW”レベル、かつノードCMP1がパルス状に“LO
W”レベルとなった期間にイネーブルされ、この期間
中、その出力をノードCMP0のレベルに応じて変化させ
る。この例では、ノードCMP0は“HIGH”レベルであるの
で、NORゲート回路15の出力は“LOW”レベルとな
り、NMOS N4をオフさせる。この結果、プリチャ
ージ回路6によって、たとえば電源電位Vccにプリチャ
ージされていた信号線bRDHITの電位は、プリチャージ電
位を保つ。
15を含む。このNORゲート回路15は、切替情報SR
Fが“LOW”レベル、かつノードCMP1がパルス状に“LO
W”レベルとなった期間にイネーブルされ、この期間
中、その出力をノードCMP0のレベルに応じて変化させ
る。この例では、ノードCMP0は“HIGH”レベルであるの
で、NORゲート回路15の出力は“LOW”レベルとな
り、NMOS N4をオフさせる。この結果、プリチャ
ージ回路6によって、たとえば電源電位Vccにプリチャ
ージされていた信号線bRDHITの電位は、プリチャージ電
位を保つ。
【0051】なお、スペア判定回路5が使用されていな
い場合、信号bRDENBが“HIGH”レベルであるので、上で
述べた動作と同様の動作によって、信号線bRDHITの電位
は、プリチャージ電位を保つ。
い場合、信号bRDENBが“HIGH”レベルであるので、上で
述べた動作と同様の動作によって、信号線bRDHITの電位
は、プリチャージ電位を保つ。
【0052】[入力アドレス情報と不良アドレス情報と
が一致する場合]まず、図6(B)に示すように、信号
RACTが“HIGH”レベルになり、判定回路11の出力のプ
リチャージが解除される。
が一致する場合]まず、図6(B)に示すように、信号
RACTが“HIGH”レベルになり、判定回路11の出力のプ
リチャージが解除される。
【0053】入力アドレス情報と不良アドレス情報とが
一致する場合は、4セットのヒューズ情報比較回路23
の出力MIS0〜MIS3は全て“LOW”レベルとなる。この結
果、判定回路11の出力は、“HIGH”レベルを保ち、ラ
ッチ回路12の出力ノードCMP0は“LOW”レベルを保
つ。
一致する場合は、4セットのヒューズ情報比較回路23
の出力MIS0〜MIS3は全て“LOW”レベルとなる。この結
果、判定回路11の出力は、“HIGH”レベルを保ち、ラ
ッチ回路12の出力ノードCMP0は“LOW”レベルを保
つ。
【0054】この後、同様に、ノードCMP1は、ノードCM
P0の電位が変化するのに必要な十分な時間が経過した
後、“HIGH”レベルから“LOW”レベルとなる。NOR
ゲート回路15は、切替情報SRFが“LOW”レベル、かつ
ノードCMP1がパルス状に“LOW”レベルとなった期間に
イネーブルされ、この期間中、その出力をノードCMP0の
レベルに応じて変化させる。この例では、ノードCMP0が
“LOW”レベルであるので、NOR回路15の出力は、
ノードCMP1が“LOW”レベルの期間、“HIGH”レベルと
なり、NMOS N4を、一時的にオンさせる。この結
果、信号線bRDHITの電位は、プリチャージレベルから
“LOW”レベルとなる。4セットのスペア判定回路5そ
れぞれに設けられているNMOS N4は、一つの信号
線bRDHITにワイヤードオア接続されている。このため、
NMOS N4のうち、一つでも一時的にオンすれば、
信号線bRDHITの電位は“LOW”レベルとなる。この結
果、通常セルがスペアセル、この例では通常のワード線
WLが、スペアワード線SWLに置き換えられる。
P0の電位が変化するのに必要な十分な時間が経過した
後、“HIGH”レベルから“LOW”レベルとなる。NOR
ゲート回路15は、切替情報SRFが“LOW”レベル、かつ
ノードCMP1がパルス状に“LOW”レベルとなった期間に
イネーブルされ、この期間中、その出力をノードCMP0の
レベルに応じて変化させる。この例では、ノードCMP0が
“LOW”レベルであるので、NOR回路15の出力は、
ノードCMP1が“LOW”レベルの期間、“HIGH”レベルと
なり、NMOS N4を、一時的にオンさせる。この結
果、信号線bRDHITの電位は、プリチャージレベルから
“LOW”レベルとなる。4セットのスペア判定回路5そ
れぞれに設けられているNMOS N4は、一つの信号
線bRDHITにワイヤードオア接続されている。このため、
NMOS N4のうち、一つでも一時的にオンすれば、
信号線bRDHITの電位は“LOW”レベルとなる。この結
果、通常セルがスペアセル、この例では通常のワード線
WLが、スペアワード線SWLに置き換えられる。
【0055】また、第1の実施形態に係るDRAMが具
備するスペア判定回路5は、bSRFON出力回路14を具備
している。
備するスペア判定回路5は、bSRFON出力回路14を具備
している。
【0056】bSRFON出力回路14は、NORゲート回路
16を含む。このNORゲート回路16は、bRDHIT出力
回路13のNORゲート回路15とは反対に切替情報SR
Fが“HIGH”レベルのとき、かつノードCMP1がパルス状
に“LOW”レベルとなった期間にイネーブルされ、この
期間中、その出力をノードCMP0のレベルに応じて変化さ
せる。
16を含む。このNORゲート回路16は、bRDHIT出力
回路13のNORゲート回路15とは反対に切替情報SR
Fが“HIGH”レベルのとき、かつノードCMP1がパルス状
に“LOW”レベルとなった期間にイネーブルされ、この
期間中、その出力をノードCMP0のレベルに応じて変化さ
せる。
【0057】この結果、入力アドレス情報と不良アドレ
ス情報とが一致する場合、即ち、ノードCMP0が“LOW”
レベルであり、かつノードCMP1が“LOW”レベルの期
間、NMOS N5を、一時的にオンさせる。この結
果、信号線bSRFONの電位は、プリチャージレベルから
“LOW”レベルとなる。4セットのスペア判定回路5そ
れぞれに設けられているNMOS N5は、一つの信号
線bSRFONにワイヤードオア接続されている。このため、
NMOS N5のうち、一つでも一時的にオンすれば、
信号線bSRFONは“LOW”レベルとなる。信号線bSRFON
は、セルフリフレッシュを行うか否かを示す信号を伝え
る配線である。
ス情報とが一致する場合、即ち、ノードCMP0が“LOW”
レベルであり、かつノードCMP1が“LOW”レベルの期
間、NMOS N5を、一時的にオンさせる。この結
果、信号線bSRFONの電位は、プリチャージレベルから
“LOW”レベルとなる。4セットのスペア判定回路5そ
れぞれに設けられているNMOS N5は、一つの信号
線bSRFONにワイヤードオア接続されている。このため、
NMOS N5のうち、一つでも一時的にオンすれば、
信号線bSRFONは“LOW”レベルとなる。信号線bSRFON
は、セルフリフレッシュを行うか否かを示す信号を伝え
る配線である。
【0058】ロー系制御回路4は、セルフリフレッシュ
期間内で、かつポーズ特性が弱いセルをリフレッシュし
ている期間において、ローアドレスストローブ信号RAS
やアドレス信号を用いて、リフレッシュ動作を制御する
信号を生成し、ローデコーダ2等に出力する。信号線bS
RFONの電位は、リフレッシュ動作を制御する信号をディ
セーブルする、あるいはイネーブルするために使われ
る。信号線bSRFONの電位が“HIGH”レベルのときは、リ
フレッシュ動作を制御する信号がイネーブルとなり、セ
ルフリフレッシュが行われる。また、信号線bSRFONの電
位が“LOW”レベルのときは、リフレッシュ動作を制御
する信号がデッセーブルとなり、セルフリフレッシュが
中止される。
期間内で、かつポーズ特性が弱いセルをリフレッシュし
ている期間において、ローアドレスストローブ信号RAS
やアドレス信号を用いて、リフレッシュ動作を制御する
信号を生成し、ローデコーダ2等に出力する。信号線bS
RFONの電位は、リフレッシュ動作を制御する信号をディ
セーブルする、あるいはイネーブルするために使われ
る。信号線bSRFONの電位が“HIGH”レベルのときは、リ
フレッシュ動作を制御する信号がイネーブルとなり、セ
ルフリフレッシュが行われる。また、信号線bSRFONの電
位が“LOW”レベルのときは、リフレッシュ動作を制御
する信号がデッセーブルとなり、セルフリフレッシュが
中止される。
【0059】なお、スペア判定回路5において、信号線
bSRFONの電位の状態を決定した後に、セルフリフレッシ
ュを行うか中止するかの判定を行うことがタイミング的
に厳しい場合には、スペア判定回路5に、次のアドレス
を入力するようにしても良い。
bSRFONの電位の状態を決定した後に、セルフリフレッシ
ュを行うか中止するかの判定を行うことがタイミング的
に厳しい場合には、スペア判定回路5に、次のアドレス
を入力するようにしても良い。
【0060】セルフリフレッシュの場合、たとえばアド
レスカウンタを用い、アドレスを順次インクリメント、
あるいはデクリメントして、リフレッシュするアドレス
を決めていく。これを利用して、信号RASによりアドレ
ス信号を取り込んだとき、この取り込んだアドレスに対
して+1し、この+1されたアドレスをスペア判定回路
5に送る。そして、その判定情報を、次のサイクルまで
保持しておけば良い。
レスカウンタを用い、アドレスを順次インクリメント、
あるいはデクリメントして、リフレッシュするアドレス
を決めていく。これを利用して、信号RASによりアドレ
ス信号を取り込んだとき、この取り込んだアドレスに対
して+1し、この+1されたアドレスをスペア判定回路
5に送る。そして、その判定情報を、次のサイクルまで
保持しておけば良い。
【0061】このような第1の実施形態によれば、1つ
のスペア判定回路5を複数の救済モードで共有、たとえ
ば第1の実施形態では、ワード線WLをスペアワード線
SWLに置き換える場合と、ワード線WLのリフレッシ
ュ周期を変更する場合との双方で共有することができ
る。
のスペア判定回路5を複数の救済モードで共有、たとえ
ば第1の実施形態では、ワード線WLをスペアワード線
SWLに置き換える場合と、ワード線WLのリフレッシ
ュ周期を変更する場合との双方で共有することができ
る。
【0062】このようなスペア判定回路5を具備するこ
とにより、スペア判定回路5を、余分に設けずに済む。
したがって、チップ面積の増加を抑えつつ、スペアセッ
トを増やして製造歩留りを向上させることができる。
とにより、スペア判定回路5を、余分に設けずに済む。
したがって、チップ面積の増加を抑えつつ、スペアセッ
トを増やして製造歩留りを向上させることができる。
【0063】[第2の実施形態]第2の実施形態が第1
の実施形態と異なるところは、リフレッシュ周期の変更
に用いるかどうかを規定する信号SRFを発生する回路を
無くし、その代わりに、そのヒューズセットを使ってい
るかどうかを示す信号bRDENBを用いて、bRDHIT出力回路
13、bSRFON出力回路14を制御するようにしたことで
ある。
の実施形態と異なるところは、リフレッシュ周期の変更
に用いるかどうかを規定する信号SRFを発生する回路を
無くし、その代わりに、そのヒューズセットを使ってい
るかどうかを示す信号bRDENBを用いて、bRDHIT出力回路
13、bSRFON出力回路14を制御するようにしたことで
ある。
【0064】図7は、この発明の第2の実施形態に係る
スペア判定回路5-2の回路図である。
スペア判定回路5-2の回路図である。
【0065】図7に示す信号bRDENBの使い方は、第1の
実施形態と同様に、ワード線をスペアワード線に置き換
える場合、信号bRDENBが“LOW”レベルとなるようにヒ
ューズ回路31をプログラムする。このようにしてbRDH
IT出力回路13をイネーブルし、bSRFON出力回路14を
デッセーブルする。
実施形態と同様に、ワード線をスペアワード線に置き換
える場合、信号bRDENBが“LOW”レベルとなるようにヒ
ューズ回路31をプログラムする。このようにしてbRDH
IT出力回路13をイネーブルし、bSRFON出力回路14を
デッセーブルする。
【0066】また、ワード線のリフレッシュ周期を変更
する場合、信号bRDENBが“HIGH”レベルとなるようにヒ
ューズ回路31をプログラムする。このようにしてbRDH
IT出力回路13をデッセーブルし、bSRFON出力回路14
をイネーブルする。
する場合、信号bRDENBが“HIGH”レベルとなるようにヒ
ューズ回路31をプログラムする。このようにしてbRDH
IT出力回路13をデッセーブルし、bSRFON出力回路14
をイネーブルする。
【0067】このような第2の実施形態によれば、信号
SRFを発生する回路、および判定回路11のうち、信号S
RFをゲートに受けるNMOS等をそれぞれ省略すること
ができる。したがって、第2の実施形態に係るスペア判
定回路5-2によれば、第1の実施形態に比べて、ヒュー
ズなどのプログラム素子の数、およびトランジスタの数
をそれぞれ減らすことができる。したがって、第1の実
施形態に比べて、チップ面積の増加をさらに抑えること
ができる。
SRFを発生する回路、および判定回路11のうち、信号S
RFをゲートに受けるNMOS等をそれぞれ省略すること
ができる。したがって、第2の実施形態に係るスペア判
定回路5-2によれば、第1の実施形態に比べて、ヒュー
ズなどのプログラム素子の数、およびトランジスタの数
をそれぞれ減らすことができる。したがって、第1の実
施形態に比べて、チップ面積の増加をさらに抑えること
ができる。
【0068】なお、第2の実施形態では、信号bRDENBが
“HIGH”レベル、即ち、使用しないスペア判定回路5で
はリフレッシュ周期の変更が行われ、アドレス0番地
(全てのヒューズを切ってない状態でヒットする番地)
において、余分なリフレッシュが発生することになる。
この影響として、消費電流が若干増える可能性がある。
しかし、上記消費電流の若干の増加は、ほぼ誤差範囲に
抑えることが可能である。
“HIGH”レベル、即ち、使用しないスペア判定回路5で
はリフレッシュ周期の変更が行われ、アドレス0番地
(全てのヒューズを切ってない状態でヒットする番地)
において、余分なリフレッシュが発生することになる。
この影響として、消費電流が若干増える可能性がある。
しかし、上記消費電流の若干の増加は、ほぼ誤差範囲に
抑えることが可能である。
【0069】[第3の実施形態]第3の実施形態は、ス
ペア判定回路5の数の増加に伴った信号線bRDHIT、およ
び信号線bSRFONの負荷容量の増加の抑制に関する。
ペア判定回路5の数の増加に伴った信号線bRDHIT、およ
び信号線bSRFONの負荷容量の増加の抑制に関する。
【0070】製造歩留りを向上させるためには、スペア
との置換数を増やす必要があるが、その結果、スペア判
定回路5の数が増えることになる。しかし、スペア判定
回路5の数が増加すると、信号線bRDHITにワイヤードオ
ア接続されるNMOS N4の数、および信号線bSRFON
にワイヤードオア接続されるNMOS N5の数もそれ
ぞれ増える。このため、信号線bRDHITの負荷容量、およ
び信号線bSRFONの負荷容量がそれぞれ増加してしまう。
との置換数を増やす必要があるが、その結果、スペア判
定回路5の数が増えることになる。しかし、スペア判定
回路5の数が増加すると、信号線bRDHITにワイヤードオ
ア接続されるNMOS N4の数、および信号線bSRFON
にワイヤードオア接続されるNMOS N5の数もそれ
ぞれ増える。このため、信号線bRDHITの負荷容量、およ
び信号線bSRFONの負荷容量がそれぞれ増加してしまう。
【0071】信号線bRDHIT、bSRFONの負荷容量の増加
は、信号線bRDHIT、bSRFON中の信号遅延を顕著にする。
つまり、信号線bRDHIT、bSRFONの負荷容量の増加は、D
RAMの動作速度に影響を及ぼし、その動作の高速化を
妨げる。
は、信号線bRDHIT、bSRFON中の信号遅延を顕著にする。
つまり、信号線bRDHIT、bSRFONの負荷容量の増加は、D
RAMの動作速度に影響を及ぼし、その動作の高速化を
妨げる。
【0072】第3の実施形態は、このような信号線bRDH
IT、bSRFONの負荷容量の増加を抑制することを目的とし
ている。
IT、bSRFONの負荷容量の増加を抑制することを目的とし
ている。
【0073】図8は、この発明の第3の実施形態に係る
スペア判定回路の回路図である。
スペア判定回路の回路図である。
【0074】図8に示すように、第3の実施形態が第1
の実施形態と異なるところは、NAND回路51、NA
ND回路52を持つことである。NAND回路51は、
たとえば二入力型であり、それぞれ複数の出力回路13
-3の出力が入力される。同様に、NAND回路52は、
たとえば二入力型であり、それぞれ複数の出力回路14
-3の出力が入力される。NAND回路51の出力は、N
MOS N4のゲートに入力され、NAND回路52の
出力は、NMOS N5のゲートに入力される。
の実施形態と異なるところは、NAND回路51、NA
ND回路52を持つことである。NAND回路51は、
たとえば二入力型であり、それぞれ複数の出力回路13
-3の出力が入力される。同様に、NAND回路52は、
たとえば二入力型であり、それぞれ複数の出力回路14
-3の出力が入力される。NAND回路51の出力は、N
MOS N4のゲートに入力され、NAND回路52の
出力は、NMOS N5のゲートに入力される。
【0075】このような第3の実施形態によれば、複数
のスペア判定回路5-3で、NMOSN4、およびNMO
S N5を共有できる。これにより、一つの信号線bRDH
ITにワイヤードオア接続されるNMOS N4、および
一つの信号線bSRFONにワイヤードオア接続されるNMO
S N5の数を減らすことができ、これら信号線bRDHI
T、bSRFONの負荷容量の増加をそれぞれ抑制できる。信
号線bRDHIT、bSRFONの負荷容量の増加をそれぞれ抑制で
きることで、第3の実施形態は、動作の高速化に有利で
ある。
のスペア判定回路5-3で、NMOSN4、およびNMO
S N5を共有できる。これにより、一つの信号線bRDH
ITにワイヤードオア接続されるNMOS N4、および
一つの信号線bSRFONにワイヤードオア接続されるNMO
S N5の数を減らすことができ、これら信号線bRDHI
T、bSRFONの負荷容量の増加をそれぞれ抑制できる。信
号線bRDHIT、bSRFONの負荷容量の増加をそれぞれ抑制で
きることで、第3の実施形態は、動作の高速化に有利で
ある。
【0076】また、信号線bRDHIT、bSRFONの負荷容量が
増加すると、NMOS N4、N5それぞれの電流駆動
能力を大きくしなければならない。このためには、NM
OSN4、N5それぞれのディメンジョン、特にゲート
幅を大きくする必要があり、高集積化に不利である。
増加すると、NMOS N4、N5それぞれの電流駆動
能力を大きくしなければならない。このためには、NM
OSN4、N5それぞれのディメンジョン、特にゲート
幅を大きくする必要があり、高集積化に不利である。
【0077】このような事情に対しても、第3の実施形
態では、信号線bRDHIT、bSRFONの負荷容量の増加を抑制
できるので、NMOS N4、N5それぞれのディメン
ジョン、特にゲート幅を小さくすることが可能であり、
高集積化に有利である。
態では、信号線bRDHIT、bSRFONの負荷容量の増加を抑制
できるので、NMOS N4、N5それぞれのディメン
ジョン、特にゲート幅を小さくすることが可能であり、
高集積化に有利である。
【0078】次に、第3の実施形態の変形例を説明す
る。
る。
【0079】上記第3の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路5の数を削減するため
に、1つのスペア判定回路5を、ワード線WLをスペア
ワード線SWLに置き換える場合と、ワード線WLのリ
フレッシュ周期を変更する場合との双方で共有するよう
にした。
を抑制しつつ、スペア判定回路5の数を削減するため
に、1つのスペア判定回路5を、ワード線WLをスペア
ワード線SWLに置き換える場合と、ワード線WLのリ
フレッシュ周期を変更する場合との双方で共有するよう
にした。
【0080】しかし、信号線bRDHIT、bSRFONの負荷容量
の増加を抑制する、という観点から、次の変形例のよう
に変形させても良い。
の増加を抑制する、という観点から、次の変形例のよう
に変形させても良い。
【0081】図9は、この発明の第3の実施形態の変形
例に係るスペア判定回路の回路図である。
例に係るスペア判定回路の回路図である。
【0082】図9に示すように、第3の実施形態は、ワ
ード線WLをスペアワード線に置き換える場合のみに対
応したスペア判定回路5-3’を持つDRAMに適用して
も良い。あるいは特に図示しないが、ワード線WLのリ
フレッシュ周期を変更する場合のみに対応したスペア判
定回路を持つDRAMに適用しても良い。
ード線WLをスペアワード線に置き換える場合のみに対
応したスペア判定回路5-3’を持つDRAMに適用して
も良い。あるいは特に図示しないが、ワード線WLのリ
フレッシュ周期を変更する場合のみに対応したスペア判
定回路を持つDRAMに適用しても良い。
【0083】このような第3の実施形態の変形例によれ
ば、信号線bRDHITの負荷容量の増加、あるいは信号線bS
RFONの負荷容量の増加を抑制できるので、動作の高速化
や高集積化に有利である、という効果を得ることができ
る。
ば、信号線bRDHITの負荷容量の増加、あるいは信号線bS
RFONの負荷容量の増加を抑制できるので、動作の高速化
や高集積化に有利である、という効果を得ることができ
る。
【0084】なお、第3の実施形態、およびその変形例
では、NAND回路51、52をそれぞれ二入力型と
し、NMOS N4、またはNMOS N5をそれぞれ
2つのスペア判定回路5で互いに共有するように構成し
たが、NAND回路51、52の入力数には制限がない
ことは当然である。つまりNMOS N4、またはNM
OS N5を、2つ以上のスペア判定回路5で共有する
ことが可能である。
では、NAND回路51、52をそれぞれ二入力型と
し、NMOS N4、またはNMOS N5をそれぞれ
2つのスペア判定回路5で互いに共有するように構成し
たが、NAND回路51、52の入力数には制限がない
ことは当然である。つまりNMOS N4、またはNM
OS N5を、2つ以上のスペア判定回路5で共有する
ことが可能である。
【0085】また、第3の実施形態は、第1の実施形態
と組み合わせばかりでなく、第2の実施形態、あるいは
以下に説明する全ての実施形態と組み合わせることが可
能である。
と組み合わせばかりでなく、第2の実施形態、あるいは
以下に説明する全ての実施形態と組み合わせることが可
能である。
【0086】[第4の実施形態]第4の実施形態は、特
にスペア判定回路5の数の増加に伴った消費電流の増加
の抑制に関する。
にスペア判定回路5の数の増加に伴った消費電流の増加
の抑制に関する。
【0087】たとえば第1、第2の実施形態により説明
した判定回路11では、該スペア判定回路5を使用する
か否かに係わらず、信号RACTに同期してラッチ回路12
の入力を充放電する。スペア判定回路5の数が増加すれ
ば、このような充放電による消費電流は当然に増加す
る。
した判定回路11では、該スペア判定回路5を使用する
か否かに係わらず、信号RACTに同期してラッチ回路12
の入力を充放電する。スペア判定回路5の数が増加すれ
ば、このような充放電による消費電流は当然に増加す
る。
【0088】第4の実施形態は、充放電による消費電流
の増加を抑制することを目的としている。
の増加を抑制することを目的としている。
【0089】図10は、この発明の第4の実施形態に係
るスペア判定回路5-4の回路図である。
るスペア判定回路5-4の回路図である。
【0090】図10に示すように、第4の実施形態が第
2の実施形態と異なるところは、信号bRDENBの極性を反
対にして、信号RDENBとして用いることである。信号RDE
NBは、該スペア判定回路5-4を使用する場合に“HIGH”
レベルとされ、使用しない場合に“LOW”レベルとされ
る。
2の実施形態と異なるところは、信号bRDENBの極性を反
対にして、信号RDENBとして用いることである。信号RDE
NBは、該スペア判定回路5-4を使用する場合に“HIGH”
レベルとされ、使用しない場合に“LOW”レベルとされ
る。
【0091】また、判定回路11-4は、信号RDENBをゲ
ートに受けるNMOS N6を持つ。NMOS N6
は、信号MIS0〜MIS3をゲートに受け、互いに並列に接続
されたNMOS群61と電源電位Vccとの間に直列に接
続されている。具体的には、電源電位Vccと接地電位V
ssとの間には順次、ゲートに信号RACTを受けるPMOS
P4、NMOS N6、NMOS群61、ゲートに信号
RACTを受けるNMOSN7が直列に接続されている。N
MOS N6は、信号RDENBが“LOW”レベルのとき、オ
フし、信号RDENBが“HIGH”レベルのとき、オンする。
ートに受けるNMOS N6を持つ。NMOS N6
は、信号MIS0〜MIS3をゲートに受け、互いに並列に接続
されたNMOS群61と電源電位Vccとの間に直列に接
続されている。具体的には、電源電位Vccと接地電位V
ssとの間には順次、ゲートに信号RACTを受けるPMOS
P4、NMOS N6、NMOS群61、ゲートに信号
RACTを受けるNMOSN7が直列に接続されている。N
MOS N6は、信号RDENBが“LOW”レベルのとき、オ
フし、信号RDENBが“HIGH”レベルのとき、オンする。
【0092】また、ラッチ回路12-4においては、イン
バータを二入力型のNAND回路62としている。NA
ND回路62の第1の入力には、PMOS P4とNM
OSN6との相互接続ノード63の電位が入力され、そ
の第2の入力には、信号RDENBが入力される。NAND
回路62は、信号RDENBが“LOW”レベルのとき、ノード
CMP0の電位を“HIGH”レベルに固定し、信号RDENBが“L
OW”レベルのとき、ノードCMP0の電位を判定回路11-4
の出力に応じて“HIGH”レベル、または“LOW”レベル
とする。
バータを二入力型のNAND回路62としている。NA
ND回路62の第1の入力には、PMOS P4とNM
OSN6との相互接続ノード63の電位が入力され、そ
の第2の入力には、信号RDENBが入力される。NAND
回路62は、信号RDENBが“LOW”レベルのとき、ノード
CMP0の電位を“HIGH”レベルに固定し、信号RDENBが“L
OW”レベルのとき、ノードCMP0の電位を判定回路11-4
の出力に応じて“HIGH”レベル、または“LOW”レベル
とする。
【0093】このような第4の実施形態によれば、信号
RDENBが“LOW”レベルのとき、NMOS N6がオフす
るので、信号RACTのクロッキング時に、電源電位Vccか
らPMOS P4を介して流れる充電電流、およびNM
OS N7を介して接地電位Vssに流れる放電電流がそ
れぞれ流れなくなる。よって、該スペア判定回路5を使
用しない場合、判定回路11-4は、ラッチ回路12-4の
入力、即ちノード63を充放電しなくなり、消費電流の
増加を抑制することができる。
RDENBが“LOW”レベルのとき、NMOS N6がオフす
るので、信号RACTのクロッキング時に、電源電位Vccか
らPMOS P4を介して流れる充電電流、およびNM
OS N7を介して接地電位Vssに流れる放電電流がそ
れぞれ流れなくなる。よって、該スペア判定回路5を使
用しない場合、判定回路11-4は、ラッチ回路12-4の
入力、即ちノード63を充放電しなくなり、消費電流の
増加を抑制することができる。
【0094】次に、第4の実施形態の変形例を説明す
る。
る。
【0095】上記第4の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路5の数を削減するため
に、1つのスペア判定回路5-4を、ワード線WLをスペ
アワード線に置き換える場合と、ワード線WLのリフレ
ッシュ周期を変更する場合との双方で共有するようにし
た。
を抑制しつつ、スペア判定回路5の数を削減するため
に、1つのスペア判定回路5-4を、ワード線WLをスペ
アワード線に置き換える場合と、ワード線WLのリフレ
ッシュ周期を変更する場合との双方で共有するようにし
た。
【0096】しかし、消費電流の増加を抑制する、とい
う観点から、次の変形例のように変形させても良い。
う観点から、次の変形例のように変形させても良い。
【0097】図11は、この発明の第4の実施形態の変
形例に係るスペア判定回路の回路図である。
形例に係るスペア判定回路の回路図である。
【0098】図11に示すように、第4の実施形態は、
ワード線WLをスペアワード線に置き換える場合のみに
対応したスペア判定回路5-4'を持つDRAMに適用し
ても良い。あるいは特に図示しないが、ワード線WLの
リフレッシュ周期を変更する場合のみに対応したスペア
判定回路を持つDRAMに適用しても良い。
ワード線WLをスペアワード線に置き換える場合のみに
対応したスペア判定回路5-4'を持つDRAMに適用し
ても良い。あるいは特に図示しないが、ワード線WLの
リフレッシュ周期を変更する場合のみに対応したスペア
判定回路を持つDRAMに適用しても良い。
【0099】このような第4の実施形態の変形例によれ
ば、該スペア判定回路を使用しない場合、判定回路11
-4が、ラッチ回路12-4の入力、即ちノード63を充放
電せず、消費電流の増加を抑制できる、という効果を得
ることができる。
ば、該スペア判定回路を使用しない場合、判定回路11
-4が、ラッチ回路12-4の入力、即ちノード63を充放
電せず、消費電流の増加を抑制できる、という効果を得
ることができる。
【0100】[第5の実施形態]第5の実施形態は、第
4の実施形態と同様に、スペア判定回路5の増加による
消費電流の増加を抑制することを目的とする。
4の実施形態と同様に、スペア判定回路5の増加による
消費電流の増加を抑制することを目的とする。
【0101】図12は、この発明の第5の実施形態に係
るDRAMが具備するRDENB発生回路の回路図である。
るDRAMが具備するRDENB発生回路の回路図である。
【0102】信号RDENBは、該スペア判定回路5を使用
するか否かを示す信号であり、ヒューズ回路31のヒュ
ーズを切断するか否かで、該スペア判定回路5を使用す
るか否かを表すことができた。
するか否かを示す信号であり、ヒューズ回路31のヒュ
ーズを切断するか否かで、該スペア判定回路5を使用す
るか否かを表すことができた。
【0103】これに対し、第5の実施形態では、図12
に示すように、信号RDENBを、RDENB発生回路71により
発生させる。RDENB発生回路71は、ヒューズ回路31
にプログラムされたイネーブル情報と信号RACTとの間で
ロジックをとり、信号RDENBを発生させる。該スペア判
定回路を使用しない場合は、ヒューズ回路31のヒュー
ズは切らない。これにより、RDENB発生回路71は、常
に“LOW”レベルの信号RDENBを出力する。
に示すように、信号RDENBを、RDENB発生回路71により
発生させる。RDENB発生回路71は、ヒューズ回路31
にプログラムされたイネーブル情報と信号RACTとの間で
ロジックをとり、信号RDENBを発生させる。該スペア判
定回路を使用しない場合は、ヒューズ回路31のヒュー
ズは切らない。これにより、RDENB発生回路71は、常
に“LOW”レベルの信号RDENBを出力する。
【0104】一方、該スペア判定回路を使用する場合
は、ヒューズ回路31のヒューズは切る。これにより、
RDENB発生回路71は、信号RACTと同相の信号RDENBを出
力する。即ち、信号RDENBは、該スペア判定回路を使用
していて、かつロー系回路が活性化されている状態での
み、“HIGH”レベルになる。
は、ヒューズ回路31のヒューズは切る。これにより、
RDENB発生回路71は、信号RACTと同相の信号RDENBを出
力する。即ち、信号RDENBは、該スペア判定回路を使用
していて、かつロー系回路が活性化されている状態での
み、“HIGH”レベルになる。
【0105】図13は、この発明の第5の実施形態で使
用されるスペア判定回路の回路図である。
用されるスペア判定回路の回路図である。
【0106】図13に示すように、判定回路11-5のP
MOS P4のゲート、およびNMOS N7のゲート
にはそれぞれ、RDENB発生回路71により発生された信
号RDENBが供給される。
MOS P4のゲート、およびNMOS N7のゲート
にはそれぞれ、RDENB発生回路71により発生された信
号RDENBが供給される。
【0107】スペア判定回路5-5を使用しない場合、即
ち、ヒューズ回路31のヒューズを切っていない場合
は、信号RDENBは常に“LOW”レベルであり、PMOS
P4はオンし、NMOS N7はオフする。このため、
ラッチ回路12-5への入力ノード72の電位は“HIGH”
レベルに固定され、ラッチ回路12-5は、ノードCMP0の
電位を“LOW”レベルに固定される。
ち、ヒューズ回路31のヒューズを切っていない場合
は、信号RDENBは常に“LOW”レベルであり、PMOS
P4はオンし、NMOS N7はオフする。このため、
ラッチ回路12-5への入力ノード72の電位は“HIGH”
レベルに固定され、ラッチ回路12-5は、ノードCMP0の
電位を“LOW”レベルに固定される。
【0108】ノードCMP0の電位が“LOW”レベルに固定
されると、NOR回路15、16はイネーブルされてし
まう。このため、第5の実施形態では、信号RDENBが“L
OW”レベルのとき、ノードCMP1の電位を“HIGH”レベル
に固定するNAND回路73を、さらに有している。こ
れにより、たとえノードCMP0の電位が“LOW”レベルに
固定されていても、NAND回路73がノードCMP1の電
位を“HIGH”レベルに固定するために、NOR回路1
5、16の出力は、ともに“LOW”レベルに固定され
る。NAND回路73は、二入力型であり、その第1の
入力には信号RDENBが入力され、第2の入力にはリダン
ダンシ判定タイミング信号が入力される。ただし、第5
の実施形態におけるリダンダンシ判定タイミング信号
は、第1〜第4の実施形態におけるリダンダンシ判定タ
イミング信号とは逆相となる。
されると、NOR回路15、16はイネーブルされてし
まう。このため、第5の実施形態では、信号RDENBが“L
OW”レベルのとき、ノードCMP1の電位を“HIGH”レベル
に固定するNAND回路73を、さらに有している。こ
れにより、たとえノードCMP0の電位が“LOW”レベルに
固定されていても、NAND回路73がノードCMP1の電
位を“HIGH”レベルに固定するために、NOR回路1
5、16の出力は、ともに“LOW”レベルに固定され
る。NAND回路73は、二入力型であり、その第1の
入力には信号RDENBが入力され、第2の入力にはリダン
ダンシ判定タイミング信号が入力される。ただし、第5
の実施形態におけるリダンダンシ判定タイミング信号
は、第1〜第4の実施形態におけるリダンダンシ判定タ
イミング信号とは逆相となる。
【0109】一方、該スペア判定回路5-5を使用する場
合、即ちヒューズ回路31のヒューズを切った場合は、
信号RDENBは、信号RACTに応じて“LOW”レベル、または
“HIGH”レベルとなる。これにより、信号RDENBは、信
号RACTが“HIGH”レベル、即ちロー系回路が活性化され
ている期間中“HIGH”レベルとなる。この結果、ノード
CMP0の電位は、信号MIS0〜MIS3をゲートに受けるトラン
ジスタ群が全てオフか、あるいは一つでもオンかに応じ
て、“HIGH”レベル、または“LOW”レベルとなる。
合、即ちヒューズ回路31のヒューズを切った場合は、
信号RDENBは、信号RACTに応じて“LOW”レベル、または
“HIGH”レベルとなる。これにより、信号RDENBは、信
号RACTが“HIGH”レベル、即ちロー系回路が活性化され
ている期間中“HIGH”レベルとなる。この結果、ノード
CMP0の電位は、信号MIS0〜MIS3をゲートに受けるトラン
ジスタ群が全てオフか、あるいは一つでもオンかに応じ
て、“HIGH”レベル、または“LOW”レベルとなる。
【0110】また、NAND回路73は、信号RDENBが
“HIGH”レベルのとき、リダンダンシ判定タイミング信
号に応じて、ノードCMP1の電位を“HIGH”レベル、また
は“LOW”レベルとする。また、信号RDENBが“LOW”レ
ベルのとき、リダンダンシ判定タイミング信号に係わら
ずに、ノードCMP1の電位を“HIGH”レベルに固定する。
“HIGH”レベルのとき、リダンダンシ判定タイミング信
号に応じて、ノードCMP1の電位を“HIGH”レベル、また
は“LOW”レベルとする。また、信号RDENBが“LOW”レ
ベルのとき、リダンダンシ判定タイミング信号に係わら
ずに、ノードCMP1の電位を“HIGH”レベルに固定する。
【0111】このような第5の実施形態によれば、スペ
ア判定回路5-5を使用しない場合、信号RDENBを常に“L
OW”レベルにできる。これにより、判定回路11-5は、
ラッチ回路12-4への入力ノード72をたとえば放電せ
ず、第4の実施形態と同様に、消費電流の増加を抑制で
きる、という効果を得ることができる。
ア判定回路5-5を使用しない場合、信号RDENBを常に“L
OW”レベルにできる。これにより、判定回路11-5は、
ラッチ回路12-4への入力ノード72をたとえば放電せ
ず、第4の実施形態と同様に、消費電流の増加を抑制で
きる、という効果を得ることができる。
【0112】また、第4の実施形態に比べて、NMOS
N6を必要としない分、判定回路11-5を構成するト
ランジスタの数を減らすことができる。これによれば、
判定回路11-5をチップ上にレイアウトし易くなる、と
いう利点を得ることができ、高集積化にさらに有利とな
る。
N6を必要としない分、判定回路11-5を構成するト
ランジスタの数を減らすことができる。これによれば、
判定回路11-5をチップ上にレイアウトし易くなる、と
いう利点を得ることができ、高集積化にさらに有利とな
る。
【0113】また、信号RDENBは、RDENB発生回路71に
より信号RACTに基いて発生されるので、判定回路11-5
に入力する信号数を減らすことができる。判定回路11
-5に入力される信号数が減ることからは、判定回路11
-5の動作を高速化し易くなる、という利点を得ることが
でき、動作の高速化にも有利である。
より信号RACTに基いて発生されるので、判定回路11-5
に入力する信号数を減らすことができる。判定回路11
-5に入力される信号数が減ることからは、判定回路11
-5の動作を高速化し易くなる、という利点を得ることが
でき、動作の高速化にも有利である。
【0114】次に、第5の実施形態の変形例を説明す
る。
る。
【0115】上記第5の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路の数を削減するために、
1つのスペア判定回路5-5を、ワード線WLをスペアワ
ード線に置き換える場合と、ワード線WLのリフレッシ
ュ周期を変更する場合との双方で共有するようにした。
を抑制しつつ、スペア判定回路の数を削減するために、
1つのスペア判定回路5-5を、ワード線WLをスペアワ
ード線に置き換える場合と、ワード線WLのリフレッシ
ュ周期を変更する場合との双方で共有するようにした。
【0116】しかし、消費電流の増加を抑制する、とい
う観点から、次の変形例のように変形させても良い。
う観点から、次の変形例のように変形させても良い。
【0117】図14は、この発明の第5の実施形態の変
形例に係るスペア判定回路の回路図である。
形例に係るスペア判定回路の回路図である。
【0118】図15に示すように、第5の実施形態は、
ワード線WLをスペアワード線に置き換える場合のみに
対応したスペア判定回路5-5'を持つDRAMに適用し
ても良い。あるいは特に図示しないが、ワード線WLの
リフレッシュ周期を変更する場合のみに対応したスペア
判定回路を持つDRAMに適用しても良い。
ワード線WLをスペアワード線に置き換える場合のみに
対応したスペア判定回路5-5'を持つDRAMに適用し
ても良い。あるいは特に図示しないが、ワード線WLの
リフレッシュ周期を変更する場合のみに対応したスペア
判定回路を持つDRAMに適用しても良い。
【0119】このような第5の実施形態の変形例によれ
ば、該スペア判定回路を使用しない場合、判定回路11
-5がラッチ回路12-5を充放電せず、消費電流の増加を
抑制できる、という効果を得ることができる。
ば、該スペア判定回路を使用しない場合、判定回路11
-5がラッチ回路12-5を充放電せず、消費電流の増加を
抑制できる、という効果を得ることができる。
【0120】また、第5の実施形態の変形例では、たと
えば第4の実施形態の変形例に比較して、判定回路11
-5を構成するトランジスタ数、および信号の入力数をそ
れぞれ減らすことができ、判定回路11-5のチップ上へ
のレイアウトがし易くなる、および判定回路11-5の動
作を高速化し易い、などの利点をさらに得ることができ
る。
えば第4の実施形態の変形例に比較して、判定回路11
-5を構成するトランジスタ数、および信号の入力数をそ
れぞれ減らすことができ、判定回路11-5のチップ上へ
のレイアウトがし易くなる、および判定回路11-5の動
作を高速化し易い、などの利点をさらに得ることができ
る。
【0121】[第6の実施形態]上記第1〜第5の実施
形態では、1つのスペア判定回路5を、ワード線WLを
スペアワード線に置き換える場合と、ワード線WLのリ
フレッシュ周期を変更する場合との双方で共有した。
形態では、1つのスペア判定回路5を、ワード線WLを
スペアワード線に置き換える場合と、ワード線WLのリ
フレッシュ周期を変更する場合との双方で共有した。
【0122】第6の実施形態は、1つのスペア判定回路
5を、ワード線WLをスペアワード線に置き換える場合
と、カラム選択線をスペアカラム選択線に置き換える場
合とで共有させるようにしたものである。
5を、ワード線WLをスペアワード線に置き換える場合
と、カラム選択線をスペアカラム選択線に置き換える場
合とで共有させるようにしたものである。
【0123】図15は、この発明の第6の実施形態に係
るスペア判定回路の回路図である。
るスペア判定回路の回路図である。
【0124】図15に示すように、第6の実施形態に係
るスペア判定回路5-6が第1の実施形態と異なるところ
は、判定回路11-6が、該スペア判定回路5をローで使
うのか、カラムで使うのかを判断するための信号bRCSEL
をゲートに受けるNMOSを、さらに有することであ
る。このNMOSは、信号MIS0〜MIS3、信号bRDENBをゲ
ートに受ける互いに並列接続されたNMOS群に、並列
に接続されている。
るスペア判定回路5-6が第1の実施形態と異なるところ
は、判定回路11-6が、該スペア判定回路5をローで使
うのか、カラムで使うのかを判断するための信号bRCSEL
をゲートに受けるNMOSを、さらに有することであ
る。このNMOSは、信号MIS0〜MIS3、信号bRDENBをゲ
ートに受ける互いに並列接続されたNMOS群に、並列
に接続されている。
【0125】図16は、この発明の第6の実施形態に使
用されるヒューズ回路の回路図である。
用されるヒューズ回路の回路図である。
【0126】図16に示すように、ロー/カラム切替情
報用ヒューズ回路81は、ヒューズ(Fuse)を含む。こ
のヒューズには、スペア判定回路5-6を、ローの置き換
えに使うのか、カラムの置き換えに使うのかを示す情報
がプログラムされる。ラッチ回路82は、ヒューズ回路
81から出力されたロー/カラム切替情報をラッチす
る。ラッチ回路82の出力は、bRCSEL発生回路83に入
力される。bRCSEL発生回路83は、ヒューズ回路81に
プログラムされたロー/カラム切替情報に従って、信号
RACT、および信号CACTのどちらか一方を選択し、出力信
号bRCSELとして出力する。
報用ヒューズ回路81は、ヒューズ(Fuse)を含む。こ
のヒューズには、スペア判定回路5-6を、ローの置き換
えに使うのか、カラムの置き換えに使うのかを示す情報
がプログラムされる。ラッチ回路82は、ヒューズ回路
81から出力されたロー/カラム切替情報をラッチす
る。ラッチ回路82の出力は、bRCSEL発生回路83に入
力される。bRCSEL発生回路83は、ヒューズ回路81に
プログラムされたロー/カラム切替情報に従って、信号
RACT、および信号CACTのどちらか一方を選択し、出力信
号bRCSELとして出力する。
【0127】スペア判定回路5-6を、ローの活性化時、
即ちローの置き換えに使う場合、ヒューズ回路81のヒ
ューズを切らない。これにより、bRCSEL発生回路81
は、信号CACTと同相のレベルの信号bRCSELを出力する。
したがって、カラム活性化時には、信号bRCSELは“HIG
H”レベルとなり、ノードCMP0を“HIGH”として、アド
レスとプログラム情報とが不一致であることを示す情報
が出力される。
即ちローの置き換えに使う場合、ヒューズ回路81のヒ
ューズを切らない。これにより、bRCSEL発生回路81
は、信号CACTと同相のレベルの信号bRCSELを出力する。
したがって、カラム活性化時には、信号bRCSELは“HIG
H”レベルとなり、ノードCMP0を“HIGH”として、アド
レスとプログラム情報とが不一致であることを示す情報
が出力される。
【0128】一方、スペア判定回路5-6を、カラムの置
き換えに使う場合には反対に、ヒューズ回路81のヒュ
ーズを切る。これにより、bRCSEL発生回路81は、信号
RACTと同相のレベルの信号bRCSELを出力する。したがっ
て、カラム活性化時には、信号bRCSELは“LOW”レベル
となる。
き換えに使う場合には反対に、ヒューズ回路81のヒュ
ーズを切る。これにより、bRCSEL発生回路81は、信号
RACTと同相のレベルの信号bRCSELを出力する。したがっ
て、カラム活性化時には、信号bRCSELは“LOW”レベル
となる。
【0129】なお、信号RACTは、ロー系回路を活性とす
る期間を示す信号であり、信号CACTは、カラム系回路を
活性とする期間を示す信号である。
る期間を示す信号であり、信号CACTは、カラム系回路を
活性とする期間を示す信号である。
【0130】また、図15に示す信号RCACTはロー、あ
るいはカラムが活性化されたときに“HIGH”レベルとな
る信号である。
るいはカラムが活性化されたときに“HIGH”レベルとな
る信号である。
【0131】このような第6の実施形態によれば、ロー
とカラムとでスペア判定回路を共有化することができ、
任意のスペア判定回路を、ロー/カラムのどちらにも使
用することができる。よって、救済効率を向上させるこ
とができる。
とカラムとでスペア判定回路を共有化することができ、
任意のスペア判定回路を、ロー/カラムのどちらにも使
用することができる。よって、救済効率を向上させるこ
とができる。
【0132】なお、この方式を採用した場合、アドレス
を取り込む部分の回路を簡潔にするために、スペア判定
回路5においては、ローアドレスとカラムアドレスは同
じ信号線を用いることが望ましい。
を取り込む部分の回路を簡潔にするために、スペア判定
回路5においては、ローアドレスとカラムアドレスは同
じ信号線を用いることが望ましい。
【0133】次に、第6の実施形態の変形例を説明す
る。
る。
【0134】上記第6の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路5の数を削減するため
に、1つのスペア判定回路5-6を、ワード線をスペアワ
ード線に置き換える場合、ワード線のリフレッシュ周期
を変更する場合、およびカラム選択線をスペアカラム選
択線に置き換える場合でそれぞれ共有するようにした。
を抑制しつつ、スペア判定回路5の数を削減するため
に、1つのスペア判定回路5-6を、ワード線をスペアワ
ード線に置き換える場合、ワード線のリフレッシュ周期
を変更する場合、およびカラム選択線をスペアカラム選
択線に置き換える場合でそれぞれ共有するようにした。
【0135】しかし、ワード線をスペアワード線に置き
換える場合、およびカラム選択線をスペアカラム選択線
に置き換える場合のみで、1つのスペア判定回路を共有
するようにしても良い。このようにしても、従来のワー
ド線をスペアワード線に置き換えるのみのスペア判定回
路、あるいはカラム選択線をスペアカラム選択線に置き
換えるのみのスペア判定回路に比べれば、救済効率の低
下を抑制しつつ、スペア判定回路の数を削減できる。
換える場合、およびカラム選択線をスペアカラム選択線
に置き換える場合のみで、1つのスペア判定回路を共有
するようにしても良い。このようにしても、従来のワー
ド線をスペアワード線に置き換えるのみのスペア判定回
路、あるいはカラム選択線をスペアカラム選択線に置き
換えるのみのスペア判定回路に比べれば、救済効率の低
下を抑制しつつ、スペア判定回路の数を削減できる。
【0136】図17は、この発明の第6の実施形態の変
形例に係るスペア判定回路の回路図である。
形例に係るスペア判定回路の回路図である。
【0137】図17に示すように、スペア判定回路5-
6’は、ワード線をスペアワード線に置き換える場合、
およびカラム選択線をスペアカラム選択線に置き換える
場合とでそれぞれ共有されている。
6’は、ワード線をスペアワード線に置き換える場合、
およびカラム選択線をスペアカラム選択線に置き換える
場合とでそれぞれ共有されている。
【0138】[第7の実施形態]第7の実施形態は、第
5の実施形態を、第6の実施形態に応用したものであ
る。
5の実施形態を、第6の実施形態に応用したものであ
る。
【0139】図18は、この発明の第7の実施形態に係
るスペア判定回路の回路図である。図18に示すよう
に、判定回路11-6のPMOS P5のゲート、および
NMOS N8のゲートにはそれぞれ、信号RCSELが供
給される。信号RCSELは、たとえば第6の実施形態で説
明したbRCSEL発生回路83から出力された信号bRCSELの
レベルを反転させた信号である。よって、信号RCSEL
は、ローあるいはカラムが選択されたときに“HIGH”レ
ベルとなる。
るスペア判定回路の回路図である。図18に示すよう
に、判定回路11-6のPMOS P5のゲート、および
NMOS N8のゲートにはそれぞれ、信号RCSELが供
給される。信号RCSELは、たとえば第6の実施形態で説
明したbRCSEL発生回路83から出力された信号bRCSELの
レベルを反転させた信号である。よって、信号RCSEL
は、ローあるいはカラムが選択されたときに“HIGH”レ
ベルとなる。
【0140】NAND回路91は、信号RCSELが“HIG
H”レベルのとき、リダンダンシ判定タイミング信号に
応じて、ノードCMP1の電位を“HIGH”レベル、または
“LOW”レベルとする。また、信号RCSELが“LOW”レベ
ルのとき、リダンダンシ判定タイミング信号に係わらず
に、ノードCMP1の電位を“HIGH”レベルに固定する。
H”レベルのとき、リダンダンシ判定タイミング信号に
応じて、ノードCMP1の電位を“HIGH”レベル、または
“LOW”レベルとする。また、信号RCSELが“LOW”レベ
ルのとき、リダンダンシ判定タイミング信号に係わらず
に、ノードCMP1の電位を“HIGH”レベルに固定する。
【0141】このような第7の実施形態によれば、スペ
ア判定回路5-7を、ワード線をスペアワード線の置き換
えに使用する場合、カラム活性化時に、ラッチ回路12
-7の入力ノードを充放電せず、反対にカラム選択線をス
ペアカラム選択線の置き換えに使用する場合、ロー活性
化時に、ラッチ回路12-7の入力ノードを充放電しな
い。よって、消費電流の増加を抑制できる、という効果
を得ることができる。
ア判定回路5-7を、ワード線をスペアワード線の置き換
えに使用する場合、カラム活性化時に、ラッチ回路12
-7の入力ノードを充放電せず、反対にカラム選択線をス
ペアカラム選択線の置き換えに使用する場合、ロー活性
化時に、ラッチ回路12-7の入力ノードを充放電しな
い。よって、消費電流の増加を抑制できる、という効果
を得ることができる。
【0142】また、第6の実施形態に比べて、判定回路
11-7に、信号bRCSELを受けるNMOSを設けずに済
み、判定回路11-7を構成するトランジスタの数を減ら
すことができる。これによれば、判定回路11-7をチッ
プ上にレイアウトし易くなる、という利点を得ることが
できる。
11-7に、信号bRCSELを受けるNMOSを設けずに済
み、判定回路11-7を構成するトランジスタの数を減ら
すことができる。これによれば、判定回路11-7をチッ
プ上にレイアウトし易くなる、という利点を得ることが
できる。
【0143】次に、第7の実施形態の変形例を説明す
る。
る。
【0144】上記第7の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路5の数を削減するため
に、1つのスペア判定回路5-7を、ワード線をスペアワ
ード線に置き換える場合、ワード線のリフレッシュ周期
を変更する場合、およびカラム選択線をスペアカラム選
択線に置き換える場合でそれぞれ共有するようにした。
を抑制しつつ、スペア判定回路5の数を削減するため
に、1つのスペア判定回路5-7を、ワード線をスペアワ
ード線に置き換える場合、ワード線のリフレッシュ周期
を変更する場合、およびカラム選択線をスペアカラム選
択線に置き換える場合でそれぞれ共有するようにした。
【0145】しかし、ワード線をスペアワード線に置き
換える場合、およびカラム選択線をスペアカラム選択線
に置き換える場合のみで、1つのスペア判定回路を共有
するようにしても良い。このようにしても、従来のワー
ド線をスペアワード線に置き換えるのみのスペア判定回
路、あるいはカラム選択線をスペアカラム選択線に置き
換えるのみのスペア判定回路に比べれば、救済効率の低
下を抑制しつつ、スペア判定回路の数を削減できる。
換える場合、およびカラム選択線をスペアカラム選択線
に置き換える場合のみで、1つのスペア判定回路を共有
するようにしても良い。このようにしても、従来のワー
ド線をスペアワード線に置き換えるのみのスペア判定回
路、あるいはカラム選択線をスペアカラム選択線に置き
換えるのみのスペア判定回路に比べれば、救済効率の低
下を抑制しつつ、スペア判定回路の数を削減できる。
【0146】図19は、この発明の第7の実施形態の変
形例に係るスペア判定回路の回路図である。
形例に係るスペア判定回路の回路図である。
【0147】図19に示すように、スペア判定回路5-
7’は、ワード線をスペアワード線に置き換える場合、
およびカラム選択線をスペアカラム選択線に置き換える
場合とでそれぞれ共有されている。
7’は、ワード線をスペアワード線に置き換える場合、
およびカラム選択線をスペアカラム選択線に置き換える
場合とでそれぞれ共有されている。
【0148】[第8の実施形態]第8の実施形態は、bR
DHIT出力回路13、bSRFON出力回路14の回路規模の削
減に関する。
DHIT出力回路13、bSRFON出力回路14の回路規模の削
減に関する。
【0149】図20は、この発明の第8の実施形態に係
るスペア判定回路の回路図である。
るスペア判定回路の回路図である。
【0150】図20に示すように、スペア判定回路5-8
は、リダンダンシ判定タイミング信号(ノードCMP1)
と、ラッチ回路12の出力(ノードCMP0)とがそれぞれ
入力されるNOR回路101を具備する。
は、リダンダンシ判定タイミング信号(ノードCMP1)
と、ラッチ回路12の出力(ノードCMP0)とがそれぞれ
入力されるNOR回路101を具備する。
【0151】NOR回路101の出力は、bRDHIT出力回
路13’のAND回路15’に入力されるとともに、bS
RFON出力回路14’のAND回路16’に入力される。
信号SRFはAND回路15’に入力され、信号SRFを反転
させた信号は、AND回路16’に入力される。
路13’のAND回路15’に入力されるとともに、bS
RFON出力回路14’のAND回路16’に入力される。
信号SRFはAND回路15’に入力され、信号SRFを反転
させた信号は、AND回路16’に入力される。
【0152】このような第8の実施形態によれば、第1
の実施形態と同様の機能を有しつつ、bRDHIT出力回路1
3’、およびbSRFON出力回路14’を構成するトランジ
スタ数を減らすことができる。
の実施形態と同様の機能を有しつつ、bRDHIT出力回路1
3’、およびbSRFON出力回路14’を構成するトランジ
スタ数を減らすことができる。
【0153】[第9の実施形態]第9の実施形態は、第
8の実施形態と同様に、bRDHIT出力回路13、bSRFON出
力回路14の回路規模の削減に関するものであり、特に
第8の実施形態を、第2の実施形態のように変形させた
ものである。
8の実施形態と同様に、bRDHIT出力回路13、bSRFON出
力回路14の回路規模の削減に関するものであり、特に
第8の実施形態を、第2の実施形態のように変形させた
ものである。
【0154】図21は、この発明の第9の実施形態に係
るスペア判定回路の回路図である。
るスペア判定回路の回路図である。
【0155】図21に示すように、第9の実施形態が第
8の実施形態と異なるところは、判定回路11-9であ
る。この判定回路11-9は、第2の実施形態で説明した
判定回路11-2と同様のもので、判定回路11に比べ
て、信号bRDENBを受けるNMOSが省略されている。
8の実施形態と異なるところは、判定回路11-9であ
る。この判定回路11-9は、第2の実施形態で説明した
判定回路11-2と同様のもので、判定回路11に比べ
て、信号bRDENBを受けるNMOSが省略されている。
【0156】また、bRDHIT出力回路13’のAND回路
15’には、NOR回路101の出力が入力されるとと
もに、信号bRDENBが入力される。また、bSRFON出力回路
14’のAND回路16’には、NOR回路101の出
力が入力されるとともに、信号bRDENBを反転させた信号
が入力される。
15’には、NOR回路101の出力が入力されるとと
もに、信号bRDENBが入力される。また、bSRFON出力回路
14’のAND回路16’には、NOR回路101の出
力が入力されるとともに、信号bRDENBを反転させた信号
が入力される。
【0157】このような第9の実施形態によれば、第2
の実施形態と同様の機能、および効果を有しつつ、bRDH
IT出力回路13’、およびbSRFON出力回路14’を構成
するトランジスタ数を減らすことができる。
の実施形態と同様の機能、および効果を有しつつ、bRDH
IT出力回路13’、およびbSRFON出力回路14’を構成
するトランジスタ数を減らすことができる。
【0158】また、この第9の実施形態、および上記第
8の実施形態に係る発明は、第1、第2の実施形態だけ
でなく、第3〜第7の実施形態と組み合わせることが可
能である。
8の実施形態に係る発明は、第1、第2の実施形態だけ
でなく、第3〜第7の実施形態と組み合わせることが可
能である。
【0159】以上、この発明を、DRAMを例にとり、
説明したが、ロー/カラムで一つのスペア判定回路を共
有する場合には、DRAM以外のメモリにも適用するこ
とができる。
説明したが、ロー/カラムで一つのスペア判定回路を共
有する場合には、DRAM以外のメモリにも適用するこ
とができる。
【0160】また、ヒューズとしては、レーザをヒュー
ズに照射することにより溶断するレーザ溶断型のヒュー
ズ、大きな電流をヒューズに流すことにより溶断する電
流溶断型のヒューズ、および電気的にデータを書き込む
ことが可能なPROM等を用いることができる。
ズに照射することにより溶断するレーザ溶断型のヒュー
ズ、大きな電流をヒューズに流すことにより溶断する電
流溶断型のヒューズ、および電気的にデータを書き込む
ことが可能なPROM等を用いることができる。
【0161】
【発明の効果】以上説明したように、この発明によれ
ば、不良アドレスをプログラムするためのプログラム素
子の増大によるチップ面積増を抑えることのできる半導
体集積回路装置を提供できる。
ば、不良アドレスをプログラムするためのプログラム素
子の増大によるチップ面積増を抑えることのできる半導
体集積回路装置を提供できる。
【図1】図1はこの発明の第1の実施形態に係るDRA
Mのブロック図。
Mのブロック図。
【図2】図2はこの発明の第1の実施形態に係るDRA
Mが具備するスペア制御ブロックの構成図。
Mが具備するスペア制御ブロックの構成図。
【図3】図3はこの発明の第1の実施形態に係るDRA
Mが具備するスペア判定回路の回路図。
Mが具備するスペア判定回路の回路図。
【図4】図4(A)はこの発明の第1の実施形態に係る
DRAMが具備するヒューズ情報比較回路の回路図、図
4(B)はこの発明の第1の実施形態に係るDRAMが
具備するbRDENB発生回路の回路図、図4(C)はこの発
明の第1の実施形態に係るDRAMが具備するSRF発生
回路の回路図。
DRAMが具備するヒューズ情報比較回路の回路図、図
4(B)はこの発明の第1の実施形態に係るDRAMが
具備するbRDENB発生回路の回路図、図4(C)はこの発
明の第1の実施形態に係るDRAMが具備するSRF発生
回路の回路図。
【図5】図5(A)はヒューズ情報比較回路の一動作例
を示す動作波形図、図5(B)はヒューズと出力との関
係を示す図。
を示す動作波形図、図5(B)はヒューズと出力との関
係を示す図。
【図6】図6(A)、(B)はそれぞれスペア判定回路
の動作波形図。
の動作波形図。
【図7】図7はこの発明の第2の実施形態に係るDRA
Mが具備するスペア判定回路の回路図。
Mが具備するスペア判定回路の回路図。
【図8】図8はこの発明の第3の実施形態に係るDRA
Mが具備するスペア制御ブロックの構成図。
Mが具備するスペア制御ブロックの構成図。
【図9】図9はこの発明の第3の実施形態の変形例に係
るDRAMが具備するスペア制御ブロックの構成図。
るDRAMが具備するスペア制御ブロックの構成図。
【図10】図10はこの発明の第4の実施形態に係るD
RAMが具備するスペア判定回路の回路図。
RAMが具備するスペア判定回路の回路図。
【図11】図11はこの発明の第4の実施形態の変形例
に係るDRAMが具備するスペア判定回路の回路図。
に係るDRAMが具備するスペア判定回路の回路図。
【図12】図12はこの発明の第5の実施形態に係るD
RAMが具備するスペア判定回路の回路図。
RAMが具備するスペア判定回路の回路図。
【図13】図13はこの発明の第5の実施形態に係るD
RAMが具備するRDENB発生回路の回路図。
RAMが具備するRDENB発生回路の回路図。
【図14】図14はこの発明の第5の実施形態の変形例
に係るDRAMが具備するスペア判定回路の回路図。
に係るDRAMが具備するスペア判定回路の回路図。
【図15】図15はこの発明の第6の実施形態に係るD
RAMが具備するスペア判定回路の回路図。
RAMが具備するスペア判定回路の回路図。
【図16】図16はこの発明の第6の実施形態に係るD
RAMが具備するbRCSEL発生回路の回路図。
RAMが具備するbRCSEL発生回路の回路図。
【図17】図17はこの発明の第6の実施形態の変形例
に係るDRAMが具備するスペア判定回路の回路図。
に係るDRAMが具備するスペア判定回路の回路図。
【図18】図18はこの発明の第7の実施形態に係るD
RAMが具備するスペア判定回路の回路図。
RAMが具備するスペア判定回路の回路図。
【図19】図19はこの発明の第7の実施形態の変形例
に係るDRAMが具備するスペア判定回路の回路図。
に係るDRAMが具備するスペア判定回路の回路図。
【図20】図20はこの発明の第8の実施形態に係るD
RAMが具備するスペア判定回路の回路図。
RAMが具備するスペア判定回路の回路図。
【図21】図21はこの発明の第9の実施形態に係るD
RAMが具備するスペア判定回路の回路図。
RAMが具備するスペア判定回路の回路図。
【符号の説明】 1…セルアレイ、 2…ローデコーダ、 3…スペアローデコーダ、 4…ロー系制御回路、 5…スペア判定回路、 6…プリチャージ回路、 11…比較回路、 12…ラッチ回路、 13…判定回路、 14…出力回路、 21…不良アドレス指定用ヒューズ回路、 22…ラッチ回路、 23…ヒューズ情報比較回路、 24,25…トランスファゲート、 31…イネーブル情報用ヒューズ回路、 32…ラッチ回路、 41…切替情報用ヒューズ回路、 42…ラッチ回路、 51,52…NAND回路、 61…トランジスタ群、 62…NAND回路、 71…RDENB発生回路、 72…入力ノード、 73…NAND回路、 81…ロー/カラム切替情報用ヒューズ回路、 82…ラッチ回路、 83…bRCSEL発生回路、 91…NAND回路、 101…NOR回路。
フロントページの続き Fターム(参考) 5B024 AA15 BA20 BA21 BA29 CA07 CA11 CA16 CA17 DA10 DA14 DA18 5L106 AA01 CC04 CC13 CC17 CC22 CC32 GG07
Claims (11)
- 【請求項1】 メモリセルと情報のやりとりを行う複数
のビット線と、 前記ビット線に情報を取り出すメモリセルを選択する複
数のワード線と、 正常に情報を取り出すことができないメモリセルに接続
されているワード線を救済するためのスペアワード線
と、 前記正常に情報を取り出すことができないメモリセルを
救済するための救済情報を保持し、この救済情報に基い
た前記ワード線の前記スペアワード線への置き換え、お
よび前記救済情報に基いた前記ワード線のリフレッシュ
周期の変更の機能を有するスペア判定回路とを具備する
ことを特徴とする半導体集積回路装置。 - 【請求項2】 前記救済情報は、 スペア判定回路を使用するか否かを示すイネーブル情報
と、 入力されたアドレス情報と救済すべきワード線のアドレ
ス情報とが一致した否かを示す比較情報と、 前記スペアワード線に置き換えるか、前記リフレッシュ
周期を変更するかのいずれかを選択する選択情報とを含
むことを特徴とする請求項1に記載の半導体集積回路装
置。 - 【請求項3】 前記救済情報は、 スペア判定回路を使用するか否かを示すイネーブル情報
と、 入力されたアドレス情報と救済すべきワード線のアドレ
ス情報とが一致した否かを示す比較情報とを含み、 前記スペア判定回路は、 前記イネーブル情報がスペア判定回路を使用することを
示すとき、前記スペアワード線への置き換えをイネーブ
ルし、 前記イネーブル情報がスペア判定回路を使用しないこと
を示すとき、前記リフレッシュ周期の変更をイネーブル
することを特徴とする請求項1に記載の半導体集積回路
装置。 - 【請求項4】 前記スペア判定回路は、前記比較情報に
より制御され、互いに並列に接続されたトランジスタ群
が導通するか否かにより、救済するか否かを判定する判
定回路を含み、 前記判定回路は、 前記トランジスタ群を含む電源電位から接地電位への電
流経路の一部に、前記イネーブル情報により制御される
トランジスタを含むことを特徴とする請求項2および請
求項3いずれかに記載の半導体集積回路装置。 - 【請求項5】 前記イネーブル情報には、ローが活性化
されているか否かを示す情報が含まれていることを特徴
とする請求項2乃至請求項4いずれか一項に記載の半導
体集積回路装置。 - 【請求項6】 前記スペア判定回路は、前記イネーブル
情報と救済判定タイミングを示す救済判定タイミング情
報とを含む情報に基づきイネーブルされることを特徴と
する請求項5に記載の半導体集積回路装置。 - 【請求項7】 前記スペア判定回路は、 前記救済情報に基づき前記スペアワード線への置き換え
を制御する信号を出力する置換制御信号出力回路と、 前記救済情報に基づき前記リフレッシュ周期の変更を制
御する信号を出力する周期変更信号出力回路とを具備す
ることを特徴とする請求項1乃至請求項6いずれか一項
に記載の半導体集積回路装置。 - 【請求項8】 前記スペア判定回路は、 救済判定タイミングを示す救済判定タイミング情報に応
答して、前記救済情報を前記置換制御信号出力回路、お
よび前記周期変更信号出力回路に伝達する伝達回路を含
み、 前記伝達回路は、 前記置換制御信号出力回路と前記周期変更信号出力回路
とで共有されていることを特徴とする請求項7に記載の
半導体集積回路装置。 - 【請求項9】 前記置換制御信号出力回路と、置換制御
信号が伝わる置換制御信号線との接続部分は、前記置換
制御信号出力回路の複数で共有され、 前記周期変更信号出力回路と、周期変更信号が伝わる周
期変更信号線との接続部分は、前記周期変更信号出力回
路の複数で共有されていることを特徴とする請求項7お
よび請求項8いずれかに記載の半導体集積回路装置。 - 【請求項10】 メモリセルと情報のやりとりを行う複
数のビット線と、 前記ビット線を選択するカラム選択線と、 前記ビット線に情報を取り出すメモリセルを選択する複
数のワード線と、 正常に情報を取り出すことができないメモリセルに接続
されているワード線を救済するためのスペアワード線、
および正常に情報を取り出すことができないメモリセル
に接続されているビット線を救済するためのスペアビッ
ト線と、 前記スペアビット線を選択するスペアカラム選択線と、 前記正常に情報を取り出すことができないメモリセルを
救済するための救済情報を保持し、この救済情報に基い
た前記ワード線の前記スペアワード線への置き換え、お
よび前記救済情報に基いた前記カラム選択線の前記スペ
アカラム選択線への置き換えの機能を有するスペア判定
回路とを具備することを特徴とする半導体集積回路装
置。 - 【請求項11】 メモリセルと情報のやりとりを行う複
数のビット線と、 前記ビット線を選択するカラム選択線と、 前記ビット線に情報を取り出すメモリセルを選択する複
数のワード線と、 正常に情報を取り出すことができないメモリセルに接続
されているワード線を救済するためのスペアワード線、
および正常に情報を取り出すことができないメモリセル
に接続されているビット線を救済するためのスペアビッ
ト線と、 前記スペアビット線を選択するスペアカラム選択線と、 前記正常に情報を取り出すことができないメモリセルを
救済するための救済情報を保持し、この救済情報に基い
た前記ワード線の前記スペアワード線への置き換え、前
記救済情報に基いた前記カラム選択線の前記スペアカラ
ム選択線への置き換え、および前記救済情報に基いた前
記ワード線のリフレッシュ周期の変更の機能を有するス
ペア判定回路とを具備することを特徴とする半導体集積
回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11235716A JP2001060400A (ja) | 1999-08-23 | 1999-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11235716A JP2001060400A (ja) | 1999-08-23 | 1999-08-23 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001060400A true JP2001060400A (ja) | 2001-03-06 |
Family
ID=16990180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11235716A Pending JP2001060400A (ja) | 1999-08-23 | 1999-08-23 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001060400A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004093089A1 (ja) * | 2003-04-15 | 2004-10-28 | International Business Machines Corporation | ダイナミック型半導体記憶装置 |
US7187607B2 (en) | 2003-10-09 | 2007-03-06 | Elpida Memory, Inc. | Semiconductor memory device and method for manufacturing same |
US9076549B2 (en) | 2013-03-15 | 2015-07-07 | Samsung Electronics Co., Ltd. | Semiconductor memory device and refresh method thereof |
-
1999
- 1999-08-23 JP JP11235716A patent/JP2001060400A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004093089A1 (ja) * | 2003-04-15 | 2004-10-28 | International Business Machines Corporation | ダイナミック型半導体記憶装置 |
US7187607B2 (en) | 2003-10-09 | 2007-03-06 | Elpida Memory, Inc. | Semiconductor memory device and method for manufacturing same |
US9076549B2 (en) | 2013-03-15 | 2015-07-07 | Samsung Electronics Co., Ltd. | Semiconductor memory device and refresh method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6438064B2 (en) | Semiconductor memory device capable of efficient memory cell select operation with reduced element count | |
JP2742220B2 (ja) | 半導体記憶装置 | |
US6166980A (en) | Refresh controller in semiconductor memory | |
US7254069B2 (en) | Semiconductor memory device storing redundant replacement information with small occupation area | |
JP2000067595A (ja) | 半導体記憶装置 | |
US7995407B2 (en) | Semiconductor memory device and control method thereof | |
JPS63244494A (ja) | 半導体記憶装置 | |
JP2001023373A (ja) | 半導体メモリ装置及びそれに適した駆動信号発生器 | |
JP4566621B2 (ja) | 半導体メモリ | |
US6178127B1 (en) | Semiconductor memory device allowing reliable repairing of a defective column | |
US6058052A (en) | Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area | |
JP2007273007A (ja) | 半導体記憶装置 | |
KR100380777B1 (ko) | 반도체 기억 장치 | |
WO2006013632A1 (ja) | 半導体メモリ | |
KR100345679B1 (ko) | 메인 워드라인 대치방식의 로우 리페어를 갖는 반도체메모리 장치 | |
US6621750B2 (en) | Semiconductor memory | |
US6535438B2 (en) | Semiconductor memory device adopting redundancy system | |
US6195300B1 (en) | CBR refresh control for the redundancy array | |
US6917558B2 (en) | Content addressable memory with redundant repair function | |
JP4999287B2 (ja) | スタティック型半導体記憶装置 | |
US6304498B1 (en) | Semiconductor memory device capable of suppressing degradation in operation speed after replacement with redundant memory cell | |
KR20180022140A (ko) | 메모리 장치 및 이를 포함하는 시스템 | |
JP2000156078A (ja) | 半導体記憶装置 | |
JP2001060400A (ja) | 半導体集積回路装置 | |
KR100368096B1 (ko) | 스페어 메모리 셀을 구비한 반도체 기억 장치 |