JP2001060400A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良アドレスをプログラムするためのプログ
ラム素子の増大によるチップ面積増を抑えることのでき
る半導体集積回路装置を提供すること。 【解決手段】 メモリセルと情報のやりとりを行う複数
のビット線と、このビット線に情報を取り出すメモリセ
ルを選択する複数のワード線ＷＬと、正常に情報を取り
出すことができないメモリセルに接続されているワード
線を救済するためのスペアワード線ＳＷＬとを具備す
る。さらに正常に情報を取り出すことができないメモリ
セルを救済するための救済情報を保持し、この救済情報
に基いたワード線ＷＬのスペアワード線ＳＷＬへの置き
換え、および救済情報に基いたワード線ＷＬのリフレッ
シュ周期の変更でそれぞれ共有されるスペア判定回路５
を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係わり、特に不良救済用のリダンダンシ回路の増加の
抑制に関する。

【０００２】

【従来の技術】近年、１トランジスタ／１キャパシタ型
のメモリセル構造を持つダイナミック型半導体記憶装置
（ＤＲＡＭ）は、メモリセルの改良・微細加工技術及び
回路設計技術の進歩により、その高集積化、およびその
微細化が著しく進んでおり、今後もこの流れは続くと思
われる。

【０００３】ＤＲＡＭの高集積化、つまり記憶容量の大
規模化に伴い、１チップに集積されるメモリセルの数
は、著しく増えている。このため、メモリセルアレイ内
で不良セルが発生する確率も高くなっており、不良セル
をスペアセルに置き換えるリダンダンシ技術が益々重要
になってきている。

【０００４】一般的なリダンダンシ技術は、不良セルが
発生した際、これをスペアセルに置き換えるものであ
る。たとえばあるワード線に接続されたメモリセルに不
良なものが発見されたとき、この不良セルを含むワード
線を、スペアセルに接続されたスペアワード線に置き換
える。一般にメモリの集積度・微細化の進展とともに、
不良セルを置き換えるためのスペアワード線、あるいは
スペアカラム選択線の数や、不良セルのアドレス情報な
どを記憶するためのヒューズの数も増大していく傾向に
ある。

【０００５】また、不良セルをスペアセルに置き換える
ためには、外部から入力されるアドレス情報がヒューズ
にプログラムされた情報に一致するかどうかの判定をし
なければならない。この判定のためのスペア判定回路の
数、あるいはその規模も、メモリセルやヒューズの増大
にともなって増大していく傾向にある。

【０００６】このようなリダンダンシ技術は、主にワー
ド線やメモリセルに欠陥があって正常に読み書きできな
い場合に用いられてきたが、最近では、リフレッシュ周
期を延ばすためにも用いられている。ＤＲＡＭの待機時
の消費電力を低く抑えるためには、リフレッシュ周期は
長い方がよい。リフレッシュ周期とは、メモリセルのデ
ータの減衰を補償するために、定期的にメモリセルに対
してデータを再書き込みする周期を指す。例えば全ての
ワード線を32msecでリフレッシュする場合に比べて、全
てのワード線を64msecでリフレッシュすることができれ
ば、待機時の消費電力は、半分になる。

【０００７】しかしこの場合、リフレッシュ周期が32ms
ecでは問題なく動作するが、64msecでは不良してしまう
ポーズ特性の悪いメモリセルも何らかの方法で救済しな
ければならない。これらの不良まで上述したようなスペ
アワード線で置き換えようとするとチップ面積への影響
が非常に大きい。

【０００８】この問題を解決するために、ポーズ特性の
良い普通のメモリセルは長い周期でリフレッシュして、
ポーズ特性の悪いメモリセルだけをそれより短い周期で
リフレッシュすることで消費電力を抑えようとする方式
が提案されている。

【０００９】（参考文献：Y.Idei, et.al., "Dual-Peri
od Self-Refresh Scheme for Low-Power DRAM's with O
n-Chip PROM Mode Resister", IEEE J.Solid-State Cir
cuits, vol33, No.2, Feb. 1988. ：S.Takase, et.a
l., "A 1.6GB/s DRAM with Flexible Mapping Redundan
cy Technique and Additional Refresh Scheme", IEEEI
SSCC digest of technical papers, Feb.1999.)

【００１０】

【発明が解決しようとする課題】しかし、これらの方法
においても、何らかの方法で、ポーズ特性の悪いメモリ
セルに接続されたワード線を指定しなければならない。
例えば後者の例では約8000本のワード線を４本単位でま
とめて約2000本のヒューズを用意することでプログラム
しているが、チップ面積への影響は大きい。

【００１１】この発明は、上記の事情に鑑み為されたも
ので、その目的は、不良アドレスをプログラムするため
のプログラム素子の増大によるチップ面積増を抑えるこ
とのできる半導体集積回路装置を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の態様に係る半導体集積回路装置
は、メモリセルと情報のやりとりを行う複数のビット線
と、前記ビット線に情報を取り出すメモリセルを選択す
る複数のワード線と、正常に情報を取り出すことができ
ないメモリセルに接続されているワード線を救済するた
めのスペアワード線と、前記正常に情報を取り出すこと
ができないメモリセルを救済するための救済情報を保持
し、この救済情報に基いた前記ワード線の前記スペアワ
ード線への置き換え、および前記救済情報に基いた前記
ワード線のリフレッシュ周期の変更の機能を有するスペ
ア判定回路とを具備することを特徴としている。

【００１３】また、上記目的を達成するために、この発
明の第２の態様に係る半導体集積回路装置は、メモリセ
ルと情報のやりとりを行う複数のビット線と、前記ビッ
ト線を選択するカラム選択線と、前記ビット線に情報を
取り出すメモリセルを選択する複数のワード線と、正常
に情報を取り出すことができないメモリセルに接続され
ているワード線を救済するためのスペアワード線、およ
び正常に情報を取り出すことができないメモリセルに接
続されているビット線を救済するためのスペアビット線
と、前記スペアビット線を選択するスペアカラム選択線
と、前記正常に情報を取り出すことができないメモリセ
ルを救済するための救済情報を保持し、この救済情報に
基いた前記ワード線の前記スペアワード線への置き換
え、および前記救済情報に基いた前記カラム選択線の前
記スペアカラム選択線への置き換えの機能を有するスペ
ア判定回路とを具備することを特徴としている。

【００１４】また、上記目的を達成するために、この発
明の第３の態様に係る半導体集積回路装置は、メモリセ
ルと情報のやりとりを行う複数のビット線と、前記ビッ
ト線を選択するカラム選択線と、前記ビット線に情報を
取り出すメモリセルを選択する複数のワード線と、正常
に情報を取り出すことができないメモリセルに接続され
ているワード線を救済するためのスペアワード線、およ
び正常に情報を取り出すことができないメモリセルに接
続されているビット線を救済するためのスペアビット線
と、前記スペアビット線を選択するスペアカラム選択線
と、前記正常に情報を取り出すことができないメモリセ
ルを救済するための救済情報を保持し、この救済情報に
基いた前記ワード線の前記スペアワード線への置き換
え、前記救済情報に基いた前記カラム選択線の前記スペ
アカラム選択線への置き換え、および前記救済情報に基
いた前記ワード線のリフレッシュ周期の変更の機能を有
するスペア判定回路とを具備することを特徴としてい
る。

【００１５】上記第１〜第３の態様に係る半導体集積回
路装置であると、スペアワード線への置き換え、および
リフレッシュ周期の変更の機能を有するスペア判定回
路、あるいはスペアワード線への置き換え、およびスペ
アカラム選択線への置き換えの機能を有するスペア判定
回路、あるいはスペアワード線への置き換え、スペアカ
ラム選択線への置き換え、およびリフレッシュ周期の変
更の機能を有するスペア判定回路を具備する。

【００１６】このようなスペア判定回路を具備すること
で、１つのスペア判定回路を、互いに異なった救済モー
ドに対応させることが可能となり、記憶容量の増大に伴
ったスペア判定回路の数の増加を抑制でき、チップ面積
増を抑えることができる。

【００１７】

【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通の部分には共通の参照符号を付す。

【００１８】［第１の実施形態］図１は、この発明の第
１の実施形態に係るＤＲＡＭのブロック図である。

【００１９】図１に示すように、ＤＲＡＭチップには、
複数のダイナミック型メモリセル（図示せず）が行列状
に配置されたメモリセルアレイが設けられている。この
例では、メモリセルアレイは、４つのメモリセルブロッ
ク１に分割されている。

【００２０】メモリセルブロック１には複数のワード線
ＷＬが配置されており、それぞれ行方向に並ぶ複数のダ
イナミック型メモリセルのゲートに接続されている。ワ
ード線ＷＬはローデコーダ（Row dec.）２によって選択
される。また、メモリセルブロック１には複数のスペア
ワード線ＳＷＬが配置されており、それぞれ行方向に並
ぶ複数のダイナミック型メモリセル（スペアセル）に接
続されている。スペアワード線ＳＷＬはスペアローデコ
ーダ（spare Row dec.）３によって選択される。この例
では、スペアワード線ＳＷＬは、１つのメモリセルブロ
ック１に対して２セット配置されている。したがって、
図１に示すメモリセルアレイは、全部で８セットのスペ
アワード線ＳＷＬを持つことになる。

【００２１】ローデコーダ２およびスペアローデコーダ
３はそれぞれ、ロー系制御回路４によって制御される。
ロー系制御回路４はローデコーダ２およびスペアローデ
コーダ３にアドレス信号、ロー系タイミング信号、制御
信号などを出力する。

【００２２】ワード線ＷＬをスペアワード線ＳＷＬに置
き換えるか否かの判定は、スペア判定回路５が行う。１
つのスペア判定回路５は、一度の不良置き換えをするた
めの救済回路の単位ブロックであり、複数セット設けら
れる。この例では４セット設けられている。４セットの
スペア判定回路５は、メモリセルアレイ内の８セットの
スペアワード線ＳＷＬの中から、任意のスペアワード線
ＳＷＬを選ぶ。この方式は、不良の発生を統計的に考え
た場合、メモリセルブロック１個あたり２セットのスペ
アワード線ＳＷＬは必要だが、メモリセルアレイ全体で
は、４セットのスペアワード線ＳＷＬの置き換えしか必
要ないことが予測される場合に有効である。即ち、スペ
ア判定回路５とスペアワード線ＳＷＬとの関係が１対１
でないので、不要な面積増を抑えることができる。

【００２３】４セットのスペア判定回路５のうち一つで
も“ワード線ＷＬをスペアワード線ＳＷＬに置き換え
る”と判定した場合、プリチャージ回路６によってプリ
チャージされていた信号線、即ち信号bRDHITは“LOW”
レベルとなる。信号bRDHITが“LOW”レベルとなると、
ロー系制御回路４は、ローデコーダ２に代えてスペアロ
ーデコーダ３を活性化する。この結果、特定のワード線
ＷＬがスペアワード線ＳＷＬに置き換えられる。

【００２４】第１の実施形態に係るＤＲＡＭが具備する
スペア判定回路５は、ワード線のリフレッシュ周期を変
更するか否かの判定を、さらに行う。４セットのスペア
判定回路５のうち一つでも“ワード線のリフレッシュ周
期を変更する”と判定した場合、プリチャージ回路６に
よってプリチャージされていた信号線、即ち信号bSRFON
は“LOW”レベルとなる。信号bSRFONが“LOW”レベルと
なると、ロー系制御回路４は、特定のワード線ＷＬのリ
フレッシュ周期を、たとえば64msecから32msecに変更す
る。

【００２５】次に、この発明の第１の実施形態に係るＤ
ＲＡＭが具備するスペア判定回路５について、より詳細
に説明する。

【００２６】図２は、この発明の第１の実施形態に係る
スペア判定回路５の全体を示す回路図、図３は、この発
明の第１の実施形態に係るスペア判定回路５の一つを示
す回路図である。

【００２７】図２、図３に示すように、スペア判定回路
５はそれぞれ、判定回路１１、判定回路１１からの出力
信号をラッチするラッチ回路１２、bRDHIT出力回路１
３、bSRFON出力回路１４などから構成されている。

【００２８】また、スペア判定回路５には、プログラム
部としてヒューズ回路群が設けられる。ヒューズ回路群
には、該スペア判定回路５を使用するか否かのイネーブ
ル情報、不良アドレス情報、およびスペアワード線に置
換するかリフレッシュ周期を変更するかの切替情報がプ
ログラムされる。

【００２９】図４（Ａ）〜（Ｃ）はヒューズ回路群の回
路図であり、図４（Ａ）は不良アドレス情報用ヒューズ
回路、図４（Ｂ）はイネーブル情報用ヒューズ回路、図
４（Ｃ）は切替情報用ヒューズ回路をそれぞれ示してい
る。

【００３０】まず、図４（Ａ）に示すように、不良アド
レス情報用ヒューズ回路２１は、ヒューズ（Fuse）を含
む。このヒューズには、不良アドレス情報がプログラム
される。ヒューズ回路２１から出力された不良アドレス
情報はラッチ回路２２に入力され、ここにラッチされ
る。ラッチ回路２２の出力は、ヒューズ情報比較回路２
３に入力される。ヒューズ情報比較回路２３は、ラッチ
回路２２にラッチされた不良アドレス情報と入力アドレ
ス情報とを比較し、アドレス信号ADD、およびその相補
信号（反転信号）であるbADDのどちらか一方を選択し、
出力信号MISとして出力する。

【００３１】また、図４（Ｂ）に示すように、イネーブ
ル情報用ヒューズ回路３１は、ヒューズ（Fuse）を含
む。このヒューズには、イネーブル情報がプログラムさ
れる。ラッチ回路３２は、ヒューズ回路３１から出力さ
れたイネーブル情報をラッチする。ラッチ回路３２は、
ヒューズ回路３１の出力FLATと逆相のレベルを持つ出力
信号bRDENBを出力する。

【００３２】また、図４（Ｃ）に示すように、切替情報
用ヒューズ回路４１は、ヒューズ（Fuse）を含む。この
ヒューズには、切替情報がプログラムされる。ラッチ回
路４２は、ヒューズ回路４１から出力された切替情報を
ラッチする。ラッチ回路４２の出力は、インバータ４３
の入力に接続されている。インバータ４３は、ラッチ回
路４２の出力FLATと同相のレベルを持つ出力信号SRFを
出力する。

【００３３】次に、ヒューズ回路群の動作を説明する。

【００３４】図５（Ａ）はヒューズ回路群の動作を示す
動作波形図である。

【００３５】図５（Ａ）に示す信号bFUP、信号FDWNは、
電源投入時に活性となる信号である。まず、電源の投入
とともに電源電位Vccは“HIGH”レベルに向かって上昇
する。これにともなって信号bFUPの電位が上昇する（時
刻ｔＯＮ）。

【００３６】電源電位Vccが“HIGH”レベルになって一
定の時間が経過した後、信号bFUPの電位は“LOW”レベ
ルに遷移する。これにより、ヒューズ回路２１、３１お
よび４１それぞれに設けられたＰＭＯＳ Ｐ１〜Ｐ３が
オンする（時刻ｔ１）。ＰＭＯＳ Ｐ１〜Ｐ３がそれぞ
れオンすることで、ヒューズ回路２１、３１および４１
それぞれの出力ノードFLATは“HIGH”レベルとなり、ラ
ッチ回路２２、３２および４２はそれぞれ“HIGH”レベ
ルの初期情報をラッチする。信号bFUPは、ラッチ回路２
２、３２および４２がそれぞれ、出力レベル（FLAT）の
“HIGH”レベルをラッチするのに十分な時間が経過した
後、“HIGH”レベルに遷移する。

【００３７】信号bFUPが“HIGH”レベルに遷移した後、
信号FDWNが“HIGH”レベルに遷移する。これにより、ヒ
ューズ回路２１、３１および４１それぞれに設けられた
ＮＭＯＳ Ｎ１〜Ｎ３がオンする（時刻ｔ２）。ＮＭＯ
Ｓ Ｎ１〜Ｎ３がそれぞれオンすることで、ヒューズ回
路２１、３１および４１それぞれの出力ノード（FLAT）
は、ヒューズが“切れている”とき“LOW”レベルに遷
移し、“切れていない”とき“HIGH”レベルを保つ。こ
れにより、ラッチ回路２２、３２および４２はそれぞれ
ヒューズの状態に応じた情報をラッチする。信号FDWN
は、ラッチ回路２２、３２および４２がそれぞれ、出力
レベル（FLAT）の“LOW”レベルをラッチするのに十分
な時間が経過した後、“LOW”レベルに遷移する。

【００３８】このようにしてラッチ回路２２、３２およ
び４２にはそれぞれ、ヒューズの状態、即ちヒューズが
“切れている”か、“切れていない”かに応じた情報が
ラッチされる。

【００３９】次に、ヒューズの状態に応じたラッチ例に
ついて、ラッチ回路２２に着目して説明する。

【００４０】まず、ヒューズ情報比較回路２３の出力信
号MISが“LOW”レベルとなったときに、“不良アドレス
情報と入力アドレス情報とが一致したと判定する”、と
仮定する。この場合、アドレス信号ADD=HIGHのとき、不
良アドレス情報と入力アドレス情報とをマッチさせるの
で、ヒューズを切れば良い。この結果、ラッチ回路２２
の出力によって、アドレス信号ADDをトランスファする
トランスファゲート２４を“オフ”させた状態、アドレ
ス信号bADDをトランスファするトランスファゲート２５
を“オン”させた状態にできる。アドレス信号ADD=HIGH
であれば、アドレス信号bADD=LOWであるため、出力信号
MISは“LOW”レベルとなる。図５（Ｂ）に、ヒューズの
状態と出力信号MISとの関係を示しておく。

【００４１】図２、図３に示す信号MIS0〜MIS3はそれぞ
れ、図４（Ａ）に示すヒューズ情報比較回路２３からの
出力信号である。信号MIS0〜MIS3はそれぞれ、入力アド
レス信号と不良アドレス情報とが一致した場合に“LO
W”レベルとなり、一致しなかった場合に“HIGH”レベ
ルとなる。

【００４２】図２、図３に示す信号bRDENBは、図４
（Ｂ）に示すラッチ回路３２からの出力信号である。信
号bRDENBは、該スペア判定回路５を使用する場合に“LO
W”レベルとなり、使用しない場合に“HIGH”レベルと
なる。

【００４３】図２、図３に示す信号SRFは、図４（Ｃ）
に示すインバータ４３の出力信号である。ワード線をス
ペアワード線に置換する場合に“LOW”レベルとなり、
リフレッシュ周期を変更する場合に“HIGH”レベルとな
る。

【００４４】図２、図３に示す信号RACTは、ロー系回路
を活性とする期間を示す信号である。この例では、たと
えば信号RACTは、スペア判定回路５を活性とする期間に
“HIGH”レベルとなる。

【００４５】次に、スペア判定回路５の動作を説明す
る。

【００４６】図６（Ａ）は不良アドレス情報と入力アド
レス情報とが一致しなかった場合の動作波形図であり、
図６（Ｂ）は不良アドレス情報と入力アドレス情報とが
一致した場合の動作波形図である。

【００４７】［入力アドレス情報と不良アドレス情報と
が一致しない場合］まず、図６（Ａ）に示すように、信
号RACTが“HIGH”レベルになり、判定回路１１の出力の
プリチャージが解除される。

【００４８】入力アドレス情報と不良アドレス情報とが
一致しない場合は、４セットのヒューズ情報比較回路２
３の出力MIS0〜MIS3のうち、少なくとも一つが“HIGH”
レベルとなる。この例では、出力MIS1が“HIGH”レベル
となっている。この結果、判定回路１１の出力は、プリ
チャージレベル（“HIGH”レベル）から“LOW”レベル
となり、ラッチ回路１２の出力ノードCMP0は“LOW”レ
ベルから“HIGH”レベルとなる。

【００４９】リダンダンシ判定のためのタイミングを規
定しているノードCMP1は、ノードCMP0の電位が変化する
のに必要な十分な時間が経過した後、“HIGH”レベルか
ら“LOW”レベルとなる。

【００５０】bRDHIT出力回路１３は、ＮＯＲゲート回路
１５を含む。このＮＯＲゲート回路１５は、切替情報SR
Fが“LOW”レベル、かつノードCMP1がパルス状に“LO
W”レベルとなった期間にイネーブルされ、この期間
中、その出力をノードCMP0のレベルに応じて変化させ
る。この例では、ノードCMP0は“HIGH”レベルであるの
で、ＮＯＲゲート回路１５の出力は“LOW”レベルとな
り、ＮＭＯＳ Ｎ４をオフさせる。この結果、プリチャ
ージ回路６によって、たとえば電源電位Vccにプリチャ
ージされていた信号線bRDHITの電位は、プリチャージ電
位を保つ。

【００５１】なお、スペア判定回路５が使用されていな
い場合、信号bRDENBが“HIGH”レベルであるので、上で
述べた動作と同様の動作によって、信号線bRDHITの電位
は、プリチャージ電位を保つ。

【００５２】［入力アドレス情報と不良アドレス情報と
が一致する場合］まず、図６（Ｂ）に示すように、信号
RACTが“HIGH”レベルになり、判定回路１１の出力のプ
リチャージが解除される。

【００５３】入力アドレス情報と不良アドレス情報とが
一致する場合は、４セットのヒューズ情報比較回路２３
の出力MIS0〜MIS3は全て“LOW”レベルとなる。この結
果、判定回路１１の出力は、“HIGH”レベルを保ち、ラ
ッチ回路１２の出力ノードCMP0は“LOW”レベルを保
つ。

【００５４】この後、同様に、ノードCMP1は、ノードCM
P0の電位が変化するのに必要な十分な時間が経過した
後、“HIGH”レベルから“LOW”レベルとなる。ＮＯＲ
ゲート回路１５は、切替情報SRFが“LOW”レベル、かつ
ノードCMP1がパルス状に“LOW”レベルとなった期間に
イネーブルされ、この期間中、その出力をノードCMP0の
レベルに応じて変化させる。この例では、ノードCMP0が
“LOW”レベルであるので、ＮＯＲ回路１５の出力は、
ノードCMP1が“LOW”レベルの期間、“HIGH”レベルと
なり、ＮＭＯＳ Ｎ４を、一時的にオンさせる。この結
果、信号線bRDHITの電位は、プリチャージレベルから
“LOW”レベルとなる。４セットのスペア判定回路５そ
れぞれに設けられているＮＭＯＳ Ｎ４は、一つの信号
線bRDHITにワイヤードオア接続されている。このため、
ＮＭＯＳ Ｎ４のうち、一つでも一時的にオンすれば、
信号線bRDHITの電位は“LOW”レベルとなる。この結
果、通常セルがスペアセル、この例では通常のワード線
ＷＬが、スペアワード線ＳＷＬに置き換えられる。

【００５５】また、第１の実施形態に係るＤＲＡＭが具
備するスペア判定回路５は、bSRFON出力回路１４を具備
している。

【００５６】bSRFON出力回路１４は、ＮＯＲゲート回路
１６を含む。このＮＯＲゲート回路１６は、bRDHIT出力
回路１３のＮＯＲゲート回路１５とは反対に切替情報SR
Fが“HIGH”レベルのとき、かつノードCMP1がパルス状
に“LOW”レベルとなった期間にイネーブルされ、この
期間中、その出力をノードCMP0のレベルに応じて変化さ
せる。

【００５７】この結果、入力アドレス情報と不良アドレ
ス情報とが一致する場合、即ち、ノードCMP0が“LOW”
レベルであり、かつノードCMP1が“LOW”レベルの期
間、ＮＭＯＳ Ｎ５を、一時的にオンさせる。この結
果、信号線bSRFONの電位は、プリチャージレベルから
“LOW”レベルとなる。４セットのスペア判定回路５そ
れぞれに設けられているＮＭＯＳ Ｎ５は、一つの信号
線bSRFONにワイヤードオア接続されている。このため、
ＮＭＯＳ Ｎ５のうち、一つでも一時的にオンすれば、
信号線bSRFONは“LOW”レベルとなる。信号線bSRFON
は、セルフリフレッシュを行うか否かを示す信号を伝え
る配線である。

【００５８】ロー系制御回路４は、セルフリフレッシュ
期間内で、かつポーズ特性が弱いセルをリフレッシュし
ている期間において、ローアドレスストローブ信号RAS
やアドレス信号を用いて、リフレッシュ動作を制御する
信号を生成し、ローデコーダ２等に出力する。信号線bS
RFONの電位は、リフレッシュ動作を制御する信号をディ
セーブルする、あるいはイネーブルするために使われ
る。信号線bSRFONの電位が“HIGH”レベルのときは、リ
フレッシュ動作を制御する信号がイネーブルとなり、セ
ルフリフレッシュが行われる。また、信号線bSRFONの電
位が“LOW”レベルのときは、リフレッシュ動作を制御
する信号がデッセーブルとなり、セルフリフレッシュが
中止される。

【００５９】なお、スペア判定回路５において、信号線
bSRFONの電位の状態を決定した後に、セルフリフレッシ
ュを行うか中止するかの判定を行うことがタイミング的
に厳しい場合には、スペア判定回路５に、次のアドレス
を入力するようにしても良い。

【００６０】セルフリフレッシュの場合、たとえばアド
レスカウンタを用い、アドレスを順次インクリメント、
あるいはデクリメントして、リフレッシュするアドレス
を決めていく。これを利用して、信号RASによりアドレ
ス信号を取り込んだとき、この取り込んだアドレスに対
して＋１し、この＋１されたアドレスをスペア判定回路
５に送る。そして、その判定情報を、次のサイクルまで
保持しておけば良い。

【００６１】このような第１の実施形態によれば、１つ
のスペア判定回路５を複数の救済モードで共有、たとえ
ば第１の実施形態では、ワード線ＷＬをスペアワード線
ＳＷＬに置き換える場合と、ワード線ＷＬのリフレッシ
ュ周期を変更する場合との双方で共有することができ
る。

【００６２】このようなスペア判定回路５を具備するこ
とにより、スペア判定回路５を、余分に設けずに済む。
したがって、チップ面積の増加を抑えつつ、スペアセッ
トを増やして製造歩留りを向上させることができる。

【００６３】［第２の実施形態］第２の実施形態が第１
の実施形態と異なるところは、リフレッシュ周期の変更
に用いるかどうかを規定する信号SRFを発生する回路を
無くし、その代わりに、そのヒューズセットを使ってい
るかどうかを示す信号bRDENBを用いて、bRDHIT出力回路
１３、bSRFON出力回路１４を制御するようにしたことで
ある。

【００６４】図７は、この発明の第２の実施形態に係る
スペア判定回路５-2の回路図である。

【００６５】図７に示す信号bRDENBの使い方は、第１の
実施形態と同様に、ワード線をスペアワード線に置き換
える場合、信号bRDENBが“LOW”レベルとなるようにヒ
ューズ回路３１をプログラムする。このようにしてbRDH
IT出力回路１３をイネーブルし、bSRFON出力回路１４を
デッセーブルする。

【００６６】また、ワード線のリフレッシュ周期を変更
する場合、信号bRDENBが“HIGH”レベルとなるようにヒ
ューズ回路３１をプログラムする。このようにしてbRDH
IT出力回路１３をデッセーブルし、bSRFON出力回路１４
をイネーブルする。

【００６７】このような第２の実施形態によれば、信号
SRFを発生する回路、および判定回路１１のうち、信号S
RFをゲートに受けるＮＭＯＳ等をそれぞれ省略すること
ができる。したがって、第２の実施形態に係るスペア判
定回路５-2によれば、第１の実施形態に比べて、ヒュー
ズなどのプログラム素子の数、およびトランジスタの数
をそれぞれ減らすことができる。したがって、第１の実
施形態に比べて、チップ面積の増加をさらに抑えること
ができる。

【００６８】なお、第２の実施形態では、信号bRDENBが
“HIGH”レベル、即ち、使用しないスペア判定回路５で
はリフレッシュ周期の変更が行われ、アドレス０番地
（全てのヒューズを切ってない状態でヒットする番地）
において、余分なリフレッシュが発生することになる。
この影響として、消費電流が若干増える可能性がある。
しかし、上記消費電流の若干の増加は、ほぼ誤差範囲に
抑えることが可能である。

【００６９】［第３の実施形態］第３の実施形態は、ス
ペア判定回路５の数の増加に伴った信号線bRDHIT、およ
び信号線bSRFONの負荷容量の増加の抑制に関する。

【００７０】製造歩留りを向上させるためには、スペア
との置換数を増やす必要があるが、その結果、スペア判
定回路５の数が増えることになる。しかし、スペア判定
回路５の数が増加すると、信号線bRDHITにワイヤードオ
ア接続されるＮＭＯＳ Ｎ４の数、および信号線bSRFON
にワイヤードオア接続されるＮＭＯＳ Ｎ５の数もそれ
ぞれ増える。このため、信号線bRDHITの負荷容量、およ
び信号線bSRFONの負荷容量がそれぞれ増加してしまう。

【００７１】信号線bRDHIT、bSRFONの負荷容量の増加
は、信号線bRDHIT、bSRFON中の信号遅延を顕著にする。
つまり、信号線bRDHIT、bSRFONの負荷容量の増加は、Ｄ
ＲＡＭの動作速度に影響を及ぼし、その動作の高速化を
妨げる。

【００７２】第３の実施形態は、このような信号線bRDH
IT、bSRFONの負荷容量の増加を抑制することを目的とし
ている。

【００７３】図８は、この発明の第３の実施形態に係る
スペア判定回路の回路図である。

【００７４】図８に示すように、第３の実施形態が第１
の実施形態と異なるところは、ＮＡＮＤ回路５１、ＮＡ
ＮＤ回路５２を持つことである。ＮＡＮＤ回路５１は、
たとえば二入力型であり、それぞれ複数の出力回路１３
-3の出力が入力される。同様に、ＮＡＮＤ回路５２は、
たとえば二入力型であり、それぞれ複数の出力回路１４
-3の出力が入力される。ＮＡＮＤ回路５１の出力は、Ｎ
ＭＯＳ Ｎ４のゲートに入力され、ＮＡＮＤ回路５２の
出力は、ＮＭＯＳ Ｎ５のゲートに入力される。

【００７５】このような第３の実施形態によれば、複数
のスペア判定回路５-3で、ＮＭＯＳＮ４、およびＮＭＯ
Ｓ Ｎ５を共有できる。これにより、一つの信号線bRDH
ITにワイヤードオア接続されるＮＭＯＳ Ｎ４、および
一つの信号線bSRFONにワイヤードオア接続されるＮＭＯ
Ｓ Ｎ５の数を減らすことができ、これら信号線bRDHI
T、bSRFONの負荷容量の増加をそれぞれ抑制できる。信
号線bRDHIT、bSRFONの負荷容量の増加をそれぞれ抑制で
きることで、第３の実施形態は、動作の高速化に有利で
ある。

【００７６】また、信号線bRDHIT、bSRFONの負荷容量が
増加すると、ＮＭＯＳ Ｎ４、Ｎ５それぞれの電流駆動
能力を大きくしなければならない。このためには、ＮＭ
ＯＳＮ４、Ｎ５それぞれのディメンジョン、特にゲート
幅を大きくする必要があり、高集積化に不利である。

【００７７】このような事情に対しても、第３の実施形
態では、信号線bRDHIT、bSRFONの負荷容量の増加を抑制
できるので、ＮＭＯＳ Ｎ４、Ｎ５それぞれのディメン
ジョン、特にゲート幅を小さくすることが可能であり、
高集積化に有利である。

【００７８】次に、第３の実施形態の変形例を説明す
る。

【００７９】上記第３の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路５の数を削減するため
に、１つのスペア判定回路５を、ワード線ＷＬをスペア
ワード線ＳＷＬに置き換える場合と、ワード線ＷＬのリ
フレッシュ周期を変更する場合との双方で共有するよう
にした。

【００８０】しかし、信号線bRDHIT、bSRFONの負荷容量
の増加を抑制する、という観点から、次の変形例のよう
に変形させても良い。

【００８１】図９は、この発明の第３の実施形態の変形
例に係るスペア判定回路の回路図である。

【００８２】図９に示すように、第３の実施形態は、ワ
ード線ＷＬをスペアワード線に置き換える場合のみに対
応したスペア判定回路５-3’を持つＤＲＡＭに適用して
も良い。あるいは特に図示しないが、ワード線ＷＬのリ
フレッシュ周期を変更する場合のみに対応したスペア判
定回路を持つＤＲＡＭに適用しても良い。

【００８３】このような第３の実施形態の変形例によれ
ば、信号線bRDHITの負荷容量の増加、あるいは信号線bS
RFONの負荷容量の増加を抑制できるので、動作の高速化
や高集積化に有利である、という効果を得ることができ
る。

【００８４】なお、第３の実施形態、およびその変形例
では、ＮＡＮＤ回路５１、５２をそれぞれ二入力型と
し、ＮＭＯＳ Ｎ４、またはＮＭＯＳ Ｎ５をそれぞれ
２つのスペア判定回路５で互いに共有するように構成し
たが、ＮＡＮＤ回路５１、５２の入力数には制限がない
ことは当然である。つまりＮＭＯＳ Ｎ４、またはＮＭ
ＯＳ Ｎ５を、２つ以上のスペア判定回路５で共有する
ことが可能である。

【００８５】また、第３の実施形態は、第１の実施形態
と組み合わせばかりでなく、第２の実施形態、あるいは
以下に説明する全ての実施形態と組み合わせることが可
能である。

【００８６】［第４の実施形態］第４の実施形態は、特
にスペア判定回路５の数の増加に伴った消費電流の増加
の抑制に関する。

【００８７】たとえば第１、第２の実施形態により説明
した判定回路１１では、該スペア判定回路５を使用する
か否かに係わらず、信号RACTに同期してラッチ回路１２
の入力を充放電する。スペア判定回路５の数が増加すれ
ば、このような充放電による消費電流は当然に増加す
る。

【００８８】第４の実施形態は、充放電による消費電流
の増加を抑制することを目的としている。

【００８９】図１０は、この発明の第４の実施形態に係
るスペア判定回路５-4の回路図である。

【００９０】図１０に示すように、第４の実施形態が第
２の実施形態と異なるところは、信号bRDENBの極性を反
対にして、信号RDENBとして用いることである。信号RDE
NBは、該スペア判定回路５-4を使用する場合に“HIGH”
レベルとされ、使用しない場合に“LOW”レベルとされ
る。

【００９１】また、判定回路１１-4は、信号RDENBをゲ
ートに受けるＮＭＯＳ Ｎ６を持つ。ＮＭＯＳ Ｎ６
は、信号MIS0〜MIS3をゲートに受け、互いに並列に接続
されたＮＭＯＳ群６１と電源電位Ｖccとの間に直列に接
続されている。具体的には、電源電位Ｖccと接地電位Ｖ
ssとの間には順次、ゲートに信号RACTを受けるＰＭＯＳ
Ｐ４、ＮＭＯＳ Ｎ６、ＮＭＯＳ群６１、ゲートに信号
RACTを受けるＮＭＯＳＮ７が直列に接続されている。Ｎ
ＭＯＳ Ｎ６は、信号RDENBが“LOW”レベルのとき、オ
フし、信号RDENBが“HIGH”レベルのとき、オンする。

【００９２】また、ラッチ回路１２-4においては、イン
バータを二入力型のＮＡＮＤ回路６２としている。ＮＡ
ＮＤ回路６２の第１の入力には、ＰＭＯＳ Ｐ４とＮＭ
ＯＳＮ６との相互接続ノード６３の電位が入力され、そ
の第２の入力には、信号RDENBが入力される。ＮＡＮＤ
回路６２は、信号RDENBが“LOW”レベルのとき、ノード
CMP0の電位を“HIGH”レベルに固定し、信号RDENBが“L
OW”レベルのとき、ノードCMP0の電位を判定回路１１-4
の出力に応じて“HIGH”レベル、または“LOW”レベル
とする。

【００９３】このような第４の実施形態によれば、信号
RDENBが“LOW”レベルのとき、ＮＭＯＳ Ｎ６がオフす
るので、信号RACTのクロッキング時に、電源電位Ｖccか
らＰＭＯＳ Ｐ４を介して流れる充電電流、およびＮＭ
ＯＳ Ｎ７を介して接地電位Ｖssに流れる放電電流がそ
れぞれ流れなくなる。よって、該スペア判定回路５を使
用しない場合、判定回路１１-4は、ラッチ回路１２-4の
入力、即ちノード６３を充放電しなくなり、消費電流の
増加を抑制することができる。

【００９４】次に、第４の実施形態の変形例を説明す
る。

【００９５】上記第４の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路５の数を削減するため
に、１つのスペア判定回路５-4を、ワード線ＷＬをスペ
アワード線に置き換える場合と、ワード線ＷＬのリフレ
ッシュ周期を変更する場合との双方で共有するようにし
た。

【００９６】しかし、消費電流の増加を抑制する、とい
う観点から、次の変形例のように変形させても良い。

【００９７】図１１は、この発明の第４の実施形態の変
形例に係るスペア判定回路の回路図である。

【００９８】図１１に示すように、第４の実施形態は、
ワード線ＷＬをスペアワード線に置き換える場合のみに
対応したスペア判定回路５-4'を持つＤＲＡＭに適用し
ても良い。あるいは特に図示しないが、ワード線ＷＬの
リフレッシュ周期を変更する場合のみに対応したスペア
判定回路を持つＤＲＡＭに適用しても良い。

【００９９】このような第４の実施形態の変形例によれ
ば、該スペア判定回路を使用しない場合、判定回路１１
-4が、ラッチ回路１２-4の入力、即ちノード６３を充放
電せず、消費電流の増加を抑制できる、という効果を得
ることができる。

【０１００】［第５の実施形態］第５の実施形態は、第
４の実施形態と同様に、スペア判定回路５の増加による
消費電流の増加を抑制することを目的とする。

【０１０１】図１２は、この発明の第５の実施形態に係
るＤＲＡＭが具備するRDENB発生回路の回路図である。

【０１０２】信号RDENBは、該スペア判定回路５を使用
するか否かを示す信号であり、ヒューズ回路３１のヒュ
ーズを切断するか否かで、該スペア判定回路５を使用す
るか否かを表すことができた。

【０１０３】これに対し、第５の実施形態では、図１２
に示すように、信号RDENBを、RDENB発生回路７１により
発生させる。RDENB発生回路７１は、ヒューズ回路３１
にプログラムされたイネーブル情報と信号RACTとの間で
ロジックをとり、信号RDENBを発生させる。該スペア判
定回路を使用しない場合は、ヒューズ回路３１のヒュー
ズは切らない。これにより、RDENB発生回路７１は、常
に“LOW”レベルの信号RDENBを出力する。

【０１０４】一方、該スペア判定回路を使用する場合
は、ヒューズ回路３１のヒューズは切る。これにより、
RDENB発生回路７１は、信号RACTと同相の信号RDENBを出
力する。即ち、信号RDENBは、該スペア判定回路を使用
していて、かつロー系回路が活性化されている状態での
み、“HIGH”レベルになる。

【０１０５】図１３は、この発明の第５の実施形態で使
用されるスペア判定回路の回路図である。

【０１０６】図１３に示すように、判定回路１１-5のＰ
ＭＯＳ Ｐ４のゲート、およびＮＭＯＳ Ｎ７のゲート
にはそれぞれ、RDENB発生回路７１により発生された信
号RDENBが供給される。

【０１０７】スペア判定回路５-5を使用しない場合、即
ち、ヒューズ回路３１のヒューズを切っていない場合
は、信号RDENBは常に“LOW”レベルであり、ＰＭＯＳ
Ｐ４はオンし、ＮＭＯＳ Ｎ７はオフする。このため、
ラッチ回路１２-5への入力ノード７２の電位は“HIGH”
レベルに固定され、ラッチ回路１２-5は、ノードCMP0の
電位を“LOW”レベルに固定される。

【０１０８】ノードCMP0の電位が“LOW”レベルに固定
されると、ＮＯＲ回路１５、１６はイネーブルされてし
まう。このため、第５の実施形態では、信号RDENBが“L
OW”レベルのとき、ノードCMP1の電位を“HIGH”レベル
に固定するＮＡＮＤ回路７３を、さらに有している。こ
れにより、たとえノードCMP0の電位が“LOW”レベルに
固定されていても、ＮＡＮＤ回路７３がノードCMP1の電
位を“HIGH”レベルに固定するために、ＮＯＲ回路１
５、１６の出力は、ともに“LOW”レベルに固定され
る。ＮＡＮＤ回路７３は、二入力型であり、その第１の
入力には信号RDENBが入力され、第２の入力にはリダン
ダンシ判定タイミング信号が入力される。ただし、第５
の実施形態におけるリダンダンシ判定タイミング信号
は、第１〜第４の実施形態におけるリダンダンシ判定タ
イミング信号とは逆相となる。

【０１０９】一方、該スペア判定回路５-5を使用する場
合、即ちヒューズ回路３１のヒューズを切った場合は、
信号RDENBは、信号RACTに応じて“LOW”レベル、または
“HIGH”レベルとなる。これにより、信号RDENBは、信
号RACTが“HIGH”レベル、即ちロー系回路が活性化され
ている期間中“HIGH”レベルとなる。この結果、ノード
CMP0の電位は、信号MIS0〜MIS3をゲートに受けるトラン
ジスタ群が全てオフか、あるいは一つでもオンかに応じ
て、“HIGH”レベル、または“LOW”レベルとなる。

【０１１０】また、ＮＡＮＤ回路７３は、信号RDENBが
“HIGH”レベルのとき、リダンダンシ判定タイミング信
号に応じて、ノードCMP1の電位を“HIGH”レベル、また
は“LOW”レベルとする。また、信号RDENBが“LOW”レ
ベルのとき、リダンダンシ判定タイミング信号に係わら
ずに、ノードCMP1の電位を“HIGH”レベルに固定する。

【０１１１】このような第５の実施形態によれば、スペ
ア判定回路５-5を使用しない場合、信号RDENBを常に“L
OW”レベルにできる。これにより、判定回路１１-5は、
ラッチ回路１２-4への入力ノード７２をたとえば放電せ
ず、第４の実施形態と同様に、消費電流の増加を抑制で
きる、という効果を得ることができる。

【０１１２】また、第４の実施形態に比べて、ＮＭＯＳ
Ｎ６を必要としない分、判定回路１１-5を構成するト
ランジスタの数を減らすことができる。これによれば、
判定回路１１-5をチップ上にレイアウトし易くなる、と
いう利点を得ることができ、高集積化にさらに有利とな
る。

【０１１３】また、信号RDENBは、RDENB発生回路７１に
より信号RACTに基いて発生されるので、判定回路１１-5
に入力する信号数を減らすことができる。判定回路１１
-5に入力される信号数が減ることからは、判定回路１１
-5の動作を高速化し易くなる、という利点を得ることが
でき、動作の高速化にも有利である。

【０１１４】次に、第５の実施形態の変形例を説明す
る。

【０１１５】上記第５の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路の数を削減するために、
１つのスペア判定回路５-5を、ワード線ＷＬをスペアワ
ード線に置き換える場合と、ワード線ＷＬのリフレッシ
ュ周期を変更する場合との双方で共有するようにした。

【０１１６】しかし、消費電流の増加を抑制する、とい
う観点から、次の変形例のように変形させても良い。

【０１１７】図１４は、この発明の第５の実施形態の変
形例に係るスペア判定回路の回路図である。

【０１１８】図１５に示すように、第５の実施形態は、
ワード線ＷＬをスペアワード線に置き換える場合のみに
対応したスペア判定回路５-5'を持つＤＲＡＭに適用し
ても良い。あるいは特に図示しないが、ワード線ＷＬの
リフレッシュ周期を変更する場合のみに対応したスペア
判定回路を持つＤＲＡＭに適用しても良い。

【０１１９】このような第５の実施形態の変形例によれ
ば、該スペア判定回路を使用しない場合、判定回路１１
-5がラッチ回路１２-5を充放電せず、消費電流の増加を
抑制できる、という効果を得ることができる。

【０１２０】また、第５の実施形態の変形例では、たと
えば第４の実施形態の変形例に比較して、判定回路１１
-5を構成するトランジスタ数、および信号の入力数をそ
れぞれ減らすことができ、判定回路１１-5のチップ上へ
のレイアウトがし易くなる、および判定回路１１-5の動
作を高速化し易い、などの利点をさらに得ることができ
る。

【０１２１】［第６の実施形態］上記第１〜第５の実施
形態では、１つのスペア判定回路５を、ワード線ＷＬを
スペアワード線に置き換える場合と、ワード線ＷＬのリ
フレッシュ周期を変更する場合との双方で共有した。

【０１２２】第６の実施形態は、１つのスペア判定回路
５を、ワード線ＷＬをスペアワード線に置き換える場合
と、カラム選択線をスペアカラム選択線に置き換える場
合とで共有させるようにしたものである。

【０１２３】図１５は、この発明の第６の実施形態に係
るスペア判定回路の回路図である。

【０１２４】図１５に示すように、第６の実施形態に係
るスペア判定回路５-6が第１の実施形態と異なるところ
は、判定回路１１-6が、該スペア判定回路５をローで使
うのか、カラムで使うのかを判断するための信号bRCSEL
をゲートに受けるＮＭＯＳを、さらに有することであ
る。このＮＭＯＳは、信号MIS0〜MIS3、信号bRDENBをゲ
ートに受ける互いに並列接続されたＮＭＯＳ群に、並列
に接続されている。

【０１２５】図１６は、この発明の第６の実施形態に使
用されるヒューズ回路の回路図である。

【０１２６】図１６に示すように、ロー／カラム切替情
報用ヒューズ回路８１は、ヒューズ（Fuse）を含む。こ
のヒューズには、スペア判定回路５-6を、ローの置き換
えに使うのか、カラムの置き換えに使うのかを示す情報
がプログラムされる。ラッチ回路８２は、ヒューズ回路
８１から出力されたロー／カラム切替情報をラッチす
る。ラッチ回路８２の出力は、bRCSEL発生回路８３に入
力される。bRCSEL発生回路８３は、ヒューズ回路８１に
プログラムされたロー／カラム切替情報に従って、信号
RACT、および信号CACTのどちらか一方を選択し、出力信
号bRCSELとして出力する。

【０１２７】スペア判定回路５-6を、ローの活性化時、
即ちローの置き換えに使う場合、ヒューズ回路８１のヒ
ューズを切らない。これにより、bRCSEL発生回路８１
は、信号CACTと同相のレベルの信号bRCSELを出力する。
したがって、カラム活性化時には、信号bRCSELは“HIG
H”レベルとなり、ノードCMP0を“HIGH”として、アド
レスとプログラム情報とが不一致であることを示す情報
が出力される。

【０１２８】一方、スペア判定回路５-6を、カラムの置
き換えに使う場合には反対に、ヒューズ回路８１のヒュ
ーズを切る。これにより、bRCSEL発生回路８１は、信号
RACTと同相のレベルの信号bRCSELを出力する。したがっ
て、カラム活性化時には、信号bRCSELは“LOW”レベル
となる。

【０１２９】なお、信号RACTは、ロー系回路を活性とす
る期間を示す信号であり、信号CACTは、カラム系回路を
活性とする期間を示す信号である。

【０１３０】また、図１５に示す信号RCACTはロー、あ
るいはカラムが活性化されたときに“HIGH”レベルとな
る信号である。

【０１３１】このような第６の実施形態によれば、ロー
とカラムとでスペア判定回路を共有化することができ、
任意のスペア判定回路を、ロー／カラムのどちらにも使
用することができる。よって、救済効率を向上させるこ
とができる。

【０１３２】なお、この方式を採用した場合、アドレス
を取り込む部分の回路を簡潔にするために、スペア判定
回路５においては、ローアドレスとカラムアドレスは同
じ信号線を用いることが望ましい。

【０１３３】次に、第６の実施形態の変形例を説明す
る。

【０１３４】上記第６の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路５の数を削減するため
に、１つのスペア判定回路５-6を、ワード線をスペアワ
ード線に置き換える場合、ワード線のリフレッシュ周期
を変更する場合、およびカラム選択線をスペアカラム選
択線に置き換える場合でそれぞれ共有するようにした。

【０１３５】しかし、ワード線をスペアワード線に置き
換える場合、およびカラム選択線をスペアカラム選択線
に置き換える場合のみで、１つのスペア判定回路を共有
するようにしても良い。このようにしても、従来のワー
ド線をスペアワード線に置き換えるのみのスペア判定回
路、あるいはカラム選択線をスペアカラム選択線に置き
換えるのみのスペア判定回路に比べれば、救済効率の低
下を抑制しつつ、スペア判定回路の数を削減できる。

【０１３６】図１７は、この発明の第６の実施形態の変
形例に係るスペア判定回路の回路図である。

【０１３７】図１７に示すように、スペア判定回路５-
6’は、ワード線をスペアワード線に置き換える場合、
およびカラム選択線をスペアカラム選択線に置き換える
場合とでそれぞれ共有されている。

【０１３８】［第７の実施形態］第７の実施形態は、第
５の実施形態を、第６の実施形態に応用したものであ
る。

【０１３９】図１８は、この発明の第７の実施形態に係
るスペア判定回路の回路図である。図１８に示すよう
に、判定回路１１-6のＰＭＯＳ Ｐ５のゲート、および
ＮＭＯＳ Ｎ８のゲートにはそれぞれ、信号RCSELが供
給される。信号RCSELは、たとえば第６の実施形態で説
明したbRCSEL発生回路８３から出力された信号bRCSELの
レベルを反転させた信号である。よって、信号RCSEL
は、ローあるいはカラムが選択されたときに“HIGH”レ
ベルとなる。

【０１４０】ＮＡＮＤ回路９１は、信号RCSELが“HIG
H”レベルのとき、リダンダンシ判定タイミング信号に
応じて、ノードCMP1の電位を“HIGH”レベル、または
“LOW”レベルとする。また、信号RCSELが“LOW”レベ
ルのとき、リダンダンシ判定タイミング信号に係わらず
に、ノードCMP1の電位を“HIGH”レベルに固定する。

【０１４１】このような第７の実施形態によれば、スペ
ア判定回路５-7を、ワード線をスペアワード線の置き換
えに使用する場合、カラム活性化時に、ラッチ回路１２
-7の入力ノードを充放電せず、反対にカラム選択線をス
ペアカラム選択線の置き換えに使用する場合、ロー活性
化時に、ラッチ回路１２-7の入力ノードを充放電しな
い。よって、消費電流の増加を抑制できる、という効果
を得ることができる。

【０１４２】また、第６の実施形態に比べて、判定回路
１１-7に、信号bRCSELを受けるＮＭＯＳを設けずに済
み、判定回路１１-7を構成するトランジスタの数を減ら
すことができる。これによれば、判定回路１１-7をチッ
プ上にレイアウトし易くなる、という利点を得ることが
できる。

【０１４３】次に、第７の実施形態の変形例を説明す
る。

【０１４４】上記第７の実施形態では、救済効率の低下
を抑制しつつ、スペア判定回路５の数を削減するため
に、１つのスペア判定回路５-7を、ワード線をスペアワ
ード線に置き換える場合、ワード線のリフレッシュ周期
を変更する場合、およびカラム選択線をスペアカラム選
択線に置き換える場合でそれぞれ共有するようにした。

【０１４５】しかし、ワード線をスペアワード線に置き
換える場合、およびカラム選択線をスペアカラム選択線
に置き換える場合のみで、１つのスペア判定回路を共有
するようにしても良い。このようにしても、従来のワー
ド線をスペアワード線に置き換えるのみのスペア判定回
路、あるいはカラム選択線をスペアカラム選択線に置き
換えるのみのスペア判定回路に比べれば、救済効率の低
下を抑制しつつ、スペア判定回路の数を削減できる。

【０１４６】図１９は、この発明の第７の実施形態の変
形例に係るスペア判定回路の回路図である。

【０１４７】図１９に示すように、スペア判定回路５-
7’は、ワード線をスペアワード線に置き換える場合、
およびカラム選択線をスペアカラム選択線に置き換える
場合とでそれぞれ共有されている。

【０１４８】［第８の実施形態］第８の実施形態は、bR
DHIT出力回路１３、bSRFON出力回路１４の回路規模の削
減に関する。

【０１４９】図２０は、この発明の第８の実施形態に係
るスペア判定回路の回路図である。

【０１５０】図２０に示すように、スペア判定回路５-8
は、リダンダンシ判定タイミング信号（ノードCMP1）
と、ラッチ回路１２の出力（ノードCMP0）とがそれぞれ
入力されるＮＯＲ回路１０１を具備する。

【０１５１】ＮＯＲ回路１０１の出力は、bRDHIT出力回
路１３’のＡＮＤ回路１５’に入力されるとともに、bS
RFON出力回路１４’のＡＮＤ回路１６’に入力される。
信号SRFはＡＮＤ回路１５’に入力され、信号SRFを反転
させた信号は、ＡＮＤ回路１６’に入力される。

【０１５２】このような第８の実施形態によれば、第１
の実施形態と同様の機能を有しつつ、bRDHIT出力回路１
３’、およびbSRFON出力回路１４’を構成するトランジ
スタ数を減らすことができる。

【０１５３】［第９の実施形態］第９の実施形態は、第
８の実施形態と同様に、bRDHIT出力回路１３、bSRFON出
力回路１４の回路規模の削減に関するものであり、特に
第８の実施形態を、第２の実施形態のように変形させた
ものである。

【０１５４】図２１は、この発明の第９の実施形態に係
るスペア判定回路の回路図である。

【０１５５】図２１に示すように、第９の実施形態が第
８の実施形態と異なるところは、判定回路１１-9であ
る。この判定回路１１-9は、第２の実施形態で説明した
判定回路１１-2と同様のもので、判定回路１１に比べ
て、信号bRDENBを受けるＮＭＯＳが省略されている。

【０１５６】また、bRDHIT出力回路１３’のＡＮＤ回路
１５’には、ＮＯＲ回路１０１の出力が入力されるとと
もに、信号bRDENBが入力される。また、bSRFON出力回路
１４’のＡＮＤ回路１６’には、ＮＯＲ回路１０１の出
力が入力されるとともに、信号bRDENBを反転させた信号
が入力される。

【０１５７】このような第９の実施形態によれば、第２
の実施形態と同様の機能、および効果を有しつつ、bRDH
IT出力回路１３’、およびbSRFON出力回路１４’を構成
するトランジスタ数を減らすことができる。

【０１５８】また、この第９の実施形態、および上記第
８の実施形態に係る発明は、第１、第２の実施形態だけ
でなく、第３〜第７の実施形態と組み合わせることが可
能である。

【０１５９】以上、この発明を、ＤＲＡＭを例にとり、
説明したが、ロー／カラムで一つのスペア判定回路を共
有する場合には、ＤＲＡＭ以外のメモリにも適用するこ
とができる。

【０１６０】また、ヒューズとしては、レーザをヒュー
ズに照射することにより溶断するレーザ溶断型のヒュー
ズ、大きな電流をヒューズに流すことにより溶断する電
流溶断型のヒューズ、および電気的にデータを書き込む
ことが可能なＰＲＯＭ等を用いることができる。

【０１６１】

【発明の効果】以上説明したように、この発明によれ
ば、不良アドレスをプログラムするためのプログラム素
子の増大によるチップ面積増を抑えることのできる半導
体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施形態に係るＤＲＡ
Ｍのブロック図。

【図２】図２はこの発明の第１の実施形態に係るＤＲＡ
Ｍが具備するスペア制御ブロックの構成図。

【図３】図３はこの発明の第１の実施形態に係るＤＲＡ
Ｍが具備するスペア判定回路の回路図。

【図４】図４（Ａ）はこの発明の第１の実施形態に係る
ＤＲＡＭが具備するヒューズ情報比較回路の回路図、図
４（Ｂ）はこの発明の第１の実施形態に係るＤＲＡＭが
具備するbRDENB発生回路の回路図、図４（Ｃ）はこの発
明の第１の実施形態に係るＤＲＡＭが具備するSRF発生
回路の回路図。

【図５】図５（Ａ）はヒューズ情報比較回路の一動作例
を示す動作波形図、図５（Ｂ）はヒューズと出力との関
係を示す図。

【図６】図６（Ａ）、（Ｂ）はそれぞれスペア判定回路
の動作波形図。

【図７】図７はこの発明の第２の実施形態に係るＤＲＡ
Ｍが具備するスペア判定回路の回路図。

【図８】図８はこの発明の第３の実施形態に係るＤＲＡ
Ｍが具備するスペア制御ブロックの構成図。

【図９】図９はこの発明の第３の実施形態の変形例に係
るＤＲＡＭが具備するスペア制御ブロックの構成図。

【図１０】図１０はこの発明の第４の実施形態に係るＤ
ＲＡＭが具備するスペア判定回路の回路図。

【図１１】図１１はこの発明の第４の実施形態の変形例
に係るＤＲＡＭが具備するスペア判定回路の回路図。

【図１２】図１２はこの発明の第５の実施形態に係るＤ
ＲＡＭが具備するスペア判定回路の回路図。

【図１３】図１３はこの発明の第５の実施形態に係るＤ
ＲＡＭが具備するRDENB発生回路の回路図。

【図１４】図１４はこの発明の第５の実施形態の変形例
に係るＤＲＡＭが具備するスペア判定回路の回路図。

【図１５】図１５はこの発明の第６の実施形態に係るＤ
ＲＡＭが具備するスペア判定回路の回路図。

【図１６】図１６はこの発明の第６の実施形態に係るＤ
ＲＡＭが具備するbRCSEL発生回路の回路図。

【図１７】図１７はこの発明の第６の実施形態の変形例
に係るＤＲＡＭが具備するスペア判定回路の回路図。

【図１８】図１８はこの発明の第７の実施形態に係るＤ
ＲＡＭが具備するスペア判定回路の回路図。

【図１９】図１９はこの発明の第７の実施形態の変形例
に係るＤＲＡＭが具備するスペア判定回路の回路図。

【図２０】図２０はこの発明の第８の実施形態に係るＤ
ＲＡＭが具備するスペア判定回路の回路図。

【図２１】図２１はこの発明の第９の実施形態に係るＤ
ＲＡＭが具備するスペア判定回路の回路図。

【符号の説明】 １…セルアレイ、 ２…ローデコーダ、 ３…スペアローデコーダ、 ４…ロー系制御回路、 ５…スペア判定回路、 ６…プリチャージ回路、 １１…比較回路、 １２…ラッチ回路、 １３…判定回路、 １４…出力回路、 ２１…不良アドレス指定用ヒューズ回路、 ２２…ラッチ回路、 ２３…ヒューズ情報比較回路、 ２４，２５…トランスファゲート、 ３１…イネーブル情報用ヒューズ回路、 ３２…ラッチ回路、 ４１…切替情報用ヒューズ回路、 ４２…ラッチ回路、 ５１，５２…ＮＡＮＤ回路、 ６１…トランジスタ群、 ６２…ＮＡＮＤ回路、 ７１…RDENB発生回路、 ７２…入力ノード、 ７３…ＮＡＮＤ回路、 ８１…ロー／カラム切替情報用ヒューズ回路、 ８２…ラッチ回路、 ８３…bRCSEL発生回路、 ９１…ＮＡＮＤ回路、 １０１…ＮＯＲ回路。

フロントページの続き Ｆターム(参考） 5B024 AA15 BA20 BA21 BA29 CA07 CA11 CA16 CA17 DA10 DA14 DA18 5L106 AA01 CC04 CC13 CC17 CC22 CC32 GG07

Claims (11)

【特許請求の範囲】
1. 【請求項１】 メモリセルと情報のやりとりを行う複数
   のビット線と、 前記ビット線に情報を取り出すメモリセルを選択する複
   数のワード線と、 正常に情報を取り出すことができないメモリセルに接続
   されているワード線を救済するためのスペアワード線
   と、 前記正常に情報を取り出すことができないメモリセルを
   救済するための救済情報を保持し、この救済情報に基い
   た前記ワード線の前記スペアワード線への置き換え、お
   よび前記救済情報に基いた前記ワード線のリフレッシュ
   周期の変更の機能を有するスペア判定回路とを具備する
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】 前記救済情報は、 スペア判定回路を使用するか否かを示すイネーブル情報
   と、 入力されたアドレス情報と救済すべきワード線のアドレ
   ス情報とが一致した否かを示す比較情報と、 前記スペアワード線に置き換えるか、前記リフレッシュ
   周期を変更するかのいずれかを選択する選択情報とを含
   むことを特徴とする請求項１に記載の半導体集積回路装
   置。
3. 【請求項３】 前記救済情報は、 スペア判定回路を使用するか否かを示すイネーブル情報
   と、 入力されたアドレス情報と救済すべきワード線のアドレ
   ス情報とが一致した否かを示す比較情報とを含み、 前記スペア判定回路は、 前記イネーブル情報がスペア判定回路を使用することを
   示すとき、前記スペアワード線への置き換えをイネーブ
   ルし、 前記イネーブル情報がスペア判定回路を使用しないこと
   を示すとき、前記リフレッシュ周期の変更をイネーブル
   することを特徴とする請求項１に記載の半導体集積回路
   装置。
4. 【請求項４】 前記スペア判定回路は、前記比較情報に
   より制御され、互いに並列に接続されたトランジスタ群
   が導通するか否かにより、救済するか否かを判定する判
   定回路を含み、 前記判定回路は、 前記トランジスタ群を含む電源電位から接地電位への電
   流経路の一部に、前記イネーブル情報により制御される
   トランジスタを含むことを特徴とする請求項２および請
   求項３いずれかに記載の半導体集積回路装置。
5. 【請求項５】 前記イネーブル情報には、ローが活性化
   されているか否かを示す情報が含まれていることを特徴
   とする請求項２乃至請求項４いずれか一項に記載の半導
   体集積回路装置。
6. 【請求項６】 前記スペア判定回路は、前記イネーブル
   情報と救済判定タイミングを示す救済判定タイミング情
   報とを含む情報に基づきイネーブルされることを特徴と
   する請求項５に記載の半導体集積回路装置。
7. 【請求項７】 前記スペア判定回路は、 前記救済情報に基づき前記スペアワード線への置き換え
   を制御する信号を出力する置換制御信号出力回路と、 前記救済情報に基づき前記リフレッシュ周期の変更を制
   御する信号を出力する周期変更信号出力回路とを具備す
   ることを特徴とする請求項１乃至請求項６いずれか一項
   に記載の半導体集積回路装置。
8. 【請求項８】 前記スペア判定回路は、 救済判定タイミングを示す救済判定タイミング情報に応
   答して、前記救済情報を前記置換制御信号出力回路、お
   よび前記周期変更信号出力回路に伝達する伝達回路を含
   み、 前記伝達回路は、 前記置換制御信号出力回路と前記周期変更信号出力回路
   とで共有されていることを特徴とする請求項７に記載の
   半導体集積回路装置。
9. 【請求項９】 前記置換制御信号出力回路と、置換制御
   信号が伝わる置換制御信号線との接続部分は、前記置換
   制御信号出力回路の複数で共有され、 前記周期変更信号出力回路と、周期変更信号が伝わる周
   期変更信号線との接続部分は、前記周期変更信号出力回
   路の複数で共有されていることを特徴とする請求項７お
   よび請求項８いずれかに記載の半導体集積回路装置。
10. 【請求項１０】 メモリセルと情報のやりとりを行う複
    数のビット線と、 前記ビット線を選択するカラム選択線と、 前記ビット線に情報を取り出すメモリセルを選択する複
    数のワード線と、 正常に情報を取り出すことができないメモリセルに接続
    されているワード線を救済するためのスペアワード線、
    および正常に情報を取り出すことができないメモリセル
    に接続されているビット線を救済するためのスペアビッ
    ト線と、 前記スペアビット線を選択するスペアカラム選択線と、 前記正常に情報を取り出すことができないメモリセルを
    救済するための救済情報を保持し、この救済情報に基い
    た前記ワード線の前記スペアワード線への置き換え、お
    よび前記救済情報に基いた前記カラム選択線の前記スペ
    アカラム選択線への置き換えの機能を有するスペア判定
    回路とを具備することを特徴とする半導体集積回路装
    置。
11. 【請求項１１】 メモリセルと情報のやりとりを行う複
    数のビット線と、 前記ビット線を選択するカラム選択線と、 前記ビット線に情報を取り出すメモリセルを選択する複
    数のワード線と、 正常に情報を取り出すことができないメモリセルに接続
    されているワード線を救済するためのスペアワード線、
    および正常に情報を取り出すことができないメモリセル
    に接続されているビット線を救済するためのスペアビッ
    ト線と、 前記スペアビット線を選択するスペアカラム選択線と、 前記正常に情報を取り出すことができないメモリセルを
    救済するための救済情報を保持し、この救済情報に基い
    た前記ワード線の前記スペアワード線への置き換え、前
    記救済情報に基いた前記カラム選択線の前記スペアカラ
    ム選択線への置き換え、および前記救済情報に基いた前
    記ワード線のリフレッシュ周期の変更の機能を有するス
    ペア判定回路とを具備することを特徴とする半導体集積
    回路装置。