JP2001053549A - デジタル制御型発振回路 - Google Patents
デジタル制御型発振回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
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- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
ジタル制御型発振回路を提供する。 【解決手段】振動素子(21)と、直列接続された第1
基本容量素子(25)と第2基本容量素子(26)を備
え基本容量素子群(22)と、直列接続された第1追加
容量素子(27)と第2追加容量素子(28)を備えた
追加容量素子群(23)を並列結合する。基本容量素子
群(22)と追加容量素子群(23)の結合の断続を、
第1スイッチ(29)と第2スイッチ(30)で実現す
る。
Description
子を備え、デジタル信号を用いて容量素子の容量を変更
すると発振周波数が変化するデジタル制御型発振回路に
関する。
波数の精度及び安定度が高い。振動素子は、水晶振動子
又はセラミック振動子である。振動素子には、負荷が必
要である。この負荷には、容量素子が利用される。この
発振回路は、容量素子の容量を変更すると発振周波数が
変化する。
発振回路の発振周波数にバラツキが生じる。発振周波数
が許容範囲を外れた場合、発振周波数は、容量素子の容
量を変更して許容範囲に収められる。
整する発振回路は、特開昭57-132406号及び特開平5-218
738号に開示されている。特開昭57-132406号には、圧電
振動子の特性に応じて容量素子の容量を変更する技術が
開示されている。特開平5-218738号には、温度変化に応
じて容量素子の容量を変更する技術が開示されている。
た発振回路は、振動素子1と、基本容量素子群2と、追
加容量素子群3と、増幅器4と、第1抵抗15と、第2
抵抗16からなる。基本容量素子群2は、第1基本容量
素子5と、第2基本容量素子6とからなる。追加容量素
子群3は、容量素子7と、スイッチ8とからなる。増幅
回路4は、トランジスタ9と定電流源10とからなる。
続されている。振動素子1の他端は、第2電位線12に
接続されている。基本容量素子5の一端は、第1電位線
11に接続されている。第1基本容量素子5の他端は、
接続点13を介して第2基本容量素子6の一端に接続さ
れている。第2基本容量素子6の他端は、第2電位線1
2に接続されている。追加容量素子7の一端は、スイッ
チ8を介して第1電位線11に接続されている。追加容
量素子7の他端は、第2電位線に接続されている。
電圧VDDが印加されている。トランジスタ9のゲート
は、第1電位線11に接続されている。トランジスタ9
のソースは、定電流源10の入力側及び接続点13に接
続されている。定電流源10の出力側は、第2電位線1
2に接続されている。第1抵抗15の一端には、ドレイ
ン電圧VDDが印加されている。第1抵抗15の他端は、
第1電位線11に接続されている。第2抵抗15の一端
は、第1電位線11に接続されている。第2抵抗15の
他端は、第2電位線12に接続されている。
電圧VDDと第2電位線15の間の電位を分圧する。第1
電位線11には、第1抵抗15と第2抵抗16で分圧し
た電位が発生する。第2電位線12には、接地電位が発
生する。
入力である。トランジスタ9のソースは、増幅回路4の
出力である。増幅回路4の入力電圧はVAである。増幅
回路4の出力電圧はVBである。振動素子1と基本容量
素子群2と追加容量素子群3と増幅回路4は、帰還回路
を形成している。この帰還回路の利得は、電圧VAと電圧
VBの比で表される。
す。帰還回路の利得は、電圧VAと電圧VBの比で表され
る。電圧VBが一定であれば、電圧VAの値は、追加容量素
子7の容量C3と基本容量素子5の容量C1の比で決定
される。その利得は、VA/VB=C1/(C1+C3)で表される。こ
の式は、容量C3の値が増大すると利得が低下し、容量
C3の値が減少すると利得が上昇することを表してい
る。
は、帰還回路の利得を"1"以上に設定すると安定する。
帰還回路の利得が"1"未満になると、発振回路の発振状
態が不安定になる。発振回路の発振状態が不安定になる
と、最悪の場合、発振回路の発振が停止する。このよう
な事態を回避するため、容量素子の容量値の変更は、帰
還回路の利得が"1"以上に保たれる範囲に制限されてい
る。
と、負荷容量を変更しても所定の発振周波数を得られな
い、という事態が発生する。これは、製造バラツキが大
きい場合に発生する。所定の発振周波数が得られない発
振回路は、歩留まり悪化の原因となる。
幅が広いデジタル制御型発振回路を提供することにあ
る。
御型発振回路は、一端が第1電位線(33)に結合さ
れ、且つ、他端が第2電位線(34)に結合された振動
素子(21)と、一端が前記第1電位線(33)に結合
された第1基本容量素子(25)と、他端が前記第2電
位線(34)に結合された第2基本容量素子(26)を
備える基本容量素子群(22)と、前記第1基本容量素
子(25)の他端と前記第2基本容量素子(26)の一
端が第1接続点(35)を介して接続され、一端が前記
第1電位線(33)に結合された第1追加容量素子(2
7)と、他端が前記第2電位線(34)に結合された第
2追加容量素子(28)を備える追加容量素子群(2
3)と、前記第1追加容量素子(27)の他端と前記第
2追加容量素子(28)の一端が第2接続点(36)を
介して接続され、前記第1追加容量素子(27)と前記
第1電位線(33)との結合を断続する第1スイッチ
(29)と、前記第1接続点(35)と前記第2接続点
(36)の接続を断続する第2スイッチ(30)とから
なり、前記第1基本容量素子(25)と前記第2基本容
量素子(26)の容量(C1,C2)の比と前記第1追
加容量素子(27)と前記第2追加容量素子(28)の
容量(C5,C6)の比が適正化される。
前記第1基本容量素子(25)と前記第2基本容量素子
(26)の容量(C1,C2)の比率と、前記第1追加
容量素子(27)と前記第2追加容量素子(28)の容
量(C5,C6)の比率が等しい。
複数の前記追加容量素子群(23,23-1〜23-n、23,
50-1〜50-n)を備える。
前記第1スイッチ(29)と前記第2スイッチ(30)
が同期してオンオフする。
基本容量素子群(22)に代えて複数の追加容量素子群
(23)を備える。
振動素子(21)が、水晶振動子であるデジタル制御型
発振回路。
振動素子(21)が、セラミック振動子である。
第1追加容量素子(27)の容量(C5)が第1基本容
量素子(25)の容量(C1)の2n倍に設定され、第
2追加容量素子28の容量(C6)が第2基本容量素子
(26)の容量(C2)の2 n倍に設定される。
御型発振回路の実施の形態を示している。発振回路20
は、図1に示されるように、振動素子21と、基本容量
素子群22と、追加容量素子群23と、増幅器24とか
らなる。基本容量素子群22は、第1基本容量素子25
と、第2基本容量素子26と、第1抵抗38と、第2抵
抗39からなる。追加容量素子群13は、第1追加容量
素子27と、第2追加容量素子28と、スイッチ29,
30とからなる。増幅回路24は、トランジスタ31と
定電流源32とからなる。
接続されている。振動素子21の他端は、第2電位線3
4に接続されている。基本容量素子25の一端は、第1
電位線33に接続されている。第1基本容量素子25の
他端は、第1接続点35を介して第2基本容量素子26
の一端に接続されている。第2基本容量素子26の他端
は、第2電位線34に接続されている。追加容量素子2
7の一端は、スイッチ29を介して第1電位線33に接
続されている。追加容量素子27の他端は、第2接続点
36を介して第2追加容量素子28の一端に接続されて
いる。第2追加容量素子28の他端は、第2電位線34
に接続されている。第1接続点35と第2接続点36
は、スイッチ30を介して接続されている。
ン電圧VDDが印加されている。トランジスタ31のゲー
トは、第1電位線33に接続されている。トランジスタ
31のソースは、第3接続点37を介して定電流源32
の入力側に接続されている。定電流源32の出力側は、
第2電位線34に接続されている。第3接続点37は、
第1接続点35に接続されている。第2抵抗38の一端
は、第1電位線33に接続されている。第2抵抗39の
他端は、第2電位線34に接続されている。
電圧VDDと第2電位線34の間の電位を分圧する。第1
電位線33には、第1抵抗38と第2抵抗39で分圧し
た電位が発生する。第2電位線34には、接地電位が発
生する。
て、同期してオンオフする。トランジスタ31のゲート
は、増幅回路24の入力である。トランジスタ31のソ
ースは、増幅回路24の出力である。増幅回路24の入
力電圧は、VAである。増幅回路24の出力電圧は、V
Bである。振動素子21と基本容量素子群22と追加容
量素子群23と増幅回路24は、帰還回路を形成してい
る。この帰還回路の利得は、電圧VAと電圧VBの比で表さ
れる。
基本容量素子26の容量C2と、第1追加容量素子27
の容量C5及び第2追加容量素子28の容量C6には、
C1:C2=C5:C6の関係が成り立つ値が設定される。容量の
比率を一定に保つと、追加容量素子群23が、活性状態
又は非活性状態の何れの状態であっても、帰還回路の利
得が変化しない。
される。(Aは所望の値)第1電位線33と第2接続点
36の間の容量と、第2接続点36と第2電位線34の
間の容量の比率も、1:Aに設定される。追加容量素子
群23が活性化されても、合成容量の比率は、C1+C5:C
2+C6=1:Aに保たれる。
VBの比例関係が維持される。電圧VAと電圧VBの比例関係
が一定であれば、帰還回路の利得は一定である。
ある等価回路を示す。図2は、図1に示した発振回路2
0を、電圧VAと電圧VBに着目して簡略化した。この発振
回路の利得は、電圧VAと電圧VBの比で表される。電圧VB
の値は、第2基本容量素子26の容量C2と第2追加容
量素子28の容量C6と定電流源32との相互作用で決
定される。電圧VAの値は、容量C1と容量C5の合成容
量の値で決定される。容量C1と容量C5との合成容量
が増加すると、容量C2と容量C6の合成容量が増加す
る。従って、電圧VAと電圧VBが比例して変化する。等価
回路は、このような比例関係に基づいて、電圧VAについ
てのみ示した。電圧VAは、第1追加容量素子27の容量
C5の変化に応じて変化する。電圧VAの変動に比例し
て、電圧VBも変動するため、電圧VAと電圧VBの関係は一
定に保たれる。利得も電圧VA,VBの関係と同様に一定に
保たれる。
回路の周辺回路を示す。周辺回路は、バッファ41と制
御回路42とからなる。バッファ41は、制御回路42
に接続している。制御回路42は、デジタル制御型発振
回路(DCXO)20に接続している。DCXO20は、バッフ
ァ41に接続している。
プである。バッファ41は、D入力と、C入力と、Q出力
を備えている。D入力には、DCXO20の負荷容量を設定
する設定データが入力する。C入力には、DCXO20が出
力するクロック信号が入力する。Q出力からは、設定デ
ータに対応したシリアルデータが出力される。制御回路
42は、シリアルデータに対応した制御信号を出力す
る。この制御信号は、DCXO20のスイッチ29,30の
オンオフ制御に使用される。
数を下げる場合、設定データが有効になる。その設定デ
ータは、バッファ41の中でシリアルデータに変換され
る。制御回路42は、シリアルデータの内容に応じて、
スイッチ29,30をオンする。振動素子21の負荷容
量は、容量C1+C5と容量C2+C6の直列合成容量
となる。
数を上げる場合、設定データが無効になる。制御回路4
2は、シリアルデータの内容に応じてスイッチ29,3
0をオフする。振動素子21の負荷容量は、容量C1と
容量C2の合成容量に依存する。
負荷容量と利得の関係を示す。図4は、本発明による発
振回路20に係るデータと、図8に示した従来の発振回
路に係るデータを示す。発振回路20は、合成容量を5
pFから20pFに変更した場合、利得が10.26dBから9.07d
Bに変化する。概ね12%の変化率である。従来の発振
回路は、合成容量の値を、5pFから20pFに変更する
と、その利得は8.44dBから4.98dBに変化する。概ね41
%の変化率である。本発明による変化率は、従来の変化
率のおよそ三分の一である。本発明による発振回路20
は、理論上、利得変化が発生しないが、実際には増幅回
路24の駆動特性や回路の浮遊容量の影響によりわずか
な利得変化が発生する。
回路の他の実施例を示す。図は、追加容量素子群23と
追加容量素子群23-1〜23-nのみを示す。その他の構成
は、図1に示したものと同一なので省略した。追加容量
素子群23,23-1〜23-nには、制御信号線S0〜Snが結
合されている。追加容量素子群23は、図1に示したも
のと同一である。追加容量素子群23-1〜23-nは、それぞ
れ第1追加容量素子27-1〜27-nを備える。追加容量素子
群23-1〜23-nは、それぞれ第2追加容量素子28-1〜28-n
を備える。追加容量素子群23-1〜23-nは、それぞれスイ
ッチ29-1〜29-nを備える。追加容量素子群23-1〜23-n
は、それぞれスイッチ30-1〜30-nを備える。
容量素子群22と追加容量素子群23,23-1〜23-nが形成
する合成負荷容量が変更される。制御線S0〜Snは、
制御線S0から制御線Snに向けて、順次1本ずつ有効
に設定される。制御線S0〜Snは、任意の線を1本又
は複数本ずつ有効に設定されても良い。
回路の他の実施例を示す。図は、追加容量素子群23と
追加容量素子群50-1〜50-nのみを示す。その他の構成
は、図1に示したものと同一なので省略した。追加容量
素子群23,50-1〜50-nには、制御信号線S0〜Snが結合
されている。追加容量素子群23は、図1に示したもの
と同一である。追加容量素子群50-1〜50-nは、それぞれ
第1追加容量素子51-1〜51-nを備える。追加容量素子群
50-1〜50-nは、それぞれ第2追加容量素子52-1〜52-nを
備える。追加容量素子群50-1〜50-nは、それぞれスイッ
チ29-1〜29-nを備える。追加容量素子群50-1〜50-n
は、それぞれスイッチ30-1〜30-nを備える。
追加容量素子27の2倍の容量である。第1追加容量素
子51-2の容量C5-2は、第1追加容量素子27の4倍の容
量である。第1追加容量素子51-nの容量C5-nは、第1追
加容量素子27の2n倍の容量である。第2追加容量素
子52-1の容量C6-1は、第2追加容量素子28の2倍の容
量である。第2追加容量素子52-2の容量C6-2は、第2追
加容量素子28の4倍の容量である。第2追加容量素子
52-nの容量C6-nは、第2追加容量素子28の2n倍の容
量である。
容量素子群22と追加容量素子群23,50-1〜50-nが形
成する合成負荷容量が変更される。制御線S0〜S
nは、制御線S0から制御線Snに向けて、順次1本ず
つ有効に設定される。制御線S0〜Snは、任意の線を
1本又は複数本ずつ有効に設定することができる。
した追加容量素子群に比べて、制御線の数が同じ場合、
容量の変更範囲を広く設定できる。
回路の動作を示す。図は、図5に示した回路に255個の
追加容量素子群23〜23-254を設けた場合の動作を示し
ている。105個の追加容量素子群が有効に設定された場
合、発振回路は基準周波数で発振する。有効に設定する
追加容量素子群を変更すると、発振周波数を変更でき
る。30個の追加容量素子群を有効にすると、基準周波
数から+50ppm偏差した周波数が得られる。160個の追
加容量素子群を有効にすると、基準周波数から−50pp
m偏差した周波数が得られる。
は、1チップの集積回路として実現できる。
イッチ30,30-1〜30-nは、オンオフを繰り返す必要が
無い場合、ヒューズスイッチである。
制御信号の数及び組み合わせを任意に設定する構成を含
む。
は、負荷容量を変更しても、帰還回路の利得が激変しな
い。この結果、負荷容量の変更幅を広く取ることができ
る。負荷容量の変更幅が広いと発振周波数を調整できな
い事態を回避することができる。製品の歩留まりが向上
する。
示す。
周辺回路を示す。
量と利得の関係を示す。
他の実施例を示す。
他の実施例を示す。
動作を示す。
Claims (8)
- 【請求項1】一端が第1電位線に結合され、且つ、他端
が第2電位線に結合された振動素子と、 一端が前記第1電位線に結合された第1基本容量素子と
他端が前記第2電位線に結合された第2基本容量素子を
備える基本容量素子群と、 前記第1基本容量素子の他端と前記第2基本容量素子の
一端が第1接続点を介して接続され、 一端が前記第1電位線に結合された第1追加容量素子と
他端が前記第2電位線に結合された第2追加容量素子を
備える追加容量素子群と、 前記第1追加容量素子の他端と前記第2追加容量素子の
一端が第2接続点を介して接続され、 前記第1追加容量素子と前記第1電位線との結合を断続
する第1スイッチと、 前記第1接続点と前記第2接続点の接続を断続する第2
スイッチとからなり、 前記第1基本容量素子と前記第2基本容量素子の容量の
比と前記第1追加容量素子と前記第2追加容量素子の容
量の比が適正化されたデジタル制御型発振回路。 - 【請求項2】前記第1基本容量素子と前記第2基本容量
素子の容量の比率と、前記第1追加容量素子と前記第2
追加容量素子の容量の比率が等しい請求項1に記載のデ
ジタル制御型発振回路。 - 【請求項3】複数の前記追加容量素子群を備えた請求項
1又は2に記載のデジタル制御型発振回路。 - 【請求項4】前記第1スイッチと前記第2スイッチが同
期してオンオフする請求項1乃至3の何れか一項に記載
のデジタル制御型発振回路。 - 【請求項5】前記基本容量素子群に代えて前記追加容量
素子群を備えた請求項1乃至4の何れか一項に記載のデ
ジタル制御型発振回路。 - 【請求項6】前記振動素子が、水晶振動子である請求項
1乃至5の何れか一項に記載のデジタル制御型発振回
路。 - 【請求項7】前記振動素子が、セラミック振動子である
請求項1乃至5の何れか一項に記載のデジタル制御型発
振回路。 - 【請求項8】前記第1追加容量素子の容量が前記第1基
本容量素子の容量の2n倍に設定され、 前記第2追加容量素子の容量が前記第2基本容量素子の
容量の2n倍に設定された請求項1乃至7の何れか一項
に記載のデジタル制御型発振回路。
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