JP2001036404A

JP2001036404A - Ｐｌｌ回路

Info

Publication number: JP2001036404A
Application number: JP11204935A
Authority: JP
Inventors: Shuji Nishi; 修司西
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-07-19
Filing date: 1999-07-19
Publication date: 2001-02-09

Abstract

(57)【要約】【課題】ＡＳＩＣ化におけるＰＬＬ回路の出力信号に
含まれるジッタの抑制、低消費電力化、セル面積の縮
小、ロックアップ時間を短縮するＰＬＬ回路を提供する
こと。【解決手段】基準信号と電圧制御発振回路３、９の出
力信号に基づいたフィードバック信号の位相差を検出す
る位相比較回路１、６と、その位相比較回路で検出され
た位相差を電圧に変換し、その出力電圧に基づいて前記
出力信号を出力する該電圧制御発振回路３、９とを有す
るＰＬＬ回路１２、１３を有し、次段のＰＬＬ回路１３
の基準信号には、前段ＰＬＬ回路１２のフィードバック
信号を入力するＰＬＬ回路１４であって、次段のＰＬＬ
回路１３は動作／非動作を制御する制御信号に基づいて
動作状態と非動作状態が制御可能とされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーディオ用ＡＳ
ＩＣを主とし、各種民生機器のＡＳＩＣに適用され、例
えば、ＭＤ（mini disc）／ビデオカメラ／デジタルス
チールカメラ／ＤＶＤ（digital vidio disc）等の商品
に適用されるＰＬＬ回路に関する。

【０００２】

【従来の技術】従来、映像系の再生クロックと音声系の
再生クロックを同期させるために用いられるＰＬＬ（ph
ase locked loop）回路が、特開平９−２８４１２６号
公報や実開昭６２−１５８９３７号公報に開示されてい
る。図３は、特開平９−２８４１２６号公報のＰＬＬ回
路のブロック図を示しており、第１、第２段目のＰＬＬ
回路２６、２７が縦続接続され、第２段目のＰＬＬ回路
２７の出力側にプログラマブル２５を設けた構成として
いる。

【０００３】第１段目のＰＬＬ回路２６は、プリスケー
ラ１５、位相比較器１６、チャージポンプ１７、電圧制
御発振器１８、及び分周器１９等から概略構成され、分
周器１９の出力信号が、フィードバック信号としてプリ
スケーラ１５に入力されると共に前記位相比較器１６に
も入力される。

【０００４】すなわち、第１段目のＰＬＬ回路２６は、
位相比較器１６に基準入力信号をプリスケーラ１５で分
周した信号と、さらに分周器１９を介したフィードバッ
ク信号とを入力する。そして、位相比較器１６はこの２
つの入力信号から位相差を検出し、ダウンパルスおよび
アップパルスの誤差信号をチャージポンプ１７に入力す
る。チャージポンプ１７で受けた信号は、電圧制御発振
器１８（以下「ＶＣＯ」と記す）に入力される。前記Ｖ
Ｃ０１８では、チャージポンプ１７からの出力電圧に従
った周波数を出力し、複数個、縦続接続した分周器１９
は、前記ＶＣＯ１８で発振させたパルスを各分周器１９
で分周し、フィードバック信号として前記位相比較器１
６に入力することとなる。

【０００５】また、第２段目のＰＬＬ回路２７は、第１
段目ＰＬＬ回路２６と同様な回路構成のものであり、第
１段目のＶＣＯ１８からのフィードバック信号が、第２
段目のプリスケーラ２０で分周された後、第２段目のＰ
ＬＬ回路２７の基準入力信号として位相比較器２１に入
力されるように構成される。この回路では、位相比較器
１６、２１への入力信号周波数とＶＣＯ回路１８、２３
からの発振周波数の比率を小さくし、複数のＰＬＬ回路
に分けて入力信号周波数を増幅させる構成をとること
で、１個のＰＬＬ回路での入力信号に含まれるジッタを
増幅させないように構成している。

【０００６】図４は、実開昭６２−１５８９３７号公報
の発振回路のブロック図である。図４に示すＰＬＬ回路
４９は、前記図３の第１段目のＰＬＬ回路２６を基本構
成回路として縦続接続を行い、チャージポンプで受けた
信号をＶＣＯ回路のための信号に変換させるためのロー
パスフィルタ３２、３８、４３（以下「ＬＰＦ」と記
す）を追加させて構成される。尚、符号３０、３６、４
１は位相比較器を、符号３１、３７、４２はチャージポ
ンプを、符号３３、３９、４４はＶＣＯ回路をそれぞれ
示している。

【０００７】また、各位相比較器には、同段のフイード
バック信号が入力されるのではなく、最終段のＰＬＬ回
路のＶＣＯ４４からのジッタの小さく、もっとも安定し
た出力信号を各分周器３５、４０、４５で分周した信号
が、各回路にフイードバック信号として入力すること
で、安定度及び精度の高い出力信号を得ようとするもの
である。

【０００８】

【発明が解決しようとする課題】特開平９−２８４１２
６公報のＰＬＬ回路では、ジッタが小さく、安定した信
号が入力された場合、この回路内ではジッタの増幅を抑
制し、安定した出力信号を得ることができる。しかしな
がら、入力信号に大きなジッタがある場合、ジッタを除
去し、安定した出力信号を発生させる構造を持たないと
いう問題を有していた。

【０００９】一方、実開昭６２−１５８９３７公報のＰ
ＬＬ回路では、複数個のＰＬＬ回路を縦続接続している
ため、大きなジッタを含んだ信号を入力端子から入力し
ても、各ＰＬＬ回路でジッタの大きさは抑制され、最終
段での出力端子にはジッタの含まない出力信号を得るこ
とが可能である。しかしながら、入力信号に含まれるジ
ッタの大きさに関わらず、常に複数個のＰＬＬ回路を使
用しているため、ＡＳＩＣ（application specific I
C）で使用する場合、全てのＰＬＬ回路を動作させなけ
ればならず、消費電力が増大し、セル面積が大きくなる
という問題を有していた。また、１段のＰＬＬ回路を使
用する場合に比ベてロックアップ時間が長いという問題
を有している。

【００１０】本発明は、前記の問題点を解消するためな
されたものであって、ＡＳＩＣ化におけるＰＬＬ回路の
出力信号に含まれるジッタを抑制し、低消費電力で、セ
ル面積を縮小し、ロックアップ時間を短縮するＰＬＬ回
路を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、次の構成を有する。本発明の第１の要旨
の構成は、基準信号と電圧制御発振回路の出力信号に基
づいたフィードバック信号の位相差を検出する位相比較
回路と、その位相比較回路で検出された位相差を電圧に
変換する位相差電圧変換回路と、該位相差電圧変換回路
からの出力電圧に基づいて前記出力信号を出力する該電
圧制御発振回路とを有するＰＬＬ部を複数有し、２段以
降のＰＬＬ部の基準信号には、前段ＰＬＬ部のフィード
バック信号を入力するＰＬＬ回路であって、２段以降の
何れか又は全てのＰＬＬ部は、動作／非動作を制御する
制御信号に基づいて動作状態と非動作状態が制御可能と
されていることを特徴とするＰＬＬ回路である。

【００１２】本発明の第２の要旨の構成は、前記動作／
非動作を制御する制御信号に基づいて動作状態にあるＰ
ＬＬ部の出力信号のうち、選択されたＰＬＬ部の出力信
号を出力する接続端子を有することを特徴とする請求項
１に記載のＰＬＬ回路である。

【００１３】本発明の第３の要旨の構成は、前記ＰＬＬ
部毎に出力信号を出力する接続端子を設け、複数段のＰ
ＬＬ部の出力信号を出力可能とすることを特徴とする請
求項１に記載のＰＬＬ回路である。

【００１４】本発明の第４の要旨の構成は、前記ＰＬＬ
部の電圧制御発振器の入力側に、外付けキャパシタ用の
外部接続端子を設けることを特徴とする請求項１乃至３
の何れか１項に記載のＰＬＬ回路である。

【００１５】本発明の第５の要旨の構成は、前記外付け
キャパシタ用の接続端子は、最終段のＰＬＬ部に設ける
ことを特徴とする請求項４に記載のＰＬＬ回路である。

【００１６】本発明の第６の要旨の構成は、前記最終段
のＰＬＬ部の電圧制御発振器の入力側には、外付けロー
パスフィルタを接続可能とする外部接続端子を設けるこ
とを特徴とする請求項１乃至３の何れか１項に記載のＰ
ＬＬ回路である。

【００１７】本発明の第７の要旨の構成は、前記ＰＬＬ
回路は、ＡＳＩＣにて構成されることを特徴とする１乃
至６の何れか１項に記載のＰＬＬ回路である。

【００１８】本発明の第１の要旨によれば、ＰＬＬ回路
はＰＬＬ部を複数有し、次段以降のＰＬＬ部の基準信号
には、前段ＰＬＬ部のフィードバック信号を入力するこ
とで、前段ＰＬＬ部にてジッタの減少したフィードバッ
ク信号を後段のＰＬＬ部の基準信号として用いることで
後段のＰＬＬ部により更にジッタの抑制した出力信号を
得ることが可能となる。そして、次段以降の何れか又は
全てのＰＬＬ部は、例えば初段ＰＬＬ部に入力される出
力信号に含まれるジッタの大きさにより、そのジッタを
抑制するに最適な数のＰＬＬ部を動作状態とし、その他
後段の必要のないＰＬＬ部を非動作状態に制御されるの
で、出力信号に含まれるジッタを抑制するのに不必要な
ＰＬＬ部を動作させて不必要に消費電力を増大すること
を防いでいる。従って、最適な消費電力にて出力信号に
含まれるジッタを抑制することが可能となる。

【００１９】本発明の第２の要旨によれば、動作／非動
作を制御する制御信号に基づいて動作状態にあるＰＬＬ
部の出力信号のうち、選択的に出力信号を出力する接続
端子を有するために少ない接続端子にて構成され、セル
面積の縮小化を図ることができる。

【００２０】本発明の第３の要旨によれば、複数段のＰ
ＬＬ部の出力信号を得ることができるので、１つの応用
システムにおいて、ＰＬＬ回路の出力供給先が複数ある
場合に、高速ロックアップが要求されるものは上段側Ｐ
ＬＬ部の出力信号を、低ジッタが要求されるものは下流
側ＰＬＬ部の出力信号を用いることで汎用的な使用が可
能となる。

【００２１】本発明の第４の要旨によれば、ＰＬＬ部の
電圧制御発振器の入力側に外付けキャパシタ用の外部接
続端子を設けたことにより、出力信号に含まれるジッタ
をさらに多く抑制する効果を得たい場合には外付けキャ
パシタ接続端子をキャパシタを接続することで可能とな
る。

【００２２】本発明の第５の要旨によれば、前記最終段
のＰＬＬ部の電圧制御発振器の入力側に外付けキャパシ
タを接続可能とする外部接続端子を設けることで、ジッ
タの抑制ができない場合にも外付けキャパシタを接続す
ることで出力信号に含まれるジッタを抑制することがで
きる。

【００２３】本発明の第６の要旨によれば、前記最終段
のＰＬＬ部の電圧制御発振器の入力側に外付ローパスフ
ィルタを接続可能とする外部接続端子を設けることで、
ジッタの抑制ができない場合にも外付ローパスフィルタ
により出力信号に含まれるジッタを抑制することができ
る。

【００２４】本発明の第７の要旨によれば、前記した作
用効果に加えてＰＬＬ回路をＡＳＩＣにて構成すること
で、低消費電力で、セル面積の縮小化するＰＬＬ回路を
提供できる。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図１は、本発明の実施形態に
係るＡＳＩＣにて構成するＰＬＬ回路の概略ブロック図
である。図１に示すように、本実施形態に係るＡＳＩＣ
にて構成するＰＬＬ回路１４は、複数のＰＬＬ回路を縦
列接続する例として、それぞれマクロセルにて構成され
たＰＬＬ回路１２、１３を２個直列に接続して設け、第
１段目のＰＬＬ回路１２の後段の分周器５からのフィー
ドバック信号が位相比較器１に入力されるとともに、第
２段目ＰＬＬ回路１３の位相比較器６の基準入力信号と
して入力されるように構成している。

【００２６】ＰＬＬ回路１２は、位相比較器１、チャー
ジポンプ２、ＬＰＦ３、ＶＣＯ４、及び４個の直列接続
された（１／２）分周器５ａ〜５ｄ等から概略構成さ
れ、最後の分周器５ｄの出力信号がフィードバック信号
として、位相比較器１に入力される。

【００２７】位相比較器１は、基準入力信号と分周器５
ｄを介したフィードバック信号が入力され、位相比較器
１はこの２つの入力信号から位相差を検出し、ダウンパ
ルスおよびアップパルスの誤差信号をチャージポンプ２
に入力する。

【００２８】チャージポンプ２は、アップパルス又はダ
ウンパルスに応じた出力信号をＬＰＦ３に出力し、その
出力信号はＬＰＦ３にて高域成分が除去され平滑化され
た後に制御信号としてＶＣＯ４に印加される。

【００２９】ＶＣ０４では、チャージポンプ２からの出
力電圧に従った周波数を出力し、複数個、縦続接続した
分周器５ａ〜５ｄは、ＶＣＯ４で発振させたパルスを各
分周器で分周し、フィードバック信号として前記位相比
較器１に入力する。

【００３０】第２段目のＰＬＬ回路１３は、ＰＬＬ回路
１２と類似した構成とし、位相比較器６、チャージポン
プ７、ＬＰＦ８、ＶＣＯ９、及び４個の直列接続された
（１／２）分周器１０ａ〜１０ｄ等が、それぞれ位相比
較器１、チャージポンプ２、ＬＰＦ３、ＶＣＯ４、及び
４個の直列接続された（１／２）分周器５ａ〜５ｄに対
応する。

【００３１】また、第２段目（最終段目）のＰＬＬ回路
１３には、ＬＰＦ８とＶＣＯ９との間（ＶＣＯ９の入力
側）にＡＳＩＣに外付けでキャパシタ部品１１、例えば
コンデンサを追加できる入力端子Ｔ１を設け、該入力端
子Ｔ１に一端を接続し他端を接地した外付けでキャパシ
タ部品１１をＶＣＯ９の入力側に設けることでローパス
フィルタと同様の効果を奏し、ジッタを適切に抑制でき
ることとなる。

【００３２】外付けでキャパシタ部品１１の取り付け位
置は、ＰＬＬ回路１２に設けてもよく、又ＰＬＬ回路１
４が３段以上の縦列接続するＰＬＬ回路を含むの場合に
は何れのＰＬＬ回路に設けてもよいが、より少ないＰＬ
Ｌ回路数にて構成し、セル面積を少なく抑える観点から
すると最終段目のＰＬＬ回路に設けることが効率的であ
る。

【００３３】さらに、２段のＰＬＬ回路１２、１３で構
成したＰＬＬ回路１４は、各ＰＬＬ回路１２、１３を独
立して動作／非動作状態を制御可能とするために、制御
用接続端子ＬＰＭＯＤＥ１、２端子を有している。前記
制御用接続端子ＬＰＭＯＤＥ１は、ＰＬＬ回路１２の位
相比較器１とＶＣＯ４に接続され、また制御用接続端子
ＬＰＭＯＤＥ２は、ＰＬＬ回路１３の位相比較器６とＶ
ＣＯ９に接続され、制御部ＣＯＮからの動作／非動作制
御信号に基づいて、例えば各起動電圧をＯＮ／ＯＦＦ制
御することで、各ＰＬＬ回路１２、１３を独立して動作
／非動作状態の制御を可能としている。尚、第１段のＰ
ＬＬ回路１２にも制御用接続端子ＬＰＭＯＤＥ１を設け
て動作／非動作の制御可能としているのは、ＡＳＩＣに
構成するＰＬＬ回路を想定した場合にアプリケーション
によっては全てのＰＬＬ回路を停止させる場合もあるこ
とを考慮したものであり、設けなくてもよい。また、Ｖ
ＣＯの入力電圧を制御するのは、発振による消費電力を
無くすためである。

【００３４】ＰＬＬ回路１２、１３の動作／非動作を選
択的に制御する動作／非動作制御信号を出力する制御部
ＣＯＮは、ＰＬＬ回路１４外部に設けた場合に限定する
ものではなく、ＰＬＬ回路１４内部に設ける構成であっ
てもよい。

【００３５】また、ＰＬＬ回路１２の２、３番目の（１
／２）分周器５ｂ、５ｃには出力端子Ｔｆ１、Ｔｆ２が
設けてそれぞれの異なった周波数の信号出力可能として
いる。同様に、ＰＬＬ回路１３の２、３番目の（１／
２）分周器１０ｂ、１０ｃにも出力端子Ｔｆ３、Ｔｆ４
を設けそれぞれの異なった周波数の信号出力可能にして
いる。上記構成により１つの応用システムにおいて、Ｐ
ＬＬ回路出力供給先が複数ある場合に、高速ロックアッ
プが要求されるものにはＰＬＬ回路１２の発振出力端子
Ｔｆ１、Ｔｆ２に接続し、低ジッタが要求されるものに
はＰＬＬ回路１３の発振出力端子Ｔｆ３、Ｔｆ４に接続
すことで汎用的な使用が可能となる。

【００３６】尚、ＰＬＬ回路１２側の出力端子Ｔｆ１、
Ｔｆ２と、ＰＬＬ回路１３側の発振出力端子Ｔｆ３、Ｔ
ｆ４にはその先に図示しないセレクタ回路を設けて何れ
かのＰＬＬ回路側の出力信号のみを出力可能としてもよ
い。例えば、ＰＬＬ回路１２、１３の動作／非動作を制
御する制御用接続端子ＬＰＭＯＤＥ２からの動作／非動
作制御信号に基づいて前記したセレクタ回路を制御す
る。これにより端子数の削減効果と、一つの応用システ
ムにおいて基準入力信号や出力信号の状態に応じて、例
えば出力信号に含まれるジッタが大きい場合には後段側
のＰＬＬ回路１３側の発振出力端子に接続し、ロックタ
イムを少なくする場合にはＰＬＬ回路１２側の出力端子
に切り換える使用が可能となる。また、出力端子を設け
る分周器５ａ〜５ｄ、１０ａ〜１０ｄも限定するもので
はない。

【００３７】上記構成を有する本実施形態において、ま
ず、基準入力信号に対するフィードバック信号がジッタ
の小さい入力信号であり、ロックアップ時間の速さを要
求する場合には、第２段目のＰＬＬ回路１３の動作を停
止させるとともに、第１段目のＰＬＬ回路１２のみを動
作させる構成を取る。これによりＰＬＬ回路１３の消費
電力を無くし、第１段目のＰＬＬ回路１２にてジッタを
短時間に少なくして出力端子Ｔｆ１及び／又はＴｆ２よ
り発振周波数の出力可能とする。

【００３８】また、基準入力信号に対してフィードバッ
ク信号がジッタを含み、ロックアップ時間の速さを要求
しない場合には、第１段目のＰＬＬ回路１２と第２段目
のＰＬＬ回路１３を同時に動作させる構成を取り、更に
は外付けキャパシタ１１を設けて高域成分の除去も可能
とすることでジッタをより確実に減少させることができ
る。

【００３９】さらに詳細な以下に説明する。上記に示す
ような外付けキャパシタ１１の接続端子を有するＰＬＬ
回路１３をＰＬＬ回路１２に縦列接続する構成とする
と、ジッタの小さなフィードバック信が第１段目のＰＬ
Ｌ回路１２の位相比較器１の入力端子に入力された場
合、第１段目のＰＬＬ回路１２のみを動作させ、各分周
器５ｂ，５ｃから複数の発振周波数ｆ１、ｆ２の出力信
号を生成する。この時、第２段目のＰＬＬ回路１３は、
ＬＰＭＯＤＥ２端子からの動作／非動作制御信号により
動作を停止させる。これにより消費電力が少なく、ロッ
クアップ時間の速い、ジッタのない安定した信号を出力
できる。

【００４０】また、ジッタの大きな信号フィードバック
信号が位相比較器１の入力端子に入力された場合、すな
わち１段目のＰＬＬ回路１２でジッタを抑制しきれず
に、第１段目ＰＬＬ回路１２の各分周器５ｄから生成し
た出力信号にジッタが含まれている場合には、制御用接
続端子ＬＰＭＯＤＥ２に入力される動作／非動作制御信
号を繰作して２段目のＰＬＬ回路１３を動作させ、第２
段目の各分周器１０ａ〜１０ｄの出力端子から出力信号
を生成する構成をとる。これは、第１段目のＰＬＬ回路
１２のフィードバック信号には、入力信号のジッタを抑
制した信号が帰還してくるため、ジッタの小さくなった
信号をさらに第２段目のＰＬＬ回路１３の基準入力信号
として入力することにより、第２段目のＰＬＬ回路１３
の各分周器１０ｂ，１０ｃからの出力信号は、第１段目
のＰＬＬ回路１２で抑制することができなかったジッタ
をさらに抑制したものとなる。

【００４１】前記よりもさらに大きなジッタを含むフィ
ードバック信号が位相比較器１の入力端子から入力さ
れ、第２段目ＰＬＬ回路１３の各分周器１０ｂ，１０ｃ
から生成した出力信号にジッタを含んでいる場合には、
入力端子Ｔ１にキャパシタ部品１１を外付けし、一端を
接地することで、ローパスフィルタと同様の効果を奏し
てジッタをさらに抑制することが可能になる。このよう
に、マクロセルにて構成されたＰＬＬ回路１３に対して
キャパシタ部品１１を外付け可能とすることで大きなジ
ッタをより的確に抑制できる。尚、この場合のキャパシ
タ値等は、使用するシステムに応じて、変化させる必要
がある。

【００４２】以上説明したように、それらのＰＬＬ回路
は、独立した制御用接続端子ＬＰＭＯＤＥを有し、それ
ぞれのＰＬＬ回路からの出力信号に含まれるジッタの大
きさによりＰＬＬ回路の動作を制御し、使用しないＰＬ
Ｌ回路は動作停止状態に制御するので、低消費電力のＰ
ＬＬ回路を構成することが可能になる。

【００４３】また、２段目のＰＬＬ回路１３のＶＣＯ９
の入力部分に外付けキャパシタ部品１１の接続を可能と
する入力端子Ｔ１を有することで、このＰＬＬ回路１３
と外付けキャパシタ部品１１で、位相比較器６の入力信
号に含むジッタの大きさに関わらず、ジッタを抑制した
安定した出力信号を得ることが可能になる。

【００４４】また、独立した各制御用接続端子ＬＰＭＯ
ＤＥ１，ＬＰＭＯＤＥ２を有するＰＬＬ回路１２、１３
をそれぞれ１個のマクロセルとして考えた場合、同様の
マクロセルを複数個使用することで１つのシステムを作
り出すことができ、必要なマクロセルのみ動作させるこ
とが可能であるため、低消費電力化とセルの開発期間の
短縮という効果も得られる。

【００４５】さらに、本発明で得られた安定した出力信
号をＭＤ等のオーディオＤＡＣ（digital to analogue
converter)を制御する信号として適用することで、ジッ
タによる音質の劣化を抑制することが可能になる。

【００４６】前記の実施形態では本発明の好適例を説明
したが、本発明はこれに限定されないことはもちろんで
ある。例えば上記実施形態では、より大きなジッタ含む
出力信号が位相比較器１の入力端子から入力され、か
つ、第２段目ＰＬＬ回路１３の各分周器１０ｂ，１０ｃ
から生成した出力信号にジッタが含んでいる場合の対応
手段として、簡易な構成にてローパスフィルタの効果を
得るために外付けキャパシタ部品１１を設ける入力端子
Ｔ１を説明したが、もちろんローパスフィルタＬＰＦ１
１ｂ自体を外付け可能としても同様の効果を得ることが
できる。但し、この場合には、図２に示すように、第２
段目のＰＬＬ回路１３のＬＰＦ８とＶＣＯ９とを分離す
るとともに、ＬＰＦ８出力側、及びＶＣＯ９の入力側と
を接続する接続端子Ｔ２、Ｔ３を設ける必要がある。こ
の場合の接続端子Ｔ２、Ｔ３へのローパスフィルタＬＰ
Ｆ１１ｂの取り付けは、接続端子Ｔ２、Ｔ３を抵抗Ｒを
介して接続し、該抵抗Ｒと接続端子Ｔ３との間に他端側
を接地するキャパシタＣを設けることとなる。この場合
のキヤパシタＣ、抵抗Ｒの両値は、使用するシステムに
応じて、変化させる必要がある。

【００４７】

【発明の効果】以上説明した通り、本発明の第１の要旨
によれば、ＰＬＬ回路はＰＬＬ部を複数有し、次段以降
のＰＬＬ部の基準信号には前段ＰＬＬ部のフィードバッ
ク信号を入力することで、前段ＰＬＬ部にてジッタの減
少したフィードバック信号を後段のＰＬＬ部により更に
ジッタの抑制した出力信号を得ることが可能となる。そ
して、次段以降の何れか又は全てのＰＬＬ部はそのジッ
タを抑制するに最適な数のＰＬＬ部を動作状態とし、そ
の他後段の必要のないＰＬＬ部を非動作状態に制御され
るので、出力信号に含まれるジッタを抑制するのに不必
要なＰＬＬ部を動作させて不必要に消費電力を増大する
ことを防いでいる。よって、最適な消費電力にて出力信
号に含まれるジッタを抑制することができた。

【００４８】また、本発明の第２の要旨によれば、少な
い接続端子にてセル面積の縮小を図ることができ、第３
の要旨によれば、ＰＬＬ回路の出力供給先が複数ある場
合に、高速ロックアップが要求されるものは上段側ＰＬ
Ｌ部の出力信号を、低ジッタが要求されるものは下流側
ＰＬＬ部の出力信号を用いることで汎用的な使用が可能
となった。

【００４９】さらに本発明の第４の要旨によれば、出力
信号に含まれるジッタを抑制する効果を奏し、また第
５、６の要旨のように最終段のＰＬＬ部の電圧制御発振
器の入力側に外付けキャパシタ、或いは外付ローパスフ
ィルタを接続可能とする外部接続端子を設けることで、
ジッタの抑制ができない場合にも外付けキャパシタを接
続することで出力信号に含まれるジッタを確実に抑制す
ることができる。

【００５０】また、本発明の第７の要旨によれば、前記
作用効果に加えてＰＬＬ回路をＡＳＩＣにて構成するこ
とで、低消費電力で、セル面積の縮小化するＰＬＬ回路
を提供できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＰＬＬ回路のブロック
図である。

【図２】本発明のその他の実施形態に係る外付ローパス
フィルタのブロック図である。

【図３】従来のＰＬＬ回路のブロック図である。

【図４】従来の発振回路のブロック図である。

【符号の説明】

１、６位相比較器２、７チャージポンプ３、８ローパスフィルタ（ＬＰＦ）４、９電圧制御発振器（ＶＣＯ）５ａ〜５ｄ、１０ａ〜１０ｄ分周器１１外付けキヤパシタ１１ｂ外付けローパスフィルタ１２第１段目のＰＬＬ回路１３第２段目のＰＬＬ回路１４ＰＬＬ回路Ｔ１〜Ｔ３接続端子ＬＰＭＯＤＥ２制御用接続端子ＣＯＮ制御部

Claims

【特許請求の範囲】

【請求項１】基準信号と電圧制御発振回路の出力信号
に基づいたフィードバック信号の位相差を検出する位相
比較回路と、その位相比較回路で検出された位相差を電
圧に変換する位相差電圧変換回路と、該位相差電圧変換
回路からの出力電圧に基づいて前記出力信号を出力する
該電圧制御発振回路とを有するＰＬＬ部を複数有し、２
段以降のＰＬＬ部の基準信号には、前段ＰＬＬ部のフィ
ードバック信号を入力するＰＬＬ回路であって、２段以降の何れか又は全てのＰＬＬ部は、動作／非動作
を制御する制御信号に基づいて動作状態と非動作状態が
制御可能とされていることを特徴とするＰＬＬ回路。
【請求項２】前記動作／非動作を制御する制御信号に
基づいて動作状態にあるＰＬＬ部の出力信号のうち、選
択されたＰＬＬ部の出力信号を出力する接続端子を有す
ることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】前記ＰＬＬ部毎に出力信号を出力する接
続端子を設け、複数段のＰＬＬ部の出力信号を出力可能
とすることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】前記ＰＬＬ部の電圧制御発振器の入力側
に、外付けキャパシタ用の外部接続端子を設けることを
特徴とする請求項１乃至３の何れか１項に記載のＰＬＬ
回路。
【請求項５】前記外付けキャパシタ用の外部接続端子
は、最終段のＰＬＬ部に設けることを特徴とする請求項
４に記載のＰＬＬ回路。
【請求項６】前記最終段のＰＬＬ部の電圧制御発振器
の入力側には、外付けローパスフィルタを接続可能とす
る外部接続端子を設けることを特徴とする請求項１乃至
３の何れか１項に記載のＰＬＬ回路。
【請求項７】前記ＰＬＬ回路は、ＡＳＩＣにて構成さ
れることを特徴とする１乃至６の何れか１項に記載のＰ
ＬＬ回路。