JP2001036404A - Pll回路 - Google Patents
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- JP2001036404A JP2001036404A JP11204935A JP20493599A JP2001036404A JP 2001036404 A JP2001036404 A JP 2001036404A JP 11204935 A JP11204935 A JP 11204935A JP 20493599 A JP20493599 A JP 20493599A JP 2001036404 A JP2001036404 A JP 2001036404A
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- signal
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- pll circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ASIC化におけるPLL回路の出力信号に
含まれるジッタの抑制、低消費電力化、セル面積の縮
小、ロックアップ時間を短縮するPLL回路を提供する
こと。 【解決手段】 基準信号と電圧制御発振回路3、9の出
力信号に基づいたフィードバック信号の位相差を検出す
る位相比較回路1、6と、その位相比較回路で検出され
た位相差を電圧に変換し、その出力電圧に基づいて前記
出力信号を出力する該電圧制御発振回路3、9とを有す
るPLL回路12、13を有し、次段のPLL回路13
の基準信号には、前段PLL回路12のフィードバック
信号を入力するPLL回路14であって、次段のPLL
回路13は動作/非動作を制御する制御信号に基づいて
動作状態と非動作状態が制御可能とされる。
含まれるジッタの抑制、低消費電力化、セル面積の縮
小、ロックアップ時間を短縮するPLL回路を提供する
こと。 【解決手段】 基準信号と電圧制御発振回路3、9の出
力信号に基づいたフィードバック信号の位相差を検出す
る位相比較回路1、6と、その位相比較回路で検出され
た位相差を電圧に変換し、その出力電圧に基づいて前記
出力信号を出力する該電圧制御発振回路3、9とを有す
るPLL回路12、13を有し、次段のPLL回路13
の基準信号には、前段PLL回路12のフィードバック
信号を入力するPLL回路14であって、次段のPLL
回路13は動作/非動作を制御する制御信号に基づいて
動作状態と非動作状態が制御可能とされる。
Description
【0001】
【発明の属する技術分野】本発明は、オーディオ用AS
ICを主とし、各種民生機器のASICに適用され、例
えば、MD(mini disc)/ビデオカメラ/デジタルス
チールカメラ/DVD(digital vidio disc)等の商品
に適用されるPLL回路に関する。
ICを主とし、各種民生機器のASICに適用され、例
えば、MD(mini disc)/ビデオカメラ/デジタルス
チールカメラ/DVD(digital vidio disc)等の商品
に適用されるPLL回路に関する。
【0002】
【従来の技術】従来、映像系の再生クロックと音声系の
再生クロックを同期させるために用いられるPLL(ph
ase locked loop)回路が、特開平9−284126号
公報や実開昭62−158937号公報に開示されてい
る。図3は、特開平9−284126号公報のPLL回
路のブロック図を示しており、第1、第2段目のPLL
回路26、27が縦続接続され、第2段目のPLL回路
27の出力側にプログラマブル25を設けた構成として
いる。
再生クロックを同期させるために用いられるPLL(ph
ase locked loop)回路が、特開平9−284126号
公報や実開昭62−158937号公報に開示されてい
る。図3は、特開平9−284126号公報のPLL回
路のブロック図を示しており、第1、第2段目のPLL
回路26、27が縦続接続され、第2段目のPLL回路
27の出力側にプログラマブル25を設けた構成として
いる。
【0003】第1段目のPLL回路26は、プリスケー
ラ15、位相比較器16、チャージポンプ17、電圧制
御発振器18、及び分周器19等から概略構成され、分
周器19の出力信号が、フィードバック信号としてプリ
スケーラ15に入力されると共に前記位相比較器16に
も入力される。
ラ15、位相比較器16、チャージポンプ17、電圧制
御発振器18、及び分周器19等から概略構成され、分
周器19の出力信号が、フィードバック信号としてプリ
スケーラ15に入力されると共に前記位相比較器16に
も入力される。
【0004】すなわち、第1段目のPLL回路26は、
位相比較器16に基準入力信号をプリスケーラ15で分
周した信号と、さらに分周器19を介したフィードバッ
ク信号とを入力する。そして、位相比較器16はこの2
つの入力信号から位相差を検出し、ダウンパルスおよび
アップパルスの誤差信号をチャージポンプ17に入力す
る。チャージポンプ17で受けた信号は、電圧制御発振
器18(以下「VCO」と記す)に入力される。前記V
C018では、チャージポンプ17からの出力電圧に従
った周波数を出力し、複数個、縦続接続した分周器19
は、前記VCO18で発振させたパルスを各分周器19
で分周し、フィードバック信号として前記位相比較器1
6に入力することとなる。
位相比較器16に基準入力信号をプリスケーラ15で分
周した信号と、さらに分周器19を介したフィードバッ
ク信号とを入力する。そして、位相比較器16はこの2
つの入力信号から位相差を検出し、ダウンパルスおよび
アップパルスの誤差信号をチャージポンプ17に入力す
る。チャージポンプ17で受けた信号は、電圧制御発振
器18(以下「VCO」と記す)に入力される。前記V
C018では、チャージポンプ17からの出力電圧に従
った周波数を出力し、複数個、縦続接続した分周器19
は、前記VCO18で発振させたパルスを各分周器19
で分周し、フィードバック信号として前記位相比較器1
6に入力することとなる。
【0005】また、第2段目のPLL回路27は、第1
段目PLL回路26と同様な回路構成のものであり、第
1段目のVCO18からのフィードバック信号が、第2
段目のプリスケーラ20で分周された後、第2段目のP
LL回路27の基準入力信号として位相比較器21に入
力されるように構成される。この回路では、位相比較器
16、21への入力信号周波数とVCO回路18、23
からの発振周波数の比率を小さくし、複数のPLL回路
に分けて入力信号周波数を増幅させる構成をとること
で、1個のPLL回路での入力信号に含まれるジッタを
増幅させないように構成している。
段目PLL回路26と同様な回路構成のものであり、第
1段目のVCO18からのフィードバック信号が、第2
段目のプリスケーラ20で分周された後、第2段目のP
LL回路27の基準入力信号として位相比較器21に入
力されるように構成される。この回路では、位相比較器
16、21への入力信号周波数とVCO回路18、23
からの発振周波数の比率を小さくし、複数のPLL回路
に分けて入力信号周波数を増幅させる構成をとること
で、1個のPLL回路での入力信号に含まれるジッタを
増幅させないように構成している。
【0006】図4は、実開昭62−158937号公報
の発振回路のブロック図である。図4に示すPLL回路
49は、前記図3の第1段目のPLL回路26を基本構
成回路として縦続接続を行い、チャージポンプで受けた
信号をVCO回路のための信号に変換させるためのロー
パスフィルタ32、38、43(以下「LPF」と記
す)を追加させて構成される。尚、符号30、36、4
1は位相比較器を、符号31、37、42はチャージポ
ンプを、符号33、39、44はVCO回路をそれぞれ
示している。
の発振回路のブロック図である。図4に示すPLL回路
49は、前記図3の第1段目のPLL回路26を基本構
成回路として縦続接続を行い、チャージポンプで受けた
信号をVCO回路のための信号に変換させるためのロー
パスフィルタ32、38、43(以下「LPF」と記
す)を追加させて構成される。尚、符号30、36、4
1は位相比較器を、符号31、37、42はチャージポ
ンプを、符号33、39、44はVCO回路をそれぞれ
示している。
【0007】また、各位相比較器には、同段のフイード
バック信号が入力されるのではなく、最終段のPLL回
路のVCO44からのジッタの小さく、もっとも安定し
た出力信号を各分周器35、40、45で分周した信号
が、各回路にフイードバック信号として入力すること
で、安定度及び精度の高い出力信号を得ようとするもの
である。
バック信号が入力されるのではなく、最終段のPLL回
路のVCO44からのジッタの小さく、もっとも安定し
た出力信号を各分周器35、40、45で分周した信号
が、各回路にフイードバック信号として入力すること
で、安定度及び精度の高い出力信号を得ようとするもの
である。
【0008】
【発明が解決しようとする課題】特開平9−28412
6公報のPLL回路では、ジッタが小さく、安定した信
号が入力された場合、この回路内ではジッタの増幅を抑
制し、安定した出力信号を得ることができる。しかしな
がら、入力信号に大きなジッタがある場合、ジッタを除
去し、安定した出力信号を発生させる構造を持たないと
いう問題を有していた。
6公報のPLL回路では、ジッタが小さく、安定した信
号が入力された場合、この回路内ではジッタの増幅を抑
制し、安定した出力信号を得ることができる。しかしな
がら、入力信号に大きなジッタがある場合、ジッタを除
去し、安定した出力信号を発生させる構造を持たないと
いう問題を有していた。
【0009】一方、実開昭62−158937公報のP
LL回路では、複数個のPLL回路を縦続接続している
ため、大きなジッタを含んだ信号を入力端子から入力し
ても、各PLL回路でジッタの大きさは抑制され、最終
段での出力端子にはジッタの含まない出力信号を得るこ
とが可能である。しかしながら、入力信号に含まれるジ
ッタの大きさに関わらず、常に複数個のPLL回路を使
用しているため、ASIC(application specific I
C)で使用する場合、全てのPLL回路を動作させなけ
ればならず、消費電力が増大し、セル面積が大きくなる
という問題を有していた。また、1段のPLL回路を使
用する場合に比ベてロックアップ時間が長いという問題
を有している。
LL回路では、複数個のPLL回路を縦続接続している
ため、大きなジッタを含んだ信号を入力端子から入力し
ても、各PLL回路でジッタの大きさは抑制され、最終
段での出力端子にはジッタの含まない出力信号を得るこ
とが可能である。しかしながら、入力信号に含まれるジ
ッタの大きさに関わらず、常に複数個のPLL回路を使
用しているため、ASIC(application specific I
C)で使用する場合、全てのPLL回路を動作させなけ
ればならず、消費電力が増大し、セル面積が大きくなる
という問題を有していた。また、1段のPLL回路を使
用する場合に比ベてロックアップ時間が長いという問題
を有している。
【0010】本発明は、前記の問題点を解消するためな
されたものであって、ASIC化におけるPLL回路の
出力信号に含まれるジッタを抑制し、低消費電力で、セ
ル面積を縮小し、ロックアップ時間を短縮するPLL回
路を提供することを目的とする。
されたものであって、ASIC化におけるPLL回路の
出力信号に含まれるジッタを抑制し、低消費電力で、セ
ル面積を縮小し、ロックアップ時間を短縮するPLL回
路を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、次の構成を有する。本発明の第1の要旨
の構成は、基準信号と電圧制御発振回路の出力信号に基
づいたフィードバック信号の位相差を検出する位相比較
回路と、その位相比較回路で検出された位相差を電圧に
変換する位相差電圧変換回路と、該位相差電圧変換回路
からの出力電圧に基づいて前記出力信号を出力する該電
圧制御発振回路とを有するPLL部を複数有し、2段以
降のPLL部の基準信号には、前段PLL部のフィード
バック信号を入力するPLL回路であって、2段以降の
何れか又は全てのPLL部は、動作/非動作を制御する
制御信号に基づいて動作状態と非動作状態が制御可能と
されていることを特徴とするPLL回路である。
達成するため、次の構成を有する。本発明の第1の要旨
の構成は、基準信号と電圧制御発振回路の出力信号に基
づいたフィードバック信号の位相差を検出する位相比較
回路と、その位相比較回路で検出された位相差を電圧に
変換する位相差電圧変換回路と、該位相差電圧変換回路
からの出力電圧に基づいて前記出力信号を出力する該電
圧制御発振回路とを有するPLL部を複数有し、2段以
降のPLL部の基準信号には、前段PLL部のフィード
バック信号を入力するPLL回路であって、2段以降の
何れか又は全てのPLL部は、動作/非動作を制御する
制御信号に基づいて動作状態と非動作状態が制御可能と
されていることを特徴とするPLL回路である。
【0012】本発明の第2の要旨の構成は、前記動作/
非動作を制御する制御信号に基づいて動作状態にあるP
LL部の出力信号のうち、選択されたPLL部の出力信
号を出力する接続端子を有することを特徴とする請求項
1に記載のPLL回路である。
非動作を制御する制御信号に基づいて動作状態にあるP
LL部の出力信号のうち、選択されたPLL部の出力信
号を出力する接続端子を有することを特徴とする請求項
1に記載のPLL回路である。
【0013】本発明の第3の要旨の構成は、前記PLL
部毎に出力信号を出力する接続端子を設け、複数段のP
LL部の出力信号を出力可能とすることを特徴とする請
求項1に記載のPLL回路である。
部毎に出力信号を出力する接続端子を設け、複数段のP
LL部の出力信号を出力可能とすることを特徴とする請
求項1に記載のPLL回路である。
【0014】本発明の第4の要旨の構成は、前記PLL
部の電圧制御発振器の入力側に、外付けキャパシタ用の
外部接続端子を設けることを特徴とする請求項1乃至3
の何れか1項に記載のPLL回路である。
部の電圧制御発振器の入力側に、外付けキャパシタ用の
外部接続端子を設けることを特徴とする請求項1乃至3
の何れか1項に記載のPLL回路である。
【0015】本発明の第5の要旨の構成は、前記外付け
キャパシタ用の接続端子は、最終段のPLL部に設ける
ことを特徴とする請求項4に記載のPLL回路である。
キャパシタ用の接続端子は、最終段のPLL部に設ける
ことを特徴とする請求項4に記載のPLL回路である。
【0016】本発明の第6の要旨の構成は、前記最終段
のPLL部の電圧制御発振器の入力側には、外付けロー
パスフィルタを接続可能とする外部接続端子を設けるこ
とを特徴とする請求項1乃至3の何れか1項に記載のP
LL回路である。
のPLL部の電圧制御発振器の入力側には、外付けロー
パスフィルタを接続可能とする外部接続端子を設けるこ
とを特徴とする請求項1乃至3の何れか1項に記載のP
LL回路である。
【0017】本発明の第7の要旨の構成は、前記PLL
回路は、ASICにて構成されることを特徴とする1乃
至6の何れか1項に記載のPLL回路である。
回路は、ASICにて構成されることを特徴とする1乃
至6の何れか1項に記載のPLL回路である。
【0018】本発明の第1の要旨によれば、PLL回路
はPLL部を複数有し、次段以降のPLL部の基準信号
には、前段PLL部のフィードバック信号を入力するこ
とで、前段PLL部にてジッタの減少したフィードバッ
ク信号を後段のPLL部の基準信号として用いることで
後段のPLL部により更にジッタの抑制した出力信号を
得ることが可能となる。そして、次段以降の何れか又は
全てのPLL部は、例えば初段PLL部に入力される出
力信号に含まれるジッタの大きさにより、そのジッタを
抑制するに最適な数のPLL部を動作状態とし、その他
後段の必要のないPLL部を非動作状態に制御されるの
で、出力信号に含まれるジッタを抑制するのに不必要な
PLL部を動作させて不必要に消費電力を増大すること
を防いでいる。従って、最適な消費電力にて出力信号に
含まれるジッタを抑制することが可能となる。
はPLL部を複数有し、次段以降のPLL部の基準信号
には、前段PLL部のフィードバック信号を入力するこ
とで、前段PLL部にてジッタの減少したフィードバッ
ク信号を後段のPLL部の基準信号として用いることで
後段のPLL部により更にジッタの抑制した出力信号を
得ることが可能となる。そして、次段以降の何れか又は
全てのPLL部は、例えば初段PLL部に入力される出
力信号に含まれるジッタの大きさにより、そのジッタを
抑制するに最適な数のPLL部を動作状態とし、その他
後段の必要のないPLL部を非動作状態に制御されるの
で、出力信号に含まれるジッタを抑制するのに不必要な
PLL部を動作させて不必要に消費電力を増大すること
を防いでいる。従って、最適な消費電力にて出力信号に
含まれるジッタを抑制することが可能となる。
【0019】本発明の第2の要旨によれば、動作/非動
作を制御する制御信号に基づいて動作状態にあるPLL
部の出力信号のうち、選択的に出力信号を出力する接続
端子を有するために少ない接続端子にて構成され、セル
面積の縮小化を図ることができる。
作を制御する制御信号に基づいて動作状態にあるPLL
部の出力信号のうち、選択的に出力信号を出力する接続
端子を有するために少ない接続端子にて構成され、セル
面積の縮小化を図ることができる。
【0020】本発明の第3の要旨によれば、複数段のP
LL部の出力信号を得ることができるので、1つの応用
システムにおいて、PLL回路の出力供給先が複数ある
場合に、高速ロックアップが要求されるものは上段側P
LL部の出力信号を、低ジッタが要求されるものは下流
側PLL部の出力信号を用いることで汎用的な使用が可
能となる。
LL部の出力信号を得ることができるので、1つの応用
システムにおいて、PLL回路の出力供給先が複数ある
場合に、高速ロックアップが要求されるものは上段側P
LL部の出力信号を、低ジッタが要求されるものは下流
側PLL部の出力信号を用いることで汎用的な使用が可
能となる。
【0021】本発明の第4の要旨によれば、PLL部の
電圧制御発振器の入力側に外付けキャパシタ用の外部接
続端子を設けたことにより、出力信号に含まれるジッタ
をさらに多く抑制する効果を得たい場合には外付けキャ
パシタ接続端子をキャパシタを接続することで可能とな
る。
電圧制御発振器の入力側に外付けキャパシタ用の外部接
続端子を設けたことにより、出力信号に含まれるジッタ
をさらに多く抑制する効果を得たい場合には外付けキャ
パシタ接続端子をキャパシタを接続することで可能とな
る。
【0022】本発明の第5の要旨によれば、前記最終段
のPLL部の電圧制御発振器の入力側に外付けキャパシ
タを接続可能とする外部接続端子を設けることで、ジッ
タの抑制ができない場合にも外付けキャパシタを接続す
ることで出力信号に含まれるジッタを抑制することがで
きる。
のPLL部の電圧制御発振器の入力側に外付けキャパシ
タを接続可能とする外部接続端子を設けることで、ジッ
タの抑制ができない場合にも外付けキャパシタを接続す
ることで出力信号に含まれるジッタを抑制することがで
きる。
【0023】本発明の第6の要旨によれば、前記最終段
のPLL部の電圧制御発振器の入力側に外付ローパスフ
ィルタを接続可能とする外部接続端子を設けることで、
ジッタの抑制ができない場合にも外付ローパスフィルタ
により出力信号に含まれるジッタを抑制することができ
る。
のPLL部の電圧制御発振器の入力側に外付ローパスフ
ィルタを接続可能とする外部接続端子を設けることで、
ジッタの抑制ができない場合にも外付ローパスフィルタ
により出力信号に含まれるジッタを抑制することができ
る。
【0024】本発明の第7の要旨によれば、前記した作
用効果に加えてPLL回路をASICにて構成すること
で、低消費電力で、セル面積の縮小化するPLL回路を
提供できる。
用効果に加えてPLL回路をASICにて構成すること
で、低消費電力で、セル面積の縮小化するPLL回路を
提供できる。
【0025】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図1は、本発明の実施形態に
係るASICにて構成するPLL回路の概略ブロック図
である。図1に示すように、本実施形態に係るASIC
にて構成するPLL回路14は、複数のPLL回路を縦
列接続する例として、それぞれマクロセルにて構成され
たPLL回路12、13を2個直列に接続して設け、第
1段目のPLL回路12の後段の分周器5からのフィー
ドバック信号が位相比較器1に入力されるとともに、第
2段目PLL回路13の位相比較器6の基準入力信号と
して入力されるように構成している。
施形態を詳細に説明する。図1は、本発明の実施形態に
係るASICにて構成するPLL回路の概略ブロック図
である。図1に示すように、本実施形態に係るASIC
にて構成するPLL回路14は、複数のPLL回路を縦
列接続する例として、それぞれマクロセルにて構成され
たPLL回路12、13を2個直列に接続して設け、第
1段目のPLL回路12の後段の分周器5からのフィー
ドバック信号が位相比較器1に入力されるとともに、第
2段目PLL回路13の位相比較器6の基準入力信号と
して入力されるように構成している。
【0026】PLL回路12は、位相比較器1、チャー
ジポンプ2、LPF3、VCO4、及び4個の直列接続
された(1/2)分周器5a〜5d等から概略構成さ
れ、最後の分周器5dの出力信号がフィードバック信号
として、位相比較器1に入力される。
ジポンプ2、LPF3、VCO4、及び4個の直列接続
された(1/2)分周器5a〜5d等から概略構成さ
れ、最後の分周器5dの出力信号がフィードバック信号
として、位相比較器1に入力される。
【0027】位相比較器1は、基準入力信号と分周器5
dを介したフィードバック信号が入力され、位相比較器
1はこの2つの入力信号から位相差を検出し、ダウンパ
ルスおよびアップパルスの誤差信号をチャージポンプ2
に入力する。
dを介したフィードバック信号が入力され、位相比較器
1はこの2つの入力信号から位相差を検出し、ダウンパ
ルスおよびアップパルスの誤差信号をチャージポンプ2
に入力する。
【0028】チャージポンプ2は、アップパルス又はダ
ウンパルスに応じた出力信号をLPF3に出力し、その
出力信号はLPF3にて高域成分が除去され平滑化され
た後に制御信号としてVCO4に印加される。
ウンパルスに応じた出力信号をLPF3に出力し、その
出力信号はLPF3にて高域成分が除去され平滑化され
た後に制御信号としてVCO4に印加される。
【0029】VC04では、チャージポンプ2からの出
力電圧に従った周波数を出力し、複数個、縦続接続した
分周器5a〜5dは、VCO4で発振させたパルスを各
分周器で分周し、フィードバック信号として前記位相比
較器1に入力する。
力電圧に従った周波数を出力し、複数個、縦続接続した
分周器5a〜5dは、VCO4で発振させたパルスを各
分周器で分周し、フィードバック信号として前記位相比
較器1に入力する。
【0030】第2段目のPLL回路13は、PLL回路
12と類似した構成とし、位相比較器6、チャージポン
プ7、LPF8、VCO9、及び4個の直列接続された
(1/2)分周器10a〜10d等が、それぞれ位相比
較器1、チャージポンプ2、LPF3、VCO4、及び
4個の直列接続された(1/2)分周器5a〜5dに対
応する。
12と類似した構成とし、位相比較器6、チャージポン
プ7、LPF8、VCO9、及び4個の直列接続された
(1/2)分周器10a〜10d等が、それぞれ位相比
較器1、チャージポンプ2、LPF3、VCO4、及び
4個の直列接続された(1/2)分周器5a〜5dに対
応する。
【0031】また、第2段目(最終段目)のPLL回路
13には、LPF8とVCO9との間(VCO9の入力
側)にASICに外付けでキャパシタ部品11、例えば
コンデンサを追加できる入力端子T1を設け、該入力端
子T1に一端を接続し他端を接地した外付けでキャパシ
タ部品11をVCO9の入力側に設けることでローパス
フィルタと同様の効果を奏し、ジッタを適切に抑制でき
ることとなる。
13には、LPF8とVCO9との間(VCO9の入力
側)にASICに外付けでキャパシタ部品11、例えば
コンデンサを追加できる入力端子T1を設け、該入力端
子T1に一端を接続し他端を接地した外付けでキャパシ
タ部品11をVCO9の入力側に設けることでローパス
フィルタと同様の効果を奏し、ジッタを適切に抑制でき
ることとなる。
【0032】外付けでキャパシタ部品11の取り付け位
置は、PLL回路12に設けてもよく、又PLL回路1
4が3段以上の縦列接続するPLL回路を含むの場合に
は何れのPLL回路に設けてもよいが、より少ないPL
L回路数にて構成し、セル面積を少なく抑える観点から
すると最終段目のPLL回路に設けることが効率的であ
る。
置は、PLL回路12に設けてもよく、又PLL回路1
4が3段以上の縦列接続するPLL回路を含むの場合に
は何れのPLL回路に設けてもよいが、より少ないPL
L回路数にて構成し、セル面積を少なく抑える観点から
すると最終段目のPLL回路に設けることが効率的であ
る。
【0033】さらに、2段のPLL回路12、13で構
成したPLL回路14は、各PLL回路12、13を独
立して動作/非動作状態を制御可能とするために、制御
用接続端子LPMODE1、2端子を有している。前記
制御用接続端子LPMODE1は、PLL回路12の位
相比較器1とVCO4に接続され、また制御用接続端子
LPMODE2は、PLL回路13の位相比較器6とV
CO9に接続され、制御部CONからの動作/非動作制
御信号に基づいて、例えば各起動電圧をON/OFF制
御することで、各PLL回路12、13を独立して動作
/非動作状態の制御を可能としている。尚、第1段のP
LL回路12にも制御用接続端子LPMODE1を設け
て動作/非動作の制御可能としているのは、ASICに
構成するPLL回路を想定した場合にアプリケーション
によっては全てのPLL回路を停止させる場合もあるこ
とを考慮したものであり、設けなくてもよい。また、V
COの入力電圧を制御するのは、発振による消費電力を
無くすためである。
成したPLL回路14は、各PLL回路12、13を独
立して動作/非動作状態を制御可能とするために、制御
用接続端子LPMODE1、2端子を有している。前記
制御用接続端子LPMODE1は、PLL回路12の位
相比較器1とVCO4に接続され、また制御用接続端子
LPMODE2は、PLL回路13の位相比較器6とV
CO9に接続され、制御部CONからの動作/非動作制
御信号に基づいて、例えば各起動電圧をON/OFF制
御することで、各PLL回路12、13を独立して動作
/非動作状態の制御を可能としている。尚、第1段のP
LL回路12にも制御用接続端子LPMODE1を設け
て動作/非動作の制御可能としているのは、ASICに
構成するPLL回路を想定した場合にアプリケーション
によっては全てのPLL回路を停止させる場合もあるこ
とを考慮したものであり、設けなくてもよい。また、V
COの入力電圧を制御するのは、発振による消費電力を
無くすためである。
【0034】PLL回路12、13の動作/非動作を選
択的に制御する動作/非動作制御信号を出力する制御部
CONは、PLL回路14外部に設けた場合に限定する
ものではなく、PLL回路14内部に設ける構成であっ
てもよい。
択的に制御する動作/非動作制御信号を出力する制御部
CONは、PLL回路14外部に設けた場合に限定する
ものではなく、PLL回路14内部に設ける構成であっ
てもよい。
【0035】また、PLL回路12の2、3番目の(1
/2)分周器5b、5cには出力端子Tf1、Tf2が
設けてそれぞれの異なった周波数の信号出力可能として
いる。同様に、PLL回路13の2、3番目の(1/
2)分周器10b、10cにも出力端子Tf3、Tf4
を設けそれぞれの異なった周波数の信号出力可能にして
いる。上記構成により1つの応用システムにおいて、P
LL回路出力供給先が複数ある場合に、高速ロックアッ
プが要求されるものにはPLL回路12の発振出力端子
Tf1、Tf2に接続し、低ジッタが要求されるものに
はPLL回路13の発振出力端子Tf3、Tf4に接続
すことで汎用的な使用が可能となる。
/2)分周器5b、5cには出力端子Tf1、Tf2が
設けてそれぞれの異なった周波数の信号出力可能として
いる。同様に、PLL回路13の2、3番目の(1/
2)分周器10b、10cにも出力端子Tf3、Tf4
を設けそれぞれの異なった周波数の信号出力可能にして
いる。上記構成により1つの応用システムにおいて、P
LL回路出力供給先が複数ある場合に、高速ロックアッ
プが要求されるものにはPLL回路12の発振出力端子
Tf1、Tf2に接続し、低ジッタが要求されるものに
はPLL回路13の発振出力端子Tf3、Tf4に接続
すことで汎用的な使用が可能となる。
【0036】尚、PLL回路12側の出力端子Tf1、
Tf2と、PLL回路13側の発振出力端子Tf3、T
f4にはその先に図示しないセレクタ回路を設けて何れ
かのPLL回路側の出力信号のみを出力可能としてもよ
い。例えば、PLL回路12、13の動作/非動作を制
御する制御用接続端子LPMODE2からの動作/非動
作制御信号に基づいて前記したセレクタ回路を制御す
る。これにより端子数の削減効果と、一つの応用システ
ムにおいて基準入力信号や出力信号の状態に応じて、例
えば出力信号に含まれるジッタが大きい場合には後段側
のPLL回路13側の発振出力端子に接続し、ロックタ
イムを少なくする場合にはPLL回路12側の出力端子
に切り換える使用が可能となる。また、出力端子を設け
る分周器5a〜5d、10a〜10dも限定するもので
はない。
Tf2と、PLL回路13側の発振出力端子Tf3、T
f4にはその先に図示しないセレクタ回路を設けて何れ
かのPLL回路側の出力信号のみを出力可能としてもよ
い。例えば、PLL回路12、13の動作/非動作を制
御する制御用接続端子LPMODE2からの動作/非動
作制御信号に基づいて前記したセレクタ回路を制御す
る。これにより端子数の削減効果と、一つの応用システ
ムにおいて基準入力信号や出力信号の状態に応じて、例
えば出力信号に含まれるジッタが大きい場合には後段側
のPLL回路13側の発振出力端子に接続し、ロックタ
イムを少なくする場合にはPLL回路12側の出力端子
に切り換える使用が可能となる。また、出力端子を設け
る分周器5a〜5d、10a〜10dも限定するもので
はない。
【0037】上記構成を有する本実施形態において、ま
ず、基準入力信号に対するフィードバック信号がジッタ
の小さい入力信号であり、ロックアップ時間の速さを要
求する場合には、第2段目のPLL回路13の動作を停
止させるとともに、第1段目のPLL回路12のみを動
作させる構成を取る。これによりPLL回路13の消費
電力を無くし、第1段目のPLL回路12にてジッタを
短時間に少なくして出力端子Tf1及び/又はTf2よ
り発振周波数の出力可能とする。
ず、基準入力信号に対するフィードバック信号がジッタ
の小さい入力信号であり、ロックアップ時間の速さを要
求する場合には、第2段目のPLL回路13の動作を停
止させるとともに、第1段目のPLL回路12のみを動
作させる構成を取る。これによりPLL回路13の消費
電力を無くし、第1段目のPLL回路12にてジッタを
短時間に少なくして出力端子Tf1及び/又はTf2よ
り発振周波数の出力可能とする。
【0038】また、基準入力信号に対してフィードバッ
ク信号がジッタを含み、ロックアップ時間の速さを要求
しない場合には、第1段目のPLL回路12と第2段目
のPLL回路13を同時に動作させる構成を取り、更に
は外付けキャパシタ11を設けて高域成分の除去も可能
とすることでジッタをより確実に減少させることができ
る。
ク信号がジッタを含み、ロックアップ時間の速さを要求
しない場合には、第1段目のPLL回路12と第2段目
のPLL回路13を同時に動作させる構成を取り、更に
は外付けキャパシタ11を設けて高域成分の除去も可能
とすることでジッタをより確実に減少させることができ
る。
【0039】さらに詳細な以下に説明する。上記に示す
ような外付けキャパシタ11の接続端子を有するPLL
回路13をPLL回路12に縦列接続する構成とする
と、ジッタの小さなフィードバック信が第1段目のPL
L回路12の位相比較器1の入力端子に入力された場
合、第1段目のPLL回路12のみを動作させ、各分周
器5b,5cから複数の発振周波数f1、f2の出力信
号を生成する。この時、第2段目のPLL回路13は、
LPMODE2端子からの動作/非動作制御信号により
動作を停止させる。これにより消費電力が少なく、ロッ
クアップ時間の速い、ジッタのない安定した信号を出力
できる。
ような外付けキャパシタ11の接続端子を有するPLL
回路13をPLL回路12に縦列接続する構成とする
と、ジッタの小さなフィードバック信が第1段目のPL
L回路12の位相比較器1の入力端子に入力された場
合、第1段目のPLL回路12のみを動作させ、各分周
器5b,5cから複数の発振周波数f1、f2の出力信
号を生成する。この時、第2段目のPLL回路13は、
LPMODE2端子からの動作/非動作制御信号により
動作を停止させる。これにより消費電力が少なく、ロッ
クアップ時間の速い、ジッタのない安定した信号を出力
できる。
【0040】また、ジッタの大きな信号フィードバック
信号が位相比較器1の入力端子に入力された場合、すな
わち1段目のPLL回路12でジッタを抑制しきれず
に、第1段目PLL回路12の各分周器5dから生成し
た出力信号にジッタが含まれている場合には、制御用接
続端子LPMODE2に入力される動作/非動作制御信
号を繰作して2段目のPLL回路13を動作させ、第2
段目の各分周器10a〜10dの出力端子から出力信号
を生成する構成をとる。これは、第1段目のPLL回路
12のフィードバック信号には、入力信号のジッタを抑
制した信号が帰還してくるため、ジッタの小さくなった
信号をさらに第2段目のPLL回路13の基準入力信号
として入力することにより、第2段目のPLL回路13
の各分周器10b,10cからの出力信号は、第1段目
のPLL回路12で抑制することができなかったジッタ
をさらに抑制したものとなる。
信号が位相比較器1の入力端子に入力された場合、すな
わち1段目のPLL回路12でジッタを抑制しきれず
に、第1段目PLL回路12の各分周器5dから生成し
た出力信号にジッタが含まれている場合には、制御用接
続端子LPMODE2に入力される動作/非動作制御信
号を繰作して2段目のPLL回路13を動作させ、第2
段目の各分周器10a〜10dの出力端子から出力信号
を生成する構成をとる。これは、第1段目のPLL回路
12のフィードバック信号には、入力信号のジッタを抑
制した信号が帰還してくるため、ジッタの小さくなった
信号をさらに第2段目のPLL回路13の基準入力信号
として入力することにより、第2段目のPLL回路13
の各分周器10b,10cからの出力信号は、第1段目
のPLL回路12で抑制することができなかったジッタ
をさらに抑制したものとなる。
【0041】前記よりもさらに大きなジッタを含むフィ
ードバック信号が位相比較器1の入力端子から入力さ
れ、第2段目PLL回路13の各分周器10b,10c
から生成した出力信号にジッタを含んでいる場合には、
入力端子T1にキャパシタ部品11を外付けし、一端を
接地することで、ローパスフィルタと同様の効果を奏し
てジッタをさらに抑制することが可能になる。このよう
に、マクロセルにて構成されたPLL回路13に対して
キャパシタ部品11を外付け可能とすることで大きなジ
ッタをより的確に抑制できる。尚、この場合のキャパシ
タ値等は、使用するシステムに応じて、変化させる必要
がある。
ードバック信号が位相比較器1の入力端子から入力さ
れ、第2段目PLL回路13の各分周器10b,10c
から生成した出力信号にジッタを含んでいる場合には、
入力端子T1にキャパシタ部品11を外付けし、一端を
接地することで、ローパスフィルタと同様の効果を奏し
てジッタをさらに抑制することが可能になる。このよう
に、マクロセルにて構成されたPLL回路13に対して
キャパシタ部品11を外付け可能とすることで大きなジ
ッタをより的確に抑制できる。尚、この場合のキャパシ
タ値等は、使用するシステムに応じて、変化させる必要
がある。
【0042】以上説明したように、それらのPLL回路
は、独立した制御用接続端子LPMODEを有し、それ
ぞれのPLL回路からの出力信号に含まれるジッタの大
きさによりPLL回路の動作を制御し、使用しないPL
L回路は動作停止状態に制御するので、低消費電力のP
LL回路を構成することが可能になる。
は、独立した制御用接続端子LPMODEを有し、それ
ぞれのPLL回路からの出力信号に含まれるジッタの大
きさによりPLL回路の動作を制御し、使用しないPL
L回路は動作停止状態に制御するので、低消費電力のP
LL回路を構成することが可能になる。
【0043】また、2段目のPLL回路13のVCO9
の入力部分に外付けキャパシタ部品11の接続を可能と
する入力端子T1を有することで、このPLL回路13
と外付けキャパシタ部品11で、位相比較器6の入力信
号に含むジッタの大きさに関わらず、ジッタを抑制した
安定した出力信号を得ることが可能になる。
の入力部分に外付けキャパシタ部品11の接続を可能と
する入力端子T1を有することで、このPLL回路13
と外付けキャパシタ部品11で、位相比較器6の入力信
号に含むジッタの大きさに関わらず、ジッタを抑制した
安定した出力信号を得ることが可能になる。
【0044】また、独立した各制御用接続端子LPMO
DE1,LPMODE2を有するPLL回路12、13
をそれぞれ1個のマクロセルとして考えた場合、同様の
マクロセルを複数個使用することで1つのシステムを作
り出すことができ、必要なマクロセルのみ動作させるこ
とが可能であるため、低消費電力化とセルの開発期間の
短縮という効果も得られる。
DE1,LPMODE2を有するPLL回路12、13
をそれぞれ1個のマクロセルとして考えた場合、同様の
マクロセルを複数個使用することで1つのシステムを作
り出すことができ、必要なマクロセルのみ動作させるこ
とが可能であるため、低消費電力化とセルの開発期間の
短縮という効果も得られる。
【0045】さらに、本発明で得られた安定した出力信
号をMD等のオーディオDAC(digital to analogue
converter)を制御する信号として適用することで、ジッ
タによる音質の劣化を抑制することが可能になる。
号をMD等のオーディオDAC(digital to analogue
converter)を制御する信号として適用することで、ジッ
タによる音質の劣化を抑制することが可能になる。
【0046】前記の実施形態では本発明の好適例を説明
したが、本発明はこれに限定されないことはもちろんで
ある。例えば上記実施形態では、より大きなジッタ含む
出力信号が位相比較器1の入力端子から入力され、か
つ、第2段目PLL回路13の各分周器10b,10c
から生成した出力信号にジッタが含んでいる場合の対応
手段として、簡易な構成にてローパスフィルタの効果を
得るために外付けキャパシタ部品11を設ける入力端子
T1を説明したが、もちろんローパスフィルタLPF1
1b自体を外付け可能としても同様の効果を得ることが
できる。但し、この場合には、図2に示すように、第2
段目のPLL回路13のLPF8とVCO9とを分離す
るとともに、LPF8出力側、及びVCO9の入力側と
を接続する接続端子T2、T3を設ける必要がある。こ
の場合の接続端子T2、T3へのローパスフィルタLP
F11bの取り付けは、接続端子T2、T3を抵抗Rを
介して接続し、該抵抗Rと接続端子T3との間に他端側
を接地するキャパシタCを設けることとなる。この場合
のキヤパシタC、抵抗Rの両値は、使用するシステムに
応じて、変化させる必要がある。
したが、本発明はこれに限定されないことはもちろんで
ある。例えば上記実施形態では、より大きなジッタ含む
出力信号が位相比較器1の入力端子から入力され、か
つ、第2段目PLL回路13の各分周器10b,10c
から生成した出力信号にジッタが含んでいる場合の対応
手段として、簡易な構成にてローパスフィルタの効果を
得るために外付けキャパシタ部品11を設ける入力端子
T1を説明したが、もちろんローパスフィルタLPF1
1b自体を外付け可能としても同様の効果を得ることが
できる。但し、この場合には、図2に示すように、第2
段目のPLL回路13のLPF8とVCO9とを分離す
るとともに、LPF8出力側、及びVCO9の入力側と
を接続する接続端子T2、T3を設ける必要がある。こ
の場合の接続端子T2、T3へのローパスフィルタLP
F11bの取り付けは、接続端子T2、T3を抵抗Rを
介して接続し、該抵抗Rと接続端子T3との間に他端側
を接地するキャパシタCを設けることとなる。この場合
のキヤパシタC、抵抗Rの両値は、使用するシステムに
応じて、変化させる必要がある。
【0047】
【発明の効果】以上説明した通り、本発明の第1の要旨
によれば、PLL回路はPLL部を複数有し、次段以降
のPLL部の基準信号には前段PLL部のフィードバッ
ク信号を入力することで、前段PLL部にてジッタの減
少したフィードバック信号を後段のPLL部により更に
ジッタの抑制した出力信号を得ることが可能となる。そ
して、次段以降の何れか又は全てのPLL部はそのジッ
タを抑制するに最適な数のPLL部を動作状態とし、そ
の他後段の必要のないPLL部を非動作状態に制御され
るので、出力信号に含まれるジッタを抑制するのに不必
要なPLL部を動作させて不必要に消費電力を増大する
ことを防いでいる。よって、最適な消費電力にて出力信
号に含まれるジッタを抑制することができた。
によれば、PLL回路はPLL部を複数有し、次段以降
のPLL部の基準信号には前段PLL部のフィードバッ
ク信号を入力することで、前段PLL部にてジッタの減
少したフィードバック信号を後段のPLL部により更に
ジッタの抑制した出力信号を得ることが可能となる。そ
して、次段以降の何れか又は全てのPLL部はそのジッ
タを抑制するに最適な数のPLL部を動作状態とし、そ
の他後段の必要のないPLL部を非動作状態に制御され
るので、出力信号に含まれるジッタを抑制するのに不必
要なPLL部を動作させて不必要に消費電力を増大する
ことを防いでいる。よって、最適な消費電力にて出力信
号に含まれるジッタを抑制することができた。
【0048】また、本発明の第2の要旨によれば、少な
い接続端子にてセル面積の縮小を図ることができ、第3
の要旨によれば、PLL回路の出力供給先が複数ある場
合に、高速ロックアップが要求されるものは上段側PL
L部の出力信号を、低ジッタが要求されるものは下流側
PLL部の出力信号を用いることで汎用的な使用が可能
となった。
い接続端子にてセル面積の縮小を図ることができ、第3
の要旨によれば、PLL回路の出力供給先が複数ある場
合に、高速ロックアップが要求されるものは上段側PL
L部の出力信号を、低ジッタが要求されるものは下流側
PLL部の出力信号を用いることで汎用的な使用が可能
となった。
【0049】さらに本発明の第4の要旨によれば、出力
信号に含まれるジッタを抑制する効果を奏し、また第
5、6の要旨のように最終段のPLL部の電圧制御発振
器の入力側に外付けキャパシタ、或いは外付ローパスフ
ィルタを接続可能とする外部接続端子を設けることで、
ジッタの抑制ができない場合にも外付けキャパシタを接
続することで出力信号に含まれるジッタを確実に抑制す
ることができる。
信号に含まれるジッタを抑制する効果を奏し、また第
5、6の要旨のように最終段のPLL部の電圧制御発振
器の入力側に外付けキャパシタ、或いは外付ローパスフ
ィルタを接続可能とする外部接続端子を設けることで、
ジッタの抑制ができない場合にも外付けキャパシタを接
続することで出力信号に含まれるジッタを確実に抑制す
ることができる。
【0050】また、本発明の第7の要旨によれば、前記
作用効果に加えてPLL回路をASICにて構成するこ
とで、低消費電力で、セル面積の縮小化するPLL回路
を提供できる。
作用効果に加えてPLL回路をASICにて構成するこ
とで、低消費電力で、セル面積の縮小化するPLL回路
を提供できる。
【図1】本発明の実施形態に係るPLL回路のブロック
図である。
図である。
【図2】本発明のその他の実施形態に係る外付ローパス
フィルタのブロック図である。
フィルタのブロック図である。
【図3】従来のPLL回路のブロック図である。
【図4】従来の発振回路のブロック図である。
1、6 位相比較器 2、7 チャージポンプ 3、8 ローパスフィルタ(LPF) 4、9 電圧制御発振器(VCO) 5a〜5d、10a〜10d 分周器 11 外付けキヤパシタ 11b 外付けローパスフィルタ 12 第1段目のPLL回路 13 第2段目のPLL回路 14 PLL回路 T1〜T3 接続端子 LPMODE2 制御用接続端子 CON 制御部
Claims (7)
- 【請求項1】 基準信号と電圧制御発振回路の出力信号
に基づいたフィードバック信号の位相差を検出する位相
比較回路と、その位相比較回路で検出された位相差を電
圧に変換する位相差電圧変換回路と、該位相差電圧変換
回路からの出力電圧に基づいて前記出力信号を出力する
該電圧制御発振回路とを有するPLL部を複数有し、2
段以降のPLL部の基準信号には、前段PLL部のフィ
ードバック信号を入力するPLL回路であって、 2段以降の何れか又は全てのPLL部は、動作/非動作
を制御する制御信号に基づいて動作状態と非動作状態が
制御可能とされていることを特徴とするPLL回路。 - 【請求項2】 前記動作/非動作を制御する制御信号に
基づいて動作状態にあるPLL部の出力信号のうち、選
択されたPLL部の出力信号を出力する接続端子を有す
ることを特徴とする請求項1に記載のPLL回路。 - 【請求項3】 前記PLL部毎に出力信号を出力する接
続端子を設け、複数段のPLL部の出力信号を出力可能
とすることを特徴とする請求項1に記載のPLL回路。 - 【請求項4】 前記PLL部の電圧制御発振器の入力側
に、外付けキャパシタ用の外部接続端子を設けることを
特徴とする請求項1乃至3の何れか1項に記載のPLL
回路。 - 【請求項5】 前記外付けキャパシタ用の外部接続端子
は、最終段のPLL部に設けることを特徴とする請求項
4に記載のPLL回路。 - 【請求項6】 前記最終段のPLL部の電圧制御発振器
の入力側には、外付けローパスフィルタを接続可能とす
る外部接続端子を設けることを特徴とする請求項1乃至
3の何れか1項に記載のPLL回路。 - 【請求項7】 前記PLL回路は、ASICにて構成さ
れることを特徴とする1乃至6の何れか1項に記載のP
LL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204935A JP2001036404A (ja) | 1999-07-19 | 1999-07-19 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204935A JP2001036404A (ja) | 1999-07-19 | 1999-07-19 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001036404A true JP2001036404A (ja) | 2001-02-09 |
Family
ID=16498801
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11204935A Pending JP2001036404A (ja) | 1999-07-19 | 1999-07-19 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001036404A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7061330B2 (en) | 2003-02-19 | 2006-06-13 | Kabushiki Kaisha Kobe Seiko Sho | Oscillator including phase frequency detectors for detecting a phase difference between two input signals and outputting a control command signal |
JP2011171899A (ja) * | 2010-02-17 | 2011-09-01 | Nippon Telegr & Teleph Corp <Ntt> | Cdr回路 |
JP2015207274A (ja) * | 2014-04-18 | 2015-11-19 | 富士通株式会社 | クロック逓倍及び分配システム、並びに方法 |
JP2017118371A (ja) * | 2015-12-25 | 2017-06-29 | セイコーエプソン株式会社 | タイミング信号生成装置、電子機器および移動体 |
JP2017147586A (ja) * | 2016-02-17 | 2017-08-24 | セイコーエプソン株式会社 | タイミング信号生成装置、電子機器および移動体 |
WO2022215503A1 (ja) * | 2021-04-07 | 2022-10-13 | 株式会社アドバンテスト | マルチチャンネルクロック発生器 |
-
1999
- 1999-07-19 JP JP11204935A patent/JP2001036404A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100629046B1 (ko) * | 2003-02-19 | 2006-09-26 | 가부시키가이샤 고베 세이코쇼 | 발진기 |
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JP2017147586A (ja) * | 2016-02-17 | 2017-08-24 | セイコーエプソン株式会社 | タイミング信号生成装置、電子機器および移動体 |
WO2022215503A1 (ja) * | 2021-04-07 | 2022-10-13 | 株式会社アドバンテスト | マルチチャンネルクロック発生器 |
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