JP2002252559A - 基準クロック生成システム - Google Patents
基準クロック生成システムInfo
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- 230000001419 dependent effect Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 第1クロックを入力とし、この第1クロック
の周波数と所定比の関係にある周波数の第2クロックを
発生する、PLL回路を用いたクロック生成システムに
おいて、ノイズフロアのS/Nの制限に関わらず、十分
なS/Nの第2クロックを得ること。 【解決手段】 第1クロックF1が入力される初段のP
LL回路10aから、第2クロックF2が出力される最
終段のPLL回路10cまで複数のPLL回路を従属に
接続し、第1クロックF1の周波数と所定比の関係にあ
る周波数の第2クロックF2を発生する。このクロック
生成システムで、各PLL回路の分周器に分周率を分散
させ、複数のPLL回路の各々の分周率を、少なくとも
2段目以降のPLL回路のS/NがノイズフロアのS/
Nで決定されない分周率に、設定する。
の周波数と所定比の関係にある周波数の第2クロックを
発生する、PLL回路を用いたクロック生成システムに
おいて、ノイズフロアのS/Nの制限に関わらず、十分
なS/Nの第2クロックを得ること。 【解決手段】 第1クロックF1が入力される初段のP
LL回路10aから、第2クロックF2が出力される最
終段のPLL回路10cまで複数のPLL回路を従属に
接続し、第1クロックF1の周波数と所定比の関係にあ
る周波数の第2クロックF2を発生する。このクロック
生成システムで、各PLL回路の分周器に分周率を分散
させ、複数のPLL回路の各々の分周率を、少なくとも
2段目以降のPLL回路のS/NがノイズフロアのS/
Nで決定されない分周率に、設定する。
Description
【0001】
【発明の属する技術分野】本発明は、第1クロックを入
力とし、この第1クロックの周波数と所定比の関係にあ
る、周波数の第2クロックを発生するクロック生成シス
テムに関する。
力とし、この第1クロックの周波数と所定比の関係にあ
る、周波数の第2クロックを発生するクロック生成シス
テムに関する。
【0002】
【従来の技術】従来から、ディジタルTV、DVHS、
DVD、ゲーム機などにおいて、あるクロックに基づい
て、周波数の異なる他のクロックを生成し、新たな基準
クロックとして使用することが行われている。
DVD、ゲーム機などにおいて、あるクロックに基づい
て、周波数の異なる他のクロックを生成し、新たな基準
クロックとして使用することが行われている。
【0003】ハイビジョンTV信号系において、一般的
な水晶発振器の発振周波数から生成された、例えば54
MHz(13.5MHz×4)のクロックを外部から入
力し、これを所定比で逓倍(又は逓降)することによ
り、必要なリファレンスクロック(例えば、74.25
MHz=54MHz×11/8)を得ている。
な水晶発振器の発振周波数から生成された、例えば54
MHz(13.5MHz×4)のクロックを外部から入
力し、これを所定比で逓倍(又は逓降)することによ
り、必要なリファレンスクロック(例えば、74.25
MHz=54MHz×11/8)を得ている。
【0004】このハイビジョンTV信号は、NTSC方
式との変換を行うため、同期信号として、60Hz用
(ハイビジョン用)と59.94Hz用(NTSC用)
を用意している。すなわち、1001対1000の関係
になる。これらの同期信号は、通常PLL回路(フェー
ズ・ロックド・ループ回路)を用いることで実現するこ
とができる。
式との変換を行うため、同期信号として、60Hz用
(ハイビジョン用)と59.94Hz用(NTSC用)
を用意している。すなわち、1001対1000の関係
になる。これらの同期信号は、通常PLL回路(フェー
ズ・ロックド・ループ回路)を用いることで実現するこ
とができる。
【0005】図3は、従来のPLL回路を用いた基準ク
ロック発生回路を示す図であり、第1基準クロックF1
である54MHzを入力し、第2基準クロックF2であ
る54/1.001MHzに変換して出力するものであ
る。
ロック発生回路を示す図であり、第1基準クロックF1
である54MHzを入力し、第2基準クロックF2であ
る54/1.001MHzに変換して出力するものであ
る。
【0006】この図3において、第1分周器31は入力
された54MHzの第1基準クロックF1を1/100
1に分周して位相比較器33の一方の比較入力P1とす
る。第2分周器32はPLL回路の出力を1/1000
に分周して位相比較器33の他方の比較入力P2とす
る。位相比較器33は2入力P1,P2の位相を比較
し、その位相差に応じた比較出力を発生し、この比較出
力が低域ろ波器(LPF)34で平滑されて、電圧制御
発振器(VCO)35の制御入力となる。VCO35
は、制御入力に応じて、その発振周波数が制御され、位
相比較器33の2入力の周波数及び位相が一致するよう
に制御される。このPLLのループ利得は大きいので、
残留する制御偏差はきわめて小さくなるから、出力され
る第2基準クロックF2の周波数は分周器31,32の
分周比に応じて、(54×1000/1001)MHz
に変換される。
された54MHzの第1基準クロックF1を1/100
1に分周して位相比較器33の一方の比較入力P1とす
る。第2分周器32はPLL回路の出力を1/1000
に分周して位相比較器33の他方の比較入力P2とす
る。位相比較器33は2入力P1,P2の位相を比較
し、その位相差に応じた比較出力を発生し、この比較出
力が低域ろ波器(LPF)34で平滑されて、電圧制御
発振器(VCO)35の制御入力となる。VCO35
は、制御入力に応じて、その発振周波数が制御され、位
相比較器33の2入力の周波数及び位相が一致するよう
に制御される。このPLLのループ利得は大きいので、
残留する制御偏差はきわめて小さくなるから、出力され
る第2基準クロックF2の周波数は分周器31,32の
分周比に応じて、(54×1000/1001)MHz
に変換される。
【0007】
【発明が解決しようとする課題】この図3のPLL回路
のS/N(信号対雑音比)を、S/N理論に基づいて算
出すると、つぎのようになる。まず、第1基準クロック
F1を1001分周すると、この分周に伴いS/Nは、
20log1001[dB]、だけ改善される。第1分
周器31の出力におけるS/N[dB]は、計算上は、
第1基準クロックのS/N[dB]+20log100
1[dB]となるから、第1基準クロックのS/Nを8
0[dB]と仮定すると、80+60=140[dB]
となる。
のS/N(信号対雑音比)を、S/N理論に基づいて算
出すると、つぎのようになる。まず、第1基準クロック
F1を1001分周すると、この分周に伴いS/Nは、
20log1001[dB]、だけ改善される。第1分
周器31の出力におけるS/N[dB]は、計算上は、
第1基準クロックのS/N[dB]+20log100
1[dB]となるから、第1基準クロックのS/Nを8
0[dB]と仮定すると、80+60=140[dB]
となる。
【0008】しかし、PLL回路は、そのシステムある
いはPLL回路が形成されるIC(集積回路)のノイズ
フロア上で動作しているから、PLL回路のS/Nはノ
イズフロアでのS/Nによって制限される。このノイズ
フロアのS/Nは、電源電位の揺らぎなどにより定まる
が、通常90[dB]程度であり、PLL回路のS/N
はノイズフロアのS/Nである90[dB]により制限
され、これより良くはならない。したがって、第1分周
器31の出力、すなわち位相比較器33の一方の比較入
力P1におけるS/N[dB]は、最高でも90[d
B]となる。
いはPLL回路が形成されるIC(集積回路)のノイズ
フロア上で動作しているから、PLL回路のS/Nはノ
イズフロアでのS/Nによって制限される。このノイズ
フロアのS/Nは、電源電位の揺らぎなどにより定まる
が、通常90[dB]程度であり、PLL回路のS/N
はノイズフロアのS/Nである90[dB]により制限
され、これより良くはならない。したがって、第1分周
器31の出力、すなわち位相比較器33の一方の比較入
力P1におけるS/N[dB]は、最高でも90[d
B]となる。
【0009】つぎに、位相比較器33の両比較入力P
1,P2におけるS/N[dB]は等しいから、他方の
比較入力P2のS/Nは同じく、90[dB]となる。
第2分周器32の入力、すなわち第2基準クロックF2
は、この比較入力P2を1000逓倍したことになるか
ら、この逓倍に伴いS/Nは、20log1000[d
B]、だけ低下する。したがって、第2分周器32の入
力、すなわち第2基準クロックF2におけるS/N[d
B]は、比較入力P2の90[dB]から20log1
000[dB]を減算したものであり、30[dB]と
なる。
1,P2におけるS/N[dB]は等しいから、他方の
比較入力P2のS/Nは同じく、90[dB]となる。
第2分周器32の入力、すなわち第2基準クロックF2
は、この比較入力P2を1000逓倍したことになるか
ら、この逓倍に伴いS/Nは、20log1000[d
B]、だけ低下する。したがって、第2分周器32の入
力、すなわち第2基準クロックF2におけるS/N[d
B]は、比較入力P2の90[dB]から20log1
000[dB]を減算したものであり、30[dB]と
なる。
【0010】このように、従来のPLL回路を用いるこ
とにより、第1基準クロックF1に所定比(1000/
1001)を乗じた所期の周波数の第2基準クロックF
2を出力することができるものの、第2基準クロックF
2のS/Nは30[dB]に低下してしまう。映像用ク
ロック等では、一般的に50[dB]以上のS/Nが必
要とされるから、このS/Nの低下は問題であった。
とにより、第1基準クロックF1に所定比(1000/
1001)を乗じた所期の周波数の第2基準クロックF
2を出力することができるものの、第2基準クロックF
2のS/Nは30[dB]に低下してしまう。映像用ク
ロック等では、一般的に50[dB]以上のS/Nが必
要とされるから、このS/Nの低下は問題であった。
【0011】そこで、本発明は、第1クロックを入力と
し、この第1クロックの周波数と所定比の関係にある周
波数の第2クロックを発生する、PLL回路を用いたク
ロック生成システムにおいて、ノイズフロアのS/Nの
制限に関わらず、十分なS/Nの第2クロックを得るこ
とを目的とする。
し、この第1クロックの周波数と所定比の関係にある周
波数の第2クロックを発生する、PLL回路を用いたク
ロック生成システムにおいて、ノイズフロアのS/Nの
制限に関わらず、十分なS/Nの第2クロックを得るこ
とを目的とする。
【0012】
【課題を解決するための手段】請求項1記載のクロック
生成システムは、第1クロックを入力とし、この第1ク
ロックの周波数と所定比の関係にある周波数の第2クロ
ックを発生するクロック生成システムにおいて、前記第
1クロックが入力される初段のPLL回路から、前記第
2クロックが出力される最終段のPLL回路まで複数の
PLL回路を従属に接続したことを特徴とする。
生成システムは、第1クロックを入力とし、この第1ク
ロックの周波数と所定比の関係にある周波数の第2クロ
ックを発生するクロック生成システムにおいて、前記第
1クロックが入力される初段のPLL回路から、前記第
2クロックが出力される最終段のPLL回路まで複数の
PLL回路を従属に接続したことを特徴とする。
【0013】この請求項1記載のクロック生成システム
によれば、PLL回路のS/Nは分周率に応じて向上
し、逓倍率に応じて低下すること、及びノイズフロアの
S/Nにより制限されることに鑑み、複数のPLL回路
を従属に接続し、各PLL回路の分周器に分周率を分散
させているから、ノイズフロアのS/Nの制限を避け
る、あるいは影響を小さくすることができ、ノイズフロ
アのS/Nの制限に関わらず、十分なS/Nの第2クロ
ックを得ることができる。
によれば、PLL回路のS/Nは分周率に応じて向上
し、逓倍率に応じて低下すること、及びノイズフロアの
S/Nにより制限されることに鑑み、複数のPLL回路
を従属に接続し、各PLL回路の分周器に分周率を分散
させているから、ノイズフロアのS/Nの制限を避け
る、あるいは影響を小さくすることができ、ノイズフロ
アのS/Nの制限に関わらず、十分なS/Nの第2クロ
ックを得ることができる。
【0014】
【発明の実施の形態】以下、図面を参照して本発明のク
ロック生成システムの実施の形態について説明する。
ロック生成システムの実施の形態について説明する。
【0015】図1は、本発明の第1の実施の形態にかか
るクロック生成システムの構成図である。
るクロック生成システムの構成図である。
【0016】PLL回路のS/Nは分周率に応じて向上
し、逓倍率に応じて低下する一方、ノイズフロアのS/
Nにより制限される。したがって、複数のPLL回路を
従属に接続して、各PLL回路の分周器に分周率を分散
させることにより、ノイズフロアのS/Nの制限を避け
る、あるいは影響を小さくすることができる。
し、逓倍率に応じて低下する一方、ノイズフロアのS/
Nにより制限される。したがって、複数のPLL回路を
従属に接続して、各PLL回路の分周器に分周率を分散
させることにより、ノイズフロアのS/Nの制限を避け
る、あるいは影響を小さくすることができる。
【0017】この実施の形態では、第1PLL回路10
a、第2PLL回路10b、第3PLL回路10cを従
属接続し、54MHzの第1基準クロックF1を第1P
LL回路10aに入力し、周波数変換された54/1.
001MHzの第2基準クロックF2を第3PLL回路
10cから出力している。
a、第2PLL回路10b、第3PLL回路10cを従
属接続し、54MHzの第1基準クロックF1を第1P
LL回路10aに入力し、周波数変換された54/1.
001MHzの第2基準クロックF2を第3PLL回路
10cから出力している。
【0018】また、このクロック生成システムのノイズ
フロアのS/Nは、従来のものと同じく90[dB]を
想定している。
フロアのS/Nは、従来のものと同じく90[dB]を
想定している。
【0019】さて、この図1のクロック生成システム
で、第1PLL回路10aは、分周率1/7の第1分周
器11aと、分周率1/20の第2分周器12aと、位
相比較器13aと、低域ろ波器14aと、電圧制御発振
器15aとから構成されており、各分周器の分周率が異
なるのみで、基本的な制御動作などは、従来の図3にお
けると同様である。第2PLL回路10bは、第1分周
器11bの分周率が1/11,第2分周器12bの分周
率が1/10である点で異なっているが、その他の点は
同様であり、対応する構成要素にはそれぞれ記号の末尾
にbを付している。同様に、第3PLL回路10cは、
第1分周器11cの分周率が1/13,第2分周器12
cの分周率が1/5である点で異なっているが、その他
の点は同様であり、対応する構成要素にはそれぞれ記号
の末尾にcを付している。
で、第1PLL回路10aは、分周率1/7の第1分周
器11aと、分周率1/20の第2分周器12aと、位
相比較器13aと、低域ろ波器14aと、電圧制御発振
器15aとから構成されており、各分周器の分周率が異
なるのみで、基本的な制御動作などは、従来の図3にお
けると同様である。第2PLL回路10bは、第1分周
器11bの分周率が1/11,第2分周器12bの分周
率が1/10である点で異なっているが、その他の点は
同様であり、対応する構成要素にはそれぞれ記号の末尾
にbを付している。同様に、第3PLL回路10cは、
第1分周器11cの分周率が1/13,第2分周器12
cの分周率が1/5である点で異なっているが、その他
の点は同様であり、対応する構成要素にはそれぞれ記号
の末尾にcを付している。
【0020】この第1〜第3PLL回路10a〜10c
の従属接続により、(20/7)×(10/11)×
(5/13)で、総合して1000/1001の分周率
を得て、入力される54MHzの第1基準クロックF1
を周波数変換した、54/1.001MHzの第2基準
クロックF2を出力している。
の従属接続により、(20/7)×(10/11)×
(5/13)で、総合して1000/1001の分周率
を得て、入力される54MHzの第1基準クロックF1
を周波数変換した、54/1.001MHzの第2基準
クロックF2を出力している。
【0021】第1PLL回路10aにおいて、入力され
る第1基準クロックF1のS/Nを、従来と同様に80
[dB]と仮定すると、位相比較器13aのS/Nは、
80[dB]+20log7[dB]で、96.7[d
B]となり、ノイズフロアのS/Nの90[dB]より
大きいから制限されて、90[dB]となる。このノイ
ズフロアの制限により、6.7[dB]の損失が生じた
ことになる。また、第1PLL回路10aの出力のS/
Nは、90[dB]−20log20[dB]で、64
[dB]となる。なお、この周波数は、54×20/7
MHzである。
る第1基準クロックF1のS/Nを、従来と同様に80
[dB]と仮定すると、位相比較器13aのS/Nは、
80[dB]+20log7[dB]で、96.7[d
B]となり、ノイズフロアのS/Nの90[dB]より
大きいから制限されて、90[dB]となる。このノイ
ズフロアの制限により、6.7[dB]の損失が生じた
ことになる。また、第1PLL回路10aの出力のS/
Nは、90[dB]−20log20[dB]で、64
[dB]となる。なお、この周波数は、54×20/7
MHzである。
【0022】第2PLL回路10bでは、第1PLL回
路10aから入力されるS/Nが64[dB]であるか
ら、位相比較器13bのS/Nは、64[dB]+20
log11[dB]で、84.8[dB]となり、ノイ
ズフロアのS/Nの90[dB]より小さいから制限さ
れることなく、84.8[dB]となる。第2PLL回
路10bの出力のS/Nは、84.8[dB]−20l
og10[dB]で、64.8[dB]となる。なお、
この周波数は、54×20×10/(7×11)MHz
である。
路10aから入力されるS/Nが64[dB]であるか
ら、位相比較器13bのS/Nは、64[dB]+20
log11[dB]で、84.8[dB]となり、ノイ
ズフロアのS/Nの90[dB]より小さいから制限さ
れることなく、84.8[dB]となる。第2PLL回
路10bの出力のS/Nは、84.8[dB]−20l
og10[dB]で、64.8[dB]となる。なお、
この周波数は、54×20×10/(7×11)MHz
である。
【0023】第3PLL回路10cでは、第2PLL回
路10bから入力されるS/Nが64.8[dB]であ
るから、位相比較器13cのS/Nは、64.8[d
B]+20log13[dB]で、87.1[dB]と
なり、やはりノイズフロアのS/Nの90[dB]より
小さいから制限されることなく、87.1[dB]とな
る。第3PLL回路10cの出力のS/Nは、87.1
[dB]−20log5[dB]で、73.1[dB]
となる。なお、この周波数は、54×20×10×5/
(7×11×13)=54/1.001MHzとなり、
所期の周波数のクロック信号が出力される。
路10bから入力されるS/Nが64.8[dB]であ
るから、位相比較器13cのS/Nは、64.8[d
B]+20log13[dB]で、87.1[dB]と
なり、やはりノイズフロアのS/Nの90[dB]より
小さいから制限されることなく、87.1[dB]とな
る。第3PLL回路10cの出力のS/Nは、87.1
[dB]−20log5[dB]で、73.1[dB]
となる。なお、この周波数は、54×20×10×5/
(7×11×13)=54/1.001MHzとなり、
所期の周波数のクロック信号が出力される。
【0024】以上のように、この実施の形態では、第1
〜第3PLL回路10a〜10cを従属接続し、100
0/1001の分周率を各PLL回路の分周器に(20
/7)×(10/11)×(5/13)に分散させてい
るから、初段である第1PLL回路10aでノイズフロ
アの制限を受けて、S/Nは若干の損失(6.7[d
B])が生じているが、従属する第2PLL回路10b
及び最終段の第3PLL回路10cでは、ノイズフロア
の制限を受けていない。すなわち、従属接続される複数
のPLL回路の各々の分周器の分周率を、入力される第
1基準クロックF1のS/Nにより左右される初段の第
1PLL回路は別にして、少なくとも2段目以降のPL
L回路のS/NがノイズフロアのS/Nで決定されない
分周率に、設定している。この結果、出力である第2基
準クロックは、映像用クロックとして十分に満足でき
る、73.1[dB]のS/Nが得られ、図3の従来の
ものに比較して、第2基準クロックF2のS/Nは4
3.1[dB](=73.1[dB]−30[dB])
向上している。
〜第3PLL回路10a〜10cを従属接続し、100
0/1001の分周率を各PLL回路の分周器に(20
/7)×(10/11)×(5/13)に分散させてい
るから、初段である第1PLL回路10aでノイズフロ
アの制限を受けて、S/Nは若干の損失(6.7[d
B])が生じているが、従属する第2PLL回路10b
及び最終段の第3PLL回路10cでは、ノイズフロア
の制限を受けていない。すなわち、従属接続される複数
のPLL回路の各々の分周器の分周率を、入力される第
1基準クロックF1のS/Nにより左右される初段の第
1PLL回路は別にして、少なくとも2段目以降のPL
L回路のS/NがノイズフロアのS/Nで決定されない
分周率に、設定している。この結果、出力である第2基
準クロックは、映像用クロックとして十分に満足でき
る、73.1[dB]のS/Nが得られ、図3の従来の
ものに比較して、第2基準クロックF2のS/Nは4
3.1[dB](=73.1[dB]−30[dB])
向上している。
【0025】なお、図1の実施の形態においては、第1
PLL回路10aでノイズフロアの制限を受けている
が、従属されるPLL回路の段数を増加させ、第1PL
L回路の第1分周器11aの分周率を低減することによ
り、ノイズフロアの制限を回避することができる。この
場合、複数のPLL回路を従属に接続し、各々の分周器
の分周率を、PLL回路のS/NがノイズフロアのS/
Nで決定されない分周率に、設定することになる。
PLL回路10aでノイズフロアの制限を受けている
が、従属されるPLL回路の段数を増加させ、第1PL
L回路の第1分周器11aの分周率を低減することによ
り、ノイズフロアの制限を回避することができる。この
場合、複数のPLL回路を従属に接続し、各々の分周器
の分周率を、PLL回路のS/NがノイズフロアのS/
Nで決定されない分周率に、設定することになる。
【0026】また、逆に、従属接続されるPLL回路の
段数を2段とすることもできる。この場合、改善効果は
多少下がるが、従来よりもS/Nは改善される。
段数を2段とすることもできる。この場合、改善効果は
多少下がるが、従来よりもS/Nは改善される。
【0027】図2は、本発明の第2の実施の形態にかか
るクロック生成システムの構成図である。この第2の実
施の形態では、クロック源として一般的に用いられる水
晶発振回路から発生される13.5MHzのクロックを
第1基準クロックF1として入力し、映像用同期信号な
どに使用される、54×1000/1001MHzを第
2基準クロックF2として出力する。
るクロック生成システムの構成図である。この第2の実
施の形態では、クロック源として一般的に用いられる水
晶発振回路から発生される13.5MHzのクロックを
第1基準クロックF1として入力し、映像用同期信号な
どに使用される、54×1000/1001MHzを第
2基準クロックF2として出力する。
【0028】まず、第2の実施の形態について具体的に
説明するに先だって、従来技術において単一のPLL回
路を用いて同様に、13.5MHzの第1基準クロック
F1に基づいて、54MHz及び、54×1000/1
001MHzの第2基準クロックF2を得る場合につい
て、対比のために簡単に説明する。なお、第1基準クロ
ックF1のS/Nは80[dB]とし、ノイズフロアの
S/Nは90[dB]と仮定する。
説明するに先だって、従来技術において単一のPLL回
路を用いて同様に、13.5MHzの第1基準クロック
F1に基づいて、54MHz及び、54×1000/1
001MHzの第2基準クロックF2を得る場合につい
て、対比のために簡単に説明する。なお、第1基準クロ
ックF1のS/Nは80[dB]とし、ノイズフロアの
S/Nは90[dB]と仮定する。
【0029】従来技術において54MHzの第2基準ク
ロックF2を得る場合には、入力側の第1分周器の分周
率を1/10とし、出力側の第2分周器の分周率を1/
40とする。入力側の第1分周器出力におけるS/N
[dB]は、80[dB]+20log10[dB]=
100[dB]で、ノイズフロアのS/Nに制限されて
90[dB]となる。出力のS/Nは、90[dB]−
20log40[dB]=58.1[dB]となる。一
方、54×1000/1001MHzの第2基準クロッ
クF2を得る場合には、入力側の第1分周器の分周率を
1/1001とし、出力側の第2分周器の分周率を1/
4000とする。入力側の第1分周器出力におけるS/
N[dB]は、80[dB]+20log1001[d
B]=140[dB]で、ノイズフロアのS/Nに制限
されて90[dB]となる。出力のS/Nは、90[d
B]−20log4000[dB]=18.2[dB]
となる。
ロックF2を得る場合には、入力側の第1分周器の分周
率を1/10とし、出力側の第2分周器の分周率を1/
40とする。入力側の第1分周器出力におけるS/N
[dB]は、80[dB]+20log10[dB]=
100[dB]で、ノイズフロアのS/Nに制限されて
90[dB]となる。出力のS/Nは、90[dB]−
20log40[dB]=58.1[dB]となる。一
方、54×1000/1001MHzの第2基準クロッ
クF2を得る場合には、入力側の第1分周器の分周率を
1/1001とし、出力側の第2分周器の分周率を1/
4000とする。入力側の第1分周器出力におけるS/
N[dB]は、80[dB]+20log1001[d
B]=140[dB]で、ノイズフロアのS/Nに制限
されて90[dB]となる。出力のS/Nは、90[d
B]−20log4000[dB]=18.2[dB]
となる。
【0030】このように従来技術で、54MHzの第2
基準クロックF2を得る場合には、映像用クロックとし
ても十分なS/Nの出力を得ることができるが、54×
1000/1001MHzの第2基準クロックF2を得
る場合には、出力のS/Nは18.2[dB]と低くな
ってしまう。
基準クロックF2を得る場合には、映像用クロックとし
ても十分なS/Nの出力を得ることができるが、54×
1000/1001MHzの第2基準クロックF2を得
る場合には、出力のS/Nは18.2[dB]と低くな
ってしまう。
【0031】さて、図2を参照して、第2の実施の形態
について具体的に説明する。この実施の形態では、第1
PLL回路20a、第2PLL回路20bを従属接続
し、13.5MHzの第1基準クロックF1を第1PL
L回路20aに入力し、周波数変換された54/1.0
01MHzの第2基準クロックF2を第2PLL回路2
0bから出力している。
について具体的に説明する。この実施の形態では、第1
PLL回路20a、第2PLL回路20bを従属接続
し、13.5MHzの第1基準クロックF1を第1PL
L回路20aに入力し、周波数変換された54/1.0
01MHzの第2基準クロックF2を第2PLL回路2
0bから出力している。
【0032】この図2のクロック生成システムで、第1
PLL回路20aは、分周率1/13の第1分周器21
aと、分周率1/100の第2分周器22aと、位相比
較器23aと、低域ろ波器24aと、電圧制御発振器2
5aとから構成されている。第2PLL回路20bは、
第1分周器21bの分周率が1/77,第2分周器22
bの分周率が1/40である点で異なっているが、その
他の点は同様であり、対応する構成要素にはそれぞれ記
号の末尾にbを付している。
PLL回路20aは、分周率1/13の第1分周器21
aと、分周率1/100の第2分周器22aと、位相比
較器23aと、低域ろ波器24aと、電圧制御発振器2
5aとから構成されている。第2PLL回路20bは、
第1分周器21bの分周率が1/77,第2分周器22
bの分周率が1/40である点で異なっているが、その
他の点は同様であり、対応する構成要素にはそれぞれ記
号の末尾にbを付している。
【0033】この第1、第2PLL回路20a、20b
の従属接続により、(100/13)×(40/77)
で、総合して4000/1001の分周率を得て、入力
される13.5MHzの第1基準クロックF1を周波数
変換した、54/1.001MHzの第2基準クロック
F2を出力している。
の従属接続により、(100/13)×(40/77)
で、総合して4000/1001の分周率を得て、入力
される13.5MHzの第1基準クロックF1を周波数
変換した、54/1.001MHzの第2基準クロック
F2を出力している。
【0034】第1PLL回路20aにおいて、入力され
る第1基準クロックF1のS/Nを、従来と同様に80
[dB]と仮定すると、位相比較器23aのS/Nは、
80[dB]+20log13[dB]で、102.3
[dB]となり、ノイズフロアのS/Nの90[dB]
より大きいから制限されて、90[dB]となる。この
ノイズフロアの制限により、12.3[dB]の損失が
生じたことになる。また、第1PLL回路20aの出力
のS/Nは、90[dB]−20log100[dB]
で、50[dB]となる。なお、この周波数は、13.
5×100/13MHzである。
る第1基準クロックF1のS/Nを、従来と同様に80
[dB]と仮定すると、位相比較器23aのS/Nは、
80[dB]+20log13[dB]で、102.3
[dB]となり、ノイズフロアのS/Nの90[dB]
より大きいから制限されて、90[dB]となる。この
ノイズフロアの制限により、12.3[dB]の損失が
生じたことになる。また、第1PLL回路20aの出力
のS/Nは、90[dB]−20log100[dB]
で、50[dB]となる。なお、この周波数は、13.
5×100/13MHzである。
【0035】第2PLL回路20bでは、第1PLL回
路20aから入力されるS/Nが50[dB]であるか
ら、位相比較器23bのS/Nは、50[dB]+20
log77[dB]で、87.8[dB]となり、ノイ
ズフロアのS/Nの90[dB]より小さいから制限さ
れることなく、87.8[dB]となる。第2PLL回
路20bの出力のS/Nは、87.8[dB]−20l
og40[dB]で、55.8[dB]となる。なお、
この周波数は、13.5×100×40/(13×7
7)=54/1.001MHzとなり、所期の周波数の
クロック信号が出力される。
路20aから入力されるS/Nが50[dB]であるか
ら、位相比較器23bのS/Nは、50[dB]+20
log77[dB]で、87.8[dB]となり、ノイ
ズフロアのS/Nの90[dB]より小さいから制限さ
れることなく、87.8[dB]となる。第2PLL回
路20bの出力のS/Nは、87.8[dB]−20l
og40[dB]で、55.8[dB]となる。なお、
この周波数は、13.5×100×40/(13×7
7)=54/1.001MHzとなり、所期の周波数の
クロック信号が出力される。
【0036】以上のように、この第2の実施の形態で
は、第1、第2PLL回路20a、20bを従属接続
し、4000/1001の分周率を各PLL回路の分周
器に(100/13)×(40/77)に分散させてい
るから、初段である第1PLL回路20aでノイズフロ
アの制限を受けて、S/Nは若干の損失(12.3[d
B])が生じているが、従属する最終段の第2PLL回
路20bでは、ノイズフロアの制限を受けていない。こ
の結果、出力である第2基準クロックF2は、映像用ク
ロックとして満足できる、55.8[dB]のS/Nが
得られ、対比のために記載した従来のものに比較して、
第2基準クロックF2のS/Nは37.6[dB](=
55.8[dB]−18.2[dB])向上している。
は、第1、第2PLL回路20a、20bを従属接続
し、4000/1001の分周率を各PLL回路の分周
器に(100/13)×(40/77)に分散させてい
るから、初段である第1PLL回路20aでノイズフロ
アの制限を受けて、S/Nは若干の損失(12.3[d
B])が生じているが、従属する最終段の第2PLL回
路20bでは、ノイズフロアの制限を受けていない。こ
の結果、出力である第2基準クロックF2は、映像用ク
ロックとして満足できる、55.8[dB]のS/Nが
得られ、対比のために記載した従来のものに比較して、
第2基準クロックF2のS/Nは37.6[dB](=
55.8[dB]−18.2[dB])向上している。
【0037】なお、図2の第2の実施の形態において
は、第1PLL回路20aでノイズフロアの制限を受け
ているが、第1の実施の形態よりも回路規模を抑えるこ
とができるので、広く応用することができる。また、従
属されるPLL回路の段数を第1の実施の形態における
ように3段等に増加させ、第1PLL回路の第1分周器
21aの分周率を低減することにより、ノイズフロアの
制限を回避することができる。この場合には、出力され
る第2基準クロックF2のS/Nは、理論限界値であ
る、80[dB]−20log4[dB]で、約68
[dB]を得ることができる。
は、第1PLL回路20aでノイズフロアの制限を受け
ているが、第1の実施の形態よりも回路規模を抑えるこ
とができるので、広く応用することができる。また、従
属されるPLL回路の段数を第1の実施の形態における
ように3段等に増加させ、第1PLL回路の第1分周器
21aの分周率を低減することにより、ノイズフロアの
制限を回避することができる。この場合には、出力され
る第2基準クロックF2のS/Nは、理論限界値であ
る、80[dB]−20log4[dB]で、約68
[dB]を得ることができる。
【0038】なお、本発明の各実施の形態では、位相比
較器の比較出力をろ波するろ波器として、低域ろ波器を
使用する場合のみを示したが、低域ろ波器以外の他のろ
波器でもかまわない。
較器の比較出力をろ波するろ波器として、低域ろ波器を
使用する場合のみを示したが、低域ろ波器以外の他のろ
波器でもかまわない。
【0039】
【発明の効果】請求項1記載のクロック生成システムに
よれば、複数のPLL回路を従属に接続し、各PLL回
路の分周器に分周率を分散させているから、ノイズフロ
アのS/Nの制限を避ける、あるいは影響を小さくする
ことができ、ノイズフロアのS/Nの制限に関わらず、
十分なS/Nの第2クロックを得ることができる。
よれば、複数のPLL回路を従属に接続し、各PLL回
路の分周器に分周率を分散させているから、ノイズフロ
アのS/Nの制限を避ける、あるいは影響を小さくする
ことができ、ノイズフロアのS/Nの制限に関わらず、
十分なS/Nの第2クロックを得ることができる。
【図1】本発明の第1の実施の形態にかかるクロック生
成システムの構成図。
成システムの構成図。
【図2】本発明の第2の実施の形態にかかるクロック生
成システムの構成図。
成システムの構成図。
【図3】従来のクロック生成システムの構成図。
10a、10b、10c、20a、20b PLL回路 11a、11b、11c、21a、21b 第1分周器 12a、12b、12c、22a,22b 第2分周器 13a、13b、13c、23a、23b 位相比較器 14a、14b、14c、24a,24b 低域ろ波器 15a、15b、15c、25a、25b 電圧制御発
振器
振器
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B079 BA03 BB04 BC03 DD03 DD20 5J106 AA04 BB01 BB04 CC01 CC20 CC30 CC42 CC52 FF04 FF09 HH01 KK24
Claims (1)
- 【請求項1】 第1クロックを入力とし、この第1クロ
ックの周波数と所定比の関係にある周波数の第2クロッ
クを発生するクロック生成システムにおいて、 前記第1クロックが入力される初段のPLL回路から、
前記第2クロックが出力される最終段のPLL回路まで
複数のPLL回路を従属に接続したことを特徴とするク
ロック生成システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001048023A JP2002252559A (ja) | 2001-02-23 | 2001-02-23 | 基準クロック生成システム |
US10/078,232 US6703876B2 (en) | 2001-02-23 | 2002-02-15 | Reference clock generation system and device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001048023A JP2002252559A (ja) | 2001-02-23 | 2001-02-23 | 基準クロック生成システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002252559A true JP2002252559A (ja) | 2002-09-06 |
Family
ID=18909353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001048023A Pending JP2002252559A (ja) | 2001-02-23 | 2001-02-23 | 基準クロック生成システム |
Country Status (2)
Country | Link |
---|---|
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JP (1) | JP2002252559A (ja) |
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JP2004072714A (ja) * | 2002-06-11 | 2004-03-04 | Rohm Co Ltd | クロック生成システム |
US7071996B2 (en) * | 2002-07-19 | 2006-07-04 | Sun Microsystems, Inc. | Synchronizing video formats with dissimilar timing |
US7013403B2 (en) * | 2002-07-19 | 2006-03-14 | Sun Microsystems, Inc. | Synthesizing a pixel clock with extremely close channel spacing |
JP4660076B2 (ja) * | 2003-06-23 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | クロック発生回路 |
US6970030B1 (en) * | 2003-10-01 | 2005-11-29 | Silicon Laboratories, Inc. | Dual phased-locked loop structure having configurable intermediate frequency and reduced susceptibility to interference |
US7374952B2 (en) * | 2004-06-17 | 2008-05-20 | Infineon Technologies Ag | Methods of patterning a magnetic stack of a magnetic memory cell and structures thereof |
KR100622351B1 (ko) * | 2005-01-07 | 2006-09-19 | 삼성전자주식회사 | 비디오 화소 클록 생성방법 및 이를 이용한 비디오 화소클록 생성장치 |
JP4463153B2 (ja) * | 2005-05-25 | 2010-05-12 | 日本電気通信システム株式会社 | 回路 |
US7539278B2 (en) * | 2005-12-02 | 2009-05-26 | Altera Corporation | Programmable transceivers that are able to operate over wide frequency ranges |
DE102006011682B4 (de) * | 2006-03-14 | 2015-04-09 | Intel Mobile Communications GmbH | Transceiver-Schaltungsanordnung |
JP5598161B2 (ja) * | 2010-08-26 | 2014-10-01 | ヤマハ株式会社 | クロック発生回路 |
CN104350681A (zh) * | 2012-04-12 | 2015-02-11 | 马维尔国际贸易有限公司 | 用于本地振荡器的方法和装置 |
US8791734B1 (en) * | 2013-02-13 | 2014-07-29 | Silicon Laboratories Inc. | Cascaded PLL for reducing low-frequency drift in holdover mode |
US11067630B2 (en) | 2016-04-22 | 2021-07-20 | University Of Florida Research Foundation, Incorporated | System and method for electronics timing delay calibration |
KR102543233B1 (ko) * | 2020-05-19 | 2023-06-14 | 한국전자통신연구원 | 주파수 체배 장치 및 주파수 체배 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5339050A (en) * | 1993-04-27 | 1994-08-16 | National Semiconductor Corp. | Frequency synthesizing phase lock loop with unvarying loop parameters |
JP3088233B2 (ja) * | 1993-06-17 | 2000-09-18 | 日本電気株式会社 | 再生クロック生成回路 |
JP2000165905A (ja) * | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | クロック発生回路 |
US6218876B1 (en) * | 1999-01-08 | 2001-04-17 | Altera Corporation | Phase-locked loop circuitry for programmable logic devices |
-
2001
- 2001-02-23 JP JP2001048023A patent/JP2002252559A/ja active Pending
-
2002
- 2002-02-15 US US10/078,232 patent/US6703876B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6703876B2 (en) | 2004-03-09 |
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