JP2924803B2 - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ周波数シン
セサイザ回路に関し、特に位相比較器の出力がチャージ
ポンプ方式のＰＬＬシンセサイザＩＣを使用したＰＬＬ
周波数シンセサイザ回路に関する。
セサイザ回路に関し、特に位相比較器の出力がチャージ
ポンプ方式のＰＬＬシンセサイザＩＣを使用したＰＬＬ
周波数シンセサイザ回路に関する。
【０００２】
【従来の技術】従来の周波数シンセサイザ回路は、図５
に示すように、制御電圧に応じた周波数を出力する電圧
制御発振回路（以下ＶＣＯと称す）４と、その出力周波
数を分周し、基準周波数との差に応じた出力（以下ＰＤ
ＯＵＴと称す）を送出するＰＬＬ１と、ＰＬＬ１から
のＰＤ ＯＵＴ出力を積分して直流電圧に変換する低域
通過フィルタ（以下ＬＰＦと称す）３と、ＰＬＬループ
回路に影響を与えないようにＶＣＯ４の出力を次段の回
路に伝達するために設けられたバッファー回路（以下ｂ
ｕｆｆと称す）ｂｕｆｆ５と、そのｂｕｆｆ５の出力に
より動作する負荷回路であるミキサ７、またはアンプ８
と、それらの電源を接続するスイッチ（以下ＳＷと記
す）ＳＷ６と、そのスイッチを制御する制御信号Ａとを
有する。
に示すように、制御電圧に応じた周波数を出力する電圧
制御発振回路（以下ＶＣＯと称す）４と、その出力周波
数を分周し、基準周波数との差に応じた出力（以下ＰＤ
ＯＵＴと称す）を送出するＰＬＬ１と、ＰＬＬ１から
のＰＤ ＯＵＴ出力を積分して直流電圧に変換する低域
通過フィルタ（以下ＬＰＦと称す）３と、ＰＬＬループ
回路に影響を与えないようにＶＣＯ４の出力を次段の回
路に伝達するために設けられたバッファー回路（以下ｂ
ｕｆｆと称す）ｂｕｆｆ５と、そのｂｕｆｆ５の出力に
より動作する負荷回路であるミキサ７、またはアンプ８
と、それらの電源を接続するスイッチ（以下ＳＷと記
す）ＳＷ６と、そのスイッチを制御する制御信号Ａとを
有する。
【０００３】以上のように構成されたＰＬＬ周波数シン
セサイザ回路について、以下にその動作について説明す
る。
セサイザ回路について、以下にその動作について説明す
る。
【０００４】制御信号ＡによりＳＷａ６はＯＦＦの状態
で、ＰＬＬ１、ＬＰＦ３、ＶＣＯ４、ｂｕｆｆ５の回路
を動作させ、ＰＬＬシンセサイザＩＣをある周波数に収
束させる。その後、制御信号ＡによりＳＷ６をＯＮ状態
として、ミキサ７またはアンプ８の電源を投入する。電
源投入に時間的な差を持たせる理由は、ミキサまたはア
ンプ回路の消費電流が比較的大きいことによる消費電流
の削減の為であり、電池駆動等の小型の携帯無線機では
パワーセーブの手法として一般的な手法である。
で、ＰＬＬ１、ＬＰＦ３、ＶＣＯ４、ｂｕｆｆ５の回路
を動作させ、ＰＬＬシンセサイザＩＣをある周波数に収
束させる。その後、制御信号ＡによりＳＷ６をＯＮ状態
として、ミキサ７またはアンプ８の電源を投入する。電
源投入に時間的な差を持たせる理由は、ミキサまたはア
ンプ回路の消費電流が比較的大きいことによる消費電流
の削減の為であり、電池駆動等の小型の携帯無線機では
パワーセーブの手法として一般的な手法である。
【０００５】次に、本動作を制御信号Ａのタイミングと
ＶＣＯ４の出力周波数について、時間軸で表したものが
図６である。ミキサ７またはアンプ８に電源が投入され
た瞬間にＶＣＯ４の出力周波数は大きく変動し、その変
動は暫くすると、ＰＬＬのループの収束の力により、元
の周波数に落ち着く。また、同様にミキサ７またはアン
プ８の電源をＯＦＦした瞬間もＶＣＯの出力周波数は大
きく変動する。周波数変動がおさまる時間は、周波数ル
ープの設計、および、ｂｕｆｆ５の設計に依存する。
ＶＣＯ４の出力周波数について、時間軸で表したものが
図６である。ミキサ７またはアンプ８に電源が投入され
た瞬間にＶＣＯ４の出力周波数は大きく変動し、その変
動は暫くすると、ＰＬＬのループの収束の力により、元
の周波数に落ち着く。また、同様にミキサ７またはアン
プ８の電源をＯＦＦした瞬間もＶＣＯの出力周波数は大
きく変動する。周波数変動がおさまる時間は、周波数ル
ープの設計、および、ｂｕｆｆ５の設計に依存する。
【０００６】このような周波数変動の原因は、電源投入
または断によりミキサ７またはアンプ８の入力インピー
ダンスが急激に変化するためであり、このインピーダン
スの激変がＰＬＬのループに対しての急激な負荷変動と
なり、周波数変動を引き起こすものである。このよう
に、従来のＰＬＬ周波数シンセサイザ回路では、アンプ
またはミキサの電源のＯＮ、ＯＦＦにより周波数の変動
が生じる。
または断によりミキサ７またはアンプ８の入力インピー
ダンスが急激に変化するためであり、このインピーダン
スの激変がＰＬＬのループに対しての急激な負荷変動と
なり、周波数変動を引き起こすものである。このよう
に、従来のＰＬＬ周波数シンセサイザ回路では、アンプ
またはミキサの電源のＯＮ、ＯＦＦにより周波数の変動
が生じる。
【０００７】この従来のＰＬＬ周波数シンセサイザの周
波数変動の問題に対して、アンプの電源のＯＮ／ＯＦＦ
に関わらずアンプの入力インピーダンスが一定となるよ
うにする手法（特開平２−４４９２３）が提示されてい
るが、インピーダンスを一定にする回路に抵抗とコンデ
ンサを用いたことにより、回路遅延が発生し、完全に周
波数変動を抑えられず、回路規模が大きいという問題が
残っている。
波数変動の問題に対して、アンプの電源のＯＮ／ＯＦＦ
に関わらずアンプの入力インピーダンスが一定となるよ
うにする手法（特開平２−４４９２３）が提示されてい
るが、インピーダンスを一定にする回路に抵抗とコンデ
ンサを用いたことにより、回路遅延が発生し、完全に周
波数変動を抑えられず、回路規模が大きいという問題が
残っている。
【０００８】また、電源のＯＮ／ＯＦＦに合わせてＶＣ
Ｏに対して、周波数変動と逆の信号を変調信号として入
力し、周波数変動を抑える手法（特開平１−１８３９２
０）が提示されているが、この方法にも、逆信号のレベ
ルをどれくらいに設定するかが難しいという問題点があ
る。
Ｏに対して、周波数変動と逆の信号を変調信号として入
力し、周波数変動を抑える手法（特開平１−１８３９２
０）が提示されているが、この方法にも、逆信号のレベ
ルをどれくらいに設定するかが難しいという問題点があ
る。
【０００９】
【発明が解決しようとする課題】上述したように従来の
ＰＬＬ周波数シンセサイザ回路は、負荷回路のミキサ
や、アンプの電源のＯＮ／ＯＦＦ時にＶＣＯ出力に周波
数変動が発生し、この変動を防止するために、特開平２
−４４９２３号公報では回路遅延が発生し、かつ、回路
規模が増大し、特開平１−１８３９２０号公報では、逆
信号のレベル設定が困難であるという欠点がある。
ＰＬＬ周波数シンセサイザ回路は、負荷回路のミキサ
や、アンプの電源のＯＮ／ＯＦＦ時にＶＣＯ出力に周波
数変動が発生し、この変動を防止するために、特開平２
−４４９２３号公報では回路遅延が発生し、かつ、回路
規模が増大し、特開平１−１８３９２０号公報では、逆
信号のレベル設定が困難であるという欠点がある。
【００１０】本発明の目的は、従来の技術におけるＰＬ
Ｌ周波数シンセサイザ回路の負荷回路のミキサまたはア
ンプの電源ＯＮ／ＯＦＦによる周波数変動の発生を防止
し、ミキサまたはアンプの電源ＯＮの後、すぐにデータ
送信または、受信を行うことができ、決められた周波数
外での送信や、受信が行われる弊害を回避することがで
きるＰＬＬ周波数シンセサイザ回路の提供である。
Ｌ周波数シンセサイザ回路の負荷回路のミキサまたはア
ンプの電源ＯＮ／ＯＦＦによる周波数変動の発生を防止
し、ミキサまたはアンプの電源ＯＮの後、すぐにデータ
送信または、受信を行うことができ、決められた周波数
外での送信や、受信が行われる弊害を回避することがで
きるＰＬＬ周波数シンセサイザ回路の提供である。
【００１１】
【課題を解決するための手段】本発明のＰＬＬ周波数シ
ンセサイザ回路は、フェーズロックトループを使用した
ＰＬＬシンセサイザＩＣと、該ＩＣからの出力を直流に
変換する低域通過フィルタＬＰＦと、制御電圧に応じた
周波数を出力するＶＣＯを含むＰＬＬ周波数シンセサイ
ザ回路において、負荷回路の電源のＯＮ／ＯＦＦのタイ
ミングより前に、ＰＬＬシンセサイザＩＣの位相比較器
の出力をＬＰＦから切り離し、その後、該ＰＬＬシンセ
サイザＩＣの位相比較器の出力をＬＰＦに再度接続する
切り換え手段を有する。
ンセサイザ回路は、フェーズロックトループを使用した
ＰＬＬシンセサイザＩＣと、該ＩＣからの出力を直流に
変換する低域通過フィルタＬＰＦと、制御電圧に応じた
周波数を出力するＶＣＯを含むＰＬＬ周波数シンセサイ
ザ回路において、負荷回路の電源のＯＮ／ＯＦＦのタイ
ミングより前に、ＰＬＬシンセサイザＩＣの位相比較器
の出力をＬＰＦから切り離し、その後、該ＰＬＬシンセ
サイザＩＣの位相比較器の出力をＬＰＦに再度接続する
切り換え手段を有する。
【００１２】また、前記切り換え手段が、ＰＬＬシンセ
サイザＩＣと前記ＬＰＦとの間に設けられた第１のスイ
ッチ回路と、前記負荷回路の電源スイッチのＯＮ／ＯＦ
Ｆの直前に前記第１のスイッチ回路をＯＦＦさせ、前記
負荷回路の電源がＯＮ／ＯＦＦされた直後に前記第１の
スイッチ回路をＯＮさせる制御信号発生手段とを有する
のが好ましい実施形態である。
サイザＩＣと前記ＬＰＦとの間に設けられた第１のスイ
ッチ回路と、前記負荷回路の電源スイッチのＯＮ／ＯＦ
Ｆの直前に前記第１のスイッチ回路をＯＦＦさせ、前記
負荷回路の電源がＯＮ／ＯＦＦされた直後に前記第１の
スイッチ回路をＯＮさせる制御信号発生手段とを有する
のが好ましい実施形態である。
【００１３】さらに、前記切り換え手段が、前記ＶＣＯ
の出力をＮ分周するＮカウンタと、基準周波数をＲ分周
するＲカウンタと、位相比較器とを有するＰＬＬシンセ
サイザＩＣ内に設けられ、Ｎカウンタの出力とＲカウン
タの出力を選択的に切り換えて位相比較器に接続する第
２のスイッチ回路と、常時第２のスイッチ回路をＮカウ
ンタの出力を前記位相比較器に接続させており、前記負
荷回路の電源スイッチのＯＮ／ＯＦＦの直前に、Ｎカウ
ンタの接続からＲカウンタの接続に切り換えて位相比較
器の出力をハイインピーダンスにし、前記負荷回路の電
源スイッチのＯＮ／ＯＦＦの直後に前記第２のスイッチ
回路のＲカウンタの接続をＮカウンタの接続に復旧する
制御信号発生手段とを有するＰＬＬ周波数シンセサイザ
回路も構成を簡単にする他の好ましい実施形態である。
の出力をＮ分周するＮカウンタと、基準周波数をＲ分周
するＲカウンタと、位相比較器とを有するＰＬＬシンセ
サイザＩＣ内に設けられ、Ｎカウンタの出力とＲカウン
タの出力を選択的に切り換えて位相比較器に接続する第
２のスイッチ回路と、常時第２のスイッチ回路をＮカウ
ンタの出力を前記位相比較器に接続させており、前記負
荷回路の電源スイッチのＯＮ／ＯＦＦの直前に、Ｎカウ
ンタの接続からＲカウンタの接続に切り換えて位相比較
器の出力をハイインピーダンスにし、前記負荷回路の電
源スイッチのＯＮ／ＯＦＦの直後に前記第２のスイッチ
回路のＲカウンタの接続をＮカウンタの接続に復旧する
制御信号発生手段とを有するＰＬＬ周波数シンセサイザ
回路も構成を簡単にする他の好ましい実施形態である。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明のＰＬ
Ｌ周波数シンセサイザ回路の第１の実施例の概略構成図
である。このＰＬＬ周波数シンセサイザ回路は制御電圧
に応じた周波数を出力するＶＣＯ４と、その出力周波数
を分周し、基準周波数との差に応じた出力ＰＤ ＯＵＴ
を送出するＰＬＬシンセサイザＩＣ１と、該ＩＣの出力
であるＰＤ ＯＵＴを積分して直流電圧に変換するＬＰ
Ｆ３と、ＰＤ ＯＵＴをＬＰＦに接続したり切り離した
りするスイッチ（以下ＳＷと称す）２と、そのＳＷ２を
制御する制御信号Ｂと、ＰＬＬループ回路に影響を与え
ないようにＶＣＯ４の出力を次段の回路に伝達するため
に設けられたｂｕｆｆ５と、そのｂｕｆｆ５の出力によ
り動作する負荷回路であるミキサ７、または、アンプ８
と、それらの電源を制御するＳＷ６と、そのＳＷ６を制
御する制御信号Ａとを備えている。ここで、制御信号Ａ
およびＢは、それぞれミキサ７、またはアンプ８の電源
をＯＮ／ＯＦＦさせる制御信号Ｘを基に信号発生部１４
によって出力される。
て図面を参照して詳細に説明する。図１は本発明のＰＬ
Ｌ周波数シンセサイザ回路の第１の実施例の概略構成図
である。このＰＬＬ周波数シンセサイザ回路は制御電圧
に応じた周波数を出力するＶＣＯ４と、その出力周波数
を分周し、基準周波数との差に応じた出力ＰＤ ＯＵＴ
を送出するＰＬＬシンセサイザＩＣ１と、該ＩＣの出力
であるＰＤ ＯＵＴを積分して直流電圧に変換するＬＰ
Ｆ３と、ＰＤ ＯＵＴをＬＰＦに接続したり切り離した
りするスイッチ（以下ＳＷと称す）２と、そのＳＷ２を
制御する制御信号Ｂと、ＰＬＬループ回路に影響を与え
ないようにＶＣＯ４の出力を次段の回路に伝達するため
に設けられたｂｕｆｆ５と、そのｂｕｆｆ５の出力によ
り動作する負荷回路であるミキサ７、または、アンプ８
と、それらの電源を制御するＳＷ６と、そのＳＷ６を制
御する制御信号Ａとを備えている。ここで、制御信号Ａ
およびＢは、それぞれミキサ７、またはアンプ８の電源
をＯＮ／ＯＦＦさせる制御信号Ｘを基に信号発生部１４
によって出力される。
【００１５】次に、本発明の実施例の動作について、図
２を参照して詳細に説明する。制御信号ＡによりＳＷ６
はＯＦＦの状態で、ＰＬＬ１、ＬＰＦ３、ＶＣＯ４、ｂ
ｕｆｆ５の回路を動作させ、ＰＬＬ周波数シンセサイザ
回路をある周波数に収束させる。
２を参照して詳細に説明する。制御信号ＡによりＳＷ６
はＯＦＦの状態で、ＰＬＬ１、ＬＰＦ３、ＶＣＯ４、ｂ
ｕｆｆ５の回路を動作させ、ＰＬＬ周波数シンセサイザ
回路をある周波数に収束させる。
【００１６】信号発生部１４は制御信号Ｘを基に図２の
タイミングにより制御信号Ａ、制御信号Ｂを発生させ
る。制御信号ＡによりＳＷ６のＯＮ直後に、また制御信
号ＢによりＳＷ２をＯＮしてＰＤ ＯＵＴをＬＰＦに接
続する。
タイミングにより制御信号Ａ、制御信号Ｂを発生させ
る。制御信号ＡによりＳＷ６のＯＮ直後に、また制御信
号ＢによりＳＷ２をＯＮしてＰＤ ＯＵＴをＬＰＦに接
続する。
【００１７】同様に、制御信号ＡによりＳＷ６をＯＦＦ
状態にすることによってミキサ７またはアンプ８の電源
を断にする直前に、制御信号ＢによりＳＷ２をＯＦＦし
てＰＤ ＯＵＴ出力をＬＰＦから切り離し、ＳＷ６のＯ
Ｎ直後、また制御信号ＢによりＳＷ２をＯＮにしてＰＤ
ＯＵＴ出力をＬＰＦに接続する。
状態にすることによってミキサ７またはアンプ８の電源
を断にする直前に、制御信号ＢによりＳＷ２をＯＦＦし
てＰＤ ＯＵＴ出力をＬＰＦから切り離し、ＳＷ６のＯ
Ｎ直後、また制御信号ＢによりＳＷ２をＯＮにしてＰＤ
ＯＵＴ出力をＬＰＦに接続する。
【００１８】以上のように、本発明のＰＬＬ周波数シン
セサイザ回路は、ミキサまたはアンプの電源ＯＮ／ＯＦ
Ｆのタイミングより前に、ＰＬＬの位相比較器１３（図
３に示す）の出力ＰＤ ＯＵＴをＬＰＦから切り離すこ
とで、ＶＣＯの制御電圧を一定に保ち続けるので、ミキ
サまたはアンプの電源のＯＮ／ＯＦＦによる周波数変動
（図６に示すような）を生じることが無い。この様子を
図４に示す。
セサイザ回路は、ミキサまたはアンプの電源ＯＮ／ＯＦ
Ｆのタイミングより前に、ＰＬＬの位相比較器１３（図
３に示す）の出力ＰＤ ＯＵＴをＬＰＦから切り離すこ
とで、ＶＣＯの制御電圧を一定に保ち続けるので、ミキ
サまたはアンプの電源のＯＮ／ＯＦＦによる周波数変動
（図６に示すような）を生じることが無い。この様子を
図４に示す。
【００１９】さらに、本発明のＰＬＬ周波数シンセサイ
ザ回路の第２の実施例を図３に示す。図３の実施例は図
１の実施例の中のＳＷ２の機能をＰＬＬシンセサイザＩ
Ｃの中で行った場合の例である。
ザ回路の第２の実施例を図３に示す。図３の実施例は図
１の実施例の中のＳＷ２の機能をＰＬＬシンセサイザＩ
Ｃの中で行った場合の例である。
【００２０】図３において、ＰＬＬシンセサイザＩＣ１
２は、ＶＣＯの出力をＮ分周するＮカウンタ９および水
晶発振器等の基準周波数をＲ分周するＲカウンタ１０
と、ＮカウンタとＲカウンタの出力の位相差に応じた出
力を出す位相比較器１３と、位相比較器への入力をＮカ
ウンタ出力またはＲカウンタ出力に切り替えるスイッチ
ＳＷｃとを備えている。
２は、ＶＣＯの出力をＮ分周するＮカウンタ９および水
晶発振器等の基準周波数をＲ分周するＲカウンタ１０
と、ＮカウンタとＲカウンタの出力の位相差に応じた出
力を出す位相比較器１３と、位相比較器への入力をＮカ
ウンタ出力またはＲカウンタ出力に切り替えるスイッチ
ＳＷｃとを備えている。
【００２１】通常のＰＬＬシンセサイザＩＣにおいて
は、ＳＷ１１はａ側に固定的に接続されているが、この
ＳＷ１１をｂ側に切り換えることにより、前述の実施例
の図１のＳＷ２をＯＦＦとしたことと同じ効果をもたら
す。以下動作について図３を用いて説明する。
は、ＳＷ１１はａ側に固定的に接続されているが、この
ＳＷ１１をｂ側に切り換えることにより、前述の実施例
の図１のＳＷ２をＯＦＦとしたことと同じ効果をもたら
す。以下動作について図３を用いて説明する。
【００２２】ＳＷ１１をｂ側に切り換えると位相比較器
１３には同じＲカウンタ１０の出力が入力される。位相
比較器１３は２つの入力信号の位相差に応じてパルスを
出すが、同位相（同周波数）の場合、ハイインピーダン
ス出力となるのでＬＰＦへのチャージ供給は行われず図
１のＳＷ２をＯＦＦとした時と同じ効果をもたらす。
１３には同じＲカウンタ１０の出力が入力される。位相
比較器１３は２つの入力信号の位相差に応じてパルスを
出すが、同位相（同周波数）の場合、ハイインピーダン
ス出力となるのでＬＰＦへのチャージ供給は行われず図
１のＳＷ２をＯＦＦとした時と同じ効果をもたらす。
【００２３】したがって、図３に示す機能を有するＰＬ
ＬシンセサイザＩＣを使用すれば、図１での実施例での
ＳＷｂ２の部分は省略され回路的に非常に簡素化され、
装置の小型、軽量化に役立つ。
ＬシンセサイザＩＣを使用すれば、図１での実施例での
ＳＷｂ２の部分は省略され回路的に非常に簡素化され、
装置の小型、軽量化に役立つ。
【００２４】
【発明の効果】以上説明したように本発明は、ＰＬＬ周
波数シンセサイザの負荷回路であるミキサ、または、ア
ンプの電源のＯＮ／ＯＦＦの直前にＰＤ ＯＵＴをＬＦ
Ｐから切り離し、ミキサ、または、アンプの電源のＯＮ
／ＯＦＦの直後にＰＤ ＯＵＴをＬＰＦに接続すること
により、周波数の変動を防止するので、回路の保全と負
荷回路に電源接続後、すぐに、データ送信または、受信
を行うことができ、さらに、決められた周波数外の周波
数の発生を回避できる効果がある。
波数シンセサイザの負荷回路であるミキサ、または、ア
ンプの電源のＯＮ／ＯＦＦの直前にＰＤ ＯＵＴをＬＦ
Ｐから切り離し、ミキサ、または、アンプの電源のＯＮ
／ＯＦＦの直後にＰＤ ＯＵＴをＬＰＦに接続すること
により、周波数の変動を防止するので、回路の保全と負
荷回路に電源接続後、すぐに、データ送信または、受信
を行うことができ、さらに、決められた周波数外の周波
数の発生を回避できる効果がある。
【００２５】また、本発明による追加回路はスイッチ回
路の挿入のみであり、回路規模も小さくすることがで
き、小型、軽量化に貢献できる効果がある。
路の挿入のみであり、回路規模も小さくすることがで
き、小型、軽量化に貢献できる効果がある。
【図１】本発明のＰＬＬ周波数シンセサイザ回路の第の
１実施例の構成図である。
１実施例の構成図である。
【図２】本発明のＰＬＬ周波数シンセサイザ回路の制御
信号のタイミングチャートである。
信号のタイミングチャートである。
【図３】本発明のＰＬＬ周波数シンセサイザ回路の第２
の実施例のＰＬＬシンセサイザのブロック図である。
の実施例のＰＬＬシンセサイザのブロック図である。
【図４】本発明のＰＬＬ周波数シンセサイザ回路の効果
を示す図である。
を示す図である。
【図５】従来のＰＬＬ周波数シンセサイザ回路の構成を
示すブロック図である。
示すブロック図である。
【図６】従来のＰＬＬ周波数シンセサイザ回路の動作を
示す図である。
示す図である。
１ ＰＬＬシンセサイザＩＣ ２ ＳＷ ３ 低域通過フィルタ（ＬＰＦ） ４ 電圧制御発信器（ＶＣＯ） ５ バッファ ６ ＳＷ ７ ミキサ ８ アンプ ９ Ｎカウンタ １０ Ｒカウンタ １１ ＳＷ １２ ＰＬＬシンセサイザＩＣ １３ 位相比較器 １４ Ｂ信号発生部
Claims (3)
- 【請求項１】 フェーズロックトループを使用したＰＬ
ＬシンセサイザＩＣと、該ＩＣの出力を直流電圧に変換
する低域通過ろ波器ＬＰＦと、制御電圧に応じた周波数
を出力する電圧制御発振回路ＶＯＣを含むＰＬＬ周波数
シンセサイザ回路において、 負荷回路の電源のＯＮ／ＯＦＦのタイミングより前に、
ＰＬＬシンセサイザＩＣの位相比較器の出力をＬＰＦか
ら切り離し、その後、該ＰＬＬシンセサイザＩＣの位相
比較器の出力をＬＰＦに再度接続する切り換え手段を有
することを特徴とするＰＬＬ周波数シンセサイザ回路。 - 【請求項２】 前記切り換え手段が、ＰＬＬシンセサイ
ザＩＣと前記ＬＰＦとの間に設けられた第１のスイッチ
回路と、 前記負荷回路の電源スイッチのＯＮ／ＯＦＦの直前に前
記第１のスイッチ回路をＯＦＦさせ、前記負荷回路の電
源がＯＮ／ＯＦＦされた直後に前記第１のスイッチ回路
をＯＮさせる制御信号発生手段とを有する請求項１記載
のＰＬＬ周波数シンセサイザ回路。 - 【請求項３】 前記切り換え手段が、前記ＶＣＯの出力
をＮ分周するＮカウンタと、基準周波数をＲ分周するＲ
カウンタと、位相比較器とを有するＰＬＬシンセサイザ
ＩＣ内に設けられ、Ｎカウンタの出力とＲカウンタの出
力を選択的に切り換えて位相比較器に接続する第２のス
イッチ回路と、 常時第２のスイッチ回路をＮカウンタの出力を前記位相
比較器に接続させており、前記負荷回路の電源スイッチ
のＯＮ／ＯＦＦの直前に、Ｎカウンタの接続からＲカウ
ンタの接続に切り換えて位相比較器の出力をハイインピ
ーダンスにし、前記負荷回路の電源スイッチのＯＮ／Ｏ
ＦＦの直後に前記第２のスイッチ回路のＲカウンタの接
続をＮカウンタの接続に復旧する制御信号発生手段とを
有する請求項１記載のＰＬＬ周波数シンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8198963A JP2924803B2 (ja) | 1996-07-29 | 1996-07-29 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8198963A JP2924803B2 (ja) | 1996-07-29 | 1996-07-29 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1051299A JPH1051299A (ja) | 1998-02-20 |
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