JP2001036044A - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
- Publication number
- JP2001036044A JP2001036044A JP2000187818A JP2000187818A JP2001036044A JP 2001036044 A JP2001036044 A JP 2001036044A JP 2000187818 A JP2000187818 A JP 2000187818A JP 2000187818 A JP2000187818 A JP 2000187818A JP 2001036044 A JP2001036044 A JP 2001036044A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- film
- interlayer insulating
- storage electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 239000003990 capacitor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000003860 storage Methods 0.000 claims abstract description 77
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 84
- 239000011229 interlayer Substances 0.000 claims description 63
- 238000005530 etching Methods 0.000 claims description 45
- 150000004767 nitrides Chemical class 0.000 claims description 25
- 230000008569 process Effects 0.000 claims description 25
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 239000010410 layer Substances 0.000 claims description 19
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 1
- 230000005669 field effect Effects 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 4
- 230000009467 reduction Effects 0.000 abstract description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 3
- 239000007787 solid Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 134
- 239000000463 material Substances 0.000 description 8
- 230000002265 prevention Effects 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000006884 silylation reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の製造方法に関する。
【解決手段】 コンタクトプラグ（contact plug）上に
酸化膜系列の物質を蒸着した後ビットラインを形成し、
ビットラインと下部層間絶縁膜のＢＰＳＧ膜との物質差
に伴うストレス（stress）でビットラインが実際マスク
上に定義されたものとは異なるように形成されるシフト
（shift）現象、及びベンディング（bending）現象を防
止して金属配線コンタクトとビットラインがショート
（short）されることを防止し、貯蔵電極の形成工程で
オープン領域（open area）を確保し、貯蔵電極コンタ
クトホールを形成するための自己整列コンタクト（self
aligned contact、ＳＡＣ）食刻工程時にビットライン
と貯蔵電極間に絶縁特性を向上させ、ビットラインのキ
ャパシタンスを減少させて素子のセンシングマージン
（sensing margin）を確保し、半導体素子の高速化及び
高集積化を可能にすると共に、それに伴う素子の工程収
率及び特性を向上させる技術である。
酸化膜系列の物質を蒸着した後ビットラインを形成し、
ビットラインと下部層間絶縁膜のＢＰＳＧ膜との物質差
に伴うストレス（stress）でビットラインが実際マスク
上に定義されたものとは異なるように形成されるシフト
（shift）現象、及びベンディング（bending）現象を防
止して金属配線コンタクトとビットラインがショート
（short）されることを防止し、貯蔵電極の形成工程で
オープン領域（open area）を確保し、貯蔵電極コンタ
クトホールを形成するための自己整列コンタクト（self
aligned contact、ＳＡＣ）食刻工程時にビットライン
と貯蔵電極間に絶縁特性を向上させ、ビットラインのキ
ャパシタンスを減少させて素子のセンシングマージン
（sensing margin）を確保し、半導体素子の高速化及び
高集積化を可能にすると共に、それに伴う素子の工程収
率及び特性を向上させる技術である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特に貯蔵電極コンタクトの形成工程に際しビ
ットラインと貯蔵電極間の絶縁特性、及び工程マージン
を増加させて工程の安全性を向上させ、ビットラインの
キャパシタンスの減少を図った半導体素子のキャパシタ
製造方法に関する。
法に関し、特に貯蔵電極コンタクトの形成工程に際しビ
ットラインと貯蔵電極間の絶縁特性、及び工程マージン
を増加させて工程の安全性を向上させ、ビットラインの
キャパシタンスの減少を図った半導体素子のキャパシタ
製造方法に関する。
【０００２】
【従来の技術】最近の半導体装置の高集積化傾向は微細
パターン形成技術の発展に大きな影響を受けており、半
導体装置の製造工程中で食刻、又はイオン注入工程等の
マスクに非常に幅広く用いられる感光膜パターンの微細
化が必須条件である。
パターン形成技術の発展に大きな影響を受けており、半
導体装置の製造工程中で食刻、又はイオン注入工程等の
マスクに非常に幅広く用いられる感光膜パターンの微細
化が必須条件である。
【０００３】前記感光膜パターンの分解能（Ｒ）は、縮
小露光装置の光源の波長（λ）及び工程変数（ｋ）に比
例し、露光装置のレンズ口径（numerical aperture：Ｎ
Ａ、開口数）に反比例する。
小露光装置の光源の波長（λ）及び工程変数（ｋ）に比
例し、露光装置のレンズ口径（numerical aperture：Ｎ
Ａ、開口数）に反比例する。
【０００４】［Ｒ＝ｋ*λ／ＮＡ、Ｒ＝解像度、λ＝光
源の波長、ＮＡ＝開口数］ ここで、前記縮小露光装置の光分解能を向上させるため
光源の波長を減少させる。例えば、波長が４３６及び３
６５nmのＧ−ライン及びｉ−ライン縮小露光装置は、工
程分解能がそれぞれ約0.7、0.5μm程度が限界であり、
0.5μm以下の微細パターンを形成するため波長の小さい
遠紫外線（deep ultra violet；ＤＵＶ）、例えば波長
が２４８nmのKrFレーザや１９３nmのArFレーザを光源に
用いる露光装置を利用するか、工程上の方法としては露
光マスク（photo mask）で位相反転マスク（phase shif
t mask）を用いる方法と、イメージコントラストを向上
させることができる別途の薄膜をウェーハ上に形成する
シー．イー．エル．（contrast enhancement layer、以
下ＣＥＬという）方法や、二層の感光膜の間にＳＯＧ等
の中間層を介在させた三層レジスト（tri layer resis
t、ＴＬＲ）方法、又は感光膜の上側に選択的にシリコ
ンを注入させるシリレーション方法等が開発され、分解
能の限界値を低下させている。
源の波長、ＮＡ＝開口数］ ここで、前記縮小露光装置の光分解能を向上させるため
光源の波長を減少させる。例えば、波長が４３６及び３
６５nmのＧ−ライン及びｉ−ライン縮小露光装置は、工
程分解能がそれぞれ約0.7、0.5μm程度が限界であり、
0.5μm以下の微細パターンを形成するため波長の小さい
遠紫外線（deep ultra violet；ＤＵＶ）、例えば波長
が２４８nmのKrFレーザや１９３nmのArFレーザを光源に
用いる露光装置を利用するか、工程上の方法としては露
光マスク（photo mask）で位相反転マスク（phase shif
t mask）を用いる方法と、イメージコントラストを向上
させることができる別途の薄膜をウェーハ上に形成する
シー．イー．エル．（contrast enhancement layer、以
下ＣＥＬという）方法や、二層の感光膜の間にＳＯＧ等
の中間層を介在させた三層レジスト（tri layer resis
t、ＴＬＲ）方法、又は感光膜の上側に選択的にシリコ
ンを注入させるシリレーション方法等が開発され、分解
能の限界値を低下させている。
【０００５】さらに、上・下の導電配線を連結するコン
タクトホールは素子が高集積化させるに従いそれ自体の
大きさと周辺配線との間隔が減少し、コンタクトホール
の直径と深さの比（rate）であるアスペクト比（aspect
ratio）が増加する。
タクトホールは素子が高集積化させるに従いそれ自体の
大きさと周辺配線との間隔が減少し、コンタクトホール
の直径と深さの比（rate）であるアスペクト比（aspect
ratio）が増加する。
【０００６】したがって、多層の導電配線を備える高集
積半導体素子では、コンタクトを形成するため製造工程
でのマスク等の間の正確かつ厳格な整列が要求され工程
余裕度が減少する。
積半導体素子では、コンタクトを形成するため製造工程
でのマスク等の間の正確かつ厳格な整列が要求され工程
余裕度が減少する。
【０００７】このようなコンタクトホールは、間隔維持
のためマスク整列に際し誤配列の余裕（misalignment t
olerance）、露光工程時のレンズ歪曲（lens distortio
n）、マスク製作及び写真食刻工程時の臨界大きさ変化
（critical dimension variation）、マスク間の整合
（registration）等のような要因等を考慮してマスクを
形成する。
のためマスク整列に際し誤配列の余裕（misalignment t
olerance）、露光工程時のレンズ歪曲（lens distortio
n）、マスク製作及び写真食刻工程時の臨界大きさ変化
（critical dimension variation）、マスク間の整合
（registration）等のような要因等を考慮してマスクを
形成する。
【０００８】さらに、コンタクトホールの形成時リソグ
ラフィー（lithography）工程の限界を克服するため自
己整列方法でコンタクトホールを形成する自己整列コン
タクト（self aligned contact、以下ＳＡＣという）技
術が開発された。
ラフィー（lithography）工程の限界を克服するため自
己整列方法でコンタクトホールを形成する自己整列コン
タクト（self aligned contact、以下ＳＡＣという）技
術が開発された。
【０００９】前記ＳＡＣ方法は、食刻障壁層に用いる物
質に従い多結晶シリコン層や窒化膜、又は酸化窒化膜等
を用いるものに分離することができ、一番有望なものと
しては窒化膜を食刻防止膜に用いる方法がある。
質に従い多結晶シリコン層や窒化膜、又は酸化窒化膜等
を用いるものに分離することができ、一番有望なものと
しては窒化膜を食刻防止膜に用いる方法がある。
【００１０】図に示されていないが、従来半導体素子の
キャパシタ製造方法に関し検討してみれば次の通りであ
る。
キャパシタ製造方法に関し検討してみれば次の通りであ
る。
【００１１】先ず、半導体基板上に所定の下部構造物、
例えば素子分離絶縁膜とゲート絶縁膜、マスク酸化膜パ
ターンと重合しているゲート電極及びソース／ドレイン
領域等のモス電界効果トランジスタ（ＭＯＳ field eff
ect transistor：以下ＭＯＳＦＥＴという）等を形成し
た後、前記構造の全表面に食刻防止膜と酸化膜材質の層
間絶縁膜を順次形成する。
例えば素子分離絶縁膜とゲート絶縁膜、マスク酸化膜パ
ターンと重合しているゲート電極及びソース／ドレイン
領域等のモス電界効果トランジスタ（ＭＯＳ field eff
ect transistor：以下ＭＯＳＦＥＴという）等を形成し
た後、前記構造の全表面に食刻防止膜と酸化膜材質の層
間絶縁膜を順次形成する。
【００１２】その次に、前記半導体基板で貯蔵電極やビ
ットライン等のコンタクトに予定されている部分上の層
間絶縁膜を露出させる感光膜パターンを形成した後、前
記感光膜パターンにより露出している層間絶縁膜を乾式
食刻して食刻防止膜を露出させ、再び食刻防止膜を食刻
してコンタクトホールを形成する。
ットライン等のコンタクトに予定されている部分上の層
間絶縁膜を露出させる感光膜パターンを形成した後、前
記感光膜パターンにより露出している層間絶縁膜を乾式
食刻して食刻防止膜を露出させ、再び食刻防止膜を食刻
してコンタクトホールを形成する。
【００１３】このとき、前記で食刻防止膜を多結晶シリ
コンに用いる場合、これは再び食刻防止膜を全面に形成
する方法と、コンタクトホールが形成される地域にのみ
多結晶シリコン層パッドを形成する方法に分離される。
コンに用いる場合、これは再び食刻防止膜を全面に形成
する方法と、コンタクトホールが形成される地域にのみ
多結晶シリコン層パッドを形成する方法に分離される。
【００１４】このような多結晶シリコンＳＡＣ方法は、
酸化膜とは別の食刻器具を有する多結晶シリコンを食刻
防止膜に用いるため、酸化膜とは高い食刻選択比の差を
得ることができる。
酸化膜とは別の食刻器具を有する多結晶シリコンを食刻
防止膜に用いるため、酸化膜とは高い食刻選択比の差を
得ることができる。
【００１５】しかし、全面蒸着方法はコンタクトホール
間の絶縁信頼性が低下し、パッドを形成する方法はコン
タクトパッドとシリコン基板間の誤整列発生時基板に損
傷が生じる。
間の絶縁信頼性が低下し、パッドを形成する方法はコン
タクトパッドとシリコン基板間の誤整列発生時基板に損
傷が生じる。
【００１６】このような基板損傷を防止するためスペー
サ、又はポリマーを用いてコンタクトパッドを拡張させ
る方法が提示されているが、これもまた0.18μm以下の
デザインルールを具現することができない問題点があ
る。
サ、又はポリマーを用いてコンタクトパッドを拡張させ
る方法が提示されているが、これもまた0.18μm以下の
デザインルールを具現することができない問題点があ
る。
【００１７】前記のような問題点を解決するため提示さ
れているものが窒化膜を食刻防止膜に用いるＳＡＣ方法
である。
れているものが窒化膜を食刻防止膜に用いるＳＡＣ方法
である。
【００１８】この方法は、層間絶縁膜と食刻防止膜の間
の食刻選択比の差が５：１以上に大きい条件で、乾式食
刻工程で窒化膜を除去してコンタクトホールを形成す
る。
の食刻選択比の差が５：１以上に大きい条件で、乾式食
刻工程で窒化膜を除去してコンタクトホールを形成す
る。
【００１９】前記食刻工程は、食刻選択比を増加させる
ため多量のポリマーを発生させるＣ−Ｈ−Ｆ系ガスや水
素を含むガスを不活性ガスと混合して用いる。
ため多量のポリマーを発生させるＣ−Ｈ−Ｆ系ガスや水
素を含むガスを不活性ガスと混合して用いる。
【００２０】一般に、層間絶縁膜は流動性が優れたＢＰ
ＳＧ膜で形成し、セルと周辺回路部の平坦化特性が著し
く、ギャップフィル（gap−fill）特性が顕著である。
ＳＧ膜で形成し、セルと周辺回路部の平坦化特性が著し
く、ギャップフィル（gap−fill）特性が顕著である。
【００２１】尚、前記ＢＰＳＧ膜上でビットラインが定
義され、このとき下部の物質であるＢＰＳＧ膜が露出さ
れる。このとき、前記ビットラインとＢＰＳＧ膜の物質
差によるストレスにより、ビットラインが実際のマスク
上に定義されたものとは別にシフト、又はベンディング
現象が現われる。
義され、このとき下部の物質であるＢＰＳＧ膜が露出さ
れる。このとき、前記ビットラインとＢＰＳＧ膜の物質
差によるストレスにより、ビットラインが実際のマスク
上に定義されたものとは別にシフト、又はベンディング
現象が現われる。
【００２２】勿論、一定の間隔を置いてビットラインが
形成されていれば物質間のストレスが一定のため問題が
ないが、繰り返すパターンの一番外側のラインや一つ置
きに離れているビットラインの場合はシフトやベンディ
ング現象が現われることになる。このため、金属配線コ
ンタクトや貯蔵電極コンタクトとショートを発生させる
と共にチップの決定的なフェイルを誘発することにな
る。
形成されていれば物質間のストレスが一定のため問題が
ないが、繰り返すパターンの一番外側のラインや一つ置
きに離れているビットラインの場合はシフトやベンディ
ング現象が現われることになる。このため、金属配線コ
ンタクトや貯蔵電極コンタクトとショートを発生させる
と共にチップの決定的なフェイルを誘発することにな
る。
【００２３】さらに、半導体素子が超高集積化しながら
セルの大きさが次第に小さくなることにより、十分なキ
ャパシタ容量を確保するため貯蔵電極の高さを増加させ
ることにより、アスペクト比の増加で過重な過重食刻過
程が要求される。
セルの大きさが次第に小さくなることにより、十分なキ
ャパシタ容量を確保するため貯蔵電極の高さを増加させ
ることにより、アスペクト比の増加で過重な過重食刻過
程が要求される。
【００２４】これは素子間にショートを発生させる可能
性が非常に高く、素子の大きさが小さくなるに従い、コ
ンタクト形成時に工程マージン及びコンタクトのオープ
ン領域（open area）の確保が困難であり、前記のよう
にコンタクトのオープン領域が小さくなればコンタクト
抵抗が増加し、素子の動作速度を遅延させる問題点があ
る。
性が非常に高く、素子の大きさが小さくなるに従い、コ
ンタクト形成時に工程マージン及びコンタクトのオープ
ン領域（open area）の確保が困難であり、前記のよう
にコンタクトのオープン領域が小さくなればコンタクト
抵抗が増加し、素子の動作速度を遅延させる問題点があ
る。
【００２５】
【発明が解決しようとする課題】ここに本発明は、前記
従来技術の問題点を解決するため考案されたものであ
り、ビットラインとその下部の層間絶縁膜のＢＰＳＧ膜
とのストレス差を減少させるため、流動性が少なく堅固
なパッド絶縁膜をＢＰＳＧ膜上に形成することにより、
ビットラインのシフト現象の防止を図る半導体素子のキ
ャパシタ製造方法を提供することにその目的がある。
従来技術の問題点を解決するため考案されたものであ
り、ビットラインとその下部の層間絶縁膜のＢＰＳＧ膜
とのストレス差を減少させるため、流動性が少なく堅固
なパッド絶縁膜をＢＰＳＧ膜上に形成することにより、
ビットラインのシフト現象の防止を図る半導体素子のキ
ャパシタ製造方法を提供することにその目的がある。
【００２６】さらに、本発明の他の目的はビットライン
の形成後、自己整列コンタクト（self−aligned contac
t、ＳＡＣ）方法で貯蔵電極コンタクトプラグと貯蔵電
極を形成することにより、貯蔵電極とビットラインの間
にショートが発生したりビットラインのキャパシタンス
が増加するのを防止することができる半導体素子のキャ
パシタ製造方法を提供することにある。
の形成後、自己整列コンタクト（self−aligned contac
t、ＳＡＣ）方法で貯蔵電極コンタクトプラグと貯蔵電
極を形成することにより、貯蔵電極とビットラインの間
にショートが発生したりビットラインのキャパシタンス
が増加するのを防止することができる半導体素子のキャ
パシタ製造方法を提供することにある。
【００２７】
【課題を解決するための手段】前記目的を達成するため
の本発明に係る半導体素子のキャパシタ製造方法は、所
定の下部構造物が形成されている半導体基板の上部にビ
ットラインコンタクト、及び貯蔵電極コンタクトに予定
される部分に接続するコンタクトプラグが備えられる第
１層間絶縁膜を形成する工程と、前記コンタクトプラグ
と第１層間絶縁膜を含む全体構造の表面上部にパッド絶
縁膜を形成する工程と、前記パッド絶縁膜上に多結晶シ
リコン層、シリサイド膜及びマスク絶縁膜が順次形成さ
れた積層構造を形成する工程と、ビットラインマスクを
食刻マスクに、前記パッド絶縁膜を含む前記積層構造を
食刻してビットラインを形成する工程と、前記ビットラ
インの側壁に絶縁膜スペーサを形成する工程と、前記ビ
ットライン上部に貯蔵電極コンタクトホールが備えられ
る第２層間絶縁膜を形成する工程と、前記貯蔵電極コン
タクトホールを埋め込む貯蔵電極コンタクトを形成する
工程と、前記貯蔵電極コンタクトに接続される貯蔵電極
を形成する工程を含むことを第１特徴とする。
の本発明に係る半導体素子のキャパシタ製造方法は、所
定の下部構造物が形成されている半導体基板の上部にビ
ットラインコンタクト、及び貯蔵電極コンタクトに予定
される部分に接続するコンタクトプラグが備えられる第
１層間絶縁膜を形成する工程と、前記コンタクトプラグ
と第１層間絶縁膜を含む全体構造の表面上部にパッド絶
縁膜を形成する工程と、前記パッド絶縁膜上に多結晶シ
リコン層、シリサイド膜及びマスク絶縁膜が順次形成さ
れた積層構造を形成する工程と、ビットラインマスクを
食刻マスクに、前記パッド絶縁膜を含む前記積層構造を
食刻してビットラインを形成する工程と、前記ビットラ
インの側壁に絶縁膜スペーサを形成する工程と、前記ビ
ットライン上部に貯蔵電極コンタクトホールが備えられ
る第２層間絶縁膜を形成する工程と、前記貯蔵電極コン
タクトホールを埋め込む貯蔵電極コンタクトを形成する
工程と、前記貯蔵電極コンタクトに接続される貯蔵電極
を形成する工程を含むことを第１特徴とする。
【００２８】さらに、本発明に係る半導体素子のキャパ
シタ製造方法は、所定の下部構造物が形成されている半
導体基板の上部にビットラインコンタクト、及び貯蔵電
極コンタクトに予定される部分に接続するコンタクトプ
ラグが備えられる第１層間絶縁膜を形成する工程と、前
記コンタクトプラグと第１層間絶縁膜を含む全体構造の
表面上部にパッド絶縁膜を形成する工程と、前記パッド
絶縁膜上に多結晶シリコン層、シリサイド膜及びマスク
絶縁膜の積層構造を形成した後、ビットラインマスクを
食刻マスクに用い、前記パッド絶縁膜を含む前記積層構
造を食刻してビットラインを形成する工程と、前記ビッ
トラインの側壁に第１絶縁膜スペーサを形成する工程
と、全体表面の上部に第２層間絶縁膜を形成する工程
と、前記第２層間絶縁膜を全面食刻して前記第１絶縁膜
スペーサに所定の厚さの第２層間絶縁膜を残す工程と、
前記残っている第１絶縁膜スペーサの側壁に第２絶縁膜
スペーサを形成する工程と、前記全体構造の表面上部に
前記第２層間絶縁膜と食刻選択比を有する第３層間絶縁
膜を形成する工程と、貯蔵電極コンタクトマスクを食刻
マスクに用い、前記第３層間絶縁膜を選択的に食刻して
前記第２層間絶縁膜の上部を露出させる工程と、前記第
２層間絶縁膜を除去して前記コンタクトプラグを露出さ
せる貯蔵電極コンタクトホールを形成する工程と、前記
貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタク
トを形成する工程と、前記貯蔵電極コンタクトと接続し
貯蔵電極を形成する工程を含むことを第２特徴とする。
シタ製造方法は、所定の下部構造物が形成されている半
導体基板の上部にビットラインコンタクト、及び貯蔵電
極コンタクトに予定される部分に接続するコンタクトプ
ラグが備えられる第１層間絶縁膜を形成する工程と、前
記コンタクトプラグと第１層間絶縁膜を含む全体構造の
表面上部にパッド絶縁膜を形成する工程と、前記パッド
絶縁膜上に多結晶シリコン層、シリサイド膜及びマスク
絶縁膜の積層構造を形成した後、ビットラインマスクを
食刻マスクに用い、前記パッド絶縁膜を含む前記積層構
造を食刻してビットラインを形成する工程と、前記ビッ
トラインの側壁に第１絶縁膜スペーサを形成する工程
と、全体表面の上部に第２層間絶縁膜を形成する工程
と、前記第２層間絶縁膜を全面食刻して前記第１絶縁膜
スペーサに所定の厚さの第２層間絶縁膜を残す工程と、
前記残っている第１絶縁膜スペーサの側壁に第２絶縁膜
スペーサを形成する工程と、前記全体構造の表面上部に
前記第２層間絶縁膜と食刻選択比を有する第３層間絶縁
膜を形成する工程と、貯蔵電極コンタクトマスクを食刻
マスクに用い、前記第３層間絶縁膜を選択的に食刻して
前記第２層間絶縁膜の上部を露出させる工程と、前記第
２層間絶縁膜を除去して前記コンタクトプラグを露出さ
せる貯蔵電極コンタクトホールを形成する工程と、前記
貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタク
トを形成する工程と、前記貯蔵電極コンタクトと接続し
貯蔵電極を形成する工程を含むことを第２特徴とする。
【００２９】
【発明の実施の形態】以下、本発明の実施例に係る半導
体素子のキャパシタ製造方法を添付の図面を参照して詳
しく説明する。
体素子のキャパシタ製造方法を添付の図面を参照して詳
しく説明する。
【００３０】図１乃至図６は、本発明の第１実施例によ
る半導体素子の製造方法を示す断面図である。
る半導体素子の製造方法を示す断面図である。
【００３１】図１に示すように、半導体基板（１１）の
上部に素子分離絶縁膜（１３）、モス電界効果トランジ
スタ（図示せず）等の下部構造物を形成し、全体表面上
部にビットラインコンタクト及び貯蔵電極コンタクトに
予定される部分と接続するコンタクトプラグ（１７）が
備えられた第１層間絶縁膜（１５）を形成する。
上部に素子分離絶縁膜（１３）、モス電界効果トランジ
スタ（図示せず）等の下部構造物を形成し、全体表面上
部にビットラインコンタクト及び貯蔵電極コンタクトに
予定される部分と接続するコンタクトプラグ（１７）が
備えられた第１層間絶縁膜（１５）を形成する。
【００３２】その次に、図２に示すように前記第１層間
絶縁膜（１５）上部にパッド酸化膜（１９）、第１多結
晶シリコン層（２１）、タングステンシリサイド膜（２
３）及びマスク絶縁膜（２５）の積層構造を順次形成
し、ビットラインに予定される部分を保護するビットラ
インマスクを食刻マスクに用い、前記積層構造を食刻し
てパターニングする。
絶縁膜（１５）上部にパッド酸化膜（１９）、第１多結
晶シリコン層（２１）、タングステンシリサイド膜（２
３）及びマスク絶縁膜（２５）の積層構造を順次形成
し、ビットラインに予定される部分を保護するビットラ
インマスクを食刻マスクに用い、前記積層構造を食刻し
てパターニングする。
【００３３】このとき、前記パッド酸化膜（１９）はピ
ー．イー．テオス（plasma enhanced tetra ethyl orth
o silicate glass、以下ＰＥ−ＴＥＯＳという）、エ
ル．ピー．テオス（low pressure tetra ethyl ortho s
ilicate glass、以下ＬＰ−ＴＥＯＳという）、低温酸
化膜（low temperature oxide、以下ＬＴＯという）又
は中温酸化膜（middle temperature oxide、以下ＭＴＯ
という）等から一つを選択して形成する。
ー．イー．テオス（plasma enhanced tetra ethyl orth
o silicate glass、以下ＰＥ−ＴＥＯＳという）、エ
ル．ピー．テオス（low pressure tetra ethyl ortho s
ilicate glass、以下ＬＰ−ＴＥＯＳという）、低温酸
化膜（low temperature oxide、以下ＬＴＯという）又
は中温酸化膜（middle temperature oxide、以下ＭＴＯ
という）等から一つを選択して形成する。
【００３４】このとき、前記パッド酸化膜（１９）の形
成温度はモス電界効果とトランジスタの特性が変化しな
いよう２００〜８００℃の温度で形成する。さらに、前
記マスク絶縁膜（２５）はＰＥ−ＴＥＯＳ／窒化膜の積
層構造又はＳｉＯＮ膜で形成する。
成温度はモス電界効果とトランジスタの特性が変化しな
いよう２００〜８００℃の温度で形成する。さらに、前
記マスク絶縁膜（２５）はＰＥ−ＴＥＯＳ／窒化膜の積
層構造又はＳｉＯＮ膜で形成する。
【００３５】そして、前記マスク絶縁膜（２５）を窒化
膜やＳｉＯＮ膜で形成する場合、ビットラインマスクを
食刻マスクに用いる食刻工程時に前記パッド酸化膜（１
９）は食刻しない。
膜やＳｉＯＮ膜で形成する場合、ビットラインマスクを
食刻マスクに用いる食刻工程時に前記パッド酸化膜（１
９）は食刻しない。
【００３６】次いで、図３に示すように全体表面上部に
窒化膜（２７ａ）を形成した後、前記窒化膜（２７ａ）
を全面食刻して前記積層構造パターンの側壁に窒化膜ス
ペーサ（２７ｂ）を形成する。
窒化膜（２７ａ）を形成した後、前記窒化膜（２７ａ）
を全面食刻して前記積層構造パターンの側壁に窒化膜ス
ペーサ（２７ｂ）を形成する。
【００３７】その次に、図４に示すように全体構造の表
面上部にＰＳＧ、ＢＰＳＧ以外に高温工程で形成できる
高温酸化膜を、1000〜15000Åの厚さに形成して第２層
間絶縁膜（２９）を形成する。
面上部にＰＳＧ、ＢＰＳＧ以外に高温工程で形成できる
高温酸化膜を、1000〜15000Åの厚さに形成して第２層
間絶縁膜（２９）を形成する。
【００３８】次いで、前記第２層間絶縁膜（２９）を全
面食刻又は化学的・機械的研磨（chemical mechanical
polishing、以下ＣＭＰという）工程を行ない平坦化さ
せる。
面食刻又は化学的・機械的研磨（chemical mechanical
polishing、以下ＣＭＰという）工程を行ない平坦化さ
せる。
【００３９】その次に、図５に示すように前記コンタク
トプラグ（１７）で貯蔵電極コンタクトに予定される部
分を露出させる貯蔵電極コンタクトマスクを食刻マスク
に、前記第２層間絶縁膜（２９）を食刻して前記コンタ
クトプラグ（１７）を露出させる貯蔵電極コンタクトホ
ール（図示せず）を形成する。
トプラグ（１７）で貯蔵電極コンタクトに予定される部
分を露出させる貯蔵電極コンタクトマスクを食刻マスク
に、前記第２層間絶縁膜（２９）を食刻して前記コンタ
クトプラグ（１７）を露出させる貯蔵電極コンタクトホ
ール（図示せず）を形成する。
【００４０】次いで、全体構造の表面上部に前記貯蔵電
極コンタクトホールを埋め込む第２多結晶シリコン層
（３１ａ）を形成し、前記第２多結晶シリコン層（３１
ａ）を全面食刻、又はＣＭＰ工程を介して除去し、前記
貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタク
ト（３１ｂ）を形成する。このとき、前記貯蔵電極コン
タクト（３１ｂ）は、500〜5000Åの厚さとなるよう形
成する。
極コンタクトホールを埋め込む第２多結晶シリコン層
（３１ａ）を形成し、前記第２多結晶シリコン層（３１
ａ）を全面食刻、又はＣＭＰ工程を介して除去し、前記
貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタク
ト（３１ｂ）を形成する。このとき、前記貯蔵電極コン
タクト（３１ｂ）は、500〜5000Åの厚さとなるよう形
成する。
【００４１】次いで、図６に示すように前記貯蔵電極コ
ンタクト（３１ｂ）と接続する貯蔵電極（３３）を、前
記全体構造の表面上に選択的に形成する。
ンタクト（３１ｂ）と接続する貯蔵電極（３３）を、前
記全体構造の表面上に選択的に形成する。
【００４２】一方、本発明の第２実施例に係る半導体素
子の製造方法を、図７乃至図１５を参照して説明すれば
次の通りである。
子の製造方法を、図７乃至図１５を参照して説明すれば
次の通りである。
【００４３】図７乃至図１５は、本発明の第２実施例に
係る半導体素子の貯蔵電極形成方法を示した断面図であ
る。
係る半導体素子の貯蔵電極形成方法を示した断面図であ
る。
【００４４】図７及び図８に示すように、図２までの工
程を同様に行ない第１窒化膜（５７ａ）を100〜600Åの
厚さに形成して全面食刻工程を行ない、ビットラインの
側壁に第１窒化膜スペーサ（５７ｂ）を形成した後、全
体表面上部に第２層間絶縁膜（５９）を形成する。
程を同様に行ない第１窒化膜（５７ａ）を100〜600Åの
厚さに形成して全面食刻工程を行ない、ビットラインの
側壁に第１窒化膜スペーサ（５７ｂ）を形成した後、全
体表面上部に第２層間絶縁膜（５９）を形成する。
【００４５】このとき、第１窒化膜（５７ａ）の代りに
５００〜８００℃の温度で形成される酸化膜を用いるこ
とができ、前記第２層間絶縁膜（５９）はＯ３−ＰＳＧ
又は高密度プラズマ酸化膜（high density plasma oxid
e）膜で形成する。
５００〜８００℃の温度で形成される酸化膜を用いるこ
とができ、前記第２層間絶縁膜（５９）はＯ３−ＰＳＧ
又は高密度プラズマ酸化膜（high density plasma oxid
e）膜で形成する。
【００４６】次に、図９に示すように前記第２層間絶縁
膜（５９）の所定厚さを全面食刻して前記ビットライン
とビットラインの間にのみ残す。
膜（５９）の所定厚さを全面食刻して前記ビットライン
とビットラインの間にのみ残す。
【００４７】次いで、図１０に示すように全体構造の表
面上部に第２窒化膜（６１ａ）を300〜600Åで形成す
る。
面上部に第２窒化膜（６１ａ）を300〜600Åで形成す
る。
【００４８】次に、図１１に示すように前記第２窒化膜
（６１ａ）を全面食刻して第２窒化膜スペーサ（６１
ｂ）を形成する。
（６１ａ）を全面食刻して第２窒化膜スペーサ（６１
ｂ）を形成する。
【００４９】このとき、前記第２窒化膜スペーサ（６１
ｂ）は第２層間絶縁膜（５９）が除去された部分の第１
窒化膜スペーサ（５７ｂ）と二重構造を有することによ
り、キャパシタのＳＡＣ食刻の負担を軽減するためのも
のである。
ｂ）は第２層間絶縁膜（５９）が除去された部分の第１
窒化膜スペーサ（５７ｂ）と二重構造を有することによ
り、キャパシタのＳＡＣ食刻の負担を軽減するためのも
のである。
【００５０】次いで、図１２に示すように全体構造の表
面上部に熱酸化膜で第３層間絶縁膜（６３）を形成す
る。
面上部に熱酸化膜で第３層間絶縁膜（６３）を形成す
る。
【００５１】このとき、前記第３層間絶縁膜（６３）は
前記第１層間絶縁膜（５９）のＯ３−ＰＳＧ膜と食刻選
択比の差が大きいＬＴＯ、ＭＴＯ、又は高温酸化膜（hi
gh temperature oxide、以下ＨＴＯという）等を用いて
形成する。
前記第１層間絶縁膜（５９）のＯ３−ＰＳＧ膜と食刻選
択比の差が大きいＬＴＯ、ＭＴＯ、又は高温酸化膜（hi
gh temperature oxide、以下ＨＴＯという）等を用いて
形成する。
【００５２】次に、図１３に示すように前記第３層間絶
縁膜（６３）を全面食刻又はＣＭＰ等の工程で平坦化さ
せた後、貯蔵電極コンタクトに予定される部分を露出さ
せる貯蔵電極コンタクトマスクを食刻マスクとして用
い、湿式食刻方法を介して前記第３層間絶縁膜（６３）
を除去する。このとき、前記第２層間絶縁膜（５９）の
Ｏ３−ＰＳＧ膜は食刻されないようにする。
縁膜（６３）を全面食刻又はＣＭＰ等の工程で平坦化さ
せた後、貯蔵電極コンタクトに予定される部分を露出さ
せる貯蔵電極コンタクトマスクを食刻マスクとして用
い、湿式食刻方法を介して前記第３層間絶縁膜（６３）
を除去する。このとき、前記第２層間絶縁膜（５９）の
Ｏ３−ＰＳＧ膜は食刻されないようにする。
【００５３】次いで、図１４に示すように５０：１程度
に稀釈した薄いふっ酸（dilute ＨＦ）溶液で湿式食刻
工程を行ない、前記第２層間絶縁膜（５９）のＯ３−Ｐ
ＳＧ膜を完全に除去してコンタクトプラグ（４７）を露
出させる貯蔵電極コンタクトホール（図示せず）を形成
する。
に稀釈した薄いふっ酸（dilute ＨＦ）溶液で湿式食刻
工程を行ない、前記第２層間絶縁膜（５９）のＯ３−Ｐ
ＳＧ膜を完全に除去してコンタクトプラグ（４７）を露
出させる貯蔵電極コンタクトホール（図示せず）を形成
する。
【００５４】このとき、前記第２層間絶縁膜（５９）の
Ｏ３−ＰＳＧ膜は、第３層間絶縁膜（６３）のＬＴＯ、
ＭＴＯ、又はＨＴＯ等の熱酸化膜に比べ、前記薄いふっ
酸溶液で６０倍以上の早い食刻速度を有する。
Ｏ３−ＰＳＧ膜は、第３層間絶縁膜（６３）のＬＴＯ、
ＭＴＯ、又はＨＴＯ等の熱酸化膜に比べ、前記薄いふっ
酸溶液で６０倍以上の早い食刻速度を有する。
【００５５】前記工程で第２層間絶縁膜（５９）と第３
層間絶縁膜（６３）は、互いに物質を替えて形成するこ
ともできる。
層間絶縁膜（６３）は、互いに物質を替えて形成するこ
ともできる。
【００５６】その次に、前記構造上部に前記貯蔵電極コ
ンタクトホールを埋め込む第２多結晶シリコン層（６５
ａ）を形成する。
ンタクトホールを埋め込む第２多結晶シリコン層（６５
ａ）を形成する。
【００５７】次いで、図１５に示すように前記第２多結
晶シリコン層（６５ａ）を全面食刻、又はＣＭＰ工程で
研磨して貯蔵電極コンタクト（６５ｂ）を形成する。そ
の次に、前記貯蔵電極コンタクト（６５ｂ）と接続する
貯蔵電極（６７）を構成する。
晶シリコン層（６５ａ）を全面食刻、又はＣＭＰ工程で
研磨して貯蔵電極コンタクト（６５ｂ）を形成する。そ
の次に、前記貯蔵電極コンタクト（６５ｂ）と接続する
貯蔵電極（６７）を構成する。
【００５８】
【発明の効果】以上で説明したように、本発明に係る半
導体素子のキャパシタ製造方法においては次のような効
果を有する。
導体素子のキャパシタ製造方法においては次のような効
果を有する。
【００５９】本発明に係る半導体素子のキャパシタ製造
方法においては、ストレージノードのコンタクト形成時
コンタクトを先に形成した後キャパシタ構造を形成する
ことにより、食刻工程の負担を大きく軽減することがで
きる。
方法においては、ストレージノードのコンタクト形成時
コンタクトを先に形成した後キャパシタ構造を形成する
ことにより、食刻工程の負担を大きく軽減することがで
きる。
【００６０】さらに、ストレージノードのコンタクト形
成時に開口面積の確保の次元で絶縁物質である酸化膜の
間の湿式食刻時に選択比を利用してコンタクトを形成
し、ビットライン上に二重の窒化膜スペーサを導入して
ストレージノードの自己整列コンタクト（ＳＡＣ）食刻
に対する負担を軽減することができる。
成時に開口面積の確保の次元で絶縁物質である酸化膜の
間の湿式食刻時に選択比を利用してコンタクトを形成
し、ビットライン上に二重の窒化膜スペーサを導入して
ストレージノードの自己整列コンタクト（ＳＡＣ）食刻
に対する負担を軽減することができる。
【００６１】尚、本発明に係るキャパシタ製造方法にお
いては、コンタクトプラグ上に酸化膜系列の物質を蒸着
した後ビットラインを形成し、ビットラインと下部層間
絶縁膜のＢＰＳＧ膜との物質の差によるストレスでビッ
トラインが実際のマスク上に定義されたものとは異なる
ように、シフト現象及びベンディング現象を防止して金
属配線コンタクトとビットラインとのショート現象を防
止することができる。
いては、コンタクトプラグ上に酸化膜系列の物質を蒸着
した後ビットラインを形成し、ビットラインと下部層間
絶縁膜のＢＰＳＧ膜との物質の差によるストレスでビッ
トラインが実際のマスク上に定義されたものとは異なる
ように、シフト現象及びベンディング現象を防止して金
属配線コンタクトとビットラインとのショート現象を防
止することができる。
【００６２】したがって、貯蔵電極のコンタクト形成工
程時にオープン領域の確保と貯蔵電極コンタクトホール
を形成するためのＳＡＣ食刻工程に際し、ビットライン
と貯蔵電極間に絶縁特性を向上させ、ビットラインのキ
ャパシタンス減少で素子のセンシングマージンを確保し
て半導体素子の高集積化を可能にし、それに伴う素子の
工程収率及び特性を向上させる利点を有する。
程時にオープン領域の確保と貯蔵電極コンタクトホール
を形成するためのＳＡＣ食刻工程に際し、ビットライン
と貯蔵電極間に絶縁特性を向上させ、ビットラインのキ
ャパシタンス減少で素子のセンシングマージンを確保し
て半導体素子の高集積化を可能にし、それに伴う素子の
工程収率及び特性を向上させる利点を有する。
【図１】本発明の第１実施例に係る半導体素子の貯蔵電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図２】本発明の第１実施例に係る半導体素子の貯蔵電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図３】本発明の第１実施例に係る半導体素子の貯蔵電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図４】本発明の第１実施例に係る半導体素子の貯蔵電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図５】本発明の第１実施例に係る半導体素子の貯蔵電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図６】本発明の第１実施例に係る半導体素子の貯蔵電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図７】本発明の第２実施例に係る半導体素子の貯蔵電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図８】本発明の第２実施例に係る半導体素子の貯蔵電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図９】本発明の第２実施例に係る半導体素子の貯蔵電
極形成方法を示す断面図。
極形成方法を示す断面図。
【図１０】本発明の第２実施例に係る半導体素子の貯蔵
電極形成方法を示す断面図。
電極形成方法を示す断面図。
【図１１】本発明の第２実施例に係る半導体素子の貯蔵
電極形成方法を示す断面図。
電極形成方法を示す断面図。
【図１２】本発明の第２実施例に係る半導体素子の貯蔵
電極形成方法を示す断面図。
電極形成方法を示す断面図。
【図１３】本発明の第２実施例に係る半導体素子の貯蔵
電極形成方法を示す断面図。
電極形成方法を示す断面図。
【図１４】本発明の第２実施例に係る半導体素子の貯蔵
電極形成方法を示す断面図。
電極形成方法を示す断面図。
【図１５】本発明の第２実施例に係る半導体素子の貯蔵
電極形成方法を示す断面図。
電極形成方法を示す断面図。
１１、４１ 半導体基板 １３、４３ 素子分離膜 １５、４５ 第１層間絶縁膜 １７、４７ コンタクトプラグ １９、４９ パッド酸化膜 ２１、５１ 第１多結晶シリコン層 ２３、５３ タングステンシリサイド膜 ２５、５５ マスク絶縁膜 ２７ａ 窒化膜 ２７ｂ 窒化膜スペーサ ２９、５９ 第２層間絶縁膜 ３１ａ、６５ａ 第２多結晶シリコン層 ３１ｂ、６５ｂ 貯蔵電極コンタクト ３３、６７ 貯蔵電極 ５７ａ 第１窒化膜 ５７ｂ 第１窒化膜スペーサ ６１ａ 第２窒化膜 ６１ｂ 第２窒化膜スペーサ ６３ 第３層間絶縁膜
Claims (17)
- 【請求項１】 所定の下部構造物が形成されている半導
体基板上部に、ビットラインコンタクト及び貯蔵電極コ
ンタクトに予定される部分に接続するコンタクトプラグ
が備えられる第１層間絶縁膜を形成する工程と、 前記コンタクトプラグと第１層間絶縁膜を含む全体構造
の表面上部に、酸化膜系列のパッド絶縁膜を形成する工
程と、 前記パッド絶縁膜上に多結晶シリコン層、シリサイド膜
及びマスク絶縁膜が順次形成される積層構造を形成する
工程と、 ビットラインマスクを食刻マスクに、前記パッド絶縁膜
を含む前記積層構造を食刻してビットラインを形成する
工程と、 前記ビットラインの側壁に絶縁膜スペーサを形成する工
程と、 前記ビットライン上部に貯蔵電極コンタクトホールが備
えられる第２層間絶縁膜を形成する工程と、 前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コン
タクトを形成する工程と、 前記貯蔵電極コンタクトに接続される貯蔵電極を形成す
る工程を含むことを特徴とする半導体素子のキャパシタ
製造方法。 - 【請求項２】 前記パッド絶縁膜は、２００〜８００℃
の温度で形成される酸化膜を利用することを特徴とする
請求項１記載の半導体素子のキャパシタ製造方法。 - 【請求項３】 前記パッド絶縁膜は、ＰＥ−ＴＥＯＳ、
ＬＰ−ＴＥＯＳ、ＬＴＯ又はＭＴＯ膜中、いずれか一つ
を利用して形成することを特徴とする請求項１記載の半
導体素子のキャパシタ製造方法。 - 【請求項４】 前記マスク絶縁膜は、ＰＥ−ＴＥＯＳ／
窒化膜の積層構造又はＳｉＯＮ膜で形成することを特徴
とする請求項１記載の半導体素子のキャパシタ製造方
法。 - 【請求項５】 前記第２層間絶縁膜は、1000〜15000Å
の厚さに形成することを特徴とする請求項１記載の半導
体素子のキャパシタ製造方法。 - 【請求項６】 前記第２層間絶縁膜は、高温酸化膜であ
ることを特徴とする請求項１記載の半導体素子のキャパ
シタ製造方法。 - 【請求項７】 前記第２層間絶縁膜を形成した後、化学
的・機械的研磨又は全面食刻工程で平坦化工程をさらに
含むことを特徴とする請求項１記載の半導体素子のキャ
パシタ製造方法。 - 【請求項８】 前記貯蔵電極コンタクトホールを埋め込
む貯蔵電極コンタクトは、500〜5000Åの厚さに形成す
ることを特徴とする請求項１記載の半導体素子のキャパ
シタ製造方法。 - 【請求項９】 所定の下部構造物が形成されている半導
体基板上部に、ビットラインコンタクト及び貯蔵電極コ
ンタクトに予定される部分に接続するコンタクトプラグ
が備えられる第１層間絶縁膜を形成する工程と、 前記コンタクトプラグと第１層間絶縁膜を含む全体構造
の表面上部に、酸化膜系列のパッド絶縁膜を形成する工
程と、 前記パッド絶縁膜上に多結晶シリコン層、シリサイド膜
及びマスク絶縁膜の積層構造を形成した後ビットライン
マスクを食刻マスクに用い、前記パッド絶縁膜を含む前
記積層構造を食刻してビットラインを形成する工程と、 前記ビットラインの側壁に第１絶縁膜スペーサを形成す
る工程と、 全体表面の上部に第２層間絶縁膜を形成する工程と、 前記第２層間絶縁膜を全面食刻し、前記第１絶縁膜スペ
ーサの間に所定厚さの第２層間絶縁膜を残す工程と、 前記残っている第１絶縁膜スペーサの側壁に、第２絶縁
膜スペーサを形成する工程と、 前記全体構造の表面上部に、前記第２層間絶縁膜と食刻
選択比を有する第３層間絶縁膜を形成する工程と、 貯蔵電極コンタクトマスクを食刻マスクに用い、前記第
３層間絶縁膜を選択的に食刻して前記第２層間絶縁膜上
部を露出させる工程と、 前記第２層間絶縁膜を除去し、前記コンタクトプラグを
露出させる貯蔵電極コンタクトホールを形成する工程
と、 前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コン
タクトを形成する工程と、 前記貯蔵電極コンタクトと接続される貯蔵電極を形成す
る工程を含むことを特徴とする半導体素子のキャパシタ
製造方法。 - 【請求項１０】 前記第１絶縁膜スペーサは、窒化膜を
100〜600Åの厚さに形成した後、全面食刻して形成する
ことを特徴とする請求項９記載の半導体素子のキャパシ
タ製造方法。 - 【請求項１１】 前記第１絶縁膜スペーサは、５５０〜
８００℃の温度で形成される熱酸化膜で形成することを
特徴とする請求項９記載の半導体素子のキャパシタ製造
方法。 - 【請求項１２】 前記第２絶縁膜スペーサは、窒化膜を
300〜600Åの厚さに形成した後、全面食刻して形成する
ことを特徴とする請求項９記載の半導体素子のキャパシ
タ製造方法。 - 【請求項１３】 前記第２層間絶縁膜は、Ｏ３−ＰＳＧ
膜又はＨＤＰ酸化膜又はＢＰＳＧ膜で形成することを特
徴とする請求項９記載の半導体素子のキャパシタ製造方
法。 - 【請求項１４】 前記第３層間絶縁膜は、ＬＴＯかＭＴ
Ｏ又はＨＴＯ等の熱酸化膜で形成することを特徴とする
請求項９記載の半導体素子のキャパシタ製造方法。 - 【請求項１５】 前記第２層間絶縁膜は、薄いふっ酸溶
液を用いた湿式食刻方法で除去することを特徴とする請
求項９記載の半導体素子のキャパシタ製造方法。 - 【請求項１６】 前記第２層間絶縁膜は、ＬＴＯかＭＴ
Ｏ又はＨＴＯ等の熱酸化膜で形成することを特徴とする
請求項９記載の半導体素子のキャパシタ製造方法。 - 【請求項１７】 前記第３層間絶縁膜は、Ｏ３−ＰＳＧ
膜かＨＤＰ酸化膜又はＢＰＳＧ膜で形成することを特徴
とする請求項９記載の半導体素子のキャパシタ製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR25905/1999 | 1999-06-30 | ||
| KR1019990025905A KR100334393B1 (ko) | 1999-06-30 | 1999-06-30 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036044A true JP2001036044A (ja) | 2001-02-09 |
| JP4556293B2 JP4556293B2 (ja) | 2010-10-06 |
Family
ID=19597920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000187818A Expired - Fee Related JP4556293B2 (ja) | 1999-06-30 | 2000-06-22 | 半導体素子のキャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6372575B1 (ja) |
| JP (1) | JP4556293B2 (ja) |
| KR (1) | KR100334393B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570205B2 (en) * | 2001-02-09 | 2003-05-27 | Samsung Electronics Co., Ltd. | DRAM cell |
| US6777305B2 (en) | 2001-09-14 | 2004-08-17 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389926B1 (ko) * | 2001-03-28 | 2003-07-04 | 삼성전자주식회사 | 커패시터의 스토리지 전극을 포함하는 반도체 장치 제조방법 |
| KR100871369B1 (ko) * | 2002-07-12 | 2008-12-02 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100439038B1 (ko) * | 2002-08-23 | 2004-07-03 | 삼성전자주식회사 | 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법 |
| US7056828B2 (en) * | 2003-03-31 | 2006-06-06 | Samsung Electronics Co., Ltd | Sidewall spacer structure for self-aligned contact and method for forming the same |
| KR100499161B1 (ko) * | 2003-03-31 | 2005-07-01 | 삼성전자주식회사 | 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 |
| KR100541049B1 (ko) | 2003-07-03 | 2006-01-11 | 삼성전자주식회사 | 디램 셀들을 갖는 반도체 장치 및 그 제조방법 |
| KR100956597B1 (ko) | 2003-07-22 | 2010-05-11 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
| KR100558005B1 (ko) * | 2003-11-17 | 2006-03-06 | 삼성전자주식회사 | 적어도 하나의 스토리지 노드를 갖는 반도체 장치들 및 그제조 방법들 |
| US8461687B2 (en) | 2010-04-06 | 2013-06-11 | Samsung Electronics Co., Ltd. | Semiconductor devices including bit line contact plug and buried channel array transistor, and semiconductor modules, electronic circuit boards and electronic systems including the same |
| KR20120086637A (ko) | 2011-01-26 | 2012-08-03 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| HRP20211588T1 (hr) | 2012-11-13 | 2022-01-07 | Premier Biotech, Inc. | Dijagnostički uređaj za ispitivanje sline |
| CN113302723B (zh) * | 2019-02-20 | 2024-04-12 | 东京毅力科创株式会社 | 半导体装置的制造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231045A (ja) * | 1994-02-15 | 1995-08-29 | Oki Electric Ind Co Ltd | 半導体記憶装置の電荷蓄積部の誘電体薄膜の製造方法 |
| JPH08125141A (ja) * | 1994-10-25 | 1996-05-17 | Oki Electric Ind Co Ltd | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
| JPH09181270A (ja) * | 1995-12-27 | 1997-07-11 | Hitachi Ltd | 半導体記憶装置 |
| JPH09223777A (ja) * | 1996-02-16 | 1997-08-26 | Hitachi Ltd | 白金薄膜，半導体装置及びその製造方法 |
| JPH1079491A (ja) * | 1996-07-10 | 1998-03-24 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH1079480A (ja) * | 1996-09-05 | 1998-03-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH10214948A (ja) * | 1997-01-30 | 1998-08-11 | Sony Corp | キャパシタの製造方法 |
| JPH1126718A (ja) * | 1997-06-30 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244826A (en) * | 1992-04-16 | 1993-09-14 | Micron Technology, Inc. | Method of forming an array of finned memory cell capacitors on a semiconductor substrate |
| US6001685A (en) * | 1993-12-21 | 1999-12-14 | Hyundai Electronics Industries Co., Ltd. | Method of making a semiconductor device |
| KR950030338A (ko) * | 1994-04-25 | 1995-11-24 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| US5706164A (en) * | 1996-07-17 | 1998-01-06 | Vangaurd International Semiconductor Corporation | Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers |
| TW311256B (en) * | 1996-09-21 | 1997-07-21 | Nanya Technology Co Ltd | Manufacturing method of dynamic random access memory |
| US5940174A (en) | 1996-10-16 | 1999-08-17 | Wea Manufacturing Inc. | Optical disc inspection equalization system and method |
| DE69737783T2 (de) * | 1996-10-30 | 2008-02-28 | Samsung Electronics Co., Ltd., Suwon | Verfahren zur Herstellung eines Halbleiterspeicherbauteils |
| JPH10256509A (ja) * | 1997-01-09 | 1998-09-25 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US6025221A (en) * | 1997-08-22 | 2000-02-15 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| US6025255A (en) * | 1998-06-25 | 2000-02-15 | Vanguard International Semiconductor Corporation | Two-step etching process for forming self-aligned contacts |
| US5918120A (en) | 1998-07-24 | 1999-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines |
| US6037216A (en) * | 1998-11-02 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process |
| US6136643A (en) * | 1999-02-11 | 2000-10-24 | Vanguard International Semiconductor Company | Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology |
| TW444395B (en) * | 1999-07-27 | 2001-07-01 | Taiwan Semiconductor Mfg | Processing method to planarize the crown capacitor device |
-
1999
- 1999-06-30 KR KR1019990025905A patent/KR100334393B1/ko not_active IP Right Cessation
-
2000
- 2000-06-22 JP JP2000187818A patent/JP4556293B2/ja not_active Expired - Fee Related
- 2000-06-28 US US09/605,474 patent/US6372575B1/en not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231045A (ja) * | 1994-02-15 | 1995-08-29 | Oki Electric Ind Co Ltd | 半導体記憶装置の電荷蓄積部の誘電体薄膜の製造方法 |
| JPH08125141A (ja) * | 1994-10-25 | 1996-05-17 | Oki Electric Ind Co Ltd | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
| JPH09181270A (ja) * | 1995-12-27 | 1997-07-11 | Hitachi Ltd | 半導体記憶装置 |
| JPH09223777A (ja) * | 1996-02-16 | 1997-08-26 | Hitachi Ltd | 白金薄膜，半導体装置及びその製造方法 |
| JPH1079491A (ja) * | 1996-07-10 | 1998-03-24 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH1079480A (ja) * | 1996-09-05 | 1998-03-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH10214948A (ja) * | 1997-01-30 | 1998-08-11 | Sony Corp | キャパシタの製造方法 |
| JPH1126718A (ja) * | 1997-06-30 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570205B2 (en) * | 2001-02-09 | 2003-05-27 | Samsung Electronics Co., Ltd. | DRAM cell |
| US6855597B2 (en) | 2001-02-09 | 2005-02-15 | Samsung Electronics Co., Ltd. | DRAM cell |
| US6777305B2 (en) | 2001-09-14 | 2004-08-17 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4556293B2 (ja) | 2010-10-06 |
| KR20010005108A (ko) | 2001-01-15 |
| KR100334393B1 (ko) | 2002-05-03 |
| US6372575B1 (en) | 2002-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100474546B1 (ko) | 반도체소자의 제조방법 | |
| JP2008034865A (ja) | 半導体デバイスの製造方法。 | |
| KR100378200B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| JP4556293B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| TW200939301A (en) | Method for manufacturing a semiconductor device | |
| KR100535030B1 (ko) | 반도체소자의 제조방법 | |
| KR100726148B1 (ko) | 반도체소자의 제조방법 | |
| JPH11251556A (ja) | 半導体素子のコンタクト製造方法 | |
| KR100350764B1 (ko) | 반도체소자의 제조방법 | |
| US20080081463A1 (en) | Method for fabricating storage node contact in semiconductor device | |
| KR100546144B1 (ko) | 반도체소자의 제조방법 | |
| KR100307556B1 (ko) | 반도체소자의 제조방법 | |
| KR100307558B1 (ko) | 반도체소자의 제조방법 | |
| KR100307560B1 (ko) | 반도체소자의 제조방법 | |
| KR20010061080A (ko) | 반도체소자의 제조방법 | |
| JP3172229B2 (ja) | 半導体装置の製造方法 | |
| KR100643485B1 (ko) | 반도체 소자 제조방법 | |
| KR100333548B1 (ko) | 반도체소자의 제조방법 | |
| KR100359159B1 (ko) | 반도체소자의 비트라인 형성방법 | |
| KR100861188B1 (ko) | 반도체소자의 제조방법 | |
| KR20000045358A (ko) | 반도체소자의 제조방법 | |
| KR100304440B1 (ko) | 반도체소자의 제조방법 | |
| KR100527589B1 (ko) | 반도체소자의 제조방법 | |
| KR20030058635A (ko) | 반도체소자의 제조방법 | |
| KR20020052460A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060314 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100105 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100405 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100408 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100428 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100629 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |