KR100527589B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 랜딩플러그 형성을 위한 층간절연막의 평탄화 공정시 주변회로영역에 난식각성 절연막을 형성하고, CMP를 진행하여 주변회로영역에서의 하드마스크 손상을 방지하였으므로, 연마 특성이 우수한 산성 슬러리를 사용하면서 산성 슬러리의 단점인 주변회로영역에서의 마진 감소를 방지하고 주변회로영역에서의 도전배선 노출에 따른 단락이나 단선을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 콘택플러그 형성을 위한 화학 기계적 연마(chemical mrchanical polishing; 이하 CMP라 칭함) 공정에서 주변회로영역에서의 디싱에 의한 도전배선 노출이나 단락을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의~파장, NA=개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조공정도이다.
먼저, 반도체기판(10)상에 셀영역(Ⅰ)과 주변회로영역(Ⅱ)을 정의하는 소자분리 산화막(11)을 형성한 후, 상기 반도체기판(10)상에 게이트산화막(12) 및 게이트전극(14)을 형성한다. 여기서 상기 게이트전극(14)은 하드마스크층(16) 패턴과 중첩되어있는 다결정실리콘층과 텅스텐층이 중첩되어 있는 살리사이드 구조이다.
그후, 상기 게이트전극(14)과 하드마스크층(16) 패턴의 측벽에 절연막 스페이서(18)를 형성한 후, 상기 구조의 전표면에 식각장벽용 질화막(20)과 층간절연막(22)을 순차적으로 형성한다. (도 1a 참조)
그다음 상기 층간절연막(22)을 일정 두께 CMP 식각하여 평탄화 시킨 후, (도 1b 참조), 랜딩플러그로 예정되어있는 부분상의 층간절연막(22)과 질화막(20)을 사진 식각하여 콘택홀을 형성하고, 상기 구조의 전표면에 랜딩플러그가 되는 다결정실리콘층(24)을 도포하여 상기 콘택홀을 메운다. (도 1c 참조).
그후, 상기 다결정실리콘층(24)을 산성 슬러리를 사용한 CMP 방법으로 식각하여 각각의 랜딩플러그로 독립된 다결정실리콘층(24) 패턴을 형성한다. (도 1d 참조).
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 랜딩플러그 형성을 위한 CMP 공정에서 메인셀에서의 디싱이나 결함 생성율이 낮은 산성 슬러리를 사용하는데, 상기의 산성 슬러리는 산화막과 질화막간의 선택비가 작아 주변회로영역에서의 하드마스크층의 공정 마진이 작아지게되고, 심하면 주변회로영역에서의 도전배선이 노출되어 후속 공정에서 도전배선의 단락이나 단선이 발생되므로, 식각을 충분히 하지 못하여 도 2에 도시된 바와 같은 셀영역에서 두 개의 랜딩플러그가 연결되어 버리는 불량이 발생될 수 있으며, 주변회로영역에서 식각이 과하게 진행되어 도 3에 도시된 바와 같이, 비트라인에서 콘택 불량이 나오거나, 게이트전극의 텅스텐층이 소실되는 등의 콘택 불량이 발생될 수 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 층간절연막 평탄화후에 주변회로영역의 층간절연막상에 난식각성 절연막을 도포하고, 랜딩플러그 공정을 진행하여 주변회로영역에서의 디싱에 의한 도전배선 노출을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
셀영역과 주변회로영역에 게이트 전극이 구비된 반도체기판상에 층간절연막을 형성하는 공정과,
상기 주변회로영역의 층간절연막상에 상기 층간절연막과 식각 선택비 차이를 가지는 절연막을 소정 두께 형성하는 공정과,
상기 절연막 및 층간절연막을 평탄화 식각하여 셀영역과 주변회로영역 간의 단차를 감소시키는 공정과,
상기 층간절연막을 식각하여 랜딩플러그 콘택홀을 형성하는 공정과,
상기 랜딩 플러그 콘택홀을 매립하는 다결정실리콘층을 전체 표면 상부에 형성하는 공정과,
상기 다결정실리콘층을 산성 슬러리로 CMP 하여 랜딩플러그를 형성하는 공정을 포함하는 것을 특징으로 한다.
본발명의 다른 특징은, 상기 층간절연막을 BPSG 산화막 재질로 형성하고, 상기 절연막은 고밀도 플라즈마 산화막, PE TEOS막, 질화막 또는 산화 질화막으로 형성하며, 상기 주변회로영역상에 절연막 패턴을 형성하는 공정후에 상기 셀영역의 층간절연막 일부를 리세스하는 공정을 포함하며, 상기 산성 슬러리는 pH 1∼6 이며, SiO2 베이스 콜로이달 또는 폼드 실리카 타입을 사용하고, 상기 CMP 공정전에 알카리 슬러리를 사용한 CMP를 먼저 진행할 수도 있으며, 상기 CMP 공정후에 에치 백 공정을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 4a 내지 도 4e는 본 발명에 따른 반도체소자의 제조공정도로서, 게이트전극사이에 형성된 랜딩플러그의 예이다.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)을 구비하는 반도체기판(30)상에 소자분리 산화막(31)을 STI 방법으로 형성하여 활성영역을 정의한 후, 상기 반도체기판(30)상에 게이트산화막(32)을 형성하고, 상기 게이트산화막(32) 상에 다결정실리콘층을 형성하고, W이나 텅스텐 실리사이드가 적층되어있는 저저항 살리사이드 구조의 게이트전극(34) 및 상기 게이트전극(34)과 중첩되어있는 하드마스크층(36) 패턴을 형성한 후, 상기 게이트전극(34)과 하드마스크층(36) 패턴의 측벽에 질화막 재질의 절연막 스페이서(38)를 형성하고, 상기 구조의 전표면에 식각장벽이 되는 질화막(40)과 층간절연막(42) 및 난식각성 절연막(44)을 순차적으로 형성한다. 여기서 상기 층간절연막(42)은 갭필 능력이 우수한 BPSG 등의 산화막 재질을 형성하며, 상기 난식각성 절연막(44)은 상기 층간절연막(42)에 비해 잘 식각되지 않는 절연재질 막으로서, 고밀도 플라즈마 산화막이나, 플라즈마 유도 TEOS막, 질화막이나 산화 질화막을 사용할 수 있다. (도 4a 참조).
그다음 상기 셀영역(Ⅰ)의 난식각성 절연막(44)을 제거하여 층간절연막(42) 노출시킨 후, (도 4b 참조), 상기 난식각성 절연막(44)과 층간절연막(42)의 일정 두께를 CMP 방법으로 식각하여 평탄화시킨다. 이때 상기 난식각성 절연막(44)에 의해 주변회로영역(Ⅱ)의 층간절연막(42)이 상대적으로 적게 식각되어 셀영역(Ⅰ)과 주변회로영역(Ⅱ)간의 단차가 감소된다. 또한 상기 셀영역(Ⅰ)의 층간절연막(42) 일부를 리세스 할 수도 있으며, 상기 난식각성 절연막(44)을 형성하지 않고, 셀영역(Ⅰ)의 층간절연막(42) 리세스 만으로 조절하거나 할 수도 있다. (도 4c 참조).
그후, 상기 층간절연막(42)의 랜딩플러그 콘택홀로 예정되어있는 부분의 층간절연막(42)과 질화막(40)을 순차적으로 제거하여 랜딩플러그용 콘택홀을 형성하되, 상기 주변회로영역(Ⅱ)에서는 난식각성 절연막(44)부터 층간절연막(42)과 질화막(40)을 순차적으로 제거하여 콘택홀을 형성한 후, 상기 콘택홀을 매립하는 다결정실리콘층(46)을 전체 표면 상부에 형성한다. (도 4d 참조).
그다음 상기 다결정실리콘층(46)을 pH 1∼6 정도의 산성 슬러리를 이용한 CMP 공정으로 식각하여 각각의 랜딩플러그로 독립된 다결정실리콘층(46) 패턴을 형성하되, 상기 층간절연막(42)이 일정 두께 식각되고, 상기 하드마스크층(36) 패턴이 식각장벽이 된다. 여기서 상기 슬러리는 SiO2 베이스 콜로이달 또는 폼드 실리카 타입을 사용하며, CMP 공정 한번에 랜딩플러그를 형성할 수도 있으나, CMP 부담을 줄이기 위하여 CMP 후, 에치 백 공정을 진행할 수도 있다.
또한 CMP에서 일차로 알카리성 슬러리 사용하여 식각하고 이차로 산성슬러리를 사용하는 방법을 이용할 수도 있다. (도 4e 참조).
이와 같이 본 발명에 따라 난식각성 절연막 패턴을 구비하는 경우 도 5에 도시되어있는 것과 같은 양호한 상태의 랜딩플러그들을 얻을 수 있다.
또한 종래와 본 발명에 따른 실험 데이터 비교로서, 도 6a는 셀영역에서의 각 구성 막들간의 디싱정도를 비교한 것으로서, 비트라인 하드마스크층의 디싱을 0으로 할 때, 비트라인 콘택 랜딩플러그(BLP)와 전하저장전극 랜딩플러그(SLP)는 각각 본 발명에서는 100Å정도이나, 종래 기술에서는 300Å 정도로 크게 나타났으며, BLP간 층간절연막(BBP)과 SLP간 층간절연막(SBP)에서는 본 발명이 200Å 미만이지만, 종래 기술은 600Å 정도로 매우 크게 나타난다. 따라서 본 발명에 의한 층간절연막과 랜딩플러그들의 디싱 감소를 확인할 수 있다.
도6b는 종래기술과 본 발명간의 디싱과 결함수 변화를 본발명에서 사용하는 난식각 절연막의 종류에 따라 비교한 것으로서, 종래 기술에서는 층간절연막이 600Å 정도 디싱되고, 결함이 약 65개 발견되는데 비하여, 본 발명에서 난식각 절연막을 고밀도 플라즈마 산화막(HDP)로 할 때 디싱은 약 300Å이고, 결함은 약 30개 정도로 감소되고, 난식각절연막을 각각 PE-TEOS막(PE)이나, 산화질화막(SiON) 또는 질화막(SiN)으로 형성하였을 때 역시 상당 수준으로 디싱 및 결함이 감소되는 것을 확인할 수 있었다.
상기에서는 게이트전극 형성후에 실시하는 랜딩플러그를 예로 들었으나, 비트라인 형성 후에 실시되는 콘택플러그 형성 공정에도 본 발명의 사상을 적용할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 랜딩플러그 분리를 위한 CMP 공정에서 결함 생성이나 메인 셀 디싱을 방지할 수 있는 산성 슬러리를 사용하여 CMP를 진행하되, 주변회로영역의 층간절연막상에 cmd 보다 식각이 덜되는 난식각성 절연막 패턴을 형성하 후에 후속 공정을 진행하였으므로, 주변회로영역에서의 하드마스크층 손상에 의한 도전배선의 단각이나 단선등이 방지되고 하드마스크층의 마진이 증가되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1a 내지 도 1d은 종래 기술에 따른 반도체소자의 제조공정도.
도 2는 종래 기술에 따른 피노키오 불량소자의 SEM 사진.
도 3은 종래 기술에 따른 비트라인 콘택불량 및 게이트전극 손실불량 소자의 SEM 사진.
도 4a 내지 도 4e 는 본 발명에 따른 반도체소자의 제조공정도.
도 5는 본 발명에 따른 반도체소자의 SEM사진.
도 6a는 종래 기술과 본 발명의 부위별 디싱 그래프.
도 6b는 종래 기술과 본 발명의 절연막 종류에 따른 디싱 및 결함 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체기판 11, 31 : 소자분리 산화막
12, 32 : 게이트산화막 14, 34 : 게이트전극
16, 36 : 하드마스크층 18, 38 : 절연막 스페이서
20, 40 : 식각장벽용 질화막 22, 42 : 층간절연막
24, 46 : 다결정실리콘층 44 : 난식각성 절연막
Ⅰ : 셀영역 Ⅱ : 주변회로영역
BLP : 비트라인 콘택 랜딩플러그 SLP : 전하저장전극 랜딩플러그
BBP : BLP간 층간절연막 SBP : SLP간 층간절연막
HDP : 고밀도 플라즈마 산화막 PE : PE-TEOS막
SiON : 산화질화막 SiN : 질화막(SiN)
Claims (7)
- 셀영역과 주변회로영역에 게이트 전극이 구비된 반도체기판상에 층간절연막을 형성하는 공정과,상기 주변회로영역의 층간절연막상에 상기 층간절연막과 식각 선택비 차이를 가지는 절연막을 소정 두께 형성하는 공정과,상기 절연막 및 층간절연막을 평탄화 식각하여 셀영역과 주변회로영역 간의 단차를 감소시키는 공정과,상기 층간절연막을 식각하여 랜딩플러그 콘택홀을 형성하는 공정과,상기 랜딩플러그 콘택홀을 매립하는 다결정실리콘층을 전체 표면 상부에 형성하는 공정과,상기 다결정실리콘층을 산성 슬러리로 CMP 하여 랜딩플러그를 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 층간절연막은 BPSG 산화막 재질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 절연막은 고밀도 플라즈마 산화막, PE TEOS막, 질화막 및 산화 질화막으로 이루어지는 군에서 선택되는 하나의 재질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 주변회로영역상에 절연막을 형성한 후에 상기 셀영역의 층간절연막 일부를 리세스하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 산성 슬러리는 pH 1∼6 이며, SiO2 베이스 콜로이달 또는 폼드 실리카 타입을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 CMP 공정전에 알카리 슬러리를 사용한 CMP를 먼저 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 CMP 공정후에 에치 백 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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