JP2001035916A - 浅いトレンチ素子分離形成方法 - Google Patents

浅いトレンチ素子分離形成方法

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JP2001035916A
JP2001035916A JP2000201361A JP2000201361A JP2001035916A JP 2001035916 A JP2001035916 A JP 2001035916A JP 2000201361 A JP2000201361 A JP 2000201361A JP 2000201361 A JP2000201361 A JP 2000201361A JP 2001035916 A JP2001035916 A JP 2001035916A
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trench
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Seung-Jae Lee
承宰 李
Shukon Ri
守根 李
Hoon Lim
勳 林
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Abstract

(57)【要約】 【課題】 本発明は、トランジスタの漏れ電流の特性が
改善できる半導体装置の浅いトレンチ素子分離形成方法
を提供する。 【解決手段】 本発明は、半導体基板の上部にアクティ
ブマスク層を形成するステップと、このアクティブマス
ク層及びこの半導体基板を食刻して多数のトレンチを形
成するステップと、このアクティブマスク層の上部及び
このトレンチの内部に、このトレンチの深さより大き
く、このトレンチの深さにこのアクティブマスク層の厚
さを加えた値より小さい厚さで高密度プラズマ酸化膜層
を蒸着するステップと、この高密度プラズマ酸化膜層の
上部にテトラエチルオソシリケート（ＴＥＯＳ）をソー
スにしてプラズマ方式にてキャッピング酸化膜層を蒸着
するステップと、このアクティブマスク層の表面が露出
するときまで、このキャッピング酸化膜層及びこの高密
度プラズマ酸化膜層を研磨するステップとを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、トランジスタの漏れ電流の特性を改
善して良好なギャップ充填(gap filling)が実現できる
浅いトレンチ素子分離(shallow trench isolation；以
下、ＳＴＩと略称する。)方法に関する。
【０００２】
【従来の技術】半導体回路においては、半導体基板の上
部に形成されたトランジスタ、ダイオード及び抵抗など
の多数の素子を電気的に分離することが必要である。素
子分離の形成工程は、すべての半導体製造工程のステッ
プのうち初期ステップの工程として、アクティブ領域の
サイズ及び後続ステップの工程マージンを左右する。
【０００３】このような素子分離を形成するための方法
で、シリコン部分酸化法(Local Oxidation of Silico
n；ＬＯＣＯＳ)が一番多用されている。
【０００４】ＬＯＣＯＳ素子分離は、シリコン基板上に
パッド酸化膜及び窒化膜を順次に形成するステップ、窒
化膜をパターニングするステップ、及びシリコン基板を
選択的に酸化させてフィールド酸化膜を形成するステッ
プとからなる。しかし、ＬＯＣＯＳ素子分離によると、
シリコン基板の選択的な酸化のときマスクとして使用さ
れる窒化膜の下部でパッド酸化膜の側面に酸素が浸透し
つつ、フィールド酸化膜の端部にバーズビーク(bird's
beak)が発生するようになる。このようなバーズビーク
によりフィールド酸化膜がバーズビークの長さほどアク
ティブ領域に拡張するから、チャンネル長さが短くなっ
てしきい電圧(threshold voltage)が増加する、いわゆ
る“狭チャンネル効果(narrow channel effect)”が発
生してトランジスタの電気的な特性を悪化させる。特
に、ＬＯＣＯＳ素子分離は、チャンネル長さが０．３μ
ｍ以下に低下するにつれて、アクティブ領域の両側のフ
ィールド酸化膜を接続するパンチスルー(punchthrough)
が発生してアクティブ領域が正確に確保されないなど、
その限界を示している。
【０００５】そこで、０．２５μｍ以下のデザインルー
ルで製造される半導体装置においては、トレンチ素子分
離方法があげられてきた。ＳＴＩ工程は、シリコン基板
を所定の深さでエッチングしてトレンチを形成するステ
ップ、トレンチ及び基板の上部に絶縁膜を蒸着するステ
ップ、及び絶縁膜をエッチバック(etch back)または化
学機械研磨(chemical mechanical polishing；ＣＭＰ)
方法にてエッチングしてトレンチの内部を絶縁膜で充填
(filling)するステップとからなる。
【０００６】図１乃至図３は、ＳＴＩ構造を有する半導
体装置の製造方法を示す断面図である。
【０００７】同図において、半導体基板１０の上部にパ
ッド酸化膜層１１、シリコン窒化膜層１２及び高温酸化
膜層(図示せず)を順次に形成した後、フォトリソグラフ
ィ工程を通じてトレンチが形成されるフィールド領域の
高温酸化膜層、シリコン窒化膜層１２及びパッド酸化膜
層１１をエッチングしてアクティブ領域の上部に高温酸
化膜層、シリコン窒化膜層１２及びパッド酸化膜層１１
からなるアクティブマスク層を形成する。
【０００８】次いで、アクティブマスク層をエッチング
マスクとして使用して基板１０を所定の深さでエッチン
グすることによってトレンチ１４を形成する。このよう
にトレンチ１４をエッチングする間、アクティブマスク
層の高温酸化膜層もエッチングされる。
【０００９】図２を参照すると、シリコン窒化膜層１２
の上部及びトレンチ１４の内部にトレンチ１４が充電で
きる程度の厚さでオゾン-TEOS USG(Tetraethylorthosil
icate Undoped Silicate Glass)層１６を蒸着する。
【００１０】図３を参照すると、オゾン-TEOS USG層１
６の上部にプラズマ励起化学気相蒸着(plasma-enhanced
chemical vapor deposition；ＰＥ−ＣＶＤ)方法によ
ってＴＥＯＳ膜を蒸着してキャッピング酸化膜層２０を
形成するが、キャッピング酸化膜層２０は、トレンチ１
４を充電している酸化膜の界面応力を緩和させて酸化膜
をしっかり覆う役割を行う。
【００１１】次いで、図示されていないが、キャッピン
グ酸化膜層２０及びオゾン-TEOS USG層１６の一部分を
エッチバックして基板上の垂直段差を低減させた後、化
学機械研磨方法によってキャッピング酸化膜層２０及び
オゾン-TEOS USG層１６をシリコン窒化膜層１２の表面
が露出するときまで研磨する。その結果、平坦化したオ
ゾン-TEOS USG層１６で充填されたＳＴＩ領域が形成さ
れる。
【００１２】このような従来方法によると、トレンチの
アスペクト比(aspect ratio)が増加するにつれて、オゾ
ン-TEOS USG膜はトレンチが完全に充填できないから、
トレンチの内部にボイド(void)が形成される問題が発生
する。また、オゾン-TEOS USG膜は、熱的成長した酸化
膜(thermally grown oxide)に比べて比較的劣化した特
性を有するという短所がある。
【００１３】
【発明が解決しようとする課題】従って、本発明の目的
は、トランジスタの漏れ電流の特性が改善できる半導体
装置の浅いトレンチ素子分離形成方法を提供することに
ある。
【００１４】本発明の他の目的は、トランジスタの漏れ
電流の特性を改善しつつトレンチのアスペクト比を減少
させ、良好なギャップ充填が実現できる半導体装置の浅
いトレンチ素子分離形成方法を提供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、半導体基板の上部にアクティブマ
スク層を形成するステップと、このアクティブマスク層
及びこの半導体基板をエッチングして多数のトレンチを
形成するステップと、このアクティブマスク層の上部及
びこのトレンチの内部に、このトレンチの深さより大き
く、このトレンチの深さにこのアクティブマスク層の厚
さを加えた値より小さい厚さで高密度プラズマ酸化膜層
を蒸着するステップと、この高密度プラズマ酸化膜層の
上部にテトラエチルオソシリケート(TEOS)をソースにし
てプラズマ方式にてキャッピング酸化膜層を蒸着するス
テップと、このアクティブマスク層の表面が露出すると
きまで、このキャッピング酸化膜層及びこの高密度プラ
ズマ酸化膜層を研磨するステップと、を備えることを特
徴とする。
【００１６】望ましくは、半導体基板の上部にアクティ
ブマスク層を形成するステップと、この半導体基板の上
部にパッド酸化膜層を形成するステップと、このパッド
酸化膜層の上部にシリコン窒化膜層を蒸着するステップ
と、このシリコン窒化膜層の上部に酸化膜層を蒸着する
ステップと、を含む。
【００１７】望ましくは、キャッピング酸化膜層は、１
０００〜５０００Åの厚さで蒸着する。
【００１８】また、本発明は、半導体基板の上部にアク
ティブマスク層を形成するステップと、このアクティブ
マスク層及びこの半導体基板をエッチングしてこの半導
体基板の２つのトレンチ間には、少なくとも１つの広い
第１アクティブマスク領域があり、他の２つのトレンチ
間には、少なくとも１つの狭い第２アクティブマスク領
域があるように多数のトレンチを形成するステップと、
このアクティブマスク層の上部及びこのトレンチの内部
に、このトレンチを充填しつつ、この広い第１アクティ
ブマスク領域の上部では厚く蒸着し、この狭い第２アク
ティブマスク領域の上部では薄く蒸着する高密度プラズ
マ酸化膜層を蒸着するステップと、この高密度プラズマ
酸化膜層の上部にテトラエチルオソシリケート(TEOS)を
ソースにしてプラズマ方式にてキャッピング酸化膜層を
蒸着するステップと、この広い第１アクティブマスク領
域のこのキャッピング酸化膜層及びこの高密度プラズマ
酸化膜層の一部分をエッチバックするステップと、この
アクティブマスク層の表面が露出するときまで、このキ
ャッピング酸化膜層及びこの高密度プラズマ酸化膜層を
研磨するステップと、を備えることを特徴とする。
【００１９】望ましくは、この高密度プラズマ酸化膜層
は、このトレンチの深さより大きく、このトレンチの深
さにこのアクティブマスク層の厚さを加えた値より小さ
い厚さで蒸着する。
【００２０】望ましくは、この広い第１アクティブマス
ク領域のこのキャッピング酸化膜層及びこの高密度プラ
ズマ酸化膜層の一部分をエッチバックするステップは、
この広い第１アクティブマスク領域をオープンさせるた
めのフォトリソグラフィ工程を含む。
【００２１】さらに、本発明は、半導体基板の上部にア
クティブマスク層を形成するステップと、このアクティ
ブマスク層及びこの半導体基板をエッチングして多数の
トレンチを形成するステップと、このアクティブマスク
層の上部及びこのトレンチの内部に、このトレンチの深
さの一部分のみ充填するように、高密度プラズマ酸化膜
層を蒸着してこのトレンチのアスペクト比を減少させる
ステップと、この高密度プラズマ酸化膜層の上部にこの
トレンチを充填するようにオゾン-TEOS USG層を蒸着す
るステップと、このオゾン-TEOS USG層の上部にテトラ
エチルオソシリケート(TEOS)をソースにしてプラズマ方
式にてキャッピング酸化膜層を蒸着するステップと、こ
のアクティブマスク層の表面が露出するときまで、この
キャッピング酸化膜層、このオゾン-TEOS USG層及びこ
の高密度プラズマ酸化膜層を研磨するステップと、を備
えることを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明に従う好適な実施形
態を添付図面を参照しつつ詳細に説明する。
【００２３】図４乃至図９は、本発明の第１実施形態に
よる浅いトレンチ素子分離の形成方法を説明するための
断面図である。
【００２４】図４はアクティブマスク層を形成する段階
を示す。
【００２５】熱酸化工程を通じて半導体基板１００の表
面上にパッド酸化膜層１０２を約１１０〜２００Åの厚
さで形成する。パッド酸化膜層１０２の上部に低圧化学
気相蒸着(low pressure chemical vapor deposition；
ＬＰＣＶＤ)方法によってシリコン窒化膜層１０４を約
１５００〜２０００Åの厚さで蒸着する。シリコン窒化
膜層１０４は、後続する化学機械研磨(chemical mechan
ical polishing；ＣＭＰ)工程時研磨終了層として作用
する。
【００２６】シリコン窒化膜層１０４の上部に高温酸化
膜層(high temperature oxide layer)１０６を化学気相
蒸着方法によって約１５００〜２０００Åの厚さで蒸着
する。ついで、フォトリソグラフィ工程を通じてトレン
チが形成されるフィールド領域の高温酸化膜層１０６、
シリコン窒化膜層１０４及びパッド酸化膜層１０２をエ
ッチングすることにより、アクティブ領域の上部に高温
酸化膜層１０６、シリコン窒化膜層１０４及びパッド酸
化膜層１０２からなるアクティブマスク層を形成する。
【００２７】図５は、トレンチ１０８を形成するステッ
プを示す。
【００２８】アクティブマスク層を食刻マスクとして使
用して半導体基板１００を反応性イオンエッチング(rea
ctive ion etching)方法により約２５００〜５０００Å
の深さで食刻することにより、多数のトレンチ１０８を
形成する。このようにトレンチ１０８をエッチングする
間、アクティブマスク層の高温酸化膜層１０６も食刻さ
れる。
【００２９】図６は、高密度プラズマ酸化膜層１１０を
形成するステップを示す。
【００３０】このように、トレンチ１０８を形成した
後、トレンチエッチング工程の間高エネルギーのイオン
衝撃によるシリコン損傷を除去するために、熱酸化工程
を通じてトレンチ１０８の側壁に熱酸化膜(図示せず)を
約７０Å以上の厚さで成長させる。
【００３１】ついで、後続するギャップ充填用酸化膜層
のアニーリング工程時、この酸化膜層内の不純物が基板
１００へ浸透して漏れ電流を発生させることを防止する
ために、シリコン窒化膜層(図示せず)を低圧化学気相蒸
着方法により約４５Å以上の厚さで蒸着する。
【００３２】そしてから、後続する高密度プラズマ酸化
膜層の蒸着時このシリコン窒化膜層の損傷を防止するた
めに、シリコン窒化膜層の上部に酸化膜層(図示せず)を
化学気相蒸着方法により約１００Å以上の厚さで蒸着す
る。
【００３３】次いで、生成物の上部に化学気相蒸着方法
を通じて高密度プラズマ酸化膜層１１０を蒸着する。望
ましくは、高密度プラズマ酸化膜層１１０は、トレンチ
１０８の深さより大きくトレンチ１０８の深さにアクテ
ィブマスク用シリコン窒化膜層１０４の厚さを加えた値
より小さい厚さで形成する。
【００３４】その後、高密度プラズマ酸化膜層１１０
は、ＳｉＨ4、Ｏ2及びＡｒガスをプラズマソースとして
利用して高密度プラズマを発生させる方式にて蒸着す
る。高密度プラズマ酸化膜層１１０は、従来のギャップ
充電に主に使用されたオゾン-TEOS USGに比べて安定し
た膜特性を有し、ＳｉＨ4及びＯ2を利用して蒸着するの
で、高エネルギーイオンが膜をより緻密(dense)せしめ
る。
【００３５】高密度プラズマ酸化膜層１００は、コーナ
ーでＳｉＯ2のスパッタリングが同時に行われつつ蒸着
するので、４５°傾斜したプロファイルを有するように
なる。また、狭い領域上でのスパッター速度(sputter r
ate)が広い領域上でのスパッター速度より大きいから、
示されたように、メモリセル領域のような狭い領域に比
べて広い領域上での高密度プラズマ酸化膜層１１０の厚
さがさらに大きくなる。従って、狭いアクティブマスク
領域と広いアクティブマスク領域との間にトレンチ１０
８の深さに依存する段差が発生する。
【００３６】図７は、キャッピング酸化膜層１１２を形
成するステップを示す。高密度プラズマ酸化膜層１１０
の上部にテトラエチルオソシリケート(TEOS)(Si(OC2H5)
4)をソースにしてプラズマ方式にてキャッピング酸化膜
層１１２を約１０００〜５０００Åの厚さで蒸着する。
PE-TEOSからなるキャッピング酸化膜層１１２は、下部
層の界面ストレスを緩和させ、下部層をしっかり覆う役
割を行い、図１０に示したように、PE-SiH4やオゾン-TE
OS USGのような物質でキャッピング酸化膜層を形成する
方法に比べて、トランジスタのスタンドバイ(stand-by)
時漏れ電流(以下、“Idoff”という。)の特性が大きく
改善させられる。
【００３７】図１０において、□は、高密度プラズマ酸
化膜層にトレンチを充填した後、PE-TEOSキャッピング
酸化膜層を蒸着したときのIdoff特性を示し、は、オゾ
ン-TEOS UGS層にトレンチを充填した後、PE-TEOSキャッ
ピング酸化膜層を蒸着した場合を示し、●は高密度プラ
ズマ酸化膜層にトレンチを充填した後、PE-SiH4キャッ
ピング酸化膜層を蒸着した場合を示す。高密度プラズマ
酸化膜層にトレンチを充填した後、PE-TEOSキャッピン
グ酸化膜層を蒸着したときのトランジスタのIdoff特性
が約１．０ｅ-１０[Ａ]で一番よく示され、PE-SiH4キャ
ッピング酸化膜層を蒸着した場合は、トランジスタのId
off特性が約１．０ｅ-０２[Ａ]で非常に不良に示され
る。オゾン-TEOS USG層にトレンチを充填した後、PE-TE
OSキャッピング酸化膜層を蒸着した場合は、トランジス
タのIdoff特性が約１．０ｅ-０９[Ａ]で良好な方である
が、トレンチのアスペクト比が増加するにつれてオゾン
-TEOSUSGのみでは、ボイドのないギャップ充填が難しく
なるという問題がある。従って、本発明のように、高密
度プラズマ酸化膜層にトレンチを充填した後、PE-TEOS
キャッピング酸化膜層を蒸着することがトランジスタの
Idoff側面において一番有利である。
【００３８】特に、ＤＲＡＭの場合、メモリセルのキャ
パシタに貯蔵された情報電荷を再充電するためのリフレ
ッシュ(refresh)特性を改善させるために漏れ電流の減
少が求められるので、浅いトレンチ素子分離を形成する
とき高密度プラズマ酸化膜層にトレンチを充填した後、
PE-TEOSキャッピング酸化膜層を蒸着することにより漏
れ電流を減少させてリフレッシュ特性が改善させられ
る。
【００３９】図８は、広いアクティブマスク領域のキャ
ッピング酸化膜層１１２及び高密度プラズマ酸化膜層１
１０の一部分をエッチバックするステップを示す。
【００４０】このように、キャッピング酸化膜層１１２
を蒸着した後、キャッピング酸化膜層１１２及び高密度
プラズマ酸化膜層１１０を緻密化(densification)し
て、その湿式食刻率を低めて均一に食刻されるようにす
るために、約８００〜１０５０°Ｃの高温で不活性ガス
の雰囲気下においてアニーリングを施す。
【００４１】次いで、フォトリソグラフィ工程を通じて
広いアクティブマスク領域をオープンさせた後、露出し
たキャッピング酸化膜層１１２及び高密度プラズマ酸化
膜層１１０の一部分をタイムエッチング(timed etchin
g)方式にてエッチバックすることにより、広いアクティ
ブマスク領域と狭いアクティブマスク領域との間の段差
を減少させる。
【００４２】図９は、平坦化した浅いトレンチ素子分離
領域を形成するステップを示す。
【００４３】アクティブマスク領域の上部に残っている
キャッピング酸化膜層１１２及び高密度プラズマ酸化膜
層１１０を化学機械研磨方法によりシリコン窒化膜層１
０４の表面が露出するときまで研磨する。その結果、平
坦化した高密度プラズマ酸化膜層１１０に充填された浅
いトレンチ素子分離領域が形成される。
【００４４】ついで、示されていないが、シリコン窒化
膜層１０４及びパッド酸化膜層１０２を順次に除去した
後、トレンチ素子分離領域間の基板１００の上部に半導
体素子を製造する。
【００４５】図１１乃至図１３は、本発明の第２実施形
態による浅いトレンチ素子分離の形成方法を示す断面図
である。
【００４６】図１１を参照すると、この第１実施形態と
同一な方法を遂行してパッド酸化膜層２０２及びシリコ
ン窒化膜層２０４が積層されたアクティブマスク層を通
じて半導体基板２００内の多数のトレンチ２０８を食刻
した後、アクティブマスク層の上部及びトレンチ２０８
の内部に化学気相蒸着方法を通じて高密度プラズマ酸化
膜層２１０をトレンチ２０８の深さの一部分のみ充填す
るように蒸着する。望ましくは、高密度プラズマ酸化膜
層２１０は、トレンチ２０８の深さの３／４以下の厚さ
で蒸着する。
【００４７】高密度プラズマ酸化膜層２１０は、蒸着と
スパッターエチングが同時に行われつつ蒸着するから、
高密度プラズマ酸化膜層２１０をトレンチ２０８の深さ
の一部分のみ充填するように蒸着する場合、トレンチ２
０８の側壁では蒸着がほとんど行われない反面、トレン
チ２０８の底面では蒸着がよく行われる。従って、トレ
ンチ２０８のアスペクト比が減少し、広いアクティブマ
スク領域と狭いアクティブマスク領域との間の高密度プ
ラズマ酸化膜層２１０の厚さの差異が減少させられる。
【００４８】図１２を参照すると、結果物の全面にNH3
プラズマ処理を施した後、高密度プラズマ酸化膜層２１
０の上部にトレンチ２０８が完全に充填できるほどの厚
さでオゾン-TEOS USG層２１２を蒸着する。NH3プラズマ
処理は、オゾン-TEOS USG層２１２の下部膜の依存性を
除去する役割を行う。
【００４９】望ましくは、オゾン-TEOS USG層２１２
は、トレンチ２０８の深さにシリコン窒化膜層２０４の
厚さを加えた厚さで形成する。ギャップ充填に使用され
るオゾン-TEOS USG層２１２は、トレンチのアスペクト
比が増加するにつれてトレンチのセンターにボイドを発
生させる短所があるが、本発明では、高密度プラズマ酸
化膜層２１０を利用してトレンチ２０８のアスペクト比
を減少させた後、オゾン-TEOS USG層２１２にトレンチ
２０８を充填するのでトレンチ２０８のセンターにボイ
ドが発生しない。
【００５０】次いで、オゾン-TEOS USG層２１２の上部
にテトラエチルオソシリケート(TEOS)(Si(OC2H5)4)をソ
ースにしてプラズマ方式にてキャッピング酸化膜層２１
４を約１０００〜５０００Åの厚さで蒸着する。PE-TEO
Sからなるキャッピング酸化膜層２１４は、オゾン-TEOS
USG層２１２の界面ストレスを緩和させる役割を行って
トランジスタのIdoff特性を改善させる。
【００５１】図１３を参照すると、アクティブマスク領
域の上部に残っているキャッピング酸化膜層２１４、オ
ゾン-TEOS USG層２１２及び高密度プラズマ酸化膜層２
１０を化学機械研磨方法によりシリコン窒化膜層２０４
の表面が露出するときまで研磨する。その結果、平坦化
したオゾン-TEOS USG層２１２及び高密度プラズマ酸化
膜層２１０に充填された浅いトレンチ素子分離領域が形
成される。
【００５２】ついで、示されていないが、シリコン窒化
膜層２０４及びパッド酸化膜層２０２を順次に除去した
後、トレンチ素子分離領域間の基板２００の上部に半導
体素子を製造する。
【００５３】この本発明の第２実施形態によると、高密
度プラズマ酸化膜層をトレンチの深さの一部分のみ充填
するように蒸着してトレンチのアスペクト比を減少させ
た後、オゾン-TEOS USG層にボイドなくトレンチが完全
に充填できる。また、高密度プラズマ酸化膜層の一部蒸
着により広いアクティブマスク領域と狭いアクティブマ
スク領域との間の段差が減少するようになる。これによ
り、広いアクティブマスク領域の酸化膜層をエッチング
するための別途のフォトリソグラフィ工程が不要になる
ので工程の単純化が可能である。
【００５４】以上のように、本発明の好適な実施形態を
参照して説明してきたが、当該技術分野における通常な
知識を有する者であれば、下記の特許請求の範囲に記載
された本発明の思想及び領域から離脱しない範囲内で本
発明を多様に変形及び変化が可能であることが理解し得
る。
【００５５】
【発明の効果】以上から述べてきたように、本発明は、
浅いトレンチ素子分離形成方法によると、高密度プラズ
マ酸化膜層にトレンチを充填した後、PE-TEOSからなる
キャッピング酸化膜層を蒸着することによりトランジス
タのIdoff特性を改善してリフレッシュ特性が改善でき
る。また、高密度プラズマ酸化膜層をトレンチの深さの
一部分のみ充填するように蒸着してトレンチのアスペク
ト比が減少させられるので、オゾン-TEOS USG層にボイ
ドなくトレンチが充填できる。さらに、高密度プラズマ
酸化膜層の一部蒸着により広いアクティブマスク領域と
狭いアクティブマスク領域との間の段差が減少するよう
になる。これにより、広いアクティブマスク領域の酸化
膜層をエッチングするための別途のフォトリソグラフィ
工程が不要になるので工程ステップの単純化が図られ
る。
【図面の簡単な説明】
【図１】 従来方法による浅いトレンチ素子分離の形成
方法を示す断面図であって、第一の段階を示す図であ
る。
【図２】 図１で示した段階の後の段階を示す断面図で
ある。
【図３】 図２で示した段階の後の段階を示す断面図で
ある。
【図４】 本発明の第１実施形態による浅いトレンチ素
子分離の形成方法を示す断面図であって、第一の段階を
示す図である。
【図５】 図４で示した段階の後の段階を示す断面図で
ある。
【図６】 図５で示した段階の後の段階を示す断面図で
ある。
【図７】 図６で示した段階の後の段階を示す断面図で
ある。
【図８】 図７で示した段階の後の段階を示す断面図で
ある。
【図９】 図８で示した段階の後の段階を示す断面図で
ある。
【図１０】 キャッピング酸化膜層を構成する物質に従
うトランジスタのスタンドバイのとき漏れ電流の特性を
比較して示したグラフである。
【図１１】 本発明の第２実施形態による浅いトレンチ
素子分離の形成方法を示す断面図であって、第一の段階
を示す図である。
【図１２】 図１１で示した段階の後の段階を示す断面
図である。
【図１３】 図１２で示した段階の後の段階を示す断面
図である。
【符号の説明】
１００ 基板 １０２ パッド酸化膜層 １０４ シリコン窒化膜層 １０６ 高温酸化膜層 １０８ トレンチ １１０ 高密度プラズマ酸化膜層 １１２ キャッピング酸化膜層

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上部にアクティブマスク層
    を形成するステップと、 このアクティブマスク層及びこの半導体基板をエッチン
    グして多数のトレンチを形成するステップと、 このアクティブマスク層の上部及びこのトレンチの内部
    に、このトレンチの深さより大きく、このトレンチの深
    さにこのアクティブマスク層の厚さを加えた値より小さ
    い厚さで高密度プラズマ酸化膜層を蒸着するステップ
    と、 この高密度プラズマ酸化膜層の上部にテトラエチルオソ
    シリケートをソースにしてプラズマ方式にてキャッピン
    グ酸化膜層を蒸着するステップと、 このアクティブマスク層の表面が露出するときまで、こ
    のキャッピング酸化膜層及びこの高密度プラズマ酸化膜
    層を研磨するステップと、を備えることを特徴とする半
    導体装置の浅いトレンチ素子分離形成方法。
  2. 【請求項２】 この半導体基板の上部にアクティブマス
    ク層を形成するステップと、 この半導体基板の上部にパッド酸化膜層を形成するステ
    ップと、 このパッド酸化膜層の上部にシリコン窒化膜層を蒸着す
    るステップと、 このシリコン窒化膜層の上部に酸化膜層を蒸着するステ
    ップと、を含む請求項１に記載の半導体装置の浅いトレ
    ンチ素子分離形成方法。
  3. 【請求項３】 このキャッピング酸化膜層は、１０００
    〜５０００Åの厚さで蒸着する請求項１に記載の半導体
    装置の浅いトレンチ素子分離形成方法。
  4. 【請求項４】 半導体基板の上部にアクティブマスク層
    を形成するステップと、 このアクティブマスク層及びこの半導体基板をエッチン
    グしてこの半導体基板の２つのトレンチ間には、少なく
    とも１つの広い第１アクティブマスク領域があり、他の
    ２つのトレンチ間には、少なくとも１つの狭い第２アク
    ティブマスク領域があるように多数のトレンチを形成す
    るステップと、 このアクティブマスク層の上部及びこのトレンチの内部
    に、このトレンチを充填しつつ、この広い第１アクティ
    ブマスク領域の上部では厚く蒸着し、この狭い第２アク
    ティブマスク領域の上部では薄く蒸着する高密度プラズ
    マ酸化膜層を蒸着するステップと、 この高密度プラズマ酸化膜層の上部にテトラエチルオソ
    シリケートをソースにしてプラズマ方式にてキャッピン
    グ酸化膜層を蒸着するステップと、 この広い第１アクティブマスク領域のこのキャッピング
    酸化膜層及びこの高密度プラズマ酸化膜層の一部分をエ
    ッチバックするステップと、 このアクティブマスク層の表面が露出するときまで、こ
    のキャッピング酸化膜層及びこの高密度プラズマ酸化膜
    層を研磨するステップと、を備えることを特徴とする半
    導体装置の浅いトレンチ素子分離形成方法。
  5. 【請求項５】 この半導体基板の上部にアクティブマス
    ク層を形成するステップと、 この半導体基板の上部にパッド酸化膜層を形成するステ
    ップと、 このパッド酸化膜層の上部にシリコン窒化膜層を蒸着す
    るステップと、 このシリコン窒化膜層の上部に酸化膜層を蒸着するステ
    ップと、を含む請求項４に記載の半導体装置の浅いトレ
    ンチ素子分離形成方法。
  6. 【請求項６】 この高密度プラズマ酸化膜層は、このト
    レンチの深さより大きく、このトレンチの深さにこのア
    クティブマスク層の厚さを加えた値より小さい厚さで蒸
    着する請求項４に記載の半導体装置の浅いトレンチ素子
    分離形成方法。
  7. 【請求項７】 この広い第１アクティブマスク領域のこ
    のキャッピング酸化膜層及びこの高密度プラズマ酸化膜
    層の一部分をエッチバックするステップは、この広い第
    １アクティブマスク領域をオープンさせるためのフォト
    リソグラフィ工程を含む請求項４に記載の半導体装置の
    浅いトレンチ素子分離形成方法。
  8. 【請求項８】 このキャッピング酸化膜層は、１０００
    〜５０００Åの厚さで蒸着する請求項４に記載の半導体
    装置の浅いトレンチ素子分離形成方法。
  9. 【請求項９】 半導体基板の上部にアクティブマスク層
    を形成するステップと、 このアクティブマスク層及びこの半導体基板をエッチン
    グして多数のトレンチを形成するステップと、 このアクティブマスク層の上部及びこのトレンチの内部
    に、このトレンチの深さの一部分のみ充填するように、
    高密度プラズマ酸化膜層を蒸着してこのトレンチのアス
    ペクト比を減少させるステップと、 この高密度プラズマ酸化膜層の上部にこのトレンチを充
    填するようにオゾン-TEOS USG層を蒸着するステップ
    と、 このオゾン-TEOS USG層の上部にテトラエチルオソシリ
    ケートをソースにしてプラズマ方式にてキャッピング酸
    化膜層を蒸着するステップと、 このアクティブマスク層の表面が露出するときまで、こ
    のキャッピング酸化膜層、このオゾン-TEOS USG層及び
    この高密度プラズマ酸化膜層を研磨するステップと、を
    備えることを特徴とする半導体装置の浅いトレンチ素子
    分離形成方法。
  10. 【請求項１０】 この半導体基板の上部にアクティブマ
    スク層を形成するステップと、 この半導体基板の上部にパッド酸化膜層を形成するステ
    ップと、 このパッド酸化膜層の上部にシリコン窒化膜層を蒸着す
    るステップと、 このシリコン窒化膜層の上部に酸化膜層を蒸着するステ
    ップと、を含む請求項９に記載の半導体装置の浅いトレ
    ンチ素子分離形成方法。
  11. 【請求項１１】 この高密度プラズマ酸化膜層は、この
    トレンチ深さの３/４以下の厚さで蒸着する請求項９に
    記載の半導体装置の浅いトレンチ素子分離形成方法。
  12. 【請求項１２】 このキャッピング酸化膜層は、１００
    ０〜５０００Åの厚さで蒸着する請求項９に記載の半導
    体装置の浅いトレンチ素子分離形成方法。
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