DE10011642C2 - Verfahren zur Erzeugung einer Flachgrabenisolation eines Halbleiterbauteils - Google Patents
Verfahren zur Erzeugung einer Flachgrabenisolation eines HalbleiterbauteilsInfo
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Abstract
Ein Verfahren zur Herstellung der STI (Flachgrabenisolation) eines Halbleiterbauteils umfaßt die Schritte: Bilden einer aktiven Maskenschicht auf dem Halbleitersubstrat, Ätzen der aktiven Maskenschicht und des Halbleitersubstrats, um mehrere Gräben herzustellen, Abscheiden einer Oxidschicht mittels HDP-CVD (hochdichte plasma-chemische Dampfabscheidung) über der aktiven Maskenschicht, um die Gräben bis zu einer Dicke zu füllen, die größer als die Tiefe der Gräben und kleiner als die Summe der Tiefe und der Dicke der aktiven Maskenschicht ist, Abscheiden einer Deckoxidschicht über der HDP-CVD-Oxidschicht mittels einer Plasmaquelle aus TEOS (Tetraethylorthosilikat) und Polieren der Deckoxidschicht und der HDP-CVD-Oxidschicht, um die aktive Maskenschicht freizulegen.
Description
Die vorliegende Erfindung betrifft Verfahren zur Herstellung einer Flachgrabenisolation
eines Halbleiterbauteils zur Verringerung des Leckstroms der Transistoren und zur Er
reichung einer gewünschten Lückenauffüllung in der Halbleiterherstellung.
Bei der Ausbildung einer Halbleiterschaltung auf einem Halbleitersubstrat sind elektri
sche Isolierstrukturen erforderlich, um einzelne Bauteile wie Transistoren, Dioden, Wi
derstände etc. elektrisch zu isolieren. Das Verfahren zur Ausbildung der Isolations
strukturen wird dabei zu Beginn der Herstellung aller Halbleiterbauteile durchgeführt,
wodurch entscheidend die Größen der aktiven Gebiete und die Prozeßgrenze des sich
anschließenden Prozesses beeinflußt werden.
Eines von mehreren verschiedenen Verfahren zum Erhalten der Isolationsstrukturen ist
das Verfahren zum Anwenden der LOCOS (LOKale Oxidation von Silizium), die im all
gemeinen verwendet wird zum Erhalten der Bauteilgeometrie in der Größenordnung
unter einem halben Mikrometer, wobei dieses Verfahren die Schritte umfaßt: aufeinan
derfolgendes Abscheiden einer Kontaktoxidschicht und einer Nitridschicht auf einem
Siliziumsubstrat, Strukturieren der Nitridschicht und selektives Oxidieren des Silizium
substrats, um die Feldoxidschichten zu bilden. Eine derartige LOCOS-Isolation weist
inhärent den großen, als "Vogelschnabeleffekt" bezeichneten Nachteil auf, wobei das
oxidierte Material seitlich an den Rändern des Siliziumnitrids während der Bildung der
Isolation diffundiert. Unter den Nitridrändern bildet sich Oxid und hebt die Nitridränder.
Diese seitliche Erweiterung des Feldoxids in die aktiven Bauteilgebiete verursacht die
Verkürzung der Kanallänge, die als "enger Kanaleffekt" bezeichnet wird, so daß die
Schwellwertspannung angehoben wird, um damit die elektrischen Eigenschaften der
Transistoren zu verschlechtern. Ferner wird, wenn die Kanallänge unter 0,3 µm verringert
wird, der "Durchschlageffekt" erzeugt, wobei die Feldoxidschichten sich in stumpfer
Weise an beide Seiten der aktiven Gebiete anschließen, so daß die aktiven Gebiete
nicht ausreichend gesichert sind.
Folglich wurde die STI für ein Halbleiterbauelement, das nach den Entwurfsregeln für
weniger als 0,25 µm herzustellen ist, als Ersatz für die herkömmliche LOCOS betrach
tet. Die Erzeugung der STI umfasst die Schritte: Ätzen von Gräben mit einer vorge
schriebenen Tiefe auf einem Siliziumsubstrat, Abscheiden einer isolierenden Schicht
über dem Substrat mit den Gräben und Durchführen eines Zurückätzens oder eines
chemisch mechanischen Polierens (CMP) der isolierenden Schicht, um schließlich die
mit der isolierenden Schicht gefüllten Gräben zu erhalten. Mit Bezug zu den Fig. 1 bis 3
wird das Herstellen der STI genauer erläutert; eine Kontaktoxidschicht 11, eine Silizium
nitridschicht 12 und eine Hochtemperaturoxidschicht (nicht gezeigt) werden nacheinan
der über einem Halbleitersubstrat 10 abgeschieden. Anschließend werden diese teilwei
se über den Gebieten für die Ausbildung der Gräben auf dem Substrat durch photolitho
graphisches Ätzen entfernt, um eine Maskenschicht, die aus der Hochtemperaturoxid
schicht, der Siliziumnitridschicht 12 und der Kontaktoxidschicht 11 besteht, über den
aktiven Gebieten zu bilden. Die Maske wird verwendet, um das Substrat 10 zur Bildung
der Gräben 14 mit einer vorgeschriebenen Tiefe zu ätzen. Während des Ätzens wird
auch die Hochtemperaturoxidschicht entfernt.
Anschließend wird eine Ozon-TEOS USG-Schicht 16 über der Siliziumnitridschicht 12
mit einer Dicke abgelagert, die ausreicht, die Gräben 14 aufzufüllen, wie dies in Fig. 2
gezeigt ist. Um die Oberflächenspannung der Oxidschicht, die die Gräben 14 füllt, und
um diese dicht abzudecken, wird eine Deckoxidschicht 20 über der Ozon-TEOS USG-
Schicht 16 unter Verwendung plasmaverstärkter chemischer Dampfabscheidung (PE-
CVD) abgelagert, wie dies in Fig. 3 gezeigt ist. Nach einem teilweisen Rückätzen der
Deckoxidschicht 20 und der Ozon-TEOS USG-Schicht 16 zur Verringerung der Oberflä
chenniveauunterschiede des Substrats wird zum Entfernen der Deckoxidschicht 20 und
der Ozon-TEOS USG-Schicht 16 ein CMP-Schritt durchgeführt, um damit die Siliziumni
tridschicht 12 freizulegen, wodurch erreicht wird, daß die STI-Gebiete mit der eingeeb
neten Ozon-TEOS USG-Schicht 16 gefüllt sind. Dieses Verfahren weist allerdings den
Nachteil auf, daß das Aspektverhältnis der Gräben vergrößert wird, so daß diese nicht
vollständig mit der Ozon-TEOS USG-Schicht gefüllt sind, wobei intern Hohlräume gebildet
werden. Zudem ist die Ozon-TEOS USG-Schicht gegenüber dem thermisch ge
wachsenen Oxid von Nachteil.
Das Dokument US 5494854 beschreibt die Ablagerung einer HDP Silizium-Dioxid-
Schicht über Leiterbahnen, um das Seitenverhältnis der Leiterbahnen einzuebnen.
Weiterhin wird die Ablagerung und das Polieren einer PETEOS Schicht auf der HDP
Silizium-Dioxid-Schicht beschrieben.
Das Dokument US 5728621 zeigt ein Verfahren, bei dem eine Silizium Oxidschicht und
eine Silizium-Nitrid auf einem Halbleitersubstrat aufgebracht und mittels üblicher Photo
lithographie und Ätzens teilweise geätzt werden, um flache Gräben auszubilden. Hier
über wird eine HDP-Oxidschicht abgeschieden, um die Gräben auszufüllen. Anschlie
ßend wird eine SOG (spin-on-glass)-Schicht abgeschieden und zusammen mit der
HDP-Oxidschicht poliert, um eine eingeebnete, flache Grabenisolierung zu erhalten.
Dokument US 5880007 zeigt ein Verfahren zum Einebnen einer nicht-konform abge
schiedenen HPD-CVD Schicht.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen der STI
eines Halbleiterbauelements zur Reduzierung des Leckstroms von Transistoren bereit
zustellen.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung
der STI eines Halbleiterbauteils bereitzustellen, um eine gewünschte Lückenfüllung
durch Verringerung des Aspektverhältnisses der Gräben zu erreichen.
Gemäß einem Gesichtspunkt der vorliegenden Erfindung umfaßt ein Verfahren zum
Herstellen der STI (Flachgrabenisolation) eines Halbleiterbauteils die Schritte: Ausbilden
einer Maskenschicht auf einem Halbleitersubstrat, Ätzen der Maskenschicht und des
Halbleitersubstrats, um mehrere Gräben herzustellen, Abscheiden einer Oxidschicht
durch HDP-CVD (hochdichte plasma-chemische Dampfabscheidung) über der Masken
schicht, um die Gräben bis zu einer Dicke aufzufüllen, die größer als die Tiefe der Gräben
und geringer als die Summe der Tiefe und der Dicke der Maskenschicht ist, Ab
scheiden einer Deckoxidschicht über der HDP-CVD-Oxidschicht mittels einer Plas
maquelle aus TEOS (Tetraethylorthosilikat) und Polieren der Deckoxidschicht und der
HDP-CVD-Oxidschicht, um die Maskenschicht freizulegen.
Vorzugsweise umfaßt der Schritt zum Bilden der Maskenschicht weiterhin die Schritte:
Bilden einer Kontaktoxidschicht über dem Halbleitersubstrat, Abscheiden einer Silizium
nitridschicht über der Kontaktoxidschicht und Ablagern einer weiteren Oxidschicht über
der Siliziumnitridschicht. Die Deckoxidschicht wird mit einer Dicke von 100-500 nm ab
geschieden.
Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung umfaßt ein Verfahren
zur Herstellung der STI eines Halbleiterbauteils die Schritte: Bilden einer Maskenschicht
auf einem Halbleitersubstrat, Ätzen der Maskenschicht und des Halbleitersubstrats zur
Herstellung vieler Gräben, um ein erstes weites Maskengebiet zwischen zwei der Grä
ben und ein zweites enges Maskengebiet zwischen anderen zwei der Gräben zu bilden,
Abscheiden einer Oxidschicht durch HDP-CVD über der Maskenschicht, um die Gräben
zu füllen, wobei die Dicke der HDP-CVD-Oxidschicht auf dem ersten weiten Maskenge
biet größer als die Dicke auf dem zweiten engen Maskengebiet ist, Abscheiden einer
Deckoxidschicht über der HDP-CVD-Oxidschicht mittels einer Plasmaquelle aus TEOS,
teilweises Zurückätzen der Deckoxidschicht und der HDP-CVD-Oxidschicht auf dem
ersten weiten Maskengebiet, und Polieren der Deckoxidschicht und der HDP-CVD-
Oxidschicht, um die Maskenschicht freizulegen.
Vorzugsweise umfaßt der Schritt des teilweisen Zurückätzens der Deckoxidschicht und
der HDP-CVD-Oxidschicht weiterhin einen Photolithographieschritt, um das erste weite
Maskengebiet zu öffnen. Die HDP-CVD-Oxidschicht wird über der Maskenschicht abge
schieden, um die Gräben bis zu einer Dicke aufzufüllen, die größer ist als die Tiefe der
Gräben und kleiner als die Summe der Tiefe und die Dicke der Maskenschicht.
Gemäß eines noch weiteren Gesichtspunkts der vorliegenden Erfindung umfaßt ein
Verfahren zur Herstellung der STI eines Halbleiterbauteils die Schritte: Bilden einer
Maskenschicht auf einem Halbleitersubstrat, Ätzen der Maskenschicht und des Halblei
tersubstrats, um mehrere Gräben herzustellen, Abscheiden einer Oxidschicht durch
HDP-CVD über der Maskenschicht, um die Gräben zur Reduzierung des Aspektverhält
nisses der Gräben teilweise zu füllen, Ablagern einer Ozon-TEOS USG-Schicht über der
HDP-CVD-Oxidschicht, um die Gräben zu füllen, Ablagern einer Deckoxidschicht über
der Ozon-TEOS USG-Schicht mittels einer Plasmaquelle aus TEOS, und Polieren der
Deckoxidschicht, Ozon-TEOS USG-Schicht und HDP-CVD-Oxidschicht, um die Mas
kenschicht freizulegen.
Somit resultiert die Ablagerung der Deckoxidschicht des PE-TEOS nach dem Auffüllen
der Gräben mit der HDP-CVD-Oxidschicht in einer Verbesserung des Leckstromes und
Ladungserneuerungs- bzw. Ladungsauffrischungseigenschaften der Transistoren. Fer
ner wird die Ozon-TEOS USG-Schicht abgeschieden, um die zuvor teilweise mit der
HDP-CVD-Oxidschicht zur Verringerung des Aspektverhältnisses teilweise gefüllten
Gräben ohne Hohlräume auszufüllen.
Im folgenden wird die vorliegende Erfindung mit Bezug zu den begleitenden Zeichnun
gen beispielhaft beschrieben.
Fig. 1 bis 3 zeigen im Querschnitt ein Halbleitersubstrat zur Erläuterung des her
kömmlichen Verfahrens zur Herstellung der STI;
Fig. 4 bis 9 erläutern in einer Querschnittsansicht eines Halbleitersubstrats ein
Verfahren zur Herstellung der STI gemäß einer Ausführungsform der
vorliegenden Erfindung;
Fig. 10 erläutert graphisch die Leckstromeigenschaften von Transistoren im
inaktiven Zustand, die sich gemäß den die Deckoxidschicht bildenden
Materialien unterscheiden; und
Fig. 11 bis 13 erläutern in einer Querschnittsansicht eines Halbleitersubstrats ein
Verfahren zum Herstellen der STI gemäß einer weiteren Ausführungs
form der vorliegenden Erfindung.
In Fig. 4 wird zur Ausbildung einer Maskenschicht ein Halbleitersubstrat 100 zunächst
einem thermischen Oxidationsprozeß unterzogen, um eine Kontaktoxidschicht 102 mit
einer Dicke von ungefähr 11-20 nm abzuscheiden. Anschließend wird über der Kontak
toxidschicht 102 eine Siliziumnitridschicht 104 mit einer Dicke von ungefähr 150-200 nm
mittels LPCVD (Niederdruck-chemische Dampfabscheidung) abgeschieden. Die Silizi
umnitridschicht 104 dient als Polierstopp im anschließenden CMP.
Über der Siliziumnitridschicht 104 wird eine Hochtemperaturoxidschicht 106 bis zu einer
Dicke von ungefähr 150-200 nm mittels CVD abgeschieden. Zur Entfernung des Teils
der Hochtemperaturoxidschicht 106, der Siliziumnitridschicht 104 und der Kontaktoxid
schicht 102 in den Feldgebieten und zur Formung der Gräben wird ein photolithographi
sches Ätzen durchgeführt, so daß die verbleibenden aktiven Gebiete von der Masken
schicht bedeckt sind, die aus der Hochtemperaturoxidschicht 106, der Siliziumnitrid
schicht 104 und der Kontaktoxidschicht 102 besteht.
Gemäß Fig. 5 wird das Halbleitersubstrat 100 einem reaktiven Ionenätzen unter Ver
wendung der Maskenschicht als Ätzmaske unterzogen, um eine Vielzahl von Gräben
108 mit einer Dicke von ungefähr 250-500 nm zu bilden. Hierbei wird die Hochtempera
turoxidschicht 106 der Maskenschicht ebenfalls entfernt.
Mit Bezug zu Fig. 6 wird das Verfahren zur Ausbildung einer HDP-CVD-Oxidschicht 110
beschrieben; zunächst wird der thermische Oxidationsprozeß ausgeführt, um eine ther
mische Oxidschicht (nicht gezeigt) an den Seitenwänden der Gräben mit einer Dicke
von mehr als ungefähr 7 nm aufzuwachsen, um die Beschädigungen am Silizium, die
durch den Aufprall der Hochenergieionen während des Ätzens der Gräben verursacht
werden, zu kompensieren. Anschließend wird eine Siliziumnitridschicht (nicht gezeigt)
durch LPCVD über dem Substrat 100 mit einer Dicke von mehr als ungefähr 4,5 nm ab
geschieden, so daß die anschließende lückenfüllende temperaturbehandelte Oxid
schicht kein leckstromerzeugendes Diffundieren von Verunreinigungen in das Substrat
100 bewirkt. Ferner wird die Siliziumnitridschicht mit einer Oxidschicht (nicht gezeigt)
mittels LPCVD mit einer Dicke von mehr als ungefähr 10 nm bedeckt, um bei der Ablagerung
der anschließenden HDP-CVD-Oxidschicht eine Beschädigung des Siliziumni
trids zu vermeiden.
Schließlich wird die HDP-CVD-Oxidschicht 110 über dem Substrat mittels der Plas
maquelle aus SiH4-, O2- und Ar-Gasen vorzugsweise mit einer Dicke größer als die Tiefe
des Grabens 108 und kleiner als die Summe der Tiefe und die Dicke des Siliziumnitrids
104 abgelagert. Die HDP-CVD-Oxidschicht 110 ist stabiler als die Ozon-TEOS USG-
Schicht, die herkömmlich für die Lückenfüllen verwendet wird, und ist insbesondere
stärker verdichtet durch die durch das SiH4 und O2 erzeugten Hochenergieionen. Ferner
besitzt die HDP-CVD-Oxidschicht 110 ein Profil, das unter einem 45° Winkel aufgrund
der gleichzeitigen Sputterung von SiO2 geneigt ist und an den Ecken auftritt. Da die
Sputter-Rate in den engen Gebieten größer als in den weiten Gebieten ist, ist die Dicke
der HDP-CVD-Oxidschicht 110 an den weiten Gebieten größer als an den engen Ge
bieten, wie etwa in Speicherzellengebieten, wie dies in der Zeichnung dargestellt ist.
Dies erzeugt die Niveauunterschiede oder Stufen zwischen den engen Maskengebieten
und den weiten Maskengebieten entsprechend zur Tiefe der Gräben 108.
Gemäß Fig. 7 wird eine Deckoxidschicht 113 über der HDP-CVD-Oxidschicht 110 mit
tels einer Plasmaquelle aus TEOS (Si(OC2H2)4) mit einer Dicke von ungefähr 1000-
500 nm abgeschieden, um die Verspannung an der Grenzschicht der unteren Schicht zu
verringern und diese unterbrechungsfrei abzudecken. Dies trägt entscheidend zu einer
Verbesserung der Eigenschaften des Leckstroms Idoff des Transistors im nichtaktiven
Zustand bei im Vergleich zur Deckoxidschicht, die mittels PE-SiH4 oder TEOS USG er
halten wird, wie dies in Fig. 10 gezeigt ist, worin die Idoff-Eigenschaften der Deckoxid
schichten verglichen sind, die jeweils durch PE-TEOS auf der die Gräben füllenden
HDP-CVD-Oxidschicht, durch PE-TEOS auf der die Gräben füllenden Ozon-TEOS
USG-Schicht, und durch PE-SiH4 auf der die Gräben füllenden HDP-CVD-Oxidschicht
erhalten werden und jeweils mit "", "O", "##" bezeichnet sind. Unter diesen Schichten
zeigt die PE-TEOS-Deckoxidschicht, die auf der die Gräben füllenden HDP-CVD-
Oxidschicht abgelagert ist, die besten Idoff-Eigenschaften des Transistors bei ungefähr
1,0 × 10-10 [A], während die PE-SiH4-Deckoxidschicht die schlechtesten Idoff-
Eigenschaften des Transistors bei ungefähr 1,0 × 10-2 [A] zeigt.
Obwohl die PE-TEOS-Deckoxidschicht, die auf der die Gräben füllenden Ozon-TEOS
USG-Schicht abgeschieden ist, relativ gute Idoff-Eigenschaften des Transistors bei un
gefähr 1,0 × 10-9 [A] zeigt, vergrößert sie das Aspektverhältnis des Grabens, wodurch
sich zeigt, daß die Lückenfüllung ohne Hohlräume durch die Ozon-TEOS USG-Schicht
alleine nicht erreicht werden kann. Daher ist die erfindungsgemäße PE-TEOS-
Deckoxidschicht, die auf der die Gräben füllenden HDP-CVD-Oxidschicht abgelagert ist,
höchst vorteilhaft für die Idoff-Eigenschaften des Transistors, wodurch der Leckstrom ver
ringert und die Ladungserneuerungseigenschaften des DRAMs verbessert werden.
Mit Bezug zu Fig. 8 wird der Schritt des teilweisen Zurückätzens der Deckoxidschicht
112 und der HDP-CVD-Oxidschicht 110 auf den weiten Maskengebieten beschrieben;
das Substrat wird in einer Atmosphäre aus inerten Gasen bei einer hohen Temperatur
von ungefähr 800-1050°C wärmebehandelt, so daß die Deckoxidschicht 112 und die
HDP-CVD-Oxidschicht 110 verdichtet werden, um die Naßätzrate zu verringern und ein
gleichmäßiges Ätzen zu erreichen. Nach Öffnen der weiten Maskengebiete mittels
Photolithographie werden die Deckoxidschicht 112 und die HDP-CVD-Oxidschicht 110
teilweise durch zeitgesteuertes Ätzen zurückgeätzt, um die Stufen zwischen den weiten
Maskengebieten und den engen Maskengebieten zu verringern.
Anschließend werden die Deckoxidschicht 112 und HDP-CVD-Oxidschicht 110, die auf
den Maskengebieten verblieben sind, mittels CMP poliert, um die Siliziumnitridschicht
104 freizulegen, wodurch erreicht wird, daß die STI-Gebiete mit der eingeebneten HDP-
CVD-Oxidschicht 110 gefüllt sind, wie dies in Fig. 9 gezeigt ist. Schließlich werden die
Siliziumnitridschicht 104 und die Kontaktoxidschicht 102 nacheinander entfernt, um
Halbleiterelemente auf dem Substrat 100 zwischen den STI-Gebieten herzustellen.
Mit Bezug zu den Fig. 11 bis 13 wird eine weitere Ausführungsform des erfindungsge
mäßen Verfahrens zur Herstellung der STI beschrieben; mittels einer Maskenschicht,
die in ähnlicher Weise aus einer Kontaktoxidschicht 202 und einer Siliziumnitridschicht
204 gebildet ist, wird ein Halbleitersubstrat 200 geätzt, um eine Vielzahl an Gräben 208
zu bilden. Über der Maskenschicht wird eine HDP-CVD-Oxidschicht 210 abgeschieden,
wodurch die Gräben 208 teilweise gefüllt werden. Vorzugsweise wird die HDP-CVD-
Oxidschicht 210 bis zu einer Dicke von weniger als drei Viertel der Tiefe des Grabens
208 abgeschieden. Da die HDP-CVD-Oxidschicht 210 in Kombination mit Sputter-Ätzen
abgeschieden wird, sind die Seitenwände des Grabens, wenn vorgesehen ist, daß der
Graben 208 teilweise gefüllt wird, kaum von der Ablagerung bedeckt, wohl aber der un
tere Bereich des Grabens. Folglich wird dadurch das Aspektverhältnis des Grabens 208
sowie der Dickenunterschied der HDP-CVD-Oxidschicht 210 zwischen den weiten Mas
kengebieten und den engen Maskengebieten verringert.
Gemäß Fig. 12 wird nach erfolgtem NH3-Plasmaprozeß des Substrats eine Ozon-TEOS
USG-Schicht 212 über der HDP-CVD-Oxidschicht 210 mit einer Dicke abgeschieden,
die ausreicht, die Gräben 208 zu füllen. Der NH3-Prozeß dient zur Eliminierung einer
Abhängigkeit der Ozon-TEOS USG-Schicht 212 von der unteren Schicht. Vorzugsweise
wird die Ozon-TEOS USG-Schicht 212 mit einer Dicke abgeschieden, die sich auf die
Summe der Tiefe des Grabens und die Dicke der Siliziumnitridschicht 204 beläuft. Ob
wohl die als Lückenfüllung verwendete Ozon-TEOS USG-Schicht 212 dazu neigt, Hohl
räume im Zentrum des Grabens mit anwachsendem Aspektverhältnis des Grabens zu
erzeugen, wird im erfindungsgemäßen Verfahren die HDP-CVD-Oxidschicht 210 ver
wendet, um das Aspektverhältnis des Grabens 208 vor dem Füllen des Grabens mit der
Ozon-TEOS USG-Schicht 212 zu verringern, um somit die Hohlräume im Zentrum des
Grabens 208 zu vermeiden. Anschließend wird über der Ozon-TEOS USG-Schicht 212
eine Deckoxidschicht 214 mit einer Dicke von ungefähr 100-500 nm mittels der Plas
maquelle aus TEOS abgeschieden. Die PE-TEOS-Deckoxidschicht 214 verhindert bzw.
reduziert die Grenzflächenspannung der Ozon-TEOS USG-Schicht 212, wodurch die
Idoff-Eigenschaften des Transistors verbessert werden.
Wie in Fig. 13 gezeigt ist, werden die Deckoxidschicht 214, die Ozon-TEOS USG-
Schicht 212 und die HDP-CVD-Oxidschicht 210, die auf den Maskengebieten verblieben
sind, mittels CMP entfernt, um die Siliziumnitridschicht 204 freizulegen, wodurch erreicht
wird, daß die STI-Gebiete mit der eingeebneten Ozon-TEOS USG-Schicht 212 und der
HDP-CVD-Oxidschicht 210 gefüllt sind. Schließlich werden die Siliziumnitridschicht 204
und die Kontaktoxidschicht 202 nacheinander entfernt, um Halbleiterelemente zwischen
den STI-Gebieten auf dem Substrat 200 herzustellen. In der vorliegenden Ausfüh
rungsform kann die nachfolgende Ablagerung der Ozon-TEOS USG-Schicht die Gräben
ohne Hohlraumbildung füllen, da die HDP-CVD-Oxidschicht abgeschieden wird, um teil
weise die Gräben zur Reduzierung des Aspektverhältnisses der Gräben zu füllen. Wei
terhin reduziert die teilweise Ablagerung der HDP-CVD-Oxidschicht die Stufen zwischen
den weiten Maskengebieten und den schmalen Maskengebieten, und ein zusätzlicher
Photolithographieschritt zur Ätzung der Oxidschichten der weiten Maskengebieten ist
nicht erforderlich, wodurch sich der Herstellungsprozeß vereinfacht.
Somit dient die Ablagerung der PE-TEOS-Deckoxidschicht nach dem Auffüllen des Gra
bens mit der HDP-CVD-Oxidschicht dazu, die Idoff-Eigenschaften des Transistors und
damit die Ladungserneuerungseigenschaften des DRAMs zu verbessern.
Claims (11)
1. Verfahren zur Herstellung einer Flachgrabenisolation eines Halbleiterbauteils mit den
Schritten:
Bilden einer Maskenschicht (102, 104, 106) auf einem Halbleitersubstrat (100);
Ätzen der Maskenschicht (102, 104, 106) und des Halbleitersubstrats (100) zur Er zeugung einer Vielzahl von Gräben (108);
Ablagern einer HDP-CVD-Oxidschicht (110) über der Maskenschicht (102, 104, 106), um die Gräben (108) bis zu einer Dicke aufzufüllen, die größer als die Tiefe der Gräben (108) und kleiner als die Summe der Tiefe und die Dicke der Maskenschicht (102, 104, 106) ist;
Abscheiden einer Deckoxidschicht über der HDP-CVD-Oxidschicht (110) mittels ei ner Plasmaquelle aus TEOS; und
Polieren der Deckoxidschicht (112) und der HDP-CVD-Oxidschicht (110), um die Maskenschicht (102, 104, 106) freizulegen.
Bilden einer Maskenschicht (102, 104, 106) auf einem Halbleitersubstrat (100);
Ätzen der Maskenschicht (102, 104, 106) und des Halbleitersubstrats (100) zur Er zeugung einer Vielzahl von Gräben (108);
Ablagern einer HDP-CVD-Oxidschicht (110) über der Maskenschicht (102, 104, 106), um die Gräben (108) bis zu einer Dicke aufzufüllen, die größer als die Tiefe der Gräben (108) und kleiner als die Summe der Tiefe und die Dicke der Maskenschicht (102, 104, 106) ist;
Abscheiden einer Deckoxidschicht über der HDP-CVD-Oxidschicht (110) mittels ei ner Plasmaquelle aus TEOS; und
Polieren der Deckoxidschicht (112) und der HDP-CVD-Oxidschicht (110), um die Maskenschicht (102, 104, 106) freizulegen.
2. Das Verfahren nach Anspruch 1, wobei der Schritt zur Bildung der Maskenschicht
(102, 104, 106) die Schritte umfasst:
Bilden einer Kontaktoxidschicht (102) über dem Halbleitersubstrat (100);
Abscheiden einer Siliziumnitridschicht (104) über der Kontaktoxidschicht (102); und
Abscheiden einer weiteren Oxidschicht (106) über der Siliziumnitridschicht (104).
Bilden einer Kontaktoxidschicht (102) über dem Halbleitersubstrat (100);
Abscheiden einer Siliziumnitridschicht (104) über der Kontaktoxidschicht (102); und
Abscheiden einer weiteren Oxidschicht (106) über der Siliziumnitridschicht (104).
3. Das Verfahren nach Anspruch 1, wobei die Deckoxidschicht (112) mit einer Dicke
von 100-500 nm abgeschieden wird.
4. Verfahren zur Herstellung einer Flachgrabenisolation eines Halbleiterbauteils mit den
Schritten:
Bilden einer Maskenschicht (102, 104, 106) auf einem Halbleitersubstrat (100);
Ätzen der Maskenschicht (102, 104, 106) und des Halbleitersubstrats, um eine Viel zahl von Gräben (108) herzustellen, um ein erstes weites Maskengebiet zwischen zwei der Gräben und ein zweites schmales Maskengebiet zwischen zwei anderen der Gräben zu bilden;
Abscheiden einer HDP-CVD-Oxidschicht über der Maskenschicht (102, 104, 106), um die Gräben (108) zu füllen, wobei die Dicke der HDP-CVD-Oxidschicht (110) auf dem ersten weiten Maskengebiet größer ist als die Dicke auf dem zweiten schmalen Maskengebiet;
Abscheiden einer Deckoxidschicht (112) über der HDP-CVD-Oxidschicht (110) mit tels einer Plasmaquelle aus TEOS;
teilweises Zurückätzen der Deckoxidschicht (112) und der HDP-CVD-Oxidschicht (110) auf dem ersten weiten Maskengebiet; und
Polieren der Deckoxidschicht (112) und der HDP-CVD-Oxidschicht (110), um die Maskenschicht (102, 104, 106) freizulegen.
Bilden einer Maskenschicht (102, 104, 106) auf einem Halbleitersubstrat (100);
Ätzen der Maskenschicht (102, 104, 106) und des Halbleitersubstrats, um eine Viel zahl von Gräben (108) herzustellen, um ein erstes weites Maskengebiet zwischen zwei der Gräben und ein zweites schmales Maskengebiet zwischen zwei anderen der Gräben zu bilden;
Abscheiden einer HDP-CVD-Oxidschicht über der Maskenschicht (102, 104, 106), um die Gräben (108) zu füllen, wobei die Dicke der HDP-CVD-Oxidschicht (110) auf dem ersten weiten Maskengebiet größer ist als die Dicke auf dem zweiten schmalen Maskengebiet;
Abscheiden einer Deckoxidschicht (112) über der HDP-CVD-Oxidschicht (110) mit tels einer Plasmaquelle aus TEOS;
teilweises Zurückätzen der Deckoxidschicht (112) und der HDP-CVD-Oxidschicht (110) auf dem ersten weiten Maskengebiet; und
Polieren der Deckoxidschicht (112) und der HDP-CVD-Oxidschicht (110), um die Maskenschicht (102, 104, 106) freizulegen.
5. Das Verfahren nach Anspruch 4, wobei der Schritt zur Bildung der Maskenschicht
die Schritte umfasst:
Bilden einer Kontaktoxidschicht (102) über dem Halbleitersubstrat (100);
Abscheiden einer Siliziumnitridschicht (104) über der Kontaktoxidschicht (102); und
Abscheiden einer weiteren Oxidschicht (106) über der Siliziumnitridschicht (104).
Bilden einer Kontaktoxidschicht (102) über dem Halbleitersubstrat (100);
Abscheiden einer Siliziumnitridschicht (104) über der Kontaktoxidschicht (102); und
Abscheiden einer weiteren Oxidschicht (106) über der Siliziumnitridschicht (104).
6. Das Verfahren nach Anspruch 4, wobei der Schritt des teilweisen Zurückätzens der
Deckoxidschicht (112) und der HDP-CVD-Oxidschicht (110) einen Photolithogra
phieschritt umfasst, um das erste weite Maskengebiet zu öffnen.
7. Das Verfahren nach Anspruch 4, wobei die Deckoxidschicht (112) mit einer Dicke
von 100-500 nm abgeschieden wird.
8. Das Verfahren zur Herstellung einer Flachgrabenisolation eines Halbleiterbauteils
mit den Schritten:
Bilden einer Maskenschicht (202, 204) auf einem Halbleitersubstrat (200);
Ätzen der Maskenschicht (202, 204) und des Halbleitersubstrats, um eine Vielzahl an Gräben (208) herzustellen;
Abscheiden einer HDP-CVD-Oxidschicht (210) über der Maskenschicht (202, 204) zur teilweisen Füllung der Gräben (208), um das Aspektverhältnis der Gräben (208) zu verringern;
Abscheiden einer Ozon-TEOS USG-Schicht (212) über der HDP-CVD-Oxidschicht (210), um die Gräben (208) zu füllen;
Abscheiden einer Deckoxidschicht (214) über der Ozon-TEOS USG-Schicht (212) mittels einer Plasmaquelle aus TEOS; und
Polieren der Deckoxidschicht (214), der Ozon-TEOS USG-Schicht (212) und der HDP-CVD-Oxidschicht (210), um die Maskenschicht (202, 204) freizulegen.
Bilden einer Maskenschicht (202, 204) auf einem Halbleitersubstrat (200);
Ätzen der Maskenschicht (202, 204) und des Halbleitersubstrats, um eine Vielzahl an Gräben (208) herzustellen;
Abscheiden einer HDP-CVD-Oxidschicht (210) über der Maskenschicht (202, 204) zur teilweisen Füllung der Gräben (208), um das Aspektverhältnis der Gräben (208) zu verringern;
Abscheiden einer Ozon-TEOS USG-Schicht (212) über der HDP-CVD-Oxidschicht (210), um die Gräben (208) zu füllen;
Abscheiden einer Deckoxidschicht (214) über der Ozon-TEOS USG-Schicht (212) mittels einer Plasmaquelle aus TEOS; und
Polieren der Deckoxidschicht (214), der Ozon-TEOS USG-Schicht (212) und der HDP-CVD-Oxidschicht (210), um die Maskenschicht (202, 204) freizulegen.
9. Das Verfahren nach Anspruch 8, wobei der Schritt zur Bildung der Maskenschicht
(202, 204) die Schritte umfasst:
Formen einer Kontaktoxidschicht (202) über dem Halbleitersubstrat (200);
Abscheiden einer Siliziumnitridschicht (204) über der Kontaktoxidschicht (202); und
Abscheiden einer weiteren Oxidschicht über der Siliziumnitridschicht (204).
Formen einer Kontaktoxidschicht (202) über dem Halbleitersubstrat (200);
Abscheiden einer Siliziumnitridschicht (204) über der Kontaktoxidschicht (202); und
Abscheiden einer weiteren Oxidschicht über der Siliziumnitridschicht (204).
10. Das Verfahren nach Anspruch 8, wobei die HDP-CVD-Oxidschicht (210) mit einer
Dicke abgeschieden wird, die weniger als drei Viertel der Tiefe der Gräben (208) be
trägt.
11. Das Verfahren nach Anspruch 8, wobei die Deckoxidschicht (214) mit einer Dicke
von 100-500 nm abgeschieden wird.
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