KR20030049354A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

Info

Publication number
KR20030049354A
KR20030049354A KR1020010079545A KR20010079545A KR20030049354A KR 20030049354 A KR20030049354 A KR 20030049354A KR 1020010079545 A KR1020010079545 A KR 1020010079545A KR 20010079545 A KR20010079545 A KR 20010079545A KR 20030049354 A KR20030049354 A KR 20030049354A
Authority
KR
South Korea
Prior art keywords
oxide film
sti
hdp
forming
trench
Prior art date
Application number
KR1020010079545A
Other languages
English (en)
Inventor
윤일영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010079545A priority Critical patent/KR20030049354A/ko
Publication of KR20030049354A publication Critical patent/KR20030049354A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 소자 분리막 형성 방법에 관한 것으로, 반도체 기판에 형성된 트랜치를 매립하기 위한 적층구조의 절연막을 형성함으로 후속 CMP공정의 마진을 넓힐 수 있는 소자 분리막 형성 방법을 제공한다.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation film in semiconductor device}
본 발명의 소자 분리막 형성 방법에 관한 것으로, HDP 산화막을 층착한 후 PETEOS 산화막을 증착함으로써 트랜치의 간격이나 폭에 상관없이 일정한 STI산화막을 형성 할 수 있는 소자 분리막 형성 방법에 관한 것이다.
종래에는 실리콘 기판(1)을 ISO 마스크 패터닝(ISO mask patterning)을 이용하여 STI(Shallow Trench Isolation)구조의 트랜치(trench)를 형성함으로써 활성(active) 영역이 확보된다.
STI 구조의 트랜치 공백을 채우기 위해 상기 실리콘 기판(1) 상부에 CVD방법으로 HDP(High Density Plasma) 산화막(2)이 형성된다. 이때 상기 트랜치 내부에 빈 공간이 형성되지 않도록 상기 HDP 산화막(2)이 증착된다. 상기 HDP 산화막(2)을 적정 두께 제거하기 위한 STI CMP 공정이 수행된다.
도 1a는 종래의 일정한 STI의 피처 사이즈 상에 HDP 산화막이 증착된 단면도이다.
도 1a를 참조하면, 상기 HDP 산화막(2)은 CVD방법으로 STI의 갭을 매립하기 위한 목적으로 형성된다. 이때 상기 HDP 산화막(2)은 갭(Gap) 부분이 움푹하게 패이고 활성 영역부분은 우뚝 솟아오른 형상으로 증착된다. 이때 피처 사이즈(Feature size)(STI의 간격 및 STI에 의해 고립된 활성 영역의 폭)가 일정함으로 활성 영역 상에 쌓이는 상기 HDP산화막(2)의 높이가 일정하게 된다.
도 1b는 종래의 크기가 다른 STI의 피처 사이즈 상에 HDP 산화막이 증착된단면도이다.
도 1b를 참조하면, 상기 STI의 피처 사이즈의 작은 부분은 상대적으로 활성 영역 상에 쌓이는 상기 HDP 산화막(2)의 높이가 낮아지게 된다. 따라서 상기 STI의 피처 사이즈의 큰 부분은 작은 부분에 비해 상대적으로 상기 HDP 산화막(2)의 높이가 높아 지게된다.
도 3a는 종래의 HDP 산화막으로 STI 갭을 매립한 단면도이다.
도 3a를 참조하면, 반도체 기판(1)에 형성된 STI를 매립하기 위해 상기 HDP 산화막(2)만을 사용하여 증착된 형상을 보면, 상기 STI의 피처 사이즈가 작은 곳의 상기 HDP 산화막(2)의 두께가 피처 사이즈가 큰 곳의 두께보다 작게 형성된다.
상기 HDP산화막(2)의 두께 편차에 의해 STI를 제거하기 위한 CMP공정상의 마진이 줄어들게 된다. 또한 피처 사이즈가 작은 곳의 상기 HDP 산화막(2)의 두께가 상대적으로 낮아 STI CMP후 활성 영역에 손상을 주어 소자의 특성을 악화시킬 수 있다.
따라서 본 발명은 상술한 단점을 해소 할 수 있는 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 목적은 HDP산화막을 증착한 후 PETEOS를 증착하여 STI CMP전 산화막의 두께 차를 줄일 수 있는 STI 갭 매립 방법을 제공하는데 그 목적이 있다.
본 발명의 특징에 의하면 STI의 갭을 매립한 산화막의 두께 차를 줄임으로CMP마진을 넓힐 수 있고 활성 영역의 손상을 줄임으로 소자의 특성을 향상 할 수 있다.
도 1a는 종래의 일정한 STI의 피처 사이즈 상에 HDP 산화막이 증착된 단면도.
도 1b는 종래의 크기가 다른 STI의 피처 사이즈 상에 HDP 산화막이 증착된 단면도.
도 2은 본 발명에 따른 STI의 갭을 매립한 산화막의 단면도.
도 3a는 종래의 HDP 산화막으로 STI 갭을 매립한 단면도.
도 3b는 본 발명에 따른 HDP 와 PETEOS 산화막으로 STI 갭을 매립한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 : 반도체 기판 2, 12 : HDP 산화막
3 : PETEOS
반도체 기판에 트랜치가 형성되는 단계, 상기 반도체 기판 상에 적층구조의 절연막이 형성되는 단계 및 상기 절연막을 평탄화하여 상기 트랜치가 매립되는 단계를 포함하여 이루어진 것을 특징으로 하는 소자 분리막 형성 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2은 본 발명에 따른 STI의 갭을 매립한 산화막의 단면도이다.
도 2을 참조하면, 반도체 기판(11)에 ISO 마스크 패터닝(ISO mask patterning)을 통해 STI(Shallow Trench Isolation)구조의 트랜치(trench)를 형성한다. 상기 트랜치의 매립을 위해서 먼저 적층구조의 절연막을 형성한다. 이때 CVD방법으로 HDP 산화막(12)을 상기 절연막의 전체 두께의 30 내지 60%의 비율로 증착한 후 상기 HDP 산화막(12) 상에 PETEOS(13)을 상기 절연막의 전체 두께의 40 내지 70%의 비율로 증착한다.
상기 PETEOS(13)만을 이용 시에는 STI 갭 매립 능력이 떨어져 빈 공간이 발생하게됨으로 상기 HDP 산화막(12)을 먼저 증착함으로 STI 갭 매립 능력을 향상한다. 상기 HDP 산화막(12) 상에 컨퍼멀(Conformal)한 산화막인 PETEOS(13) 또는 USG를 이용하여 증착함으로 패턴의 피처 사이즈(Feature size)(STI의 간격 및 STI에 의해 고립된 활성 영역의 폭)에 상관없는 산화막을 형성하여 STI CMP 전의 산화막의 두께 편차를 감소 시킬 수 있다.
도 3b는 본 발명에 따른 HDP 와 PETEOS 산화막으로 STI 갭을 매립한 단면도이다.
도 3b를 참조하면, 상기 STI가 형성된 반도체 기판(11)상에 상기 STI를 매립 하기 위해 적층 구조의 절연막을 형성한다. 이때 상기 HDP 산화막(12)을 상기 절연막의 전체 두께의 50%만 증착한다. 상기 HDP 산화막(12)의 비 컨퍼멀한 특징으로 인해 상기 피처 사이즈가 좁은 영역에서는 상기 HDP 산화막(12)의 높이가 낮게 되고 피처 사이즈가 넓은 영역에서는 상기 HDP 산화막(12)의 높이가 높게 형성된다. 그러므로 상기 HDP 산화막(12)의 높이 차가 크게 일어나지 않고 상기 STI 갭 매립 능력을 유지 할 수 있을 두께로 상기 HDP 산화막(12)을 증착한다.
그후에 상기 HDP 산화막(12) 상에 상기 PETEOS(13) 산화막을 상기 절연막의 전체 두께의 50%만 증착함으로 상기 STI가 매립된다. 상기 PETEOS(13) 산화막은 컨퍼멀한 특성으로 인해 상기 피처 사이즈에 영향을 받지 않는다. 즉 상기 피처 사이즈의 크기에 상관없이 상기 PETEOS(13) 산화막의 높이가 일정하게 유지된다.
이와 같이 본 발명에 의한 소자 분리막 형성 방법은 STI 산화막의 높이를 일정하게 유지함으로 후속 STI CMP 마진(Margin)을 넓힐 수 있다.
또한 STI 산화막의 높이 차에 의한 활성 영역 손상을 방지할 수 있어 소자의 특성 향상을 가져올 수 있다.

Claims (4)

  1. 반도체 기판에 트랜치가 형성되는 단계;
    상기 트랜치를 포함한 상기 반도체 기판 상에 다층의 절연막을 형성하여 상기 트랜치를 매립하는 단계; 및
    상기 절연막을 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 소자 분리막 형성 방법
  2. 제 1 항에 있어서,
    상기 다층의 절연막은 HDP 산화막 및 상기 HDP 산화막 상에 형성되는 PETEOS 또는 USG 산화막으로 이루어지는 것을 특징으로 하는 소자 분리막 형성 방법.
  3. 제 2 항에 있어서,
    상기 HDP 산화막은 상기 절연막의 전체 두께의 30 내지 60%의 비율로 형성되는 것을 특징으로 하는 소자 분리막 형성 방법.
  4. 제 2 항에 있어서,
    상기 PETEOS 또는 USG 산화막은 상기 절연막의 전체 두께의 40 내지 70%의 비율로 형성되는 것을 특징으로 하는 소자 분리막 형성 방법
KR1020010079545A 2001-12-14 2001-12-14 반도체 소자의 소자 분리막 형성 방법 KR20030049354A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010079545A KR20030049354A (ko) 2001-12-14 2001-12-14 반도체 소자의 소자 분리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010079545A KR20030049354A (ko) 2001-12-14 2001-12-14 반도체 소자의 소자 분리막 형성 방법

Publications (1)

Publication Number Publication Date
KR20030049354A true KR20030049354A (ko) 2003-06-25

Family

ID=29575166

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010079545A KR20030049354A (ko) 2001-12-14 2001-12-14 반도체 소자의 소자 분리막 형성 방법

Country Status (1)

Country Link
KR (1) KR20030049354A (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990047421A (ko) * 1997-12-04 1999-07-05 구본준 반도체장치의 소자격리방법
KR20010008775A (ko) * 1999-07-03 2001-02-05 윤종용 얕은 트렌치 소자분리 방법
JP2001102439A (ja) * 1999-09-28 2001-04-13 Sharp Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990047421A (ko) * 1997-12-04 1999-07-05 구본준 반도체장치의 소자격리방법
KR20010008775A (ko) * 1999-07-03 2001-02-05 윤종용 얕은 트렌치 소자분리 방법
JP2001102439A (ja) * 1999-09-28 2001-04-13 Sharp Corp 半導体装置の製造方法

Similar Documents

Publication Publication Date Title
US7670926B2 (en) Method for forming shallow trench isolation utilizing two filling oxide layers
US5981402A (en) Method of fabricating shallow trench isolation
KR19990066454A (ko) 반도체 장치의 트렌치 격리 형성 방법
US20040058544A1 (en) Methods of forming polished material and methods of forming isolation regions
KR20030049354A (ko) 반도체 소자의 소자 분리막 형성 방법
KR19990024548A (ko) 반도체소자의 분리구조 제조방법
KR100500942B1 (ko) 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법
KR100540340B1 (ko) 반도체 소자의 제조 방법
KR101078720B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20020043908A (ko) 반도체소자의 소자 분리막 형성 방법
KR20040049871A (ko) 반도체 소자의 트렌치 산화막 형성 방법
KR20080042274A (ko) 반도체 소자의 소자 분리막 제조 방법
KR20010058480A (ko) 반도체장치의 소자분리막 형성방법
KR20040058798A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100808590B1 (ko) 반도체 소자의 소자분리막 및 그의 형성방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법
KR100517351B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100508622B1 (ko) 반도체 소자의 격리막 제조 방법
KR20110047820A (ko) 유기막과 산화막이 적층된 하드마스크막을 이용한 반도체장치 제조 방법
KR20070006012A (ko) 플래쉬 메모리소자의 제조방법
KR20100077617A (ko) 티타늄질화막 형성 방법 및 그를 이용한 매립게이트 제조 방법
KR20010059029A (ko) 반도체소자의 소자분리막 형성방법
KR20020058517A (ko) 반도체소자의 트랜치 격리막 형성방법
KR20040002147A (ko) 반도체 소자의 소자분리막 형성방법
KR20070003060A (ko) 반도체소자의 트렌치 소자분리막 형성 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application