KR20240017657A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 복수의 메모리 셀들을 포함하는 제1 메모리 블록 및 제2 메모리 블록; 제1 글로벌 라인들에 동작 전압들을 인가하고, 상기 동작 전압들을 인가하는 동안 제2 글로벌 라인들에 포함된 글로벌 선택 라인들에 양전압을 선택적으로 인가하고, 상기 제2 글로벌 라인들 중 상기 글로벌 선택 라인들을 제외한 나머지 글로벌 라인들에 접지 전압을 인가하도록 구성된 전압 생성기; 및 상기 제1 메모리 블록에 연결된 제1 로컬 라인들과 상기 제1 글로벌 라인들 사이의 제1 패스 스위치들을 턴온시키고, 상기 제2 메모리 블록에 연결된 제2 로컬 라인들과 상기 제2 글로벌 라인들 사이의 제2 패스 스위치들을 턴오프시키도록 구성된 로우 디코더를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method of the memory device}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로 프로그램 동작을 수행하도록 구성된 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell array)와, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로(peripheral circuit) 및 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 복수의 메모리 셀들 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 장치는 2차원 구조 또는 3차원 구조로 구현될 수 있다.
2차원 구조로 구현된 메모리 장치에서, 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 메모리 셀들이 기판 상에 평행하게 배열되기 때문에, 메모리 셀들의 채널(channel)은 단결정(single crystal) 실리콘으로 형성될 수 있다.
3차원 구조로 구현된 메모리 장치에서, 메모리 셀들은 기판에 수직한 방향으로 적층될 수 있다. 메모리 셀들이 기판 상에 적층되기 때문에, 메모리 셀들의 채널은 다결정(poly crystal) 실리콘으로 형성될 수 있다. 다결정 실리콘은 복수의 그레인들(grains)로 이루어지므로, 그레인들의 경계면들이 트랩 사이트(trap site)가 될 수 있다. 트랩 사이트에 홀(hole)이 채워질 경우, 채널이 공여체 유사 상태(donor-like state)가 될 수 있다. 이 경우, 채널 포텐셜이 양의 레벨로 높아질 수 있다. 이러한 현상은 선택된 메모리 블록에서 프로그램 동작이 수행되는 동안, 비선택된 메모리 블록들에서 발생할 수 있다. 비선택된 메모리 블록들에서 채널 부스팅(channel boosting)이 발생할 경우, 비선택된 메모리 블록들에서 수행될 수 있는 후속 동작이 영향을 받을 수 있으므로, 메모리 장치의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 선택된 메모리 블록의 프로그램 동작 중, 비선택된 메모리 블록들에서 채널 부스팅을 억제할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 제1 메모리 블록 및 제2 메모리 블록; 제1 글로벌 라인들에 동작 전압들을 인가하고, 상기 동작 전압들을 인가하는 동안 제2 글로벌 라인들에 포함된 글로벌 선택 라인들에 양전압을 선택적으로 인가하고, 상기 제2 글로벌 라인들 중 상기 글로벌 선택 라인들을 제외한 나머지 글로벌 라인들에 접지 전압을 인가하도록 구성된 전압 생성기; 및 상기 제1 메모리 블록에 연결된 제1 로컬 라인들과 상기 제1 글로벌 라인들 사이의 제1 패스 스위치들을 턴온시키고, 상기 제2 메모리 블록에 연결된 제2 로컬 라인들과 상기 제2 글로벌 라인들 사이의 제2 패스 스위치들을 턴오프시키도록 구성된 로우 디코더를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 제1 메모리 블록 및 제2 메모리 블록; 제1 글로벌 라인들에 동작 전압들을 인가하고, 상기 동작 전압들을 인가하는 동안 제2 글로벌 라인들에 포함된 글로벌 선택 라인들에 양전압을 선택적으로 인가하고, 상기 제2 글로벌 라인들 중 상기 글로벌 선택 라인들을 제외한 나머지 글로벌 라인들에 접지 전압을 인가하도록 구성된 전압 생성기; 및 상기 제1 메모리 블록에 연결된 제1 로컬 라인들과 상기 제1 글로벌 라인들 사이의 제1 패스 스위치들에 고전압을 가지는 제1 블록 선택 신호를 인가하고, 상기 제2 메모리 블록에 연결된 제2 로컬 라인들과 상기 제2 글로벌 라인들 사이의 제2 패스 스위치들에 음전압을 선택적으로 인가하도록 구성된 로우 디코더를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 제1 메모리 블록에 연결된 제1 로컬 라인들과 제1 글로벌 라인들 사이의 제1 패스 스위치들을 턴온하는 단계; 제2 메모리 블록에 연결된 제2 로컬 라인들과 제2 글로벌 라인들 사이의 제2 패스 스위치들을 턴오프하는 단계; 상기 제1 글로벌 라인들 중 선택된 글로벌 워드 라인에 프로그램 전압을 인가하는 단계; 상기 프로그램 전압이 상기 선택된 글로벌 워드 라인에 인가될 때, 상기 제2 글로벌 라인들 중 글로벌 선택 라인들에 양전압을 인가하는 단계; 및 상기 프로그램 전압이 상기 선택된 글로벌 워드 라인에 인가될 때, 상기 제2 패스 스위치들의 게이트들에 음전압을 인가하는 단계를 포함한다.
본 기술은 선택된 메모리 블록의 프로그램 동작 시, 비선택된 메모리 블록들에서 채널 부스팅을 억제함으로써, 비선택된 메모리 블록들에서 수행될 수 있는 후속 동작의 신뢰도를 개선할 수 있다.
도 1은 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 블록을 설명하기 위한 도면이다.
도 3은 전압 생성기 및 로우 디코더를 설명하기 위한 도면이다.
도 4a 및 도 4b는 프로그램 동작 시 선택된 메모리 블록 및 비선택된 메모리 블록의 선택 트랜지스터들을 설명하기 위한 도면들이다.
도 5a 및 도 5b는 비선택된 메모리 블록에서 발생할 수 있는 GIDL(gate induced drain leakage)을 설명하기 위한 도면들이다.
도 6은 본 발명에 따른 프로그램 동작 시 사용되는 전압들을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 발명에 따른 선택 트랜지스터들의 동작을 설명하기 위한 도면들이다.
도 9는 본 발명에 따른 전압 변경 구간에서 선택 라인들의 전압을 설명하기 위한 도면이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(memory device; 100)는 메모리 셀 어레이(memory cell array; 110), 주변 회로(peripheral circuit; 120) 및 제어 회로(control circuit; 130)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKj)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKj)은 3차원 구조로 구현될 수 있다. 예를 들면, 복수의 메모리 블록들(BLK1~BLKj) 각각은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 기판(substrate) 상에 수직 방향으로 적층될 수 있다.
주변 회로(120)는 제어 회로(130)의 제어에 따라 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로(120)는 전압 생성기(voltage generator; 21), 로우 디코더(row decoder; 22), 소스 전압 생성기(source voltage generator; 23), 페이지 버퍼 그룹(page buffer group; 24), 컬럼 디코더(column decoder; 25) 및 입출력 회로(input/output circuit; 26)를 포함할 수 있다.
전압 생성기(21)는 메모리 장치(100)에 공급되는 내부 전원 전압을 이용하여 다양한 동작 전압들을 생성하도록 구성될 수 있다. 예를 들면, 전압 생성기(21)는 프로그램 전압, 패스 전압, 검증 전압, 리드 전압, 소거 전압, 턴온(turn on) 전압, 턴오프(turn off) 전압 및 접지 전압 등을 생성할 수 있고, 이 외에도 다양한 레벨의 양전압 또는 음전압을 생성할 수 있다. 전압 생성기(21)는 동작 코드(OPCD)에 응답하여 동작 전압들의 레벨 및 출력 시간을 조절할 수 있다. 전압 생성기(21)는 제1 글로벌 라인들(first global lines; 1GL) 및 제2 글로벌 라인들(2GL)을 통해 동작 전압들을 출력할 수 있다. 예를 들면, 전압 생성기(21)는 제1 글로벌 라인들(1GL)을 통해 동작 전압들을 출력하도록 구성된 제1 동작 전압 생성기(1OVG)와, 제2 글로벌 라인들(2GL)을 통해 동작 전압들을 출력하도록 구성된 제2 동작 전압 생성기(2OVG)를 포함할 수 있다. 제1 동작 전압 생성기(1OVG) 및 제2 동작 전압 생성기(2OVG)는 동작 코드에 따라 각각 서로 다른 전압들을 출력하도록 구성될 수 있다. 예를 들면, 선택된 메모리 블록에 전송될 전압들이 제1 동작 전압 생성기(1OVG)에서 출력되는 경우, 제2 동작 전압 생성기(2OVG)는 제2 글로벌 라인들(2GL)을 통해 접지 전압 또는 양전압을 출력하도록 구성될 수 있다. 또는, 선택된 메모리 블록에 전송될 전압들이 제2 동작 전압 생성기(2OVG)에서 출력되는 경우, 제1 동작 전압 생성기(1OVG)는 제1 글로벌 라인들(1GL)을 통해 접지 전압 또는 양전압을 출력하도록 구성될 수 있다.
로우 디코더(22)는 제1 글로벌 라인들(1GL) 및 제2 글로벌 라인들(2GL)을 통해 전압 생성기(21)에서 출력된 전압들을 전달받고, 전달받은 전압들을 로컬 라인들(local lines; LL)에게 전송하도록 구성될 수 있다. 로컬 라인들(LL)은 복수의 메모리 블록들(BLK1~BLKj)에 각각 연결될 수 있다. 로우 디코더(22)는 로우 어드레스(RADD)에 응답하여, 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 동작 전압들을 전달할 수 있다. 예를 들면, 로우 디코더(22)는 선택된 메모리 블록에 연결된 로컬 라인들(LL)에게 동작 전압들을 전달하고, 비선택된 메모리 블록들에 연결된 로컬 라인들(LL)에는 접지 전압 또는 양전압을 전달할 수 있다. 로우 디코더(22)는 GIDL(gate induced drain leakage)을 이용하여 비선택된 메모리 블록들에 연결된 로컬 라인들(LL)의 일부 라인들의 전압을 높이도록 구성될 수 있다.
소스 전압 생성기(23)는 소스 전압 제어 신호(SVCS)에 응답하여 소스 전압을 생성하고, 소스 전압을 소스 라인(SL)을 통해 출력하도록 구성될 수 있다. 소스 라인(SL)은 복수의 메모리 블록들(BLK1~BLKj)에 공통으로 연결될 수 있으므로, 소스 라인(SL)에 인가된 소스 전압은 복수의 메모리 블록들(BLK1~BLKj)에 공통으로 전달될 수 있다.
페이지 버퍼 그룹(24)은 비트 라인들(BL)을 통해 복수의 메모리 블록들(BLK1~BLKj)에 연결될 수 있고, 컬럼 라인들(CL)을 통해 컬럼 디코더(25)에 연결될 수 있다. 페이지 버퍼 그룹(24) 은 페이지 버퍼 제어 신호(PBSIG)에 응답하여 동작하도록 구성된 페이지 버퍼들(미도시)을 포함할 수 있다. 페이지 버퍼들(미도시)은 프로그램 동작, 리드 동작 또는 소거 동작 시 데이터를 임시로 저장하도록 구성될 수 있다. 예를 들면, 프로그램 동작 시, 페이지 버퍼 그룹(24)은 컬럼 라인들(CL)을 통해 수신된 데이터를 임시로 저장하고, 임시로 저장된 데이터에 따라 비트 라인들(BL)에 프로그램 허용 전압 또는 프로그램 금지 전압을 출력할 수 있다. 또한, 페이지 버퍼 그룹(24)은 프로그램 동작에서 수행되는 프로그램 검증 동작 또는 소거 동작에서 수행되는 소거 검증 동작 시, 비트 라인들(BL)의 전압 또는 전류를 센싱하여 데이터를 판단할 수 있다. 리드 동작 시, 페이지 버퍼 그룹(24)은 비트 라인들의 전압 또는 전류를 센싱하여 데이터를 리드하고, 리드된 데이터를 컬럼 라인들(CL)을 통해 출력할 수 있다.
컬럼 디코더(25)는 컬럼 라인들(CL)을 통해 페이지 버퍼 그룹(24)에 연결되고, 데이터 라인들(DL)을 통해 입출력 회로(26)에 연결될 수 있다. 컬럼 디코더(25)는 컬럼 어드레스(CADD)에 응답하여 데이터 라인들(DL) 및 컬럼 라인들(CL)을 서로 연결하여 데이터를 전송할 수 있다.
입출력 회로(26)는 데이터 라인들(DL)을 통해 컬럼 디코더(25)에 연결되고, 입출력 라인들(I/O)을 통해 외부 장치에 연결될 수 있다. 외부 장치는 메모리 장치(100)에 커맨드(CMD), 어드레스(ADD) 또는 데이터를 전송하는 컨트롤러(미도시)일 수 있다. 입출력 회로(26)는 입출력 라인들(I/O)을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(130)에게 전달하고, 입출력 라인들(I/O)을 통해 수신된 데이터를 데이터 라인들(DL)을 통해 컬럼 디코더(25)에게 전달할 수 있다. 또는, 입출력 라인들(I/O)은 데이터 라인들(DL)을 통해 수신된 데이터를 입출력 라인들(I/O)을 통해 출력할 수 있다.
제어 회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 따라 동작 코드(OPCD), 로우 어드레스(RADD), 소스 전압 제어 신호(SVCS), 페이지 버퍼 제어 신호(PBSIG) 및 컬럼 어드레스(CADD)를 출력하도록 구성된 회로들 및 소프트웨어를 포함할 수 있다. 예를 들면, 제어 회로(130)는 커맨드(CMD)에 응답하여 프로그램, 리드 또는 소거 알고리즘을 실행하는 소프트웨어를 포함할 수 있고, 커맨드(CMD)에 응답하여 선택된 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 회로들을 포함할 수 있다. 프로그램 동작을 예로 들면, 제어 회로(130)는 프로그램 동작에 대한 커맨드(CMD)에 응답하여 프로그램 알고리즘을 실행할 수 있다. 제어 회로(130)는 프로그램 알고리즘에 따라 동작 코드(OPCD), 소스 전압 제어 신호(SVCS) 및 페이지 버퍼 제어 신호(PBSIG)를 출력할 수 있고, 어드레스(ADD)에 따라 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
도 2는 메모리 블록을 설명하기 위한 도면이다.
도 2를 참조하면, 도 1에 도시된 복수의 메모리 블록들(BLK1~BLKj) 중에서 어느 하나의 메모리 블록(BLK)이 도시된다. 메모리 블록(BLK)은 제1 내지 제n 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(MC1~MCi) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 도 2에 도시된 스트링들(ST) 각각에는 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 하나씩 포함되지만, 하나의 스트링(ST)에 복수의 소스 선택 트랜지스터들(SST) 및 복수의 드레인 선택 트랜지스터들(DST)이 포함될 수도 있다.
서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 또는 제2 소스 선택 라인(SSL1 또는 SSL2)에 연결될 수 있다. 예를 들면, 소스 선택 트랜지스터들(SST) 중 X 방향으로 배열된 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인에 연결될 수 있고, Y 방향으로 배열된 소스 선택 트랜지스터들(SST)의 일부는 서로 다른 소스 선택 라인들에 연결될 수 있다. 예를 들면, Y 방향을 따라 배열된 소스 선택 트랜지스터들(SST) 중 첫 번째와 두 번째 소스 선택 트랜지스터들(SST)은 제1 소스 선택 라인(SSL1)에 연결될 수 있고, 세 번째와 네 번째 소스 선택 트랜지스터들(SST)은 제2 소스 선택 라인(SSL2)에 연결될 수 있다.
서로 다른 스트링들(ST)에 포함된 메모리 셀들(MC1~MCi)의 게이트들은 워드 라인들(WL1~WLi)에 연결될 수 있다. 예를 들면, X, Y 평면을 따라 배열된 메모리 셀들은 동일한 워드 라인에 연결될 수 있고, Z 방향을 따라 배열된 메모리 셀들은 서로 다른 워드 라인들에 연결될 수 있다. 예를 들면, X, Y 평면을 따라 배열된 제1 메모리 셀들(MC1)은 제1 워드 라인(WL1)에 공통으로 연결될 수 있고, X, Y 평면을 따라 배열된 제i 메모리 셀들(MCi)은 제i 워드 라인(WLi)에 공통으로 연결될 수 있다.
서로 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL1 내지 DSL4) 중 어느 하나에 연결될 수 있다. 드레인 선택 트랜지스터들(DST) 중에서 X 방향으로 배열된 드레인 선택 트랜지스터들(DST)의 게이트들은 동일한 드레인 선택 라인에 공통으로 연결되지만, Y 방향으로 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들에 연결될 수 있다. 예를 들면, Y 방향을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열되면, 첫 번째 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있고, 두 번째 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있고, 세 번째 드레인 선택 트랜지스터들은 제3 드레인 선택 라인(DSL3)에 연결될 수 있으며, 네 번째 드레인 선택 트랜지스터들은 제4 드레인 선택 라인(DSL4)에 연결될 수 있다.
메모리 블록(BLK)에 연결된 소스 선택 라인 및 드레인 선택 라인의 개수는 도 2에 도시된 도면의 개수로 제한되지 아니하다.
프로그램 또는 리드 동작 시, 선택된 메모리 블록 내에서 선택된 드레인 선택 라인에 연결된 스트링들(ST)이 선택된 스트링들이 될 수 있고, 비선택된 드레인 선택 라인들에 연결된 스트링들(ST)은 비선택된 스트링들이 될 수 있다. 예를 들어, 제1 드레인 선택 라인(DSL1)에 양전압의 턴온(turn on) 전압이 인가되고, 제2 내지 제4 드레인 선택 라인들(DSL2~DSL4)에 0V의 턴오프(turn off) 전압이 인가되면, 제1 드레인 선택 라인(DSL1)은 선택된 드레인 선택 라인이 되고, 제2 내지 제4 드레인 선택 라인들(DSL2~DSL4)은 비선택된 드레인 선택 라인들이 될 수 있다. 따라서, 제1 드레인 선택 라인(DSL1)에 연결된 스트링들(ST)은 선택된 스트링들이 될 수 있고, 제2 내지 제4 드레인 선택 라인들(DSL2~DSL4)에 연결된 스트링들(ST)은 비선택된 스트링들이 될 수 있다.
프로그램 또는 리드 동작 시, 제1 및 제2 소스 선택 라인들(SSL1, SSL2) 중에서 선택된 스트링들에 연결된 제1 소스 선택 라인(SSL1)은 선택된 소스 선택 라인이 될 수 있고, 비선택된 스트링들에 연결된 제2 소스 선택 라인(SSL2)은 비선택된 소스 선택 라인이 될 수 있다. 따라서, 선택된 소스 선택 라인에는 선택된 스트링들 및 비선택된 스트링의 일부가 연결될 수 있고, 비선택된 소스 선택 라인에는 비선택된 스트링들만 연결될 수 있다.
동일한 워드 라인에 연결된 메모리 셀들은 하나의 페이지(page; PG)를 구성할 수 있다. 여기서, 페이지는 물리 페이지(physical page)를 의미한다. 예를 들면, 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(MC1) 중에서 X 방향을 따라 배열된 메모리 셀들이 하나의 페이지(PG)를 구성할 수 있다. 따라서, 제1 내지 제i 워드 라인들(WL1~WLi) 각각에는 복수의 페이지들이 연결될 수 있다.
프로그램 또는 리드 동작은 선택된 페이지에 수행될 수 있다. 선택된 페이지는 선택된 워드 라인과 선택된 드레인 선택 라인에 의해 결정될 수 있다. 예를 들면, 프로그램 동작 시, 제1 워드 라인(WL1)이 선택된 워드 라인이고, 제1 드레인 선택 라인(DSL1)이 선택된 드레인 선택 라인이면, 제1 워드 라인(WL1)에 연결된 메모리 셀들 중에서 제1 드레인 선택 라인(DSL1)에 연결된 스트링들에 포함된 메모리 셀들이 선택된 페이지를 구성할 수 있다.
메모리 셀들은 다양한 방식으로 프로그램될 수 있다. 예를 들면, 프로그램 동작은 하나의 메모리 셀에 저장되는 데이터의 비트 수에 따라 싱글 레벨 셀(single level cell) 방식 또는 멀티 레벨 셀(multi level cell) 방식으로 구분될 수 있다. 싱글 레벨 셀 방식은 하나의 메모리 셀에 1 비트의 데이터가 저장되는 방식일 수 있고, 멀티 레벨 셀 방식은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 방식일 수 있다. 또한, 프로그램 동작은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(triple level cell) 방식과, 4 비트의 데이터가 저장되는 쿼드 레벨 셀(quad level cell) 방식으로 구분될 수 있다. 이 외에도, 하나의 메모리 셀에 5 비트 이상의 데이터가 저장되는 다양한 방식들로 프로그램 동작이 수행될 수도 있다.
도 3은 전압 생성기 및 로우 디코더를 설명하기 위한 도면이다.
도 3을 참조하면, 전압 생성기(21)는 제1 동작 전압 생성기(1OVG) 및 제2 동작 전압 생성기(2OVG)를 포함할 수 있다. 제1 동작 전압 생성기(1OVG) 또는 제2 동작 전압 생성기(2OVG)는 프로그램, 리드 또는 소거 동작에 사용되는 동작 전압들을 생성하고, 동작 전압들을 제1 글로벌 라인들(1GL) 또는 제2 글로벌 라인들(2GL)을 통해 출력할 수 있다. 제1 동작 전압 생성기(1OVG)가 선택된 메모리 블록에 인가될 동작 전압들을 출력하면, 제2 동작 전압 생성기(2OVG)는 접지 전압 또는 양전압을 출력할 수 있다. 제2 동작 전압 생성기(2OVG)가 선택된 메모리 블록에 인가될 동작 전압들을 출력하면, 제1 동작 전압 생성기(1OVG)는 접지 전압 또는 양전압을 출력할 수 있다.
제1 글로벌 라인들(1GL)은 글로벌 드레인 선택 라인(GDSL), 제1 내지 제i 글로벌 워드 라인들(GWL1~GWLi) 및 글로벌 소스 선택 라인(GSSL)을 포함할 수 있다. 제2 글로벌 라인들(2GL)도 글로벌 드레인 선택 라인(GDSL), 제1 내지 제i 글로벌 워드 라인들(GWL1~GWLi) 및 글로벌 소스 선택 라인(GSSL)을 포함할 수 있다.
로우 디코더(22)는 제1 디코더(1DEC), 제2 디코더(2DEC) 및 제1 내지 제4 패스 스위치 그룹들(1PSG~4PSG)을 포함할 수 있다. 제1 내지 제4 패스 스위치 그룹들(1PSG~4PSG) 각각은 서로 병렬로 연결된 패스 스위치들(pass switches; PS)을 포함할 수 있다. 패스 스위치들(PS)은 프로그램 전압과 같은 고전압을 전달해야 하므로, 고전압 트랜지스터(high voltage transistor)로 구현될 수 있다. 예를 들면, 패스 스위치들(PS)은 고전압 NMOS 트랜지스터로 구현될 수 있다. 제1 및 제2 디코더들(1DEC, 2DEC)은 로우 어드레스(RADD)에 응답하여 제1 및 제2 블록 선택 신호들(1BLKST, 2BLKST)의 레벨을 결정할 수 있다.
제1 디코더(1DEC)는 제2 및 제4 패스 스위치 그룹들(2PSG, 4PSG)에 공통으로 인가되는 제1 블록 선택 신호(1BLKST)를 출력하도록 구성될 수 있다. 제2 디코더(2DEC)는 제1 및 제3 패스 스위치 그룹들(1PSG, 3PSG)에 공통으로 인가되는 제2 블록 선택 신호(2BLKST)를 출력하도록 구성될 수 있다.
제1 패스 스위치 그룹(1PSG)은 제2 디코더(2DEC)에서 출력되는 제2 블록 선택 신호(2BLKST)에 응답하여, 제1 글로벌 라인들(1GL)과 제1 메모리 블록(BLK1)에 연결된 로컬 라인들(LL)을 서로 연결 또는 차단하도록 구성될 수 있다. 제2 패스 스위치 그룹(2PSG)은 제1 디코더(1DEC)에서 출력되는 제1 블록 선택 신호(1BLKST)에 응답하여, 제2 글로벌 라인들(2GL)과 제2 메모리 블록(BLK2)에 연결된 로컬 라인들(LL)을 서로 연결 또는 차단하도록 구성될 수 있다. 제3 패스 스위치 그룹(3PSG)은 제2 디코더(2DEC)에서 출력되는 제2 블록 선택 신호(2BLKST)에 응답하여, 제2 글로벌 라인들(2GL)과 제3 메모리 블록(BLK3)에 연결된 로컬 라인들(LL)을 서로 연결 또는 차단하도록 구성될 수 있다. 제4 패스 스위치 그룹(4PSG)은 제1 디코더(1DEC)에서 출력되는 제1 블록 선택 신호(1BLKST)에 응답하여, 제1 글로벌 라인들(1GL)과 제4 메모리 블록(BLK4)에 연결된 로컬 라인들(LL)을 서로 연결 또는 차단하도록 구성될 수 있다.
제1 내지 제4 패스 스위치 그룹들(1PSG~4PSG)은 서로 유사하게 구성되므로, 제1 패스 스위치 그룹(1PSG)을 구체적으로 설명하면 다음과 같다.
제1 패스 스위치 그룹(1PSG)은 제2 블록 선택 신호(2BLKST)가 고전압일 때 턴온되고, 접지 전압일 때 턴오프될 수 있다. 고전압은 0V 보다 높은 양전압으로써, 프로그램 전압보다 높은 레벨을 가질 수 있다. 예를 들면, 고전압은 패스 스위치(PS)가 턴온되는 문턱전압과 프로그램 전압을 합한 레벨로 설정될 수 있다.
제2 블록 선택 신호(2BLKST)가 고전압이면, 제1 패스 스위치 그룹(1PSG)에 포함된 패스 스위치들(PS)이 턴온되므로, 제1 글로벌 라인들(1GL)에 포함된 글로벌 드레인 선택 라인(GDSL), 제1 내지 제i 글로벌 워드 라인들(GWL1~GWLi) 및 글로벌 소스 선택 라인(GSSL)은 제1 메모리 블록(BLK1)에 연결된 드레인 선택 라인(DSL), 제1 내지 제i 워드 라인들(WL1~WLi) 및 소스 선택 라인(SSL)에 연결될 수 있다. 따라서, 제1 글로벌 라인들(1GL)에 인가된 동작 전압들은 제1 패스 스위치 그룹(1PSG)을 통해 제1 메모리 블록(BLK1)으로 전달될 수 있다.
제2 블록 선택 신호(2BLKST)가 접지 전압이면, 제1 패스 스위치 그룹(1PSG)에 포함된 패스 스위치들(PS)이 턴오프되므로, 제1 메모리 블록(BLK1)에 연결된 로컬 라인들(LL)은 플로팅될 수 있다.
제2 블록 선택 신호(2BLKST)가 접지 전압보다 낮은 음전압이면, 패스 스위치들(PS)은 턴오프될 수 있다. 음전압의 레벨이 높아져서 패스 스위치들(PS)의 일부에서 GIDL이 발생하더라도, 패스 스위치들(PS)과 메모리 블록들 간 거리로 인해, 글로벌 드레인 및 글로벌 소스 선택 라인들(GDSL, GSSL)에 인가된 전압이 드레인 및 소스 선택 라인들(DSL, SSL)로 전달되지 않는다.
도 4a 및 도 4b는 프로그램 동작 시 선택된 메모리 블록 및 비선택된 메모리 블록의 선택 트랜지스터들을 설명하기 위한 도면들로써, 도 4a는 선택된 메모리 블록을 보여주고, 도 4b는 비선택된 메모리 블록을 보여준다.
도 4a 및 도 4b를 참조하면, 선택된 메모리 블록(Sel_BLK)에 연결된 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에는 턴온 전압(Von)이 인가되고, 선택된 워드 라인에는 프로그램 전압(Vpgm)이 인가되며, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 소스 라인(SL)에는 양전압을 가지는 소스 전압(Vsl)이 인가되고, 제1 내지 제n 비트 라인들(BL1~BLn)에는 프로그램 허용 전압(Val) 또는 프로그램 금지 전압(Vinh)이 인가될 수 있다. 프로그램 허용 전압(Val)은 접지 전압 또는 0V로 설정될 수 있고, 프로그램 금지 전압(Vinh)은 양전압으로 설정될 수 있다. 선택된 메모리 블록(Sel_BLK)에서는 제1 내지 제n 비트 라인들(BL1~BLn)이 스트링들과 전기적으로 연결되어야 하므로, 드레인 선택 라인(DSL)에 양전압을 가지는 턴온 전압(Von)이 인가되고, 턴온 전압(Von)에 의해 드레인 선택 트랜지스터들(DST)이 턴온(ON)될 수 있다. 소스 라인(SL)에는 양전압을 가지는 소스 전압(Vsl)이 인가될 수 있으나, 프로그램 동작에 따라 소스 라인(SL)에 접지 전압이 인가될 수도 있다. 소스 선택 라인(SSL)에 턴온 전압(Von)이 인가되므로, 소스 선택 트랜지스터들(SST)도 턴온(ON)될 수 있다. 제1 워드 라인(WL1)이 선택된 워드 라인이라고 가정하면, 나머지 제2 내지 제i 워드 라인들(WL2~WLi)은 비선택된 워드 라인들이 된다. 선택된 워드 라인인 제1 워드 라인(WL1)에는 프로그램 전압(Vpgm)이 인가될 수 있고, 비선택된 워드 라인들인 제2 내지 제i 워드 라인들(WL2~WLi)에는 패스 전압(Vpass)이 인가될 수 있다.
제1 내지 제n 비트 라인들(BL1~BLn)은 선택된 메모리 블록(Sel_BLK)과 비선택된 메모리 블록(Unsel_BLK)에 공통으로 연결된다. 따라서, 비선택된 메모리 블록(Unsel_BLK)에서 채널 부스팅(channel boosting)이 발생하는 것을 방지하기 위하여, 비선택된 메모리 블록(Unsel_BLK)에 포함된 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)은 턴오프(OFF)되어야 한다. 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)을 턴오프 하기 위하여, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 제1 내지 제i 워드 라인들(WL1~WLi)에는 접지 전압이 인가되거나, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 제1 내지 제i 워드 라인들(WL1~WLi)이 플로팅될 수 있다.
하지만, 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL)에 접지 전압(VSS)이 인가되는 경우, 드레인(drain)과 게이트(gate) 사이의 전압차 또는 소스(source)와 게이트(gate) 사이의 전압차로 인해 드레인 선택 트랜지스터(DST) 또는 소스 선택 트랜지스터(SST)에서 누설 전류가 발생할 수 있다. 드레인 선택 트랜지스터(DST) 또는 소스 선택 트랜지스터(SST)에서 누설 전류가 발생하면, 비트 라인들 또는 소스 라인(SL)에 인가된 양전압이 스트링들에 유입되어 채널 부스팅이 발생할 수 있다.
드레인 선택 트랜지스터(DST) 또는 소스 선택 트랜지스터(SST)에서 누설 전류가 발생하는 이유를 구체적으로 설명하면 다음과 같다.
도 5a 및 도 5b는 비선택된 메모리 블록에서 발생할 수 있는 GIDL(gate induced drain leakage)을 설명하기 위한 도면들로써, 도 5a는 드레인 선택 트랜지스터(DST)에서 발생할 수 있는 GIDL을 설명하기 위한 도면이고, 도 5b는 소스 선택 트랜지스터(SST)에서 발생할 수 있는 GIDL을 설명하기 위한 도면이다.
도 5a를 참조하면, 드레인 선택 트랜지스터(DST)는 채널막(CH), 터널 절연막(Tx), 전하 트랩막(Ct), 블로킹막(Bx) 및 드레인 선택 라인(DSL)을 포함할 수 있다. 메모리 장치가 3차원 구조로 구현된 경우, 채널막(CH)은 다결정(poly crystal) 실리콘으로 형성될 수 있다. 터널 절연막(Tx) 및 블로킹막(Bx)은 절연 물질로 형성될 수 있다. 예를 들면, 터널 절연막(Tx) 및 블로킹막(Bx)은 산화막 또는 실리콘산화막으로 형성될 수 있다. 전하 트랩막(Ct)은 질화막으로 형성될 수 있다. 드레인 선택 라인(DSL)은 도전 물질로 형성될 수 있다. 예를 들면, 드레인 선택 라인(DSL)은 텅스텐(W), 몰리브덴(Mo), 코발트(Co) 또는 니켈(Ni) 등의 도전 물질로 형성될 수 있다.
드레인 선택 트랜지스터(DST)의 드레인(DR)은 비트 라인(BL)에 연결될 수 있다. 비트 라인(BL)에 양전압의 프로그램 금지 전압(Vinh)이 인가되고 드레인 선택 라인(DSL)에 접지 전압(VSS)이 인가되면, 드레인(DR)과 드레인 선택 라인(DSL) 사이의 전압차로 인해 드레인(DR) 영역이 드레인 선택 라인(DSL)에 인접한 영역으로 확장될 수 있다. 따라서, 드레인(DR)과 터널 절연막(Tx) 사이의 채널막(CH)에서 홀(hole; H)이 빠져나오고, 홀(H)이 빠져나온 영역으로 전자(electron; e)가 이동하면서 GIDL이 발생할 수 있다. GIDL이 발생하면, 턴오프 상태로 유지되어야 하는 드레인 선택 트랜지스터(DST)에서 누설 전류가 발생하므로, 비트 라인(BL)에 인가된 프로그램 금지 전압(Vinh)이 채널막(CH)으로 서서히 유입될 수 있다. 이로 인해, 채널막(CH)에서 채널 부스팅이 발생할 수 있다.
도 5b를 참조하면, 소스 선택 트랜지스터(SST)는 드레인 선택 트랜지스터(DST)와 동일한 구조로 구현되므로, 소스 선택 트랜지스터(SST)의 구조에 대한 설명은 생략한다.
소스 선택 트랜지스터(SST)의 소스(SC)는 소스 라인(SL)에 연결될 수 있다. 소스 라인(SL)에 양전압의 소스 전압(Vsl)이 인가되고 소스 선택 라인(SSL)에 접지 전압(VSS)이 인가되면, 소스(SC)와 소스 선택 라인(SSL) 사이의 전압차로 인해 소스(SC) 영역이 소스 선택 라인(SSL)에 인접한 영역으로 확장될 수 있다. 따라서, 소스(SC)와 터널 절연막(Tx) 사이의 채널막(CH)에서 홀(H)이 빠져나오고, 홀(H)이 빠져나온 영역으로 전자(electron; e)가 이동하면서 GIDL이 발생할 수 있다. GIDL이 발생하면, 턴오프 상태로 유지되어야 하는 소스 선택 트랜지스터(SST)에서 누설 전류가 발생하므로, 소스 라인(SL)에 인가된 소스 전압(Vsl)이 채널막(CH)으로 서서히 유입될 수 있다. 이로 인해, 채널막(CH)에서 채널 부스팅이 발생할 수 있다.
이하 실시 예에서는, 비선택된 메모리 블록들에 포함된 드레인 선택 트랜지스터들(DST) 또는 소스 선택 트랜지스터들(SST)에서 GIDL이 발생하는 것을 방지하기 위한 동작 방법이 개시된다.
도 6은 본 발명에 따른 프로그램 동작 시 사용되는 전압들을 설명하기 위한 도면이다.
도 3 및 도 6을 참조하면, 선택된 메모리 블록(Sel_BLK)의 프로그램 동작 시, 비선택된 메모리 블록들(Unsel_BLK)에 대응되는 글로벌 라인들의 전압과 블록 선택 신호의 전압이 조절될 수 있다.
제1 내지 제4 메모리 블록들(BLK1~BLK4) 중에서 제4 메모리 블록(BLK4)이 선택된 메모리 블록(Sel_BLK)이고, 제1 내지 제3 메모리 블록들(BLK1~BLK3)이 비선택된 메모리 블록들(Unsel_BLK)이라고 가정한다.
선택된 메모리 블록(Sel_BLK)에 인가되는 동작 전압들(Vop)은 제1 글로벌 라인들(1GL) 및 제4 패스 스위치 그룹(4PSG)을 통해 선택된 메모리 블록(Sel_BLK)에 인가되므로, 제1 동작 전압 생성기(1OVG)는 동작 전압들(Vop)을 생성하고, 제1 디코더(1DEC)는 고전압을 가지는 제1 블록 선택 신호(1BLKST)를 출력할 수 있다.
비선택된 메모리 블록들(Unsel_BLK) 중에서 제1 메모리 블록(BLK1)은 제1 패스 스위치 그룹(1PSG)과 제1 글로벌 라인들(1GL)에 대응되고, 제2 메모리 블록(BLK2)은 제2 패스 스위치 그룹(2PSG)과 제2 글로벌 라인들(2GL)에 대응되며, 제3 메모리 블록(BLK3)은 제3 패스 스위치 그룹(3PSG)과 제2 글로벌 라인들(2GL)에 대응된다.
선택된 메모리 블록(Sel_BLK)의 프로그램 동작 중, 제2 글로벌 라인들(2GL)에는 접지 전압(VSS)이 인가되지만, 프로그램 동작의 일부 구간에서는 일부 글로벌 라인들에 양전압(Vp)이 인가될 수 있다. 예를 들면, 제2 동작 전압 생성기(2OVG)는 프로그램 동작 중 일부 구간에서 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에 양전압(Vp)을 인가할 수 있다. 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에 양전압(Vp)을 인가하는 이유는, 비선택된 메모리 블록들(Unsel_BLK)에 연결된 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 양전압을 전달함으로써 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들에서 GIDL이 발생하는 것을 방지하기 위함이다. 제2 글로벌 라인들(2GL)에 인가된 양전압(Vp)을 비선택된 메모리 블록들(Unsel_BLK)에 전달하기 위하여, 제2 디코더(2DEC)는 일부 구간에서 음전압(Vn)을 가지는 제2 블록 선택 신호(2BLKST)를 출력할 수 있다.
비선택된 메모리 블록들(Unsel_BLK) 중 제1 메모리 블록(BLK1)은 제1 글로벌 라인들(1GL)에 인가되는 전압들과 제2 블록 선택 신호(2BLKST)의 전압의 영향을 받을 수 있고, 제2 메모리 블록(BLK2)은 제2 글로벌 라인들(2GL)에 인가되는 전압들과 제1 블록 선택 신호(1BLKST)의 전압의 영향을 받을 수 있으며, 제3 메모리 블록(BLK3)은 제2 글로벌 라인들(2GL)에 인가되는 전압들과 제2 블록 선택 신호(2BLKST)의 전압의 영향을 받을 수 있다.
제2 글로벌 라인들(2GL)에 인가되는 전압들이 접지 전압(VSS)에서 양전압(Vp)으로 변경되는 구간과, 제2 블록 선택 신호(2BLKST)가 접지 전압(VSS)에서 음전압(Vn)으로 변경되는 구간은 서로 동일할 수 있다. 예를 들면, 워드 라인들에 패스 전압 또는 프로그램 전압이 인가될 때, 접지 전압(VSS)에서 양전압(Vp) 또는 음전압(Vn)으로 변경될 수 있다.
프로그램 동작 시, 각 라인들에 인가되는 전압들 및 블록 선택 신호의 전압 변경 방법을 구체적으로 설명하면 다음과 같다.
도 7은 본 발명에 따른 프로그램 동작을 설명하기 위한 도면이고, 도 8a 및 도 8b는 본 발명에 따른 선택 트랜지스터들의 동작을 설명하기 위한 도면들이다.
도 6 및 도 7을 참조하면, 패스 전압 인가 구간(T1-T2)에서, 제1 글로벌 라인들(1GL)에 포함된 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에는 양전압으로 설정된 턴온 전압(Von)이 인가되고, 선택된 글로벌 워드 라인(Sel_GWL) 및 비선택된 글로벌 워드 라인들(Unsel_GWL)에는 패스 전압(Vpass)이 인가될 수 있다. 제1 글로벌 라인들(1GL)에 인가된 동작 전압들(Vop)을 선택된 메모리 블록(Sel_BLK)으로 전달하기 위하여, 제1 블록 선택 신호(1BLKST)는 고전압(HV)을 가질 수 있다. 고전압(HV)은 적어도 패스 스위치의 문턱 전압에 프로그램 전압(Vpgm)을 합한 전압으로 설정될 수 있다. 제2 글로벌 라인들(2GL)에 포함된 글로벌 워드 라인들(GWL) 에는 접지 전압(VSS)이 인가될 수 있고, 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에는 접지 전압(VSS) 또는 양전압(Vp)이 인가될 수 있다. 제2 블록 선택 신호(2BLKST)는 접지 전압(VSS)을 가질 수 있다.
프로그램 전압 인가 구간(T2-T3)에서, 제1 글로벌 라인들(1GL)에 포함된 선택된 글로벌 워드 라인(Sel_GWL)에는 프로그램 전압(Vpgm)이 인가될 수 있다. 제1 블록 선택 신호(1BLKST)가 고전압(HV)을 가지므로, 선택된 글로벌 워드 라인(Sel_GWL)에 인가된 프로그램 전압(Vpgm)은 선택된 메모리 블록(Sel_BLK)에 연결된 선택된 워드 라인으로 전달될 수 있다.
도 8a를 참조하면, 드레인 선택 라인(DSL)의 전압이 접지 전압(VSS)에서 로우 양전압(L_Vp)으로 높아지면, 드레인 선택 트랜지스터(DST)의 게이트와 드레인(DR) 간 전압차가 감소할 수 있다. 예를 들면, 비트 라인(BL)에 프로그램 금지 전압(Vinh)이 인가될 때, 드레인 선택 라인(DSL)의 전압이 로우 양전압(L_Vp)으로 높아지면, 드레인(DR)과 게이트 간 전압차가 감소할 수 있다. 이로 인해, 드레인 선택 트랜지스터(DST)의 드레인(DR) 영역이 확장되는 현상이 발생하지 않고 채널막(CH)에 채널이 형성되지 않으므로, 드레인 선택 트랜지스터(DST)는 턴오프될 수 있다.
도 8b를 참조하면, 소스 선택 라인(SSL)의 전압이 접지 전압(VSS)에서 로우 양전압(L_Vp)으로 높아지면, 소스 선택 트랜지스터(SST)의 게이트와 소스(SC) 간 전압차가 감소할 수 있다. 예를 들면, 소스 라인(SL)에 소스 전압(Vsl)이 인가될 때, 소스 선택 라인(SSL)의 전압이 로우 양전압(L_Vp)으로 높아지면, 소스(SC)와 게이트 간 전압차가 감소할 수 있다. 이로 인해, 소스 선택 트랜지스터(SST)의 소스(SC) 영역이 확장되는 현상이 발생하지 않고 채널막(CH)에 채널이 형성되지 않으므로, 소스 선택 트랜지스터(SST)는 턴오프될 수 있다.
상술한 바와 같이, 비선택된 메모리 블록들의 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)이 턴오프 상태를 유지함으로써, 비선택된 메모리 블록들의 스트링들에서 채널 부스팅이 발생하는 현상이 방지될 수 있다.
도 6 및 도 7을 참조하면, 제1 시간(tk1) 동안 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에 양전압(Vp)이 인가된 후, 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에는 접지 전압(VSS)이 다시 인가될 수 있다. 제2 블록 선택 신호(2BLKST)도 제2 시간(tk2) 동안 음전압(Vn)을 유지한 후 접지 전압(VSS)으로 다시 높아질 수 있다.
도 9는 본 발명에 따른 전압 변경 구간에서 선택 라인들의 전압을 설명하기 위한 도면이다.
도 9는 도 3에 도시된 간략하게 도시한 도면이므로, 복수의 라인들 및 패스 스위치 그룹들의 상세한 회로는 생략되고, 각 구성들 간 연결 관계를 보여준다.
도 9를 참조하면, 도 7의 제1 또는 제2 시간(tk1 또는 tk2) 동안, 선택된 메모리 블록(Sel_BLK) 또는 비선택된 메모리 블록들(Unsel_BLK)에 연결된 드레인 선택 라인들(DSL) 및 소스 선택 라인들(SSL)에는 서로 다른 전압들이 인가될 수 있다.
선택된 메모리 블록(Sel_BLK)인 제4 메모리 블록(BLK4)에 연결된 드레인 및 소스 선택 라인들(DSL, SSL)은 제1 글로벌 라인들(1GL)에 인가된 전압과 제1 블록 선택 신호(1BLKST)의 전압의 영향을 받을 수 있다. 예를 들면, 제1 글로벌 라인들(1GL)에 포함된 글로벌 드레인 및 글로벌 소스 라인들에 턴온 전압(Von)이 인가되고, 제1 블록 선택 신호(1BLKST)가 고전압(HV)이므로, 글로벌 드레인 및 글로벌 소스 라인들에 인가된 턴온 전압(Von)이 선택된 메모리 블록(Sel_BLK)의 드레인 및 소스 선택 라인들(DSL, SSL)에 전달될 수 있다.
비선택된 메모리 블록(Unsel_BLK)인 제3 메모리 블록(BLK3)에 연결된 드레인 및 소스 선택 라인들(DSL, SSL)은 제2 글로벌 라인들(2GL)에 인가된 전압과 제2 블록 선택 신호(2BLKST)의 전압의 영향을 받을 수 있다. 예를 들면, 제2 글로벌 라인들(2GL)에 포함된 글로벌 드레인 및 글로벌 소스 라인들에 양전압(Vp)이 인가되고, 제2 블록 선택 신호(2BLKST)가 음전압(Vn)이므로, 제3 메모리 블록(BLK3)의 드레인 및 소스 선택 라인들(DSL, SSL)은 플로팅될 수 있다(Floating).
비선택된 메모리 블록(Unsel_BLK)인 제2 메모리 블록(BLK2)에 연결된 드레인 및 소스 선택 라인들(DSL, SSL)은 제2 글로벌 라인들(2GL)에 인가된 전압과 제1 블록 선택 신호(1BLKST)의 전압의 영향을 받을 수 있다. 예를 들면, 제2 글로벌 라인들(2GL)에 포함된 글로벌 드레인 및 글로벌 소스 라인들에 양전압(Vp)이 인가되고, 제1 블록 선택 신호(1BLKST)가 고전압(HV)이므로, 글로벌 드레인 및 글로벌 소스 라인들에 인가된 고전압(Vp)이 제2 메모리 블록(BLK2)의 드레인 및 소스 선택 라인들(DSL, SSL)에 전달될 수 있다.
비선택된 메모리 블록(Unsel_BLK)인 제1 메모리 블록(BLK1)에 연결된 드레인 및 소스 선택 라인들(DSL, SSL)은 제1 글로벌 라인들(1GL)에 인가된 전압과 제2 블록 선택 신호(2BLKST)의 전압의 영향을 받을 수 있다. 예를 들면, 제1 글로벌 라인들(1GL)에 포함된 글로벌 드레인 및 글로벌 소스 라인들에 턴온 전압(Von)이 인가되고, 제2 블록 선택 신호(2BLKST)가 음전압(Vn)이므로, 제1 메모리 블록(BLK1)의 드레인 및 소스 선택 라인들(DSL, SSL)은 플로팅될 수 있다(Floating).
상술한 바와 같이, 선택된 메모리 블록의 프로그램 동작 시, 비선택된 메모리 블록들에 포함된 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들이 턴오프 상태를 유지하도록 함으로써, 비선택된 메모리 블록들의 스트링들에서 채널 부스팅이 발생하는 현상이 방지될 수 있다. 따라서, 선택된 메모리 블록의 프로그램 동작이 종료된 후 비선택된 메모리 블록들에서 후속 동작이 수행될 때, 비선택된 메모리 블록들의 채널을 초기화하는 시간이 단축될 수 있으며, 잔류되는 채널 전압이 없으므로 비선택된 메모리 블록들에서 수행되는 후속 동작의 신뢰도가 개선될 수 있다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 주변 회로 130: 제어 회로
21: 전압 생성기 22: 로우 디코더
23: 소스 전압 생성기 24: 페이지 버퍼 그룹
25: 컬럼 디코더 26: 입출력 회로
OVG: 동작 전압 생성기 DEC: 디코더
PSG: 패스 스위치 그룹 PS: 패스 스위치

Claims (24)

  1. 복수의 메모리 셀들을 포함하는 제1 메모리 블록 및 제2 메모리 블록;
    제1 글로벌 라인들에 동작 전압들을 인가하고, 상기 동작 전압들을 인가하는 동안 제2 글로벌 라인들에 포함된 글로벌 선택 라인들에 양전압을 선택적으로 인가하고, 상기 제2 글로벌 라인들 중 상기 글로벌 선택 라인들을 제외한 나머지 글로벌 라인들에 접지 전압을 인가하도록 구성된 전압 생성기; 및
    상기 제1 메모리 블록에 연결된 제1 로컬 라인들과 상기 제1 글로벌 라인들 사이의 제1 패스 스위치들을 턴온시키고, 상기 제2 메모리 블록에 연결된 제2 로컬 라인들과 상기 제2 글로벌 라인들 사이의 제2 패스 스위치들을 턴오프시키도록 구성된 로우 디코더를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 전압 생성기는,
    상기 제1 글로벌 라인들에 상기 동작 전압들, 상기 접지 전압 또는 상기 양전압을 인가하도록 구성된 제1 동작 전압 생성기; 및
    상기 제2 글로벌 라인들에 상기 동작 전압들, 상기 접지 전압 또는 상기 양전압을 인가하도록 구성된 제2 동작 전압 생성기를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 동작 전압 생성기가 상기 동작 전압들을 상기 제1 글로벌 라인들에 인가할 때,
    상기 제2 동작 전압 생성기는 상기 접지 전압을 상기 제2 글로벌 라인들에 인가하고,
    상기 제1 동작 전압 생성기가 상기 제1 글로벌 라인들 중 선택된 글로벌 워드 라인에 프로그램 전압을 인가하는 구간에서, 상기 제2 동작 전압 생성기는 상기 제2 글로벌 라인들에 포함된 상기 글로벌 선택 라인들에 상기 양전압을 인가하도록 구성되는 메모리 장치.
  4. 제3항에 있어서, 상기 제2 동작 전압 생성기는,
    상기 제1 글로벌 라인들 중 상기 선택된 글로벌 워드 라인에 상기 프로그램 전압이 인가되는 동안, 상기 글로벌 선택 라인들에 상기 양전압을 일정 시간 동안 인가한 후 상기 글로벌 선택 라인들에 상기 접지 전압을 인가하도록 구성되는 메모리 장치.
  5. 제1항에 있어서,
    상기 동작 전압들은 프로그램 전압, 패스 전압 및 턴온 전압을 포함하는 메모리 장치.
  6. 제1항에 있어서, 상기 로우 디코더는,
    로우 어드레스에 응답하여 상기 제1 패스 스위치들을 동시에 제어하기 위한 제1 블록 선택 신호를 출력하도록 구성된 제1 디코더; 및
    상기 로우 어드레스에 응답하여 상기 제2 패스 스위치들을 동시에 제어하기 위한 제2 블록 선택 신호를 출력하도록 구성된 제2 디코더를 더 포함하는 메모리 장치.
  7. 제6항에 있어서, 상기 제1 패스 스위치들은,
    상기 제1 글로벌 라인들에 포함된 글로벌 선택 라인들 및 글로벌 워드 라인들과,
    상기 제1 로컬 라인들에 포함된 선택 라인들 및 워드 라인들 사이에 각각 연결된 메모리 장치.
  8. 제7항에 있어서,
    상기 선택 라인들은 상기 제1 메모리 블록의 선택 트랜지스터들의 게이트들에 연결되고,
    상기 워드 라인들은 상기 선택 트랜지스터들 사이의 메모리 셀들의 게이트들에 연결되는 메모리 장치.
  9. 제6항에 있어서, 상기 제2 패스 스위치들은,
    상기 제2 글로벌 라인들에 포함된 상기 글로벌 선택 라인들 및 글로벌 워드 라인들과,
    상기 제2 로컬 라인들에 포함된 선택 라인들 및 워드 라인들 사이에 각각 연결된 메모리 장치.
  10. 제9항에 있어서,
    상기 선택 라인들은 상기 제2 메모리 블록의 선택 트랜지스터들의 게이트들에 연결되고,
    상기 워드 라인들은 상기 선택 트랜지스터들 사이의 메모리 셀들의 게이트들에 연결되는 메모리 장치.
  11. 제6항에 있어서, 상기 제1 디코더는,
    상기 제1 패스 스위치들을 턴온하기 위하여, 상기 제1 블록 선택 신호를 고전압으로써 출력하도록 구성된 메모리 장치.
  12. 제11항에 있어서,
    상기 고전압은 상기 제1 패스 스위치들의 문턱전압과 프로그램 전압을 합한 전압 또는 상기 합한 전압보다 높은 전압으로 설정되는 메모리 장치.
  13. 제6항에 있어서, 상기 제2 디코더는,
    상기 제2 패스 스위치들이 턴오프되도록, 상기 제2 블록 선택 신호를 음전압으로써 출력하도록 구성된 메모리 장치.
  14. 복수의 메모리 셀들을 포함하는 제1 메모리 블록 및 제2 메모리 블록;
    제1 글로벌 라인들에 동작 전압들을 인가하고, 상기 동작 전압들을 인가하는 동안 제2 글로벌 라인들에 포함된 글로벌 선택 라인들에 양전압을 선택적으로 인가하고, 상기 제2 글로벌 라인들 중 상기 글로벌 선택 라인들을 제외한 나머지 글로벌 라인들에 접지 전압을 인가하도록 구성된 전압 생성기; 및
    상기 제1 메모리 블록에 연결된 제1 로컬 라인들과 상기 제1 글로벌 라인들 사이의 제1 패스 스위치들에 고전압을 가지는 제1 블록 선택 신호를 인가하고, 상기 제2 메모리 블록에 연결된 제2 로컬 라인들과 상기 제2 글로벌 라인들 사이의 제2 패스 스위치들에 음전압을 선택적으로 인가하도록 구성된 로우 디코더를 포함하는 메모리 장치.
  15. 제14항에 있어서, 상기 전압 생성기는,
    상기 제1 글로벌 라인들에 상기 동작 전압들이 인가되는 동안, 상기 제2 글로벌 라인들에 접지 전압을 인가하고,
    상기 동작 전압들에 프로그램 전압이 포함되면, 상기 제2 글로벌 라인들에 포함된 상기 글로벌 선택 라인들에 상기 양전압을 인가하도록 구성되는 메모리 장치.
  16. 제14항에 있어서,
    상기 전압 생성기가 상기 제2 글로벌 라인들에 포함된 상기 글로벌 선택 라인들에 상기 양전압을 인가하는 동안,
    상기 로우 디코더는 상기 제2 패스 스위치들에 상기 음전압을 인가하도록 구성되는 메모리 장치.
  17. 제1 메모리 블록에 연결된 제1 로컬 라인들과 제1 글로벌 라인들 사이의 제1 패스 스위치들을 턴온하는 단계;
    제2 메모리 블록에 연결된 제2 로컬 라인들과 제2 글로벌 라인들 사이의 제2 패스 스위치들을 턴오프하는 단계;
    상기 제1 글로벌 라인들 중 선택된 글로벌 워드 라인에 프로그램 전압을 인가하는 단계;
    상기 프로그램 전압이 상기 선택된 글로벌 워드 라인에 인가될 때, 상기 제2 글로벌 라인들 중 글로벌 선택 라인들에 양전압을 인가하는 단계; 및
    상기 프로그램 전압이 상기 선택된 글로벌 워드 라인에 인가될 때, 상기 제2 패스 스위치들의 게이트들에 음전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제1 패스 스위치들을 턴온하는 단계에서, 상기 제1 패스 스위치들의 게이트들에 고전압을 가지는 제1 블록 선택 신호가 인가되는 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 고전압은 상기 제1 패스 스위치들의 문턱전압과 상기 프로그램 전압을 합한 전압 또는 상기 합한 전압보다 높은 전압인 메모리 장치의 동작 방법.
  20. 제17항에 있어서,
    상기 제2 패스 스위치들을 턴오프하는 단계에서, 상기 제2 패스 스위치들의 게이트들에 접지 전압을 가지는 제2 블록 선택 신호가 인가되는 메모리 장치의 동작 방법.
  21. 제17항에 있어서,
    상기 제2 패스 스위치들의 게이트들에 상기 음전압을 인가하는 단계는,
    상기 제1 글로벌 라인들 중 상기 선택된 글로벌 워드 라인에 상기 프로그램 전압을 인가하는 단계 내에서 수행되는 메모리 장치의 동작 방법.
  22. 제21항에 있어서,
    상기 제2 글로벌 라인들 중 상기 글로벌 선택 라인들에 상기 양전압을 인가하는 단계는,
    상기 제2 패스 스위치들의 게이트들에 상기 음전압을 인가하는 단계 내에서 수행되는 메모리 장치의 동작 방법.
  23. 제17항에 있어서,
    상기 제2 글로벌 라인들 중 상기 글로벌 선택 라인들에 상기 양전압을 인가하는 단계 이전에, 상기 제2 글로벌 라인들에는 접지 전압이 인가되는 메모리 장치의 동작 방법.
  24. 제17항에 있어서,
    상기 제2 패스 스위치들은,
    상기 제2 메모리 블록의 선택 트랜지스터들에 연결된 로컬 선택 라인들과 상기 글로벌 선택 라인들 사이에서 턴오프되는 메모리 장치의 동작 방법.
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