JP5143443B2 - 不揮発性メモリ装置及びその動作方法 - Google Patents
不揮発性メモリ装置及びその動作方法 Download PDFInfo
- Publication number
- JP5143443B2 JP5143443B2 JP2007032372A JP2007032372A JP5143443B2 JP 5143443 B2 JP5143443 B2 JP 5143443B2 JP 2007032372 A JP2007032372 A JP 2007032372A JP 2007032372 A JP2007032372 A JP 2007032372A JP 5143443 B2 JP5143443 B2 JP 5143443B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bit line
- well
- buffer
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 36
- 230000015654 memory Effects 0.000 claims description 100
- 239000000758 substrate Substances 0.000 claims description 70
- 230000000903 blocking effect Effects 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000007667 floating Methods 0.000 claims description 8
- 230000008878 coupling Effects 0.000 description 32
- 238000010168 coupling process Methods 0.000 description 32
- 238000005859 coupling reaction Methods 0.000 description 32
- 238000010586 diagram Methods 0.000 description 8
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
150 ページバッファ
Claims (43)
- 基板に形成された第1導電型ウエルと、
ビットラインに直列に接続され、前記第1導電型ウエルに形成される複数個の第1メモリセルと、
前記第1導電型ウエルの外部の基板に形成され、前記ビットラインに接続されるバッファと、
ビットラインからバッファを分離するように構成された少なくとも1つのディカップリングトランジスタとを含み、
前記ディカップリングトランジスタは前記第1導電型ウエルに形成され、
前記第1メモリセルが形成される前記第1導電型ウエルにはビットラインバイアス回路のトランジスタが形成される
ことを特徴とする不揮発性メモリ装置。 - 前記ディカップリングトランジスタは複数個のメモリセルなしに前記複数個の第1メモリセルと前記バッファとの間に形成される
ことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記ディカップリングトランジスタに接続され、前記ウエルの外部に形成され、前記ビットラインで前記バッファを選択的に遮断するように構成される遮断トランジスタをさらに含む
ことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 遮断トランジスタの大きさはディカップリングトランジスタの大きさより大きい
ことを特徴とする請求項3に記載の不揮発性メモリ装置。 - 前記ウエルがP型ウエルである
ことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記基板はP型基板であり、前記P型ウエルはP型基板内に属するN型ウエルに形成される
ことを特徴とする請求項5に記載の不揮発性メモリ装置。 - 基板に形成される第1導電型ウエルと、
前記ウエルに形成され、同一のビットラインに直列に接続された複数個の第1メモリセルと、
前記ビットラインに接続され、前記ウエルの外部の基板に形成されるバッファと、
前記ウエルに形成され、ビットラインにプリチャージ電圧を選択的に印加するように構成された少なくとも1つのプリチャージトランジスタとを含み、
前記第1メモリセルが形成される前記第1導電型ウエルにディカップリング回路のトランジスタが形成される
ことを特徴とする不揮発性メモリ装置。 - 前記プリチャージトランジスタは複数個のメモリセルなしに前記複数個の第1メモリセルと前記バッファとの間に形成される
ことを特徴とする請求項7に記載の不揮発性メモリ装置。 - 前記ウエルの外部に形成され、ビットラインからバッファを選択的に遮断するように構成された遮断トランジスタをさらに含む
ことを特徴とする請求項8に記載の不揮発性メモリ装置。 - 前記ウエルに形成され、ビットラインに直列に接続される複数個の第2メモリセルをさらに含み、
前記プリチャージトランジスタは前記複数の第1及び第2メモリセルの間に第1方向に形成される
ことを特徴とする請求項7に記載の不揮発性メモリ装置。 - 前記ウエルの外部に形成され、ビットラインから前記バッファを選択的に遮断するように構成される遮断トランジスタをさらに含む
ことを特徴とする請求項10に記載の不揮発性メモリ装置。 - 前記ウエルはP型ウエルである
ことを特徴とする請求項7に記載の不揮発性メモリ装置。 - 前記基板はP型基板であり、前記P型ウエルは前記P型基板に属するN型ウエルに形成される
ことを特徴とする請求項12に記載の不揮発性メモリ装置。 - 基板に形成される第1導電型ウエルと、
前記ウエルに形成され、ビットラインに直列に接続される複数個の第1メモリセルと、
ビットラインに接続され、前記ウエルの外部の前記基板内に形成されるバッファと、
前記ウエルに形成され、ビットラインから前記バッファをディカップリングするように構成された少なくとも1つのディカップリングトランジスタと、
前記ウエルに形成され、前記ビットラインにプリチャージ電圧を選択的に印加するように構成された少なくとも1つのプリチャージトランジスタを含む
ことを特徴とする不揮発性メモリ装置。 - 前記ウエルの外部に形成され、前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように形成された遮断トランジスタをさらに含む
ことを特徴とする請求項14に記載の不揮発性メモリ装置。 - 遮断トランジスタの大きさはディカップリングトランジスタの大きさより大きい
ことを特徴とする請求項15に記載の不揮発性メモリ装置。 - 前記ディカップリングトランジスタ及び前記プリチャージトランジスタは複数個のメモリセルなしに前記複数個の第1メモリセルと前記バッファとの間に形成される
ことを特徴とする請求項14に記載の不揮発性メモリ装置。 - 前記ウエルの外部に形成され、前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように構成された遮断トランジスタをさらに含む
ことを特徴とする請求項17に記載の不揮発性メモリ装置。 - 前記ウエルに形成され、前記ビットラインに直列に接続される複数個の第2メモリセルをさらに含み、
前記ディカップリングトランジスタは第1方向に前記複数の第1及び第2メモリセルの次に配置され、前記プリチャージトランジスタは前記第1方向に前記複数個の第1及び第2メモリセルの間に配置される
ことを特徴とする請求項14に記載の不揮発性メモリ装置。 - 前記ウエルの外部に形成され、前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように構成された遮断トランジスタをさらに含む
ことを特徴とする請求項19に記載の不揮発性メモリ装置。 - 前記ウエルはP型ウエルである
ことを特徴とする請求項14に記載の不揮発性メモリ装置。 - 前記基板はP型基板であり、前記P型ウエルは前記P型基板のN型ウエル内に形成される
ことを特徴とする請求項21に記載の不揮発性メモリ装置。 - ビットラインに直列に接続される複数個の第1メモリセルトランジスタと、
前記ビットラインに直列に接続される複数個の第2メモリセルトランジスタと、
前記ビットラインに接続されたバッファと、
前記ビットラインにプリチャージ電圧を選択的に印加するように形成され、前記第1方向に前記複数個の第1メモリセルと複数個の第2メモリセルとの間に形成される少なくとも1つのプリチャージトランジスタを含み、
基板に形成された第1導電型ウエルには、前記第1メモリセルトランジスタと前記第2メモリセルトランジスタとディカップリングトランジスタとが形成される
ことを特徴とする不揮発性メモリ装置。 - 前記バッファから前記ビットラインを分離するように構成され、前記第1方向に前記複数個の第1及び第2メモリセルトランジスタの次に配置されるディカップリングトランジスタをさらに含む
ことを特徴とする請求項23に記載の不揮発性メモリ装置。 - ディカップリングトランジスタと前記バッファとの間の前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に分離するように構成される遮断トランジスタをさらに含む
ことを特徴とする請求項24に記載の不揮発性メモリ装置。 - ビットラインに直列に接続される複数個のメモリセルトランジスタを含む基板の第1領域と、
前記ビットラインに接続されるバッファを含む前記基板の第2領域と、
前記第1領域に形成され、前記ビットラインから前記バッファを分離するように構成される少なくとも1つのディカップリングトランジスタと、
前記基板に、前記第1及び第2領域のうちの1つを定義する少なくとも1つのウエルを含み、
前記メモリセルトランジスタが形成される前記第1領域にはビットラインバイアス回路のトランジスタが形成される
ことを特徴とする不揮発性メモリ装置。 - 前記第1領域と第2領域との間に配置される第3領域をさらに含み、前記第3領域は遮断トランジスタを含み、前記メモリトランジスタと前記バッファとの間のディカップリングトランジスタに前記遮断トランジスタが接続され、前記遮断トランジスタは前記ビットラインで前記バッファを選択的に遮断するように構成される
ことを特徴とする請求項26に記載の不揮発性メモリ装置。 - ビットラインに直列に接続される複数個のメモリセルトランジスタを含む基板の第1領域と、
前記ビットラインに接続されるバッファを含む前記基板の第2領域と、
前記第1領域に形成され、前記ビットラインにプリチャージ電圧を選択的に印加するように構成される少なくとも1つのプリチャージトランジスタと、
前記基板に、前記第1及び第2領域のうちの1つを定義する少なくとも1つのウエルを含み、
前記メモリセルトランジスタを含む前記第1領域にディカップリング回路のトランジスタが形成される
ことを特徴とする不揮発性メモリ装置。 - 前記第1領域及び第2領域の間に配置され、遮断トランジスタを含む第3領域をさらに含み、前記遮断トランジスタは前記ビットラインで前記バッファを選択的に遮断するように構成される
ことを特徴とする請求項28に記載の不揮発性メモリ装置。 - ビットラインに直列に接続される複数個のメモリセルトランジスタを含む基板の第1領域と、
前記ビットラインに接続されるバッファを含む前記基板の第2領域と、
前記第1領域に形成され、前記ビットラインで前記バッファを分離するように構成される少なくとも1つのディカップリングトランジスタと、
前記第1領域に形成され、前記ビットラインにプリチャージ電圧を選択的に印加するように構成される少なくとも1つのプリチャージトランジスタと、
前記基板に、前記第1及び第2領域のうちの1つを定義する少なくとも1つのウエルを含む
ことを特徴とする不揮発性メモリ装置。 - 前記第1領域及び第2領域の間に配置され、遮断トランジスタを含む第3領域をさらに含み、前記メモリトランジスタと前記バッファとの間のディカップリングトランジスタに前記遮断トランジスタが接続され、前記遮断トランジスタは前記ビットラインで前記バッファを選択的に遮断するように構成される
ことを特徴とする請求項30に記載の不揮発性メモリ装置。 - 不揮発性メモリ装置の一部分を消去する方法において、
基板に形成され、ビットラインに直列に接続される複数個のメモリセルトランジスタを含むウエルに消去電圧を印加する段階と、
少なくとも1つのディカップリングトランジスタのゲートをフローティングさせる段階とを含み、
前記ディカップリングトランジスタは前記ウエル内に形成され、前記ウエルの外部の基板に形成されるバッファから前記ビットラインを選択的に分離するように構成され、
前記メモリセルトランジスタを含む前記ウエルにビットラインバイアス回路のトランジスタが形成される
ことを特徴とする方法。 - 遮断トランジスタのゲートにターンオフ電圧を印加して前記遮断トランジスタをターンオフさせる段階をさらに含み、
前記遮断トランジスタはウエルの外部に形成され、ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように構成される
ことを特徴とする請求項32に記載の方法。 - 前記ターンオフ電圧は接地電圧である
ことを特徴とする請求項33に記載の方法。 - 前記ターンオフ電圧は電源供給電圧である
ことを特徴とする請求項33に記載の方法。 - 不揮発性メモリ装置の一部分を消去する方法において、
ビットラインに直列に接続される複数個のメモリセルトランジスタを含み、基板に形成されるウエルに消去電圧を印加する段階と、
少なくとも1つのプリチャージトランジスタのゲートをフローティングさせる段階とを含み、
前記プリチャージトランジスタは前記ウエルに形成され、前記ビットラインにプリチャージ電圧を選択的に印加するように構成する段階とを含み、
前記メモリセルトランジスタを含む前記ウエルにディカップリング回路のトランジスタが形成される
ことを特徴とする方法。 - 遮断トランジスタをターンオフさせるために前記遮断トランジスタのゲートにターンオフ電圧を印加する段階をさらに含み、
前記遮断トランジスタは前記ウエルの外部に形成され、前記ビットラインから前記バッファを選択的に遮断するように構成される
ことを特徴とする請求項36に記載の方法。 - 前記ターンオフ電圧は接地電圧である
ことを特徴とする請求項37に記載の方法。 - 前記ターンオフは電源供給電圧である
ことを特徴とする請求項37に記載の方法。 - 不揮発性メモリ装置の一部分を消去する方法において、
ウエルはビットラインに直列に接続される複数個のメモリセルトランジスタを含み、基板に形成されるウエルに消去電圧を印加する段階と、
少なくとも1つのディカップリングトランジスタのゲートをフローティングさせる段階と、
前記ディカップリングトランジスタは前記ウエルに形成され、前記ウエルの外部の基板に形成されるバッファから前記ビットラインを選択的に分離するように構成する段階と、
少なくとも1つのプリチャージトランジスタゲートをフローティングさせる段階とを含み、
前記プリチャージトランジスタは前記ウエルに形成され、前記ビットラインにプリチャージ電圧を印加するように構成される
ことを特徴とする方法。 - 遮断トランジスタをターンオフさせるために前記遮断トランジスタのゲートにターンオフ電圧を印加する段階をさらに含み、
前記遮断トランジスタは前記ウエルの外部に形成され、前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように構成される
ことを特徴とする請求項40に記載の方法。 - 前記ターンオフ電圧は接地電圧である
ことを特徴とする請求項41に記載の方法。 - 前記ターンオフ電圧は電源供給電圧である
ことを特徴とする請求項41に記載の方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2006-0015821 | 2006-02-17 | ||
KR1020060015821A KR100771517B1 (ko) | 2006-02-17 | 2006-02-17 | 칩 사이즈를 줄일 수 있는 플래시 메모리 장치 |
US11/653,866 US7733695B2 (en) | 2006-02-17 | 2007-01-17 | Non-volatile memory device and method of operation therefor |
US11/653,866 | 2007-01-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007221136A JP2007221136A (ja) | 2007-08-30 |
JP5143443B2 true JP5143443B2 (ja) | 2013-02-13 |
Family
ID=38229856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007032372A Expired - Fee Related JP5143443B2 (ja) | 2006-02-17 | 2007-02-13 | 不揮発性メモリ装置及びその動作方法 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP1826768B1 (ja) |
JP (1) | JP5143443B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011198437A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5550609B2 (ja) * | 2011-07-13 | 2014-07-16 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
JP5883494B1 (ja) * | 2014-11-19 | 2016-03-15 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3660503B2 (ja) * | 1998-07-28 | 2005-06-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US6240020B1 (en) * | 1999-10-25 | 2001-05-29 | Advanced Micro Devices | Method of bitline shielding in conjunction with a precharging scheme for nand-based flash memory devices |
JP4170604B2 (ja) * | 2001-04-18 | 2008-10-22 | 株式会社東芝 | 不揮発性半導体メモリ |
JP3910889B2 (ja) * | 2002-08-20 | 2007-04-25 | 株式会社東芝 | 半導体メモリ |
EP1569242A1 (en) * | 2004-02-27 | 2005-08-31 | STMicroelectronics S.r.l. | Electrically word-erasable non-volatile memory-device, and biasing method thereof |
JP3993581B2 (ja) * | 2004-04-30 | 2007-10-17 | 株式会社東芝 | 半導体記憶装置 |
JP4768256B2 (ja) * | 2004-12-16 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
-
2007
- 2007-02-13 JP JP2007032372A patent/JP5143443B2/ja not_active Expired - Fee Related
- 2007-02-16 EP EP07250657A patent/EP1826768B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP1826768B1 (en) | 2008-11-05 |
EP1826768A2 (en) | 2007-08-29 |
JP2007221136A (ja) | 2007-08-30 |
EP1826768A3 (en) | 2007-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7733695B2 (en) | Non-volatile memory device and method of operation therefor | |
US7623384B2 (en) | Nonvolatile semiconductor memory | |
TWI662827B (zh) | Semiconductor memory device | |
US8520440B2 (en) | Semiconductor memory device and method of operating the same | |
KR100882989B1 (ko) | 각각이 플로팅 게이트 및 제어 게이트를 갖는 mos트랜지스터를 구비한 반도체 메모리 디바이스 | |
US7423910B2 (en) | Semiconductor device including MOS transistors having floating gate and control gate | |
KR100897603B1 (ko) | 반도체 메모리 장치 | |
US7313027B2 (en) | Nonvolatile semiconductor memory device and a method of word lines thereof | |
US8279673B2 (en) | Non-volatile semiconductor memory | |
JP5626812B2 (ja) | 半導体記憶装置 | |
US7672169B2 (en) | Nonvolatile semiconductor memory and driving method thereof | |
JP2009170077A (ja) | 半導体メモリ列デコーダデバイス及びその方法 | |
US9330739B2 (en) | Semiconductor device having high-voltage transistor | |
JP2009205728A (ja) | Nand型不揮発性半導体メモリ | |
US8897068B2 (en) | Semiconductor memory device | |
US20060171235A1 (en) | Non-volatile semiconductor memory device | |
JP5143443B2 (ja) | 不揮発性メモリ装置及びその動作方法 | |
US9466378B2 (en) | Semiconductor memory device | |
US20130080718A1 (en) | Semiconductor memory device and method of operating the same | |
US7382653B2 (en) | Electrically rewritable non-volatile semiconductor memory device | |
JP5792878B2 (ja) | 半導体記憶装置 | |
JP7297977B1 (ja) | フラッシュメモリ | |
JP2007066355A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100118 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120710 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120928 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121023 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151130 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |