JP2001016190A - デジタルデータ処理装置 - Google Patents
デジタルデータ処理装置Info
- Publication number
- JP2001016190A JP2001016190A JP11185137A JP18513799A JP2001016190A JP 2001016190 A JP2001016190 A JP 2001016190A JP 11185137 A JP11185137 A JP 11185137A JP 18513799 A JP18513799 A JP 18513799A JP 2001016190 A JP2001016190 A JP 2001016190A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- clock
- digital data
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 入力信号に対するクロック信号の位相関係を
判定する。 【解決手段】 入力信号の信号値をクロック信号のクロ
ックに同期して取込んで出力する第１のＦＦ８と、クロ
ック信号を第１のＦＦにおけるセットアップ時間とホー
ルド時間とを加算した動作不安定時間だけ遅延させて遅
延クロック信号として出力する遅延回路１０と、入力信
号の信号値を遅延クロック信号のクロックに同期して取
込んで出力する第２のＦＦ１１と、第１のＦＦの出力信
号と第２のＦＦの出力信号との排他的論理和を算出して
排他的論理和信号として出力する排他的論理和回路９
と、排他的論理和信号をクロック信号のクロックに同期
して取込んで出力する第３のＦＦ１２と、第３のＦＦの
出力信号に基づいて入力ＦＦ４に対するクロック信号の
位相関係の良否を判定する判定手段１５とを備えてい
る。
判定する。 【解決手段】 入力信号の信号値をクロック信号のクロ
ックに同期して取込んで出力する第１のＦＦ８と、クロ
ック信号を第１のＦＦにおけるセットアップ時間とホー
ルド時間とを加算した動作不安定時間だけ遅延させて遅
延クロック信号として出力する遅延回路１０と、入力信
号の信号値を遅延クロック信号のクロックに同期して取
込んで出力する第２のＦＦ１１と、第１のＦＦの出力信
号と第２のＦＦの出力信号との排他的論理和を算出して
排他的論理和信号として出力する排他的論理和回路９
と、排他的論理和信号をクロック信号のクロックに同期
して取込んで出力する第３のＦＦ１２と、第３のＦＦの
出力信号に基づいて入力ＦＦ４に対するクロック信号の
位相関係の良否を判定する判定手段１５とを備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されたデジタ
ルデータ信号をフリップフロップで受信した後に解析し
たりこのデジタルデータ信号を用いて各種情報処理を実
施する各種デジタルデータ処理装置に係わり、特に、入
力されるデジタルデータ信号とこのデジタルデータ信号
に対してデータ処理を実施する場合に用いるクロック信
号との位相関係の良否を判定する機能を有したデジタル
データ処理装置に関する。
ルデータ信号をフリップフロップで受信した後に解析し
たりこのデジタルデータ信号を用いて各種情報処理を実
施する各種デジタルデータ処理装置に係わり、特に、入
力されるデジタルデータ信号とこのデジタルデータ信号
に対してデータ処理を実施する場合に用いるクロック信
号との位相関係の良否を判定する機能を有したデジタル
データ処理装置に関する。
【０００２】言い換えれば、フリップフロップ動作の曖
昧さに起因するデータ処理の不的確さを防止すべく、デ
ジタルデータ信号とクロック信号とをもとにデジタルデ
ータの遷移点情報を検出（以下クロス点検出と称する）
し、双方の信号を適切な位相関係にできる技術に関す
る。特に、本発明は、デジタルデータの特性測定中誤り
率を測定する装置に有効である。
昧さに起因するデータ処理の不的確さを防止すべく、デ
ジタルデータ信号とクロック信号とをもとにデジタルデ
ータの遷移点情報を検出（以下クロス点検出と称する）
し、双方の信号を適切な位相関係にできる技術に関す
る。特に、本発明は、デジタルデータの特性測定中誤り
率を測定する装置に有効である。
【０００３】
【従来の技術】各種デジタルデータ処理装置において
は、入力されたデジタルデータ信号を、クロック信号で
動作する入力ＦＦ（フリップフロップ）で一旦ラッチし
たのちに、データ処理部で所定のデータ処理を実施す
る。
は、入力されたデジタルデータ信号を、クロック信号で
動作する入力ＦＦ（フリップフロップ）で一旦ラッチし
たのちに、データ処理部で所定のデータ処理を実施す
る。
【０００４】図７は、デジタルデータ処理装置の一種で
ある誤り検出装置のデジタルデータ信号に対する入力処
理回路の概略構成図である。入力端子１から入力された
デジタルデータ信号からなる図８に示す波形を有する入
力信号ａは比較器２の一端に入力される。この比較器２
の他端には別の端子３から入力された直流の識別電圧Ｖ
thが印加されている。比較器２は入力信号ａをこの識別
電圧Ｖthで２値化（正規化）して新たな入力信号ａ1 と
して次のＤ型の入力ＦＦ（フリップフロップ）４の入力
端子Ｄへ印加する。
ある誤り検出装置のデジタルデータ信号に対する入力処
理回路の概略構成図である。入力端子１から入力された
デジタルデータ信号からなる図８に示す波形を有する入
力信号ａは比較器２の一端に入力される。この比較器２
の他端には別の端子３から入力された直流の識別電圧Ｖ
thが印加されている。比較器２は入力信号ａをこの識別
電圧Ｖthで２値化（正規化）して新たな入力信号ａ1 と
して次のＤ型の入力ＦＦ（フリップフロップ）４の入力
端子Ｄへ印加する。
【０００５】また、別の入力端子５から入力された図８
に示す矩形波形を有するクロック信号ｂは可変遅延回路
６でオペレータにて操作指定された遅延時間ΔＴだけ遅
延されて新たなクロック信号ｂ1 として、前記入力ＦＦ
４のクロック端子Ｃへ印加される。なお、クロック信号
ｂと入力信号ａの周波数（伝送速度）は一致している。
に示す矩形波形を有するクロック信号ｂは可変遅延回路
６でオペレータにて操作指定された遅延時間ΔＴだけ遅
延されて新たなクロック信号ｂ1 として、前記入力ＦＦ
４のクロック端子Ｃへ印加される。なお、クロック信号
ｂと入力信号ａの周波数（伝送速度）は一致している。
【０００６】入力ＦＦ４はクロック端子Ｃにクロック信
号ｂ1 における新たなクロックが入力する毎に、出力端
子Ｑから入力端子Ｄに印加されている比較器２から出力
された新たな入力信号ａ1 の信号値を出力する。すなわ
ち、入力ＦＦ４は入力された入力信号ａ1 をクロック信
号ｂ1 の１クロック周期分だけラッチ（遅延）させて新
たな入力信号ｄとして次の誤り測定部７へ送出する。
号ｂ1 における新たなクロックが入力する毎に、出力端
子Ｑから入力端子Ｄに印加されている比較器２から出力
された新たな入力信号ａ1 の信号値を出力する。すなわ
ち、入力ＦＦ４は入力された入力信号ａ1 をクロック信
号ｂ1 の１クロック周期分だけラッチ（遅延）させて新
たな入力信号ｄとして次の誤り測定部７へ送出する。
【０００７】誤り測定部７は前記クロック信号ｂ1 を用
いて、入力信号ｄの各ビット値と内部で生成された基準
信号の各ビット値との比較を実施して、入力信号ｄに含
まれるビット誤りを測定する。
いて、入力信号ｄの各ビット値と内部で生成された基準
信号の各ビット値との比較を実施して、入力信号ｄに含
まれるビット誤りを測定する。
【０００８】
【発明が解決しようとする課題】しかしながら、図７に
示すデジタルデータ処理装置の入力処理回路においても
まだ解消すべき次のような課題があった。
示すデジタルデータ処理装置の入力処理回路においても
まだ解消すべき次のような課題があった。
【０００９】一般に、ＦＦ（フリップフロップ）におい
ては、図９に示すように、セットアップ時間ＴS とこの
セットアップ時間ＴS に続くホールド時間ＴH が存在す
る。すなわち、Ｄ型の入力ＦＦ４を例にして説明する
と、時刻ｔ1 でクロック端子Ｃに入力されているクロッ
ク信号ｂ1 のクロックが立上がると、この時点で入力端
子Ｄに印加されている入力信号ａ1 の信号値の取込（読
込）を開始する。そして、伝送遅延時間ＴD が経過した
時刻ｔ2 から、取込んだ信号値に対する内部メモリに対
する保持動作（書込）動作を開始する。その結果、出力
端子Ｑから出力される信号ｄは、時刻ｔ2 以降入力信号
ａ1 の信号値への移行を開始する。
ては、図９に示すように、セットアップ時間ＴS とこの
セットアップ時間ＴS に続くホールド時間ＴH が存在す
る。すなわち、Ｄ型の入力ＦＦ４を例にして説明する
と、時刻ｔ1 でクロック端子Ｃに入力されているクロッ
ク信号ｂ1 のクロックが立上がると、この時点で入力端
子Ｄに印加されている入力信号ａ1 の信号値の取込（読
込）を開始する。そして、伝送遅延時間ＴD が経過した
時刻ｔ2 から、取込んだ信号値に対する内部メモリに対
する保持動作（書込）動作を開始する。その結果、出力
端子Ｑから出力される信号ｄは、時刻ｔ2 以降入力信号
ａ1 の信号値への移行を開始する。
【００１０】すなわち、クロック信号ｂ1 のクロックが
立上がり、入力信号ａ1 を正常に取り込むためには、セ
ットアップ時間ＴS とホールド時間ＴH の期間内で、入
力信号が安定していなければ、出力信号ｄは安定しな
い。
立上がり、入力信号ａ1 を正常に取り込むためには、セ
ットアップ時間ＴS とホールド時間ＴH の期間内で、入
力信号が安定していなければ、出力信号ｄは安定しな
い。
【００１１】クロック信号ｂ1 におけるクロックの立上
時刻ｔ1 の前後のセットアップ時間ＴS とホールド時間
ＴHとを加算した時間は動作不安定時間ＴA と定義でき
る。したがって、図１０に示すように、この動作不安定
時間ＴA内において、入力端子Ｄに印加されている入力
信号ａ1 の信号値が変化（遷移）する（この点がクロス
点である）と、変化前の信号値を読込んだり、変化後の
データを読込んだり、又は読込エラーが発生したりする
懸念がある。
時刻ｔ1 の前後のセットアップ時間ＴS とホールド時間
ＴHとを加算した時間は動作不安定時間ＴA と定義でき
る。したがって、図１０に示すように、この動作不安定
時間ＴA内において、入力端子Ｄに印加されている入力
信号ａ1 の信号値が変化（遷移）する（この点がクロス
点である）と、変化前の信号値を読込んだり、変化後の
データを読込んだり、又は読込エラーが発生したりする
懸念がある。
【００１２】その結果、入力端子１から入力される入力
信号ａの各ビット値と、実際に誤り測定部７へ入力され
る入力信号ｄの各ビット値とが不一致となる。すなわ
ち、実際に誤り測定部７へ入力される入力信号ｄには、
入力信号ａ本来が有する測定対象の誤りと、入力ＦＦ４
位置で発生する誤りとが含まれる。よって、誤り測定部
７は入力端子１から入力される入力信号ａの本来の誤り
を正しく測定できない。
信号ａの各ビット値と、実際に誤り測定部７へ入力され
る入力信号ｄの各ビット値とが不一致となる。すなわ
ち、実際に誤り測定部７へ入力される入力信号ｄには、
入力信号ａ本来が有する測定対象の誤りと、入力ＦＦ４
位置で発生する誤りとが含まれる。よって、誤り測定部
７は入力端子１から入力される入力信号ａの本来の誤り
を正しく測定できない。
【００１３】このような事態を回避するために、オペレ
ータは、誤り測定部７で入力信号ｄに対する誤り測定を
実施しながら可変遅延回路６の遅延時間ΔＴを０から１
クロック周期に亘って、順番に変化させていって、測定
された誤り（誤り率）が最小となる誤り（誤り率）を、
入力信号ａに対する誤り（誤り率）としていた。
ータは、誤り測定部７で入力信号ｄに対する誤り測定を
実施しながら可変遅延回路６の遅延時間ΔＴを０から１
クロック周期に亘って、順番に変化させていって、測定
された誤り（誤り率）が最小となる誤り（誤り率）を、
入力信号ａに対する誤り（誤り率）としていた。
【００１４】この状態においては、動作不安定時間ＴA
に入力信号ａ1 の信号値の変化時刻が含まれないよう
に、クロック信号ｂ1 の立上がり時刻（タイミング）が
調整されている。
に入力信号ａ1 の信号値の変化時刻が含まれないよう
に、クロック信号ｂ1 の立上がり時刻（タイミング）が
調整されている。
【００１５】しかし、このように、オペレータが測定結
果に基づいて可変遅延回路６の遅延時間ΔＴを調整する
場合においては、誤り測定に多大の手間と測定時間とが
必用であった。
果に基づいて可変遅延回路６の遅延時間ΔＴを調整する
場合においては、誤り測定に多大の手間と測定時間とが
必用であった。
【００１６】さらに、この入力処理回路が組込まれるデ
ジタルデータ処理装置が、誤り測定装置以外の一般のデ
ジタルデータ処理装置の場合は、動作不安定時間ＴA に
入力信号ａ1 の信号値の変化時刻（クロス点）が含まれ
ているか否かを確認する術がないので、デジタルデータ
処理装置全体のデータ処理結果に対する信頼性が低下す
る。
ジタルデータ処理装置が、誤り測定装置以外の一般のデ
ジタルデータ処理装置の場合は、動作不安定時間ＴA に
入力信号ａ1 の信号値の変化時刻（クロス点）が含まれ
ているか否かを確認する術がないので、デジタルデータ
処理装置全体のデータ処理結果に対する信頼性が低下す
る。
【００１７】本発明はこのような事情に鑑みてなされた
ものであり、クロック信号とこのクロック信号に対して
動作不安定時間だけ遅延させた遅延クロック信号とで、
入力されたデジタルデータ信号を取込む一対のフリップ
フロップを作動させることによって、データ処理部で実
際にデータ処理することなく、入力されたデジタルデー
タ信号に対するクロック信号の位相関係の良否をほぼ実
時間で判定でき、つまり、クロス点が動作不安定時間Ｔ
A 内に含まれているか否かを判定でき、この検出装置
（以下クロス点検出装置と称する）を組込むことにより
信頼性を大幅に向上できるデジタルデータ処理装置を提
供することを目的とする。
ものであり、クロック信号とこのクロック信号に対して
動作不安定時間だけ遅延させた遅延クロック信号とで、
入力されたデジタルデータ信号を取込む一対のフリップ
フロップを作動させることによって、データ処理部で実
際にデータ処理することなく、入力されたデジタルデー
タ信号に対するクロック信号の位相関係の良否をほぼ実
時間で判定でき、つまり、クロス点が動作不安定時間Ｔ
A 内に含まれているか否かを判定でき、この検出装置
（以下クロス点検出装置と称する）を組込むことにより
信頼性を大幅に向上できるデジタルデータ処理装置を提
供することを目的とする。
【００１８】
【課題を解決するための手段】本発明においては、入力
されたデジタルデータ信号を、クロック信号で動作する
入力フリップフロップでラッチしたのちに、データ処理
部で所定のデータ処理を実施するデジタルデータ処理装
置に対して、デジタルデータ信号に対するクロック信号
の位相関係の良否を判定するためのクロス点検出装置が
組込まれている。
されたデジタルデータ信号を、クロック信号で動作する
入力フリップフロップでラッチしたのちに、データ処理
部で所定のデータ処理を実施するデジタルデータ処理装
置に対して、デジタルデータ信号に対するクロック信号
の位相関係の良否を判定するためのクロス点検出装置が
組込まれている。
【００１９】そして、このクロス点検出装置は、デジタ
ルデータ信号の信号値をデジタルデータ信号に対するク
ロック信号のクロックに同期して取込んで出力する、入
力フリップフロップとほぼ同一特性の第１のフリップフ
ロップと、クロック信号を第１のフリップフロップにお
けるセットアップ時間とホールド時間とを加算した動作
不安定時間だけ遅延させて遅延クロック信号として出力
する遅延回路と、デジタルデータ信号の信号値を遅延ク
ロック信号のクロックに同期して取込んで出力する、入
力フリップフロップとほぼ同一特性の第２のフリップフ
ロップと、第１のフリップフロップの出力信号と第２の
フリップフロップの出力信号との排他的論理和を算出し
て排他的論理和信号として出力する排他的論理和回路
と、排他的論理和回路から出力された排他的論理和信号
をクロック信号のクロックに同期して取込んで出力する
第３のフリップフロップと、第３のフリップフロップの
出力信号に基づいて入力フリップフロップに対するロッ
ク信号の位相関係の良否を判定する判定手段とを備えて
いる。
ルデータ信号の信号値をデジタルデータ信号に対するク
ロック信号のクロックに同期して取込んで出力する、入
力フリップフロップとほぼ同一特性の第１のフリップフ
ロップと、クロック信号を第１のフリップフロップにお
けるセットアップ時間とホールド時間とを加算した動作
不安定時間だけ遅延させて遅延クロック信号として出力
する遅延回路と、デジタルデータ信号の信号値を遅延ク
ロック信号のクロックに同期して取込んで出力する、入
力フリップフロップとほぼ同一特性の第２のフリップフ
ロップと、第１のフリップフロップの出力信号と第２の
フリップフロップの出力信号との排他的論理和を算出し
て排他的論理和信号として出力する排他的論理和回路
と、排他的論理和回路から出力された排他的論理和信号
をクロック信号のクロックに同期して取込んで出力する
第３のフリップフロップと、第３のフリップフロップの
出力信号に基づいて入力フリップフロップに対するロッ
ク信号の位相関係の良否を判定する判定手段とを備えて
いる。
【００２０】このように構成されたクロス点検出装置が
組込まれたデジタルデータ処理装置においては、第２の
ＦＦ（フリップフロップ）に印加されるクロック信号
は、第１のＦＦ（フリップフロップ）に印加されるクロ
ック信号に対して動作不安定時間だけ遅延された遅延ク
ロック信号である。その結果、クロック信号にけるクロ
ックの立上がり時刻で定まる第１のＦＦ上の動作不安定
時間と、遅延クロック信号にけるクロックの立上がり時
刻で定まる第２のＦＦ上の動作不安定時間とは時間軸上
で連続することになる。
組込まれたデジタルデータ処理装置においては、第２の
ＦＦ（フリップフロップ）に印加されるクロック信号
は、第１のＦＦ（フリップフロップ）に印加されるクロ
ック信号に対して動作不安定時間だけ遅延された遅延ク
ロック信号である。その結果、クロック信号にけるクロ
ックの立上がり時刻で定まる第１のＦＦ上の動作不安定
時間と、遅延クロック信号にけるクロックの立上がり時
刻で定まる第２のＦＦ上の動作不安定時間とは時間軸上
で連続することになる。
【００２１】したがって、図４（ａ）、（ｂ）に示すよ
うに、この連続した動作不安定時間ＴA（＝ＴS ＋
ＴH ）が、第１ＦＦ及び第２ＦＦに入力される同一のデ
ジタルデータ信号からなる入力信号ａ1 のビット周期
（クロック周期）ＴC 内に完全に含まれる場合は、各Ｆ
Ｆの出力信号の信号値は必ず一致する。よって、第１Ｆ
Ｆ及び第２ＦＦの各出力信号の排他的論理和信号は０
（Ｌ）である。
うに、この連続した動作不安定時間ＴA（＝ＴS ＋
ＴH ）が、第１ＦＦ及び第２ＦＦに入力される同一のデ
ジタルデータ信号からなる入力信号ａ1 のビット周期
（クロック周期）ＴC 内に完全に含まれる場合は、各Ｆ
Ｆの出力信号の信号値は必ず一致する。よって、第１Ｆ
Ｆ及び第２ＦＦの各出力信号の排他的論理和信号は０
（Ｌ）である。
【００２２】一方、図４（ｃ）、（ｄ）に示すように、
動作不安定時間ＴA を構成するセットアップ時間ＴS 、
ホールド時間ＴH のうちのいずれか一方の時間が、第１
ＦＦ及び第２ＦＦに入力される同一のデジタルデータ信
号からなる入力信号ａ1 のビット周期（クロック周期）
ＴC の境目を含む場合は、各ＦＦの出力信号の信号値は
必ずしも一致するとは限らない。
動作不安定時間ＴA を構成するセットアップ時間ＴS 、
ホールド時間ＴH のうちのいずれか一方の時間が、第１
ＦＦ及び第２ＦＦに入力される同一のデジタルデータ信
号からなる入力信号ａ1 のビット周期（クロック周期）
ＴC の境目を含む場合は、各ＦＦの出力信号の信号値は
必ずしも一致するとは限らない。
【００２３】すなわち、入力信号ａ1 の信号値が次のビ
ット周期ＴCで変化すると、変化前のデータ（信号値）
を読込んだり、変化後のデータ（信号値）を読込んだ
り、又は読込エラーが発生したりする懸念がある。な
お、たとえビット周期ＴCが変化してもデータ（ビット
値）が変化しなかったとしても読込エラーが発生する懸
念がある。よって、第１ＦＦ及び第２ＦＦの各出力信号
の排他的論理和信号は必ずしも０（Ｌ）であるとは限ら
ず、１（Ｈ）になる確率が高くなる。
ット周期ＴCで変化すると、変化前のデータ（信号値）
を読込んだり、変化後のデータ（信号値）を読込んだ
り、又は読込エラーが発生したりする懸念がある。な
お、たとえビット周期ＴCが変化してもデータ（ビット
値）が変化しなかったとしても読込エラーが発生する懸
念がある。よって、第１ＦＦ及び第２ＦＦの各出力信号
の排他的論理和信号は必ずしも０（Ｌ）であるとは限ら
ず、１（Ｈ）になる確率が高くなる。
【００２４】したがって、排他的論理和回路から出力さ
れた排他的論理和信号が１（Ｈ）を示す場合は、デジタ
ルデータ信号に対するクロック信号の位相関係は悪いと
判断できる。
れた排他的論理和信号が１（Ｈ）を示す場合は、デジタ
ルデータ信号に対するクロック信号の位相関係は悪いと
判断できる。
【００２５】また別の発明においては、上述した発明の
デジタルデータ処理装置に対して、さらに、クロック信
号と入力されたデジタルデータ信号間の相対的遅延時間
を指定された遅延時間だけ遅延させる可変遅延回路と、
判定手段における判定結果に基づいて可変遅延回路の遅
延時間を可変制御する遅延量制御手段とを付加してい
る。
デジタルデータ処理装置に対して、さらに、クロック信
号と入力されたデジタルデータ信号間の相対的遅延時間
を指定された遅延時間だけ遅延させる可変遅延回路と、
判定手段における判定結果に基づいて可変遅延回路の遅
延時間を可変制御する遅延量制御手段とを付加してい
る。
【００２６】このように構成されたデジタルデータ処理
装置においては、デジタルデータ信号に対するクロック
信号の位相関係は悪いと判断された場合、入力ＦＦに印
加されるクロック信号のクロックのタイミングが調整さ
れて、連続した動作不安定時間（ＴS ＋ＴH ）が、第１
ＦＦ及び第２ＦＦに入力される同一のデジタルデータ信
号からなる入力信号ａ1 のビット周期（クロック周期）
ＴC 内に完全に含まれるようになる。
装置においては、デジタルデータ信号に対するクロック
信号の位相関係は悪いと判断された場合、入力ＦＦに印
加されるクロック信号のクロックのタイミングが調整さ
れて、連続した動作不安定時間（ＴS ＋ＴH ）が、第１
ＦＦ及び第２ＦＦに入力される同一のデジタルデータ信
号からなる入力信号ａ1 のビット周期（クロック周期）
ＴC 内に完全に含まれるようになる。
【００２７】このように、入力されたデジタルデータ信
号の各ビット値と、実際にデータ処理定部へ入力される
入力信号の各ビット値とが不一致になることが解消さ
れ、このロス点検出装置が組込まれたデジタルデータ処
理装置の信頼性が大幅に向上する。
号の各ビット値と、実際にデータ処理定部へ入力される
入力信号の各ビット値とが不一致になることが解消さ
れ、このロス点検出装置が組込まれたデジタルデータ処
理装置の信頼性が大幅に向上する。
【００２８】
【発明の実施の形態】以下、本発明の各実施形態を図面
を用いて説明する。 （第１実施形態）図１は本発明の第１実施形態に係るク
ロス点検出装置が組込まれたデジタルデータ処理装置の
概略構成を示すブロック図である。この実施形態のデジ
タルデータ処理装置は例えば誤り測定装置である。ま
た、図７に示す従来の入力処理回路と同一部分には同一
符号が付してある。したがって、重複する部分の詳細説
明は省略されている。
を用いて説明する。 （第１実施形態）図１は本発明の第１実施形態に係るク
ロス点検出装置が組込まれたデジタルデータ処理装置の
概略構成を示すブロック図である。この実施形態のデジ
タルデータ処理装置は例えば誤り測定装置である。ま
た、図７に示す従来の入力処理回路と同一部分には同一
符号が付してある。したがって、重複する部分の詳細説
明は省略されている。
【００２９】入力端子１から入力されたビット周期（ク
ロック周期）ＴC を有するデジタルデータ信号からなる
図２に示す波形を有する入力信号ａは比較器２の一端に
入力される。比較器２の他端には別の端子３から入力さ
れた直流の識別電圧Ｖthが印加されている。比較器２は
入力信号ａをこの識別電圧Ｖthで２値化（正規化）して
新たな入力信号ａ1 としてＤ型の入力ＦＦ（フリップフ
ロップ）４の入力端子Ｄへ印加する。入力端子５から入
力された図８に示す矩形波形を有するクロック信号ｂは
可変遅延回路６ａで制御部１３の遅延量変更部１６にて
指定された遅延時間ΔＴだけ遅延されて新たなクロック
信号ｂ1 として、入力ＦＦ４のクロック端子Ｃへ印加さ
れる。なお、クロック信号ｂと入力信号ａの周波数（伝
送速度）は一致している。
ロック周期）ＴC を有するデジタルデータ信号からなる
図２に示す波形を有する入力信号ａは比較器２の一端に
入力される。比較器２の他端には別の端子３から入力さ
れた直流の識別電圧Ｖthが印加されている。比較器２は
入力信号ａをこの識別電圧Ｖthで２値化（正規化）して
新たな入力信号ａ1 としてＤ型の入力ＦＦ（フリップフ
ロップ）４の入力端子Ｄへ印加する。入力端子５から入
力された図８に示す矩形波形を有するクロック信号ｂは
可変遅延回路６ａで制御部１３の遅延量変更部１６にて
指定された遅延時間ΔＴだけ遅延されて新たなクロック
信号ｂ1 として、入力ＦＦ４のクロック端子Ｃへ印加さ
れる。なお、クロック信号ｂと入力信号ａの周波数（伝
送速度）は一致している。
【００３０】入力ＦＦ４はクロック端子Ｃにクロック信
号ｂ1 における新たなクロックが入力する毎に、出力端
子Ｑから入力端子Ｄに印加されている比較器２から出力
された新たな入力信号ａ1 の信号値を新たな入力信号ｄ
として誤り測定部７へ送出する。誤り測定部７は前記ク
ロック信号ｂ1 を用いて、入力信号ｄの各ビット値と内
部で生成された基準信号の各ビット値との比較を実施し
て、入力信号ｄに含まれるビット誤りを測定する。
号ｂ1 における新たなクロックが入力する毎に、出力端
子Ｑから入力端子Ｄに印加されている比較器２から出力
された新たな入力信号ａ1 の信号値を新たな入力信号ｄ
として誤り測定部７へ送出する。誤り測定部７は前記ク
ロック信号ｂ1 を用いて、入力信号ｄの各ビット値と内
部で生成された基準信号の各ビット値との比較を実施し
て、入力信号ｄに含まれるビット誤りを測定する。
【００３１】比較器２から出力された入力信号ａ1 は入
力ＦＦ４の入力端子Ｄに印加されると共に、この入力Ｆ
Ｆ４と同一構成の第１のＦＦ８及び第２のＦＦ１１にお
ける各入力端子Ｄに印加される。また、可変遅延回路６
ａで入力されたクロック信号ｂに対してΔＴだけ遅延さ
れたクロック信号ｂ1 は第１のＦＦ８のクロック端子Ｃ
に入力されると共に遅延回路１０へ入力される。
力ＦＦ４の入力端子Ｄに印加されると共に、この入力Ｆ
Ｆ４と同一構成の第１のＦＦ８及び第２のＦＦ１１にお
ける各入力端子Ｄに印加される。また、可変遅延回路６
ａで入力されたクロック信号ｂに対してΔＴだけ遅延さ
れたクロック信号ｂ1 は第１のＦＦ８のクロック端子Ｃ
に入力されると共に遅延回路１０へ入力される。
【００３２】遅延回路１０は、入力されたクロック信号
ｂ1を、入力ＦＦ４におけるセットアップ時間ＴS とホ
ールド時間ＴH とを加算した動作不安定時間ＴA だけ遅
延させて、新たな遅延クロック信号ｂ2 として第２のＦ
Ｆ１１のクロック端子Ｃへ印加される。
ｂ1を、入力ＦＦ４におけるセットアップ時間ＴS とホ
ールド時間ＴH とを加算した動作不安定時間ＴA だけ遅
延させて、新たな遅延クロック信号ｂ2 として第２のＦ
Ｆ１１のクロック端子Ｃへ印加される。
【００３３】第１のＦＦ８は、入力ＦＦ４とほぼ同じセ
ットアップ時間ＴS とホールド時間ＴH を有する。
ットアップ時間ＴS とホールド時間ＴH を有する。
【００３４】第１のＦＦ８の出力端子Ｑから出力される
出力信号ｄ1 は排他的論理和回路９の一端へ入力され
る。また。第２のＦＦ１１の出力端子Ｑから出力される
出力信号ｄ２ は排他的論理和回路９の他端へ入力され
る。排他的論理和回路９は第１のＦＦ８の出力信号ｂ1
と第２のＦＦ１１の出力信号ｂ2 との排他的論理和を算
出して、排他的論路和信号ｅとして第３のＦＦ１２の入
力端子Ｄへ送出する。したがって、第１のＦＦ８の出力
信号ｂ1 と第２のＦＦ１１の出力信号ｂ2 との論理レベ
ルが一致した場合は排他的論路和信号ｅの信号レベルは
ロー［０］レベルとなり、不一致の場合はハイ［１］レ
ベルとなる。
出力信号ｄ1 は排他的論理和回路９の一端へ入力され
る。また。第２のＦＦ１１の出力端子Ｑから出力される
出力信号ｄ２ は排他的論理和回路９の他端へ入力され
る。排他的論理和回路９は第１のＦＦ８の出力信号ｂ1
と第２のＦＦ１１の出力信号ｂ2 との排他的論理和を算
出して、排他的論路和信号ｅとして第３のＦＦ１２の入
力端子Ｄへ送出する。したがって、第１のＦＦ８の出力
信号ｂ1 と第２のＦＦ１１の出力信号ｂ2 との論理レベ
ルが一致した場合は排他的論路和信号ｅの信号レベルは
ロー［０］レベルとなり、不一致の場合はハイ［１］レ
ベルとなる。
【００３５】この第３のＦＦ１２のクロック端子Ｃに
は、可変遅延回路６ａから出力されたクロック信号ｂ1
が入力される。第３のＦＦ１２はクロック端子Ｃに印加
されているクロック信号ｂ1 のクロックの立上りに同期
して、入力端子Ｄに印加されている排他的論路和信号ｅ
の信号値を取込んで出力端子Ｑから出力する。
は、可変遅延回路６ａから出力されたクロック信号ｂ1
が入力される。第３のＦＦ１２はクロック端子Ｃに印加
されているクロック信号ｂ1 のクロックの立上りに同期
して、入力端子Ｄに印加されている排他的論路和信号ｅ
の信号値を取込んで出力端子Ｑから出力する。
【００３６】この第３のＦＦ１２の出力端子Ｑから出力
された出力信号ｇは次の制御部１３へ入力される。制御
部１３は、例えばマイクロコンピユータからなる一種の
情報処理装置で構成されている。そして、この制御部１
３内には、カウンタ１４、クロス点判定部１５及び遅延
量変更部１６が設けられている。
された出力信号ｇは次の制御部１３へ入力される。制御
部１３は、例えばマイクロコンピユータからなる一種の
情報処理装置で構成されている。そして、この制御部１
３内には、カウンタ１４、クロス点判定部１５及び遅延
量変更部１６が設けられている。
【００３７】カウンタ１４は、例えば１秒等の単位時間
内に第３ＦＦ１２の出力信号ｇに含まれるたハイ［１］
レベルの信号数（ビット数）、すなわち第１のＦＦ８の
出力信号ｂ1 と第２のＦＦ１１の出力信号ｂ2 との不一
致数Ｎを係数して、次のクロス点判定部１５へ送出す
る。クロス点判定部１５は、第１のＦＦ８の出力信号ｂ
1 と第２のＦＦ１１の出力信号ｂ2 との不一致数Ｎが予
め定められた許容数Ｎａ未満の場合は、入力端子１から
入力された入力信号ａに対する可変遅延退路６ａから出
力されたクロック信号ｂ1 の位相関係は良好であると判
定する。一方、不一致数Ｎが予め定められた許容数Ｎａ
を超える場合は、入力端子１から入力された入力信号ａ
に対する可変遅延退路６ａから出力されたクロック信号
ｂ1 の位相関係は不良であると判定して、その不良判定
結果ｈを遅延量変更部１６へ送出する。
内に第３ＦＦ１２の出力信号ｇに含まれるたハイ［１］
レベルの信号数（ビット数）、すなわち第１のＦＦ８の
出力信号ｂ1 と第２のＦＦ１１の出力信号ｂ2 との不一
致数Ｎを係数して、次のクロス点判定部１５へ送出す
る。クロス点判定部１５は、第１のＦＦ８の出力信号ｂ
1 と第２のＦＦ１１の出力信号ｂ2 との不一致数Ｎが予
め定められた許容数Ｎａ未満の場合は、入力端子１から
入力された入力信号ａに対する可変遅延退路６ａから出
力されたクロック信号ｂ1 の位相関係は良好であると判
定する。一方、不一致数Ｎが予め定められた許容数Ｎａ
を超える場合は、入力端子１から入力された入力信号ａ
に対する可変遅延退路６ａから出力されたクロック信号
ｂ1 の位相関係は不良であると判定して、その不良判定
結果ｈを遅延量変更部１６へ送出する。
【００３８】遅延量変更部１６は不良判定結果ｈを受領
すると、可変遅延回路６ａへ遅延量ΔＴを指定した遅延
量変更指令ｉを送出する。可変遅延回路６ａは、入力端
子５から入力されたクロック信号ｂに対する遅延量ΔＴ
を、遅延量変更部１６から指定された遅延量ΔＴに変更
する。
すると、可変遅延回路６ａへ遅延量ΔＴを指定した遅延
量変更指令ｉを送出する。可変遅延回路６ａは、入力端
子５から入力されたクロック信号ｂに対する遅延量ΔＴ
を、遅延量変更部１６から指定された遅延量ΔＴに変更
する。
【００３９】このように構成されたクロス点検出装置が
組込まれたデジタルデータ処理装置の動作を図２及び図
３のタイムチャートを用いて説明する。
組込まれたデジタルデータ処理装置の動作を図２及び図
３のタイムチャートを用いて説明する。
【００４０】図２において、入力端子１から入力された
ビット周期（クロック周期）ＴC を有するデジタルデー
タ信号からな入力信号ａは、比較器２で正規化されて、
新たな入力信号ａ1 として同一構成の各ＦＦ４、８、１
１へ入力される。入力ＦＦ４及び第１のＦＦ８には、可
変遅延回路６ａから出力された同一のクロック信号ｂ 1
が印加されているので、第１のＦＦ８の出力信号ｄ
1 は、入力ＦＦ４から出力されて誤り測定部７へ入力さ
れる入力信号ｄと同一波形となる。
ビット周期（クロック周期）ＴC を有するデジタルデー
タ信号からな入力信号ａは、比較器２で正規化されて、
新たな入力信号ａ1 として同一構成の各ＦＦ４、８、１
１へ入力される。入力ＦＦ４及び第１のＦＦ８には、可
変遅延回路６ａから出力された同一のクロック信号ｂ 1
が印加されているので、第１のＦＦ８の出力信号ｄ
1 は、入力ＦＦ４から出力されて誤り測定部７へ入力さ
れる入力信号ｄと同一波形となる。
【００４１】しかし、第２のＦＦ１１へ印加される遅延
クロック信号ｂ2 は、先のクロック信号ｂ1 に対して、
各ＦＦにおける動作不安定時間ＴA だけ遅延しているの
で、第１のＦＦ８の出力信号ｄ1 と第２のＦＦ１１の出
力信号ｄ2 とは動作不安定時間ＴA だけのタイミング差
が生じる。
クロック信号ｂ2 は、先のクロック信号ｂ1 に対して、
各ＦＦにおける動作不安定時間ＴA だけ遅延しているの
で、第１のＦＦ８の出力信号ｄ1 と第２のＦＦ１１の出
力信号ｄ2 とは動作不安定時間ＴA だけのタイミング差
が生じる。
【００４２】ここで、図２、及び図４（ａ）（ｂ）に示
すように、各クロック信号ｂ1 、ｂ 2 のクロックの立上
がりタイミングで定まる合計の動作不安定時間ＴA（＝
ＴS＋ＴH）が入力信号ａ1 における一つのビット周期
（クロック周期）ＴC内に含まれる場合は、第１のＦＦ
８の出力信号ｄ1 と第２のＦＦ１１の出力信号ｄ2 とは
確実に同一信号となる。具体的には、クロック信号ｂ1
におけるクロックの立上タイミングが時間ＴB の範囲内
に存在する場合に同一符号となる。
すように、各クロック信号ｂ1 、ｂ 2 のクロックの立上
がりタイミングで定まる合計の動作不安定時間ＴA（＝
ＴS＋ＴH）が入力信号ａ1 における一つのビット周期
（クロック周期）ＴC内に含まれる場合は、第１のＦＦ
８の出力信号ｄ1 と第２のＦＦ１１の出力信号ｄ2 とは
確実に同一信号となる。具体的には、クロック信号ｂ1
におけるクロックの立上タイミングが時間ＴB の範囲内
に存在する場合に同一符号となる。
【００４３】したがって、排他的論理和回路９から出力
される第１のＦＦ８の出力信号ｄ1と第２のＦＦ１１の
出力信号ｄ2 との排他的論理和信号ｅは、図２に示する
ように、前述したクロック信号ｂ1 に対する動作不安定
時間ＴA 内においては［１］になる可能性はあるが、そ
の他の期間は全て［０］である。
される第１のＦＦ８の出力信号ｄ1と第２のＦＦ１１の
出力信号ｄ2 との排他的論理和信号ｅは、図２に示する
ように、前述したクロック信号ｂ1 に対する動作不安定
時間ＴA 内においては［１］になる可能性はあるが、そ
の他の期間は全て［０］である。
【００４４】この排他的論理和信号ｅは、クロック信号
ｂ1 で作動する第３のＦＦ１２でラッチされるので、こ
の第３のＦＦ１２の出力信号ｇには、［０］の信号レベ
ルのみであり、［１］の信号レベルは含まれない。
ｂ1 で作動する第３のＦＦ１２でラッチされるので、こ
の第３のＦＦ１２の出力信号ｇには、［０］の信号レベ
ルのみであり、［１］の信号レベルは含まれない。
【００４５】したがって、制御部１３のカウンタ１４が
計数する出力信号ｇにおける１秒等の単位時間当たりの
［１］のビット数Ｎは０であり、許容値Ｎａを超えるこ
とはない。したがって、クロス点判定部１５は、入力信
号ａに対するクロック信号ｂ 1 の位相関係は良好である
と判定する。
計数する出力信号ｇにおける１秒等の単位時間当たりの
［１］のビット数Ｎは０であり、許容値Ｎａを超えるこ
とはない。したがって、クロス点判定部１５は、入力信
号ａに対するクロック信号ｂ 1 の位相関係は良好である
と判定する。
【００４６】一方、図３、及び図４（ｃ）（ｄ）に示す
ように、各クロック信号ｂ1 、ｂ2のクロックの立上が
りタイミングで定まる合計の動作不安定時間ＴA（＝ＴS
＋Ｔ H）が、入力信号ａ1 における一つのビット周期
（クロック周期）ＴC内に含まれずに、ビット周期（ク
ロック周期）ＴCの境目を含む場合は、前述したよう
に、該当ＦＦの動作不安定さの故に、１のＦＦ８の出力
信号ｄ1 と第２のＦＦ１１の出力信号ｄ2 とは必ずしも
に同一信号になるとは限らない。
ように、各クロック信号ｂ1 、ｂ2のクロックの立上が
りタイミングで定まる合計の動作不安定時間ＴA（＝ＴS
＋Ｔ H）が、入力信号ａ1 における一つのビット周期
（クロック周期）ＴC内に含まれずに、ビット周期（ク
ロック周期）ＴCの境目を含む場合は、前述したよう
に、該当ＦＦの動作不安定さの故に、１のＦＦ８の出力
信号ｄ1 と第２のＦＦ１１の出力信号ｄ2 とは必ずしも
に同一信号になるとは限らない。
【００４７】したがって、排他的論理和回路９から出力
される第１のＦＦ８の出力信号ｄ1と第２のＦＦ１１の
出力信号ｄ2 との排他的論理和信号ｅは、図３に示する
ように、前述したクロック信号ｂ1 に対する動作不安定
時間ＴA を含めて［１］になるか［０］になるかは不定
である。
される第１のＦＦ８の出力信号ｄ1と第２のＦＦ１１の
出力信号ｄ2 との排他的論理和信号ｅは、図３に示する
ように、前述したクロック信号ｂ1 に対する動作不安定
時間ＴA を含めて［１］になるか［０］になるかは不定
である。
【００４８】この排他的論理和信号ｅは、クロック信号
ｂ1 で作動する第３のＦＦ１２でラッチされるので、こ
の第３のＦＦ１２の出力信号ｇには、［０］の信号レベ
ルと［１］の信号レベルとが含まれる。
ｂ1 で作動する第３のＦＦ１２でラッチされるので、こ
の第３のＦＦ１２の出力信号ｇには、［０］の信号レベ
ルと［１］の信号レベルとが含まれる。
【００４９】したがって、制御部１３のカウンタ１４が
計数する出力信号ｇにおける１秒等の単位時間当たりの
［１］のビット数Ｎは０でなく、予め定められた許容値
Ｎａを超える。したがって、クロス点判定部１５は、入
力信号ａに対するクロック信号ｂ1 の位相関係は不良で
あると判定して、その、不良判定結果ｈを遅延量変更部
１６へ送出する。
計数する出力信号ｇにおける１秒等の単位時間当たりの
［１］のビット数Ｎは０でなく、予め定められた許容値
Ｎａを超える。したがって、クロス点判定部１５は、入
力信号ａに対するクロック信号ｂ1 の位相関係は不良で
あると判定して、その、不良判定結果ｈを遅延量変更部
１６へ送出する。
【００５０】遅延量変更部１６は不良判定結果ｈを受領
すると、可変遅延回路６ａへ遅延量ΔＴを指定した遅延
量変更指令ｉを送出する。この遅延量ΔＴは測定前に送
出していた遅延量ΔＴに微小遅延量を加算した値であ
る。可変遅延回路６ａは、入力端子５から入力されたク
ロック信号ｂに対する遅延量ΔＴを、遅延量変更部１６
から指定された遅延量ΔＴに変更する。
すると、可変遅延回路６ａへ遅延量ΔＴを指定した遅延
量変更指令ｉを送出する。この遅延量ΔＴは測定前に送
出していた遅延量ΔＴに微小遅延量を加算した値であ
る。可変遅延回路６ａは、入力端子５から入力されたク
ロック信号ｂに対する遅延量ΔＴを、遅延量変更部１６
から指定された遅延量ΔＴに変更する。
【００５１】その結果、各クロック信号ｂ1 、ｂ2 のク
ロックの立上がりタイミングで定まる合計の動作不安定
時間ＴA（＝ＴS＋ＴH）が、入力信号ａ1 における一つ
のビット周期（クロック周期）ＴC内に含まれれば、入
力信号ａに対するクロック信号ｂ1 の位相関係は良好と
なる。
ロックの立上がりタイミングで定まる合計の動作不安定
時間ＴA（＝ＴS＋ＴH）が、入力信号ａ1 における一つ
のビット周期（クロック周期）ＴC内に含まれれば、入
力信号ａに対するクロック信号ｂ1 の位相関係は良好と
なる。
【００５２】このように構成された、クロス点検出装置
が組込まれたデジタルデータ処理装置においては、誤り
測定部７に入力される入力信号ｄに含まれる、入力ＦＦ
４が有するセットアップ時間ＴS 及びホールド時間ＴH
を加算した動作不安定時間ＴA に入力信号ａの境目が入
ることに起因するビット誤りを確実に検出して、それを
除去できる。
が組込まれたデジタルデータ処理装置においては、誤り
測定部７に入力される入力信号ｄに含まれる、入力ＦＦ
４が有するセットアップ時間ＴS 及びホールド時間ＴH
を加算した動作不安定時間ＴA に入力信号ａの境目が入
ることに起因するビット誤りを確実に検出して、それを
除去できる。
【００５３】したがって、誤り測定部７に入力される入
力信号ｄには、入力信号ａ本来が有するビット誤りのみ
となり、このクロス検出装置が組込まれた誤り検出装置
の信頼性を大幅に向上できる。
力信号ｄには、入力信号ａ本来が有するビット誤りのみ
となり、このクロス検出装置が組込まれた誤り検出装置
の信頼性を大幅に向上できる。
【００５４】なお、実施形態においては、可変遅延回路
６ａはクロック信号を遅延させているが、比較器２の後
に設けられ、入力信号を遅延させるものでもよい。
６ａはクロック信号を遅延させているが、比較器２の後
に設けられ、入力信号を遅延させるものでもよい。
【００５５】（第２実施形態）図５は本発明の第２実施
形態に係るクロス点検出装置が組込まれたデジタルデー
タ処理装置の概略構成を示すブロック図である。図１に
示す第１実施形態のデジタルデータ処理装置と同一部分
には同一符号が付してある。したがって、重複する部分
の詳細説明は省略されている。
形態に係るクロス点検出装置が組込まれたデジタルデー
タ処理装置の概略構成を示すブロック図である。図１に
示す第１実施形態のデジタルデータ処理装置と同一部分
には同一符号が付してある。したがって、重複する部分
の詳細説明は省略されている。
【００５６】この第２実施形態のデジタルデータ処理装
置においては、第１実施形態のデジタルデータ処理装置
における第１のＦＦ８を入力ＦＦ４で代用している。し
たがって、図示するように、入力ＦＦ４の出力端子Ｑか
ら出力される出力信号は、誤り測定部７へ新たな入力信
号ｄとして入力されると共に、排他的論理和回路９の一
端へ新たな出力信号ｄ1 として印加される。その他の構
成は図１に示す第１実施形態のデジタルデータ処理装置
と全く同一である。
置においては、第１実施形態のデジタルデータ処理装置
における第１のＦＦ８を入力ＦＦ４で代用している。し
たがって、図示するように、入力ＦＦ４の出力端子Ｑか
ら出力される出力信号は、誤り測定部７へ新たな入力信
号ｄとして入力されると共に、排他的論理和回路９の一
端へ新たな出力信号ｄ1 として印加される。その他の構
成は図１に示す第１実施形態のデジタルデータ処理装置
と全く同一である。
【００５７】前述したように、デジタルデータ処理装置
に組込まれたクロス点検出装置を構成する第１のＦＦ８
は入力ＦＦ４と同一の機能を有するので、この第１のＦ
Ｆ８を除去して、除去した第１のＦＦ８の機能を入力Ｆ
Ｆ４で代用させても、第１実施形態のデジタルデータ処
理装置と同一の動作及び同一の作用効果を奏することが
できる。
に組込まれたクロス点検出装置を構成する第１のＦＦ８
は入力ＦＦ４と同一の機能を有するので、この第１のＦ
Ｆ８を除去して、除去した第１のＦＦ８の機能を入力Ｆ
Ｆ４で代用させても、第１実施形態のデジタルデータ処
理装置と同一の動作及び同一の作用効果を奏することが
できる。
【００５８】さらに、この第１実施形態のデジタルデー
タ処理装置においては、第１のＦＦ８を入力ＦＦ４で代
用しているので、回路構成が簡素化される。
タ処理装置においては、第１のＦＦ８を入力ＦＦ４で代
用しているので、回路構成が簡素化される。
【００５９】（第３実施形態）図６は本発明の第３実施
形態に係るクロス点検出装置が組込まれたデジタルデー
タ処理装置の概略構成を示すブロック図である。図１に
示す第１実施形態のデジタルデータ処理装置と同一部分
には同一符号が付してある。したがって、重複する部分
の詳細説明は省略されている。
形態に係るクロス点検出装置が組込まれたデジタルデー
タ処理装置の概略構成を示すブロック図である。図１に
示す第１実施形態のデジタルデータ処理装置と同一部分
には同一符号が付してある。したがって、重複する部分
の詳細説明は省略されている。
【００６０】この第３実施形態のデジタルデータ処理装
置においては、比較器２から出力された正規化された後
の入力信号ａ1 は、ＦＩＦＯメモリ１８の先頭のフリッ
プフロップで構成されるレジスタ１８ａの入力端子へ印
加される。このＦＩＦＯメモリ１８は直列接続された複
数のレジスタからなり、書込クロック端子Ｗに印加され
ているクロック信号のクロックが立上がる毎に、先頭の
レジスタ１８ａの入力端子に印加されている入力信号ａ
1 の信号値を取込む共に、先頭のレジスタ１８ａに記憶
保持している信号値を次のレジスタへシフトさせる。こ
の実施形態においては、書込クロック端子Ｗに可変遅延
回路６ａから出力されたクロック信号ｂ 1 が印加されて
いる。
置においては、比較器２から出力された正規化された後
の入力信号ａ1 は、ＦＩＦＯメモリ１８の先頭のフリッ
プフロップで構成されるレジスタ１８ａの入力端子へ印
加される。このＦＩＦＯメモリ１８は直列接続された複
数のレジスタからなり、書込クロック端子Ｗに印加され
ているクロック信号のクロックが立上がる毎に、先頭の
レジスタ１８ａの入力端子に印加されている入力信号ａ
1 の信号値を取込む共に、先頭のレジスタ１８ａに記憶
保持している信号値を次のレジスタへシフトさせる。こ
の実施形態においては、書込クロック端子Ｗに可変遅延
回路６ａから出力されたクロック信号ｂ 1 が印加されて
いる。
【００６１】また、このＦＩＦＯメモリ１８は、読出ク
ロック端子Ｒに印加されているクロック信号のクロック
が立上がる毎に最終のレジスタ１８ｂに記憶されている
信号値が出力され、新たな入力信号ｄとして誤り測定部
７へ送出される。この実施形態においては、読出クロッ
ク端子Ｒには、別の入力端子１７から入力された読出ク
ロック信号ｊが印加されている。この読出クロック信号
ｊは、可変遅延回路６ａから出力されたクロック信号ｂ
1 と同一のビット周期（クロック周期）ＴC を有してお
り、ＦＩＦＯメモリ１８の読出端子Ｒに印加されると共
に、誤り測定部７へ印加される。
ロック端子Ｒに印加されているクロック信号のクロック
が立上がる毎に最終のレジスタ１８ｂに記憶されている
信号値が出力され、新たな入力信号ｄとして誤り測定部
７へ送出される。この実施形態においては、読出クロッ
ク端子Ｒには、別の入力端子１７から入力された読出ク
ロック信号ｊが印加されている。この読出クロック信号
ｊは、可変遅延回路６ａから出力されたクロック信号ｂ
1 と同一のビット周期（クロック周期）ＴC を有してお
り、ＦＩＦＯメモリ１８の読出端子Ｒに印加されると共
に、誤り測定部７へ印加される。
【００６２】このような構成のデジタルデータ処理装置
においては、誤り測定部７は入力端子５から入力された
クロック信号ｂに対して全く独立した読出クロック信号
ｊにて誤り検出処理を実施できる。
においては、誤り測定部７は入力端子５から入力された
クロック信号ｂに対して全く独立した読出クロック信号
ｊにて誤り検出処理を実施できる。
【００６３】また、このような構成のデジタルデータ処
理装置においては、ＦＩＦＯメモリ１８の先頭のレジス
タ１８ａは、書込クロック端子Ｗに印加されているクロ
ック信号ｂ1 のクロックが立上がる毎に、自己の入力端
子に印加されている入力信号ａ1 の信号値を取込むの
で、図１に示した第１実施形態のデジタルデータ処理装
置の入力ＦＦ４とほぼ同一特性を有する。このことを、
逆に言うと、ＦＩＦＯメモリ１８の先頭のレジスタ１８
は入力ＦＦ４である。
理装置においては、ＦＩＦＯメモリ１８の先頭のレジス
タ１８ａは、書込クロック端子Ｗに印加されているクロ
ック信号ｂ1 のクロックが立上がる毎に、自己の入力端
子に印加されている入力信号ａ1 の信号値を取込むの
で、図１に示した第１実施形態のデジタルデータ処理装
置の入力ＦＦ４とほぼ同一特性を有する。このことを、
逆に言うと、ＦＩＦＯメモリ１８の先頭のレジスタ１８
は入力ＦＦ４である。
【００６４】したがって、第１実施形態のデジタルデー
タ処理装置と同様に、誤り測定部７に入力される入力信
号ｄに含まれる、ＦＩＦＯメモリ１８の先頭のレジスタ
１８ａが有するセットアップ時間ＴS 及びホールド時間
ＴH を加算した動作不安定時間ＴA に入力信号ａの境目
が入ることに起因するビット誤りを確実に検出して、そ
れを除去できる。
タ処理装置と同様に、誤り測定部７に入力される入力信
号ｄに含まれる、ＦＩＦＯメモリ１８の先頭のレジスタ
１８ａが有するセットアップ時間ＴS 及びホールド時間
ＴH を加算した動作不安定時間ＴA に入力信号ａの境目
が入ることに起因するビット誤りを確実に検出して、そ
れを除去できる。
【００６５】したがって、第１実施形態のデジタルデー
タ処理装置とほぼ同様の作用効果を奏することができ
る。
タ処理装置とほぼ同様の作用効果を奏することができ
る。
【００６６】なお、本発明は、上述した各実施形態に限
定されるものではない。各実施形態においては、デジタ
ルデータ処理装置は誤り検出装置であるとして説明し
た。しかし、特に誤り検出装置に限定されるものではな
く、入力されたデジタルデータ信号に対して種々のデー
タ処理を実施する全てのデジタルデータ処理装置に適用
できる。
定されるものではない。各実施形態においては、デジタ
ルデータ処理装置は誤り検出装置であるとして説明し
た。しかし、特に誤り検出装置に限定されるものではな
く、入力されたデジタルデータ信号に対して種々のデー
タ処理を実施する全てのデジタルデータ処理装置に適用
できる。
【００６７】
【発明の効果】以上説明したように、本発明のデジタル
データ処理装置においては、クロック信号とこのクロッ
ク信号に対して動作不安定時間だけ遅延させた遅延クロ
ック信号とで、入力されたデジタルデータ信号を取込む
一対のフリップフロップの出力信号の排他的論理和値を
算出して、この排他的論理和値を判断基準としている。
データ処理装置においては、クロック信号とこのクロッ
ク信号に対して動作不安定時間だけ遅延させた遅延クロ
ック信号とで、入力されたデジタルデータ信号を取込む
一対のフリップフロップの出力信号の排他的論理和値を
算出して、この排他的論理和値を判断基準としている。
【００６８】したがって、データ処理部で実施にデータ
処理することなく、入力されたデジタルデータ信号に対
するクロック信号の位相関係の良否をほぼ実時間で判定
でき、処理装置全体の信頼性を大幅に向上できる。
処理することなく、入力されたデジタルデータ信号に対
するクロック信号の位相関係の良否をほぼ実時間で判定
でき、処理装置全体の信頼性を大幅に向上できる。
【図１】本発明の第１実施形態に係わるデジタルデータ
処理装置の概略構成を示すブロック図
処理装置の概略構成を示すブロック図
【図２】同デジタルデータ処理装置の動作を示すタイム
チャート
チャート
【図３】同じく同デジタルデータ処理装置の動作を示す
タイムチャート
タイムチャート
【図４】同じく同デジタルデータ処理装置における入力
信号のビット周期と動作不安定時間との位相関係を示す
図
信号のビット周期と動作不安定時間との位相関係を示す
図
【図５】本発明の第２実施形態に係わるデジタルデータ
処理装置の概略構成を示すブロック図
処理装置の概略構成を示すブロック図
【図６】本発明の第３実施形態に係わるデジタルデータ
処理装置の概略構成を示すブロック図
処理装置の概略構成を示すブロック図
【図７】従来の入力処理回路の概略構成を示すブロック
図
図
【図８】同従来の入力処理回路の動作を示すタイムチャ
ート
ート
【図９】入力信号波形とフリップフロップにおける動作
不安定時間との関係を示す図
不安定時間との関係を示す図
【図１０】従来の入力処理回路の問題点を説明するため
のタイムチャート
のタイムチャート
１，５，１７…入力端子 ２…比較器 ４…入力ＦＦ（フリップフロップ） ６，６ａ…可変手炎回路 ７…誤り測定部 ８…第１のＦＦ ９…排他的論理和回路 １０…遅延回路 １１…第２のＦＦ １２…第３のＦＦ １３…制御部 １４…カウンタ １５…クロス点判定部 １６…遅延量変更部 １８…ＦＩＦＯメモリ
Claims (2)
- 【請求項１】 入力されたデジタルデータ信号を、クロ
ック信号で動作する入力フリップフロップ（４）でラッ
チしたのちに、所定のデータ処理を実施するデジタルデ
ータ処理装置であって、 前記デジタルデータ信号の信号値を前記デジタルデータ
信号に対するクロック信号のクロックに同期して取込ん
で出力する、前記入力フリップフロップとほぼ同一特性
の第１のフリップフロップ（８）と、 前記クロック信号を前記第１のフリップフロップにおけ
るセットアップ時間とホールド時間とを加算した動作不
安定時間だけ遅延させて遅延クロック信号として出力す
る遅延回路（１０）と、 前記デジタルデータ信号の信号値を前記遅延クロック信
号のクロックに同期して取込んで出力する、前記入力フ
リップフロップとほぼ同一特性の第２のフリップフロッ
プ（１１）と、 前記第１のフリップフロップの出力信号と前記第２のフ
リップフロップの出力信号との排他的論理和を算出して
排他的論理和信号として出力する排他的論理和回路
（９）と、 この排他的論理和回路から出力された排他的論理和信号
を前記クロック信号のクロックに同期して取込んで出力
する第３のフリップフロップ（１２）と、 この第３のフリップフロップの出力信号に基づいて前記
入力フリップフロップに対する前記クロック信号の位相
関係の良否を判定する判定手段（１５）とを備えたデジ
タルデータ処理装置。 - 【請求項２】 前記クロック信号と前記入力されたデジ
タルデータ信号間の相対的遅延時間を指定された遅延時
間だけ遅延させる可変遅延回路（６ａ）と、 前記判定手段における判定結果に基づいて前記可変遅延
回路の遅延時間を可変制御する遅延量制御手段（１６）
とを備えた請求項１記載のデジタルデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11185137A JP2001016190A (ja) | 1999-06-30 | 1999-06-30 | デジタルデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11185137A JP2001016190A (ja) | 1999-06-30 | 1999-06-30 | デジタルデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001016190A true JP2001016190A (ja) | 2001-01-19 |
Family
ID=16165532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11185137A Pending JP2001016190A (ja) | 1999-06-30 | 1999-06-30 | デジタルデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001016190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7206347B1 (ja) | 2021-10-07 | 2023-01-17 | 華邦電子股▲ふん▼有限公司 | 同期化回路、半導体記憶装置及び同期化方法 |
-
1999
- 1999-06-30 JP JP11185137A patent/JP2001016190A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7206347B1 (ja) | 2021-10-07 | 2023-01-17 | 華邦電子股▲ふん▼有限公司 | 同期化回路、半導体記憶装置及び同期化方法 |
| JP2023056082A (ja) * | 2021-10-07 | 2023-04-19 | 華邦電子股▲ふん▼有限公司 | 同期化回路、半導体記憶装置及び同期化方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11061432B2 (en) | Data handoff between two clock domains sharing a fundamental beat | |
| JP2000083015A (ja) | クロック信号に対してデ―タ信号の遷移を判断することによりデ―タ分析を改善する信号比較システム及び方法 | |
| US8589717B1 (en) | Serial peripheral interface | |
| JP5577776B2 (ja) | メモリ制御装置及びマスクタイミング制御方法 | |
| JP2891216B2 (ja) | サーボマーク検出回路 | |
| US6845490B2 (en) | Clock switching circuitry for jitter reduction | |
| US20060109059A1 (en) | System and method for maintaining an accurate frequency on a voltage controlled oscillator | |
| US8751853B2 (en) | Quad-data rate controller and implementing method thereof | |
| US20060274875A1 (en) | Interface circuit for a media access controller and an optical line termination transceiver module | |
| US7640127B2 (en) | Detection apparatus, detection method, and program | |
| JP2001016190A (ja) | デジタルデータ処理装置 | |
| JP2004072768A (ja) | オーバーサンプリングによるビットストリームの回復方法 | |
| JP5025727B2 (ja) | 試験装置 | |
| WO2021128701A1 (zh) | 亚稳态检测装置和方法、adc电路 | |
| US10902896B2 (en) | Memory circuit and method thereof | |
| JP2819955B2 (ja) | 装置内誤り監視回路 | |
| US6163423A (en) | Synchronizing signal detector for magnetic recording/reproducing apparatus and synchronizing signal detecting method thereof | |
| JP2644112B2 (ja) | Ｆｉｆｏ試験診断回路 | |
| JPH0630053B2 (ja) | 遅延バッファ回路 | |
| WO2020248707A1 (zh) | 时间同步分配输入接口电路及其延时补偿的方法 | |
| KR100253809B1 (ko) | 싱크패턴 검출기 | |
| JPH02306472A (ja) | 同期回路 | |
| JP3329221B2 (ja) | Ｌｓｉ試験装置 | |
| US20020111776A1 (en) | Mark length selection apparatus, mark length selection method, maximum mark length detection apparatus, and maximum mark length detection method | |
| US6260153B1 (en) | Automatic compensation circuit for no margin input data |