JP2001016190A - デジタルデータ処理装置 - Google Patents
デジタルデータ処理装置Info
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- JP2001016190A JP2001016190A JP11185137A JP18513799A JP2001016190A JP 2001016190 A JP2001016190 A JP 2001016190A JP 11185137 A JP11185137 A JP 11185137A JP 18513799 A JP18513799 A JP 18513799A JP 2001016190 A JP2001016190 A JP 2001016190A
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- input
- clock
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Abstract
(57)【要約】
【課題】 入力信号に対するクロック信号の位相関係を
判定する。 【解決手段】 入力信号の信号値をクロック信号のクロ
ックに同期して取込んで出力する第1のFF8と、クロ
ック信号を第1のFFにおけるセットアップ時間とホー
ルド時間とを加算した動作不安定時間だけ遅延させて遅
延クロック信号として出力する遅延回路10と、入力信
号の信号値を遅延クロック信号のクロックに同期して取
込んで出力する第2のFF11と、第1のFFの出力信
号と第2のFFの出力信号との排他的論理和を算出して
排他的論理和信号として出力する排他的論理和回路9
と、排他的論理和信号をクロック信号のクロックに同期
して取込んで出力する第3のFF12と、第3のFFの
出力信号に基づいて入力FF4に対するクロック信号の
位相関係の良否を判定する判定手段15とを備えてい
る。
判定する。 【解決手段】 入力信号の信号値をクロック信号のクロ
ックに同期して取込んで出力する第1のFF8と、クロ
ック信号を第1のFFにおけるセットアップ時間とホー
ルド時間とを加算した動作不安定時間だけ遅延させて遅
延クロック信号として出力する遅延回路10と、入力信
号の信号値を遅延クロック信号のクロックに同期して取
込んで出力する第2のFF11と、第1のFFの出力信
号と第2のFFの出力信号との排他的論理和を算出して
排他的論理和信号として出力する排他的論理和回路9
と、排他的論理和信号をクロック信号のクロックに同期
して取込んで出力する第3のFF12と、第3のFFの
出力信号に基づいて入力FF4に対するクロック信号の
位相関係の良否を判定する判定手段15とを備えてい
る。
Description
【0001】
【発明の属する技術分野】本発明は、入力されたデジタ
ルデータ信号をフリップフロップで受信した後に解析し
たりこのデジタルデータ信号を用いて各種情報処理を実
施する各種デジタルデータ処理装置に係わり、特に、入
力されるデジタルデータ信号とこのデジタルデータ信号
に対してデータ処理を実施する場合に用いるクロック信
号との位相関係の良否を判定する機能を有したデジタル
データ処理装置に関する。
ルデータ信号をフリップフロップで受信した後に解析し
たりこのデジタルデータ信号を用いて各種情報処理を実
施する各種デジタルデータ処理装置に係わり、特に、入
力されるデジタルデータ信号とこのデジタルデータ信号
に対してデータ処理を実施する場合に用いるクロック信
号との位相関係の良否を判定する機能を有したデジタル
データ処理装置に関する。
【0002】言い換えれば、フリップフロップ動作の曖
昧さに起因するデータ処理の不的確さを防止すべく、デ
ジタルデータ信号とクロック信号とをもとにデジタルデ
ータの遷移点情報を検出(以下クロス点検出と称する)
し、双方の信号を適切な位相関係にできる技術に関す
る。特に、本発明は、デジタルデータの特性測定中誤り
率を測定する装置に有効である。
昧さに起因するデータ処理の不的確さを防止すべく、デ
ジタルデータ信号とクロック信号とをもとにデジタルデ
ータの遷移点情報を検出(以下クロス点検出と称する)
し、双方の信号を適切な位相関係にできる技術に関す
る。特に、本発明は、デジタルデータの特性測定中誤り
率を測定する装置に有効である。
【0003】
【従来の技術】各種デジタルデータ処理装置において
は、入力されたデジタルデータ信号を、クロック信号で
動作する入力FF(フリップフロップ)で一旦ラッチし
たのちに、データ処理部で所定のデータ処理を実施す
る。
は、入力されたデジタルデータ信号を、クロック信号で
動作する入力FF(フリップフロップ)で一旦ラッチし
たのちに、データ処理部で所定のデータ処理を実施す
る。
【0004】図7は、デジタルデータ処理装置の一種で
ある誤り検出装置のデジタルデータ信号に対する入力処
理回路の概略構成図である。入力端子1から入力された
デジタルデータ信号からなる図8に示す波形を有する入
力信号aは比較器2の一端に入力される。この比較器2
の他端には別の端子3から入力された直流の識別電圧V
thが印加されている。比較器2は入力信号aをこの識別
電圧Vthで2値化(正規化)して新たな入力信号a1 と
して次のD型の入力FF(フリップフロップ)4の入力
端子Dへ印加する。
ある誤り検出装置のデジタルデータ信号に対する入力処
理回路の概略構成図である。入力端子1から入力された
デジタルデータ信号からなる図8に示す波形を有する入
力信号aは比較器2の一端に入力される。この比較器2
の他端には別の端子3から入力された直流の識別電圧V
thが印加されている。比較器2は入力信号aをこの識別
電圧Vthで2値化(正規化)して新たな入力信号a1 と
して次のD型の入力FF(フリップフロップ)4の入力
端子Dへ印加する。
【0005】また、別の入力端子5から入力された図8
に示す矩形波形を有するクロック信号bは可変遅延回路
6でオペレータにて操作指定された遅延時間ΔTだけ遅
延されて新たなクロック信号b1 として、前記入力FF
4のクロック端子Cへ印加される。なお、クロック信号
bと入力信号aの周波数(伝送速度)は一致している。
に示す矩形波形を有するクロック信号bは可変遅延回路
6でオペレータにて操作指定された遅延時間ΔTだけ遅
延されて新たなクロック信号b1 として、前記入力FF
4のクロック端子Cへ印加される。なお、クロック信号
bと入力信号aの周波数(伝送速度)は一致している。
【0006】入力FF4はクロック端子Cにクロック信
号b1 における新たなクロックが入力する毎に、出力端
子Qから入力端子Dに印加されている比較器2から出力
された新たな入力信号a1 の信号値を出力する。すなわ
ち、入力FF4は入力された入力信号a1 をクロック信
号b1 の1クロック周期分だけラッチ(遅延)させて新
たな入力信号dとして次の誤り測定部7へ送出する。
号b1 における新たなクロックが入力する毎に、出力端
子Qから入力端子Dに印加されている比較器2から出力
された新たな入力信号a1 の信号値を出力する。すなわ
ち、入力FF4は入力された入力信号a1 をクロック信
号b1 の1クロック周期分だけラッチ(遅延)させて新
たな入力信号dとして次の誤り測定部7へ送出する。
【0007】誤り測定部7は前記クロック信号b1 を用
いて、入力信号dの各ビット値と内部で生成された基準
信号の各ビット値との比較を実施して、入力信号dに含
まれるビット誤りを測定する。
いて、入力信号dの各ビット値と内部で生成された基準
信号の各ビット値との比較を実施して、入力信号dに含
まれるビット誤りを測定する。
【0008】
【発明が解決しようとする課題】しかしながら、図7に
示すデジタルデータ処理装置の入力処理回路においても
まだ解消すべき次のような課題があった。
示すデジタルデータ処理装置の入力処理回路においても
まだ解消すべき次のような課題があった。
【0009】一般に、FF(フリップフロップ)におい
ては、図9に示すように、セットアップ時間TS とこの
セットアップ時間TS に続くホールド時間TH が存在す
る。すなわち、D型の入力FF4を例にして説明する
と、時刻t1 でクロック端子Cに入力されているクロッ
ク信号b1 のクロックが立上がると、この時点で入力端
子Dに印加されている入力信号a1 の信号値の取込(読
込)を開始する。そして、伝送遅延時間TD が経過した
時刻t2 から、取込んだ信号値に対する内部メモリに対
する保持動作(書込)動作を開始する。その結果、出力
端子Qから出力される信号dは、時刻t2 以降入力信号
a1 の信号値への移行を開始する。
ては、図9に示すように、セットアップ時間TS とこの
セットアップ時間TS に続くホールド時間TH が存在す
る。すなわち、D型の入力FF4を例にして説明する
と、時刻t1 でクロック端子Cに入力されているクロッ
ク信号b1 のクロックが立上がると、この時点で入力端
子Dに印加されている入力信号a1 の信号値の取込(読
込)を開始する。そして、伝送遅延時間TD が経過した
時刻t2 から、取込んだ信号値に対する内部メモリに対
する保持動作(書込)動作を開始する。その結果、出力
端子Qから出力される信号dは、時刻t2 以降入力信号
a1 の信号値への移行を開始する。
【0010】すなわち、クロック信号b1 のクロックが
立上がり、入力信号a1 を正常に取り込むためには、セ
ットアップ時間TS とホールド時間TH の期間内で、入
力信号が安定していなければ、出力信号dは安定しな
い。
立上がり、入力信号a1 を正常に取り込むためには、セ
ットアップ時間TS とホールド時間TH の期間内で、入
力信号が安定していなければ、出力信号dは安定しな
い。
【0011】クロック信号b1 におけるクロックの立上
時刻t1 の前後のセットアップ時間TS とホールド時間
THとを加算した時間は動作不安定時間TA と定義でき
る。したがって、図10に示すように、この動作不安定
時間TA内において、入力端子Dに印加されている入力
信号a1 の信号値が変化(遷移)する(この点がクロス
点である)と、変化前の信号値を読込んだり、変化後の
データを読込んだり、又は読込エラーが発生したりする
懸念がある。
時刻t1 の前後のセットアップ時間TS とホールド時間
THとを加算した時間は動作不安定時間TA と定義でき
る。したがって、図10に示すように、この動作不安定
時間TA内において、入力端子Dに印加されている入力
信号a1 の信号値が変化(遷移)する(この点がクロス
点である)と、変化前の信号値を読込んだり、変化後の
データを読込んだり、又は読込エラーが発生したりする
懸念がある。
【0012】その結果、入力端子1から入力される入力
信号aの各ビット値と、実際に誤り測定部7へ入力され
る入力信号dの各ビット値とが不一致となる。すなわ
ち、実際に誤り測定部7へ入力される入力信号dには、
入力信号a本来が有する測定対象の誤りと、入力FF4
位置で発生する誤りとが含まれる。よって、誤り測定部
7は入力端子1から入力される入力信号aの本来の誤り
を正しく測定できない。
信号aの各ビット値と、実際に誤り測定部7へ入力され
る入力信号dの各ビット値とが不一致となる。すなわ
ち、実際に誤り測定部7へ入力される入力信号dには、
入力信号a本来が有する測定対象の誤りと、入力FF4
位置で発生する誤りとが含まれる。よって、誤り測定部
7は入力端子1から入力される入力信号aの本来の誤り
を正しく測定できない。
【0013】このような事態を回避するために、オペレ
ータは、誤り測定部7で入力信号dに対する誤り測定を
実施しながら可変遅延回路6の遅延時間ΔTを0から1
クロック周期に亘って、順番に変化させていって、測定
された誤り(誤り率)が最小となる誤り(誤り率)を、
入力信号aに対する誤り(誤り率)としていた。
ータは、誤り測定部7で入力信号dに対する誤り測定を
実施しながら可変遅延回路6の遅延時間ΔTを0から1
クロック周期に亘って、順番に変化させていって、測定
された誤り(誤り率)が最小となる誤り(誤り率)を、
入力信号aに対する誤り(誤り率)としていた。
【0014】この状態においては、動作不安定時間TA
に入力信号a1 の信号値の変化時刻が含まれないよう
に、クロック信号b1 の立上がり時刻(タイミング)が
調整されている。
に入力信号a1 の信号値の変化時刻が含まれないよう
に、クロック信号b1 の立上がり時刻(タイミング)が
調整されている。
【0015】しかし、このように、オペレータが測定結
果に基づいて可変遅延回路6の遅延時間ΔTを調整する
場合においては、誤り測定に多大の手間と測定時間とが
必用であった。
果に基づいて可変遅延回路6の遅延時間ΔTを調整する
場合においては、誤り測定に多大の手間と測定時間とが
必用であった。
【0016】さらに、この入力処理回路が組込まれるデ
ジタルデータ処理装置が、誤り測定装置以外の一般のデ
ジタルデータ処理装置の場合は、動作不安定時間TA に
入力信号a1 の信号値の変化時刻(クロス点)が含まれ
ているか否かを確認する術がないので、デジタルデータ
処理装置全体のデータ処理結果に対する信頼性が低下す
る。
ジタルデータ処理装置が、誤り測定装置以外の一般のデ
ジタルデータ処理装置の場合は、動作不安定時間TA に
入力信号a1 の信号値の変化時刻(クロス点)が含まれ
ているか否かを確認する術がないので、デジタルデータ
処理装置全体のデータ処理結果に対する信頼性が低下す
る。
【0017】本発明はこのような事情に鑑みてなされた
ものであり、クロック信号とこのクロック信号に対して
動作不安定時間だけ遅延させた遅延クロック信号とで、
入力されたデジタルデータ信号を取込む一対のフリップ
フロップを作動させることによって、データ処理部で実
際にデータ処理することなく、入力されたデジタルデー
タ信号に対するクロック信号の位相関係の良否をほぼ実
時間で判定でき、つまり、クロス点が動作不安定時間T
A 内に含まれているか否かを判定でき、この検出装置
(以下クロス点検出装置と称する)を組込むことにより
信頼性を大幅に向上できるデジタルデータ処理装置を提
供することを目的とする。
ものであり、クロック信号とこのクロック信号に対して
動作不安定時間だけ遅延させた遅延クロック信号とで、
入力されたデジタルデータ信号を取込む一対のフリップ
フロップを作動させることによって、データ処理部で実
際にデータ処理することなく、入力されたデジタルデー
タ信号に対するクロック信号の位相関係の良否をほぼ実
時間で判定でき、つまり、クロス点が動作不安定時間T
A 内に含まれているか否かを判定でき、この検出装置
(以下クロス点検出装置と称する)を組込むことにより
信頼性を大幅に向上できるデジタルデータ処理装置を提
供することを目的とする。
【0018】
【課題を解決するための手段】本発明においては、入力
されたデジタルデータ信号を、クロック信号で動作する
入力フリップフロップでラッチしたのちに、データ処理
部で所定のデータ処理を実施するデジタルデータ処理装
置に対して、デジタルデータ信号に対するクロック信号
の位相関係の良否を判定するためのクロス点検出装置が
組込まれている。
されたデジタルデータ信号を、クロック信号で動作する
入力フリップフロップでラッチしたのちに、データ処理
部で所定のデータ処理を実施するデジタルデータ処理装
置に対して、デジタルデータ信号に対するクロック信号
の位相関係の良否を判定するためのクロス点検出装置が
組込まれている。
【0019】そして、このクロス点検出装置は、デジタ
ルデータ信号の信号値をデジタルデータ信号に対するク
ロック信号のクロックに同期して取込んで出力する、入
力フリップフロップとほぼ同一特性の第1のフリップフ
ロップと、クロック信号を第1のフリップフロップにお
けるセットアップ時間とホールド時間とを加算した動作
不安定時間だけ遅延させて遅延クロック信号として出力
する遅延回路と、デジタルデータ信号の信号値を遅延ク
ロック信号のクロックに同期して取込んで出力する、入
力フリップフロップとほぼ同一特性の第2のフリップフ
ロップと、第1のフリップフロップの出力信号と第2の
フリップフロップの出力信号との排他的論理和を算出し
て排他的論理和信号として出力する排他的論理和回路
と、排他的論理和回路から出力された排他的論理和信号
をクロック信号のクロックに同期して取込んで出力する
第3のフリップフロップと、第3のフリップフロップの
出力信号に基づいて入力フリップフロップに対するロッ
ク信号の位相関係の良否を判定する判定手段とを備えて
いる。
ルデータ信号の信号値をデジタルデータ信号に対するク
ロック信号のクロックに同期して取込んで出力する、入
力フリップフロップとほぼ同一特性の第1のフリップフ
ロップと、クロック信号を第1のフリップフロップにお
けるセットアップ時間とホールド時間とを加算した動作
不安定時間だけ遅延させて遅延クロック信号として出力
する遅延回路と、デジタルデータ信号の信号値を遅延ク
ロック信号のクロックに同期して取込んで出力する、入
力フリップフロップとほぼ同一特性の第2のフリップフ
ロップと、第1のフリップフロップの出力信号と第2の
フリップフロップの出力信号との排他的論理和を算出し
て排他的論理和信号として出力する排他的論理和回路
と、排他的論理和回路から出力された排他的論理和信号
をクロック信号のクロックに同期して取込んで出力する
第3のフリップフロップと、第3のフリップフロップの
出力信号に基づいて入力フリップフロップに対するロッ
ク信号の位相関係の良否を判定する判定手段とを備えて
いる。
【0020】このように構成されたクロス点検出装置が
組込まれたデジタルデータ処理装置においては、第2の
FF(フリップフロップ)に印加されるクロック信号
は、第1のFF(フリップフロップ)に印加されるクロ
ック信号に対して動作不安定時間だけ遅延された遅延ク
ロック信号である。その結果、クロック信号にけるクロ
ックの立上がり時刻で定まる第1のFF上の動作不安定
時間と、遅延クロック信号にけるクロックの立上がり時
刻で定まる第2のFF上の動作不安定時間とは時間軸上
で連続することになる。
組込まれたデジタルデータ処理装置においては、第2の
FF(フリップフロップ)に印加されるクロック信号
は、第1のFF(フリップフロップ)に印加されるクロ
ック信号に対して動作不安定時間だけ遅延された遅延ク
ロック信号である。その結果、クロック信号にけるクロ
ックの立上がり時刻で定まる第1のFF上の動作不安定
時間と、遅延クロック信号にけるクロックの立上がり時
刻で定まる第2のFF上の動作不安定時間とは時間軸上
で連続することになる。
【0021】したがって、図4(a)、(b)に示すよ
うに、この連続した動作不安定時間TA(=TS +
TH )が、第1FF及び第2FFに入力される同一のデ
ジタルデータ信号からなる入力信号a1 のビット周期
(クロック周期)TC 内に完全に含まれる場合は、各F
Fの出力信号の信号値は必ず一致する。よって、第1F
F及び第2FFの各出力信号の排他的論理和信号は0
(L)である。
うに、この連続した動作不安定時間TA(=TS +
TH )が、第1FF及び第2FFに入力される同一のデ
ジタルデータ信号からなる入力信号a1 のビット周期
(クロック周期)TC 内に完全に含まれる場合は、各F
Fの出力信号の信号値は必ず一致する。よって、第1F
F及び第2FFの各出力信号の排他的論理和信号は0
(L)である。
【0022】一方、図4(c)、(d)に示すように、
動作不安定時間TA を構成するセットアップ時間TS 、
ホールド時間TH のうちのいずれか一方の時間が、第1
FF及び第2FFに入力される同一のデジタルデータ信
号からなる入力信号a1 のビット周期(クロック周期)
TC の境目を含む場合は、各FFの出力信号の信号値は
必ずしも一致するとは限らない。
動作不安定時間TA を構成するセットアップ時間TS 、
ホールド時間TH のうちのいずれか一方の時間が、第1
FF及び第2FFに入力される同一のデジタルデータ信
号からなる入力信号a1 のビット周期(クロック周期)
TC の境目を含む場合は、各FFの出力信号の信号値は
必ずしも一致するとは限らない。
【0023】すなわち、入力信号a1 の信号値が次のビ
ット周期TCで変化すると、変化前のデータ(信号値)
を読込んだり、変化後のデータ(信号値)を読込んだ
り、又は読込エラーが発生したりする懸念がある。な
お、たとえビット周期TCが変化してもデータ(ビット
値)が変化しなかったとしても読込エラーが発生する懸
念がある。よって、第1FF及び第2FFの各出力信号
の排他的論理和信号は必ずしも0(L)であるとは限ら
ず、1(H)になる確率が高くなる。
ット周期TCで変化すると、変化前のデータ(信号値)
を読込んだり、変化後のデータ(信号値)を読込んだ
り、又は読込エラーが発生したりする懸念がある。な
お、たとえビット周期TCが変化してもデータ(ビット
値)が変化しなかったとしても読込エラーが発生する懸
念がある。よって、第1FF及び第2FFの各出力信号
の排他的論理和信号は必ずしも0(L)であるとは限ら
ず、1(H)になる確率が高くなる。
【0024】したがって、排他的論理和回路から出力さ
れた排他的論理和信号が1(H)を示す場合は、デジタ
ルデータ信号に対するクロック信号の位相関係は悪いと
判断できる。
れた排他的論理和信号が1(H)を示す場合は、デジタ
ルデータ信号に対するクロック信号の位相関係は悪いと
判断できる。
【0025】また別の発明においては、上述した発明の
デジタルデータ処理装置に対して、さらに、クロック信
号と入力されたデジタルデータ信号間の相対的遅延時間
を指定された遅延時間だけ遅延させる可変遅延回路と、
判定手段における判定結果に基づいて可変遅延回路の遅
延時間を可変制御する遅延量制御手段とを付加してい
る。
デジタルデータ処理装置に対して、さらに、クロック信
号と入力されたデジタルデータ信号間の相対的遅延時間
を指定された遅延時間だけ遅延させる可変遅延回路と、
判定手段における判定結果に基づいて可変遅延回路の遅
延時間を可変制御する遅延量制御手段とを付加してい
る。
【0026】このように構成されたデジタルデータ処理
装置においては、デジタルデータ信号に対するクロック
信号の位相関係は悪いと判断された場合、入力FFに印
加されるクロック信号のクロックのタイミングが調整さ
れて、連続した動作不安定時間(TS +TH )が、第1
FF及び第2FFに入力される同一のデジタルデータ信
号からなる入力信号a1 のビット周期(クロック周期)
TC 内に完全に含まれるようになる。
装置においては、デジタルデータ信号に対するクロック
信号の位相関係は悪いと判断された場合、入力FFに印
加されるクロック信号のクロックのタイミングが調整さ
れて、連続した動作不安定時間(TS +TH )が、第1
FF及び第2FFに入力される同一のデジタルデータ信
号からなる入力信号a1 のビット周期(クロック周期)
TC 内に完全に含まれるようになる。
【0027】このように、入力されたデジタルデータ信
号の各ビット値と、実際にデータ処理定部へ入力される
入力信号の各ビット値とが不一致になることが解消さ
れ、このロス点検出装置が組込まれたデジタルデータ処
理装置の信頼性が大幅に向上する。
号の各ビット値と、実際にデータ処理定部へ入力される
入力信号の各ビット値とが不一致になることが解消さ
れ、このロス点検出装置が組込まれたデジタルデータ処
理装置の信頼性が大幅に向上する。
【0028】
【発明の実施の形態】以下、本発明の各実施形態を図面
を用いて説明する。 (第1実施形態)図1は本発明の第1実施形態に係るク
ロス点検出装置が組込まれたデジタルデータ処理装置の
概略構成を示すブロック図である。この実施形態のデジ
タルデータ処理装置は例えば誤り測定装置である。ま
た、図7に示す従来の入力処理回路と同一部分には同一
符号が付してある。したがって、重複する部分の詳細説
明は省略されている。
を用いて説明する。 (第1実施形態)図1は本発明の第1実施形態に係るク
ロス点検出装置が組込まれたデジタルデータ処理装置の
概略構成を示すブロック図である。この実施形態のデジ
タルデータ処理装置は例えば誤り測定装置である。ま
た、図7に示す従来の入力処理回路と同一部分には同一
符号が付してある。したがって、重複する部分の詳細説
明は省略されている。
【0029】入力端子1から入力されたビット周期(ク
ロック周期)TC を有するデジタルデータ信号からなる
図2に示す波形を有する入力信号aは比較器2の一端に
入力される。比較器2の他端には別の端子3から入力さ
れた直流の識別電圧Vthが印加されている。比較器2は
入力信号aをこの識別電圧Vthで2値化(正規化)して
新たな入力信号a1 としてD型の入力FF(フリップフ
ロップ)4の入力端子Dへ印加する。入力端子5から入
力された図8に示す矩形波形を有するクロック信号bは
可変遅延回路6aで制御部13の遅延量変更部16にて
指定された遅延時間ΔTだけ遅延されて新たなクロック
信号b1 として、入力FF4のクロック端子Cへ印加さ
れる。なお、クロック信号bと入力信号aの周波数(伝
送速度)は一致している。
ロック周期)TC を有するデジタルデータ信号からなる
図2に示す波形を有する入力信号aは比較器2の一端に
入力される。比較器2の他端には別の端子3から入力さ
れた直流の識別電圧Vthが印加されている。比較器2は
入力信号aをこの識別電圧Vthで2値化(正規化)して
新たな入力信号a1 としてD型の入力FF(フリップフ
ロップ)4の入力端子Dへ印加する。入力端子5から入
力された図8に示す矩形波形を有するクロック信号bは
可変遅延回路6aで制御部13の遅延量変更部16にて
指定された遅延時間ΔTだけ遅延されて新たなクロック
信号b1 として、入力FF4のクロック端子Cへ印加さ
れる。なお、クロック信号bと入力信号aの周波数(伝
送速度)は一致している。
【0030】入力FF4はクロック端子Cにクロック信
号b1 における新たなクロックが入力する毎に、出力端
子Qから入力端子Dに印加されている比較器2から出力
された新たな入力信号a1 の信号値を新たな入力信号d
として誤り測定部7へ送出する。誤り測定部7は前記ク
ロック信号b1 を用いて、入力信号dの各ビット値と内
部で生成された基準信号の各ビット値との比較を実施し
て、入力信号dに含まれるビット誤りを測定する。
号b1 における新たなクロックが入力する毎に、出力端
子Qから入力端子Dに印加されている比較器2から出力
された新たな入力信号a1 の信号値を新たな入力信号d
として誤り測定部7へ送出する。誤り測定部7は前記ク
ロック信号b1 を用いて、入力信号dの各ビット値と内
部で生成された基準信号の各ビット値との比較を実施し
て、入力信号dに含まれるビット誤りを測定する。
【0031】比較器2から出力された入力信号a1 は入
力FF4の入力端子Dに印加されると共に、この入力F
F4と同一構成の第1のFF8及び第2のFF11にお
ける各入力端子Dに印加される。また、可変遅延回路6
aで入力されたクロック信号bに対してΔTだけ遅延さ
れたクロック信号b1 は第1のFF8のクロック端子C
に入力されると共に遅延回路10へ入力される。
力FF4の入力端子Dに印加されると共に、この入力F
F4と同一構成の第1のFF8及び第2のFF11にお
ける各入力端子Dに印加される。また、可変遅延回路6
aで入力されたクロック信号bに対してΔTだけ遅延さ
れたクロック信号b1 は第1のFF8のクロック端子C
に入力されると共に遅延回路10へ入力される。
【0032】遅延回路10は、入力されたクロック信号
b1を、入力FF4におけるセットアップ時間TS とホ
ールド時間TH とを加算した動作不安定時間TA だけ遅
延させて、新たな遅延クロック信号b2 として第2のF
F11のクロック端子Cへ印加される。
b1を、入力FF4におけるセットアップ時間TS とホ
ールド時間TH とを加算した動作不安定時間TA だけ遅
延させて、新たな遅延クロック信号b2 として第2のF
F11のクロック端子Cへ印加される。
【0033】第1のFF8は、入力FF4とほぼ同じセ
ットアップ時間TS とホールド時間TH を有する。
ットアップ時間TS とホールド時間TH を有する。
【0034】第1のFF8の出力端子Qから出力される
出力信号d1 は排他的論理和回路9の一端へ入力され
る。また。第2のFF11の出力端子Qから出力される
出力信号d2 は排他的論理和回路9の他端へ入力され
る。排他的論理和回路9は第1のFF8の出力信号b1
と第2のFF11の出力信号b2 との排他的論理和を算
出して、排他的論路和信号eとして第3のFF12の入
力端子Dへ送出する。したがって、第1のFF8の出力
信号b1 と第2のFF11の出力信号b2 との論理レベ
ルが一致した場合は排他的論路和信号eの信号レベルは
ロー[0]レベルとなり、不一致の場合はハイ[1]レ
ベルとなる。
出力信号d1 は排他的論理和回路9の一端へ入力され
る。また。第2のFF11の出力端子Qから出力される
出力信号d2 は排他的論理和回路9の他端へ入力され
る。排他的論理和回路9は第1のFF8の出力信号b1
と第2のFF11の出力信号b2 との排他的論理和を算
出して、排他的論路和信号eとして第3のFF12の入
力端子Dへ送出する。したがって、第1のFF8の出力
信号b1 と第2のFF11の出力信号b2 との論理レベ
ルが一致した場合は排他的論路和信号eの信号レベルは
ロー[0]レベルとなり、不一致の場合はハイ[1]レ
ベルとなる。
【0035】この第3のFF12のクロック端子Cに
は、可変遅延回路6aから出力されたクロック信号b1
が入力される。第3のFF12はクロック端子Cに印加
されているクロック信号b1 のクロックの立上りに同期
して、入力端子Dに印加されている排他的論路和信号e
の信号値を取込んで出力端子Qから出力する。
は、可変遅延回路6aから出力されたクロック信号b1
が入力される。第3のFF12はクロック端子Cに印加
されているクロック信号b1 のクロックの立上りに同期
して、入力端子Dに印加されている排他的論路和信号e
の信号値を取込んで出力端子Qから出力する。
【0036】この第3のFF12の出力端子Qから出力
された出力信号gは次の制御部13へ入力される。制御
部13は、例えばマイクロコンピユータからなる一種の
情報処理装置で構成されている。そして、この制御部1
3内には、カウンタ14、クロス点判定部15及び遅延
量変更部16が設けられている。
された出力信号gは次の制御部13へ入力される。制御
部13は、例えばマイクロコンピユータからなる一種の
情報処理装置で構成されている。そして、この制御部1
3内には、カウンタ14、クロス点判定部15及び遅延
量変更部16が設けられている。
【0037】カウンタ14は、例えば1秒等の単位時間
内に第3FF12の出力信号gに含まれるたハイ[1]
レベルの信号数(ビット数)、すなわち第1のFF8の
出力信号b1 と第2のFF11の出力信号b2 との不一
致数Nを係数して、次のクロス点判定部15へ送出す
る。クロス点判定部15は、第1のFF8の出力信号b
1 と第2のFF11の出力信号b2 との不一致数Nが予
め定められた許容数Na未満の場合は、入力端子1から
入力された入力信号aに対する可変遅延退路6aから出
力されたクロック信号b1 の位相関係は良好であると判
定する。一方、不一致数Nが予め定められた許容数Na
を超える場合は、入力端子1から入力された入力信号a
に対する可変遅延退路6aから出力されたクロック信号
b1 の位相関係は不良であると判定して、その不良判定
結果hを遅延量変更部16へ送出する。
内に第3FF12の出力信号gに含まれるたハイ[1]
レベルの信号数(ビット数)、すなわち第1のFF8の
出力信号b1 と第2のFF11の出力信号b2 との不一
致数Nを係数して、次のクロス点判定部15へ送出す
る。クロス点判定部15は、第1のFF8の出力信号b
1 と第2のFF11の出力信号b2 との不一致数Nが予
め定められた許容数Na未満の場合は、入力端子1から
入力された入力信号aに対する可変遅延退路6aから出
力されたクロック信号b1 の位相関係は良好であると判
定する。一方、不一致数Nが予め定められた許容数Na
を超える場合は、入力端子1から入力された入力信号a
に対する可変遅延退路6aから出力されたクロック信号
b1 の位相関係は不良であると判定して、その不良判定
結果hを遅延量変更部16へ送出する。
【0038】遅延量変更部16は不良判定結果hを受領
すると、可変遅延回路6aへ遅延量ΔTを指定した遅延
量変更指令iを送出する。可変遅延回路6aは、入力端
子5から入力されたクロック信号bに対する遅延量ΔT
を、遅延量変更部16から指定された遅延量ΔTに変更
する。
すると、可変遅延回路6aへ遅延量ΔTを指定した遅延
量変更指令iを送出する。可変遅延回路6aは、入力端
子5から入力されたクロック信号bに対する遅延量ΔT
を、遅延量変更部16から指定された遅延量ΔTに変更
する。
【0039】このように構成されたクロス点検出装置が
組込まれたデジタルデータ処理装置の動作を図2及び図
3のタイムチャートを用いて説明する。
組込まれたデジタルデータ処理装置の動作を図2及び図
3のタイムチャートを用いて説明する。
【0040】図2において、入力端子1から入力された
ビット周期(クロック周期)TC を有するデジタルデー
タ信号からな入力信号aは、比較器2で正規化されて、
新たな入力信号a1 として同一構成の各FF4、8、1
1へ入力される。入力FF4及び第1のFF8には、可
変遅延回路6aから出力された同一のクロック信号b 1
が印加されているので、第1のFF8の出力信号d
1 は、入力FF4から出力されて誤り測定部7へ入力さ
れる入力信号dと同一波形となる。
ビット周期(クロック周期)TC を有するデジタルデー
タ信号からな入力信号aは、比較器2で正規化されて、
新たな入力信号a1 として同一構成の各FF4、8、1
1へ入力される。入力FF4及び第1のFF8には、可
変遅延回路6aから出力された同一のクロック信号b 1
が印加されているので、第1のFF8の出力信号d
1 は、入力FF4から出力されて誤り測定部7へ入力さ
れる入力信号dと同一波形となる。
【0041】しかし、第2のFF11へ印加される遅延
クロック信号b2 は、先のクロック信号b1 に対して、
各FFにおける動作不安定時間TA だけ遅延しているの
で、第1のFF8の出力信号d1 と第2のFF11の出
力信号d2 とは動作不安定時間TA だけのタイミング差
が生じる。
クロック信号b2 は、先のクロック信号b1 に対して、
各FFにおける動作不安定時間TA だけ遅延しているの
で、第1のFF8の出力信号d1 と第2のFF11の出
力信号d2 とは動作不安定時間TA だけのタイミング差
が生じる。
【0042】ここで、図2、及び図4(a)(b)に示
すように、各クロック信号b1 、b 2 のクロックの立上
がりタイミングで定まる合計の動作不安定時間TA(=
TS+TH)が入力信号a1 における一つのビット周期
(クロック周期)TC内に含まれる場合は、第1のFF
8の出力信号d1 と第2のFF11の出力信号d2 とは
確実に同一信号となる。具体的には、クロック信号b1
におけるクロックの立上タイミングが時間TB の範囲内
に存在する場合に同一符号となる。
すように、各クロック信号b1 、b 2 のクロックの立上
がりタイミングで定まる合計の動作不安定時間TA(=
TS+TH)が入力信号a1 における一つのビット周期
(クロック周期)TC内に含まれる場合は、第1のFF
8の出力信号d1 と第2のFF11の出力信号d2 とは
確実に同一信号となる。具体的には、クロック信号b1
におけるクロックの立上タイミングが時間TB の範囲内
に存在する場合に同一符号となる。
【0043】したがって、排他的論理和回路9から出力
される第1のFF8の出力信号d1と第2のFF11の
出力信号d2 との排他的論理和信号eは、図2に示する
ように、前述したクロック信号b1 に対する動作不安定
時間TA 内においては[1]になる可能性はあるが、そ
の他の期間は全て[0]である。
される第1のFF8の出力信号d1と第2のFF11の
出力信号d2 との排他的論理和信号eは、図2に示する
ように、前述したクロック信号b1 に対する動作不安定
時間TA 内においては[1]になる可能性はあるが、そ
の他の期間は全て[0]である。
【0044】この排他的論理和信号eは、クロック信号
b1 で作動する第3のFF12でラッチされるので、こ
の第3のFF12の出力信号gには、[0]の信号レベ
ルのみであり、[1]の信号レベルは含まれない。
b1 で作動する第3のFF12でラッチされるので、こ
の第3のFF12の出力信号gには、[0]の信号レベ
ルのみであり、[1]の信号レベルは含まれない。
【0045】したがって、制御部13のカウンタ14が
計数する出力信号gにおける1秒等の単位時間当たりの
[1]のビット数Nは0であり、許容値Naを超えるこ
とはない。したがって、クロス点判定部15は、入力信
号aに対するクロック信号b 1 の位相関係は良好である
と判定する。
計数する出力信号gにおける1秒等の単位時間当たりの
[1]のビット数Nは0であり、許容値Naを超えるこ
とはない。したがって、クロス点判定部15は、入力信
号aに対するクロック信号b 1 の位相関係は良好である
と判定する。
【0046】一方、図3、及び図4(c)(d)に示す
ように、各クロック信号b1 、b2のクロックの立上が
りタイミングで定まる合計の動作不安定時間TA(=TS
+T H)が、入力信号a1 における一つのビット周期
(クロック周期)TC内に含まれずに、ビット周期(ク
ロック周期)TCの境目を含む場合は、前述したよう
に、該当FFの動作不安定さの故に、1のFF8の出力
信号d1 と第2のFF11の出力信号d2 とは必ずしも
に同一信号になるとは限らない。
ように、各クロック信号b1 、b2のクロックの立上が
りタイミングで定まる合計の動作不安定時間TA(=TS
+T H)が、入力信号a1 における一つのビット周期
(クロック周期)TC内に含まれずに、ビット周期(ク
ロック周期)TCの境目を含む場合は、前述したよう
に、該当FFの動作不安定さの故に、1のFF8の出力
信号d1 と第2のFF11の出力信号d2 とは必ずしも
に同一信号になるとは限らない。
【0047】したがって、排他的論理和回路9から出力
される第1のFF8の出力信号d1と第2のFF11の
出力信号d2 との排他的論理和信号eは、図3に示する
ように、前述したクロック信号b1 に対する動作不安定
時間TA を含めて[1]になるか[0]になるかは不定
である。
される第1のFF8の出力信号d1と第2のFF11の
出力信号d2 との排他的論理和信号eは、図3に示する
ように、前述したクロック信号b1 に対する動作不安定
時間TA を含めて[1]になるか[0]になるかは不定
である。
【0048】この排他的論理和信号eは、クロック信号
b1 で作動する第3のFF12でラッチされるので、こ
の第3のFF12の出力信号gには、[0]の信号レベ
ルと[1]の信号レベルとが含まれる。
b1 で作動する第3のFF12でラッチされるので、こ
の第3のFF12の出力信号gには、[0]の信号レベ
ルと[1]の信号レベルとが含まれる。
【0049】したがって、制御部13のカウンタ14が
計数する出力信号gにおける1秒等の単位時間当たりの
[1]のビット数Nは0でなく、予め定められた許容値
Naを超える。したがって、クロス点判定部15は、入
力信号aに対するクロック信号b1 の位相関係は不良で
あると判定して、その、不良判定結果hを遅延量変更部
16へ送出する。
計数する出力信号gにおける1秒等の単位時間当たりの
[1]のビット数Nは0でなく、予め定められた許容値
Naを超える。したがって、クロス点判定部15は、入
力信号aに対するクロック信号b1 の位相関係は不良で
あると判定して、その、不良判定結果hを遅延量変更部
16へ送出する。
【0050】遅延量変更部16は不良判定結果hを受領
すると、可変遅延回路6aへ遅延量ΔTを指定した遅延
量変更指令iを送出する。この遅延量ΔTは測定前に送
出していた遅延量ΔTに微小遅延量を加算した値であ
る。可変遅延回路6aは、入力端子5から入力されたク
ロック信号bに対する遅延量ΔTを、遅延量変更部16
から指定された遅延量ΔTに変更する。
すると、可変遅延回路6aへ遅延量ΔTを指定した遅延
量変更指令iを送出する。この遅延量ΔTは測定前に送
出していた遅延量ΔTに微小遅延量を加算した値であ
る。可変遅延回路6aは、入力端子5から入力されたク
ロック信号bに対する遅延量ΔTを、遅延量変更部16
から指定された遅延量ΔTに変更する。
【0051】その結果、各クロック信号b1 、b2 のク
ロックの立上がりタイミングで定まる合計の動作不安定
時間TA(=TS+TH)が、入力信号a1 における一つ
のビット周期(クロック周期)TC内に含まれれば、入
力信号aに対するクロック信号b1 の位相関係は良好と
なる。
ロックの立上がりタイミングで定まる合計の動作不安定
時間TA(=TS+TH)が、入力信号a1 における一つ
のビット周期(クロック周期)TC内に含まれれば、入
力信号aに対するクロック信号b1 の位相関係は良好と
なる。
【0052】このように構成された、クロス点検出装置
が組込まれたデジタルデータ処理装置においては、誤り
測定部7に入力される入力信号dに含まれる、入力FF
4が有するセットアップ時間TS 及びホールド時間TH
を加算した動作不安定時間TA に入力信号aの境目が入
ることに起因するビット誤りを確実に検出して、それを
除去できる。
が組込まれたデジタルデータ処理装置においては、誤り
測定部7に入力される入力信号dに含まれる、入力FF
4が有するセットアップ時間TS 及びホールド時間TH
を加算した動作不安定時間TA に入力信号aの境目が入
ることに起因するビット誤りを確実に検出して、それを
除去できる。
【0053】したがって、誤り測定部7に入力される入
力信号dには、入力信号a本来が有するビット誤りのみ
となり、このクロス検出装置が組込まれた誤り検出装置
の信頼性を大幅に向上できる。
力信号dには、入力信号a本来が有するビット誤りのみ
となり、このクロス検出装置が組込まれた誤り検出装置
の信頼性を大幅に向上できる。
【0054】なお、実施形態においては、可変遅延回路
6aはクロック信号を遅延させているが、比較器2の後
に設けられ、入力信号を遅延させるものでもよい。
6aはクロック信号を遅延させているが、比較器2の後
に設けられ、入力信号を遅延させるものでもよい。
【0055】(第2実施形態)図5は本発明の第2実施
形態に係るクロス点検出装置が組込まれたデジタルデー
タ処理装置の概略構成を示すブロック図である。図1に
示す第1実施形態のデジタルデータ処理装置と同一部分
には同一符号が付してある。したがって、重複する部分
の詳細説明は省略されている。
形態に係るクロス点検出装置が組込まれたデジタルデー
タ処理装置の概略構成を示すブロック図である。図1に
示す第1実施形態のデジタルデータ処理装置と同一部分
には同一符号が付してある。したがって、重複する部分
の詳細説明は省略されている。
【0056】この第2実施形態のデジタルデータ処理装
置においては、第1実施形態のデジタルデータ処理装置
における第1のFF8を入力FF4で代用している。し
たがって、図示するように、入力FF4の出力端子Qか
ら出力される出力信号は、誤り測定部7へ新たな入力信
号dとして入力されると共に、排他的論理和回路9の一
端へ新たな出力信号d1 として印加される。その他の構
成は図1に示す第1実施形態のデジタルデータ処理装置
と全く同一である。
置においては、第1実施形態のデジタルデータ処理装置
における第1のFF8を入力FF4で代用している。し
たがって、図示するように、入力FF4の出力端子Qか
ら出力される出力信号は、誤り測定部7へ新たな入力信
号dとして入力されると共に、排他的論理和回路9の一
端へ新たな出力信号d1 として印加される。その他の構
成は図1に示す第1実施形態のデジタルデータ処理装置
と全く同一である。
【0057】前述したように、デジタルデータ処理装置
に組込まれたクロス点検出装置を構成する第1のFF8
は入力FF4と同一の機能を有するので、この第1のF
F8を除去して、除去した第1のFF8の機能を入力F
F4で代用させても、第1実施形態のデジタルデータ処
理装置と同一の動作及び同一の作用効果を奏することが
できる。
に組込まれたクロス点検出装置を構成する第1のFF8
は入力FF4と同一の機能を有するので、この第1のF
F8を除去して、除去した第1のFF8の機能を入力F
F4で代用させても、第1実施形態のデジタルデータ処
理装置と同一の動作及び同一の作用効果を奏することが
できる。
【0058】さらに、この第1実施形態のデジタルデー
タ処理装置においては、第1のFF8を入力FF4で代
用しているので、回路構成が簡素化される。
タ処理装置においては、第1のFF8を入力FF4で代
用しているので、回路構成が簡素化される。
【0059】(第3実施形態)図6は本発明の第3実施
形態に係るクロス点検出装置が組込まれたデジタルデー
タ処理装置の概略構成を示すブロック図である。図1に
示す第1実施形態のデジタルデータ処理装置と同一部分
には同一符号が付してある。したがって、重複する部分
の詳細説明は省略されている。
形態に係るクロス点検出装置が組込まれたデジタルデー
タ処理装置の概略構成を示すブロック図である。図1に
示す第1実施形態のデジタルデータ処理装置と同一部分
には同一符号が付してある。したがって、重複する部分
の詳細説明は省略されている。
【0060】この第3実施形態のデジタルデータ処理装
置においては、比較器2から出力された正規化された後
の入力信号a1 は、FIFOメモリ18の先頭のフリッ
プフロップで構成されるレジスタ18aの入力端子へ印
加される。このFIFOメモリ18は直列接続された複
数のレジスタからなり、書込クロック端子Wに印加され
ているクロック信号のクロックが立上がる毎に、先頭の
レジスタ18aの入力端子に印加されている入力信号a
1 の信号値を取込む共に、先頭のレジスタ18aに記憶
保持している信号値を次のレジスタへシフトさせる。こ
の実施形態においては、書込クロック端子Wに可変遅延
回路6aから出力されたクロック信号b 1 が印加されて
いる。
置においては、比較器2から出力された正規化された後
の入力信号a1 は、FIFOメモリ18の先頭のフリッ
プフロップで構成されるレジスタ18aの入力端子へ印
加される。このFIFOメモリ18は直列接続された複
数のレジスタからなり、書込クロック端子Wに印加され
ているクロック信号のクロックが立上がる毎に、先頭の
レジスタ18aの入力端子に印加されている入力信号a
1 の信号値を取込む共に、先頭のレジスタ18aに記憶
保持している信号値を次のレジスタへシフトさせる。こ
の実施形態においては、書込クロック端子Wに可変遅延
回路6aから出力されたクロック信号b 1 が印加されて
いる。
【0061】また、このFIFOメモリ18は、読出ク
ロック端子Rに印加されているクロック信号のクロック
が立上がる毎に最終のレジスタ18bに記憶されている
信号値が出力され、新たな入力信号dとして誤り測定部
7へ送出される。この実施形態においては、読出クロッ
ク端子Rには、別の入力端子17から入力された読出ク
ロック信号jが印加されている。この読出クロック信号
jは、可変遅延回路6aから出力されたクロック信号b
1 と同一のビット周期(クロック周期)TC を有してお
り、FIFOメモリ18の読出端子Rに印加されると共
に、誤り測定部7へ印加される。
ロック端子Rに印加されているクロック信号のクロック
が立上がる毎に最終のレジスタ18bに記憶されている
信号値が出力され、新たな入力信号dとして誤り測定部
7へ送出される。この実施形態においては、読出クロッ
ク端子Rには、別の入力端子17から入力された読出ク
ロック信号jが印加されている。この読出クロック信号
jは、可変遅延回路6aから出力されたクロック信号b
1 と同一のビット周期(クロック周期)TC を有してお
り、FIFOメモリ18の読出端子Rに印加されると共
に、誤り測定部7へ印加される。
【0062】このような構成のデジタルデータ処理装置
においては、誤り測定部7は入力端子5から入力された
クロック信号bに対して全く独立した読出クロック信号
jにて誤り検出処理を実施できる。
においては、誤り測定部7は入力端子5から入力された
クロック信号bに対して全く独立した読出クロック信号
jにて誤り検出処理を実施できる。
【0063】また、このような構成のデジタルデータ処
理装置においては、FIFOメモリ18の先頭のレジス
タ18aは、書込クロック端子Wに印加されているクロ
ック信号b1 のクロックが立上がる毎に、自己の入力端
子に印加されている入力信号a1 の信号値を取込むの
で、図1に示した第1実施形態のデジタルデータ処理装
置の入力FF4とほぼ同一特性を有する。このことを、
逆に言うと、FIFOメモリ18の先頭のレジスタ18
は入力FF4である。
理装置においては、FIFOメモリ18の先頭のレジス
タ18aは、書込クロック端子Wに印加されているクロ
ック信号b1 のクロックが立上がる毎に、自己の入力端
子に印加されている入力信号a1 の信号値を取込むの
で、図1に示した第1実施形態のデジタルデータ処理装
置の入力FF4とほぼ同一特性を有する。このことを、
逆に言うと、FIFOメモリ18の先頭のレジスタ18
は入力FF4である。
【0064】したがって、第1実施形態のデジタルデー
タ処理装置と同様に、誤り測定部7に入力される入力信
号dに含まれる、FIFOメモリ18の先頭のレジスタ
18aが有するセットアップ時間TS 及びホールド時間
TH を加算した動作不安定時間TA に入力信号aの境目
が入ることに起因するビット誤りを確実に検出して、そ
れを除去できる。
タ処理装置と同様に、誤り測定部7に入力される入力信
号dに含まれる、FIFOメモリ18の先頭のレジスタ
18aが有するセットアップ時間TS 及びホールド時間
TH を加算した動作不安定時間TA に入力信号aの境目
が入ることに起因するビット誤りを確実に検出して、そ
れを除去できる。
【0065】したがって、第1実施形態のデジタルデー
タ処理装置とほぼ同様の作用効果を奏することができ
る。
タ処理装置とほぼ同様の作用効果を奏することができ
る。
【0066】なお、本発明は、上述した各実施形態に限
定されるものではない。各実施形態においては、デジタ
ルデータ処理装置は誤り検出装置であるとして説明し
た。しかし、特に誤り検出装置に限定されるものではな
く、入力されたデジタルデータ信号に対して種々のデー
タ処理を実施する全てのデジタルデータ処理装置に適用
できる。
定されるものではない。各実施形態においては、デジタ
ルデータ処理装置は誤り検出装置であるとして説明し
た。しかし、特に誤り検出装置に限定されるものではな
く、入力されたデジタルデータ信号に対して種々のデー
タ処理を実施する全てのデジタルデータ処理装置に適用
できる。
【0067】
【発明の効果】以上説明したように、本発明のデジタル
データ処理装置においては、クロック信号とこのクロッ
ク信号に対して動作不安定時間だけ遅延させた遅延クロ
ック信号とで、入力されたデジタルデータ信号を取込む
一対のフリップフロップの出力信号の排他的論理和値を
算出して、この排他的論理和値を判断基準としている。
データ処理装置においては、クロック信号とこのクロッ
ク信号に対して動作不安定時間だけ遅延させた遅延クロ
ック信号とで、入力されたデジタルデータ信号を取込む
一対のフリップフロップの出力信号の排他的論理和値を
算出して、この排他的論理和値を判断基準としている。
【0068】したがって、データ処理部で実施にデータ
処理することなく、入力されたデジタルデータ信号に対
するクロック信号の位相関係の良否をほぼ実時間で判定
でき、処理装置全体の信頼性を大幅に向上できる。
処理することなく、入力されたデジタルデータ信号に対
するクロック信号の位相関係の良否をほぼ実時間で判定
でき、処理装置全体の信頼性を大幅に向上できる。
【図1】本発明の第1実施形態に係わるデジタルデータ
処理装置の概略構成を示すブロック図
処理装置の概略構成を示すブロック図
【図2】同デジタルデータ処理装置の動作を示すタイム
チャート
チャート
【図3】同じく同デジタルデータ処理装置の動作を示す
タイムチャート
タイムチャート
【図4】同じく同デジタルデータ処理装置における入力
信号のビット周期と動作不安定時間との位相関係を示す
図
信号のビット周期と動作不安定時間との位相関係を示す
図
【図5】本発明の第2実施形態に係わるデジタルデータ
処理装置の概略構成を示すブロック図
処理装置の概略構成を示すブロック図
【図6】本発明の第3実施形態に係わるデジタルデータ
処理装置の概略構成を示すブロック図
処理装置の概略構成を示すブロック図
【図7】従来の入力処理回路の概略構成を示すブロック
図
図
【図8】同従来の入力処理回路の動作を示すタイムチャ
ート
ート
【図9】入力信号波形とフリップフロップにおける動作
不安定時間との関係を示す図
不安定時間との関係を示す図
【図10】従来の入力処理回路の問題点を説明するため
のタイムチャート
のタイムチャート
1,5,17…入力端子 2…比較器 4…入力FF(フリップフロップ) 6,6a…可変手炎回路 7…誤り測定部 8…第1のFF 9…排他的論理和回路 10…遅延回路 11…第2のFF 12…第3のFF 13…制御部 14…カウンタ 15…クロス点判定部 16…遅延量変更部 18…FIFOメモリ
Claims (2)
- 【請求項1】 入力されたデジタルデータ信号を、クロ
ック信号で動作する入力フリップフロップ(4)でラッ
チしたのちに、所定のデータ処理を実施するデジタルデ
ータ処理装置であって、 前記デジタルデータ信号の信号値を前記デジタルデータ
信号に対するクロック信号のクロックに同期して取込ん
で出力する、前記入力フリップフロップとほぼ同一特性
の第1のフリップフロップ(8)と、 前記クロック信号を前記第1のフリップフロップにおけ
るセットアップ時間とホールド時間とを加算した動作不
安定時間だけ遅延させて遅延クロック信号として出力す
る遅延回路(10)と、 前記デジタルデータ信号の信号値を前記遅延クロック信
号のクロックに同期して取込んで出力する、前記入力フ
リップフロップとほぼ同一特性の第2のフリップフロッ
プ(11)と、 前記第1のフリップフロップの出力信号と前記第2のフ
リップフロップの出力信号との排他的論理和を算出して
排他的論理和信号として出力する排他的論理和回路
(9)と、 この排他的論理和回路から出力された排他的論理和信号
を前記クロック信号のクロックに同期して取込んで出力
する第3のフリップフロップ(12)と、 この第3のフリップフロップの出力信号に基づいて前記
入力フリップフロップに対する前記クロック信号の位相
関係の良否を判定する判定手段(15)とを備えたデジ
タルデータ処理装置。 - 【請求項2】 前記クロック信号と前記入力されたデジ
タルデータ信号間の相対的遅延時間を指定された遅延時
間だけ遅延させる可変遅延回路(6a)と、 前記判定手段における判定結果に基づいて前記可変遅延
回路の遅延時間を可変制御する遅延量制御手段(16)
とを備えた請求項1記載のデジタルデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11185137A JP2001016190A (ja) | 1999-06-30 | 1999-06-30 | デジタルデータ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11185137A JP2001016190A (ja) | 1999-06-30 | 1999-06-30 | デジタルデータ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001016190A true JP2001016190A (ja) | 2001-01-19 |
Family
ID=16165532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11185137A Pending JP2001016190A (ja) | 1999-06-30 | 1999-06-30 | デジタルデータ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001016190A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7206347B1 (ja) | 2021-10-07 | 2023-01-17 | 華邦電子股▲ふん▼有限公司 | 同期化回路、半導体記憶装置及び同期化方法 |
-
1999
- 1999-06-30 JP JP11185137A patent/JP2001016190A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7206347B1 (ja) | 2021-10-07 | 2023-01-17 | 華邦電子股▲ふん▼有限公司 | 同期化回路、半導体記憶装置及び同期化方法 |
JP2023056082A (ja) * | 2021-10-07 | 2023-04-19 | 華邦電子股▲ふん▼有限公司 | 同期化回路、半導体記憶装置及び同期化方法 |
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