JP2003099149A - 省電力インターフェース装置 - Google Patents
省電力インターフェース装置Info
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
に供給される内部レジスタアクセス制御回路を持ち、メ
モリアクセスリクエストが直ちに許可されない場合に一
時的にクロック供給が停止するDMACを持つ省電力イ
ンターフェース装置を提供する。 【解決手段】 DMAC30の構成は、前記アービタ6
0とのリクエスト信号39と許可信号のインターフェー
スを制御するアービタ・インターフェース制御部34
と、メモリインターフェース4とのインターフェース制
御を行うメモリインターフェース制御部44と、データ
を一時的に蓄積するデータバッファ35と、前記外部装
置とのインターフェースを制御する外部装置インターフ
ェース制御部36とから成るデータ転送ブロック42
と、クロック信号37を前記クロックイネーブル信号3
8により有効にするセレクタ回路31と、複数の内部レ
ジスタ群33を制御する内部レジスタアクセス制御部3
2により構成されている。
Description
ェース装置に関し、さらに詳しくは、選択された回路に
クロックを供給して省電力化を図った、省電力インター
フェース装置に関するものである。
としては、半導体のスイッチング時の消費電力が大きい
ことに着目して、ハードウェア全体あるいは部分的にク
ロックを停止させたり、クロック周波数の低減といった
手法が提案されている。例えば、特開平5−27405
4号公報によると、2つ以上のバスマスタとなりえるデ
バイスを有する情報処理装置の省電力化を図る技術につ
いて開示されている。それによると、1つのデバイスが
バスマスタとなっているときに、他のバスマスタとなり
得るデバイスのクロックの供給を停止し、省電力化を図
る。
システムでは、周辺装置に対するCPUのアクセスは当
然ながら複数同時には発生しない。従って、現在CPU
アクセスを受け付ける周辺装置内の全ての回路モジュー
ルが動作している必要はなく、CPUからのアクセスが
無いのにクロック供給を受けているモジュールが複数あ
れば、それだけ無駄な電力を消費していることになる。
また、単一のメモリインターフェースを持ち、且つ複数
のメモリインターフェースのバスマスタとなるDMAC
(Direct Memory Access Controller)を持つシステム
にはアクセス調停をおこなうアービタを有するが、アー
ビタに対してアクセス要求を出しているのに、アクセス
許可が得られないまま待たされる間、無駄な消費電力が
発生する。本発明は、かかる課題に鑑み、CPUアクセ
ス発生時のみクロックが選択的に供給される内部レジス
タアクセス制御回路を持ち、メモリアクセスリクエスト
が直ちに許可されない場合に一時的にクロック供給が停
止するDMACを持つ省電力インターフェース装置を提
供することを目的とする。
決するために、請求項1の発明は、複数の外部装置に対
応して接続され、動作制御するための内部レジスタ群を
有するダイレクト・メモリアクセス・コントローラと、
中央制御装置とのインターフェースを制御するCPUイ
ンターフェース部と、メモリアクセスのインターフェー
スを制御するメモリ・アクセス・インターフェース部
と、前記ダイレクト・メモリアクセス・コントローラの
アクセス許可を制御するアービタと、を備え、前記CP
Uインターフェース部は、前記中央制御装置からのアド
レスを解読するアドレスデコーダ部と、メモリ・アクセ
ス・インターフェース部に対してクロック許可信号を発
行するクロックイネーブル生成部とを有し、前記アドレ
スデコーダ部により解読されたアドレスに該当する前記
ダイレクト・メモリアクセス・コントローラに対して前
記クロックイネーブル生成部からクロックイネーブル信
号を入力することを特徴とする。2重化システムではな
く、単一のCPUを有するシステムでは、周辺装置に対
するCPUのアクセスは当然ながら複数同時には発生し
ない。従って、現在CPUアクセスを受け付ける周辺装
置内の全ての回路モジュールが動作している必要はな
く、CPUからのアクセスが無い回路モジュールへのク
ロック供給を停止すれば、無駄な電力を消費することが
無くなる。かかる発明によれば、アドレスデコーダ部に
より解読されたアドレスに該当する前記ダイレクト・メ
モリアクセス・コントローラに対して前記クロックイネ
ーブル生成部からクロックイネーブル信号を入力するの
で、無駄な電力を消費することが無くなる。
・メモリアクセス・コントローラは、前記アービタとの
アクセスの要求信号と許可信号のインターフェースを制
御するアービタ・インターフェース制御部と、メモリイ
ンターフェースとのインターフェース制御を行うメモリ
インターフェース制御部と、データを一時的に蓄積する
データバッファと、前記外部装置とのインターフェース
を制御する外部装置インターフェース制御部とから成る
データ転送ブロックと、クロック入力を前記クロックイ
ネーブル信号により有効にする第1のクロック選択回路
と、前記内部レジスタ群を制御する内部レジスタアクセ
ス制御部と、を有し、前記内部レジスタアクセス制御部
は、前記クロック選択回路が前記クロックを選択した場
合、前記内部レジスタアクセス制御部を稼動可能とする
ことも本発明の有効な手段である。CPUによるある一
つのダイレクト・メモリアクセス・コントローラ(以
下、DMACと記す)の内部レジスタアクセスが発生す
ると、まずCPUインタフェース部でアドレスがデコー
ドされ、アクセス対象のDMACを判定する。次に対象
DMACへのクロックイネーブル信号をイネーブルにし
て、CPUインタフェース信号をそのまま渡す。後は対
象DMACの内部レジスタアクセス制御部がレジスタア
クセスを処理する。CPUインタフェースでは内部レジ
スタアクセスの終了を検出して、このDMACへのクロ
ックイネーブル信号を再びディセーブルにする。内部レ
ジスタは内部レジスタアクセス制御部にクロックが供給
されない場合も値を保持するので、アービタインタフェ
ース、外部装置インタフェース制御部が内部レジスタを
問題なく参照できる。かかる技術手段によれば、内部レ
ジスタアクセス制御部は、前記クロック選択回路が前記
クロックを選択した場合、前記内部レジスタアクセス制
御部を稼動可能とするので、レジスタの内容を保持しな
がら、電力消費を抑えることができる。
前記ダイレクト・メモリアクセス・コントローラからの
要求を検出する検出フラグを格納するフラグ格納手段
と、該検出フラグから何れか1つを選択して前記ダイレ
クト・メモリアクセス・コントローラに許可信号を出力
する調停手段とを有し、該調停手段は、前記ダイレクト
・メモリアクセス・コントローラ何れかがアクセス中
は、該アクセスが終了するまで前記許可信号を発行しな
いことも本発明の有効な手段である。アービタは各DM
ACからのアクセスリクエスト信号を入力して、各DM
ACへのグラント(許可)信号を出力にもつ。調停機構
により、今アクセスを許可するDMACをひとつ選択す
る。この他に各DMACに対応したDMACリクエスト
検出フラグを持つ。また、アービタは他のDMACがア
クセス中は直ちにグラント信号を出せない。かかる技術
手段によれば、アービタの調停手段は、前記DMACの
何れかがアクセス中は、該アクセスが終了するまで前記
許可信号を発行しないので、不必要な電力を消費するこ
とがない。また、請求項4の発明は、前記ダイレクト・
メモリアクセス・コントローラは、前記アービタ・イン
ターフェース制御部からの内部イネーブル信号と前記ア
ービタの許可信号との論理和をとる論理和回路と、該論
理和回路の出力によりクロック入力を有効にする第2の
クロック選択回路と、を更に備え、前記データ転送ブロ
ックは、前記第2のクロック選択回路が前記クロックを
選択した場合、前記データ転送ブロックを稼動可能とす
ることも本発明の有効な手段である。アービタに対して
リクエストを出しても直ちにグラント信号が発生される
とは限らない。そこで、リクエストを出した後、一定時
間経過後グラント信号がこなかった場合、内部イネーブ
ル信号をディセーブルにして、クロックを停止する。そ
の後の制御はグラント信号により行う。かかる技術手段
によれば、データ転送ブロックは、前記第2のクロック
選択回路が前記クロックを選択した場合、前記データ転
送ブロックを稼動可能とするので、アービタに対してリ
クエストを出してグラント信号が来るまでの待ち時間の
無駄な電力消費を抑えることができる。
に対応して接続され、動作制御するための内部レジスタ
群を有するダイレクト・メモリアクセス・コントローラ
と、入出力バスのインターフェース制御するPCIター
ゲット制御部と、メモリアクセスのインターフェースを
制御するPCIマスタ制御と、前記ダイレクト・メモリ
アクセス・コントローラのアクセス許可を制御するアー
ビタと、を備え、前記PCIターゲット制御部は、前記
入出力バスからのアドレスを解読するアドレスデコーダ
部と、メモリ・アクセス・インターフェース部に対して
クロック許可信号を発行するクロックイネーブル生成部
と、前記ダイレクト・メモリアクセス・コントローラの
内部レジスタ群のアドレス設定するコンフィギュレーシ
ョンレジスタとを有し、前記アドレスデコーダ部により
解読されたアドレスに該当する前記ダイレクト・メモリ
アクセス・コントローラに対して前記クロックイネーブ
ル生成部からクロックイネーブル信号を入力することを
特徴とする。PCIの仕様により、本装置の内部レジス
タ群は、コンフィギュレーションレジスタ・アドレスに
設定されるベースアドレスからのメモリ空間にマッピン
グされる。一旦このマッピングが完了すると、PCIタ
ーゲット制御部は、他のPCIマスターからのマッピン
グされた内部レジスタへのアクセス要求(通常はCPU
からのアクセス要求)をデコードして応答する。かかる
発明によれば、アドレスデコーダ部により解読されたア
ドレスに該当する前記ダイレクト・メモリアクセス・コ
ントローラに対して前記クロックイネーブル生成部から
クロックイネーブル信号を入力するので、不必要なPC
Iターゲット制御部のアクセスを停止して、省電力化す
ることができる。また、請求項6の発明は、前記ダイレ
クト・メモリアクセス・コントローラは、前記アービタ
とのアクセスの要求信号と許可信号のインターフェース
を制御するアービタ・インターフェース制御部と、メモ
リインターフェースとのインターフェース制御を行うメ
モリインターフェース制御部と、データを一時的に蓄積
するデータバッファと、前記外部装置とのインターフェ
ースを制御する外部装置インターフェース制御部とから
成るデータ転送ブロックと、クロック入力を前記クロッ
クイネーブル信号により有効にする第1のクロック選択
回路と、前記内部レジスタ群を制御する内部レジスタア
クセス制御部と、を有し、前記内部レジスタアクセス制
御部は、前記クロック選択回路が前記クロックを選択し
た場合、前記内部レジスタアクセス制御部を稼動可能と
することも本発明の有効な手段である。かかる技術手段
によれば、請求項2と同様の作用効果を奏する。
前記ダイレクト・メモリアクセス・コントローラからの
要求を検出する検出フラグを格納するフラグ格納手段
と、該検出フラグから何れか1つを選択して前記ダイレ
クト・メモリアクセス・コントローラに許可信号を出力
する調停手段とを有し、該調停手段は、前記ダイレクト
・メモリアクセス・コントローラ何れかがアクセス中
は、該アクセスが終了するまで前記許可信号を発行しな
いことも本発明の有効な手段である。かかる技術手段に
よれば、請求項3と同様の作用効果を奏する。また、請
求項8の発明は、前記ダイレクト・メモリアクセス・コ
ントローラは、前記アービタ・インターフェース制御部
からの内部イネーブル信号と前記アービタの許可信号と
の論理和をとる論理和回路と、該論理和回路の出力によ
りクロック入力を有効にする第2のクロック選択回路
と、を更に備え、前記データ転送ブロックは、前記第2
のクロック選択回路が前記クロックを選択した場合、前
記データ転送ブロックを稼動可能とすることも本発明の
有効な手段である。かかる技術手段によれば、請求項4
と同様の作用効果を奏する。
態を用いて詳細に説明する。但し、この実施形態に記載
される構成要素、種類、組み合わせ、形状、その相対配
置などは特定的な記載がない限り、この発明の範囲をそ
れのみに限定する主旨ではなく単なる説明例に過ぎな
い。図1は、本発明の第1の実施形態の省電力インタフ
ェース装置のブロック図である。この省電力インタフェ
ース装置10の構成は、複数の外部装置A22、外部装
置B23、外部装置X24と、それぞれに対応して接続
されたDMAC−A5、DMAC−B6、DMAC−X
7と、CPU20と接続されインターフェース制御を司
るCPUインタフェース部1と、メモリ21と接続され
インターフェース制御を司るメモリインタフェース部4
と、前記DMACのアクセス許可を制御するアービタ6
0とで構成される。CPUインタフェース部1内には内
部レジスタアクセスのアドレスをデコードし、装置内の
どのDMACのレジスタかを判定するアドレスデコード
部2と、デコード先のDMACに対してクロック供給を
イネーブルにするクロックイネーブル生成部3を持つ。
アービタ60はDMAC−A5からDMAC−X7のメ
モリアクセスを調停する。また、各回路は内部CPUイ
ンターフェース8と内部アービタ/メモリインターフェ
ース9により接続されている。図2は、本発明の第1の
DMACの内部ブロック図である。このDMAC30の
構成は、前記アービタ60とのリクエスト信号39と許
可信号のインターフェースを制御するアービタ・インタ
ーフェース制御部34と、メモリインターフェース4と
のインターフェース制御を行うメモリインターフェース
制御部44と、データを一時的に蓄積するデータバッフ
ァ35と、前記外部装置とのインターフェースを制御す
る外部装置インターフェース制御部36とから成るデー
タ転送ブロック42と、クロック信号37を前記クロッ
クイネーブル信号38により有効にするセレクタ回路3
1と、複数の内部レジスタ群33を制御する内部レジス
タアクセス制御部32により構成されている。
部レジスタアクセスの流れを説明する。まず初期状態
は、CPUインタフェース部1から全てのDMACに対
してクロックイネーブル信号38をディセーブル状態に
する。この時点で各DMACの内部レジスタアクセス制
御部32にはクロックが供給されず、動作が停止してい
る。ここでCPU20から、あるひとつのDMACの内
部レジスタアクセスが発生すると、まずCPUインタフ
ェース部1でアドレスデコード部2によりアドレスがデ
コードされ、アクセス対象のDMACを判定する。次
に、対象DMACへのクロックイネーブル信号38をク
ロックイネーブル生成部3よりイネーブルにして、CP
Uインタフェース信号をそのまま渡す。後は、対象DM
ACの内部レジスタアクセス制御部32がレジスタアク
セスを処理する。CPUインタフェース部1では内部レ
ジスタアクセスのトランザクション終了を検出して、こ
のDMACへのクロックイネーブル信号38を再びディ
セーブルにする。内部レジスタ群33は内部レジスタア
クセス制御部32にクロックが供給されない場合も値を
保持するので、アービタインタフェース制御部34、外
部装置インタフェース制御部36が内部レジスタ群33
を参照することができる。以上のようにDMACの動作
で使用頻度の比較的少ない内部レジスタアクセス制御部
を、アクセス時のみクロック供給して動作させること
で、無駄な電力消費を低減することができる。
タのブロック図である。アービタ600は各DMACか
らのアクセスリクエスト信号65を入力し、各DMAC
へのグラント信号66を出力する。調停機構64によ
り、今アクセスを許可するDMACをひとつ選択する。
この他に各DMACに対応したDMACリクエスト検出
フラグ61〜63を持つ。図4は、本発明の第2の実施
形態のDMACブロック図である。同じ構成要素には同
じ参照番号が付されているので、重複する説明は省略す
る。図3が図2と異なる点は、セレクタB51と図1の
DMACに加えて、アービタインタフェース制御部34
からの内部イネーブル信号53と、アービタ60からの
グラント信号40の論理和をとるOR回路52と、クロ
ックを入力するセレクタB51を追加した点である。こ
れにより、内部イネーブル信号53がイネーブル状態の
時のみデータ転送ブロック42にクロック54を供給す
る。外部装置によっては、クロックを停止するとデータ
転送が破綻してしまうような場合は、クロック54を停
止する範囲から外部装置インタフェース制御部36を除
外してもよい。
ずれかのDMACがメモリにアクセスする場合の動作を
説明する。まず初期状態は、アービタ60内のリクエス
ト検出フラグ61〜63はすべて0である。この時メモ
リアクセスのリクエスト65がDMACから発生する。
もし他のDMACがメモリアクセスをしていなければ、
アービタ60はこのDMACに対して直ちにグラント6
6(許可)を発行する。一方、他のDMACがメモリア
クセス中の場合には、アービタ60は直ちにグラントを
発行できない。リクエスト65を出したDMACはリク
エストを出した後からグラント信号66をクロックでサ
ンプリングし、一定期間内にグラントが来なければ、内
部イネーブル信号53をディセーブルにして、データ転
送ブロック42へのクロック54を停止する。アービタ
側ではこのDMACに対してグラントは発行しなかった
が、このDMACに対応する内部のDMACリクエスト
検出フラグを立てる。他のDMACのメモリアクセス動
作が完了し、このDMACへのメモリアクセスが許可で
きる状態になると、アービタ60はこのDMACに対し
てグラント信号66を出力する。このグラント40によ
りセレクタB51がイネーブルになり、クロック54が
再び供給される。データ転送ブロック42は再起動した
後、内部イネーブル信号53をイネーブル状態にして、
メモリアクセスを実行する。以上によりDMACがメモ
リアクセスリクエストを出して、グラントを待つ間にク
ロックを停止するので無駄な電力消費が低減できる。
インタフェース装置のブロック図である。ここで、DM
AC、及びアービタは第2の実施形態と同様の構成であ
る。同じ構成要素には同じ参照番号が付されているの
で、重複する説明は省略する。図5が図1と異なる点
は、CPUインターフェース部1とメモリインターフェ
ース部4が、PCI(Peripheral Component Interconn
ect)ターゲット制御部71と、PCIマスター制御部
75に代わった点である。PCIターゲット制御部71
は、PCIバス76からのアドレスを解読するアドレス
デコード部72と、それにより選択されたDMACにイ
ネーブル信号を生成するクロックイネーブル生成部73
と、アドレスをマッピングするコンフィギュレーション
レジスタ74を有する。PCIターゲット制御部71
と、PCIマスター制御部75はPCIバス76に接続
され、CPUからの内部レジスタのアクセス、及びPC
Iコンフィギュレーションレジスタ74へのアクセスは
PCIターゲット制御部71により応答制御される。一
方DMAによるメモリアクセスはPCIマスター制御部
75よりアクセス制御される。PCIの仕様により、本
装置の内部レジスタ群33は、コンフィギュレーション
レジスタ74のアドレスに設定されるベースアドレスか
らのメモリ空間にマッピングされる。一旦このマッピン
グが完了すると、PCIターゲット制御部71は、他の
PCIマスターからのマッピングされた内部レジスタへ
のアクセス要求(通常はCPUからのアクセス要求)を
デコードして応答する。本実施形態のPCIターゲット
制御部71は、クロックイネーブル生成部73を持ち、
PCIバス76上で発生したアクセス要求が本装置宛て
の場合のみ、クロックイネーブル信号38をイネーブル
にし、それ以外はディセーブル状態にする。これにより
内部レジスタアクセス時以外は内部レジスタ制御部32
へのクロック供給が停止される。また、データ転送ブロ
ック側については、メモリーインタフェースがPCIマ
スター制御部75に置き換わったのみで、前記第2の実
施形態同様、グラント待ちの間クロックの停止ができ
る。以上により、内部レジスタアクセス制御部32とデ
ータ転送ブロック42双方で無駄な電力消費を低減する
ことができる。
項1は、アドレスデコーダ部により解読されたアドレス
に該当する前記ダイレクト・メモリアクセス・コントロ
ーラに対して前記クロックイネーブル生成部からクロッ
クイネーブル信号を入力するので、無駄な電力を消費す
ることが無くなる。請求項2、6は、内部レジスタアク
セス制御部は、前記クロック選択回路が前記クロックを
選択した場合、前記内部レジスタアクセス制御部を稼動
可能とするので、レジスタの内容を保持しながら、電力
消費を抑えることができる。請求項3、7は、アービタ
の調停手段は、前記DMACの何れかがアクセス中は、
該アクセスが終了するまで前記許可信号を発行しないの
で、不必要な電力を消費することがない。請求項4、8
は、データ転送ブロックは、前記第2のクロック選択回
路が前記クロックを選択した場合、前記データ転送ブロ
ックを稼動可能とするので、アービタに対してリクエス
トを出してグラント信号が来るまでの待ち時間の無駄な
電力消費を抑えることができる。請求項5は、アドレス
デコーダ部により解読されたアドレスに該当する前記ダ
イレクト・メモリアクセス・コントローラに対して前記
クロックイネーブル生成部からクロックイネーブル信号
を入力するので、不必要なPCIターゲット制御部のア
クセスを停止して、省電力化することができる。
ス装置のブロック図である。
る。
図である。
である。
ス装置のブロック図である。
部、3 クロックイネーブル生成部、4 メモリインタ
フェース部、5 DMAC−A、6 DMAC−B、7
DMAC−X、8 内部CPUインターフェース、9
内部アービタ/メモリインターフェース、10 省電
力インタフェース装置、20 CPU、21メモリ、2
2 外部装置A、23 外部装置B、24 外部装置X
Claims (8)
- 【請求項1】 複数の外部装置に対応して接続され、動
作制御するための内部レジスタ群を有するダイレクト・
メモリアクセス・コントローラと、中央制御装置とのイ
ンターフェースを制御するCPUインターフェース部
と、メモリアクセスのインターフェースを制御するメモ
リ・アクセス・インターフェース部と、前記ダイレクト
・メモリアクセス・コントローラのアクセス許可を制御
するアービタと、を備え、 前記CPUインターフェース部は、前記中央制御装置か
らのアドレスを解読するアドレスデコーダ部と、前記メ
モリ・アクセス・インターフェース部に対してクロック
許可信号を発行するクロックイネーブル生成部とを有
し、 前記アドレスデコーダ部により解読されたアドレスに該
当する前記ダイレクト・メモリアクセス・コントローラ
に対して前記クロックイネーブル生成部からクロックイ
ネーブル信号を入力することを特徴とする省電力インタ
ーフェース装置。 - 【請求項2】 前記ダイレクト・メモリアクセス・コン
トローラは、前記アービタとのアクセスの要求信号と許
可信号のインターフェースを制御するアービタ・インタ
ーフェース制御部と、メモリインターフェースとのイン
ターフェース制御を行うメモリインターフェース制御部
と、データを一時的に蓄積するデータバッファと、前記
外部装置とのインターフェースを制御する外部装置イン
ターフェース制御部とから成るデータ転送ブロックと、
クロック入力を前記クロックイネーブル信号により有効
にする第1のクロック選択回路と、前記内部レジスタ群
を制御する内部レジスタアクセス制御部と、を有し、 前記内部レジスタアクセス制御部は、前記クロック選択
回路が前記クロックを選択した場合、前記内部レジスタ
アクセス制御部を稼動可能とすることを特徴とする請求
項1記載の省電力インターフェース装置。 - 【請求項3】 前記アービタは前記ダイレクト・メモリ
アクセス・コントローラからの要求を検出する検出フラ
グを格納するフラグ格納手段と、該検出フラグから何れ
か1つを選択して前記ダイレクト・メモリアクセス・コ
ントローラに許可信号を出力する調停手段とを有し、 該調停手段は、前記ダイレクト・メモリアクセス・コン
トローラ何れかがアクセス中は、該アクセスが終了する
まで前記許可信号を発行しないことを特徴とする請求項
1記載の省電力インターフェース装置。 - 【請求項4】 前記ダイレクト・メモリアクセス・コン
トローラは、前記アービタ・インターフェース制御部か
らの内部イネーブル信号と前記アービタの許可信号との
論理和をとる論理和回路と、該論理和回路の出力により
クロック入力を有効にする第2のクロック選択回路と、
を更に備え、 前記データ転送ブロックは、前記第2のクロック選択回
路が前記クロックを選択した場合、前記データ転送ブロ
ックを稼動可能とすることを特徴とする請求項1記載の
省電力インターフェース装置。 - 【請求項5】 複数の外部装置に対応して接続され、動
作制御するための内部レジスタ群を有するダイレクト・
メモリアクセス・コントローラと、入出力バスのインタ
ーフェース制御するPCIターゲット制御部と、メモリ
アクセスのインターフェースを制御するPCIマスタ制
御と、前記ダイレクト・メモリアクセス・コントローラ
のアクセス許可を制御するアービタと、を備え、 前記PCIターゲット制御部は、前記入出力バスからの
アドレスを解読するアドレスデコーダ部と、メモリ・ア
クセス・インターフェース部に対してクロック許可信号
を発行するクロックイネーブル生成部と、前記ダイレク
ト・メモリアクセス・コントローラの内部レジスタ群の
アドレス設定するコンフィギュレーションレジスタとを
有し、 前記アドレスデコーダ部により解読されたアドレスに該
当する前記ダイレクト・メモリアクセス・コントローラ
に対して前記クロックイネーブル生成部からクロックイ
ネーブル信号を入力することを特徴とする省電力インタ
ーフェース装置。 - 【請求項6】 前記ダイレクト・メモリアクセス・コン
トローラは、前記アービタとのアクセスの要求信号と許
可信号のインターフェースを制御するアービタ・インタ
ーフェース制御部と、メモリインターフェースとのイン
ターフェース制御を行うメモリインターフェース制御部
と、データを一時的に蓄積するデータバッファと、前記
外部装置とのインターフェースを制御する外部装置イン
ターフェース制御部とから成るデータ転送ブロックと、
クロック入力を前記クロックイネーブル信号により有効
にする第1のクロック選択回路と、前記内部レジスタ群
を制御する内部レジスタアクセス制御部と、を有し、 前記内部レジスタアクセス制御部は、前記クロック選択
回路が前記クロックを選択した場合、前記内部レジスタ
アクセス制御部を稼動可能とすることを特徴とする請求
項5記載の省電力インターフェース装置。 - 【請求項7】 前記アービタは前記ダイレクト・メモリ
アクセス・コントローラからの要求を検出する検出フラ
グを格納するフラグ格納手段と、該検出フラグから何れ
か1つを選択して前記ダイレクト・メモリアクセス・コ
ントローラに許可信号を出力する調停手段とを有し、 該調停手段は、前記ダイレクト・メモリアクセス・コン
トローラ何れかがアクセス中は、該アクセスが終了する
まで前記許可信号を発行しないことを特徴とする請求項
5記載の省電力インターフェース装置。 - 【請求項8】 前記ダイレクト・メモリアクセス・コン
トローラは、前記アービタ・インターフェース制御部か
らの内部イネーブル信号と前記アービタの許可信号との
論理和をとる論理和回路と、該論理和回路の出力により
クロック入力を有効にする第2のクロック選択回路と、
を更に備え、 前記データ転送ブロックは、前記第2のクロック選択回
路が前記クロックを選択した場合、前記データ転送ブロ
ックを稼動可能とすることを特徴とする請求項5記載の
省電力インターフェース装置。
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---|---|---|---|
JP2001285969A JP3914404B2 (ja) | 2001-09-19 | 2001-09-19 | 省電力インターフェース装置及び省電力方法 |
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Publication Number | Publication Date |
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JP2003099149A true JP2003099149A (ja) | 2003-04-04 |
JP3914404B2 JP3914404B2 (ja) | 2007-05-16 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9547330B2 (en) | 2012-10-12 | 2017-01-17 | Socionext Inc. | Processor and control method for processor |
US9602723B2 (en) | 2013-12-25 | 2017-03-21 | Canon Kabushiki Kaisha | Imaging apparatus capable of controlling power consumption and access to memory and control method thereof |
-
2001
- 2001-09-19 JP JP2001285969A patent/JP3914404B2/ja not_active Expired - Fee Related
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US9547330B2 (en) | 2012-10-12 | 2017-01-17 | Socionext Inc. | Processor and control method for processor |
US9602723B2 (en) | 2013-12-25 | 2017-03-21 | Canon Kabushiki Kaisha | Imaging apparatus capable of controlling power consumption and access to memory and control method thereof |
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