JP2003099149A - 省電力インターフェース装置 - Google Patents
省電力インターフェース装置Info
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- 238000001514 detection method Methods 0.000 claims description 12
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 45
- 238000010586 diagram Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Power Sources (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 ＣＰＵアクセス発生時のみクロックが選択的
に供給される内部レジスタアクセス制御回路を持ち、メ
モリアクセスリクエストが直ちに許可されない場合に一
時的にクロック供給が停止するＤＭＡＣを持つ省電力イ
ンターフェース装置を提供する。 【解決手段】 ＤＭＡＣ３０の構成は、前記アービタ６
０とのリクエスト信号３９と許可信号のインターフェー
スを制御するアービタ・インターフェース制御部３４
と、メモリインターフェース４とのインターフェース制
御を行うメモリインターフェース制御部４４と、データ
を一時的に蓄積するデータバッファ３５と、前記外部装
置とのインターフェースを制御する外部装置インターフ
ェース制御部３６とから成るデータ転送ブロック４２
と、クロック信号３７を前記クロックイネーブル信号３
８により有効にするセレクタ回路３１と、複数の内部レ
ジスタ群３３を制御する内部レジスタアクセス制御部３
２により構成されている。
に供給される内部レジスタアクセス制御回路を持ち、メ
モリアクセスリクエストが直ちに許可されない場合に一
時的にクロック供給が停止するＤＭＡＣを持つ省電力イ
ンターフェース装置を提供する。 【解決手段】 ＤＭＡＣ３０の構成は、前記アービタ６
０とのリクエスト信号３９と許可信号のインターフェー
スを制御するアービタ・インターフェース制御部３４
と、メモリインターフェース４とのインターフェース制
御を行うメモリインターフェース制御部４４と、データ
を一時的に蓄積するデータバッファ３５と、前記外部装
置とのインターフェースを制御する外部装置インターフ
ェース制御部３６とから成るデータ転送ブロック４２
と、クロック信号３７を前記クロックイネーブル信号３
８により有効にするセレクタ回路３１と、複数の内部レ
ジスタ群３３を制御する内部レジスタアクセス制御部３
２により構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、省電力インターフ
ェース装置に関し、さらに詳しくは、選択された回路に
クロックを供給して省電力化を図った、省電力インター
フェース装置に関するものである。
ェース装置に関し、さらに詳しくは、選択された回路に
クロックを供給して省電力化を図った、省電力インター
フェース装置に関するものである。
【０００２】
【従来の技術】従来から、ハードウェアの省電力化手法
としては、半導体のスイッチング時の消費電力が大きい
ことに着目して、ハードウェア全体あるいは部分的にク
ロックを停止させたり、クロック周波数の低減といった
手法が提案されている。例えば、特開平５−２７４０５
４号公報によると、２つ以上のバスマスタとなりえるデ
バイスを有する情報処理装置の省電力化を図る技術につ
いて開示されている。それによると、１つのデバイスが
バスマスタとなっているときに、他のバスマスタとなり
得るデバイスのクロックの供給を停止し、省電力化を図
る。
としては、半導体のスイッチング時の消費電力が大きい
ことに着目して、ハードウェア全体あるいは部分的にク
ロックを停止させたり、クロック周波数の低減といった
手法が提案されている。例えば、特開平５−２７４０５
４号公報によると、２つ以上のバスマスタとなりえるデ
バイスを有する情報処理装置の省電力化を図る技術につ
いて開示されている。それによると、１つのデバイスが
バスマスタとなっているときに、他のバスマスタとなり
得るデバイスのクロックの供給を停止し、省電力化を図
る。
【０００３】
【発明が解決しようとする課題】単一のＣＰＵを有する
システムでは、周辺装置に対するＣＰＵのアクセスは当
然ながら複数同時には発生しない。従って、現在ＣＰＵ
アクセスを受け付ける周辺装置内の全ての回路モジュー
ルが動作している必要はなく、ＣＰＵからのアクセスが
無いのにクロック供給を受けているモジュールが複数あ
れば、それだけ無駄な電力を消費していることになる。
また、単一のメモリインターフェースを持ち、且つ複数
のメモリインターフェースのバスマスタとなるＤＭＡＣ
（Direct Memory Access Controller）を持つシステム
にはアクセス調停をおこなうアービタを有するが、アー
ビタに対してアクセス要求を出しているのに、アクセス
許可が得られないまま待たされる間、無駄な消費電力が
発生する。本発明は、かかる課題に鑑み、ＣＰＵアクセ
ス発生時のみクロックが選択的に供給される内部レジス
タアクセス制御回路を持ち、メモリアクセスリクエスト
が直ちに許可されない場合に一時的にクロック供給が停
止するＤＭＡＣを持つ省電力インターフェース装置を提
供することを目的とする。
システムでは、周辺装置に対するＣＰＵのアクセスは当
然ながら複数同時には発生しない。従って、現在ＣＰＵ
アクセスを受け付ける周辺装置内の全ての回路モジュー
ルが動作している必要はなく、ＣＰＵからのアクセスが
無いのにクロック供給を受けているモジュールが複数あ
れば、それだけ無駄な電力を消費していることになる。
また、単一のメモリインターフェースを持ち、且つ複数
のメモリインターフェースのバスマスタとなるＤＭＡＣ
（Direct Memory Access Controller）を持つシステム
にはアクセス調停をおこなうアービタを有するが、アー
ビタに対してアクセス要求を出しているのに、アクセス
許可が得られないまま待たされる間、無駄な消費電力が
発生する。本発明は、かかる課題に鑑み、ＣＰＵアクセ
ス発生時のみクロックが選択的に供給される内部レジス
タアクセス制御回路を持ち、メモリアクセスリクエスト
が直ちに許可されない場合に一時的にクロック供給が停
止するＤＭＡＣを持つ省電力インターフェース装置を提
供することを目的とする。
【０００４】
【課題を解決するための手段】本発明はかかる課題を解
決するために、請求項１の発明は、複数の外部装置に対
応して接続され、動作制御するための内部レジスタ群を
有するダイレクト・メモリアクセス・コントローラと、
中央制御装置とのインターフェースを制御するＣＰＵイ
ンターフェース部と、メモリアクセスのインターフェー
スを制御するメモリ・アクセス・インターフェース部
と、前記ダイレクト・メモリアクセス・コントローラの
アクセス許可を制御するアービタと、を備え、前記ＣＰ
Ｕインターフェース部は、前記中央制御装置からのアド
レスを解読するアドレスデコーダ部と、メモリ・アクセ
ス・インターフェース部に対してクロック許可信号を発
行するクロックイネーブル生成部とを有し、前記アドレ
スデコーダ部により解読されたアドレスに該当する前記
ダイレクト・メモリアクセス・コントローラに対して前
記クロックイネーブル生成部からクロックイネーブル信
号を入力することを特徴とする。２重化システムではな
く、単一のＣＰＵを有するシステムでは、周辺装置に対
するＣＰＵのアクセスは当然ながら複数同時には発生し
ない。従って、現在ＣＰＵアクセスを受け付ける周辺装
置内の全ての回路モジュールが動作している必要はな
く、ＣＰＵからのアクセスが無い回路モジュールへのク
ロック供給を停止すれば、無駄な電力を消費することが
無くなる。かかる発明によれば、アドレスデコーダ部に
より解読されたアドレスに該当する前記ダイレクト・メ
モリアクセス・コントローラに対して前記クロックイネ
ーブル生成部からクロックイネーブル信号を入力するの
で、無駄な電力を消費することが無くなる。
決するために、請求項１の発明は、複数の外部装置に対
応して接続され、動作制御するための内部レジスタ群を
有するダイレクト・メモリアクセス・コントローラと、
中央制御装置とのインターフェースを制御するＣＰＵイ
ンターフェース部と、メモリアクセスのインターフェー
スを制御するメモリ・アクセス・インターフェース部
と、前記ダイレクト・メモリアクセス・コントローラの
アクセス許可を制御するアービタと、を備え、前記ＣＰ
Ｕインターフェース部は、前記中央制御装置からのアド
レスを解読するアドレスデコーダ部と、メモリ・アクセ
ス・インターフェース部に対してクロック許可信号を発
行するクロックイネーブル生成部とを有し、前記アドレ
スデコーダ部により解読されたアドレスに該当する前記
ダイレクト・メモリアクセス・コントローラに対して前
記クロックイネーブル生成部からクロックイネーブル信
号を入力することを特徴とする。２重化システムではな
く、単一のＣＰＵを有するシステムでは、周辺装置に対
するＣＰＵのアクセスは当然ながら複数同時には発生し
ない。従って、現在ＣＰＵアクセスを受け付ける周辺装
置内の全ての回路モジュールが動作している必要はな
く、ＣＰＵからのアクセスが無い回路モジュールへのク
ロック供給を停止すれば、無駄な電力を消費することが
無くなる。かかる発明によれば、アドレスデコーダ部に
より解読されたアドレスに該当する前記ダイレクト・メ
モリアクセス・コントローラに対して前記クロックイネ
ーブル生成部からクロックイネーブル信号を入力するの
で、無駄な電力を消費することが無くなる。
【０００５】また、請求項２の発明は、前記ダイレクト
・メモリアクセス・コントローラは、前記アービタとの
アクセスの要求信号と許可信号のインターフェースを制
御するアービタ・インターフェース制御部と、メモリイ
ンターフェースとのインターフェース制御を行うメモリ
インターフェース制御部と、データを一時的に蓄積する
データバッファと、前記外部装置とのインターフェース
を制御する外部装置インターフェース制御部とから成る
データ転送ブロックと、クロック入力を前記クロックイ
ネーブル信号により有効にする第１のクロック選択回路
と、前記内部レジスタ群を制御する内部レジスタアクセ
ス制御部と、を有し、前記内部レジスタアクセス制御部
は、前記クロック選択回路が前記クロックを選択した場
合、前記内部レジスタアクセス制御部を稼動可能とする
ことも本発明の有効な手段である。ＣＰＵによるある一
つのダイレクト・メモリアクセス・コントローラ（以
下、ＤＭＡＣと記す）の内部レジスタアクセスが発生す
ると、まずＣＰＵインタフェース部でアドレスがデコー
ドされ、アクセス対象のＤＭＡＣを判定する。次に対象
ＤＭＡＣへのクロックイネーブル信号をイネーブルにし
て、ＣＰＵインタフェース信号をそのまま渡す。後は対
象ＤＭＡＣの内部レジスタアクセス制御部がレジスタア
クセスを処理する。ＣＰＵインタフェースでは内部レジ
スタアクセスの終了を検出して、このＤＭＡＣへのクロ
ックイネーブル信号を再びディセーブルにする。内部レ
ジスタは内部レジスタアクセス制御部にクロックが供給
されない場合も値を保持するので、アービタインタフェ
ース、外部装置インタフェース制御部が内部レジスタを
問題なく参照できる。かかる技術手段によれば、内部レ
ジスタアクセス制御部は、前記クロック選択回路が前記
クロックを選択した場合、前記内部レジスタアクセス制
御部を稼動可能とするので、レジスタの内容を保持しな
がら、電力消費を抑えることができる。
・メモリアクセス・コントローラは、前記アービタとの
アクセスの要求信号と許可信号のインターフェースを制
御するアービタ・インターフェース制御部と、メモリイ
ンターフェースとのインターフェース制御を行うメモリ
インターフェース制御部と、データを一時的に蓄積する
データバッファと、前記外部装置とのインターフェース
を制御する外部装置インターフェース制御部とから成る
データ転送ブロックと、クロック入力を前記クロックイ
ネーブル信号により有効にする第１のクロック選択回路
と、前記内部レジスタ群を制御する内部レジスタアクセ
ス制御部と、を有し、前記内部レジスタアクセス制御部
は、前記クロック選択回路が前記クロックを選択した場
合、前記内部レジスタアクセス制御部を稼動可能とする
ことも本発明の有効な手段である。ＣＰＵによるある一
つのダイレクト・メモリアクセス・コントローラ（以
下、ＤＭＡＣと記す）の内部レジスタアクセスが発生す
ると、まずＣＰＵインタフェース部でアドレスがデコー
ドされ、アクセス対象のＤＭＡＣを判定する。次に対象
ＤＭＡＣへのクロックイネーブル信号をイネーブルにし
て、ＣＰＵインタフェース信号をそのまま渡す。後は対
象ＤＭＡＣの内部レジスタアクセス制御部がレジスタア
クセスを処理する。ＣＰＵインタフェースでは内部レジ
スタアクセスの終了を検出して、このＤＭＡＣへのクロ
ックイネーブル信号を再びディセーブルにする。内部レ
ジスタは内部レジスタアクセス制御部にクロックが供給
されない場合も値を保持するので、アービタインタフェ
ース、外部装置インタフェース制御部が内部レジスタを
問題なく参照できる。かかる技術手段によれば、内部レ
ジスタアクセス制御部は、前記クロック選択回路が前記
クロックを選択した場合、前記内部レジスタアクセス制
御部を稼動可能とするので、レジスタの内容を保持しな
がら、電力消費を抑えることができる。
【０００６】また、請求項３の発明は、前記アービタは
前記ダイレクト・メモリアクセス・コントローラからの
要求を検出する検出フラグを格納するフラグ格納手段
と、該検出フラグから何れか１つを選択して前記ダイレ
クト・メモリアクセス・コントローラに許可信号を出力
する調停手段とを有し、該調停手段は、前記ダイレクト
・メモリアクセス・コントローラ何れかがアクセス中
は、該アクセスが終了するまで前記許可信号を発行しな
いことも本発明の有効な手段である。アービタは各ＤＭ
ＡＣからのアクセスリクエスト信号を入力して、各ＤＭ
ＡＣへのグラント（許可）信号を出力にもつ。調停機構
により、今アクセスを許可するＤＭＡＣをひとつ選択す
る。この他に各ＤＭＡＣに対応したＤＭＡＣリクエスト
検出フラグを持つ。また、アービタは他のＤＭＡＣがア
クセス中は直ちにグラント信号を出せない。かかる技術
手段によれば、アービタの調停手段は、前記ＤＭＡＣの
何れかがアクセス中は、該アクセスが終了するまで前記
許可信号を発行しないので、不必要な電力を消費するこ
とがない。また、請求項４の発明は、前記ダイレクト・
メモリアクセス・コントローラは、前記アービタ・イン
ターフェース制御部からの内部イネーブル信号と前記ア
ービタの許可信号との論理和をとる論理和回路と、該論
理和回路の出力によりクロック入力を有効にする第２の
クロック選択回路と、を更に備え、前記データ転送ブロ
ックは、前記第２のクロック選択回路が前記クロックを
選択した場合、前記データ転送ブロックを稼動可能とす
ることも本発明の有効な手段である。アービタに対して
リクエストを出しても直ちにグラント信号が発生される
とは限らない。そこで、リクエストを出した後、一定時
間経過後グラント信号がこなかった場合、内部イネーブ
ル信号をディセーブルにして、クロックを停止する。そ
の後の制御はグラント信号により行う。かかる技術手段
によれば、データ転送ブロックは、前記第２のクロック
選択回路が前記クロックを選択した場合、前記データ転
送ブロックを稼動可能とするので、アービタに対してリ
クエストを出してグラント信号が来るまでの待ち時間の
無駄な電力消費を抑えることができる。
前記ダイレクト・メモリアクセス・コントローラからの
要求を検出する検出フラグを格納するフラグ格納手段
と、該検出フラグから何れか１つを選択して前記ダイレ
クト・メモリアクセス・コントローラに許可信号を出力
する調停手段とを有し、該調停手段は、前記ダイレクト
・メモリアクセス・コントローラ何れかがアクセス中
は、該アクセスが終了するまで前記許可信号を発行しな
いことも本発明の有効な手段である。アービタは各ＤＭ
ＡＣからのアクセスリクエスト信号を入力して、各ＤＭ
ＡＣへのグラント（許可）信号を出力にもつ。調停機構
により、今アクセスを許可するＤＭＡＣをひとつ選択す
る。この他に各ＤＭＡＣに対応したＤＭＡＣリクエスト
検出フラグを持つ。また、アービタは他のＤＭＡＣがア
クセス中は直ちにグラント信号を出せない。かかる技術
手段によれば、アービタの調停手段は、前記ＤＭＡＣの
何れかがアクセス中は、該アクセスが終了するまで前記
許可信号を発行しないので、不必要な電力を消費するこ
とがない。また、請求項４の発明は、前記ダイレクト・
メモリアクセス・コントローラは、前記アービタ・イン
ターフェース制御部からの内部イネーブル信号と前記ア
ービタの許可信号との論理和をとる論理和回路と、該論
理和回路の出力によりクロック入力を有効にする第２の
クロック選択回路と、を更に備え、前記データ転送ブロ
ックは、前記第２のクロック選択回路が前記クロックを
選択した場合、前記データ転送ブロックを稼動可能とす
ることも本発明の有効な手段である。アービタに対して
リクエストを出しても直ちにグラント信号が発生される
とは限らない。そこで、リクエストを出した後、一定時
間経過後グラント信号がこなかった場合、内部イネーブ
ル信号をディセーブルにして、クロックを停止する。そ
の後の制御はグラント信号により行う。かかる技術手段
によれば、データ転送ブロックは、前記第２のクロック
選択回路が前記クロックを選択した場合、前記データ転
送ブロックを稼動可能とするので、アービタに対してリ
クエストを出してグラント信号が来るまでの待ち時間の
無駄な電力消費を抑えることができる。
【０００７】また、請求項５の発明は、複数の外部装置
に対応して接続され、動作制御するための内部レジスタ
群を有するダイレクト・メモリアクセス・コントローラ
と、入出力バスのインターフェース制御するＰＣＩター
ゲット制御部と、メモリアクセスのインターフェースを
制御するＰＣＩマスタ制御と、前記ダイレクト・メモリ
アクセス・コントローラのアクセス許可を制御するアー
ビタと、を備え、前記ＰＣＩターゲット制御部は、前記
入出力バスからのアドレスを解読するアドレスデコーダ
部と、メモリ・アクセス・インターフェース部に対して
クロック許可信号を発行するクロックイネーブル生成部
と、前記ダイレクト・メモリアクセス・コントローラの
内部レジスタ群のアドレス設定するコンフィギュレーシ
ョンレジスタとを有し、前記アドレスデコーダ部により
解読されたアドレスに該当する前記ダイレクト・メモリ
アクセス・コントローラに対して前記クロックイネーブ
ル生成部からクロックイネーブル信号を入力することを
特徴とする。ＰＣＩの仕様により、本装置の内部レジス
タ群は、コンフィギュレーションレジスタ・アドレスに
設定されるベースアドレスからのメモリ空間にマッピン
グされる。一旦このマッピングが完了すると、ＰＣＩタ
ーゲット制御部は、他のＰＣＩマスターからのマッピン
グされた内部レジスタへのアクセス要求（通常はＣＰＵ
からのアクセス要求）をデコードして応答する。かかる
発明によれば、アドレスデコーダ部により解読されたア
ドレスに該当する前記ダイレクト・メモリアクセス・コ
ントローラに対して前記クロックイネーブル生成部から
クロックイネーブル信号を入力するので、不必要なＰＣ
Ｉターゲット制御部のアクセスを停止して、省電力化す
ることができる。また、請求項６の発明は、前記ダイレ
クト・メモリアクセス・コントローラは、前記アービタ
とのアクセスの要求信号と許可信号のインターフェース
を制御するアービタ・インターフェース制御部と、メモ
リインターフェースとのインターフェース制御を行うメ
モリインターフェース制御部と、データを一時的に蓄積
するデータバッファと、前記外部装置とのインターフェ
ースを制御する外部装置インターフェース制御部とから
成るデータ転送ブロックと、クロック入力を前記クロッ
クイネーブル信号により有効にする第１のクロック選択
回路と、前記内部レジスタ群を制御する内部レジスタア
クセス制御部と、を有し、前記内部レジスタアクセス制
御部は、前記クロック選択回路が前記クロックを選択し
た場合、前記内部レジスタアクセス制御部を稼動可能と
することも本発明の有効な手段である。かかる技術手段
によれば、請求項２と同様の作用効果を奏する。
に対応して接続され、動作制御するための内部レジスタ
群を有するダイレクト・メモリアクセス・コントローラ
と、入出力バスのインターフェース制御するＰＣＩター
ゲット制御部と、メモリアクセスのインターフェースを
制御するＰＣＩマスタ制御と、前記ダイレクト・メモリ
アクセス・コントローラのアクセス許可を制御するアー
ビタと、を備え、前記ＰＣＩターゲット制御部は、前記
入出力バスからのアドレスを解読するアドレスデコーダ
部と、メモリ・アクセス・インターフェース部に対して
クロック許可信号を発行するクロックイネーブル生成部
と、前記ダイレクト・メモリアクセス・コントローラの
内部レジスタ群のアドレス設定するコンフィギュレーシ
ョンレジスタとを有し、前記アドレスデコーダ部により
解読されたアドレスに該当する前記ダイレクト・メモリ
アクセス・コントローラに対して前記クロックイネーブ
ル生成部からクロックイネーブル信号を入力することを
特徴とする。ＰＣＩの仕様により、本装置の内部レジス
タ群は、コンフィギュレーションレジスタ・アドレスに
設定されるベースアドレスからのメモリ空間にマッピン
グされる。一旦このマッピングが完了すると、ＰＣＩタ
ーゲット制御部は、他のＰＣＩマスターからのマッピン
グされた内部レジスタへのアクセス要求（通常はＣＰＵ
からのアクセス要求）をデコードして応答する。かかる
発明によれば、アドレスデコーダ部により解読されたア
ドレスに該当する前記ダイレクト・メモリアクセス・コ
ントローラに対して前記クロックイネーブル生成部から
クロックイネーブル信号を入力するので、不必要なＰＣ
Ｉターゲット制御部のアクセスを停止して、省電力化す
ることができる。また、請求項６の発明は、前記ダイレ
クト・メモリアクセス・コントローラは、前記アービタ
とのアクセスの要求信号と許可信号のインターフェース
を制御するアービタ・インターフェース制御部と、メモ
リインターフェースとのインターフェース制御を行うメ
モリインターフェース制御部と、データを一時的に蓄積
するデータバッファと、前記外部装置とのインターフェ
ースを制御する外部装置インターフェース制御部とから
成るデータ転送ブロックと、クロック入力を前記クロッ
クイネーブル信号により有効にする第１のクロック選択
回路と、前記内部レジスタ群を制御する内部レジスタア
クセス制御部と、を有し、前記内部レジスタアクセス制
御部は、前記クロック選択回路が前記クロックを選択し
た場合、前記内部レジスタアクセス制御部を稼動可能と
することも本発明の有効な手段である。かかる技術手段
によれば、請求項２と同様の作用効果を奏する。
【０００８】また、請求項７の発明は、前記アービタは
前記ダイレクト・メモリアクセス・コントローラからの
要求を検出する検出フラグを格納するフラグ格納手段
と、該検出フラグから何れか１つを選択して前記ダイレ
クト・メモリアクセス・コントローラに許可信号を出力
する調停手段とを有し、該調停手段は、前記ダイレクト
・メモリアクセス・コントローラ何れかがアクセス中
は、該アクセスが終了するまで前記許可信号を発行しな
いことも本発明の有効な手段である。かかる技術手段に
よれば、請求項３と同様の作用効果を奏する。また、請
求項８の発明は、前記ダイレクト・メモリアクセス・コ
ントローラは、前記アービタ・インターフェース制御部
からの内部イネーブル信号と前記アービタの許可信号と
の論理和をとる論理和回路と、該論理和回路の出力によ
りクロック入力を有効にする第２のクロック選択回路
と、を更に備え、前記データ転送ブロックは、前記第２
のクロック選択回路が前記クロックを選択した場合、前
記データ転送ブロックを稼動可能とすることも本発明の
有効な手段である。かかる技術手段によれば、請求項４
と同様の作用効果を奏する。
前記ダイレクト・メモリアクセス・コントローラからの
要求を検出する検出フラグを格納するフラグ格納手段
と、該検出フラグから何れか１つを選択して前記ダイレ
クト・メモリアクセス・コントローラに許可信号を出力
する調停手段とを有し、該調停手段は、前記ダイレクト
・メモリアクセス・コントローラ何れかがアクセス中
は、該アクセスが終了するまで前記許可信号を発行しな
いことも本発明の有効な手段である。かかる技術手段に
よれば、請求項３と同様の作用効果を奏する。また、請
求項８の発明は、前記ダイレクト・メモリアクセス・コ
ントローラは、前記アービタ・インターフェース制御部
からの内部イネーブル信号と前記アービタの許可信号と
の論理和をとる論理和回路と、該論理和回路の出力によ
りクロック入力を有効にする第２のクロック選択回路
と、を更に備え、前記データ転送ブロックは、前記第２
のクロック選択回路が前記クロックを選択した場合、前
記データ転送ブロックを稼動可能とすることも本発明の
有効な手段である。かかる技術手段によれば、請求項４
と同様の作用効果を奏する。
【０００９】
【発明の実施の形態】以下、本発明を図に示した実施形
態を用いて詳細に説明する。但し、この実施形態に記載
される構成要素、種類、組み合わせ、形状、その相対配
置などは特定的な記載がない限り、この発明の範囲をそ
れのみに限定する主旨ではなく単なる説明例に過ぎな
い。図１は、本発明の第１の実施形態の省電力インタフ
ェース装置のブロック図である。この省電力インタフェ
ース装置１０の構成は、複数の外部装置Ａ２２、外部装
置Ｂ２３、外部装置Ｘ２４と、それぞれに対応して接続
されたＤＭＡＣ−Ａ５、ＤＭＡＣ−Ｂ６、ＤＭＡＣ−Ｘ
７と、ＣＰＵ２０と接続されインターフェース制御を司
るＣＰＵインタフェース部１と、メモリ２１と接続され
インターフェース制御を司るメモリインタフェース部４
と、前記ＤＭＡＣのアクセス許可を制御するアービタ６
０とで構成される。ＣＰＵインタフェース部１内には内
部レジスタアクセスのアドレスをデコードし、装置内の
どのＤＭＡＣのレジスタかを判定するアドレスデコード
部２と、デコード先のＤＭＡＣに対してクロック供給を
イネーブルにするクロックイネーブル生成部３を持つ。
アービタ６０はＤＭＡＣ−Ａ５からＤＭＡＣ−Ｘ７のメ
モリアクセスを調停する。また、各回路は内部ＣＰＵイ
ンターフェース８と内部アービタ／メモリインターフェ
ース９により接続されている。図２は、本発明の第１の
ＤＭＡＣの内部ブロック図である。このＤＭＡＣ３０の
構成は、前記アービタ６０とのリクエスト信号３９と許
可信号のインターフェースを制御するアービタ・インタ
ーフェース制御部３４と、メモリインターフェース４と
のインターフェース制御を行うメモリインターフェース
制御部４４と、データを一時的に蓄積するデータバッフ
ァ３５と、前記外部装置とのインターフェースを制御す
る外部装置インターフェース制御部３６とから成るデー
タ転送ブロック４２と、クロック信号３７を前記クロッ
クイネーブル信号３８により有効にするセレクタ回路３
１と、複数の内部レジスタ群３３を制御する内部レジス
タアクセス制御部３２により構成されている。
態を用いて詳細に説明する。但し、この実施形態に記載
される構成要素、種類、組み合わせ、形状、その相対配
置などは特定的な記載がない限り、この発明の範囲をそ
れのみに限定する主旨ではなく単なる説明例に過ぎな
い。図１は、本発明の第１の実施形態の省電力インタフ
ェース装置のブロック図である。この省電力インタフェ
ース装置１０の構成は、複数の外部装置Ａ２２、外部装
置Ｂ２３、外部装置Ｘ２４と、それぞれに対応して接続
されたＤＭＡＣ−Ａ５、ＤＭＡＣ−Ｂ６、ＤＭＡＣ−Ｘ
７と、ＣＰＵ２０と接続されインターフェース制御を司
るＣＰＵインタフェース部１と、メモリ２１と接続され
インターフェース制御を司るメモリインタフェース部４
と、前記ＤＭＡＣのアクセス許可を制御するアービタ６
０とで構成される。ＣＰＵインタフェース部１内には内
部レジスタアクセスのアドレスをデコードし、装置内の
どのＤＭＡＣのレジスタかを判定するアドレスデコード
部２と、デコード先のＤＭＡＣに対してクロック供給を
イネーブルにするクロックイネーブル生成部３を持つ。
アービタ６０はＤＭＡＣ−Ａ５からＤＭＡＣ−Ｘ７のメ
モリアクセスを調停する。また、各回路は内部ＣＰＵイ
ンターフェース８と内部アービタ／メモリインターフェ
ース９により接続されている。図２は、本発明の第１の
ＤＭＡＣの内部ブロック図である。このＤＭＡＣ３０の
構成は、前記アービタ６０とのリクエスト信号３９と許
可信号のインターフェースを制御するアービタ・インタ
ーフェース制御部３４と、メモリインターフェース４と
のインターフェース制御を行うメモリインターフェース
制御部４４と、データを一時的に蓄積するデータバッフ
ァ３５と、前記外部装置とのインターフェースを制御す
る外部装置インターフェース制御部３６とから成るデー
タ転送ブロック４２と、クロック信号３７を前記クロッ
クイネーブル信号３８により有効にするセレクタ回路３
１と、複数の内部レジスタ群３３を制御する内部レジス
タアクセス制御部３２により構成されている。
【００１０】次に、図１、図２を併せて参照しながら内
部レジスタアクセスの流れを説明する。まず初期状態
は、ＣＰＵインタフェース部１から全てのＤＭＡＣに対
してクロックイネーブル信号３８をディセーブル状態に
する。この時点で各ＤＭＡＣの内部レジスタアクセス制
御部３２にはクロックが供給されず、動作が停止してい
る。ここでＣＰＵ２０から、あるひとつのＤＭＡＣの内
部レジスタアクセスが発生すると、まずＣＰＵインタフ
ェース部１でアドレスデコード部２によりアドレスがデ
コードされ、アクセス対象のＤＭＡＣを判定する。次
に、対象ＤＭＡＣへのクロックイネーブル信号３８をク
ロックイネーブル生成部３よりイネーブルにして、ＣＰ
Ｕインタフェース信号をそのまま渡す。後は、対象ＤＭ
ＡＣの内部レジスタアクセス制御部３２がレジスタアク
セスを処理する。ＣＰＵインタフェース部１では内部レ
ジスタアクセスのトランザクション終了を検出して、こ
のＤＭＡＣへのクロックイネーブル信号３８を再びディ
セーブルにする。内部レジスタ群３３は内部レジスタア
クセス制御部３２にクロックが供給されない場合も値を
保持するので、アービタインタフェース制御部３４、外
部装置インタフェース制御部３６が内部レジスタ群３３
を参照することができる。以上のようにＤＭＡＣの動作
で使用頻度の比較的少ない内部レジスタアクセス制御部
を、アクセス時のみクロック供給して動作させること
で、無駄な電力消費を低減することができる。
部レジスタアクセスの流れを説明する。まず初期状態
は、ＣＰＵインタフェース部１から全てのＤＭＡＣに対
してクロックイネーブル信号３８をディセーブル状態に
する。この時点で各ＤＭＡＣの内部レジスタアクセス制
御部３２にはクロックが供給されず、動作が停止してい
る。ここでＣＰＵ２０から、あるひとつのＤＭＡＣの内
部レジスタアクセスが発生すると、まずＣＰＵインタフ
ェース部１でアドレスデコード部２によりアドレスがデ
コードされ、アクセス対象のＤＭＡＣを判定する。次
に、対象ＤＭＡＣへのクロックイネーブル信号３８をク
ロックイネーブル生成部３よりイネーブルにして、ＣＰ
Ｕインタフェース信号をそのまま渡す。後は、対象ＤＭ
ＡＣの内部レジスタアクセス制御部３２がレジスタアク
セスを処理する。ＣＰＵインタフェース部１では内部レ
ジスタアクセスのトランザクション終了を検出して、こ
のＤＭＡＣへのクロックイネーブル信号３８を再びディ
セーブルにする。内部レジスタ群３３は内部レジスタア
クセス制御部３２にクロックが供給されない場合も値を
保持するので、アービタインタフェース制御部３４、外
部装置インタフェース制御部３６が内部レジスタ群３３
を参照することができる。以上のようにＤＭＡＣの動作
で使用頻度の比較的少ない内部レジスタアクセス制御部
を、アクセス時のみクロック供給して動作させること
で、無駄な電力消費を低減することができる。
【００１１】図３は、本発明の第２の実施形態のアービ
タのブロック図である。アービタ６００は各ＤＭＡＣか
らのアクセスリクエスト信号６５を入力し、各ＤＭＡＣ
へのグラント信号６６を出力する。調停機構６４によ
り、今アクセスを許可するＤＭＡＣをひとつ選択する。
この他に各ＤＭＡＣに対応したＤＭＡＣリクエスト検出
フラグ６１〜６３を持つ。図４は、本発明の第２の実施
形態のＤＭＡＣブロック図である。同じ構成要素には同
じ参照番号が付されているので、重複する説明は省略す
る。図３が図２と異なる点は、セレクタＢ５１と図１の
ＤＭＡＣに加えて、アービタインタフェース制御部３４
からの内部イネーブル信号５３と、アービタ６０からの
グラント信号４０の論理和をとるＯＲ回路５２と、クロ
ックを入力するセレクタＢ５１を追加した点である。こ
れにより、内部イネーブル信号５３がイネーブル状態の
時のみデータ転送ブロック４２にクロック５４を供給す
る。外部装置によっては、クロックを停止するとデータ
転送が破綻してしまうような場合は、クロック５４を停
止する範囲から外部装置インタフェース制御部３６を除
外してもよい。
タのブロック図である。アービタ６００は各ＤＭＡＣか
らのアクセスリクエスト信号６５を入力し、各ＤＭＡＣ
へのグラント信号６６を出力する。調停機構６４によ
り、今アクセスを許可するＤＭＡＣをひとつ選択する。
この他に各ＤＭＡＣに対応したＤＭＡＣリクエスト検出
フラグ６１〜６３を持つ。図４は、本発明の第２の実施
形態のＤＭＡＣブロック図である。同じ構成要素には同
じ参照番号が付されているので、重複する説明は省略す
る。図３が図２と異なる点は、セレクタＢ５１と図１の
ＤＭＡＣに加えて、アービタインタフェース制御部３４
からの内部イネーブル信号５３と、アービタ６０からの
グラント信号４０の論理和をとるＯＲ回路５２と、クロ
ックを入力するセレクタＢ５１を追加した点である。こ
れにより、内部イネーブル信号５３がイネーブル状態の
時のみデータ転送ブロック４２にクロック５４を供給す
る。外部装置によっては、クロックを停止するとデータ
転送が破綻してしまうような場合は、クロック５４を停
止する範囲から外部装置インタフェース制御部３６を除
外してもよい。
【００１２】次に、外部装置からデータを受け取ったい
ずれかのＤＭＡＣがメモリにアクセスする場合の動作を
説明する。まず初期状態は、アービタ６０内のリクエス
ト検出フラグ６１〜６３はすべて０である。この時メモ
リアクセスのリクエスト６５がＤＭＡＣから発生する。
もし他のＤＭＡＣがメモリアクセスをしていなければ、
アービタ６０はこのＤＭＡＣに対して直ちにグラント６
６（許可）を発行する。一方、他のＤＭＡＣがメモリア
クセス中の場合には、アービタ６０は直ちにグラントを
発行できない。リクエスト６５を出したＤＭＡＣはリク
エストを出した後からグラント信号６６をクロックでサ
ンプリングし、一定期間内にグラントが来なければ、内
部イネーブル信号５３をディセーブルにして、データ転
送ブロック４２へのクロック５４を停止する。アービタ
側ではこのＤＭＡＣに対してグラントは発行しなかった
が、このＤＭＡＣに対応する内部のＤＭＡＣリクエスト
検出フラグを立てる。他のＤＭＡＣのメモリアクセス動
作が完了し、このＤＭＡＣへのメモリアクセスが許可で
きる状態になると、アービタ６０はこのＤＭＡＣに対し
てグラント信号６６を出力する。このグラント４０によ
りセレクタＢ５１がイネーブルになり、クロック５４が
再び供給される。データ転送ブロック４２は再起動した
後、内部イネーブル信号５３をイネーブル状態にして、
メモリアクセスを実行する。以上によりＤＭＡＣがメモ
リアクセスリクエストを出して、グラントを待つ間にク
ロックを停止するので無駄な電力消費が低減できる。
ずれかのＤＭＡＣがメモリにアクセスする場合の動作を
説明する。まず初期状態は、アービタ６０内のリクエス
ト検出フラグ６１〜６３はすべて０である。この時メモ
リアクセスのリクエスト６５がＤＭＡＣから発生する。
もし他のＤＭＡＣがメモリアクセスをしていなければ、
アービタ６０はこのＤＭＡＣに対して直ちにグラント６
６（許可）を発行する。一方、他のＤＭＡＣがメモリア
クセス中の場合には、アービタ６０は直ちにグラントを
発行できない。リクエスト６５を出したＤＭＡＣはリク
エストを出した後からグラント信号６６をクロックでサ
ンプリングし、一定期間内にグラントが来なければ、内
部イネーブル信号５３をディセーブルにして、データ転
送ブロック４２へのクロック５４を停止する。アービタ
側ではこのＤＭＡＣに対してグラントは発行しなかった
が、このＤＭＡＣに対応する内部のＤＭＡＣリクエスト
検出フラグを立てる。他のＤＭＡＣのメモリアクセス動
作が完了し、このＤＭＡＣへのメモリアクセスが許可で
きる状態になると、アービタ６０はこのＤＭＡＣに対し
てグラント信号６６を出力する。このグラント４０によ
りセレクタＢ５１がイネーブルになり、クロック５４が
再び供給される。データ転送ブロック４２は再起動した
後、内部イネーブル信号５３をイネーブル状態にして、
メモリアクセスを実行する。以上によりＤＭＡＣがメモ
リアクセスリクエストを出して、グラントを待つ間にク
ロックを停止するので無駄な電力消費が低減できる。
【００１３】図５は、本発明の第３の実施形態の省電力
インタフェース装置のブロック図である。ここで、ＤＭ
ＡＣ、及びアービタは第２の実施形態と同様の構成であ
る。同じ構成要素には同じ参照番号が付されているの
で、重複する説明は省略する。図５が図１と異なる点
は、ＣＰＵインターフェース部１とメモリインターフェ
ース部４が、ＰＣＩ（Peripheral Component Interconn
ect）ターゲット制御部７１と、ＰＣＩマスター制御部
７５に代わった点である。ＰＣＩターゲット制御部７１
は、ＰＣＩバス７６からのアドレスを解読するアドレス
デコード部７２と、それにより選択されたＤＭＡＣにイ
ネーブル信号を生成するクロックイネーブル生成部７３
と、アドレスをマッピングするコンフィギュレーション
レジスタ７４を有する。ＰＣＩターゲット制御部７１
と、ＰＣＩマスター制御部７５はＰＣＩバス７６に接続
され、ＣＰＵからの内部レジスタのアクセス、及びＰＣ
Ｉコンフィギュレーションレジスタ７４へのアクセスは
ＰＣＩターゲット制御部７１により応答制御される。一
方ＤＭＡによるメモリアクセスはＰＣＩマスター制御部
７５よりアクセス制御される。ＰＣＩの仕様により、本
装置の内部レジスタ群３３は、コンフィギュレーション
レジスタ７４のアドレスに設定されるベースアドレスか
らのメモリ空間にマッピングされる。一旦このマッピン
グが完了すると、ＰＣＩターゲット制御部７１は、他の
ＰＣＩマスターからのマッピングされた内部レジスタへ
のアクセス要求（通常はＣＰＵからのアクセス要求）を
デコードして応答する。本実施形態のＰＣＩターゲット
制御部７１は、クロックイネーブル生成部７３を持ち、
ＰＣＩバス７６上で発生したアクセス要求が本装置宛て
の場合のみ、クロックイネーブル信号３８をイネーブル
にし、それ以外はディセーブル状態にする。これにより
内部レジスタアクセス時以外は内部レジスタ制御部３２
へのクロック供給が停止される。また、データ転送ブロ
ック側については、メモリーインタフェースがＰＣＩマ
スター制御部７５に置き換わったのみで、前記第２の実
施形態同様、グラント待ちの間クロックの停止ができ
る。以上により、内部レジスタアクセス制御部３２とデ
ータ転送ブロック４２双方で無駄な電力消費を低減する
ことができる。
インタフェース装置のブロック図である。ここで、ＤＭ
ＡＣ、及びアービタは第２の実施形態と同様の構成であ
る。同じ構成要素には同じ参照番号が付されているの
で、重複する説明は省略する。図５が図１と異なる点
は、ＣＰＵインターフェース部１とメモリインターフェ
ース部４が、ＰＣＩ（Peripheral Component Interconn
ect）ターゲット制御部７１と、ＰＣＩマスター制御部
７５に代わった点である。ＰＣＩターゲット制御部７１
は、ＰＣＩバス７６からのアドレスを解読するアドレス
デコード部７２と、それにより選択されたＤＭＡＣにイ
ネーブル信号を生成するクロックイネーブル生成部７３
と、アドレスをマッピングするコンフィギュレーション
レジスタ７４を有する。ＰＣＩターゲット制御部７１
と、ＰＣＩマスター制御部７５はＰＣＩバス７６に接続
され、ＣＰＵからの内部レジスタのアクセス、及びＰＣ
Ｉコンフィギュレーションレジスタ７４へのアクセスは
ＰＣＩターゲット制御部７１により応答制御される。一
方ＤＭＡによるメモリアクセスはＰＣＩマスター制御部
７５よりアクセス制御される。ＰＣＩの仕様により、本
装置の内部レジスタ群３３は、コンフィギュレーション
レジスタ７４のアドレスに設定されるベースアドレスか
らのメモリ空間にマッピングされる。一旦このマッピン
グが完了すると、ＰＣＩターゲット制御部７１は、他の
ＰＣＩマスターからのマッピングされた内部レジスタへ
のアクセス要求（通常はＣＰＵからのアクセス要求）を
デコードして応答する。本実施形態のＰＣＩターゲット
制御部７１は、クロックイネーブル生成部７３を持ち、
ＰＣＩバス７６上で発生したアクセス要求が本装置宛て
の場合のみ、クロックイネーブル信号３８をイネーブル
にし、それ以外はディセーブル状態にする。これにより
内部レジスタアクセス時以外は内部レジスタ制御部３２
へのクロック供給が停止される。また、データ転送ブロ
ック側については、メモリーインタフェースがＰＣＩマ
スター制御部７５に置き換わったのみで、前記第２の実
施形態同様、グラント待ちの間クロックの停止ができ
る。以上により、内部レジスタアクセス制御部３２とデ
ータ転送ブロック４２双方で無駄な電力消費を低減する
ことができる。
【００１４】
【発明の効果】以上記載のごとく本発明によれば、請求
項１は、アドレスデコーダ部により解読されたアドレス
に該当する前記ダイレクト・メモリアクセス・コントロ
ーラに対して前記クロックイネーブル生成部からクロッ
クイネーブル信号を入力するので、無駄な電力を消費す
ることが無くなる。請求項２、６は、内部レジスタアク
セス制御部は、前記クロック選択回路が前記クロックを
選択した場合、前記内部レジスタアクセス制御部を稼動
可能とするので、レジスタの内容を保持しながら、電力
消費を抑えることができる。請求項３、７は、アービタ
の調停手段は、前記ＤＭＡＣの何れかがアクセス中は、
該アクセスが終了するまで前記許可信号を発行しないの
で、不必要な電力を消費することがない。請求項４、８
は、データ転送ブロックは、前記第２のクロック選択回
路が前記クロックを選択した場合、前記データ転送ブロ
ックを稼動可能とするので、アービタに対してリクエス
トを出してグラント信号が来るまでの待ち時間の無駄な
電力消費を抑えることができる。請求項５は、アドレス
デコーダ部により解読されたアドレスに該当する前記ダ
イレクト・メモリアクセス・コントローラに対して前記
クロックイネーブル生成部からクロックイネーブル信号
を入力するので、不必要なＰＣＩターゲット制御部のア
クセスを停止して、省電力化することができる。
項１は、アドレスデコーダ部により解読されたアドレス
に該当する前記ダイレクト・メモリアクセス・コントロ
ーラに対して前記クロックイネーブル生成部からクロッ
クイネーブル信号を入力するので、無駄な電力を消費す
ることが無くなる。請求項２、６は、内部レジスタアク
セス制御部は、前記クロック選択回路が前記クロックを
選択した場合、前記内部レジスタアクセス制御部を稼動
可能とするので、レジスタの内容を保持しながら、電力
消費を抑えることができる。請求項３、７は、アービタ
の調停手段は、前記ＤＭＡＣの何れかがアクセス中は、
該アクセスが終了するまで前記許可信号を発行しないの
で、不必要な電力を消費することがない。請求項４、８
は、データ転送ブロックは、前記第２のクロック選択回
路が前記クロックを選択した場合、前記データ転送ブロ
ックを稼動可能とするので、アービタに対してリクエス
トを出してグラント信号が来るまでの待ち時間の無駄な
電力消費を抑えることができる。請求項５は、アドレス
デコーダ部により解読されたアドレスに該当する前記ダ
イレクト・メモリアクセス・コントローラに対して前記
クロックイネーブル生成部からクロックイネーブル信号
を入力するので、不必要なＰＣＩターゲット制御部のア
クセスを停止して、省電力化することができる。
【図１】本発明の第１の実施形態の省電力インタフェー
ス装置のブロック図である。
ス装置のブロック図である。
【図２】本発明の第１のＤＭＡＣの内部ブロック図であ
る。
る。
【図３】本発明の第２の実施形態のアービタのブロック
図である。
図である。
【図４】本発明の第２の実施形態のＤＭＡＣブロック図
である。
である。
【図５】本発明の第３の実施形態の省電力インタフェー
ス装置のブロック図である。
ス装置のブロック図である。
１ ＣＰＵインタフェース部、２ アドレスデコード
部、３ クロックイネーブル生成部、４ メモリインタ
フェース部、５ ＤＭＡＣ−Ａ、６ ＤＭＡＣ−Ｂ、７
ＤＭＡＣ−Ｘ、８ 内部ＣＰＵインターフェース、９
内部アービタ／メモリインターフェース、１０ 省電
力インタフェース装置、２０ ＣＰＵ、２１メモリ、２
２ 外部装置Ａ、２３ 外部装置Ｂ、２４ 外部装置Ｘ
部、３ クロックイネーブル生成部、４ メモリインタ
フェース部、５ ＤＭＡＣ−Ａ、６ ＤＭＡＣ−Ｂ、７
ＤＭＡＣ−Ｘ、８ 内部ＣＰＵインターフェース、９
内部アービタ／メモリインターフェース、１０ 省電
力インタフェース装置、２０ ＣＰＵ、２１メモリ、２
２ 外部装置Ａ、２３ 外部装置Ｂ、２４ 外部装置Ｘ
Claims (8)
- 【請求項１】 複数の外部装置に対応して接続され、動
作制御するための内部レジスタ群を有するダイレクト・
メモリアクセス・コントローラと、中央制御装置とのイ
ンターフェースを制御するＣＰＵインターフェース部
と、メモリアクセスのインターフェースを制御するメモ
リ・アクセス・インターフェース部と、前記ダイレクト
・メモリアクセス・コントローラのアクセス許可を制御
するアービタと、を備え、 前記ＣＰＵインターフェース部は、前記中央制御装置か
らのアドレスを解読するアドレスデコーダ部と、前記メ
モリ・アクセス・インターフェース部に対してクロック
許可信号を発行するクロックイネーブル生成部とを有
し、 前記アドレスデコーダ部により解読されたアドレスに該
当する前記ダイレクト・メモリアクセス・コントローラ
に対して前記クロックイネーブル生成部からクロックイ
ネーブル信号を入力することを特徴とする省電力インタ
ーフェース装置。 - 【請求項２】 前記ダイレクト・メモリアクセス・コン
トローラは、前記アービタとのアクセスの要求信号と許
可信号のインターフェースを制御するアービタ・インタ
ーフェース制御部と、メモリインターフェースとのイン
ターフェース制御を行うメモリインターフェース制御部
と、データを一時的に蓄積するデータバッファと、前記
外部装置とのインターフェースを制御する外部装置イン
ターフェース制御部とから成るデータ転送ブロックと、
クロック入力を前記クロックイネーブル信号により有効
にする第１のクロック選択回路と、前記内部レジスタ群
を制御する内部レジスタアクセス制御部と、を有し、 前記内部レジスタアクセス制御部は、前記クロック選択
回路が前記クロックを選択した場合、前記内部レジスタ
アクセス制御部を稼動可能とすることを特徴とする請求
項１記載の省電力インターフェース装置。 - 【請求項３】 前記アービタは前記ダイレクト・メモリ
アクセス・コントローラからの要求を検出する検出フラ
グを格納するフラグ格納手段と、該検出フラグから何れ
か１つを選択して前記ダイレクト・メモリアクセス・コ
ントローラに許可信号を出力する調停手段とを有し、 該調停手段は、前記ダイレクト・メモリアクセス・コン
トローラ何れかがアクセス中は、該アクセスが終了する
まで前記許可信号を発行しないことを特徴とする請求項
１記載の省電力インターフェース装置。 - 【請求項４】 前記ダイレクト・メモリアクセス・コン
トローラは、前記アービタ・インターフェース制御部か
らの内部イネーブル信号と前記アービタの許可信号との
論理和をとる論理和回路と、該論理和回路の出力により
クロック入力を有効にする第２のクロック選択回路と、
を更に備え、 前記データ転送ブロックは、前記第２のクロック選択回
路が前記クロックを選択した場合、前記データ転送ブロ
ックを稼動可能とすることを特徴とする請求項１記載の
省電力インターフェース装置。 - 【請求項５】 複数の外部装置に対応して接続され、動
作制御するための内部レジスタ群を有するダイレクト・
メモリアクセス・コントローラと、入出力バスのインタ
ーフェース制御するＰＣＩターゲット制御部と、メモリ
アクセスのインターフェースを制御するＰＣＩマスタ制
御と、前記ダイレクト・メモリアクセス・コントローラ
のアクセス許可を制御するアービタと、を備え、 前記ＰＣＩターゲット制御部は、前記入出力バスからの
アドレスを解読するアドレスデコーダ部と、メモリ・ア
クセス・インターフェース部に対してクロック許可信号
を発行するクロックイネーブル生成部と、前記ダイレク
ト・メモリアクセス・コントローラの内部レジスタ群の
アドレス設定するコンフィギュレーションレジスタとを
有し、 前記アドレスデコーダ部により解読されたアドレスに該
当する前記ダイレクト・メモリアクセス・コントローラ
に対して前記クロックイネーブル生成部からクロックイ
ネーブル信号を入力することを特徴とする省電力インタ
ーフェース装置。 - 【請求項６】 前記ダイレクト・メモリアクセス・コン
トローラは、前記アービタとのアクセスの要求信号と許
可信号のインターフェースを制御するアービタ・インタ
ーフェース制御部と、メモリインターフェースとのイン
ターフェース制御を行うメモリインターフェース制御部
と、データを一時的に蓄積するデータバッファと、前記
外部装置とのインターフェースを制御する外部装置イン
ターフェース制御部とから成るデータ転送ブロックと、
クロック入力を前記クロックイネーブル信号により有効
にする第１のクロック選択回路と、前記内部レジスタ群
を制御する内部レジスタアクセス制御部と、を有し、 前記内部レジスタアクセス制御部は、前記クロック選択
回路が前記クロックを選択した場合、前記内部レジスタ
アクセス制御部を稼動可能とすることを特徴とする請求
項５記載の省電力インターフェース装置。 - 【請求項７】 前記アービタは前記ダイレクト・メモリ
アクセス・コントローラからの要求を検出する検出フラ
グを格納するフラグ格納手段と、該検出フラグから何れ
か１つを選択して前記ダイレクト・メモリアクセス・コ
ントローラに許可信号を出力する調停手段とを有し、 該調停手段は、前記ダイレクト・メモリアクセス・コン
トローラ何れかがアクセス中は、該アクセスが終了する
まで前記許可信号を発行しないことを特徴とする請求項
５記載の省電力インターフェース装置。 - 【請求項８】 前記ダイレクト・メモリアクセス・コン
トローラは、前記アービタ・インターフェース制御部か
らの内部イネーブル信号と前記アービタの許可信号との
論理和をとる論理和回路と、該論理和回路の出力により
クロック入力を有効にする第２のクロック選択回路と、
を更に備え、 前記データ転送ブロックは、前記第２のクロック選択回
路が前記クロックを選択した場合、前記データ転送ブロ
ックを稼動可能とすることを特徴とする請求項５記載の
省電力インターフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001285969A JP3914404B2 (ja) | 2001-09-19 | 2001-09-19 | 省電力インターフェース装置及び省電力方法 |
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|---|---|---|---|
| JP2001285969A JP3914404B2 (ja) | 2001-09-19 | 2001-09-19 | 省電力インターフェース装置及び省電力方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003099149A true JP2003099149A (ja) | 2003-04-04 |
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ID=19109027
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|---|---|---|---|
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|---|---|
| JP (1) | JP3914404B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9547330B2 (en) | 2012-10-12 | 2017-01-17 | Socionext Inc. | Processor and control method for processor |
| US9602723B2 (en) | 2013-12-25 | 2017-03-21 | Canon Kabushiki Kaisha | Imaging apparatus capable of controlling power consumption and access to memory and control method thereof |
-
2001
- 2001-09-19 JP JP2001285969A patent/JP3914404B2/ja not_active Expired - Fee Related
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