JP2000357714A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2000357714A JP2000357714A JP16954099A JP16954099A JP2000357714A JP 2000357714 A JP2000357714 A JP 2000357714A JP 16954099 A JP16954099 A JP 16954099A JP 16954099 A JP16954099 A JP 16954099A JP 2000357714 A JP2000357714 A JP 2000357714A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor chip
- package
- thermoplastic resin
- heating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/731—Location prior to the connecting process
- H01L2224/73101—Location prior to the connecting process on the same surface
- H01L2224/73103—Bump and layer connectors
- H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 この発明に係る半導体装置及びその製造方
法は、半導体チップの基板側に熱可塑性樹脂を塗布して
仮硬化状態として生産性の向上を図るとともに、半導体
チップと基板との接着強度を確保することを目的とす
る。 【解決手段】 この発明に係る半導体装置及びその製造
方法は、半導体チップの基板側に熱可塑性樹脂を塗布し
て仮硬化状態とし、その半導体チップを基板に接合する
リフロー時又はフェイスダウンボンデイング時の加熱に
より、熱可塑性樹脂の仮硬化状態を溶融して半導体チッ
プと基板との間に充填するようにしたものである。
法は、半導体チップの基板側に熱可塑性樹脂を塗布して
仮硬化状態として生産性の向上を図るとともに、半導体
チップと基板との接着強度を確保することを目的とす
る。 【解決手段】 この発明に係る半導体装置及びその製造
方法は、半導体チップの基板側に熱可塑性樹脂を塗布し
て仮硬化状態とし、その半導体チップを基板に接合する
リフロー時又はフェイスダウンボンデイング時の加熱に
より、熱可塑性樹脂の仮硬化状態を溶融して半導体チッ
プと基板との間に充填するようにしたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体素子を基
板上に接合する半導体装置及びその製造方法に関するも
のである。
板上に接合する半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】従来、高密度実装化に伴う半導体装置と
して、半導体チップと同等サイズのＬＳＩパッケージ、
即ち、ＣＳＰ(Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ)
、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が注目
されている。従来、この種のＣＳＰとして、基板の配線
パッドに半導体チップのはんだバンプを位置決め・接合
した後、基板と半導体チップとの接合強度を向上させる
ために、半導体チップの周辺部から熱硬化性樹脂のアン
ダーフィル剤をはんだバンプ間に充填し、熱硬化させて
いるものが知られている。しかし、かかる熱硬化性樹脂
をはんだバンプ間に充填するには、毛細管現象によるた
め、熱硬化性樹脂を短時間にはんだバンプ間に充填する
ことは難しく、十分に充填するには相当の時間を要する
ため、生産性の点で問題があるほか、基板と半導体チッ
プとの接続強度にもばらつきを生じ信頼性の点でも問題
があった。
して、半導体チップと同等サイズのＬＳＩパッケージ、
即ち、ＣＳＰ(Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ)
、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が注目
されている。従来、この種のＣＳＰとして、基板の配線
パッドに半導体チップのはんだバンプを位置決め・接合
した後、基板と半導体チップとの接合強度を向上させる
ために、半導体チップの周辺部から熱硬化性樹脂のアン
ダーフィル剤をはんだバンプ間に充填し、熱硬化させて
いるものが知られている。しかし、かかる熱硬化性樹脂
をはんだバンプ間に充填するには、毛細管現象によるた
め、熱硬化性樹脂を短時間にはんだバンプ間に充填する
ことは難しく、十分に充填するには相当の時間を要する
ため、生産性の点で問題があるほか、基板と半導体チッ
プとの接続強度にもばらつきを生じ信頼性の点でも問題
があった。
【０００３】一方、従来の半導体チップとパッケージ基
台とをフリップチップ接続により接合してなるＣＳＰと
して、例えば特開平９−２１３７３５号公報には、半導
体チップ及びパッケージ基台の各表面にそれぞれ硬化剤
及び主剤を塗布し、半導体チップとパッケージ基台を位
置合わせ・フェイス・ダウン接合する際に、硬化剤と主
剤を混合して両者の間に接着層を充填することにより、
両者の隙間に樹脂を充填することを不要にするものが記
載されている。しかし、かかる場合、硬化剤と主剤とを
徐々に混合しながら半導体チップとパッケージ基台との
間に接着層を充填するために生産性の点で問題があるほ
か、硬化剤及び主剤の塗布工程とフェイス・ダウン接合
工程とが一連であるために工程に制約があり、作業性の
点でも問題があった。
台とをフリップチップ接続により接合してなるＣＳＰと
して、例えば特開平９−２１３７３５号公報には、半導
体チップ及びパッケージ基台の各表面にそれぞれ硬化剤
及び主剤を塗布し、半導体チップとパッケージ基台を位
置合わせ・フェイス・ダウン接合する際に、硬化剤と主
剤を混合して両者の間に接着層を充填することにより、
両者の隙間に樹脂を充填することを不要にするものが記
載されている。しかし、かかる場合、硬化剤と主剤とを
徐々に混合しながら半導体チップとパッケージ基台との
間に接着層を充填するために生産性の点で問題があるほ
か、硬化剤及び主剤の塗布工程とフェイス・ダウン接合
工程とが一連であるために工程に制約があり、作業性の
点でも問題があった。
【０００４】
【発明が解決しようとする課題】このように、従来の半
導体装置及びその製造方法は、熱硬化性樹脂をはんだバ
ンプ間に充填するのに相当の時間を要するため、生産性
の点で問題があるほか、基板と半導体チップとの接続強
度にもばらつきを生じ信頼性の点でも問題があった。ま
た、硬化剤と主剤とを徐々に混合しながら半導体チップ
とパッケージ基台との間に接着層を充填するために生産
性等の点でも問題があった。
導体装置及びその製造方法は、熱硬化性樹脂をはんだバ
ンプ間に充填するのに相当の時間を要するため、生産性
の点で問題があるほか、基板と半導体チップとの接続強
度にもばらつきを生じ信頼性の点でも問題があった。ま
た、硬化剤と主剤とを徐々に混合しながら半導体チップ
とパッケージ基台との間に接着層を充填するために生産
性等の点でも問題があった。
【０００５】そこで、この発明はかかる問題点を解決す
るためになされたものであり、生産性・作業性が高く、
基板と半導体チップとの接着強度も良い新規な半導体装
置及びその製造方法を提供することを目的とする。
るためになされたものであり、生産性・作業性が高く、
基板と半導体チップとの接着強度も良い新規な半導体装
置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、複数の配線パッドが設けられた基板
と、この基板に対向配置されたパッケージ基板と、この
パッケージ基板上の上記基板側に互いに間隔を隔てて設
けられた複数のボールグリッドと、上記パッケージ基板
の上記基板側と反対側に設けられた半導体チップと、上
記基板と上記パッケージ基板との間に充填された接着樹
脂とを備え、この接着樹脂は、上記パッケージ基板上の
上記ボールグリッド上に塗布し、仮硬化時における加熱
により上記複数のボールグリッドの間隔に充填して仮硬
化状態とし、この仮硬化状態でそれぞれ上記基板の配線
パッドに接続するリフロー時の加熱により、上記仮硬化
状態を溶融して上記基板と上記パッケージ基板との間に
充填されるようにしたものである。
る半導体装置は、複数の配線パッドが設けられた基板
と、この基板に対向配置されたパッケージ基板と、この
パッケージ基板上の上記基板側に互いに間隔を隔てて設
けられた複数のボールグリッドと、上記パッケージ基板
の上記基板側と反対側に設けられた半導体チップと、上
記基板と上記パッケージ基板との間に充填された接着樹
脂とを備え、この接着樹脂は、上記パッケージ基板上の
上記ボールグリッド上に塗布し、仮硬化時における加熱
により上記複数のボールグリッドの間隔に充填して仮硬
化状態とし、この仮硬化状態でそれぞれ上記基板の配線
パッドに接続するリフロー時の加熱により、上記仮硬化
状態を溶融して上記基板と上記パッケージ基板との間に
充填されるようにしたものである。
【０００７】この発明の請求項２に係る半導体装置は、
複数の配線パッドが設けられたパッケージ基台と、この
パッケージ基台上に配設された半導体チップと、この半
導体チップの上記パッケージ基台側に互いに間隔を隔て
て設けられた複数のバンプと、上記半導体素子と上記パ
ッケージ基台との間に充填された接着樹脂とを備え、上
記半導体チップ上の上記バンプ上に塗布し、仮硬化時に
おける加熱により上記バンプの間隔に充填して仮硬化状
態とし、この仮硬化状態で上記半導体チップの複数のバ
ンプをそれぞれ上記パッケージ基台上の配線パッドに接
合するフェイスダウンボンデイング時の加熱により、上
記仮硬化状態を溶融して上記パッケージ基台と上記半導
体チップとの間に充填されるようにしたものである。
複数の配線パッドが設けられたパッケージ基台と、この
パッケージ基台上に配設された半導体チップと、この半
導体チップの上記パッケージ基台側に互いに間隔を隔て
て設けられた複数のバンプと、上記半導体素子と上記パ
ッケージ基台との間に充填された接着樹脂とを備え、上
記半導体チップ上の上記バンプ上に塗布し、仮硬化時に
おける加熱により上記バンプの間隔に充填して仮硬化状
態とし、この仮硬化状態で上記半導体チップの複数のバ
ンプをそれぞれ上記パッケージ基台上の配線パッドに接
合するフェイスダウンボンデイング時の加熱により、上
記仮硬化状態を溶融して上記パッケージ基台と上記半導
体チップとの間に充填されるようにしたものである。
【０００８】この発明の請求項３に係る半導体装置は、
上記ボールグリッド又は上記バンプの上面が露出するよ
うに上記接着樹脂を上記パッケージ基板上又は上記半導
体素子上に塗布したことを特徴とする請求項１又は２に
記載のものである。
上記ボールグリッド又は上記バンプの上面が露出するよ
うに上記接着樹脂を上記パッケージ基板上又は上記半導
体素子上に塗布したことを特徴とする請求項１又は２に
記載のものである。
【０００９】この発明の請求項４に係る半導体装置は、
上記接着樹脂が、一液性の熱可塑性樹脂であることを特
徴とする請求項１又は２に記載の半導体装置。
上記接着樹脂が、一液性の熱可塑性樹脂であることを特
徴とする請求項１又は２に記載の半導体装置。
【００１０】この発明の請求項５に係る半導体装置の製
造方法は、半導体素子に熱可塑性樹脂を塗布する塗布工
程と、上記熱可塑性樹脂を加熱して仮硬化状態にさせる
仮硬化工程と、この仮硬化工程の後に、上記半導体素子
の仮硬化状態の熱可塑性樹脂をそれぞれ基板上に位置決
めする位置決め工程と、この位置決め工程後の加熱によ
り、上記熱可塑性樹脂の仮硬化状態を溶融して上記半導
体素子と上記基板との間にそれぞれ熱可塑性樹脂を充填
する充填工程とを備えたものである。
造方法は、半導体素子に熱可塑性樹脂を塗布する塗布工
程と、上記熱可塑性樹脂を加熱して仮硬化状態にさせる
仮硬化工程と、この仮硬化工程の後に、上記半導体素子
の仮硬化状態の熱可塑性樹脂をそれぞれ基板上に位置決
めする位置決め工程と、この位置決め工程後の加熱によ
り、上記熱可塑性樹脂の仮硬化状態を溶融して上記半導
体素子と上記基板との間にそれぞれ熱可塑性樹脂を充填
する充填工程とを備えたものである。
【００１１】この発明の請求項６に係る半導体装置の製
造方法は、上記充填工程における加熱が、リフロー時の
加熱であって、上記熱可塑性樹脂の溶融により上記半導
体素子の外周部分においてフィレットを形成するように
したことを特徴とする請求項５に記載のものである。
造方法は、上記充填工程における加熱が、リフロー時の
加熱であって、上記熱可塑性樹脂の溶融により上記半導
体素子の外周部分においてフィレットを形成するように
したことを特徴とする請求項５に記載のものである。
【００１２】
【発明の実施の形態１】以下、この発明の実施の形態１
に係る半導体装置について説明する。図１（ａ）（ｂ）
（ｃ）は、この実施の形態１に係る半導体装置の製造方
法を説明するための製造フロー図である。図１（ａ）に
おいて、１はパッケージ基板で、その一主面には半導体
チップ２を設け、その他主面には複数のはんだバンプ３
が間隔を隔てて設けられている。４は熱可塑性樹脂で、
熱により溶ける熱可塑性の構造を採るエポキシ樹脂であ
り、複数のはんだバンプ３の中央部にノズル５によって
塗布する。この熱可塑性樹脂４の塗布量は、図１（ａ）
に示すように、はんだバンプ３の上面が出る程度に塗布
する。熱可塑性樹脂４をはんだバンプ３上に塗布した
後、加熱装置（図示せず）内で熱可塑性樹脂４を１００
℃前後の加熱により、この仮硬化時に熱可塑性樹脂４を
軟化して複数のはんだバンプ３の間隔に充填させる。こ
のように、熱可塑性樹脂４を仮硬化状態とさせるのは、
図１（ａ）に示すアンダーフィル工程は組み立て工程の
終盤であることが多いため、熱可塑性樹脂４の未硬化の
ままであると作業性が悪いためである。
に係る半導体装置について説明する。図１（ａ）（ｂ）
（ｃ）は、この実施の形態１に係る半導体装置の製造方
法を説明するための製造フロー図である。図１（ａ）に
おいて、１はパッケージ基板で、その一主面には半導体
チップ２を設け、その他主面には複数のはんだバンプ３
が間隔を隔てて設けられている。４は熱可塑性樹脂で、
熱により溶ける熱可塑性の構造を採るエポキシ樹脂であ
り、複数のはんだバンプ３の中央部にノズル５によって
塗布する。この熱可塑性樹脂４の塗布量は、図１（ａ）
に示すように、はんだバンプ３の上面が出る程度に塗布
する。熱可塑性樹脂４をはんだバンプ３上に塗布した
後、加熱装置（図示せず）内で熱可塑性樹脂４を１００
℃前後の加熱により、この仮硬化時に熱可塑性樹脂４を
軟化して複数のはんだバンプ３の間隔に充填させる。こ
のように、熱可塑性樹脂４を仮硬化状態とさせるのは、
図１（ａ）に示すアンダーフィル工程は組み立て工程の
終盤であることが多いため、熱可塑性樹脂４の未硬化の
ままであると作業性が悪いためである。
【００１３】図１（ｂ）において、６は基板で、その上
に複数の配線パッド７が設けられている。これらの配線
パッド７上にはそれぞれクリームはんだ８が設けられて
いる。基板６上の各配線パッド７及びクリームはんだ８
上に半導体チップ２の各はんだバンプ３が配置するよう
に位置決めをする。この位置決めは、半導体チップ２と
基板６のターゲットを認識して位置合わせをする。この
とき、熱可塑性樹脂４を仮硬化状態としているので、半
導体チップ２とパッケージ基板１とは接合され、その後
の製造工程で外れることはほとんどない。
に複数の配線パッド７が設けられている。これらの配線
パッド７上にはそれぞれクリームはんだ８が設けられて
いる。基板６上の各配線パッド７及びクリームはんだ８
上に半導体チップ２の各はんだバンプ３が配置するよう
に位置決めをする。この位置決めは、半導体チップ２と
基板６のターゲットを認識して位置合わせをする。この
とき、熱可塑性樹脂４を仮硬化状態としているので、半
導体チップ２とパッケージ基板１とは接合され、その後
の製造工程で外れることはほとんどない。
【００１４】図１（ｃ）において、半導体チップ２のは
んだバンプ３が基板６の配線パッド７にそれぞれ接続す
るリフロー時の熱により、上記仮硬化状態の熱可塑性樹
脂４を再度溶融させ、パッケージ基板１と基板６との間
に充填させる。このとき、溶融した熱可塑性樹脂４は、
半導体チップ２の外周部分でフィレットを形成してパッ
ケージ基板１と基板６との接着強度を確保される。
んだバンプ３が基板６の配線パッド７にそれぞれ接続す
るリフロー時の熱により、上記仮硬化状態の熱可塑性樹
脂４を再度溶融させ、パッケージ基板１と基板６との間
に充填させる。このとき、溶融した熱可塑性樹脂４は、
半導体チップ２の外周部分でフィレットを形成してパッ
ケージ基板１と基板６との接着強度を確保される。
【００１５】ここに、図１（ａ）において、熱可塑性樹
脂４の塗布量が多すぎると、はんだバンプ３と基板６の
配線パッド７及びクリームはんだ８との間に熱可塑性樹
脂４が入り込んで、これらの間をはんだ接合できない場
合が起こりうる。一方、この塗布量が少なすぎると、パ
ッケージ基板１と基板６との間においてはんだバンプ３
間に十分に熱可塑性樹脂４を充填することができず、ま
た、半導体チップ２の外周部分でフィレットを形成しな
いため、十分な接合強度も得られない。このため、熱可
塑性樹脂４の塗布量は精密に制御する必要があるが、は
んだバンプ３の径及び配列ピッチによって最適な塗布量
は異なる。ここでは、図１(ａ)に示すように、はんだバ
ンプ３の上面がやや出る程度とする。
脂４の塗布量が多すぎると、はんだバンプ３と基板６の
配線パッド７及びクリームはんだ８との間に熱可塑性樹
脂４が入り込んで、これらの間をはんだ接合できない場
合が起こりうる。一方、この塗布量が少なすぎると、パ
ッケージ基板１と基板６との間においてはんだバンプ３
間に十分に熱可塑性樹脂４を充填することができず、ま
た、半導体チップ２の外周部分でフィレットを形成しな
いため、十分な接合強度も得られない。このため、熱可
塑性樹脂４の塗布量は精密に制御する必要があるが、は
んだバンプ３の径及び配列ピッチによって最適な塗布量
は異なる。ここでは、図１(ａ)に示すように、はんだバ
ンプ３の上面がやや出る程度とする。
【００１６】
【発明の実施の形態２】以下、この発明の実施の形態２
に係る半導体装置について説明する。図２（ａ）（ｂ）
（ｃ）は、この実施の形態２に係る半導体装置の製造方
法を説明するための製造フロー図である。図２（ａ）に
おいて、１０は半導体チップ（半導体素子）で、一主面
に複数の金バンプ１１を形成する。ノズル５によって金
バンプ１１の上面から熱可塑性樹脂１２を塗布する。こ
の塗布量は、実施の形態１の場合と同様である。また、
熱可塑性樹脂１２は、実施の形態１と同様なエポキシ樹
脂等である。次いで、半導体チップ１０上に熱可塑性樹
脂１２を充填した側を上向きにして、図示しない支持装
置及び搬送装置により、上記加熱装置に搬入して熱可塑
性樹脂１２を約１００℃の加熱により軟化させ、金バン
プ１１の間隔に充填させて仮硬化状態とする。
に係る半導体装置について説明する。図２（ａ）（ｂ）
（ｃ）は、この実施の形態２に係る半導体装置の製造方
法を説明するための製造フロー図である。図２（ａ）に
おいて、１０は半導体チップ（半導体素子）で、一主面
に複数の金バンプ１１を形成する。ノズル５によって金
バンプ１１の上面から熱可塑性樹脂１２を塗布する。こ
の塗布量は、実施の形態１の場合と同様である。また、
熱可塑性樹脂１２は、実施の形態１と同様なエポキシ樹
脂等である。次いで、半導体チップ１０上に熱可塑性樹
脂１２を充填した側を上向きにして、図示しない支持装
置及び搬送装置により、上記加熱装置に搬入して熱可塑
性樹脂１２を約１００℃の加熱により軟化させ、金バン
プ１１の間隔に充填させて仮硬化状態とする。
【００１７】図２（ｂ）において、半導体チップ１０の
仮硬化状態とした熱可塑性樹脂１２を下向きにして、パ
ッケージ基台１３上に形成された配線パッド１４側に配
置し、半導体チップ１０の金バンプ１１がパッケージ基
台１３の配線パッド１４上になるように位置決めする。
この位置決め工程は、実施の形態１の場合と同様であ
る。
仮硬化状態とした熱可塑性樹脂１２を下向きにして、パ
ッケージ基台１３上に形成された配線パッド１４側に配
置し、半導体チップ１０の金バンプ１１がパッケージ基
台１３の配線パッド１４上になるように位置決めする。
この位置決め工程は、実施の形態１の場合と同様であ
る。
【００１８】図２（ｃ）において、半導体チップ１０の
金バンプ１１をパッケージ基台１３の配線パッド１４に
接続するフェイスダウンボンデイング時の加圧及び加熱
（約２００℃で、約１５秒間）により、仮硬化された熱
可塑性樹脂１２を溶融し、半導体チップ１０とパッケー
ジ基台１３との間に充填する。熱可塑性樹脂１２は、半
導体チップ１０の外周部分でフィレットを形成してこれ
らの接合強度を確保している。
金バンプ１１をパッケージ基台１３の配線パッド１４に
接続するフェイスダウンボンデイング時の加圧及び加熱
（約２００℃で、約１５秒間）により、仮硬化された熱
可塑性樹脂１２を溶融し、半導体チップ１０とパッケー
ジ基台１３との間に充填する。熱可塑性樹脂１２は、半
導体チップ１０の外周部分でフィレットを形成してこれ
らの接合強度を確保している。
【００１９】
【発明の実施の形態３】以下、この発明の実施の形態３
に係る半導体装置の製造方法について図３を用いて説明
する。図３（ａ）（ｂ）（ｃ）は半導体装置の製造フロ
ー図である。図３（ａ）において、１５は受動体素子等
の半導体素子で、その一主面に熱可塑性樹脂１６をノズ
ル５によって塗布する。この塗布された熱可塑性樹脂１
６を加熱により仮硬化させる。この仮硬化させる条件
は、実施の形態１及び２の場合と同様である。
に係る半導体装置の製造方法について図３を用いて説明
する。図３（ａ）（ｂ）（ｃ）は半導体装置の製造フロ
ー図である。図３（ａ）において、１５は受動体素子等
の半導体素子で、その一主面に熱可塑性樹脂１６をノズ
ル５によって塗布する。この塗布された熱可塑性樹脂１
６を加熱により仮硬化させる。この仮硬化させる条件
は、実施の形態１及び２の場合と同様である。
【００２０】図３（ｂ）において、半導体素子１５の熱
可塑性樹脂１６を下向きにして基板１７上に配置・位置
決めする。このとき、かかる半導体素子１５を基板１７
上に複数個配置・位置決めする。このように熱可塑性樹
脂１６を仮硬化させるのは、熱可塑性樹脂１６が未硬化
のままであると、実装工程において複数の半導体素子１
５及び実装部品等を取り扱うので、作業性が極めて悪い
ためである。
可塑性樹脂１６を下向きにして基板１７上に配置・位置
決めする。このとき、かかる半導体素子１５を基板１７
上に複数個配置・位置決めする。このように熱可塑性樹
脂１６を仮硬化させるのは、熱可塑性樹脂１６が未硬化
のままであると、実装工程において複数の半導体素子１
５及び実装部品等を取り扱うので、作業性が極めて悪い
ためである。
【００２１】次いで、図３（ｃ）において、仮硬化させ
た熱可塑性樹脂１６をリフロー時の加熱により溶融させ
て、半導体素子１５と基板１７との間に充填させる。な
お、同様な方法によって一個の半導体素子１５を基板１
７上に接合させることも可能である。また、リフロー時
の加熱により溶融した熱可塑性樹脂１６は、半導体素子
１５の外周部分でフィレットを形成して接合強度が確保
される。
た熱可塑性樹脂１６をリフロー時の加熱により溶融させ
て、半導体素子１５と基板１７との間に充填させる。な
お、同様な方法によって一個の半導体素子１５を基板１
７上に接合させることも可能である。また、リフロー時
の加熱により溶融した熱可塑性樹脂１６は、半導体素子
１５の外周部分でフィレットを形成して接合強度が確保
される。
【００２２】
【発明の効果】以上のようにこの発明によれば、半導体
チップに接着樹脂を塗布して仮硬化状態にさせて基板の
配線パッドに接合するため作業性が向上するほか、リフ
ロー時の加熱により仮硬化状態を溶融状態として半導体
チップと基板との間に接着樹脂を充填するため、従来の
実装組み立て時におけるアンダーフィル工程が不要とな
り、しかも両者間の接合強度も確保できるという効果を
奏する。
チップに接着樹脂を塗布して仮硬化状態にさせて基板の
配線パッドに接合するため作業性が向上するほか、リフ
ロー時の加熱により仮硬化状態を溶融状態として半導体
チップと基板との間に接着樹脂を充填するため、従来の
実装組み立て時におけるアンダーフィル工程が不要とな
り、しかも両者間の接合強度も確保できるという効果を
奏する。
【図１】 この発明に係る半導体装置の製造フロー図で
ある。
ある。
【図２】 この発明に係る半導体装置の製造フロー図で
ある。
ある。
【図３】 この発明に係る半導体装置の製造フロー図で
ある。
ある。
１…パッケージ基板、２、１０…半導体チップ、３…は
んだバンプ、４、１２、１６…熱可塑性樹脂、６…基
板、７、１４…配線パッド、１１…金バンプ、１３…パ
ッケージ基台、１５…半導体素子、１７…基板
んだバンプ、４、１２、１６…熱可塑性樹脂、６…基
板、７、１４…配線パッド、１１…金バンプ、１３…パ
ッケージ基台、１５…半導体素子、１７…基板
Claims (6)
- 【請求項１】 複数の配線パッドが設けられた基板と、
この基板に対向配置されたパッケージ基板と、このパッ
ケージ基板上の上記基板側に互いに間隔を隔てて設けら
れた複数のボールグリッドと、上記パッケージ基板の上
記基板側と反対側に設けられた半導体チップと、上記基
板と上記パッケージ基板との間に充填された接着樹脂と
を備え、この接着樹脂は、上記パッケージ基板上の上記
ボールグリッド上に塗布し、仮硬化時における加熱によ
り上記複数のボールグリッドの間隔に充填して仮硬化状
態とし、この仮硬化状態でそれぞれ上記基板の配線パッ
ドに接続するリフロー時の加熱により、上記仮硬化状態
を溶融して上記基板と上記パッケージ基板との間に充填
されるようにしたことを特徴とする半導体装置。 - 【請求項２】 複数の配線パッドが設けられたパッケー
ジ基台と、このパッケージ基台上に配設された半導体チ
ップと、この半導体チップの上記パッケージ基台側に互
いに間隔を隔てて設けられた複数のバンプと、上記半導
体素子と上記パッケージ基台との間に充填された接着樹
脂とを備え、上記半導体チップ上の上記バンプ上に塗布
し、仮硬化時における加熱により上記バンプの間隔に充
填して仮硬化状態とし、この仮硬化状態で上記半導体チ
ップの複数のバンプをそれぞれ上記パッケージ基台上の
配線パッドに接合するフェイスダウンボンデイング時の
加熱により、上記仮硬化状態を溶融して上記パッケージ
基台と上記半導体チップとの間に充填されるようにした
ことを特徴とする半導体装置。 - 【請求項３】 上記接着樹脂は、上記ボールグリッド又
は上記バンプの上面が露出するように上記パッケージ基
板上又は上記半導体素子上に塗布したことを特徴とする
請求項１又は２に記載の半導体装置。 - 【請求項４】 上記接着樹脂は、一液性の熱可塑性樹脂
であることを特徴とする請求項１又は２に記載の半導体
装置。 - 【請求項５】 半導体素子に熱可塑性樹脂を塗布する塗
布工程と、上記熱可塑性樹脂を加熱して仮硬化状態にさ
せる仮硬化工程と、この仮硬化工程の後に、上記半導体
素子の仮硬化状態の熱可塑性樹脂をそれぞれ基板上に位
置決めする位置決め工程と、この位置決め工程後の加熱
により、上記熱可塑性樹脂の仮硬化状態を溶融して上記
半導体素子と上記基板との間にそれぞれ熱可塑性樹脂を
充填する充填工程とを備えたことを特徴とする半導体素
子の製造方法。 - 【請求項６】 上記充填工程における加熱は、リフロー
時の加熱であって、上記熱可塑性樹脂の溶融により上記
半導体素子の外周部分においてフィレットを形成するよ
うにしたことを特徴とする請求項５に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16954099A JP3565092B2 (ja) | 1999-06-16 | 1999-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16954099A JP3565092B2 (ja) | 1999-06-16 | 1999-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357714A true JP2000357714A (ja) | 2000-12-26 |
| JP3565092B2 JP3565092B2 (ja) | 2004-09-15 |
Family
ID=15888390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16954099A Expired - Fee Related JP3565092B2 (ja) | 1999-06-16 | 1999-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3565092B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6821878B2 (en) * | 2003-02-27 | 2004-11-23 | Freescale Semiconductor, Inc. | Area-array device assembly with pre-applied underfill layers on printed wiring board |
| JP2008091724A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 部品実装機および部品実装方法 |
| CN100428454C (zh) * | 2005-07-04 | 2008-10-22 | 南茂科技股份有限公司 | 卷带下芯片封装结构及其制造方法 |
| WO2010002739A2 (en) * | 2008-06-30 | 2010-01-07 | Intel Corporation | Flip chip assembly process for ultra thin substrate and package on package assembly |
| US7675172B2 (en) | 2007-06-29 | 2010-03-09 | Kabushiki Kaisha Toshiba | Printed circuit board, mounting method of electronic component, and electronic apparatus |
| JP2012089740A (ja) * | 2010-10-21 | 2012-05-10 | Fujitsu Ltd | 半導体装置の製造方法及び接合方法 |
| JP2012195372A (ja) * | 2011-03-15 | 2012-10-11 | Sekisui Chem Co Ltd | 半導体チップ実装体の製造方法、積層シート及び半導体チップ実装体 |
| JP2014150115A (ja) * | 2013-01-31 | 2014-08-21 | Panasonic Corp | 電子部品実装方法 |
-
1999
- 1999-06-16 JP JP16954099A patent/JP3565092B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6821878B2 (en) * | 2003-02-27 | 2004-11-23 | Freescale Semiconductor, Inc. | Area-array device assembly with pre-applied underfill layers on printed wiring board |
| CN100428454C (zh) * | 2005-07-04 | 2008-10-22 | 南茂科技股份有限公司 | 卷带下芯片封装结构及其制造方法 |
| JP4728201B2 (ja) * | 2006-10-03 | 2011-07-20 | パナソニック株式会社 | 部品実装機および部品実装方法 |
| JP2008091724A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 部品実装機および部品実装方法 |
| US7675172B2 (en) | 2007-06-29 | 2010-03-09 | Kabushiki Kaisha Toshiba | Printed circuit board, mounting method of electronic component, and electronic apparatus |
| WO2010002739A2 (en) * | 2008-06-30 | 2010-01-07 | Intel Corporation | Flip chip assembly process for ultra thin substrate and package on package assembly |
| WO2010002739A3 (en) * | 2008-06-30 | 2010-03-25 | Intel Corporation | Flip chip assembly process for ultra thin substrate and package on package assembly |
| US8258019B2 (en) | 2008-06-30 | 2012-09-04 | Intel Corporation | Flip chip assembly process for ultra thin substrate and package on package assembly |
| US8847368B2 (en) | 2008-06-30 | 2014-09-30 | Intel Corporation | Flip chip assembly process for ultra thin substrate and package on package assembly |
| US9397016B2 (en) | 2008-06-30 | 2016-07-19 | Intel Corporation | Flip chip assembly process for ultra thin substrate and package on package assembly |
| JP2012089740A (ja) * | 2010-10-21 | 2012-05-10 | Fujitsu Ltd | 半導体装置の製造方法及び接合方法 |
| JP2012195372A (ja) * | 2011-03-15 | 2012-10-11 | Sekisui Chem Co Ltd | 半導体チップ実装体の製造方法、積層シート及び半導体チップ実装体 |
| JP2014150115A (ja) * | 2013-01-31 | 2014-08-21 | Panasonic Corp | 電子部品実装方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3565092B2 (ja) | 2004-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6258626B1 (en) | Method of making stacked chip package | |
| US6046077A (en) | Semiconductor device assembly method and semiconductor device produced by the method | |
| JP4703556B2 (ja) | 電気基板にフリップ・チップを取り付ける方法、フリップ・チップ・アセンブリ及びアンダーフィル塗布ウエハを形成する方法 | |
| US6821878B2 (en) | Area-array device assembly with pre-applied underfill layers on printed wiring board | |
| JP3326382B2 (ja) | 半導体装置の製造方法 | |
| JPH10144733A (ja) | 半導体装置及びその製造方法 | |
| JPH09237806A (ja) | 半導体装置とその製造方法及びこの半導体装置を用いた実装構造体とその製造方法 | |
| JP2008109009A (ja) | 半導体装置の製造方法 | |
| JPH0296343A (ja) | 混成集積回路装置の製造方法 | |
| JP3565092B2 (ja) | 半導体装置の製造方法 | |
| JP2002373914A (ja) | 電子部品接続構造体 | |
| JP5228479B2 (ja) | 電子装置の製造方法 | |
| JP3176028B2 (ja) | フリップチップ実装方法及びフリップチップ実装構造 | |
| TWI478257B (zh) | 封裝結構及封裝製程 | |
| JP2000286302A (ja) | 半導体チップ組立方法及び組立装置 | |
| JP3532450B2 (ja) | Ｂｇａ型半導体パッケージの実装構造およびその実装方法 | |
| JP4394213B2 (ja) | Ｌｓｉパッケージの実装方法 | |
| JP4195541B2 (ja) | 半導体チップをプリント配線基板に装着する方法及びその方法の実施に用いる装着用シート | |
| JP4200090B2 (ja) | 半導体装置の製造方法 | |
| JPH0551179B2 (ja) | ||
| JPH0547841A (ja) | 半導体装置の実装方法およびその実装構造 | |
| JP2000058597A (ja) | 電子部品実装方法 | |
| JPH06104311A (ja) | フリップチップおよびフリップチップの封止方法 | |
| JP2002118148A (ja) | プリント配線基板に半導体チップを装着する方法及びその方法の実施に用いる装着用シート | |
| JPH1098077A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040414 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040531 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |