JP2000354383A - ３レベルインバータ - Google Patents
３レベルインバータInfo
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Abstract
(57)【要約】
【課題】 短絡電流を高速に検出してスイッチング素子
を保護出来ると共に、３レベルインバータ特有の問題で
ある中間電圧の変動抑制が可能な３レベルインバータの
提供。 【解決手段】 入力された３レベルの直流電圧を平滑す
る複数の平滑コンデンサＣＰ１，ＣＮ１と、複数の平滑
コンデンサＣＰ１，ＣＮ１にそれぞれ並列接続された複
数の分圧回路ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２と、複数
の分圧回路ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２がそれぞれ
分圧した電圧と所定電圧との高低をそれぞれ比較する複
数の比較器ＣＭＰ１，ＣＭＮ１と、複数の比較器ＣＭＰ
１，ＣＭＮ１の比較結果の少なくとも１つが、分圧した
電圧の方が低いときに、交流電圧を作成する為に前記３
レベルの直流電圧をそれぞれスイッチングする全てのス
イッチング素子Ｖ１〜Ｖ４をオフにする制御手段１ａと
を備えている。
を保護出来ると共に、３レベルインバータ特有の問題で
ある中間電圧の変動抑制が可能な３レベルインバータの
提供。 【解決手段】 入力された３レベルの直流電圧を平滑す
る複数の平滑コンデンサＣＰ１，ＣＮ１と、複数の平滑
コンデンサＣＰ１，ＣＮ１にそれぞれ並列接続された複
数の分圧回路ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２と、複数
の分圧回路ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２がそれぞれ
分圧した電圧と所定電圧との高低をそれぞれ比較する複
数の比較器ＣＭＰ１，ＣＭＮ１と、複数の比較器ＣＭＰ
１，ＣＭＮ１の比較結果の少なくとも１つが、分圧した
電圧の方が低いときに、交流電圧を作成する為に前記３
レベルの直流電圧をそれぞれスイッチングする全てのス
イッチング素子Ｖ１〜Ｖ４をオフにする制御手段１ａと
を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、入力された３レベ
ルの直流電圧をスイッチングにより交流電圧に変換する
３レベルインバータの改良に関するものである。
ルの直流電圧をスイッチングにより交流電圧に変換する
３レベルインバータの改良に関するものである。
【０００２】
【従来の技術】図７は、従来の３レベルインバータの１
相分の構成を示したブロック図である。この３レベルイ
ンバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケー
ブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケー
ブルＣＣに負極がそれぞれ接続された平滑コンデンサＣ
Ｐ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極が
それぞれ接続された平滑コンデンサＣＮ１と、ケーブル
ＰＣ，ＮＣ間に直列接続された放電抵抗ＤＩＳＲ及び放
電用スイッチＤＩＳＳと、ケーブルＰＣ，ＮＣ間に直列
接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４と
を備えている。
相分の構成を示したブロック図である。この３レベルイ
ンバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケー
ブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケー
ブルＣＣに負極がそれぞれ接続された平滑コンデンサＣ
Ｐ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極が
それぞれ接続された平滑コンデンサＣＮ１と、ケーブル
ＰＣ，ＮＣ間に直列接続された放電抵抗ＤＩＳＲ及び放
電用スイッチＤＩＳＳと、ケーブルＰＣ，ＮＣ間に直列
接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４と
を備えている。
【０００３】この３レベルインバータは、また、スイッ
チング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣに
アノードが接続された中間電圧クランプダイオードＤＰ
１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケ
ーブルＣＣにカソードが接続された中間電圧クランプダ
イオードＤＮ１と、ケーブルＰＣに流れる電流を検出す
る電流センサＣＴ１と、ケーブルＮＣに流れる電流を検
出する電流センサＣＴ２と、スイッチング素子Ｖ２，Ｖ
３間に設けられた出力端子Ｏから１相分の交流電圧を出
力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を
オン／オフ制御し、電流センサＣＴ１，ＣＴ２が短絡電
流を検出したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ
３，Ｖ４をオフにする制御部１とを備えている。スイッ
チング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クラン
プダイオードＤＰ１，ＤＮ１は各相毎に備えている。
チング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣに
アノードが接続された中間電圧クランプダイオードＤＰ
１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケ
ーブルＣＣにカソードが接続された中間電圧クランプダ
イオードＤＮ１と、ケーブルＰＣに流れる電流を検出す
る電流センサＣＴ１と、ケーブルＮＣに流れる電流を検
出する電流センサＣＴ２と、スイッチング素子Ｖ２，Ｖ
３間に設けられた出力端子Ｏから１相分の交流電圧を出
力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を
オン／オフ制御し、電流センサＣＴ１，ＣＴ２が短絡電
流を検出したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ
３，Ｖ４をオフにする制御部１とを備えている。スイッ
チング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クラン
プダイオードＤＰ１，ＤＮ１は各相毎に備えている。
【０００４】このような構成の３レベルインバータの１
相分は、制御部１のオン／オフ制御により、スイッチン
グ素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すよ
うなスイッチングパターンでスイッチングを行う。即
ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必
ず２つがオン、残りがオフとなる。しかし、制御不調又
はミス・ゲートによって、同時に３つ以上のスイッチン
グ素子がオンになったとき、図６（ａ）（ｂ）（ｃ）の
矢符に示すような短絡電流が流れる。電流センサＣＴ
１，ＣＴ２が、このような短絡電流を検出したときは、
制御部１が、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４
をオフにし保護を行う。
相分は、制御部１のオン／オフ制御により、スイッチン
グ素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すよ
うなスイッチングパターンでスイッチングを行う。即
ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必
ず２つがオン、残りがオフとなる。しかし、制御不調又
はミス・ゲートによって、同時に３つ以上のスイッチン
グ素子がオンになったとき、図６（ａ）（ｂ）（ｃ）の
矢符に示すような短絡電流が流れる。電流センサＣＴ
１，ＣＴ２が、このような短絡電流を検出したときは、
制御部１が、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４
をオフにし保護を行う。
【０００５】
【発明が解決しようとする課題】ところで、平滑コンデ
ンサＣＰ１，ＣＮ１及びスイッチング素子Ｖ１，Ｖ２，
Ｖ３，Ｖ４間のインダクタンスが大きいと、スイッチン
グ素子Ｖ１，Ｖ２，Ｖ３，Ｖ４のターン・オフ時のサー
ジ電圧が過大となり、素子破損にいたったり、スイッチ
ングロスが増加して変換効率が悪くなる場合がある。そ
の為、平滑コンデンサＣＰ１，ＣＮ１及びスイッチング
素子Ｖ１，Ｖ２，Ｖ３，Ｖ４間を可能な限り短くした
り、ケーブルＰＣ，ＣＣ，ＮＣを積層するなどにより、
インダクタンスが減少するように、回路を構成してお
り、電流センサＣＴ１，ＣＴ２を取り付けるのが困難に
なっている。
ンサＣＰ１，ＣＮ１及びスイッチング素子Ｖ１，Ｖ２，
Ｖ３，Ｖ４間のインダクタンスが大きいと、スイッチン
グ素子Ｖ１，Ｖ２，Ｖ３，Ｖ４のターン・オフ時のサー
ジ電圧が過大となり、素子破損にいたったり、スイッチ
ングロスが増加して変換効率が悪くなる場合がある。そ
の為、平滑コンデンサＣＰ１，ＣＮ１及びスイッチング
素子Ｖ１，Ｖ２，Ｖ３，Ｖ４間を可能な限り短くした
り、ケーブルＰＣ，ＣＣ，ＮＣを積層するなどにより、
インダクタンスが減少するように、回路を構成してお
り、電流センサＣＴ１，ＣＴ２を取り付けるのが困難に
なっている。
【０００６】また、平滑コンデンサＣＰ１，ＣＮ１のリ
ップル電流が常に流れている為、電流センサＣＴ１，Ｃ
Ｔ２が過熱し易い等の発熱の問題もある。また、スイッ
チング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４として、ＩＧＢＴ
（Insulated Gate Bipolar Transistor ）素子を使用し
た場合、短絡電流発生後、約１０μｓｅｃ以内にゲート
遮断を行わないと、素子を保護することが出来ない。そ
の為、短絡電流は１０μｓｅｃ以内に検出する必要があ
るが、電流センサには、通常、電流応答（ｄｉ／ｄｔ）
に制限があり、過大な短絡電流を高速に検出処理出来な
い場合がある。
ップル電流が常に流れている為、電流センサＣＴ１，Ｃ
Ｔ２が過熱し易い等の発熱の問題もある。また、スイッ
チング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４として、ＩＧＢＴ
（Insulated Gate Bipolar Transistor ）素子を使用し
た場合、短絡電流発生後、約１０μｓｅｃ以内にゲート
遮断を行わないと、素子を保護することが出来ない。そ
の為、短絡電流は１０μｓｅｃ以内に検出する必要があ
るが、電流センサには、通常、電流応答（ｄｉ／ｄｔ）
に制限があり、過大な短絡電流を高速に検出処理出来な
い場合がある。
【０００７】また、３レベルインバータは、一般的にそ
の制御原理により、入力の中間電圧（Ｃ電圧）が変動す
る（入力のＰ−Ｃ間電圧とＣ−Ｎ間電圧とに偏差が生じ
る）こと、また、スイッチング素子Ｖ１，Ｖ２，Ｖ３，
Ｖ４の内、必ず２つがオフしている為、この２つで入力
のＰ−Ｎ間電圧を分担することになるが、その電圧分担
が不平衡になることが問題となる。
の制御原理により、入力の中間電圧（Ｃ電圧）が変動す
る（入力のＰ−Ｃ間電圧とＣ−Ｎ間電圧とに偏差が生じ
る）こと、また、スイッチング素子Ｖ１，Ｖ２，Ｖ３，
Ｖ４の内、必ず２つがオフしている為、この２つで入力
のＰ−Ｎ間電圧を分担することになるが、その電圧分担
が不平衡になることが問題となる。
【０００８】尚、以上と類似の問題を解決する為の技術
が、特開平９−１８２４６１号公報、特開平５−１７６
５５６号公報、特開平７−１９４１３７号公報及び特開
平６−３２７２６２号公報等に開示されている。本発明
は、上述したような事情に鑑みてなされたものであり、
第１発明では、短絡電流を高速に検出してスイッチング
素子を保護出来ると共に、３レベルインバータ特有の問
題である中間電圧の変動抑制が可能な３レベルインバー
タを提供することを目的とする。
が、特開平９−１８２４６１号公報、特開平５−１７６
５５６号公報、特開平７−１９４１３７号公報及び特開
平６−３２７２６２号公報等に開示されている。本発明
は、上述したような事情に鑑みてなされたものであり、
第１発明では、短絡電流を高速に検出してスイッチング
素子を保護出来ると共に、３レベルインバータ特有の問
題である中間電圧の変動抑制が可能な３レベルインバー
タを提供することを目的とする。
【０００９】第２発明では、短絡電流を高速に検出して
スイッチング素子を保護出来ると共に、３レベルインバ
ータ特有の問題であるオフ期間中の２つのスイッチング
素子の電圧分担の不平衡抑制が可能な３レベルインバー
タを提供することを目的とする。第３発明では、短絡電
流を高速に検出してスイッチング素子を保護出来ると共
に、３レベルインバータ特有の問題である中間電圧の変
動抑制が可能な３相の３レベルインバータを提供するこ
とを目的とする。第４発明では、短絡電流を高速に検出
してスイッチング素子を保護出来ると共に、３レベルイ
ンバータ特有の問題であるオフ期間中の２つのスイッチ
ング素子の電圧分担の不平衡抑制が可能な３相の３レベ
ルインバータを提供することを目的とする。
スイッチング素子を保護出来ると共に、３レベルインバ
ータ特有の問題であるオフ期間中の２つのスイッチング
素子の電圧分担の不平衡抑制が可能な３レベルインバー
タを提供することを目的とする。第３発明では、短絡電
流を高速に検出してスイッチング素子を保護出来ると共
に、３レベルインバータ特有の問題である中間電圧の変
動抑制が可能な３相の３レベルインバータを提供するこ
とを目的とする。第４発明では、短絡電流を高速に検出
してスイッチング素子を保護出来ると共に、３レベルイ
ンバータ特有の問題であるオフ期間中の２つのスイッチ
ング素子の電圧分担の不平衡抑制が可能な３相の３レベ
ルインバータを提供することを目的とする。
【００１０】
【課題を解決するための手段】第１発明に係る３レベル
インバータは、入力された３レベルの直流電圧を平滑す
る複数の平滑コンデンサと、該複数の平滑コンデンサに
それぞれ並列接続された複数の分圧回路と、該複数の分
圧回路がそれぞれ分圧した電圧と所定電圧との高低をそ
れぞれ比較する複数の比較器と、該複数の比較器の比較
結果の少なくとも１つが、分圧した電圧の方が低いとき
に、交流電圧を作成する為に前記３レベルの直流電圧を
それぞれスイッチングする全てのスイッチング素子をオ
フにする制御手段とを備えることを特徴とする。
インバータは、入力された３レベルの直流電圧を平滑す
る複数の平滑コンデンサと、該複数の平滑コンデンサに
それぞれ並列接続された複数の分圧回路と、該複数の分
圧回路がそれぞれ分圧した電圧と所定電圧との高低をそ
れぞれ比較する複数の比較器と、該複数の比較器の比較
結果の少なくとも１つが、分圧した電圧の方が低いとき
に、交流電圧を作成する為に前記３レベルの直流電圧を
それぞれスイッチングする全てのスイッチング素子をオ
フにする制御手段とを備えることを特徴とする。
【００１１】第２発明に係る３レベルインバータは、交
流電圧を作成する為に、入力された３レベルの直流電圧
をそれぞれスイッチングする複数のスイッチング素子
と、該複数のスイッチング素子にそれぞれ並列接続され
た複数の分圧回路と、該複数の分圧回路がそれぞれ分圧
した電圧と所定電圧との高低をそれぞれ比較する複数の
比較器と、該比較器の比較結果が、分圧した電圧の方が
高いときに、当該スイッチング素子がオンであるか否か
を判定するそれぞれの判定回路と、該判定回路の少なく
とも１つがオンであると判定したときに、前記複数のス
イッチング素子をオフにする制御手段とを備えることを
特徴とする。
流電圧を作成する為に、入力された３レベルの直流電圧
をそれぞれスイッチングする複数のスイッチング素子
と、該複数のスイッチング素子にそれぞれ並列接続され
た複数の分圧回路と、該複数の分圧回路がそれぞれ分圧
した電圧と所定電圧との高低をそれぞれ比較する複数の
比較器と、該比較器の比較結果が、分圧した電圧の方が
高いときに、当該スイッチング素子がオンであるか否か
を判定するそれぞれの判定回路と、該判定回路の少なく
とも１つがオンであると判定したときに、前記複数のス
イッチング素子をオフにする制御手段とを備えることを
特徴とする。
【００１２】第３発明に係る３レベルインバータは、入
力された３レベルの直流電圧を平滑する複数の平滑コン
デンサと、該複数の平滑コンデンサにそれぞれ並列接続
された複数の分圧回路と、該複数の分圧回路がそれぞれ
分圧した電圧と所定電圧との高低をそれぞれ比較する複
数の比較器と、該複数の比較器の比較結果の少なくとも
１つが、分圧した電圧の方が低いときに、３相交流電圧
を作成する為に前記３レベルの直流電圧をそれぞれスイ
ッチングする全てのスイッチング素子をオフにする制御
手段とを備えることを特徴とする。
力された３レベルの直流電圧を平滑する複数の平滑コン
デンサと、該複数の平滑コンデンサにそれぞれ並列接続
された複数の分圧回路と、該複数の分圧回路がそれぞれ
分圧した電圧と所定電圧との高低をそれぞれ比較する複
数の比較器と、該複数の比較器の比較結果の少なくとも
１つが、分圧した電圧の方が低いときに、３相交流電圧
を作成する為に前記３レベルの直流電圧をそれぞれスイ
ッチングする全てのスイッチング素子をオフにする制御
手段とを備えることを特徴とする。
【００１３】第４発明に係る３レベルインバータは、３
相交流電圧を作成する為に、入力された３レベルの直流
電圧をそれぞれスイッチングする各相毎の複数のスイッ
チング素子と、該複数のスイッチング素子にそれぞれ並
列接続された複数の分圧回路と、該複数の分圧回路がそ
れぞれ分圧した電圧と所定電圧との高低をそれぞれ比較
する複数の比較器と、該比較器の比較結果が、分圧した
電圧の方が高いときに、当該スイッチング素子がオンで
あるか否かを判定するそれぞれの判定回路と、該判定回
路の少なくとも１つがオンであると判定したときに、当
該相の全てのスイッチング素子をオフにする制御手段と
を備えることを特徴とする。
相交流電圧を作成する為に、入力された３レベルの直流
電圧をそれぞれスイッチングする各相毎の複数のスイッ
チング素子と、該複数のスイッチング素子にそれぞれ並
列接続された複数の分圧回路と、該複数の分圧回路がそ
れぞれ分圧した電圧と所定電圧との高低をそれぞれ比較
する複数の比較器と、該比較器の比較結果が、分圧した
電圧の方が高いときに、当該スイッチング素子がオンで
あるか否かを判定するそれぞれの判定回路と、該判定回
路の少なくとも１つがオンであると判定したときに、当
該相の全てのスイッチング素子をオフにする制御手段と
を備えることを特徴とする。
【００１４】
【発明の実施の形態】以下に、本発明を、その実施の形
態を示す図面に基づき説明する。 実施の形態１．図１は、本発明に係る３レベルインバー
タの実施の形態１の１相分の構成を示すブロック図であ
る。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電
圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブル
ＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続され
た平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケ
ーブルＮＣに負極がそれぞれ接続された平滑コンデンサ
ＣＮ１と、平滑コンデンサＣＰ１に並列接続され、抵抗
ＲＰ１，ＲＰ２からなる分圧回路と、平滑コンデンサＣ
Ｎ１に並列接続され、抵抗ＲＮ１，ＲＮ２からなる分圧
回路とを備えている。
態を示す図面に基づき説明する。 実施の形態１．図１は、本発明に係る３レベルインバー
タの実施の形態１の１相分の構成を示すブロック図であ
る。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電
圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブル
ＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続され
た平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケ
ーブルＮＣに負極がそれぞれ接続された平滑コンデンサ
ＣＮ１と、平滑コンデンサＣＰ１に並列接続され、抵抗
ＲＰ１，ＲＰ２からなる分圧回路と、平滑コンデンサＣ
Ｎ１に並列接続され、抵抗ＲＮ１，ＲＮ２からなる分圧
回路とを備えている。
【００１５】この３レベルインバータは、また、抵抗Ｒ
Ｐ２の両端電圧（分圧した電圧）と所定電圧との高低を
比較する比較器ＣＭＰ１と、抵抗ＲＮ１の両端電圧と所
定電圧との高低を比較する比較器ＣＭＮ１と、ケーブル
ＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間に
カソードが、ケーブルＣＣにアノードが接続された中間
電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ
３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接
続された中間電圧クランプダイオードＤＮ１とを備えて
いる。
Ｐ２の両端電圧（分圧した電圧）と所定電圧との高低を
比較する比較器ＣＭＰ１と、抵抗ＲＮ１の両端電圧と所
定電圧との高低を比較する比較器ＣＭＮ１と、ケーブル
ＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間に
カソードが、ケーブルＣＣにアノードが接続された中間
電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ
３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接
続された中間電圧クランプダイオードＤＮ１とを備えて
いる。
【００１６】この３レベルインバータは、また、スイッ
チング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１
相分の交流電圧を出力すべく、スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、比較器ＣＭＰ
１，ＣＭＮ１の比較結果の少なくとも一つが、両端電圧
の方が低いときは、スイッチング素子Ｖ１，Ｖ２，Ｖ
３，Ｖ４をオフにする制御部１ａとを備えている。スイ
ッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クラ
ンプダイオードＤＰ１，ＤＮ１は３相の各相毎に備えて
いる。
チング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１
相分の交流電圧を出力すべく、スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、比較器ＣＭＰ
１，ＣＭＮ１の比較結果の少なくとも一つが、両端電圧
の方が低いときは、スイッチング素子Ｖ１，Ｖ２，Ｖ
３，Ｖ４をオフにする制御部１ａとを備えている。スイ
ッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クラ
ンプダイオードＤＰ１，ＤＮ１は３相の各相毎に備えて
いる。
【００１７】図２は、比較器ＣＭＰ１，ＣＭＮ１の構成
例を示すブロック図である。比較器２（ＣＭＰ１，ＣＭ
Ｎ１）は、所定の電圧設定値ＶPNと分圧抵抗ＲＰ２，Ｒ
Ｎ１からの電圧帰還値（分圧した電圧）とを比較し、電
圧帰還値が電圧設定値ＶPNより低くなったときに、スイ
ッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の
信号を、制御部１ａへ出力する。
例を示すブロック図である。比較器２（ＣＭＰ１，ＣＭ
Ｎ１）は、所定の電圧設定値ＶPNと分圧抵抗ＲＰ２，Ｒ
Ｎ１からの電圧帰還値（分圧した電圧）とを比較し、電
圧帰還値が電圧設定値ＶPNより低くなったときに、スイ
ッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の
信号を、制御部１ａへ出力する。
【００１８】このような構成の３レベルインバータの１
相分は、制御部１ａのオン／オフ制御により、スイッチ
ング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示す
ようなスイッチングパターンでスイッチングを行う。即
ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必
ず２つがオン、残りがオフとなる。
相分は、制御部１ａのオン／オフ制御により、スイッチ
ング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示す
ようなスイッチングパターンでスイッチングを行う。即
ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必
ず２つがオン、残りがオフとなる。
【００１９】制御不調又はミス・ゲートによって、例え
ば、図６（ａ）の矢符に示すように、平滑コンデンサＣ
Ｐ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３→ダイ
オードＤＮ１→平滑コンデンサＣＰ１の負極の経路で短
絡電流が流れたとき、平滑コンデンサＣＰ１の両端電圧
が急激に低下する為、分圧抵抗ＲＰ２の帰還値（分圧し
た電圧）が電圧設定値ＶPNよりも低くなる。その為、比
較器ＣＭＰ１は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，
Ｖ４をオフにする為の信号を、制御部１ａへ出力し、制
御部１ａは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４
をオフにする。
ば、図６（ａ）の矢符に示すように、平滑コンデンサＣ
Ｐ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３→ダイ
オードＤＮ１→平滑コンデンサＣＰ１の負極の経路で短
絡電流が流れたとき、平滑コンデンサＣＰ１の両端電圧
が急激に低下する為、分圧抵抗ＲＰ２の帰還値（分圧し
た電圧）が電圧設定値ＶPNよりも低くなる。その為、比
較器ＣＭＰ１は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，
Ｖ４をオフにする為の信号を、制御部１ａへ出力し、制
御部１ａは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４
をオフにする。
【００２０】例えば、図６（ｂ）の矢符に示すように、
平滑コンデンサＣＮ１の正極→ダイオードＤＰ１→スイ
ッチング素子Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１
の負極の経路で短絡電流が流れたとき、平滑コンデンサ
ＣＮ１の両端電圧が急激に低下する為、分圧抵抗ＲＮ１
の帰還値（分圧した電圧）が電圧設定値ＶPNよりも低く
なる。その為、比較器ＣＭＮ１は、スイッチング素子Ｖ
１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部
１ａへ出力し、制御部１ａは、スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４をオフにする。
平滑コンデンサＣＮ１の正極→ダイオードＤＰ１→スイ
ッチング素子Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１
の負極の経路で短絡電流が流れたとき、平滑コンデンサ
ＣＮ１の両端電圧が急激に低下する為、分圧抵抗ＲＮ１
の帰還値（分圧した電圧）が電圧設定値ＶPNよりも低く
なる。その為、比較器ＣＭＮ１は、スイッチング素子Ｖ
１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部
１ａへ出力し、制御部１ａは、スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４をオフにする。
【００２１】例えば、図６（ｃ）の矢符に示すように、
平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路
で短絡電流が流れたとき、平滑コンデンサＣＰ１，ＣＮ
１の両端電圧が急激に低下する為、分圧抵抗ＲＰ２，Ｒ
Ｎ１の帰還値（分圧した電圧）がそれぞれ電圧設定値Ｖ
PNよりも低くなる。その為、比較器ＣＭＰ１，ＣＭＮ１
は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフに
する為の信号を、制御部１ａへ出力し、制御部１ａは、
スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにす
る。
平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路
で短絡電流が流れたとき、平滑コンデンサＣＰ１，ＣＮ
１の両端電圧が急激に低下する為、分圧抵抗ＲＰ２，Ｒ
Ｎ１の帰還値（分圧した電圧）がそれぞれ電圧設定値Ｖ
PNよりも低くなる。その為、比較器ＣＭＰ１，ＣＭＮ１
は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフに
する為の信号を、制御部１ａへ出力し、制御部１ａは、
スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにす
る。
【００２２】尚、分圧抵抗ＲＰ１，ＲＰ２，ＲＮ１，Ｒ
Ｎ２は、ケーブルＰＣ，ＣＣ間の直流電圧及びケーブル
ＣＣ，ＮＣ間の直流電圧をそれぞれ安定させ、中間電圧
の変動を抑制する。また、分圧抵抗ＲＰ１，ＲＰ２，Ｒ
Ｎ１，ＲＮ２は、各抵抗値を小さくし、各抵抗値での消
費電力を十分に取れば、平滑コンデンサＣＰ１，ＣＮ１
の放電用抵抗としても使用出来るので、放電回路を別に
設ける必要がない。スイッチング素子Ｖ１，Ｖ２，Ｖ
３，Ｖ４及び中間電圧クランプダイオードＤＰ１，ＤＮ
１の動作は３相の各相共に同様である（但し、位相は互
いに１２０°異なる）。以上により、短絡電流を高速に
検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を保
護出来ると共に、中間電圧の変動抑制が可能となる。
Ｎ２は、ケーブルＰＣ，ＣＣ間の直流電圧及びケーブル
ＣＣ，ＮＣ間の直流電圧をそれぞれ安定させ、中間電圧
の変動を抑制する。また、分圧抵抗ＲＰ１，ＲＰ２，Ｒ
Ｎ１，ＲＮ２は、各抵抗値を小さくし、各抵抗値での消
費電力を十分に取れば、平滑コンデンサＣＰ１，ＣＮ１
の放電用抵抗としても使用出来るので、放電回路を別に
設ける必要がない。スイッチング素子Ｖ１，Ｖ２，Ｖ
３，Ｖ４及び中間電圧クランプダイオードＤＰ１，ＤＮ
１の動作は３相の各相共に同様である（但し、位相は互
いに１２０°異なる）。以上により、短絡電流を高速に
検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を保
護出来ると共に、中間電圧の変動抑制が可能となる。
【００２３】実施の形態２．図３は、本発明に係る３レ
ベルインバータの実施の形態２の１相分の構成を示すブ
ロック図である。この３レベルインバータは、Ｐ，Ｃ，
Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣ
と、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれ
ぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣ
に正極が、ケーブルＮＣに負極がそれぞれ接続された平
滑コンデンサＣＮ１とを備えている。
ベルインバータの実施の形態２の１相分の構成を示すブ
ロック図である。この３レベルインバータは、Ｐ，Ｃ，
Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣ
と、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれ
ぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣ
に正極が、ケーブルＮＣに負極がそれぞれ接続された平
滑コンデンサＣＮ１とを備えている。
【００２４】この３レベルインバータは、また、ケーブ
ルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ
１，Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２
間にカソードが、ケーブルＣＣにアノードが接続された
中間電圧クランプダイオードＤＰ１と、スイッチング素
子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソード
が接続された中間電圧クランプダイオードＤＮ１と、ス
イッチング素子Ｖ１に並列接続され、抵抗ＲＶ１１，Ｒ
Ｖ１２からなる分圧回路と、スイッチング素子Ｖ２に並
列接続され、抵抗ＲＶ２１，ＲＶ２２からなる分圧回路
と、スイッチング素子Ｖ３に並列接続され、抵抗ＲＶ３
１，ＲＶ３２からなる分圧回路と、スイッチング素子Ｖ
４に並列接続され、抵抗ＲＶ４１，ＲＶ４２からなる分
圧回路とを備えている。
ルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ
１，Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２
間にカソードが、ケーブルＣＣにアノードが接続された
中間電圧クランプダイオードＤＰ１と、スイッチング素
子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソード
が接続された中間電圧クランプダイオードＤＮ１と、ス
イッチング素子Ｖ１に並列接続され、抵抗ＲＶ１１，Ｒ
Ｖ１２からなる分圧回路と、スイッチング素子Ｖ２に並
列接続され、抵抗ＲＶ２１，ＲＶ２２からなる分圧回路
と、スイッチング素子Ｖ３に並列接続され、抵抗ＲＶ３
１，ＲＶ３２からなる分圧回路と、スイッチング素子Ｖ
４に並列接続され、抵抗ＲＶ４１，ＲＶ４２からなる分
圧回路とを備えている。
【００２５】この３レベルインバータは、また、抵抗Ｒ
Ｖ１２の両端電圧（分圧した電圧）と所定電圧との高低
を比較し、所定の判定を行う判定回路ＣＭＶ１と、抵抗
ＲＶ２２の両端電圧と所定電圧との高低を比較し、所定
の判定を行う判定回路ＣＭＶ２と、抵抗ＲＶ３２の両端
電圧と所定電圧との高低を比較し、所定の判定を行う判
定回路ＣＭＶ３と、抵抗ＲＶ４２の両端電圧と所定電圧
との高低を比較し、所定の判定を行う判定回路ＣＭＶ４
とを備えている。
Ｖ１２の両端電圧（分圧した電圧）と所定電圧との高低
を比較し、所定の判定を行う判定回路ＣＭＶ１と、抵抗
ＲＶ２２の両端電圧と所定電圧との高低を比較し、所定
の判定を行う判定回路ＣＭＶ２と、抵抗ＲＶ３２の両端
電圧と所定電圧との高低を比較し、所定の判定を行う判
定回路ＣＭＶ３と、抵抗ＲＶ４２の両端電圧と所定電圧
との高低を比較し、所定の判定を行う判定回路ＣＭＶ４
とを備えている。
【００２６】この３レベルインバータは、また、スイッ
チング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１
相分の交流電圧を出力すべく、スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、判定回路ＣＭＶ
１〜ＣＭＶ４の少なくとも１つが所定の判定結果を出力
したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４
をオフにする制御部１ｂとを備えている。スイッチング
素子Ｖ１，Ｖ２，Ｖ３，Ｖ４、抵抗ＲＶ１１，ＲＶ１
２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４
１，ＲＶ４２、判定回路ＣＭＶ１〜ＣＭＶ４及び中間電
圧クランプダイオードＤＰ１，ＤＮ１は３相の各相毎に
備えている。
チング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１
相分の交流電圧を出力すべく、スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、判定回路ＣＭＶ
１〜ＣＭＶ４の少なくとも１つが所定の判定結果を出力
したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４
をオフにする制御部１ｂとを備えている。スイッチング
素子Ｖ１，Ｖ２，Ｖ３，Ｖ４、抵抗ＲＶ１１，ＲＶ１
２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４
１，ＲＶ４２、判定回路ＣＭＶ１〜ＣＭＶ４及び中間電
圧クランプダイオードＤＰ１，ＤＮ１は３相の各相毎に
備えている。
【００２７】図４は、判定回路ＣＭＶ１〜ＣＭＶ４の構
成例を示すブロック図である。判定回路ＣＭＶ１〜ＣＭ
Ｖ４は、所定の電圧設定値ＶV と分圧抵抗ＲＶ１２，Ｒ
Ｖ２２，ＲＶ３２，ＲＶ４２からの電圧帰還値（分圧し
た電圧）とを比較し、電圧帰還値が電圧設定値ＶV より
高くなったときにオン信号を出力する比較器３と、比較
器３からオン信号が入力され、また、制御部１ｂから与
えられた当該スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４
のオン／オフ制御信号がオン信号であるときに、スイッ
チング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信
号を、制御部１ｂへ出力するＡＮＤゲート４を備えてい
る。
成例を示すブロック図である。判定回路ＣＭＶ１〜ＣＭ
Ｖ４は、所定の電圧設定値ＶV と分圧抵抗ＲＶ１２，Ｒ
Ｖ２２，ＲＶ３２，ＲＶ４２からの電圧帰還値（分圧し
た電圧）とを比較し、電圧帰還値が電圧設定値ＶV より
高くなったときにオン信号を出力する比較器３と、比較
器３からオン信号が入力され、また、制御部１ｂから与
えられた当該スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４
のオン／オフ制御信号がオン信号であるときに、スイッ
チング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信
号を、制御部１ｂへ出力するＡＮＤゲート４を備えてい
る。
【００２８】このような構成の３レベルインバータの１
相分は、制御部１ｂのオン／オフ制御により、スイッチ
ング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示す
ようなスイッチングパターンでスイッチングを行う。即
ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必
ず２つがオン、残りがオフとなる。
相分は、制御部１ｂのオン／オフ制御により、スイッチ
ング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示す
ようなスイッチングパターンでスイッチングを行う。即
ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必
ず２つがオン、残りがオフとなる。
【００２９】制御不調又はミス・ゲートによって、例え
ば、図６（ａ）の矢符に示すように、平滑コンデンサＣ
Ｐ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３→ダイ
オードＤＮ１→平滑コンデンサＣＰ１の負極の経路で短
絡電流が流れたとき、例えば、スイッチング素子Ｖ１が
一番最後にオンしたとすると、スイッチング素子Ｖ１の
両端電圧が上昇する為、分圧抵抗ＲＶ１２の帰還値（分
圧した電圧）が電圧設定値ＶV よりも高くなる。その
為、判定回路ＣＭＶ１は、比較器３からオン信号が入力
され、また、制御部１ｂからオン信号が与えられたと判
定し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフ
にする為の信号を、制御部１ｂへ出力する。制御部１ｂ
はスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにす
る。
ば、図６（ａ）の矢符に示すように、平滑コンデンサＣ
Ｐ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３→ダイ
オードＤＮ１→平滑コンデンサＣＰ１の負極の経路で短
絡電流が流れたとき、例えば、スイッチング素子Ｖ１が
一番最後にオンしたとすると、スイッチング素子Ｖ１の
両端電圧が上昇する為、分圧抵抗ＲＶ１２の帰還値（分
圧した電圧）が電圧設定値ＶV よりも高くなる。その
為、判定回路ＣＭＶ１は、比較器３からオン信号が入力
され、また、制御部１ｂからオン信号が与えられたと判
定し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフ
にする為の信号を、制御部１ｂへ出力する。制御部１ｂ
はスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにす
る。
【００３０】例えば、図６（ｂ）の矢符に示すように、
平滑コンデンサＣＮ１の正極→ダイオードＤＰ１→スイ
ッチング素子Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１
の負極の経路で短絡電流が流れたとき、判定回路ＣＭＶ
２〜ＣＭＶ４の少なくとも１つが上述したように判定
し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフに
する為の信号を、制御部１ｂへ出力する。制御部１ｂは
スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにす
る。
平滑コンデンサＣＮ１の正極→ダイオードＤＰ１→スイ
ッチング素子Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１
の負極の経路で短絡電流が流れたとき、判定回路ＣＭＶ
２〜ＣＭＶ４の少なくとも１つが上述したように判定
し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフに
する為の信号を、制御部１ｂへ出力する。制御部１ｂは
スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにす
る。
【００３１】例えば、図６（ｃ）の矢符に示すように、
平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路
で短絡電流が流れたとき、判定回路ＣＭＶ１〜ＣＭＶ４
の少なくとも１つが上述したように判定し、スイッチン
グ素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号
を、制御部１ｂへ出力する。制御部１ｂはスイッチング
素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路
で短絡電流が流れたとき、判定回路ＣＭＶ１〜ＣＭＶ４
の少なくとも１つが上述したように判定し、スイッチン
グ素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号
を、制御部１ｂへ出力する。制御部１ｂはスイッチング
素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００３２】尚、分圧抵抗ＲＶ１１，ＲＶ１２，ＲＶ２
１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４
２は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、
オフしている２つのスイッチング素子の、ケーブルＰＣ
−ＮＣ間電圧の電圧分担の不平衡を抑制する。また、分
圧抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ
３１，ＲＶ３２，ＲＶ４１，ＲＶ４２は、各抵抗値を小
さくし、各抵抗値での消費電力を十分に取れば、平滑コ
ンデンサＣＰ１，ＣＮ１の放電用抵抗としても使用出来
るので、放電回路を別に設ける必要がない。
１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４
２は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、
オフしている２つのスイッチング素子の、ケーブルＰＣ
−ＮＣ間電圧の電圧分担の不平衡を抑制する。また、分
圧抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ
３１，ＲＶ３２，ＲＶ４１，ＲＶ４２は、各抵抗値を小
さくし、各抵抗値での消費電力を十分に取れば、平滑コ
ンデンサＣＰ１，ＣＮ１の放電用抵抗としても使用出来
るので、放電回路を別に設ける必要がない。
【００３３】スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ
４、中間電圧クランプダイオードＤＰ１，ＤＮ１、分圧
抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３
１，ＲＶ３２，ＲＶ４１，ＲＶ４２及び判定回路ＣＭＶ
１〜ＣＭＶ４の動作は３相の各相共に同様である（但
し、位相は互いに１２０°異なる）。以上により、短絡
電流を高速に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ
３，Ｖ４を保護出来ると共に、オフ期間中の２つのスイ
ッチング素子の電圧分担の不平衡を抑制出来る。
４、中間電圧クランプダイオードＤＰ１，ＤＮ１、分圧
抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３
１，ＲＶ３２，ＲＶ４１，ＲＶ４２及び判定回路ＣＭＶ
１〜ＣＭＶ４の動作は３相の各相共に同様である（但
し、位相は互いに１２０°異なる）。以上により、短絡
電流を高速に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ
３，Ｖ４を保護出来ると共に、オフ期間中の２つのスイ
ッチング素子の電圧分担の不平衡を抑制出来る。
【００３４】実施の形態３．図５は、本発明に係る３レ
ベルインバータの実施の形態３の１相分の構成を示すブ
ロック図である。この３レベルインバータは、Ｐ，Ｃ，
Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣ
と、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれ
ぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣ
に正極が、ケーブルＮＣに負極がそれぞれ接続された平
滑コンデンサＣＮ１と、平滑コンデンサＣＰ１に並列接
続され、抵抗ＲＰ１，ＲＰ２からなる分圧回路と、平滑
コンデンサＣＮ１に並列接続され、抵抗ＲＮ１，ＲＮ２
からなる分圧回路とを備えている。
ベルインバータの実施の形態３の１相分の構成を示すブ
ロック図である。この３レベルインバータは、Ｐ，Ｃ，
Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣ
と、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれ
ぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣ
に正極が、ケーブルＮＣに負極がそれぞれ接続された平
滑コンデンサＣＮ１と、平滑コンデンサＣＰ１に並列接
続され、抵抗ＲＰ１，ＲＰ２からなる分圧回路と、平滑
コンデンサＣＮ１に並列接続され、抵抗ＲＮ１，ＲＮ２
からなる分圧回路とを備えている。
【００３５】この３レベルインバータは、また、抵抗Ｒ
Ｐ２の両端電圧（分圧した電圧）と所定電圧との高低を
比較する比較器ＣＭＰ１と、抵抗ＲＮ１の両端電圧と所
定電圧との高低を比較する比較器ＣＭＮ１と、ケーブル
ＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間に
カソードが、ケーブルＣＣにアノードが接続された中間
電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ
３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接
続された中間電圧クランプダイオードＤＮ１とを備えて
いる。
Ｐ２の両端電圧（分圧した電圧）と所定電圧との高低を
比較する比較器ＣＭＰ１と、抵抗ＲＮ１の両端電圧と所
定電圧との高低を比較する比較器ＣＭＮ１と、ケーブル
ＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間に
カソードが、ケーブルＣＣにアノードが接続された中間
電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ
３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接
続された中間電圧クランプダイオードＤＮ１とを備えて
いる。
【００３６】この３レベルインバータは、また、スイッ
チング素子Ｖ１に並列接続され、抵抗ＲＶ１１，ＲＶ１
２からなる分圧回路と、スイッチング素子Ｖ２に並列接
続され、抵抗ＲＶ２１，ＲＶ２２からなる分圧回路と、
スイッチング素子Ｖ３に並列接続され、抵抗ＲＶ３１，
ＲＶ３２からなる分圧回路と、スイッチング素子Ｖ４に
並列接続され、抵抗ＲＶ４１，ＲＶ４２からなる分圧回
路とを備えている。
チング素子Ｖ１に並列接続され、抵抗ＲＶ１１，ＲＶ１
２からなる分圧回路と、スイッチング素子Ｖ２に並列接
続され、抵抗ＲＶ２１，ＲＶ２２からなる分圧回路と、
スイッチング素子Ｖ３に並列接続され、抵抗ＲＶ３１，
ＲＶ３２からなる分圧回路と、スイッチング素子Ｖ４に
並列接続され、抵抗ＲＶ４１，ＲＶ４２からなる分圧回
路とを備えている。
【００３７】この３レベルインバータは、また、抵抗Ｒ
Ｖ１２の両端電圧（分圧した電圧）と所定電圧との高低
を比較し、所定の判定を行う判定回路ＣＭＶ１と、抵抗
ＲＶ２２の両端電圧と所定電圧との高低を比較し、所定
の判定を行う判定回路ＣＭＶ２と、抵抗ＲＶ３２の両端
電圧と所定電圧との高低を比較し、所定の判定を行う判
定回路ＣＭＶ３と、抵抗ＲＶ４２の両端電圧と所定電圧
との高低を比較し、所定の判定を行う判定回路ＣＭＶ４
とを備えている。
Ｖ１２の両端電圧（分圧した電圧）と所定電圧との高低
を比較し、所定の判定を行う判定回路ＣＭＶ１と、抵抗
ＲＶ２２の両端電圧と所定電圧との高低を比較し、所定
の判定を行う判定回路ＣＭＶ２と、抵抗ＲＶ３２の両端
電圧と所定電圧との高低を比較し、所定の判定を行う判
定回路ＣＭＶ３と、抵抗ＲＶ４２の両端電圧と所定電圧
との高低を比較し、所定の判定を行う判定回路ＣＭＶ４
とを備えている。
【００３８】この３レベルインバータは、また、スイッ
チング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１
相分の交流電圧を出力すべく、スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、比較器ＣＭＰ
１，ＣＭＮ１の比較結果の少なくとも一つが、両端電圧
の方が低いとき、又は判定回路ＣＭＶ１〜ＣＭＶ４の少
なくとも１つが所定の判定結果を出力したときは、スイ
ッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御
部１ｃとを備えている。スイッチング素子Ｖ１，Ｖ２，
Ｖ３，Ｖ４、抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ
２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２、判定
回路ＣＭＶ１〜ＣＭＶ４及び中間電圧クランプダイオー
ドＤＰ１，ＤＮ１は３相の各相毎に備えている。その他
の構成は、上述した実施の形態１，２と同様であるの
で、説明を省略する。
チング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１
相分の交流電圧を出力すべく、スイッチング素子Ｖ１，
Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、比較器ＣＭＰ
１，ＣＭＮ１の比較結果の少なくとも一つが、両端電圧
の方が低いとき、又は判定回路ＣＭＶ１〜ＣＭＶ４の少
なくとも１つが所定の判定結果を出力したときは、スイ
ッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御
部１ｃとを備えている。スイッチング素子Ｖ１，Ｖ２，
Ｖ３，Ｖ４、抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ
２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２、判定
回路ＣＭＶ１〜ＣＭＶ４及び中間電圧クランプダイオー
ドＤＰ１，ＤＮ１は３相の各相毎に備えている。その他
の構成は、上述した実施の形態１，２と同様であるの
で、説明を省略する。
【００３９】このような構成の３レベルインバータの１
相分は、制御部１ｃのオン／オフ制御により、スイッチ
ング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示す
ようなスイッチングパターンでスイッチングを行う。即
ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必
ず２つがオン、残りがオフとなる。その他の比較器ＣＭ
Ｐ１，ＣＭＮ１、判定回路ＣＭＶ１〜ＣＭＶ４及び制御
部１ｃの動作は、上述した実施の形態１，２と同様であ
るので、説明を省略する。以上により、短絡電流を高速
に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を
保護出来ると共に、中間電圧の変動抑制が可能となり、
オフ期間中の２つのスイッチング素子の電圧分担の不平
衡を抑制出来る。
相分は、制御部１ｃのオン／オフ制御により、スイッチ
ング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示す
ようなスイッチングパターンでスイッチングを行う。即
ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必
ず２つがオン、残りがオフとなる。その他の比較器ＣＭ
Ｐ１，ＣＭＮ１、判定回路ＣＭＶ１〜ＣＭＶ４及び制御
部１ｃの動作は、上述した実施の形態１，２と同様であ
るので、説明を省略する。以上により、短絡電流を高速
に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を
保護出来ると共に、中間電圧の変動抑制が可能となり、
オフ期間中の２つのスイッチング素子の電圧分担の不平
衡を抑制出来る。
【００４０】
【発明の効果】第１発明に係る３レベルインバータで
は、複数の分圧回路が、複数の平滑コンデンサにそれぞ
れ並列接続されている。複数の比較器は、複数の分圧回
路がそれぞれ分圧した電圧と所定電圧との高低をそれぞ
れ比較し、比較器の比較結果の少なくとも１つが、分圧
した電圧の方が低いときに、制御手段が、全てのスイッ
チング素子をオフにする。これにより、短絡電流を高速
に検出してスイッチング素子を保護出来ると共に、中間
電圧の変動抑制が可能な３レベルインバータを実現する
ことが出来る。
は、複数の分圧回路が、複数の平滑コンデンサにそれぞ
れ並列接続されている。複数の比較器は、複数の分圧回
路がそれぞれ分圧した電圧と所定電圧との高低をそれぞ
れ比較し、比較器の比較結果の少なくとも１つが、分圧
した電圧の方が低いときに、制御手段が、全てのスイッ
チング素子をオフにする。これにより、短絡電流を高速
に検出してスイッチング素子を保護出来ると共に、中間
電圧の変動抑制が可能な３レベルインバータを実現する
ことが出来る。
【００４１】第２発明に係る３レベルインバータでは、
複数のスイッチング素子が、交流電圧を作成する為に、
入力された３レベルの直流電圧をそれぞれスイッチング
する。複数の比較器は、複数の分圧回路がそれぞれ分圧
した電圧と所定電圧との高低をそれぞれ比較し、その比
較結果が、分圧した電圧の方が高いときに、判定回路
が、当該スイッチング素子がオンであるか否かを判定
し、判定回路の少なくとも１つがオンであると判定した
ときに、制御手段が、全てのスイッチング素子をオフに
する。これにより、短絡電流を高速に検出してスイッチ
ング素子を保護出来ると共に、オフ期間中の２つのスイ
ッチング素子の電圧分担の不平衡抑制が可能な３レベル
インバータを実現することが出来る。
複数のスイッチング素子が、交流電圧を作成する為に、
入力された３レベルの直流電圧をそれぞれスイッチング
する。複数の比較器は、複数の分圧回路がそれぞれ分圧
した電圧と所定電圧との高低をそれぞれ比較し、その比
較結果が、分圧した電圧の方が高いときに、判定回路
が、当該スイッチング素子がオンであるか否かを判定
し、判定回路の少なくとも１つがオンであると判定した
ときに、制御手段が、全てのスイッチング素子をオフに
する。これにより、短絡電流を高速に検出してスイッチ
ング素子を保護出来ると共に、オフ期間中の２つのスイ
ッチング素子の電圧分担の不平衡抑制が可能な３レベル
インバータを実現することが出来る。
【００４２】第３発明に係る３レベルインバータでは、
複数の分圧回路が、複数の平滑コンデンサにそれぞれ並
列接続されている。複数の比較器は、複数の分圧回路が
それぞれ分圧した電圧と所定電圧との高低をそれぞれ比
較し、それらの比較結果の少なくとも１つが、分圧した
電圧の方が低いときに、制御手段が、３相交流電圧を作
成する為に３レベルの直流電圧をそれぞれスイッチング
する全てのスイッチング素子をオフにする。これによ
り、短絡電流を高速に検出してスイッチング素子を保護
出来ると共に、中間電圧の変動抑制が可能な３相の３レ
ベルインバータを実現することが出来る。
複数の分圧回路が、複数の平滑コンデンサにそれぞれ並
列接続されている。複数の比較器は、複数の分圧回路が
それぞれ分圧した電圧と所定電圧との高低をそれぞれ比
較し、それらの比較結果の少なくとも１つが、分圧した
電圧の方が低いときに、制御手段が、３相交流電圧を作
成する為に３レベルの直流電圧をそれぞれスイッチング
する全てのスイッチング素子をオフにする。これによ
り、短絡電流を高速に検出してスイッチング素子を保護
出来ると共に、中間電圧の変動抑制が可能な３相の３レ
ベルインバータを実現することが出来る。
【００４３】第４発明に係る３レベルインバータでは、
各相毎の複数のスイッチング素子が、３相交流電圧を作
成する為に、入力された３レベルの直流電圧をそれぞれ
スイッチングする。複数の比較器は、複数の分圧回路が
それぞれ分圧した電圧と所定電圧との高低をそれぞれ比
較し、その結果が、分圧の方が高いときに、判定回路
が、当該スイッチング素子がオンであるか否かを判定
し、判定回路の少なくとも１つがオンであると判定した
ときに、制御手段が、当該相の全てのスイッチング素子
をオフにする。これにより、短絡電流を高速に検出して
スイッチング素子を保護出来ると共に、オフ期間中の２
つのスイッチング素子の電圧分担の不平衡抑制が可能な
３相の３レベルインバータを実現することが出来る。
各相毎の複数のスイッチング素子が、３相交流電圧を作
成する為に、入力された３レベルの直流電圧をそれぞれ
スイッチングする。複数の比較器は、複数の分圧回路が
それぞれ分圧した電圧と所定電圧との高低をそれぞれ比
較し、その結果が、分圧の方が高いときに、判定回路
が、当該スイッチング素子がオンであるか否かを判定
し、判定回路の少なくとも１つがオンであると判定した
ときに、制御手段が、当該相の全てのスイッチング素子
をオフにする。これにより、短絡電流を高速に検出して
スイッチング素子を保護出来ると共に、オフ期間中の２
つのスイッチング素子の電圧分担の不平衡抑制が可能な
３相の３レベルインバータを実現することが出来る。
【図１】 本発明に係る３レベルインバータの実施の形
態１の１相分の構成を示すブロック図である。
態１の１相分の構成を示すブロック図である。
【図２】 比較器の構成例を示すブロック図である。
【図３】 本発明に係る３レベルインバータの実施の形
態２の１相分の構成を示すブロック図である。
態２の１相分の構成を示すブロック図である。
【図４】 判定回路の構成例を示すブロック図である。
【図５】 本発明に係る３レベルインバータの実施の形
態３の１相分の構成を示すブロック図である。
態３の１相分の構成を示すブロック図である。
【図６】 ３レベルインバータの短絡電流を説明する為
の説明図である。
の説明図である。
【図７】 従来の３レベルインバータの１相分の構成を
示したブロック図である。
示したブロック図である。
【図８】 スイッチング素子のスイッチングパターンを
説明する為の説明図である。
説明する為の説明図である。
１ａ，１ｂ，１ｃ 制御部（制御手段）、ＣＭＰ１，Ｃ
ＭＮ１ 比較器、ＣＰ１，ＣＮ１ 平滑コンデンサ、Ｃ
Ｃ，ＮＣ，ＰＣ ケーブル、ＣＭＶ１〜ＣＭＶ４ 判定
回路、ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２，ＲＶ１１，Ｒ
Ｖ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，Ｒ
Ｖ４１，ＲＶ４２ 分圧抵抗（抵抗、分圧回路）、Ｖ１
〜Ｖ４ スイッチング素子。
ＭＮ１ 比較器、ＣＰ１，ＣＮ１ 平滑コンデンサ、Ｃ
Ｃ，ＮＣ，ＰＣ ケーブル、ＣＭＶ１〜ＣＭＶ４ 判定
回路、ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２，ＲＶ１１，Ｒ
Ｖ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，Ｒ
Ｖ４１，ＲＶ４２ 分圧抵抗（抵抗、分圧回路）、Ｖ１
〜Ｖ４ スイッチング素子。
Claims (4)
- 【請求項１】 入力された３レベルの直流電圧を平滑す
る複数の平滑コンデンサと、該複数の平滑コンデンサに
それぞれ並列接続された複数の分圧回路と、該複数の分
圧回路がそれぞれ分圧した電圧と所定電圧との高低をそ
れぞれ比較する複数の比較器と、該複数の比較器の比較
結果の少なくとも１つが、分圧した電圧の方が低いとき
に、交流電圧を作成する為に前記３レベルの直流電圧を
それぞれスイッチングする全てのスイッチング素子をオ
フにする制御手段とを備えることを特徴とする３レベル
インバータ。 - 【請求項２】 交流電圧を作成する為に、入力された３
レベルの直流電圧をそれぞれスイッチングする複数のス
イッチング素子と、該複数のスイッチング素子にそれぞ
れ並列接続された複数の分圧回路と、該複数の分圧回路
がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ
比較する複数の比較器と、該比較器の比較結果が、分圧
した電圧の方が高いときに、当該スイッチング素子がオ
ンであるか否かを判定するそれぞれの判定回路と、該判
定回路の少なくとも１つがオンであると判定したとき
に、前記複数のスイッチング素子をオフにする制御手段
とを備えることを特徴とする３レベルインバータ。 - 【請求項３】 入力された３レベルの直流電圧を平滑す
る複数の平滑コンデンサと、該複数の平滑コンデンサに
それぞれ並列接続された複数の分圧回路と、該複数の分
圧回路がそれぞれ分圧した電圧と所定電圧との高低をそ
れぞれ比較する複数の比較器と、該複数の比較器の比較
結果の少なくとも１つが、分圧した電圧の方が低いとき
に、３相交流電圧を作成する為に前記３レベルの直流電
圧をそれぞれスイッチングする全てのスイッチング素子
をオフにする制御手段とを備えることを特徴とする３相
の３レベルインバータ。 - 【請求項４】 ３相交流電圧を作成する為に、入力され
た３レベルの直流電圧をそれぞれスイッチングする各相
毎の複数のスイッチング素子と、該複数のスイッチング
素子にそれぞれ並列接続された複数の分圧回路と、該複
数の分圧回路がそれぞれ分圧した電圧と所定電圧との高
低をそれぞれ比較する複数の比較器と、該比較器の比較
結果が、分圧した電圧の方が高いときに、当該スイッチ
ング素子がオンであるか否かを判定するそれぞれの判定
回路と、該判定回路の少なくとも１つがオンであると判
定したときに、当該相の全てのスイッチング素子をオフ
にする制御手段とを備えることを特徴とする３相の３レ
ベルインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16167499A JP3722649B2 (ja) | 1999-06-08 | 1999-06-08 | ３レベルインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16167499A JP3722649B2 (ja) | 1999-06-08 | 1999-06-08 | ３レベルインバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000354383A true JP2000354383A (ja) | 2000-12-19 |
| JP3722649B2 JP3722649B2 (ja) | 2005-11-30 |
Family
ID=15739695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16167499A Expired - Fee Related JP3722649B2 (ja) | 1999-06-08 | 1999-06-08 | ３レベルインバータ |
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| Country | Link |
|---|---|
| JP (1) | JP3722649B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007185064A (ja) * | 2006-01-10 | 2007-07-19 | Toshiba Mitsubishi-Electric Industrial System Corp | 多レベル電力変換装置 |
| CN100342634C (zh) * | 2001-09-27 | 2007-10-10 | Abb瑞士有限公司 | 转换器电路以及匹配可变dc电压的方法 |
| JP2012170318A (ja) * | 2011-02-10 | 2012-09-06 | General Electric Co <Ge> | 電力変換器および動作方法 |
| JP2012210150A (ja) * | 2012-08-02 | 2012-10-25 | Toshiba Mitsubishi-Electric Industrial System Corp | 多レベル電力変換装置 |
| CN111193245A (zh) * | 2018-11-15 | 2020-05-22 | 通用电气公司 | 用于关断有源中性点钳位转换器的方法 |
-
1999
- 1999-06-08 JP JP16167499A patent/JP3722649B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100342634C (zh) * | 2001-09-27 | 2007-10-10 | Abb瑞士有限公司 | 转换器电路以及匹配可变dc电压的方法 |
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| US7489487B2 (en) | 2006-01-10 | 2009-02-10 | Toshiba Mitsubishi-Electric Industrial Systems Corporation | Multi-level power converter |
| JP2012170318A (ja) * | 2011-02-10 | 2012-09-06 | General Electric Co <Ge> | 電力変換器および動作方法 |
| US9369035B2 (en) | 2011-02-10 | 2016-06-14 | General Electric Company | Power converter and method of operation |
| JP2012210150A (ja) * | 2012-08-02 | 2012-10-25 | Toshiba Mitsubishi-Electric Industrial System Corp | 多レベル電力変換装置 |
| CN111193245A (zh) * | 2018-11-15 | 2020-05-22 | 通用电气公司 | 用于关断有源中性点钳位转换器的方法 |
| CN111193245B (zh) * | 2018-11-15 | 2022-06-17 | 通用电气公司 | 用于关断有源中性点钳位转换器的方法 |
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| Publication number | Publication date |
|---|---|
| JP3722649B2 (ja) | 2005-11-30 |
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