JP3722649B2 - ３レベルインバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力された３レベルの直流電圧をスイッチングにより交流電圧に変換する３レベルインバータの改良に関するものである。
【０００２】
【従来の技術】
図７は、従来の３レベルインバータの１相分の構成を示したブロック図である。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極がそれぞれ接続された平滑コンデンサＣＮ１と、ケーブルＰＣ，ＮＣ間に直列接続された放電抵抗ＤＩＳＲ及び放電用スイッチＤＩＳＳと、ケーブルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４とを備えている。
【０００３】
この３レベルインバータは、また、スイッチング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣにアノードが接続された中間電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接続された中間電圧クランプダイオードＤＮ１と、ケーブルＰＣに流れる電流を検出する電流センサＣＴ１と、ケーブルＮＣに流れる電流を検出する電流センサＣＴ２と、スイッチング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１相分の交流電圧を出力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、電流センサＣＴ１，ＣＴ２が短絡電流を検出したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御部１とを備えている。スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１は各相毎に備えている。
【０００４】
このような構成の３レベルインバータの１相分は、制御部１のオン／オフ制御により、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すようなスイッチングパターンでスイッチングを行う。即ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオン、残りがオフとなる。
しかし、制御不調又はミス・ゲートによって、同時に３つ以上のスイッチング素子がオンになったとき、図６（ａ）（ｂ）（ｃ）の矢符に示すような短絡電流が流れる。
電流センサＣＴ１，ＣＴ２が、このような短絡電流を検出したときは、制御部１が、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにし保護を行う。
【０００５】
【発明が解決しようとする課題】
ところで、平滑コンデンサＣＰ１，ＣＮ１及びスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４間のインダクタンスが大きいと、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４のターン・オフ時のサージ電圧が過大となり、素子破損にいたったり、スイッチングロスが増加して変換効率が悪くなる場合がある。その為、平滑コンデンサＣＰ１，ＣＮ１及びスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４間を可能な限り短くしたり、ケーブルＰＣ，ＣＣ，ＮＣを積層するなどにより、インダクタンスが減少するように、回路を構成しており、電流センサＣＴ１，ＣＴ２を取り付けるのが困難になっている。
【０００６】
また、平滑コンデンサＣＰ１，ＣＮ１のリップル電流が常に流れている為、電流センサＣＴ１，ＣＴ２が過熱し易い等の発熱の問題もある。
また、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４として、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）素子を使用した場合、短絡電流発生後、約１０μｓｅｃ以内にゲート遮断を行わないと、素子を保護することが出来ない。その為、短絡電流は１０μｓｅｃ以内に検出する必要があるが、電流センサには、通常、電流応答（ｄｉ／ｄｔ）に制限があり、過大な短絡電流を高速に検出処理出来ない場合がある。
【０００７】
また、３レベルインバータは、一般的にその制御原理により、入力の中間電圧（Ｃ電圧）が変動する（入力のＰ−Ｃ間電圧とＣ−Ｎ間電圧とに偏差が生じる）こと、また、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオフしている為、この２つで入力のＰ−Ｎ間電圧を分担することになるが、その電圧分担が不平衡になることが問題となる。
【０００８】
尚、以上と類似の問題を解決する為の技術が、特開平９−１８２４６１号公報、特開平５−１７６５５６号公報、特開平７−１９４１３７号公報及び特開平６−３２７２６２号公報等に開示されている。
本発明は、上述したような事情に鑑みてなされたものであり、第１発明では、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、３レベルインバータ特有の問題である中間電圧の変動抑制が可能な３レベルインバータを提供することを目的とする。
【０００９】
第２発明では、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、３レベルインバータ特有の問題であるオフ期間中の２つのスイッチング素子の電圧分担の不平衡抑制が可能な３レベルインバータを提供することを目的とする。
第３発明では、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、３レベルインバータ特有の問題である中間電圧の変動抑制が可能な３相の３レベルインバータを提供することを目的とする。
第４発明では、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、３レベルインバータ特有の問題であるオフ期間中の２つのスイッチング素子の電圧分担の不平衡抑制が可能な３相の３レベルインバータを提供することを目的とする。
【００１０】
【課題を解決するための手段】
第１発明に係る３レベルインバータは、入力された３レベルの直流電圧を平滑する複数の平滑コンデンサと、該複数の平滑コンデンサにそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該複数の比較器の比較結果の少なくとも１つが、分圧した電圧の方が低いときに、交流電圧を作成する為に前記３レベルの直流電圧をそれぞれスイッチングする全てのスイッチング素子をオフにする制御手段とを備えることを特徴とする。
【００１１】
第２発明に係る３レベルインバータは、交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする複数のスイッチング素子と、該複数のスイッチング素子にそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該比較器の比較結果が、分圧した電圧の方が高いときに、当該スイッチング素子がオンであるか否かを判定するそれぞれの判定回路と、該判定回路の少なくとも１つがオンであると判定したときに、前記複数のスイッチング素子をオフにする制御手段とを備えることを特徴とする。
【００１２】
第３発明に係る３レベルインバータは、入力された３レベルの直流電圧を平滑する複数の平滑コンデンサと、該複数の平滑コンデンサにそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該複数の比較器の比較結果の少なくとも１つが、分圧した電圧の方が低いときに、３相交流電圧を作成する為に前記３レベルの直流電圧をそれぞれスイッチングする全てのスイッチング素子をオフにする制御手段とを備えることを特徴とする。
【００１３】
第４発明に係る３レベルインバータは、３相交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする各相毎の複数のスイッチング素子と、該複数のスイッチング素子にそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該比較器の比較結果が、分圧した電圧の方が高いときに、当該スイッチング素子がオンであるか否かを判定するそれぞれの判定回路と、該判定回路の少なくとも１つがオンであると判定したときに、当該相の全てのスイッチング素子をオフにする制御手段とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下に、本発明を、その実施の形態を示す図面に基づき説明する。
実施の形態１．
図１は、本発明に係る３レベルインバータの実施の形態１の１相分の構成を示すブロック図である。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極がそれぞれ接続された平滑コンデンサＣＮ１と、平滑コンデンサＣＰ１に並列接続され、抵抗ＲＰ１，ＲＰ２からなる分圧回路と、平滑コンデンサＣＮ１に並列接続され、抵抗ＲＮ１，ＲＮ２からなる分圧回路とを備えている。
【００１５】
この３レベルインバータは、また、抵抗ＲＰ２の両端電圧（分圧した電圧）と所定電圧との高低を比較する比較器ＣＭＰ１と、抵抗ＲＮ１の両端電圧と所定電圧との高低を比較する比較器ＣＭＮ１と、ケーブルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣにアノードが接続された中間電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接続された中間電圧クランプダイオードＤＮ１とを備えている。
【００１６】
この３レベルインバータは、また、スイッチング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１相分の交流電圧を出力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、比較器ＣＭＰ１，ＣＭＮ１の比較結果の少なくとも一つが、両端電圧の方が低いときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御部１ａとを備えている。スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１は３相の各相毎に備えている。
【００１７】
図２は、比較器ＣＭＰ１，ＣＭＮ１の構成例を示すブロック図である。比較器２（ＣＭＰ１，ＣＭＮ１）は、所定の電圧設定値ＶPNと分圧抵抗ＲＰ２，ＲＮ１からの電圧帰還値（分圧した電圧）とを比較し、電圧帰還値が電圧設定値ＶPNより低くなったときに、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ａへ出力する。
【００１８】
このような構成の３レベルインバータの１相分は、制御部１ａのオン／オフ制御により、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すようなスイッチングパターンでスイッチングを行う。即ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオン、残りがオフとなる。
【００１９】
制御不調又はミス・ゲートによって、例えば、図６（ａ）の矢符に示すように、平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３→ダイオードＤＮ１→平滑コンデンサＣＰ１の負極の経路で短絡電流が流れたとき、平滑コンデンサＣＰ１の両端電圧が急激に低下する為、分圧抵抗ＲＰ２の帰還値（分圧した電圧）が電圧設定値ＶPNよりも低くなる。
その為、比較器ＣＭＰ１は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ａへ出力し、制御部１ａは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００２０】
例えば、図６（ｂ）の矢符に示すように、平滑コンデンサＣＮ１の正極→ダイオードＤＰ１→スイッチング素子Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路で短絡電流が流れたとき、平滑コンデンサＣＮ１の両端電圧が急激に低下する為、分圧抵抗ＲＮ１の帰還値（分圧した電圧）が電圧設定値ＶPNよりも低くなる。その為、比較器ＣＭＮ１は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ａへ出力し、制御部１ａは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００２１】
例えば、図６（ｃ）の矢符に示すように、平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路で短絡電流が流れたとき、平滑コンデンサＣＰ１，ＣＮ１の両端電圧が急激に低下する為、分圧抵抗ＲＰ２，ＲＮ１の帰還値（分圧した電圧）がそれぞれ電圧設定値ＶPNよりも低くなる。
その為、比較器ＣＭＰ１，ＣＭＮ１は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ａへ出力し、制御部１ａは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００２２】
尚、分圧抵抗ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２は、ケーブルＰＣ，ＣＣ間の直流電圧及びケーブルＣＣ，ＮＣ間の直流電圧をそれぞれ安定させ、中間電圧の変動を抑制する。また、分圧抵抗ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２は、各抵抗値を小さくし、各抵抗値での消費電力を十分に取れば、平滑コンデンサＣＰ１，ＣＮ１の放電用抵抗としても使用出来るので、放電回路を別に設ける必要がない。
スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１の動作は３相の各相共に同様である（但し、位相は互いに１２０°異なる）。
以上により、短絡電流を高速に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を保護出来ると共に、中間電圧の変動抑制が可能となる。
【００２３】
実施の形態２．
図３は、本発明に係る３レベルインバータの実施の形態２の１相分の構成を示すブロック図である。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極がそれぞれ接続された平滑コンデンサＣＮ１とを備えている。
【００２４】
この３レベルインバータは、また、ケーブルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣにアノードが接続された中間電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接続された中間電圧クランプダイオードＤＮ１と、スイッチング素子Ｖ１に並列接続され、抵抗ＲＶ１１，ＲＶ１２からなる分圧回路と、スイッチング素子Ｖ２に並列接続され、抵抗ＲＶ２１，ＲＶ２２からなる分圧回路と、スイッチング素子Ｖ３に並列接続され、抵抗ＲＶ３１，ＲＶ３２からなる分圧回路と、スイッチング素子Ｖ４に並列接続され、抵抗ＲＶ４１，ＲＶ４２からなる分圧回路とを備えている。
【００２５】
この３レベルインバータは、また、抵抗ＲＶ１２の両端電圧（分圧した電圧）と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ１と、抵抗ＲＶ２２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ２と、抵抗ＲＶ３２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ３と、抵抗ＲＶ４２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ４とを備えている。
【００２６】
この３レベルインバータは、また、スイッチング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１相分の交流電圧を出力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、判定回路ＣＭＶ１〜ＣＭＶ４の少なくとも１つが所定の判定結果を出力したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御部１ｂとを備えている。スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４、抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２、判定回路ＣＭＶ１〜ＣＭＶ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１は３相の各相毎に備えている。
【００２７】
図４は、判定回路ＣＭＶ１〜ＣＭＶ４の構成例を示すブロック図である。判定回路ＣＭＶ１〜ＣＭＶ４は、所定の電圧設定値ＶV と分圧抵抗ＲＶ１２，ＲＶ２２，ＲＶ３２，ＲＶ４２からの電圧帰還値（分圧した電圧）とを比較し、電圧帰還値が電圧設定値ＶV より高くなったときにオン信号を出力する比較器３と、比較器３からオン信号が入力され、また、制御部１ｂから与えられた当該スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４のオン／オフ制御信号がオン信号であるときに、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ｂへ出力するＡＮＤゲート４を備えている。
【００２８】
このような構成の３レベルインバータの１相分は、制御部１ｂのオン／オフ制御により、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すようなスイッチングパターンでスイッチングを行う。即ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオン、残りがオフとなる。
【００２９】
制御不調又はミス・ゲートによって、例えば、図６（ａ）の矢符に示すように、平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３→ダイオードＤＮ１→平滑コンデンサＣＰ１の負極の経路で短絡電流が流れたとき、例えば、スイッチング素子Ｖ１が一番最後にオンしたとすると、スイッチング素子Ｖ１の両端電圧が上昇する為、分圧抵抗ＲＶ１２の帰還値（分圧した電圧）が電圧設定値ＶV よりも高くなる。
その為、判定回路ＣＭＶ１は、比較器３からオン信号が入力され、また、制御部１ｂからオン信号が与えられたと判定し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ｂへ出力する。制御部１ｂはスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００３０】
例えば、図６（ｂ）の矢符に示すように、平滑コンデンサＣＮ１の正極→ダイオードＤＰ１→スイッチング素子Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路で短絡電流が流れたとき、判定回路ＣＭＶ２〜ＣＭＶ４の少なくとも１つが上述したように判定し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ｂへ出力する。制御部１ｂはスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００３１】
例えば、図６（ｃ）の矢符に示すように、平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路で短絡電流が流れたとき、判定回路ＣＭＶ１〜ＣＭＶ４の少なくとも１つが上述したように判定し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ｂへ出力する。制御部１ｂはスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００３２】
尚、分圧抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、オフしている２つのスイッチング素子の、ケーブルＰＣ−ＮＣ間電圧の電圧分担の不平衡を抑制する。また、分圧抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２は、各抵抗値を小さくし、各抵抗値での消費電力を十分に取れば、平滑コンデンサＣＰ１，ＣＮ１の放電用抵抗としても使用出来るので、放電回路を別に設ける必要がない。
【００３３】
スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４、中間電圧クランプダイオードＤＰ１，ＤＮ１、分圧抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２及び判定回路ＣＭＶ１〜ＣＭＶ４の動作は３相の各相共に同様である（但し、位相は互いに１２０°異なる）。
以上により、短絡電流を高速に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を保護出来ると共に、オフ期間中の２つのスイッチング素子の電圧分担の不平衡を抑制出来る。
【００３４】
実施の形態３．
図５は、本発明に係る３レベルインバータの実施の形態３の１相分の構成を示すブロック図である。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極がそれぞれ接続された平滑コンデンサＣＮ１と、平滑コンデンサＣＰ１に並列接続され、抵抗ＲＰ１，ＲＰ２からなる分圧回路と、平滑コンデンサＣＮ１に並列接続され、抵抗ＲＮ１，ＲＮ２からなる分圧回路とを備えている。
【００３５】
この３レベルインバータは、また、抵抗ＲＰ２の両端電圧（分圧した電圧）と所定電圧との高低を比較する比較器ＣＭＰ１と、抵抗ＲＮ１の両端電圧と所定電圧との高低を比較する比較器ＣＭＮ１と、ケーブルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣにアノードが接続された中間電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接続された中間電圧クランプダイオードＤＮ１とを備えている。
【００３６】
この３レベルインバータは、また、スイッチング素子Ｖ１に並列接続され、抵抗ＲＶ１１，ＲＶ１２からなる分圧回路と、スイッチング素子Ｖ２に並列接続され、抵抗ＲＶ２１，ＲＶ２２からなる分圧回路と、スイッチング素子Ｖ３に並列接続され、抵抗ＲＶ３１，ＲＶ３２からなる分圧回路と、スイッチング素子Ｖ４に並列接続され、抵抗ＲＶ４１，ＲＶ４２からなる分圧回路とを備えている。
【００３７】
この３レベルインバータは、また、抵抗ＲＶ１２の両端電圧（分圧した電圧）と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ１と、抵抗ＲＶ２２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ２と、抵抗ＲＶ３２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ３と、抵抗ＲＶ４２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ４とを備えている。
【００３８】
この３レベルインバータは、また、スイッチング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１相分の交流電圧を出力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、比較器ＣＭＰ１，ＣＭＮ１の比較結果の少なくとも一つが、両端電圧の方が低いとき、又は判定回路ＣＭＶ１〜ＣＭＶ４の少なくとも１つが所定の判定結果を出力したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御部１ｃとを備えている。スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４、抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２、判定回路ＣＭＶ１〜ＣＭＶ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１は３相の各相毎に備えている。その他の構成は、上述した実施の形態１，２と同様であるので、説明を省略する。
【００３９】
このような構成の３レベルインバータの１相分は、制御部１ｃのオン／オフ制御により、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すようなスイッチングパターンでスイッチングを行う。即ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオン、残りがオフとなる。その他の比較器ＣＭＰ１，ＣＭＮ１、判定回路ＣＭＶ１〜ＣＭＶ４及び制御部１ｃの動作は、上述した実施の形態１，２と同様であるので、説明を省略する。
以上により、短絡電流を高速に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を保護出来ると共に、中間電圧の変動抑制が可能となり、オフ期間中の２つのスイッチング素子の電圧分担の不平衡を抑制出来る。
【００４０】
【発明の効果】
第１発明に係る３レベルインバータでは、複数の分圧回路が、複数の平滑コンデンサにそれぞれ並列接続されている。複数の比較器は、複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較し、比較器の比較結果の少なくとも１つが、分圧した電圧の方が低いときに、制御手段が、全てのスイッチング素子をオフにする。
これにより、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、中間電圧の変動抑制が可能な３レベルインバータを実現することが出来る。
【００４１】
第２発明に係る３レベルインバータでは、複数のスイッチング素子が、交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする。複数の比較器は、複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較し、その比較結果が、分圧した電圧の方が高いときに、判定回路が、当該スイッチング素子がオンであるか否かを判定し、判定回路の少なくとも１つがオンであると判定したときに、制御手段が、全てのスイッチング素子をオフにする。
これにより、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、オフ期間中の２つのスイッチング素子の電圧分担の不平衡抑制が可能な３レベルインバータを実現することが出来る。
【００４２】
第３発明に係る３レベルインバータでは、複数の分圧回路が、複数の平滑コンデンサにそれぞれ並列接続されている。複数の比較器は、複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較し、それらの比較結果の少なくとも１つが、分圧した電圧の方が低いときに、制御手段が、３相交流電圧を作成する為に３レベルの直流電圧をそれぞれスイッチングする全てのスイッチング素子をオフにする。
これにより、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、中間電圧の変動抑制が可能な３相の３レベルインバータを実現することが出来る。
【００４３】
第４発明に係る３レベルインバータでは、各相毎の複数のスイッチング素子が、３相交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする。複数の比較器は、複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較し、その結果が、分圧の方が高いときに、判定回路が、当該スイッチング素子がオンであるか否かを判定し、判定回路の少なくとも１つがオンであると判定したときに、制御手段が、当該相の全てのスイッチング素子をオフにする。
これにより、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、オフ期間中の２つのスイッチング素子の電圧分担の不平衡抑制が可能な３相の３レベルインバータを実現することが出来る。
【図面の簡単な説明】
【図１】 本発明に係る３レベルインバータの実施の形態１の１相分の構成を示すブロック図である。
【図２】 比較器の構成例を示すブロック図である。
【図３】 本発明に係る３レベルインバータの実施の形態２の１相分の構成を示すブロック図である。
【図４】 判定回路の構成例を示すブロック図である。
【図５】 本発明に係る３レベルインバータの実施の形態３の１相分の構成を示すブロック図である。
【図６】 ３レベルインバータの短絡電流を説明する為の説明図である。
【図７】 従来の３レベルインバータの１相分の構成を示したブロック図である。
【図８】 スイッチング素子のスイッチングパターンを説明する為の説明図である。
【符号の説明】
１ａ，１ｂ，１ｃ 制御部（制御手段）、ＣＭＰ１，ＣＭＮ１ 比較器、ＣＰ１，ＣＮ１ 平滑コンデンサ、ＣＣ，ＮＣ，ＰＣ ケーブル、ＣＭＶ１〜ＣＭＶ４ 判定回路、ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２，ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２ 分圧抵抗（抵抗、分圧回路）、Ｖ１〜Ｖ４ スイッチング素子。
【発明の属する技術分野】
本発明は、入力された３レベルの直流電圧をスイッチングにより交流電圧に変換する３レベルインバータの改良に関するものである。
【０００２】
【従来の技術】
図７は、従来の３レベルインバータの１相分の構成を示したブロック図である。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極がそれぞれ接続された平滑コンデンサＣＮ１と、ケーブルＰＣ，ＮＣ間に直列接続された放電抵抗ＤＩＳＲ及び放電用スイッチＤＩＳＳと、ケーブルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４とを備えている。
【０００３】
この３レベルインバータは、また、スイッチング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣにアノードが接続された中間電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接続された中間電圧クランプダイオードＤＮ１と、ケーブルＰＣに流れる電流を検出する電流センサＣＴ１と、ケーブルＮＣに流れる電流を検出する電流センサＣＴ２と、スイッチング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１相分の交流電圧を出力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、電流センサＣＴ１，ＣＴ２が短絡電流を検出したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御部１とを備えている。スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１は各相毎に備えている。
【０００４】
このような構成の３レベルインバータの１相分は、制御部１のオン／オフ制御により、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すようなスイッチングパターンでスイッチングを行う。即ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオン、残りがオフとなる。
しかし、制御不調又はミス・ゲートによって、同時に３つ以上のスイッチング素子がオンになったとき、図６（ａ）（ｂ）（ｃ）の矢符に示すような短絡電流が流れる。
電流センサＣＴ１，ＣＴ２が、このような短絡電流を検出したときは、制御部１が、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにし保護を行う。
【０００５】
【発明が解決しようとする課題】
ところで、平滑コンデンサＣＰ１，ＣＮ１及びスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４間のインダクタンスが大きいと、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４のターン・オフ時のサージ電圧が過大となり、素子破損にいたったり、スイッチングロスが増加して変換効率が悪くなる場合がある。その為、平滑コンデンサＣＰ１，ＣＮ１及びスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４間を可能な限り短くしたり、ケーブルＰＣ，ＣＣ，ＮＣを積層するなどにより、インダクタンスが減少するように、回路を構成しており、電流センサＣＴ１，ＣＴ２を取り付けるのが困難になっている。
【０００６】
また、平滑コンデンサＣＰ１，ＣＮ１のリップル電流が常に流れている為、電流センサＣＴ１，ＣＴ２が過熱し易い等の発熱の問題もある。
また、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４として、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）素子を使用した場合、短絡電流発生後、約１０μｓｅｃ以内にゲート遮断を行わないと、素子を保護することが出来ない。その為、短絡電流は１０μｓｅｃ以内に検出する必要があるが、電流センサには、通常、電流応答（ｄｉ／ｄｔ）に制限があり、過大な短絡電流を高速に検出処理出来ない場合がある。
【０００７】
また、３レベルインバータは、一般的にその制御原理により、入力の中間電圧（Ｃ電圧）が変動する（入力のＰ−Ｃ間電圧とＣ−Ｎ間電圧とに偏差が生じる）こと、また、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオフしている為、この２つで入力のＰ−Ｎ間電圧を分担することになるが、その電圧分担が不平衡になることが問題となる。
【０００８】
尚、以上と類似の問題を解決する為の技術が、特開平９−１８２４６１号公報、特開平５−１７６５５６号公報、特開平７−１９４１３７号公報及び特開平６−３２７２６２号公報等に開示されている。
本発明は、上述したような事情に鑑みてなされたものであり、第１発明では、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、３レベルインバータ特有の問題である中間電圧の変動抑制が可能な３レベルインバータを提供することを目的とする。
【０００９】
第２発明では、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、３レベルインバータ特有の問題であるオフ期間中の２つのスイッチング素子の電圧分担の不平衡抑制が可能な３レベルインバータを提供することを目的とする。
第３発明では、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、３レベルインバータ特有の問題である中間電圧の変動抑制が可能な３相の３レベルインバータを提供することを目的とする。
第４発明では、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、３レベルインバータ特有の問題であるオフ期間中の２つのスイッチング素子の電圧分担の不平衡抑制が可能な３相の３レベルインバータを提供することを目的とする。
【００１０】
【課題を解決するための手段】
第１発明に係る３レベルインバータは、入力された３レベルの直流電圧を平滑する複数の平滑コンデンサと、該複数の平滑コンデンサにそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該複数の比較器の比較結果の少なくとも１つが、分圧した電圧の方が低いときに、交流電圧を作成する為に前記３レベルの直流電圧をそれぞれスイッチングする全てのスイッチング素子をオフにする制御手段とを備えることを特徴とする。
【００１１】
第２発明に係る３レベルインバータは、交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする複数のスイッチング素子と、該複数のスイッチング素子にそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該比較器の比較結果が、分圧した電圧の方が高いときに、当該スイッチング素子がオンであるか否かを判定するそれぞれの判定回路と、該判定回路の少なくとも１つがオンであると判定したときに、前記複数のスイッチング素子をオフにする制御手段とを備えることを特徴とする。
【００１２】
第３発明に係る３レベルインバータは、入力された３レベルの直流電圧を平滑する複数の平滑コンデンサと、該複数の平滑コンデンサにそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該複数の比較器の比較結果の少なくとも１つが、分圧した電圧の方が低いときに、３相交流電圧を作成する為に前記３レベルの直流電圧をそれぞれスイッチングする全てのスイッチング素子をオフにする制御手段とを備えることを特徴とする。
【００１３】
第４発明に係る３レベルインバータは、３相交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする各相毎の複数のスイッチング素子と、該複数のスイッチング素子にそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該比較器の比較結果が、分圧した電圧の方が高いときに、当該スイッチング素子がオンであるか否かを判定するそれぞれの判定回路と、該判定回路の少なくとも１つがオンであると判定したときに、当該相の全てのスイッチング素子をオフにする制御手段とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下に、本発明を、その実施の形態を示す図面に基づき説明する。
実施の形態１．
図１は、本発明に係る３レベルインバータの実施の形態１の１相分の構成を示すブロック図である。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極がそれぞれ接続された平滑コンデンサＣＮ１と、平滑コンデンサＣＰ１に並列接続され、抵抗ＲＰ１，ＲＰ２からなる分圧回路と、平滑コンデンサＣＮ１に並列接続され、抵抗ＲＮ１，ＲＮ２からなる分圧回路とを備えている。
【００１５】
この３レベルインバータは、また、抵抗ＲＰ２の両端電圧（分圧した電圧）と所定電圧との高低を比較する比較器ＣＭＰ１と、抵抗ＲＮ１の両端電圧と所定電圧との高低を比較する比較器ＣＭＮ１と、ケーブルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣにアノードが接続された中間電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接続された中間電圧クランプダイオードＤＮ１とを備えている。
【００１６】
この３レベルインバータは、また、スイッチング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１相分の交流電圧を出力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、比較器ＣＭＰ１，ＣＭＮ１の比較結果の少なくとも一つが、両端電圧の方が低いときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御部１ａとを備えている。スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１は３相の各相毎に備えている。
【００１７】
図２は、比較器ＣＭＰ１，ＣＭＮ１の構成例を示すブロック図である。比較器２（ＣＭＰ１，ＣＭＮ１）は、所定の電圧設定値ＶPNと分圧抵抗ＲＰ２，ＲＮ１からの電圧帰還値（分圧した電圧）とを比較し、電圧帰還値が電圧設定値ＶPNより低くなったときに、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ａへ出力する。
【００１８】
このような構成の３レベルインバータの１相分は、制御部１ａのオン／オフ制御により、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すようなスイッチングパターンでスイッチングを行う。即ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオン、残りがオフとなる。
【００１９】
制御不調又はミス・ゲートによって、例えば、図６（ａ）の矢符に示すように、平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３→ダイオードＤＮ１→平滑コンデンサＣＰ１の負極の経路で短絡電流が流れたとき、平滑コンデンサＣＰ１の両端電圧が急激に低下する為、分圧抵抗ＲＰ２の帰還値（分圧した電圧）が電圧設定値ＶPNよりも低くなる。
その為、比較器ＣＭＰ１は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ａへ出力し、制御部１ａは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００２０】
例えば、図６（ｂ）の矢符に示すように、平滑コンデンサＣＮ１の正極→ダイオードＤＰ１→スイッチング素子Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路で短絡電流が流れたとき、平滑コンデンサＣＮ１の両端電圧が急激に低下する為、分圧抵抗ＲＮ１の帰還値（分圧した電圧）が電圧設定値ＶPNよりも低くなる。その為、比較器ＣＭＮ１は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ａへ出力し、制御部１ａは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００２１】
例えば、図６（ｃ）の矢符に示すように、平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路で短絡電流が流れたとき、平滑コンデンサＣＰ１，ＣＮ１の両端電圧が急激に低下する為、分圧抵抗ＲＰ２，ＲＮ１の帰還値（分圧した電圧）がそれぞれ電圧設定値ＶPNよりも低くなる。
その為、比較器ＣＭＰ１，ＣＭＮ１は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ａへ出力し、制御部１ａは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００２２】
尚、分圧抵抗ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２は、ケーブルＰＣ，ＣＣ間の直流電圧及びケーブルＣＣ，ＮＣ間の直流電圧をそれぞれ安定させ、中間電圧の変動を抑制する。また、分圧抵抗ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２は、各抵抗値を小さくし、各抵抗値での消費電力を十分に取れば、平滑コンデンサＣＰ１，ＣＮ１の放電用抵抗としても使用出来るので、放電回路を別に設ける必要がない。
スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１の動作は３相の各相共に同様である（但し、位相は互いに１２０°異なる）。
以上により、短絡電流を高速に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を保護出来ると共に、中間電圧の変動抑制が可能となる。
【００２３】
実施の形態２．
図３は、本発明に係る３レベルインバータの実施の形態２の１相分の構成を示すブロック図である。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極がそれぞれ接続された平滑コンデンサＣＮ１とを備えている。
【００２４】
この３レベルインバータは、また、ケーブルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣにアノードが接続された中間電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接続された中間電圧クランプダイオードＤＮ１と、スイッチング素子Ｖ１に並列接続され、抵抗ＲＶ１１，ＲＶ１２からなる分圧回路と、スイッチング素子Ｖ２に並列接続され、抵抗ＲＶ２１，ＲＶ２２からなる分圧回路と、スイッチング素子Ｖ３に並列接続され、抵抗ＲＶ３１，ＲＶ３２からなる分圧回路と、スイッチング素子Ｖ４に並列接続され、抵抗ＲＶ４１，ＲＶ４２からなる分圧回路とを備えている。
【００２５】
この３レベルインバータは、また、抵抗ＲＶ１２の両端電圧（分圧した電圧）と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ１と、抵抗ＲＶ２２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ２と、抵抗ＲＶ３２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ３と、抵抗ＲＶ４２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ４とを備えている。
【００２６】
この３レベルインバータは、また、スイッチング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１相分の交流電圧を出力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、判定回路ＣＭＶ１〜ＣＭＶ４の少なくとも１つが所定の判定結果を出力したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御部１ｂとを備えている。スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４、抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２、判定回路ＣＭＶ１〜ＣＭＶ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１は３相の各相毎に備えている。
【００２７】
図４は、判定回路ＣＭＶ１〜ＣＭＶ４の構成例を示すブロック図である。判定回路ＣＭＶ１〜ＣＭＶ４は、所定の電圧設定値ＶV と分圧抵抗ＲＶ１２，ＲＶ２２，ＲＶ３２，ＲＶ４２からの電圧帰還値（分圧した電圧）とを比較し、電圧帰還値が電圧設定値ＶV より高くなったときにオン信号を出力する比較器３と、比較器３からオン信号が入力され、また、制御部１ｂから与えられた当該スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４のオン／オフ制御信号がオン信号であるときに、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ｂへ出力するＡＮＤゲート４を備えている。
【００２８】
このような構成の３レベルインバータの１相分は、制御部１ｂのオン／オフ制御により、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すようなスイッチングパターンでスイッチングを行う。即ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオン、残りがオフとなる。
【００２９】
制御不調又はミス・ゲートによって、例えば、図６（ａ）の矢符に示すように、平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３→ダイオードＤＮ１→平滑コンデンサＣＰ１の負極の経路で短絡電流が流れたとき、例えば、スイッチング素子Ｖ１が一番最後にオンしたとすると、スイッチング素子Ｖ１の両端電圧が上昇する為、分圧抵抗ＲＶ１２の帰還値（分圧した電圧）が電圧設定値ＶV よりも高くなる。
その為、判定回路ＣＭＶ１は、比較器３からオン信号が入力され、また、制御部１ｂからオン信号が与えられたと判定し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ｂへ出力する。制御部１ｂはスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００３０】
例えば、図６（ｂ）の矢符に示すように、平滑コンデンサＣＮ１の正極→ダイオードＤＰ１→スイッチング素子Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路で短絡電流が流れたとき、判定回路ＣＭＶ２〜ＣＭＶ４の少なくとも１つが上述したように判定し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ｂへ出力する。制御部１ｂはスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００３１】
例えば、図６（ｃ）の矢符に示すように、平滑コンデンサＣＰ１の正極→スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４→平滑コンデンサＣＮ１の負極の経路で短絡電流が流れたとき、判定回路ＣＭＶ１〜ＣＭＶ４の少なくとも１つが上述したように判定し、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする為の信号を、制御部１ｂへ出力する。制御部１ｂはスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする。
【００３２】
尚、分圧抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２は、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、オフしている２つのスイッチング素子の、ケーブルＰＣ−ＮＣ間電圧の電圧分担の不平衡を抑制する。また、分圧抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２は、各抵抗値を小さくし、各抵抗値での消費電力を十分に取れば、平滑コンデンサＣＰ１，ＣＮ１の放電用抵抗としても使用出来るので、放電回路を別に設ける必要がない。
【００３３】
スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４、中間電圧クランプダイオードＤＰ１，ＤＮ１、分圧抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２及び判定回路ＣＭＶ１〜ＣＭＶ４の動作は３相の各相共に同様である（但し、位相は互いに１２０°異なる）。
以上により、短絡電流を高速に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を保護出来ると共に、オフ期間中の２つのスイッチング素子の電圧分担の不平衡を抑制出来る。
【００３４】
実施の形態３．
図５は、本発明に係る３レベルインバータの実施の形態３の１相分の構成を示すブロック図である。この３レベルインバータは、Ｐ，Ｃ，Ｎの各直流電圧が与えられるケーブルＰＣ，ＣＣ，ＮＣと、ケーブルＰＣに正極が、ケーブルＣＣに負極がそれぞれ接続された平滑コンデンサＣＰ１と、ケーブルＣＣに正極が、ケーブルＮＣに負極がそれぞれ接続された平滑コンデンサＣＮ１と、平滑コンデンサＣＰ１に並列接続され、抵抗ＲＰ１，ＲＰ２からなる分圧回路と、平滑コンデンサＣＮ１に並列接続され、抵抗ＲＮ１，ＲＮ２からなる分圧回路とを備えている。
【００３５】
この３レベルインバータは、また、抵抗ＲＰ２の両端電圧（分圧した電圧）と所定電圧との高低を比較する比較器ＣＭＰ１と、抵抗ＲＮ１の両端電圧と所定電圧との高低を比較する比較器ＣＭＮ１と、ケーブルＰＣ，ＮＣ間に直列接続されたスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４と、スイッチング素子Ｖ１，Ｖ２間にカソードが、ケーブルＣＣにアノードが接続された中間電圧クランプダイオードＤＰ１と、スイッチング素子Ｖ３，Ｖ４間にアノードが、ケーブルＣＣにカソードが接続された中間電圧クランプダイオードＤＮ１とを備えている。
【００３６】
この３レベルインバータは、また、スイッチング素子Ｖ１に並列接続され、抵抗ＲＶ１１，ＲＶ１２からなる分圧回路と、スイッチング素子Ｖ２に並列接続され、抵抗ＲＶ２１，ＲＶ２２からなる分圧回路と、スイッチング素子Ｖ３に並列接続され、抵抗ＲＶ３１，ＲＶ３２からなる分圧回路と、スイッチング素子Ｖ４に並列接続され、抵抗ＲＶ４１，ＲＶ４２からなる分圧回路とを備えている。
【００３７】
この３レベルインバータは、また、抵抗ＲＶ１２の両端電圧（分圧した電圧）と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ１と、抵抗ＲＶ２２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ２と、抵抗ＲＶ３２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ３と、抵抗ＲＶ４２の両端電圧と所定電圧との高低を比較し、所定の判定を行う判定回路ＣＭＶ４とを備えている。
【００３８】
この３レベルインバータは、また、スイッチング素子Ｖ２，Ｖ３間に設けられた出力端子Ｏから１相分の交流電圧を出力すべく、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオン／オフ制御し、比較器ＣＭＰ１，ＣＭＮ１の比較結果の少なくとも一つが、両端電圧の方が低いとき、又は判定回路ＣＭＶ１〜ＣＭＶ４の少なくとも１つが所定の判定結果を出力したときは、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４をオフにする制御部１ｃとを備えている。スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４、抵抗ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２、判定回路ＣＭＶ１〜ＣＭＶ４及び中間電圧クランプダイオードＤＰ１，ＤＮ１は３相の各相毎に備えている。その他の構成は、上述した実施の形態１，２と同様であるので、説明を省略する。
【００３９】
このような構成の３レベルインバータの１相分は、制御部１ｃのオン／オフ制御により、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４は、例えば図８に示すようなスイッチングパターンでスイッチングを行う。即ち、スイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４の内、必ず２つがオン、残りがオフとなる。その他の比較器ＣＭＰ１，ＣＭＮ１、判定回路ＣＭＶ１〜ＣＭＶ４及び制御部１ｃの動作は、上述した実施の形態１，２と同様であるので、説明を省略する。
以上により、短絡電流を高速に検出してスイッチング素子Ｖ１，Ｖ２，Ｖ３，Ｖ４を保護出来ると共に、中間電圧の変動抑制が可能となり、オフ期間中の２つのスイッチング素子の電圧分担の不平衡を抑制出来る。
【００４０】
【発明の効果】
第１発明に係る３レベルインバータでは、複数の分圧回路が、複数の平滑コンデンサにそれぞれ並列接続されている。複数の比較器は、複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較し、比較器の比較結果の少なくとも１つが、分圧した電圧の方が低いときに、制御手段が、全てのスイッチング素子をオフにする。
これにより、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、中間電圧の変動抑制が可能な３レベルインバータを実現することが出来る。
【００４１】
第２発明に係る３レベルインバータでは、複数のスイッチング素子が、交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする。複数の比較器は、複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較し、その比較結果が、分圧した電圧の方が高いときに、判定回路が、当該スイッチング素子がオンであるか否かを判定し、判定回路の少なくとも１つがオンであると判定したときに、制御手段が、全てのスイッチング素子をオフにする。
これにより、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、オフ期間中の２つのスイッチング素子の電圧分担の不平衡抑制が可能な３レベルインバータを実現することが出来る。
【００４２】
第３発明に係る３レベルインバータでは、複数の分圧回路が、複数の平滑コンデンサにそれぞれ並列接続されている。複数の比較器は、複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較し、それらの比較結果の少なくとも１つが、分圧した電圧の方が低いときに、制御手段が、３相交流電圧を作成する為に３レベルの直流電圧をそれぞれスイッチングする全てのスイッチング素子をオフにする。
これにより、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、中間電圧の変動抑制が可能な３相の３レベルインバータを実現することが出来る。
【００４３】
第４発明に係る３レベルインバータでは、各相毎の複数のスイッチング素子が、３相交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする。複数の比較器は、複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較し、その結果が、分圧の方が高いときに、判定回路が、当該スイッチング素子がオンであるか否かを判定し、判定回路の少なくとも１つがオンであると判定したときに、制御手段が、当該相の全てのスイッチング素子をオフにする。
これにより、短絡電流を高速に検出してスイッチング素子を保護出来ると共に、オフ期間中の２つのスイッチング素子の電圧分担の不平衡抑制が可能な３相の３レベルインバータを実現することが出来る。
【図面の簡単な説明】
【図１】 本発明に係る３レベルインバータの実施の形態１の１相分の構成を示すブロック図である。
【図２】 比較器の構成例を示すブロック図である。
【図３】 本発明に係る３レベルインバータの実施の形態２の１相分の構成を示すブロック図である。
【図４】 判定回路の構成例を示すブロック図である。
【図５】 本発明に係る３レベルインバータの実施の形態３の１相分の構成を示すブロック図である。
【図６】 ３レベルインバータの短絡電流を説明する為の説明図である。
【図７】 従来の３レベルインバータの１相分の構成を示したブロック図である。
【図８】 スイッチング素子のスイッチングパターンを説明する為の説明図である。
【符号の説明】
１ａ，１ｂ，１ｃ 制御部（制御手段）、ＣＭＰ１，ＣＭＮ１ 比較器、ＣＰ１，ＣＮ１ 平滑コンデンサ、ＣＣ，ＮＣ，ＰＣ ケーブル、ＣＭＶ１〜ＣＭＶ４ 判定回路、ＲＰ１，ＲＰ２，ＲＮ１，ＲＮ２，ＲＶ１１，ＲＶ１２，ＲＶ２１，ＲＶ２２，ＲＶ３１，ＲＶ３２，ＲＶ４１，ＲＶ４２ 分圧抵抗（抵抗、分圧回路）、Ｖ１〜Ｖ４ スイッチング素子。
Claims (4)
- 入力された３レベルの直流電圧を平滑する複数の平滑コンデンサと、該複数の平滑コンデンサにそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該複数の比較器の比較結果の少なくとも１つが、分圧した電圧の方が低いときに、交流電圧を作成する為に前記３レベルの直流電圧をそれぞれスイッチングする全てのスイッチング素子をオフにする制御手段とを備えることを特徴とする３レベルインバータ。
- 交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする複数のスイッチング素子と、該複数のスイッチング素子にそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該比較器の比較結果が、分圧した電圧の方が高いときに、当該スイッチング素子がオンであるか否かを判定するそれぞれの判定回路と、該判定回路の少なくとも１つがオンであると判定したときに、前記複数のスイッチング素子をオフにする制御手段とを備えることを特徴とする３レベルインバータ。
- 入力された３レベルの直流電圧を平滑する複数の平滑コンデンサと、該複数の平滑コンデンサにそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該複数の比較器の比較結果の少なくとも１つが、分圧した電圧の方が低いときに、３相交流電圧を作成する為に前記３レベルの直流電圧をそれぞれスイッチングする全てのスイッチング素子をオフにする制御手段とを備えることを特徴とする３相の３レベルインバータ。
- ３相交流電圧を作成する為に、入力された３レベルの直流電圧をそれぞれスイッチングする各相毎の複数のスイッチング素子と、該複数のスイッチング素子にそれぞれ並列接続された複数の分圧回路と、該複数の分圧回路がそれぞれ分圧した電圧と所定電圧との高低をそれぞれ比較する複数の比較器と、該比較器の比較結果が、分圧した電圧の方が高いときに、当該スイッチング素子がオンであるか否かを判定するそれぞれの判定回路と、該判定回路の少なくとも１つがオンであると判定したときに、当該相の全てのスイッチング素子をオフにする制御手段とを備えることを特徴とする３相の３レベルインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16167499A JP3722649B2 (ja) | 1999-06-08 | 1999-06-08 | ３レベルインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16167499A JP3722649B2 (ja) | 1999-06-08 | 1999-06-08 | ３レベルインバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000354383A JP2000354383A (ja) | 2000-12-19 |
| JP3722649B2 true JP3722649B2 (ja) | 2005-11-30 |
Family
ID=15739695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16167499A Expired - Fee Related JP3722649B2 (ja) | 1999-06-08 | 1999-06-08 | ３レベルインバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3722649B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE50115206D1 (de) * | 2001-09-27 | 2009-12-17 | Abb Schweiz Ag | Stromrichterschaltungsanordnung sowie Verfahren zur Anpassung einer variablen Gleichspannung |
| JP5226183B2 (ja) | 2006-01-10 | 2013-07-03 | 東芝三菱電機産業システム株式会社 | 多レベル電力変換装置 |
| US9369035B2 (en) | 2011-02-10 | 2016-06-14 | General Electric Company | Power converter and method of operation |
| JP5661694B2 (ja) * | 2012-08-02 | 2015-01-28 | 東芝三菱電機産業システム株式会社 | 多レベル電力変換装置 |
| US10547251B1 (en) * | 2018-11-15 | 2020-01-28 | General Electric Company | Method for shutdown of an active neutral point clamped converter |
-
1999
- 1999-06-08 JP JP16167499A patent/JP3722649B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000354383A (ja) | 2000-12-19 |
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