JP2000299462A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＭＯＳトランジスタ
の構造および製造方法に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a structure and a manufacturing method of a MOS transistor.
【０００２】[0002]
【従来の技術】図１に従来のＭＯＳトランジスタの構造
を示す。半導体基板１に素子分離領域２が形成されてい
る。また、半導体基板１内にｎ型ウェル領域３が形成さ
れている。半導体基板１上にはゲート絶縁膜４およびゲ
ート電極５が形成されている。さらに、半導体基板１の
表面であって、ゲート電極５を挟む位置にソース／ドレ
イン領域（ｐ型）６が形成されている。このソース／ド
レイン領域６はＬＤＤ構造となっている。ソース／ドレ
イン領域６の上部には低抵抗化のための金属シリサイド
層８が形成されている。そして、半導体基板１の所定の
深さの領域にｎ型高濃度不純物領域７が形成されてい
る。また、全面に層間絶縁膜９が形成されており、上層
配線１０とソース／ドレイン領域６とがコンタクト１１
を介して電気的に接続されている。なお、ソース／ドレ
イン領域６に挟まれたチャネル領域は薄いｎ型層１２で
ある。従来、ＭＯＳトランジスタの微細化は、スケーリ
ング則に従って行われてきた。これは、ＭＯＳトランジ
スタの寸法、不純物濃度および電源電圧等の各種パラメ
ータをある一定の係数で比例または反比例させることに
よって、半導体基板内の電界強度等を維持しながらＭＯ
Ｓトランジスタの微細化を実現する手法である。2. Description of the Related Art FIG. 1 shows a structure of a conventional MOS transistor. An element isolation region 2 is formed in a semiconductor substrate 1. Further, an n-type well region 3 is formed in the semiconductor substrate 1. On the semiconductor substrate 1, a gate insulating film 4 and a gate electrode 5 are formed. Further, source / drain regions (p-type) 6 are formed on the surface of the semiconductor substrate 1 at positions sandwiching the gate electrode 5. This source / drain region 6 has an LDD structure. A metal silicide layer 8 for lowering resistance is formed on the source / drain region 6. Then, an n-type high-concentration impurity region 7 is formed in a region of a predetermined depth in semiconductor substrate 1. Further, an interlayer insulating film 9 is formed on the entire surface, and the upper wiring 10 and the source / drain region 6 are in contact with each other.
Are electrically connected via The channel region sandwiched between the source / drain regions 6 is a thin n-type layer 12. Conventionally, miniaturization of MOS transistors has been performed according to a scaling rule. This is because various parameters such as the size, impurity concentration, and power supply voltage of the MOS transistor are made proportional or inversely proportional to a certain coefficient, thereby maintaining the electric field strength and the like in the semiconductor substrate.
This is a technique for realizing miniaturization of the S transistor.
【０００３】しかし、電源電圧のように必ずしも一定の
係数でスケーリングされないパラメータが存在するた
め、微細化に伴って種々の問題が生じる。例えば、ＭＯ
Ｓトランジスタのチャネル長が短くなるに従ってしきい
値電圧が低下する短チャネル効果が挙げられる。この短
チャネル効果は、ドレイン電圧が空乏層を伝ってチャネ
ル領域の表面ポテンシャルに影響を与えるために生じる
ものである。従って、この短チャネル効果を抑制するた
めには、ドレイン側の空乏層が延びるのを抑制すること
が重要となる。ドレイン側の空乏層の延びを抑制できれ
ば、ドレイン電圧がチャネル領域の表面ポテンシャルに
影響を与えることを抑制できるからである。このため、
従来は以下の方法を採用していた。第１に、基板（チャ
ネル）不純物濃度を上げる方法である。このために、従
来は図１に示したようなｎ型高濃度不純物領域７を形成
していた。このようにして基板不純物濃度を高くするこ
とで、ドレイン側の空乏層の伸びを抑制することが可能
となるのである。第２に、ソース／ドレイン領域６の拡
散層の横方向の広がりを小さくすることである。ここ
で、ソース／ドレイン領域６は通常、イオン注入法で形
成される。この場合、ソース／ドレイン領域６の深さ
（Ｘｊ）と横方向の広がり（Ｙｊ）はＹｊ／Ｘｊ〜０．
７の関係をもつことが経験的に知られている。そのた
め、ソース／ドレイン領域６の深さを浅くすれば、横方
向の広がりも小さくなる。つまり、ソース／ドレイン領
域６の深さを浅く形成することによりドレイン側の空乏
層の延びを抑制するのである。However, since there are parameters such as power supply voltages that are not always scaled by a constant coefficient, various problems occur with miniaturization. For example, MO
There is a short channel effect in which the threshold voltage decreases as the channel length of the S transistor decreases. This short channel effect occurs because the drain voltage propagates through the depletion layer and affects the surface potential of the channel region. Therefore, in order to suppress the short channel effect, it is important to suppress the extension of the depletion layer on the drain side. This is because if the extension of the depletion layer on the drain side can be suppressed, it is possible to prevent the drain voltage from affecting the surface potential of the channel region. For this reason,
Conventionally, the following method has been adopted. First, there is a method of increasing the impurity concentration of the substrate (channel). For this purpose, conventionally, an n-type high-concentration impurity region 7 as shown in FIG. 1 has been formed. By increasing the substrate impurity concentration in this way, it is possible to suppress the extension of the depletion layer on the drain side. Second, the lateral extent of the diffusion layer in the source / drain region 6 is reduced. Here, the source / drain regions 6 are usually formed by an ion implantation method. In this case, the depth (Xj) and the lateral extent (Yj) of the source / drain region 6 are Yj / Xj to 0.
It is empirically known to have 7 relationships. Therefore, if the depth of the source / drain region 6 is reduced, the lateral spread is also reduced. That is, by forming the source / drain region 6 to be shallow, the extension of the depletion layer on the drain side is suppressed.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上記のように
して短チャネル効果を抑制しようとすると、以下に示す
問題点が生じる。まず、上記従来技術の第１の方法によ
ってｎ型高濃度不純物領域７を形成すると、図１に示し
たように、ｎ型高濃度不純物領域７がソース／ドレイン
領域６を電気的に包み込むような形になる。これによ
り、ｎ型高濃度不純物領域７とソース／ドレイン領域６
とは、ｎ型高濃度不純物領域７の側面と底面とで接する
こととなり、接する面積が大きくなる。このため、ｎ型
高濃度不純物領域７とソース／ドレイン領域６との間の
広い面積で高濃度のＰＮ接合が形成され、接合容量が増
大する問題が発生する。接合容量が増大すると、ＭＯＳ
トランジスタの動作遅延が生じたり、半導体基板１にバ
イアスがかかるとＭＯＳトランジスタの特性が変化する
基板バイアス効果が増大するという問題が生じる。次
に、図２は、図１のＡ−Ａ’での半導体基板１部分の断
面図における不純物分布及び電気的に効く分布を示して
いる。このように、ｎ型高濃度不純物領域７を形成する
と、ソース／ドレイン領域６の実効的な電気的深さが減
少する。これは、ｎ型高濃度不純物領域７を形成するた
めに注入するｎ型不純物と、ソース／ドレイン領域６を
形成するために注入するｐ型不純物とが相殺しあうため
である。このため、コンタクト１１とソース／ドレイン
領域６の底面との距離を十分に取れず、接合リーク電流
の増大を招く。さらに、図１に示したように低抵抗化の
ための金属シリサイド層８を形成している場合には、金
属シリサイド層８とソース／ドレイン領域６の底面との
距離が十分に取れずに、深刻な接合リーク電流の増大を
招くこととなる。However, if the short channel effect is suppressed as described above, the following problems occur. First, when the n-type high-concentration impurity region 7 is formed by the first method of the related art, the n-type high-concentration impurity region 7 electrically surrounds the source / drain region 6 as shown in FIG. It takes shape. Thereby, the n-type high concentration impurity region 7 and the source / drain region 6
Means that the side surface and the bottom surface of the n-type high-concentration impurity region 7 are in contact with each other, and the contact area is large. Therefore, a high-concentration PN junction is formed in a large area between the n-type high-concentration impurity region 7 and the source / drain region 6, and a problem that the junction capacitance increases. When the junction capacitance increases, the MOS
When the operation delay of the transistor occurs or a bias is applied to the semiconductor substrate 1, there arises a problem that the substrate bias effect that changes the characteristics of the MOS transistor increases. Next, FIG. 2 shows an impurity distribution and an electrically effective distribution in a cross-sectional view of the portion of the semiconductor substrate 1 taken along the line AA ′ in FIG. As described above, when the n-type high-concentration impurity region 7 is formed, the effective electrical depth of the source / drain region 6 decreases. This is because the n-type impurity implanted to form the n-type high-concentration impurity region 7 and the p-type impurity implanted to form the source / drain regions 6 cancel each other. For this reason, the distance between the contact 11 and the bottom surface of the source / drain region 6 cannot be sufficiently secured, and the junction leak current increases. Further, when the metal silicide layer 8 for lowering the resistance is formed as shown in FIG. 1, the distance between the metal silicide layer 8 and the bottom surface of the source / drain region 6 cannot be sufficiently obtained, This causes a serious increase in junction leakage current.
【０００５】この接合リーク電流の増大という問題点
は、上記従来技術の第２の方法のようにソース／ドレイ
ン領域６の拡散層の深さを浅くすると、更に大きな問題
となる。本発明は上記問題点に鑑みてなされたもので、
ソース／ドレイン領域の接合容量の増大や接合リークの
増大を抑制するとともに短チャネル効果を抑制すること
を目的とする。The problem of an increase in the junction leakage current becomes more serious when the depth of the diffusion layer of the source / drain region 6 is reduced as in the second method of the prior art. The present invention has been made in view of the above problems,
It is an object of the present invention to suppress an increase in junction capacitance and a junction leak in a source / drain region and a short channel effect.
【０００６】[0006]
【発明を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、第１導電型の半導体
基板上にゲート絶縁膜を介して形成されたゲート電極
と、前記半導体基板内に前記ゲート電極に対して自己整
合的に形成され、ソース／ドレイン領域を構成する第２
導電型の不純物層とを具備し、前記第２導電型の不純物
層は第１導電型の不純物を含まないことを特徴とする。
本発明にかかる半導体装置は、第１導電型の半導体基板
上にゲート絶縁膜を介して形成されたゲート電極と、前
記半導体基板の所定の領域に前記ゲート電極に対して自
己整合的に形成され、ソース／ドレイン領域を構成する
第２導電型の不純物層とを具備し、前記半導体基板の所
定の領域はエピタキシャル成長法により形成されたこと
を特徴とする。本発明にかかる半導体装置の製造方法
は、第１導電型の半導体基板上にゲート絶縁膜を介して
ゲート電極を形成する工程と、前記ゲート電極をマスク
として前記半導体基板を所定の深さまでエッチングして
溝を形成する工程と、エピタキシャル成長法を用いて前
記溝内にソース／ドレイン領域を構成する第２導電型の
不純物層を形成するエピタキシャル成長工程と、を具備
することを特徴とする。本発明にかかる半導体装置の製
造方法は、第１導電型の半導体基板上にゲート絶縁膜を
介してゲート電極を形成する工程と、前記ゲート電極を
マスクとして前記半導体基板を所定の深さまでエッチン
グして溝を形成する工程と、エピタキシャル成長法を用
いて前記溝内に前記半導体基板と同質の半導体層を形成
する工程と、前記半導体層内にソース／ドレイン領域を
構成する第２導電型の不純物層を形成する工程と、を具
備することを特徴とする。In order to achieve the above object, a semiconductor device according to the present invention comprises a gate electrode formed on a semiconductor substrate of a first conductivity type via a gate insulating film; A second electrode formed in a self-aligned manner with respect to the gate electrode to form a source / drain region.
A second conductivity type impurity layer, wherein the second conductivity type impurity layer does not contain a first conductivity type impurity.
A semiconductor device according to the present invention includes a gate electrode formed on a semiconductor substrate of a first conductivity type via a gate insulating film, and a self-alignment formed in a predetermined region of the semiconductor substrate with respect to the gate electrode. And a second conductivity type impurity layer forming source / drain regions, and the predetermined region of the semiconductor substrate is formed by an epitaxial growth method. A method of manufacturing a semiconductor device according to the present invention includes a step of forming a gate electrode on a semiconductor substrate of a first conductivity type via a gate insulating film, and etching the semiconductor substrate to a predetermined depth using the gate electrode as a mask. Forming a groove by using an epitaxial growth method, and an epitaxial growth step of forming an impurity layer of the second conductivity type forming a source / drain region in the groove by using an epitaxial growth method. A method of manufacturing a semiconductor device according to the present invention includes a step of forming a gate electrode on a semiconductor substrate of a first conductivity type via a gate insulating film, and etching the semiconductor substrate to a predetermined depth using the gate electrode as a mask. Forming a groove by using an epitaxial growth method, forming a semiconductor layer of the same quality as the semiconductor substrate in the groove by using an epitaxial growth method, and forming a second conductive type impurity layer forming source / drain regions in the semiconductor layer. And a step of forming
【０００７】本発明にかかる半導体装置の製造方法は、
第１導電型の半導体基板の所定の深さの領域に第１導電
型の不純物層を形成する工程と、前記半導体基板上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極をマスクとして前記半導体基板をエッチング
することにより、前記第１導電型の不純物層よりも深い
溝を形成する工程と、エピタキシャル成長法を用いて前
記溝内にソース／ドレイン領域を構成する第２導電型の
不純物層を形成するエピタキシャル成長工程と、を具備
することを特徴とする。本発明にかかる半導体装置の製
造方法は、第１導電型の半導体基板の所定の深さの領域
に第１導電型の不純物層を形成する工程と、前記半導体
基板上にゲート絶縁膜を介してゲート電極を形成する工
程と、前記ゲート電極をマスクとして前記半導体基板を
エッチングすることにより、前記第１導電型の不純物層
よりも深い溝を形成する工程と、エピタキシャル成長法
を用いて前記溝内に前記半導体基板と同質の半導体層を
形成する工程と、前記半導体層内にソース／ドレイン領
域を構成する第２導電型の不純物層を形成する工程と、
を具備することを特徴とする。本発明は、上記構成を採
用することにより、ソース／ドレイン領域の接合容量の
増大や接合リークの増大を抑制するとともに短チャネル
効果を抑制することを可能とする。A method for manufacturing a semiconductor device according to the present invention comprises:
Forming a first conductivity type impurity layer in a region of a predetermined depth of the first conductivity type semiconductor substrate; forming a gate electrode on the semiconductor substrate via a gate insulating film; Forming a trench deeper than the impurity layer of the first conductivity type by etching the semiconductor substrate using the mask as a mask; and forming a second conductivity type in the trench by using an epitaxial growth method. And an epitaxial growth step of forming an impurity layer. A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first conductivity type impurity layer in a region of a predetermined depth of a first conductivity type semiconductor substrate, and a step of forming a first conductivity type impurity layer on the semiconductor substrate via a gate insulating film. A step of forming a gate electrode, a step of forming a groove deeper than the impurity layer of the first conductivity type by etching the semiconductor substrate using the gate electrode as a mask, and a step of forming a groove in the groove using an epitaxial growth method. Forming a semiconductor layer of the same quality as the semiconductor substrate; and forming a second conductivity type impurity layer forming source / drain regions in the semiconductor layer;
It is characterized by having. According to the present invention, by adopting the above configuration, it is possible to suppress an increase in junction capacitance and a junction leak in a source / drain region and to suppress a short channel effect.
【０００８】[0008]
【発明の実施の形態】（第１の実施の形態）本発明の第
１の実施の形態を図面（図３〜図７）を参酌して説明す
る。図３に本発明の第１の実施の形態にかかるＭＯＳト
ランジスタの断面図を示す。この第１の実施の形態で
は、半導体基板、例えばシリコン基板（ｎ型）２１に素
子分離領域２２が形成されている。シリコン基板２１上
にはゲート絶縁膜２３およびゲート電極２４が形成され
ている。このゲート電極２４は、導電膜、例えばｐ型ポ
リシリコン膜２５と、その上面に形成されたキャップ
膜、例えばシリコン窒化膜２６とからなる。ゲート電極
２４の側面には側壁絶縁膜、例えばシリコン窒化膜２７
が形成されている。シリコン基板２１内には、例えばｎ
型ウェル領域２８が形成されている。シリコン基板２１
の表面であってｎ型ウェル領域２８内の、ゲート電極２
４を挟む位置にｐ型のソース／ドレイン領域２９が形成
されている。このソース／ドレイン領域２９はＬＤＤ構
造となっている。つまり、ソース／ドレイン領域２９
は、側壁絶縁膜であるシリコン窒化膜２７の下方に形成
された浅い第１のｐ型不純物領域３０と、シリコン窒化
膜２７を挟み込むようにして形成された深い第２のｐ型
不純物領域３１とからなる。この第１のｐ型不純物領域
３０は、ゲート電極２４に対して自己整合的に形成され
たものである。また、第２のｐ型不純物領域３１は、ゲ
ート電極２４及び側壁絶縁膜であるシリコン窒化膜２７
に対して自己整合的に形成されたものである。ここで、
第２のｐ型不純物領域３１はエピタキシャル成長法によ
り形成されたｐ型エピタキシャルシリコン層からなるも
のであり、ｎ型不純物が含まれていない。なお、この第
１の実施の形態では、ソース／ドレイン領域２９はＬＤ
Ｄ構造であるとしたが、これに限られるものではない。
なお、ソース／ドレイン領域２９を構成する第１のｐ型
不純物領域３０に挟まれたチャネル領域は薄いｎ型層７
８である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment of the present invention will be described with reference to the drawings (FIGS. 3 to 7). FIG. 3 is a sectional view of the MOS transistor according to the first embodiment of the present invention. In the first embodiment, an element isolation region 22 is formed on a semiconductor substrate, for example, a silicon substrate (n-type) 21. A gate insulating film 23 and a gate electrode 24 are formed on a silicon substrate 21. The gate electrode 24 includes a conductive film, for example, a p-type polysilicon film 25, and a cap film, for example, a silicon nitride film 26 formed on the upper surface thereof. On the side surface of the gate electrode 24, a side wall insulating film, for example, a silicon nitride film 27
Are formed. In the silicon substrate 21, for example, n
A mold well region 28 is formed. Silicon substrate 21
Of the gate electrode 2 on the surface of the n-type well region 28
The p-type source / drain regions 29 are formed at positions sandwiching the region 4. This source / drain region 29 has an LDD structure. That is, the source / drain regions 29
A shallow first p-type impurity region 30 formed below the silicon nitride film 27 as a side wall insulating film, and a deep second p-type impurity region 31 formed so as to sandwich the silicon nitride film 27. Consists of The first p-type impurity region 30 is formed in a self-aligned manner with respect to the gate electrode 24. The second p-type impurity region 31 includes a gate electrode 24 and a silicon nitride film 27 serving as a sidewall insulating film.
Are formed in a self-aligned manner. here,
The second p-type impurity region 31 is formed of a p-type epitaxial silicon layer formed by an epitaxial growth method, and does not include an n-type impurity. In the first embodiment, the source / drain region 29 is formed of the LD.
Although the structure is described as D, it is not limited to this.
The channel region sandwiched between the first p-type impurity regions 30 constituting the source / drain regions 29 is a thin n-type layer 7
8
【０００９】シリコン基板２１の所定の深さの領域に、
第１のｐ型不純物領域３０に挟まれるようにして第１の
ｎ型不純物領域３２が形成されている。この第１のｎ型
不純物領域３２は、ＭＯＳトランジスタのしきい値制御
の役割を果たす。さらにその第１のｎ型不純物領域３２
の下方に、第２のｐ型不純物領域３１に挟まれるように
して第２のｎ型不純物領域３３が形成されている。この
第２のｎ型不純物領域３３はソース／ドレイン領域２９
の空乏層の延びを抑える役割を果たす。なお、第１のｎ
型不純物領域３２の不純物濃度はＭＯＳトランジスタの
特性、具体的にはしきい値の特性により不純物濃度が決
められる。つまり、しきい値を上げたい場合は第１のｎ
型不純物領域３２を高濃度にし、逆にしきい値を下げた
い場合は第１のｎ型不純物領域３２を低濃度にすればよ
い。さらに、ソース／ドレイン領域２９の上部には低抵
抗化のための金属シリサイド層３４が形成されている。
この金属シリサイド層３４は、例えばチタンおよびコバ
ルト等の金属およびこれらを含む合金からなる。また、
全面に層間絶縁膜３５が形成されている。この層間絶縁
膜３５の上面に上層配線３６が形成されている。この上
層配線３６は、層間絶縁膜３５に形成されたコンタクト
３７を介してソース／ドレイン領域２９と電気的に接続
されている。In a region of a predetermined depth of the silicon substrate 21,
First n-type impurity region 32 is formed so as to be sandwiched between first p-type impurity regions 30. This first n-type impurity region 32 plays a role of controlling the threshold value of the MOS transistor. Further, the first n-type impurity region 32
, A second n-type impurity region 33 is formed so as to be sandwiched by the second p-type impurity region 31. The second n-type impurity region 33 is formed in the source / drain region 29
Plays a role in suppressing the extension of the depletion layer. Note that the first n
The impurity concentration of the type impurity region 32 is determined by the characteristics of the MOS transistor, specifically, the characteristics of the threshold. That is, to increase the threshold, the first n
If it is desired to increase the concentration of the n-type impurity region 32 and lower the threshold value, on the other hand, the concentration of the first n-type impurity region 32 may be reduced. Further, a metal silicide layer 34 for lowering resistance is formed on the source / drain region 29.
The metal silicide layer 34 is made of, for example, a metal such as titanium and cobalt and an alloy containing these. Also,
An interlayer insulating film 35 is formed on the entire surface. An upper wiring 36 is formed on the upper surface of the interlayer insulating film 35. The upper wiring 36 is electrically connected to the source / drain region 29 via a contact 37 formed on the interlayer insulating film 35.
【００１０】ここで、図４〜図７を参酌して、本発明の
第１の実施の形態にかかるＭＯＳトランジスタの製造方
法について説明する。まず、図４に示すように、シリコ
ン基板２１にＳＴＩ構造の素子分離領域２２を形成す
る。この素子分離領域２２として、シリコン基板２１上
にシリコン酸化膜をウェット酸化法により厚く成長させ
るＬＯＣＯＳを用いても構わない。シリコン基板２１の
うち素子分離領域２２以外の部分にはｎ型不純物を導入
して、ｎ型ウェル領域２８を形成する。このｎ型ウェル
領域２８がトランジスタ素子形成領域となる。次に、シ
リコン基板２１の表面から０．０５μｍ程度の深さに、
トランジスタのしきい値制御のための第１のｎ型不純物
領域３２を形成する。さらに、シリコン基板２１の表面
から０．１２μｍ程度の深さに、ソース／ドレイン領域
の空乏層の延びを抑えるための第２のｎ型不純物領域３
３を形成する。ここで、第１のｎ型不純物領域３２と第
２のｎ型不純物領域３３とは別々に形成しても構わない
し、両者を兼ねて同時に形成しても構わない。次に、熱
酸化法を用いてシリコン基板２１の表面にゲート絶縁膜
２３となるシリコン酸化膜を形成する。そして全面にｐ
型ポリシリコン膜２５及びシリコン窒化膜２６を堆積す
る。なお、第１のｎ型不純物領域３２上には薄いｎ型層
７８が形成されている。Here, a method for manufacturing a MOS transistor according to the first embodiment of the present invention will be described with reference to FIGS. First, as shown in FIG. 4, an element isolation region 22 having an STI structure is formed on a silicon substrate 21. As the element isolation region 22, LOCOS which grows a silicon oxide film on the silicon substrate 21 by a wet oxidation method may be used. An n-type impurity is introduced into a portion of the silicon substrate 21 other than the element isolation region 22 to form an n-type well region 28. This n-type well region 28 becomes a transistor element formation region. Next, at a depth of about 0.05 μm from the surface of the silicon substrate 21,
A first n-type impurity region 32 for controlling the threshold value of the transistor is formed. Further, the second n-type impurity region 3 for suppressing the extension of the depletion layer of the source / drain region to a depth of about 0.12 μm from the surface of the silicon substrate 21.
Form 3 Here, the first n-type impurity region 32 and the second n-type impurity region 33 may be formed separately, or both may be formed simultaneously. Next, a silicon oxide film to be the gate insulating film 23 is formed on the surface of the silicon substrate 21 by using a thermal oxidation method. And p on the whole surface
A polysilicon film 25 and a silicon nitride film 26 are deposited. Note that a thin n-type layer 78 is formed on the first n-type impurity region 32.
【００１１】次に、図５に示したように、通常のリソグ
ラフィ技術とエッチング技術を用いて、シリコン窒化膜
２６とｐ型ポリシリコン膜２５を加工してゲート電極２
４を形成する。このとき、ゲート絶縁膜２３であるシリ
コン酸化膜もゲート電極２４の下にのみ残るように加工
される。この後、熱酸化法を用いて、シリコン基板２１
の表面の露出した部分及びｐ型ポリシリコン膜２５の表
面に図示せぬ酸化膜を形成する。これによりゲート電極
２４を形成するときのエッチングダメージが除去され
る。そして、このゲート電極２４に対して自己整合的に
浅い第１のｐ型不純物領域３０を形成する。この第１の
ｐ型不純物領域３０は、例えばボロンを低加速イオン注
入することにより形成される。次に、全面にシリコン窒
化膜２７を堆積した後にＲＩＥ法を用いることにより、
シリコン窒化膜２７をゲート電極２４の側面にのみ残
す。このシリコン窒化膜２７はゲート電極２４の側壁絶
縁膜となる。次に、図６に示したように、シリコン窒化
膜２６及びシリコン窒化膜２７をマスクとして異方性エ
ッチング法、例えばＲＩＥ法を用いてシリコン基板２１
をエッチングして溝３８を形成する。このとき、溝３８
を第２のｎ型不純物領域３３よりも深く、例えば深さ
０．２μｍ程度まで形成する。Next, as shown in FIG. 5, the silicon nitride film 26 and the p-type polysilicon film 25 are processed by using the usual lithography technique and etching technique to form the gate electrode 2.
4 is formed. At this time, the silicon oxide film serving as the gate insulating film 23 is also processed so as to remain only under the gate electrode 24. Thereafter, the silicon substrate 21 is formed using a thermal oxidation method.
An oxide film (not shown) is formed on the exposed portion of the surface and on the surface of the p-type polysilicon film 25. Thus, etching damage when forming the gate electrode 24 is removed. Then, a shallow first p-type impurity region 30 is formed in a self-aligned manner with respect to the gate electrode 24. The first p-type impurity region 30 is formed by, for example, implanting boron at a low acceleration rate. Next, by depositing a silicon nitride film 27 on the entire surface and then using the RIE method,
The silicon nitride film 27 is left only on the side surface of the gate electrode 24. This silicon nitride film 27 becomes a sidewall insulating film of the gate electrode 24. Next, as shown in FIG. 6, using the silicon nitride film 26 and the silicon nitride film 27 as a mask, the silicon substrate 21 is formed by anisotropic etching, for example, RIE.
Is etched to form a groove 38. At this time, the groove 38
Is formed deeper than the second n-type impurity region 33, for example, to a depth of about 0.2 μm.
【００１２】次に、図７に示したように、ボロン（Ｂ）
をドープしながらエピタキシャル成長法を用いることに
より、溝３８に第２のｐ型不純物領域３１となるｐ型シ
リコン層を形成する。この第２のｐ型不純物領域３１と
第１のｐ型不純物領域３０とでソース／ドレイン領域２
９を形成する。そして、通常の方法を用いてソース／ド
レイン領域２９の上部に金属シリサイド層３４を形成す
る。この後、全面に層間絶縁膜３５を堆積した後、ＲＩ
Ｅ法を用いてソース／ドレイン領域２９の上面に到達す
るようにコンタクトホール（図示せず）を形成する。そ
して、このコンタクトホールに導電膜を埋め込むことに
よりコンタクト３７を形成する。さらに上層配線３６を
形成することにより図３に示したＭＯＳトランジスタが
形成される。上記のように本発明の第１の実施の形態に
よれば、以下の効果を得ることができる。まず、ソース
／ドレイン領域２９の空乏層の延びを抑える役割を果た
す第２のｎ型不純物領域３３が形成されている。また、
第２のｐ型不純物領域３１がイオン注入法でなくエピタ
キシャル成長法により形成されるため、従来のようにソ
ース／ドレイン領域の深さ（Ｘｊ）と横方向の広がり
（Ｙｊ）がＹｊ／Ｘｊ〜０．７の関係に拘束されず、ソ
ース／ドレイン領域２９の深さを浅くすることなく横方
向の広がりを小さくすることができる。このため、短チ
ャネル効果を抑制することが可能となる。Next, as shown in FIG. 7, boron (B)
By using an epitaxial growth method while doping, a p-type silicon layer serving as the second p-type impurity region 31 is formed in the trench 38. The source / drain region 2 is formed by the second p-type impurity region 31 and the first p-type impurity region 30.
9 is formed. Then, a metal silicide layer 34 is formed on the source / drain regions 29 by using an ordinary method. Then, after depositing an interlayer insulating film 35 on the entire surface,
A contact hole (not shown) is formed so as to reach the upper surface of the source / drain region 29 by using the E method. Then, a contact 37 is formed by embedding a conductive film in the contact hole. Further, by forming the upper layer wiring 36, the MOS transistor shown in FIG. 3 is formed. As described above, according to the first embodiment of the present invention, the following effects can be obtained. First, a second n-type impurity region 33 serving to suppress the extension of the depletion layer of the source / drain region 29 is formed. Also,
Since the second p-type impurity region 31 is formed not by the ion implantation method but by the epitaxial growth method, the depth (Xj) and the lateral spread (Yj) of the source / drain region are set to Yj / Xjｊ0 as in the related art. .7, the lateral spread can be reduced without reducing the depth of the source / drain regions 29. For this reason, the short channel effect can be suppressed.
【００１３】また、しきい値制御のための第１のｎ型不
純物領域３２は第１のｐ型不純物領域３０に挟まれるよ
うにして形成されている。ソース／ドレイン領域２９の
空乏層の延びを抑えるための第２のｎ型不純物領域３３
は第２のｐ型不純物領域３１に挟まれるようにして形成
されている。つまり、従来技術ではそれら高濃度不純物
領域がソース／ドレイン領域の側面及び底面と接してい
たのに対し（図１参照）、本発明の第１の実施の形態で
は、ｎ型不純物領域３２、３３とｐ型不純物領域３０、
３１とは側面でのみ接している。そのため、高濃度のＰ
Ｎ接合が広い面積にわたって形成されるのを抑制するこ
とができ、接合容量の増大を抑制することが可能とな
る。これにより、ＭＯＳトランジスタの高速化や、素子
特性の安定化を図ることが可能となる。さらに、第２の
ｐ型不純物領域３０は溝３８をエピタキシャル成長法に
より埋めることで形成される。そのため、第２のｐ型不
純物領域３０にはｎ型不純物が含まれていないので、実
効的な電気的深さが減少することもない。このように、
ソース／ドレイン領域２９の電気的深さが浅くならず、
コンタクト３７や金属シリサイド層３４からの接合リー
ク電流の増加を抑制することが可能となる。The first n-type impurity region 32 for controlling the threshold is formed so as to be sandwiched between the first p-type impurity regions 30. Second n-type impurity region 33 for suppressing extension of a depletion layer of source / drain region 29
Are formed so as to be sandwiched between the second p-type impurity regions 31. That is, in the prior art, the high-concentration impurity regions were in contact with the side and bottom surfaces of the source / drain regions (see FIG. 1), whereas in the first embodiment of the present invention, the n-type impurity regions 32, 33 And the p-type impurity region 30,
31 is only in contact with the side surface. Therefore, a high concentration of P
It is possible to suppress the N junction from being formed over a wide area, and to suppress an increase in the junction capacitance. This makes it possible to increase the speed of the MOS transistor and stabilize the element characteristics. Further, the second p-type impurity region 30 is formed by filling the trench 38 by an epitaxial growth method. Therefore, since the second p-type impurity region 30 does not contain an n-type impurity, the effective electrical depth does not decrease. in this way,
The electrical depth of the source / drain regions 29 does not become shallow,
It is possible to suppress an increase in junction leak current from the contact 37 and the metal silicide layer 34.
【００１４】（本発明の第１の実施の形態の変形例）第
１の実施の形態では、ボロン（Ｂ）をドープしながらエ
ピタキシャル成長法を用いることにより、溝３８に第２
のｐ型不純物領域３１となるｐ型シリコン層を形成する
（図７参照）。第１の実施の形態の変形例では、この工
程において最初のうちはボロンをドープしないでシリコ
ン層を形成する。そして、所定時間経過後にボロンをド
ープするようにする。これにより、図８に示したよう
に、第２のｐ型不純物領域３１の底部とｎ型ウェル領域
２８との間に電気的に中間の導電型である真性層３６
（intrinsic layer）が形成される（n-i-p構造）。こ
の真性層３６は、例えばｐ型不純物濃度が１×１０１５
程度のオーダーである場合を含む。このようにした場
合、第２のｐ型不純物領域３１とｎ型ウェル領域２８と
の間で接合容量を減らす効果を得ることができる。 （本発明の第２の実施の形態）本発明の第２の実施の形
態を図面（図９〜図１５）を参酌して説明する。この第
２の実施の形態は、第１の実施の形態にかかる本発明を
ＣＭＯＳ半導体装置に適用したものである。このCMOS半
導体装置の製造方法について説明する。(Modification of First Embodiment of the Present Invention) In the first embodiment, the trench 38 is formed in the second direction by using an epitaxial growth method while doping boron (B).
A p-type silicon layer to be the p-type impurity region 31 is formed (see FIG. 7). In a modification of the first embodiment, a silicon layer is initially formed without doping boron in this step. Then, after a lapse of a predetermined time, boron is doped. Thereby, as shown in FIG. 8, between the bottom of second p-type impurity region 31 and n-type well region 28, intrinsic layer 36 of an electrically intermediate conductivity type is formed.
(Intrinsic layer) is formed (nip structure). The intrinsic layer 36 has, for example, a p-type impurity concentration of 1 × 10 15
Including the case of the order of the degree. In this case, the effect of reducing the junction capacitance between the second p-type impurity region 31 and the n-type well region 28 can be obtained. (Second Embodiment of the Present Invention) A second embodiment of the present invention will be described with reference to the drawings (FIGS. 9 to 15). In the second embodiment, the present invention according to the first embodiment is applied to a CMOS semiconductor device. A method for manufacturing this CMOS semiconductor device will be described.
【００１５】まず、図９に示したように、シリコン基板
５１にＳＴＩ構造の素子分離領域５２を形成する。この
素子分離領域５２として、シリコン基板５１上にシリコ
ン酸化膜をウェット酸化法により厚く成長させるＬＯＣ
ＯＳを用いても構わない。シリコン基板５１のうちｐチ
ャネル型トランジスタを形成する領域にｎ型不純物を導
入して、ｎ型ウェル領域５３を形成する。また、シリコ
ン基板５１のうちｎチャネル型トランジスタを形成する
領域にｐ型不純物を導入して、ｐ型ウェル領域５４を形
成する。次に、シリコン基板５１の表面から０．０５μ
ｍ程度の深さに、トランジスタのしきい値制御のため
に、第１のｎ型不純物領域５７をｎ型ウェル領域５３内
に、第１のｐ型不純物領域５８をｐ型ウェル領域５４内
に、それぞれ形成する。さらに、シリコン基板５１の表
面から０．１２μｍ程度の深さに、ソース／ドレイン領
域の空乏層の延びを抑えるために、第２のｎ型不純物領
域５５をｎ型ウェル領域５３内に、第２のｐ型不純物領
域５６をｐ型ウェル領域５４内に、それぞれ形成する。
なお、第１のｎ型不純物領域５７上は薄いｎ型層７８で
ある。第１のｐ型不純物領域５８上は薄いｐ型層７９で
ある。First, as shown in FIG. 9, an element isolation region 52 having an STI structure is formed on a silicon substrate 51. An LOC in which a silicon oxide film is grown thickly on the silicon substrate 51 by wet oxidation as the element isolation region 52
An OS may be used. An n-type impurity is introduced into a region of the silicon substrate 51 where a p-channel transistor is to be formed to form an n-type well region 53. Further, a p-type impurity is introduced into a region of the silicon substrate 51 where an n-channel transistor is to be formed, thereby forming a p-type well region 54. Next, 0.05 μm from the surface of the silicon substrate 51.
At a depth of about m, the first n-type impurity region 57 is placed in the n-type well region 53 and the first p-type impurity region 58 is placed in the p-type well region 54 for controlling the threshold value of the transistor. , Respectively. Further, in order to suppress the extension of the depletion layer of the source / drain region to a depth of about 0.12 μm from the surface of the silicon substrate 51, a second n-type impurity region 55 is Are formed in the p-type well region 54, respectively.
Note that a thin n-type layer 78 is provided on the first n-type impurity region 57. Above the first p-type impurity region 58 is a thin p-type layer 79.
【００１６】ここで、第１の不純物領域５７、５８と第
２の不純物領域５５、５６とは別々に形成しても構わな
いし、両者を兼ねて同時に形成しても構わない。次に、
熱酸化法を用いてシリコン基板５１の表面にゲート絶縁
膜５９となるシリコン酸化膜を形成する。そして全面に
ポリシリコン膜６０及びシリコン窒化膜６１を堆積す
る。次に、図１０に示したように、通常のリソグラフィ
技術とエッチング技術を用いて、シリコン窒化膜６１と
ポリシリコン膜６０を加工してゲート電極６２を形成す
る。このとき、ゲート絶縁膜５９であるシリコン酸化膜
もゲート電極６２の下にのみ残るように加工される。こ
の後、熱酸化法を用いて、シリコン基板５１の表面の露
出した部分及びポリシリコン膜６０の表面に図示せぬ酸
化膜を形成する。これによりゲート電極６２を形成する
ときのエッチングダメージが除去される。そして、ｐチ
ャネル型トランジスタ領域６５に、ゲート電極６２に対
して自己整合的に浅い第３のｐ型不純物領域６３を形成
する。また、ｎチャネル型トランジスタ領域６６に、ゲ
ート電極６２に対して自己整合的に浅い第３のｎ型不純
物領域６４を形成する。次に、全面にシリコン窒化膜６
７を堆積した後にＲＩＥ法を用いることにより、シリコ
ン窒化膜６７をゲート電極６２の側面にのみ残す。この
シリコン窒化膜６７はゲート電極６２の側壁絶縁膜とな
る。Here, the first impurity regions 57 and 58 and the second impurity regions 55 and 56 may be formed separately, or both may be formed simultaneously. next,
A silicon oxide film serving as a gate insulating film 59 is formed on the surface of the silicon substrate 51 by using a thermal oxidation method. Then, a polysilicon film 60 and a silicon nitride film 61 are deposited on the entire surface. Next, as shown in FIG. 10, the gate electrode 62 is formed by processing the silicon nitride film 61 and the polysilicon film 60 by using a normal lithography technique and an etching technique. At this time, the silicon oxide film serving as the gate insulating film 59 is also processed so as to remain only under the gate electrode 62. Thereafter, an oxide film (not shown) is formed on the exposed portion of the surface of the silicon substrate 51 and the surface of the polysilicon film 60 by using a thermal oxidation method. Thereby, etching damage when forming the gate electrode 62 is removed. Then, a shallow third p-type impurity region 63 is formed in the p-channel transistor region 65 in a self-aligned manner with respect to the gate electrode 62. Further, a shallow third n-type impurity region 64 is formed in the n-channel transistor region 66 in a self-aligned manner with respect to the gate electrode 62. Next, a silicon nitride film 6 is formed on the entire surface.
7 is deposited, the silicon nitride film 67 is left only on the side surfaces of the gate electrode 62 by using the RIE method. This silicon nitride film 67 becomes a sidewall insulating film of the gate electrode 62.
【００１７】次に、図１１に示したように、ｎチャネル
型トランジスタ領域６６を例えばレジスト６９などのマ
スクにより覆う。そして、レジスト６９及びシリコン窒
化膜６１並びにシリコン窒化膜６７をマスクとして異方
性エッチング法、例えばＲＩＥ法を用いてシリコン基板
５１をエッチングして溝６８を形成する。このとき、溝
６８を第２のｎ型不純物領域５５よりも深く、例えば深
さ０．２μｍ程度まで形成する。次に、図１２に示した
ように、ボロン（Ｂ）をドープしながらエピタキシャル
成長法を用いることにより、溝６８に第４のｐ型不純物
領域７０となるｐ型シリコン層を形成する。この第４の
ｐ型不純物領域と第３のｐ型不純物領域６３とでソース
／ドレイン領域７１を形成する。次に、図１３に示した
ように、レジスト６９を除去した後、ｐチャネル型トラ
ンジスタ領域６５を例えばレジスト７２などのマスクに
より覆う。そして、レジスト７２及びシリコン窒化膜６
１並びにシリコン窒化膜６７をマスクとして異方性エッ
チング法、例えばＲＩＥ法を用いてシリコン基板５１を
エッチングして溝７３を形成する。このとき、溝７３を
第２のｐ型不純物領域５６よりも深く、例えば深さ０．
２μｍ程度まで形成する。Next, as shown in FIG. 11, the n-channel transistor region 66 is covered with a mask such as a resist 69, for example. Then, using the resist 69, the silicon nitride film 61, and the silicon nitride film 67 as masks, the silicon substrate 51 is etched using an anisotropic etching method, for example, RIE, to form a groove 68. At this time, the trench 68 is formed deeper than the second n-type impurity region 55, for example, to a depth of about 0.2 μm. Next, as shown in FIG. 12, a p-type silicon layer to be the fourth p-type impurity region 70 is formed in the trench 68 by using an epitaxial growth method while doping boron (B). The fourth p-type impurity region and the third p-type impurity region 63 form a source / drain region 71. Next, as shown in FIG. 13, after removing the resist 69, the p-channel transistor region 65 is covered with a mask such as a resist 72, for example. Then, the resist 72 and the silicon nitride film 6
A groove 73 is formed by etching the silicon substrate 51 using an anisotropic etching method, for example, an RIE method using the silicon nitride film 67 as a mask. At this time, the groove 73 is deeper than the second p-type impurity region 56, for example, the depth of the second p-type impurity region 56 is set to 0.
It is formed up to about 2 μm.
【００１８】次に、図１４に示したように、砒素（Ａ
ｓ）をドープしながらエピタキシャル成長法を用いるこ
とにより、溝７３に第４のｎ型不純物領域７４となるｎ
型シリコン層を形成する。この第４のｎ型不純物領域７
４と第３のｎ型不純物領域６４とでソース／ドレイン領
域７５を形成する。次に、図１５に示したように、レジ
スト７２を除去した後、通常の方法を用いてソース／ド
レイン領域７１及びソース／ドレイン領域７５、の上部
に金属シリサイド層７６を形成する。以上により、本発
明の第２の実施の形態にかかるCMOS半導体装置が形成さ
れる。この本発明の第２の実施の形態によれば、本発明
の第１の実施の形態と同様の効果を得ることができる。 （本発明の第３の実施の形態）本発明の第３の実施の形
態を図面（図１６〜図２２）を参酌して説明する。この
実施の形態は、第２の実施の形態と同じ構造のＣＭＯＳ
半導体装置を製造するものであるが、その製造方法が異
なる。本発明の第３の実施の形態にかかるＣＭＯＳ半導
体装置の製造方法を図面（図１６〜図２２）を参酌して
説明する。まず、第２の実施の形態にかかる図９乃至図
１０の工程は第３の実施の形態においても同様である。Next, as shown in FIG. 14, arsenic (A
By using the epitaxial growth method while doping s), the trench 73 becomes the fourth n-type impurity region 74.
A mold silicon layer is formed. This fourth n-type impurity region 7
4 and the third n-type impurity region 64 form a source / drain region 75. Next, as shown in FIG. 15, after removing the resist 72, a metal silicide layer 76 is formed on the source / drain region 71 and the source / drain region 75 by using an ordinary method. As described above, the CMOS semiconductor device according to the second embodiment of the present invention is formed. According to the second embodiment of the present invention, the same effects as those of the first embodiment of the present invention can be obtained. (Third Embodiment of the Present Invention) A third embodiment of the present invention will be described with reference to the drawings (FIGS. 16 to 22). This embodiment uses a CMOS having the same structure as that of the second embodiment.
Although a semiconductor device is manufactured, the manufacturing method is different. A method of manufacturing a CMOS semiconductor device according to a third embodiment of the present invention will be described with reference to the drawings (FIGS. 16 to 22). First, the steps of FIGS. 9 and 10 according to the second embodiment are the same as those of the third embodiment.
【００１９】次に、図１６に示したように、シリコン窒
化膜６１及びシリコン窒化膜６７並びに素子分離領域５
２をマスクとして異方性エッチング法、例えばＲＩＥ法
を用いてシリコン基板５１をエッチングして溝６８を形
成する。このとき、溝６８を第２のｎ型不純物領域５５
及び第２のｐ型不純物領域５６よりも深く、例えば深さ
０．２μｍ程度まで形成する。次に、図１７に示したよ
うに、エピタキシャル成長法を用いることにより、溝６
８にシリコン層７７を形成する。次に、図１８に示した
ように、ｐチャネル型トランジスタ領域６５を例えばレ
ジスト７２などのマスクにより覆う。そして、レジスト
７２、シリコン窒化膜６１及びシリコン窒化膜６７並び
に素子分離領域５２をマスクとしてｎ型不純物、たとえ
ば砒素（Ａｓ）を注入する。これにより、第４のｎ型不
純物領域７４となるｎ型シリコン層が形成される。この
第４のｎ型不純物領域７４と第３のｎ型不純物領域６４
とでソース／ドレイン領域７５を形成する。次に、図１
９に示したように、レジスト７２を除去した後、ｎチャ
ネル型トランジスタ領域６６を例えばレジスト６９など
のマスクにより覆う。そして、レジスト６９、シリコン
窒化膜６１及びシリコン窒化膜６７並びに素子分離領域
５２をマスクとしてｐ型不純物、たとえばボロン（Ｂ）
を注入する。これにより、第４のｎ型不純物領域７０と
なるｎ型シリコン層が形成される。この第４のｎ型不純
物領域７０と第３のｎ型不純物領域６３とでソース／ド
レイン領域７１を形成する。Next, as shown in FIG. 16, the silicon nitride film 61 and the silicon nitride film 67 and the element isolation region 5
Using the mask 2 as a mask, the silicon substrate 51 is etched using an anisotropic etching method, for example, an RIE method to form a groove 68. At this time, the groove 68 is formed in the second n-type impurity region 55.
And formed deeper than the second p-type impurity region 56, for example, to a depth of about 0.2 μm. Next, as shown in FIG. 17, the trench 6 is formed by using the epitaxial growth method.
8, a silicon layer 77 is formed. Next, as shown in FIG. 18, the p-channel transistor region 65 is covered with a mask such as a resist 72, for example. Then, an n-type impurity, for example, arsenic (As) is implanted using the resist 72, the silicon nitride film 61, the silicon nitride film 67, and the element isolation region 52 as a mask. As a result, an n-type silicon layer to be the fourth n-type impurity region 74 is formed. The fourth n-type impurity region 74 and the third n-type impurity region 64
Thus, source / drain regions 75 are formed. Next, FIG.
As shown in FIG. 9, after removing the resist 72, the n-channel transistor region 66 is covered with a mask such as a resist 69, for example. Then, using the resist 69, the silicon nitride film 61, the silicon nitride film 67, and the element isolation region 52 as a mask, a p-type impurity such as boron (B) is used.
Inject. As a result, an n-type silicon layer serving as the fourth n-type impurity region 70 is formed. Source / drain regions 71 are formed by fourth n-type impurity region 70 and third n-type impurity region 63.
【００２０】次に、図２０に示したように、レジスト６
９を除去した後、通常の方法を用いてソース／ドレイン
領域７１及びソース／ドレイン領域７５、の上部に金属
シリサイド層７６を形成する。以上により、本発明の第
３の実施の形態にかかるCMOS半導体装置が形成される。
この本発明の第３の実施の形態によれば、本発明の第１
の実施の形態と同様の効果を得ることができる。さら
に、第２の実施の形態に比べて工程数を削減する効果を
得ることができる。Next, as shown in FIG.
After removing 9, a metal silicide layer 76 is formed on the source / drain region 71 and the source / drain region 75 by using an ordinary method. As described above, the CMOS semiconductor device according to the third embodiment of the present invention is formed.
According to the third embodiment of the present invention, the first embodiment of the present invention
The same effect as that of the embodiment can be obtained. Further, an effect of reducing the number of steps can be obtained as compared with the second embodiment.
【００２１】[0021]
【発明の効果】本発明によれば、ソース／ドレイン領域
の接合容量の増大や接合リークの増大を抑制するととも
に短チャネル効果を抑制することが可能となる。According to the present invention, it is possible to suppress an increase in the junction capacitance of the source / drain regions and an increase in the junction leakage, and also to suppress the short channel effect.
【図１】従来のＭＯＳトランジスタの構造断面図。FIG. 1 is a structural sectional view of a conventional MOS transistor.
【図２】図１におけるＡ―Ａ’断面の不純物分布及び電
気的に効く分布を示した図。FIG. 2 is a diagram showing an impurity distribution and an electrically effective distribution in an AA ′ section in FIG. 1;
【図３】本発明の第１の実施の形態にかかる半導体装置
の構造を示す断面図。FIG. 3 is an exemplary sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention;
【図４】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。FIG. 4 is a process sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
【図５】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。FIG. 5 is a process sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
【図６】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。FIG. 6 is a process sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
【図７】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。FIG. 7 is a process sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
【図８】本発明の第１の実施の形態の変形例にかかる半
導体装置の断面図。FIG. 8 is a cross-sectional view of a semiconductor device according to a modification of the first embodiment of the present invention.
【図９】本発明の第２の実施の形態の半導体装置の断面
図。FIG. 9 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図１０】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 10 is a process sectional view illustrating the method for manufacturing the semiconductor device of the second embodiment of the present invention.
【図１１】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 11 is a process sectional view illustrating the method for manufacturing the semiconductor device of the second embodiment of the present invention.
【図１２】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 12 is a process sectional view illustrating the method for manufacturing the semiconductor device of the second embodiment of the present invention.
【図１３】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 13 is a process sectional view illustrating the method for manufacturing the semiconductor device of the second embodiment of the present invention.
【図１４】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 14 is a process sectional view illustrating the method for manufacturing the semiconductor device of the second embodiment of the present invention.
【図１５】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 15 is a process sectional view illustrating the method for manufacturing the semiconductor device of the second embodiment of the present invention.
【図１６】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 16 is a process sectional view illustrating the method for manufacturing the semiconductor device of the third embodiment of the present invention.
【図１７】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 17 is a process sectional view illustrating the method for manufacturing the semiconductor device of the third embodiment of the present invention.
【図１８】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 18 is a process sectional view illustrating the method for manufacturing the semiconductor device of the third embodiment of the present invention.
【図１９】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 19 is a process sectional view illustrating the method for manufacturing the semiconductor device of the third embodiment of the present invention.
【図２０】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。FIG. 20 is a process sectional view illustrating the method for manufacturing the semiconductor device of the third embodiment of the present invention.
１・・・・半導体基板、２・・・・素子分離領域、３・・・・ｎ型ウ
ェル領域、４・・・・ゲート絶縁膜、５・・・・ゲート電極、６
・・・・ソース／ドレイン領域、７・・・・ｎ型高濃度不純物領
域、８・・・・金属シリサイド層、９・・・・層間絶縁膜、１０
・・・・上層配線、１１・・・・コンタクト、２１・・・・シリコン
基板、２２・・・・素子分離領域、２３・・・・ゲート絶縁膜、
２４・・・・ゲート電極、２５・・・・ｐ型ポリシリコン膜、２
６・・・・シリコン窒化膜、２７・・・・シリコン窒化膜、２８
・・・・ｎ型ウェル領域、２９・・・・ソース／ドレイン領域、
３０・・・・第１のｐ型不純物領域、３１・・・・第２のｐ型不
純物領域、３２・・・・第１のｎ型不純物領域、３３・・・・第
２のｎ型不純物領域、３４・・・・金属シリサイド層、３５
・・・・層間絶縁膜、３６・・・・真性層、３７・・・・コンタク
ト、３８・・・・溝、５１・・・・シリコン基板、５２・・・・素子
分離領域、５３・・・・ｎ型ウェル領域、５４・・・・ｐ型ウェ
ル領域、５５・・・・第２のｎ型不純物領域、５６・・・・第２
のｐ型不純物領域、５７・・・・第１のｎ型不純物領域、５
８・・・・第１のｐ型不純物領域、５９・・・・ゲート絶縁膜、
６０・・・・ポリシリコン膜、６１・・・・シリコン窒化膜、６
２・・・・ゲート電極、６３・・・・第３のｐ型不純物領域、６
４・・・・第３のｎ型不純物領域、６５・・・・ｐチャネル型ト
ランジスタ領域、６６・・・・ｎチャネル型トランジスタ領
域、６７・・・・シリコン窒化膜、６８・・・・溝、６９・・・・レ
ジスト、７０・・・・第４のｐ型不純物領域、７１・・・・ソー
ス／ドレイン領域、７２・・・・レジスト、７３・・・・溝、７
４・・・・第４のｎ型不純物領域、７５・・・・ソース／ドレイ
ン領域、７６・・・・金属シリサイド層、７７・・・・シリコン
層、７８・…ｎ型層、７９・…ｐ型層。DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Element isolation region, 3 ... N-type well region, 4 ... Gate insulating film, 5 ... Gate electrode, 6
... Source / drain region, 7... N-type high concentration impurity region, 8... Metal silicide layer, 9.
····· Upper wiring, 11 ··· Contact, 21 ··· Silicon substrate, 22 ··· Element isolation region, 23 ··· Gate insulating film,
24... Gate electrode, 25... P-type polysilicon film, 2
6 ··· silicon nitride film, 27 ··· silicon nitride film, 28
... N-type well region, 29... Source / drain region,
30 first p-type impurity region, 31 second p-type impurity region, 32 first n-type impurity region, 33 second n-type impurity Region, 34... Metal silicide layer, 35
···· Interlayer insulating film, 36 ··· intrinsic layer, 37 ··· contact, 38 ··· groove, 51 ··· silicon substrate, 52 ··· element isolation region, 53 ··· .. n-type well region, 54... P-type well region, 55... Second n-type impurity region, 56.
P-type impurity region, 57... First n-type impurity region, 5
8... First p-type impurity region, 59... Gate insulating film,
60... Polysilicon film, 61... Silicon nitride film, 6
2... Gate electrode, 63... Third p-type impurity region, 6
4... Third n-type impurity region, 65... P-channel transistor region, 66... N-channel transistor region, 67... Silicon nitride film, 68. , 69... Resist, 70... Fourth p-type impurity region, 71... Source / drain region, 72.
4... Fourth n-type impurity region, 75... Source / drain region, 76... Metal silicide layer, 77... Silicon layer, 78. p-type layer.
フロントページの続き Ｆターム(参考） 5F040 DA00 DA01 DA12 DB03 DC01 EC07 EE05 EF02 EF09 EF11 EH02 EH07 EK05 FA03 FA07 FA18 FA19 FB02 FB04 FC02 FC05 FC10 5F048 AA08 AC03 BA01 BB07 BC06 BD04 BE03 BF06 BF16 BG14 DA19 DA27 DB06 Continued on the front page F term (reference)
Claims (22)
膜を介して形成されたゲート電極と、 前記半導体基板内に前記ゲート電極に対して自己整合的
に形成され、ソース／ドレイン領域を構成する第２導電
型の不純物層とを具備し、 前記第２導電型の不純物層は第１導電型の不純物を含ま
ないことを特徴とする半導体装置。A gate electrode formed on a semiconductor substrate of a first conductivity type via a gate insulating film; and a source / drain region formed in the semiconductor substrate in self-alignment with the gate electrode. A second conductivity type impurity layer, wherein the second conductivity type impurity layer does not contain a first conductivity type impurity.
膜を介して形成されたゲート電極と、 前記半導体基板の所定の領域に前記ゲート電極に対して
自己整合的に形成され、ソース／ドレイン領域を構成す
る第２導電型の不純物層とを具備し、 前記半導体基板の所定の領域はエピタキシャル成長法に
より形成されたことを特徴とする半導体装置。A gate electrode formed on a semiconductor substrate of a first conductivity type via a gate insulating film; and a gate electrode formed in a predetermined region of the semiconductor substrate in a self-aligned manner with respect to the gate electrode. A second conductivity type impurity layer forming a drain region, wherein the predetermined region of the semiconductor substrate is formed by an epitaxial growth method.
ｊ）と前記第２導電型の不純物層の横方向の広がり（Ｙ
ｊ）の比がＹｊ／Ｘｊ＜０．７であることを特徴とする
請求項１又は２記載の半導体装置。3. A depth (X) of said second conductivity type impurity layer.
j) and the lateral extension of the impurity layer of the second conductivity type (Y
3. The semiconductor device according to claim 1, wherein the ratio j) is Yj / Xj <0.7.
不純物層の側面にのみ接するよう形成された第１導電型
の不純物層をも具備することを特徴する請求項１乃至３
記載の半導体装置。4. The semiconductor device according to claim 1, further comprising a first conductivity type impurity layer formed between said second conductivity type impurity layer and only in contact with a side surface of said impurity layer.
13. The semiconductor device according to claim 1.
半導体基板の間には、真性層が形成されていることを特
徴とする請求項１乃至４記載の半導体装置。5. The semiconductor device according to claim 1, wherein an intrinsic layer is formed between a bottom of said second conductivity type impurity layer and said semiconductor substrate.
膜を介して形成されたゲート電極と、 前記ゲート電極の側面に形成された側壁絶縁膜と、 前記半導体基板内に前記ゲート電極に対して自己整合的
に形成された第２導電型の第１の不純物層と、 前記半導体基板内に前記ゲート電極及び前記側壁絶縁膜
に対して自己整合的に形成され、ソース／ドレイン領域
を構成する第２導電型の第２の不純物層とを具備し、 前記第２の不純物層は第１導電型の不純物を含まないこ
とを特徴とする半導体装置。6. A gate electrode formed on a semiconductor substrate of a first conductivity type via a gate insulating film, a sidewall insulating film formed on a side surface of the gate electrode, and a gate electrode formed in the semiconductor substrate. A first impurity layer of a second conductivity type formed in a self-aligned manner with respect to the gate electrode and the sidewall insulating film in the semiconductor substrate to form a source / drain region And a second impurity layer of a second conductivity type, wherein the second impurity layer does not contain an impurity of the first conductivity type.
膜を介して形成されたゲート電極と、 前記ゲート電極の側面に形成された側壁絶縁膜と、 前記半導体基板内に前記ゲート電極に対して自己整合的
に形成された第２導電型の第１の不純物層と、 前記半導体基板の所定の領域に前記ゲート電極及び前記
側壁絶縁膜に対して自己整合的に形成され、ソース／ド
レイン領域を構成する第２導電型の第２の不純物層とを
具備し、 前記半導体基板の所定の領域はエピタキシャル成長法に
より形成されたことを特徴とする半導体装置。7. A gate electrode formed on a semiconductor substrate of a first conductivity type via a gate insulating film, a sidewall insulating film formed on a side surface of the gate electrode, and a gate electrode formed in the semiconductor substrate. A first impurity layer of a second conductivity type formed in a self-aligned manner, and a source / drain formed in a predetermined region of the semiconductor substrate in a self-aligned manner with respect to the gate electrode and the sidewall insulating film; And a second impurity layer of a second conductivity type forming a region, wherein the predetermined region of the semiconductor substrate is formed by an epitaxial growth method.
記第２の不純物層の横方向の広がり（Ｙｊ）の比がＹｊ
／Ｘｊ＜０．７であることを特徴とする請求項６又は７
記載の半導体装置。8. The ratio of the depth (Xj) of the second impurity layer to the lateral extension (Yj) of the second impurity layer is Yj.
/Xj<0.7.
13. The semiconductor device according to claim 1.
不純物層の側面にのみ接するよう形成された第１導電型
の不純物層をも具備することを特徴する請求項６乃至８
記載の半導体装置。9. The semiconductor device according to claim 6, further comprising a first conductivity type impurity layer formed between said second impurity layers and in contact only with a side surface of said impurity layer.
13. The semiconductor device according to claim 1.
体基板の間には、真性層が形成されていることを特徴と
する請求項６乃至９記載の半導体装置。10. The semiconductor device according to claim 6, wherein an intrinsic layer is formed between a bottom of said second impurity layer and said semiconductor substrate.
縁膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板を所定の
深さまでエッチングして溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内にソース／ドレ
イン領域を構成する第２導電型の不純物層を形成するエ
ピタキシャル成長工程と、 を具備することを特徴とする半導体装置の製造方法。11. A step of forming a gate electrode on a semiconductor substrate of a first conductivity type via a gate insulating film, and a step of forming a groove by etching the semiconductor substrate to a predetermined depth using the gate electrode as a mask. A method of manufacturing a semiconductor device, comprising: forming an impurity layer of a second conductivity type forming a source / drain region in the trench by using an epitaxial growth method.
て、前記第２導電型の不純物層を形成する前に不純物を
含まない層を形成することを特徴とする請求項１１記載
の半導体装置の製造方法。12. The method according to claim 11, wherein in the epitaxial growth step, a layer containing no impurity is formed before forming the second conductivity type impurity layer.
縁膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板を所定の
深さまでエッチングして溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内に前記半導体基
板と同質の半導体層を形成する工程と、 前記半導体層内にソース／ドレイン領域を構成する第２
導電型の不純物層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。13. A step of forming a gate electrode on a semiconductor substrate of a first conductivity type via a gate insulating film, and a step of forming a groove by etching the semiconductor substrate to a predetermined depth using the gate electrode as a mask. Forming a semiconductor layer of the same quality as the semiconductor substrate in the trench by using an epitaxial growth method; and forming a second source / drain region in the semiconductor layer.
Forming a conductive type impurity layer. A method for manufacturing a semiconductor device, comprising:
縁膜を介してゲート電極を形成する工程と、 前記ゲート電極に対して自己整合的に第２導電型の第１
の不純物層を形成する工程と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記ゲート電極及び前記側壁絶縁膜をマスクとして前記
半導体基板を所定の深さまでエッチングして溝を形成す
る工程と、 エピタキシャル成長法を用いて前記溝内にソース／ドレ
イン領域を構成する第２導電型の第２の不純物層を形成
するエピタキシャル成長工程と、 を具備することを特徴とする半導体装置の製造方法。14. A step of forming a gate electrode on a semiconductor substrate of a first conductivity type via a gate insulating film; and forming a first electrode of a second conductivity type in a self-aligned manner with respect to the gate electrode.
Forming a sidewall insulating film on a side surface of the gate electrode; and etching the semiconductor substrate to a predetermined depth using the gate electrode and the sidewall insulating film as a mask to form a groove. A method of manufacturing a semiconductor device, comprising: a step of forming a second impurity layer of a second conductivity type forming a source / drain region in the trench by using an epitaxial growth method.
て、前記第２導電型の第２の不純物層を形成する前に不
純物を含まない層を形成することを特徴とする請求項１
４記載の半導体装置の製造方法。15. The method according to claim 1, wherein in the epitaxial growth step, a layer containing no impurities is formed before forming the second impurity layer of the second conductivity type.
5. The method for manufacturing a semiconductor device according to item 4.
縁膜を介してゲート電極を形成する工程と、 前記ゲート電極に対して自己整合的に第２導電型の第１
の不純物層を形成する工程と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記ゲート電極及び前記側壁絶縁膜をマスクとして前記
半導体基板を所定の深さまでエッチングして溝を形成す
る工程と、 エピタキシャル成長法を用いて前記溝内に前記半導体基
板と同質の半導体層を形成する工程と、 前記半導体層内にソース／ドレイン領域を構成する第２
導電型の第２の不純物層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。16. A step of forming a gate electrode on a semiconductor substrate of a first conductivity type via a gate insulating film; and forming a first electrode of a second conductivity type in a self-aligned manner with respect to the gate electrode.
Forming a sidewall insulating film on a side surface of the gate electrode; and etching the semiconductor substrate to a predetermined depth using the gate electrode and the sidewall insulating film as a mask to form a groove. Forming a semiconductor layer of the same quality as the semiconductor substrate in the trench by using an epitaxial growth method; and forming a source / drain region in the semiconductor layer.
Forming a second impurity layer of conductivity type. A method for manufacturing a semiconductor device, comprising:
の領域に第１導電型の不純物層を形成する工程と、 前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極をマスクとして前記半導体基板をエッチ
ングすることにより、前記第１導電型の不純物層よりも
深い溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内にソース／ドレ
イン領域を構成する第２導電型の不純物層を形成するエ
ピタキシャル成長工程と、 を具備することを特徴とする半導体装置の製造方法。17. A step of forming a first conductivity type impurity layer in a region of a predetermined depth of a first conductivity type semiconductor substrate, and a step of forming a gate electrode on the semiconductor substrate via a gate insulating film. Forming a trench deeper than the impurity layer of the first conductivity type by etching the semiconductor substrate using the gate electrode as a mask; forming source / drain regions in the trench using an epitaxial growth method An epitaxial growth step of forming an impurity layer of the second conductivity type.
て、前記第２導電型の不純物層を形成する前に不純物を
含まない層を形成することを特徴とする請求項１７記載
の半導体装置の製造方法。18. The method of manufacturing a semiconductor device according to claim 17, wherein in the epitaxial growth step, a layer containing no impurity is formed before forming the second conductivity type impurity layer.
の領域に第１導電型の不純物層を形成する工程と、 前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極をマスクとして前記半導体基板をエッチ
ングすることにより、前記第１導電型の不純物層よりも
深い溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内に前記半導体基
板と同質の半導体層を形成する工程と、 前記半導体層内にソース／ドレイン領域を構成する第２
導電型の不純物層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。19. A step of forming a first conductivity type impurity layer in a region of a predetermined depth of a first conductivity type semiconductor substrate, and a step of forming a gate electrode on the semiconductor substrate via a gate insulating film. Forming a groove deeper than the first conductivity type impurity layer by etching the semiconductor substrate using the gate electrode as a mask; and forming a groove deeper than the semiconductor substrate in the groove using an epitaxial growth method. Forming a semiconductor layer; and forming a second source / drain region in the semiconductor layer.
Forming a conductive type impurity layer. A method for manufacturing a semiconductor device, comprising:
の領域に第１導電型の不純物層を形成する工程と、 前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極に対して自己整合的に第２導電型の第１
の不純物層を形成する工程と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記ゲート電極及び前記側壁絶縁膜をマスクとして前記
半導体基板をエッチングすることにより、前記第１導電
型の不純物層よりも深い溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内にソース／ドレ
イン領域を構成する第２導電型の第２の不純物層を形成
するエピタキシャル成長工程と、 を具備することを特徴とする半導体装置の製造方法。20. A step of forming a first conductivity type impurity layer in a region of a predetermined depth of a first conductivity type semiconductor substrate; and a step of forming a gate electrode on the semiconductor substrate via a gate insulating film. A first of a second conductivity type in a self-aligned manner with respect to the gate electrode.
Forming an impurity layer of a first conductive type by etching the semiconductor substrate using the gate electrode and the side wall insulating film as a mask. Forming a trench deeper than the impurity layer, and epitaxially growing a second impurity layer of a second conductivity type forming a source / drain region in the trench by using an epitaxial growth method. A method for manufacturing a semiconductor device.
て、前記第２導電型の第２の不純物層を形成する前に不
純物を含まない層を形成することを特徴とする請求項２
０記載の半導体装置の製造方法。21. In the epitaxial growth step, a layer containing no impurity is formed before forming the second impurity layer of the second conductivity type.
0. A method for manufacturing a semiconductor device according to item 0.
の領域に第１導電型の不純物層を形成する工程と、 前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極に対して自己整合的に第２導電型の第１
の不純物層を形成する工程と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記ゲート電極及び前記側壁絶縁膜をマスクとして前記
半導体基板をエッチングすることにより、前記第１導電
型の不純物層よりも深い溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内に前記半導体基
板と同質の半導体層を形成する工程と、 前記半導体層内にソース／ドレイン領域を構成する第２
導電型の第２の不純物層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。22. A step of forming a first conductivity type impurity layer in a region of a predetermined depth of a first conductivity type semiconductor substrate; and a step of forming a gate electrode on the semiconductor substrate via a gate insulating film. A first of a second conductivity type in a self-aligned manner with respect to the gate electrode.
Forming an impurity layer of a first conductive type by etching the semiconductor substrate using the gate electrode and the side wall insulating film as a mask. Forming a trench deeper than the impurity layer, forming a semiconductor layer of the same quality as the semiconductor substrate in the trench by using an epitaxial growth method, and forming a source / drain region in the semiconductor layer.
Forming a second impurity layer of conductivity type. A method for manufacturing a semiconductor device, comprising:
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |