JPH05120005A - 前命令の繰り返し命令をもつプロセツサ - Google Patents

Abstract

(57)【要約】 【目的】 前命令の繰り返し（リピート）命令をもつプ
ロセッサに関し、リピート命令の動作時に無駄なサイク
ルを挿入することなく実行出来る前命令の繰り返し命令
をもつプロセッサを提供することを目的とする。 【構成】 命令データを入力して解読した後出力するデ
コーダ700 と、デコーダ700 の出力を入力して記憶する
記憶部100 とを有するプロセッサにおいて、デコーダ70
0 でｎ番目の命令データが繰り返し命令であることを解
読した時、ｎ番目より前の所定の命令データを記憶部10
0 から所定回数だけ繰り返し出力するための制御信号を
出力する制御部180 を設け、デコーダ700 でｎ番目の命
令データが繰り返し命令であることを解読した時、制御
部180 の出力の制御信号により、記憶部100 においてｎ
番目の命令データをｎ番目より前の所定の命令データと
置き換えてｎ番目より前の所定の命令データを所定回数
だけ繰り返し出力するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、前命令の繰り返し（リ
ピート）命令をもつプロセッサに関するものである。

【０００２】１命令／クロックサイクルで動作するプロ
セッサにおいて、同一命令を連続して実行する場合、一
般に、その命令を繰り返し回数分記述する代わりに命令
メモリの節約の意味もあり、命令を指定した回数だけ繰
り返すリピート命令をサポートすることが行われる。

【０００３】この場合、リピート命令の動作時に無駄な
サイクルを挿入することなく実行出来るプロセッサが要
望されている。

【０００４】

【従来の技術】図６は従来例の回路の構成を示すブロッ
ク図である。図７は従来例の動作を説明するための図で
ある。

【０００５】図６において、１はプログラムカウンタ
（以下ＰＣと称する）３の出力を入力するごとに＋１加
算して出力する加算器であり、通常は選択部（以下ＳＥ
Ｌと称する）２で、加算器１の出力（カウント数）を選
択してＰＣ３に加えてＰＣ３で一時記憶した後、このカ
ウント数を命令メモリ４のアドレスを示す信号として出
力する。命令メモリ４で、ＰＣ３からのアドレス信号に
よりこのアドレスに記憶されているデータを読み出して
出力する。

【０００６】ＳＥＬ５では、通常は前述した命令メモリ
４から入力したデータを選択して出力してインストラク
ション・レジスタ（以下ＩＲと称する）６に加える。Ｉ
Ｒ６で、通常は命令メモリ４からＳＥＬ５を介して入力
したデータを一時記憶する。そして、デコーダ７で、Ｉ
Ｒ６に一時記憶したデータを読み出して入力しこのデー
タの内容を解読する。

【０００７】ＩＲ10では、通常はデコーダ７で解読した
内容（データ）を読み出してＳＥＬ９を介して入力して
一時記憶する。そして、このＩＲ10に一時記憶したデー
タを読み出して後段の回路、例えばゲート制御部（図示
しない）等に実行命令として送出する。

【０００８】今、デコーダ７で、図７に示すようにＰＣ
３のカウント数がｎに対応するデータ（ｎ）がリピート
命令で、リピートカウンタ（以下ＲＰＣと称する、図示
しない）で指示する数、例えば３回（ｎ＋１）の命令を
繰り返すことを解読した時、デコーダ７からリピート命
令（ＲＥＰ）を出力して、ＳＥＬ２、ＳＥＬ５及びＳＥ
Ｌ９に加える。

【０００９】この時ＰＣ３ではｎ＋２のクロックサイク
ルであり、ＳＥＬ２でデコーダ７からリピート命令（Ｒ
ＥＰ）を入力するとＳＥＬ２の入力を(a) 側に切り替え
て、ｎ＋２の段階で一旦とめてＰＣ３の出力が先に進ま
ないようにする。即ち、ＰＣ３の出力（カウント数）を
ＳＥＬ２を介してフィードバックして再びＰＣ３に加
え、このフィードバック動作をリピート命令（ＲＥＰ）
が終わるまで（今の場合、例えば３回）繰り返す。これ
を図７(1) に示す。

【００１０】ＳＥＬ５でも同様にＳＥＬ５の入力を(a)
側に切り替えて、ＩＲ６の出力の（ｎ＋１）のデータを
ＳＥＬ５を介してフィードバックして再びＩＲ６に加
え、（ｎ＋１）のデータを（今の場合）３回繰り返し出
力するようにする。これを図７(2) に示す。

【００１１】この時ＩＲ10では（ｎ）のリピート命令
（ＲＥＰ）を一時記憶しており、この（ｎ）のリピート
命令（ＲＥＰ）を後段の回路（図示しない）に送出して
も実行する内容がないため、ＳＥＬ９では(b)側に切り
替えて無処理(‘ＮＯＰ’)８を示す信号をＩＲ10に加え
る。そして、次の３連続するクロックサイクルで（ｎ＋
１）のデータを３回繰り返して入力し一時記憶した後、
後段の回路例えばゲート制御部（図示しない）等に送出
してプログラム命令を実行するようにする。（ｎ＋１）
のデータが３回連続した後は、通常の命令データに戻り
（ｎ＋２）、（ｎ＋３）、・・・のデータを入／出力す
る。

【００１２】一方、ＲＰＣ（図示しない）では、デコー
ダ７で（ｎ＋１）のデータを解読して出力するごとにカ
ウント数から１を減じ、カウント数が１になった時
（ｎ）のリピート命令（ＲＥＰ）の出力を停止する。こ
のリピート命令（ＲＥＰ）の出力の停止によりＳＥＬ
２、５では入力を(a)側から(b)側に切り替え、又、ＳＥ
Ｌ９では(b) 側から(a) 側に切り替えて、通常のデータ
の転送を行うようにする。これを図７(3) 及び(4)に示
す。

【００１３】

【発明が解決しようとする課題】しかしながら上述した
回路においては、デコーダ７でリピート命令を解読した
時には、リピート命令の次の命令を繰り返すため命令実
行時にはリピート命令は無処理（ＮＯＰ）となり、無駄
な実行サイクルが出来てしまうという問題点があった。

【００１４】したがって本発明の目的は、リピート命令
の動作時に無駄なサイクルを挿入することなく実行出来
る前命令のリピート命令をもつプロセッサを提供するこ
とにある。

【００１５】

【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、命
令データを入力して解読した後出力するデコーダ700
と、デコーダ700 の出力を入力して記憶する記憶部100
とを有するプロセッサにおいて、180 は、デコーダ700
でｎ番目の命令データが繰り返しを指示する命令である
ことを解読した時、ｎ番目より前の所定の命令データを
記憶部100 から所定回数だけ繰り返し出力するための制
御信号を出力する制御部である。

【００１６】そして、デコーダ700 でｎ番目の命令デー
タが繰り返しを指示する命令であることを解読した時、
制御部180 の出力の制御信号により、記憶部100 におい
てｎ番目の命令データをｎ番目より前の所定の命令デー
タと置き換えて、ｎ番目より前の所定の命令データを所
定回数だけ繰り返し出力するように構成する。

【００１７】

【作用】図１において、デコーダ700 で、例えばｎ番目
の命令データが（ｎ−１）番目の命令データを繰り返す
ことを指示する繰り返し命令であることを解読した時、
制御部180 の出力の制御信号により、記憶部100 におい
て、ｎ番目の命令データを（ｎ−１）番目の所定の命令
データと置き換えて、ｎ番目のクロックサイクルで（ｎ
−１）番目の命令データを記憶部100 から読み出して出
力する。

【００１８】そして、繰り返しの指示回数がｍ回の時、
残りの（ｍ−１）回前記（ｎ−１）番目の命令データを
記憶部100 から読み出して出力する。この結果、繰り返
し命令の動作時に無駄なサイクルを挿入することなく命
令データを実行することが出来る。

【００１９】

【実施例】図２は本発明の実施例の回路の構成を示すブ
ロック図である。図３は実施例のＳＥＬ制御回路の構成
を示すブロック図である。

【００２０】図４は実施例の動作を説明するための図
（その１）である。図５は実施例の動作を説明するため
の図（その２）である。全図を通じて同一符号は同一対
象物を示す。

【００２１】図２において、デコーダ７で繰り返し（リ
ピート）命令以外のデータを解読した時には回路動作が
従来の技術で説明したのと同じであるため、その説明を
省略する。

【００２２】次に、デコーダ７でｎ番目のデータ、即ち
データ（ｎ）がリピート命令であることを解読した時、
デコーダ７からリピート命令（ＲＥＰ）を出力して、図
３に示すＳＥＬ制御回路18のＳＲフリップフロップ回路
（以下ＳＲ−ＦＦと称する）16のセット端子（Ｓ）に加
える。又、リピート指示回数が例えば３であるとする
と、ＲＰＣ13にこのリピート回数３を設定する。

【００２３】そして、図３に示す比較部15で、ＲＰＣ13
の出力と数値‘１’とを比較する。ＲＰＣ13の出力は
（今の場合）最初‘３’であり両者が等しくないため、
比較部15からは‘０’を出力する。（ＲＰＣ13の出力が
‘１’になった時両者は等しくなって、比較部15から
‘1' を出力する）。（この出力をCOMPと称する）。こ
の比較部15の出力（COMP）を後述するＳＥＬ制御部17に
加えるとともに、前述したＳＲ−ＦＦ16のリセット
（Ｒ）端子に加える。

【００２４】すると、ＳＲ−ＦＦ16からは出力（EXREP
と称する）として‘１’を出力する（表１参照）。前述
した比較部15の出力（COMP) とＳＲ−ＦＦ16の出力（EX
REP)とをＳＥＬ制御部17に加え、ＳＥＬ制御部17で表２
の〜の(a) 、(b) 又は(a) 〜(c)に示すような論理
演算を行う。ＳＥＬ制御部17で論理演算して得られた出
力の、、及びをそれぞれ、ＳＥＬ２、ＳＥＬ
５、ＳＥＬ９及びＳＥＬ12に加える。

【００２５】

【表１】

【００２６】

【表２】

【００２７】表２において、例えばの(a) 、即ちEXRE
P ・(Inv)COMP の論理演算を行う時、前述したようにEX
REP が‘１’、COMPは‘０’のため、COMPを反転した(I
nv)COMP は‘１’となり、両者の論理積であるEXREP ・
(Inv)COMP ＝‘１’となる。又、の(b) の (Inv)｛EX
REP・(Inv)COMP ｝は上記の(a) を反転したものであ
るため、‘０’となる。

【００２８】〜の(a) 、(b) 又は(a) 、(b)、(c)
のなかで‘１’となるのはそれぞれ１つだけであり、こ
の‘１’となる演算結果に対応するＳＥＬの入力を選択
するように設定してある。前述したの場合、(a) が
‘１’、(b) が‘０’のため、図２に示すＳＥＬ２の
(a) 入力を切替え選択する。この結果、ＰＣ３では次の
クロックサイクルで、ＳＥＬ２の(a) 入力 を経由する
フィードバックループにより（ｎ＋２）のカウント数を
出力する。これを図４の(1) に示す。

【００２９】又、表２のの(a) 、(b) は、前述した
の(a) 、（ｂ）と同じ論理演算式で設定してあるため、
ＳＥＬ５でも(a)入力を切替え選択し、ＩＲ６では次の
クロックサイクルで、ＳＥＬ５の(a) 入力を経由するフ
ィードバックループにより（ｎ＋１）のデータを出力す
る。これを図４の(2) に示す。

【００３０】次に表２のの場合、(a) は前述したの
(a) と同じ論理演算式で設定してあるため、(a) が
‘１’となりＳＥＬ９でも(a) 入力を切替え選択する。
そして、ＩＲ10では、例えば命令データ（ｎ）の１クロ
ックサイクル前の命令データ、即ち（ｎ−１）の命令デ
ータを読み出して出力するとともに、ＳＥＬ９の(a)入
力を経由するフィードバックループにより（ｎ−１）の
データをＩＲ10に再入力して記憶する。そして、次のク
ロックサイルクでも、（ｎ−１）の命令データを読み出
して出力する。これを図４の(3) に示す。尚、ＩＲ10の
出力を後段のゲート制御部（図示しない）等の回路に送
出する。

【００３１】尚、参考のため、表２のの(b) 、即ち(I
nv) ｛EXREP ・(Inv)COMP ＋REP ・COMP｝の論理演算を
行うと、今の場合（ＲＰＣ＝３）、表１からEXREP は
‘１’、COMPは‘０’、又、REP はデコーダ７が繰り返
し命令を解読した最初のクロックサイクルだけ‘１’と
なるため、(Inv) ｛EXREP ・(Inv)COMP ＋REP ・COMP｝
は‘０’となる。又、表２のの(c) 、即ちREP ・COMP
は同様にして‘０’となる。

【００３２】次に、表１のの(a)、即ち(REP＋EXREP)
・(Inv)(COMP)の論理演算を行うと、前述したようにEXR
EP は‘１’、COMPは‘０’のため、COMPを反転した(In
v)COMP は‘１’となる。又、REP はデコーダ７が繰り
返し命令を解読した最初のクロックサイクルだけ‘１’
となるのため、結局、(REP＋EXREP)・(Inv)(COMP)＝
‘１’となる。又、の(b) は上記の(a) を反転した
ものであるため‘０’となる。このの出力信号により
図３に示すＳＥＬ12は‘１’である(a) 入力を切替え選
択する。

【００３３】この結果、ＲＰＣ13の出力値(‘３')から
図３に示す減算器11で‘１’を減算した値(‘２')がＳ
ＥＬ12を介してＲＰＣ13に加えられるため、次のクロッ
クサイクルではＲＰＣ13からは‘２’を出力して比較器
15に加える。比較器15ではこの入力‘２’と予め設定し
た値‘１’を比較するが両者が等しくないため、比較器
15からは出力（COMP) として‘０’を出力してＳＲ−Ｆ
Ｆ16のＲ端子に加える。ＳＲ−ＦＦ16ではCOMP‘０’を
入力したため、次のクロックサイクル（ＲＰＣの出力＝
２）では(EXREP) として‘１’を出力する。（表１参
照）。

【００３４】上述したCOMP及びEXREP をＳＥＬ制御部17
に加え、ＳＥＬ制御部17で前述したと同様にして表２の
〜の論理演算を行う。この場合、表１に示すように
ＲＰＣ13の出力＝２の時、COMP及びEXREP の値はＲＰＣ
13の出力＝３の時と同じであるため、前述したＲＰＣ13
の出力＝３の時と同様に〜はすべて(a)が‘１’と
なる。この結果、ＳＥＬ２、５、９及び12は(a) 入力を
切替え選択する。

【００３５】この結果、ＰＣ３はｎ＋２のアドレス信号
を、ＩＲ６は（ｎ＋１）のデータを出力する。又、ＩＲ
10は（ｎ−１）のデータを読み出して出力し、後段の回
路（図示しない）に加える（図４参照）。

【００３６】次に、図３に示すＳＥＬ12は(a) 入力を切
替え選択しているため、次のクロックサイクルでは、Ｒ
ＰＣ13の出力(‘２')から減算器11で‘１’減じた値
(‘１’)がＳＥＬ12を介してＲＰＣ13に加えられ、この
値(‘１')をＲＰＣ13から比較部15に出力する。比較部1
5で、ＲＰＣ13からの入力(‘１')と予め設定した値
‘１’とを比較し、両者が等しいため、COMPとして
‘１’を出力する。（表１参照）。

【００３７】このCOMP出力とデコーダ７の出力（ＲＥ
Ｐ、ＲＰＣ13の出力が‘２’及び‘１’の時にはＲＥＰ
＝‘０’となっている）とをＳＲ−ＦＦ16に加えると、
表１に示すようにＳＲ−ＦＦ16からはEXREP として
‘０’を出力する。このEXREP 値とCOMP値とをＳＥＬ制
御部17に加え、ＳＥＬ制御部17で表２の〜に示す論
理演算を行う。

【００３８】表２において、の(a) 、即ちEXREP ・(I
nv)COMP は、上述したようにＲＰＣ13の出力＝‘１’の
時EXREP は‘０’、COMPが‘１’のため(Inv)COMPは
‘０’となり、EXREP ・(Inv)COMP は‘０’となる。こ
のため、の(a) を反転した(b) 、即ち(Inv) ｛EXREP
・(Inv)COMP ｝ は‘１’となる。

【００３９】この結果、の信号により図２に示すＳＥ
Ｌ２は(b) 入力を切替え選択して、通常の動作に戻る。
即ち、ＰＣ３の出力（ｎ＋２のアドレス信号）に加算器
１で‘１’を加算し、ＳＥＬ２を介して入力した値（ｎ
＋３）を出力して命令メモリ４に加えて記憶する。（図
４の(1)参照）。

【００４０】又、の(a) 、(b) はそれぞれ上述した
の(a) 、(b) と同じ論理演算式であるため、の(b) が
‘１’となり、このの信号により図２に示すＳＥＬ５
も(b) 入力を切替え選択して、通常の動作に戻る。即
ち、命令メモリ４に１クロックサイクル前に記憶してあ
った（ｎ＋２）のデータを読み出して、ＳＥＬ５を介し
てＩＲ６に加える。（図４の(2)参照）。

【００４１】又、の(a) は上述したの(a) と同じで
あるため、(a) は‘０’となる。次に、の(b) 、即ち
(Inv) ｛EXREP ・(Inv)COMP ＋REP ・COMP｝は、前述し
たようにEXREP とREP は‘０’、COMPは‘１’であるた
め、‘１’となる。この結果、の信号によりＳＥＬ９
は(b) 入力を切替え選択して通常の動作に戻る。即ち、
デコーダ７でリピート命令（ｎ）の次の命令データ（ｎ
＋１）を解読して得られる出力を、ＳＥＬ９を介してＩ
Ｒ10に入力して記憶する。そして、次のクロックサイク
ルで（ｎ＋１）の命令データを読み出して、後段の回路
（図示しない）に加え実行に移す。（図４の(3) 参
照）。

【００４２】又、表２のの(a) 、即ち(REP＋EXREP)・
(Inv)COMP は、前述したようにREPとEXREPは‘０’、CO
MPは‘１’のため、‘０’となる。このための(a)を
反転したの(b) は‘１’となる。このため、の信号
により図３に示すＳＥＬ12は(b) 入力を切替え選択し
て、通常の動作に戻る。

【００４３】尚、上述したリピート命令により繰り返さ
れる命令データ（ｎ−１）は、単一又は複数の命令デー
タのいずれであってもよい。この結果、リピート命令の
動作時に無駄なサイクルを挿入することなく命令データ
を実行することが出来、プロセッサにおいてより高速な
処理を行うことが可能となる。

【００４４】尚、図２に示すデコーダ７で、リピート命
令を解読しその繰り返し（指示）回数が１回の時には、
表２の〜の(a) 、即ちEXREP・(Inv)COMP は表１か
らEXREP が‘０’、COMPが‘１’のため、‘０’とな
る。このため、(a) を反転した、の(b) は‘１’と
なる。この結果、及びの信号によりＳＥＬ２及びＳ
ＥＬ５は(b) 入力を切替え選択して通常動作を行う。

【００４５】又、の(b) 、即ち(Inv) ｛EXREP ・(In
v)COMP ＋REP ・COMP｝は、EXREPが‘０’、COMPが
‘１’、又デコーダ７がリピート命令を解読した最初の
クロックサイクルだけREP は‘１’となるため、‘０’
となる。の(c) 、即ちREP ・COMPは、‘１’となる。
この結果、の信号によりＳＥＬ９は(c) 入力を切替え
選択して、無処理（‘ＮＯＰ’）８を表す信号をＩＲ10
に加えるようにする。この場合には、ＩＲ10からは１ク
ロックサイクルだけ無処理（‘ＮＯＰ’）の信号を出力
する。（図５参照）。

【００４６】尚、参考までに表２のの論理演算を行う
と、の(a) 、即ち(REP＋EXREP)・(Inv)COMP は、前述
した値を用いると‘０’となる。したがって、の(a)
を反転したの(b) 、即ち(Inv) ｛(REP＋EXREP)・(In
v)COMP ｝は‘１’となる。このため、の信号により
ＳＥＬ12は(b) 入力を切替え選択して、引続き通常の動
作を行う。

【００４７】

【発明の効果】以上説明したように本発明によれば、繰
り返し命令の動作時に無駄なサイクルを挿入することな
く命令データを実行することが出来、プロセッサにおい
てより高速な処理を行うことが可能となる。

【図面の簡単な説明】

【図１】は本発明の原理図、

【図２】は本発明の実施例の回路の構成を示すブロック
図、

【図３】は実施例のＳＥＬ制御回路の構成を示すブロッ
ク図、

【図４】は実施例の動作を説明するための図（その
１）、

【図５】は実施例の動作を説明するための図（その
２）、

【図６】は従来例の回路の構成を示すブロック図、

【図７】は従来例の動作を説明するための図である。

【符号の説明】

100 は記憶部、 180 は制御部、 700はデコーダ を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 市村 宏樹 栃木県小山市城東３丁目28番１号 富士通 デイジタル・テクノロジ株式会社内 (72)発明者 長沢 達也 栃木県小山市城東３丁目28番１号 富士通 デイジタル・テクノロジ株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 命令データを入力して解読した後出力す
   るデコーダ(700)と、該デコーダ(700) の出力を入力し
   て記憶する記憶部(100) とを有するプロセッサにおい
   て、 該デコーダ(700) でｎ番目の命令データが繰り返しを指
   示する命令であることを解読した時、該ｎ番目より前の
   所定の命令データを該記憶部(100) から所定回数だけ繰
   り返し出力するための制御信号を出力する制御部(180)
   を設け、 該デコーダ(700) で該ｎ番目の命令データが繰り返しを
   指示する命令であることを解読した時、該制御部(180)
   の出力の制御信号により、該記憶部(100) において該ｎ
   番目の命令データを該ｎ番目より前の所定の命令データ
   と置き換えて、該ｎ番目より前の所定の命令データを所
   定回数だけ繰り返し出力するようにしたことを特徴とす
   る前命令の繰り返し命令をもつプロセッサ。