JP2000114520A - 電力用半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 238000009792 diffusion process Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
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Abstract
チリサーフ層を備えた横型パワーMOSFETを実現す
ること。 【解決手段】埋込み酸化膜2に達しない深さのp- 型ド
リフト層4を形成するとともに、n- 型ドリフト層のn
型不純物のドーズ量を多くする。
Description
FETを備えた電力用半導体装置に関する。
子の1つとして、横型パワーMOSFETが知られてい
る。図10に従来の横型パワーMOSFETの断面斜視
図、図11に同横型パワーMOSFETの平面図、図1
2に図11のA−A’断面図、図13に図11のB−
B’断面図、図14に図11のC−C’断面図をそれぞ
れ示す。
リフト層がストライプ状のn- 型ドリフト層81とp-
型ドリフト層82とで構成され、これらがチャネル幅方
向に沿って交互に形成されていることである。このよう
に交互に形成されたn- 型ドリフト層81とp- 型ドリ
フト層82はマルチリサーフ層と呼ばれている。
み酸化膜、85はn- 型活性層、86はp型ボディ層、
87はn+ 型ソース拡散層、88はp+ 型コンタクト
層、89はゲート酸化膜、90はゲート電極、91はn
+ 型ドレイン拡散層、92はドレイン電極、93はソー
ス電極をそれぞれ示している。
2に正電圧、ソース電極93に負電圧を印加して素子を
オン状態すると、図11に示すように、n- 型ドリフト
層81とp- 型ドリフト層82とのpn接合界面から空
乏層94が生じる。
いので、p- 型ドリフト層82の無いものに比べて、す
なわちゲート電極90からn+ 型ドレイン層91に向か
っての空乏化によってドリフト層81,82を完全空乏
化するものに比べて、完全空乏化が容易に起こる。この
ため、ドリフト層81,82の不純物のドーズ量を高く
できるようになり、オン抵抗の低減化を図れる。
84とn- 型ドリフト層81との界面からも空乏層95
が生じる。この空乏層95がn- 型ドリフト層81の全
体に広がると、その時点で空乏層94の広がりが停止す
る。
全空乏化していないと、p- 型ドリフト層82の一部に
空乏化しない領域が残る。特に、図12に示すように、
埋込み酸化膜84から空乏化したn- 型ドリフト層81
と接した下部部分96に空乏化しない領域が残りやす
い。このような空乏化されない領域が残ると、期待通り
の高耐圧が得られないという問題が起こる。
81およびp- 型ドリフト層82の不純物濃度分布を最
適化するという方法によって回避可能であるが、最適化
の範囲が狭かったり、他の問題を引き起こす可能性があ
るため、この方法は採用できるものではなかった。
- 型ドリフト層およびp- 型ドリフト層(マルチリサー
フ層)を備えた横型パワーMOSFETは、オン抵抗を
低くできるという利点を持っていたが、p- 型ドリフト
層の一部に空乏化しない領域が残ることによって、期待
通りの高耐圧が得られなくなるという問題があった。
ので、その目的とするところは、低オン抵抗と高耐圧を
同時に満足できる、n- 型ドリフト層およびp- 型ドリ
フト層を有する横型パワーMOSFETを備えた電力用
半導体装置を提供することにある。
するために、本発明(請求項1)に係る電力用半導体装
置は、絶縁領域上に設けられた高抵抗の第1導電型活性
層と、この第1導電型活性層の表面に選択的に形成され
た第2導電型ボディ層と、この第2導電型ボディ層の表
面に選択的に形成された第1導電型ソース層と、前記第
1導電型活性層の表面に前記第2導電型ボディ層とは離
れて選択的に形成された第1導電型ドレイン層と、前記
第1導電型ソース層と前記第1導電型活性層とで挟まれ
た領域の前記第2導電型ボディ層上にゲート絶縁膜を介
して形成されたゲート電極と、前記第2導電型ボディ層
と前記第1導電型ドレイン層とで挟まれた領域の前記第
1導電型活性層の表面に、前記第2導電型ボディ層から
前記第1導電型ドレイン層に向かってストライプ状に形
成され、かつ互いに所定距離だけ離れて形成された複数
の高抵抗の第2導電型ドリフト層とを具備し、これらの
第2導電型ドリフト層で挟まれた領域をストライプ状の
第1導電型ドリフト層とすることを特徴とする。
は、第2導電型半導体基板上に形成された高抵抗の第1
導電型活性層と、この第1導電型活性層の表面に選択的
に形成された第2導電型ボディ層と、この第2導電型ボ
ディ層の表面に選択的に形成された第1導電型ソース層
と、前記第1導電型活性層の表面に前記第2導電型ボデ
ィ層とは離れて選択的に形成された第1導電型ドレイン
層と、前記第1導電型ソース層と前記第1導電型活性層
とで挟まれた領域の前記第2導電型ボディ層上にゲート
絶縁膜を介して形成されたゲート電極と、前記第2導電
型ボディ層と前記第1導電型ドレイン層とで挟まれた領
域の前記第1導電型活性層の表面に、前記第2導電型ボ
ディ層から前記第1導電型ドレイン層に向かってストラ
イプ状に形成され、かつ互いに所定距離だけ離れて形成
された複数の高抵抗の第2導電型ドリフト層とを具備
し、これらの第2導電型ドリフト層で挟まれた領域をス
トライプ状の第1導電型ドリフト層とすることを特徴と
する。
る。 (1)第1導電型活性層の第1導電型不純物のドーズ量
は、1.0×1012cm-2以上2.0×1012cm-2以
下である。 (2)上記所定距離は、0.5μm以上5μm以下であ
る。 (3)第1導電型ドリフト層と第2導電型ドリフト層の
繰り返しのピッチ方向のドーズ量は、1.0×1012c
m-2以上5.0×1012cm-2以下である。
ト層は第1導電型活性層自身であっても良いし、あるい
は別途形成したものであっても良い。また、第2導電型
ドリフト層は、例えば第1導電型ドリフト層の表面にス
トライプ状の溝を形成し、この溝内に第2導電型半導体
層をエピタキシャル成長させることによって形成する。
フト層が絶縁膜に達していないため、第1導電型ドリフ
ト層の絶縁膜からの空乏化がある程度進まないと、第2
導電型ドリフト層とpn接合を構成する部分の第1導電
型ドリフト層には空乏層は形成されない。
合を構成する部分の第1導電型ドリフト層に空乏層が達
する前に、第2導電型ドリフト層と第1導電型ドリフト
層とのpn接合界面からの空乏化によって、第2導電型
ドリフト層および第1導電型ドリフト層が完全空乏化す
るように、第2導電型ドリフト層と絶縁膜との間の距離
を選べば、第2導電型ドリフト層の一部に空乏化しない
領域が残らずに済むので、高耐圧を実現できる。
および第2導電型ドリフト層の完全空乏化を実現できる
ことで、第1導電型ドリフト層の不純物のドーズ量を高
くできるので、オン抵抗の低減化を図れるようになる。
の実施の形態(以下、実施形態という)を説明する。図
1は本発明の一実施形態に係るマルチリサーフ層を有す
る横型パワーMOSFETの断面斜視図、図2は同横型
パワーMOSFETの平面図、図3は図2の矢視A−
A’断面図、図4は図2の矢視B−B’断面図、図5は
図2の矢視C−C’断面図である。
持基板1上には埋込み酸化膜2を介してn- 型活性層3
が設けられている。これらの支持基板1、埋込み酸化膜
2およびn- 型活性層3はSOI基板を構成しており、
例えば直接接着法を用いて形成すると良い。支持基板1
の導電型はp型でもn型でも良い。
横型パワーMOSFETを作成している。図には、1個
の横型パワーMOSFETしか示されていないが実際に
は多数形成され、さらに横型パワーMOSFET以外の
素子も形成されて電力用半導体装置が構成されている。
以下、本素子を製造工程に従って説明するが、製造方法
はこれに限定されるものではない。
もって所定幅のストライプ状の複数のトレンチを形成
し、次にエピタキシャル成長法を用いて、これらのトレ
ンチの内部にp- 型ドリフト層4をそれぞれ形成する。
層4とストライプ状のn- 型ドリフト層5(=n- 型活
性層3の表面部分)とが交互に配列されてなるドリフト
層(マルチリサーフ層)が得られる。ただし、p- 型ド
リフト層4は、従来構造とは異なり、埋込み酸化膜2に
は達していない。また、上記所定間隔および所定幅は後
述する。
ーフ層の長手方向に対して平行方向に、p- 型ドリフト
層4よりも浅いp型ボディ層6を選択的に形成した後、
マルチリサーフ層の長手方向に対して垂直方向にゲート
酸化膜7およびゲート電極8を形成する。
示)を形成し、このレジストとゲート電極8をマスクに
用いて、n+ 型ソース拡散層9およびn+ 型ドレイン拡
散層10を形成する。n+ 型ソース拡散層9は自己整合
的に形成される。この後、上記レジストを剥離する。
電極12およびドレイン電極13を形成することによっ
て、p型ボディ層6からn型ドレイン層10に向かって
ストライプ状に形成されたp型ドリフト層4とn型ドリ
フト層5とからなるマルチリサーフ層を有する横型パワ
ーMOSFETが完成する。
すように、埋込み酸化膜2とn- 型ドリフト層5との界
面から空乏層14が生じる。ここで、本素子の場合、従
来構造とは異なり、p- 型ドリフト層4は埋込み酸化膜
2に達していない。
を構成する部分のn型ドリフト層5に空乏層14が達す
る前に、p- 型ドリフト層4とn- 型ドリフト層5との
pn接合界面からの空乏化によって、p- 型ドリフト層
4およびn- 型ドリフト層5が完全空乏化するように、
p- 型ドリフト層4と埋込み酸化膜2との間の距離を選
べば、p- 型ドリフト層4の一部に空乏化しない領域が
残らずに済むので、高耐圧を実現できる。
よびn- 型ドリフト層5の完全空乏化を実現できること
で、第1導電型ドリフト層の不純物のドーズ量を高くで
きるので、オン抵抗の低減化を図れるようになる。
n型不純物のドーズ量は、1.0×1012cm-2以上
2.0×1012cm-2以下の範囲にあることが望まし
い。この範囲よりも低いドーズ量では、空乏層14がp
- 型ドリフト層4にすぐに達してしまうため、ドレイン
電圧がさらに高くなるとn- 型ドリフト層5にも空乏層
が伸びるので、従来構造と同じくp- 型層4が空乏化せ
ずに残り、耐圧が低下してしまう。逆に上記範囲よりも
高いドーズ量では、n- 型ドリフト層5が完全空乏化す
る前に、素子がブレークダウンしてしまうので、高耐圧
は得られなくなる。なお、n- 型ドリフト層5の部分の
n型不純物のドーズ量の好ましい値は、上記したn- 型
活性層3のp- 型層4下のn型不純物のドーズ量の好ま
しい値と同じではない。
ト層5の繰り返しピッチ(所定間隔および所定幅)は
0.5μm以上5μm以下であることが望ましい。この
範囲よりも小さいピッチでは、p- 型ドリフト層4とn
- 型ドリフト層5とのpn接合のビルトインポテンシャ
ルにより、電流経路であるn- 型ドリフト層5が空乏化
してしまい低いオン抵抗が得られず、その結果としてオ
ン電圧が上昇してしまう。逆に上記範囲よりも大きいピ
ッチでは、n- 型ドリフト層5のn型不純物のドーズ量
を大きくできないので、低いオン抵抗(低いオン電圧)
が得られない。
n- 型ドリフト層5の幅と、p- 型ドリフト層4の幅と
は通常同じであるが、電子が流れる領域はn- 型ドリフ
ト層5なので、p- 型ドリフト層4の幅はn- 型ドリフ
ト層5の幅よりも狭くても良い。さらに、p- 型ドリフ
ト層4の不純物のドーズ量を下記の好ましいドーズ量に
設定すれば、p- 型ドリフト層4の幅は0.5μmより
も狭くても良い。
の繰り返し方向の不純物のドーズ量は、1.0×1012
cm-2以上5.0×1012cm-2以下の範囲にあること
が好ましい。この範囲よりも低いドーズ量では、オン抵
抗を十分に低くできない。逆に上記範囲よりも高いドー
ズ量では、p- 型ドリフト層4およびn- 型ドリフト層
5が完全空乏化する前に、素子がブレークダウンしてし
まうので、高耐圧は得られなくなる。
ところ、ドリフト長が10μmの場合で、従来構造の素
子の耐圧が73Vであったのに対し、本素子の耐圧は1
04Vという高い耐圧であった。
6、図7、図8、図9はそれぞれ図1、図3、図4、図
5に相当する図である。平面図は図2と同じであるので
図示していない。この変形例は、SOI基板の代わり
に、p- 型基板11を用いた例である。p- 型基板11
の表面にn- 型活性層3を形成し、このn- 型活性層3
に本素子と同じ素子構造を形成することによって、同様
な効果が得られる。
散層10からp+ 型コンタクト層11までの領域にp-
型ドリフト層4を形成する場合について説明したが、原
理的にはn+ 型ドレイン拡散層10からp型ボディ層6
までの領域にあれば十分である。
4がn- 型活性層3自身である場合について説明した
が、イオン注入等によって別途形成したものであっても
良い。なお、本実施形態では、埋込み酸化膜2(絶縁領
域)の下に支持基板1が存在する基板の場合について説
明したが、本発明はSOS基板のように絶縁基板(絶縁
領域)の下になにも存在しない基板の場合にも適用でき
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
2導電型ドリフト層および第1導電型ドリフト層を完全
空乏化できるので、低オン抵抗と高耐圧を同時に満足で
きる、マルチリサーフ層を有する横型パワーMOSFE
Tを備えた電力用半導体装置を実現できるようになる。
有する横型パワーMOSFETの断面斜視図
MOSFETの断面斜視図
Claims (5)
- 【請求項1】絶縁領域上に設けられた高抵抗の第1導電
型活性層と、 この第1導電型活性層の表面に選択的に形成された第2
導電型ボディ層と、 この第2導電型ボディ層の表面に選択的に形成された第
1導電型ソース層と、 前記第1導電型活性層の表面に前記第2導電型ボディ層
とは離れて選択的に形成された第1導電型ドレイン層
と、 前記第1導電型ソース層と前記第1導電型活性層とで挟
まれた領域の前記第2導電型ボディ層上にゲート絶縁膜
を介して形成されたゲート電極と、 前記第2導電型ボディ層と前記第1導電型ドレイン層と
で挟まれた領域の前記第1導電型活性層の表面に、前記
第2導電型ボディ層から前記第1導電型ドレイン層に向
かってストライプ状に形成され、かつ互いに所定距離だ
け離れて形成された複数の高抵抗の第2導電型ドリフト
層とを具備し、これらの第2導電型ドリフト層で挟まれ
た領域をストライプ状の第1導電型ドリフト層とするこ
とを特徴とする電力用半導体装置。 - 【請求項2】第2導電型半導体基板上に形成された高抵
抗の第1導電型活性層と、 この第1導電型活性層の表面に選択的に形成された第2
導電型ボディ層と、 この第2導電型ボディ層の表面に選択的に形成された第
1導電型ソース層と、 前記第1導電型活性層の表面に前記第2導電型ボディ層
とは離れて選択的に形成された第1導電型ドレイン層
と、 前記第1導電型ソース層と前記第1導電型活性層とで挟
まれた領域の前記第2導電型ボディ層上にゲート絶縁膜
を介して形成されたゲート電極と、 前記第2導電型ボディ層と前記第1導電型ドレイン層と
で挟まれた領域の前記第1導電型活性層の表面に、前記
第2導電型ボディ層から前記第1導電型ドレイン層に向
かってストライプ状に形成され、かつ互いに所定距離だ
け離れて形成された複数の高抵抗の第2導電型ドリフト
層とを具備し、これらの第2導電型ドリフト層で挟まれ
た領域をストライプ状の第1導電型ドリフト層とするこ
とを特徴とする電力用半導体装置。 - 【請求項3】前記第1導電型活性層の第1導電型不純物
のドーズ量が1.0×1012cm-2以上2.0×1012
cm-2以下であることを特徴とする請求項1または請求
項2に記載の電力用半導体装置。 - 【請求項4】前記所定距離が0.5μm以上5μm以下
であることを特徴とする請求項1または請求項2に記載
の電力用半導体装置。 - 【請求項5】前記第1導電型ドリフト層と前記第2導電
型ドリフト層の繰り返しのピッチ方向のドーズ量が1.
0×1012cm-2以上5.0×1012cm-2以下である
ことを特徴とする請求項1または請求項2に記載の電力
用半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28545598A JP3382163B2 (ja) | 1998-10-07 | 1998-10-07 | 電力用半導体装置 |
US09/413,811 US6297534B1 (en) | 1998-10-07 | 1999-10-07 | Power semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28545598A JP3382163B2 (ja) | 1998-10-07 | 1998-10-07 | 電力用半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000114520A true JP2000114520A (ja) | 2000-04-21 |
JP3382163B2 JP3382163B2 (ja) | 2003-03-04 |
Family
ID=17691752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28545598A Expired - Fee Related JP3382163B2 (ja) | 1998-10-07 | 1998-10-07 | 電力用半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6297534B1 (ja) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111220 Year of fee payment: 9 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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